マスクパターン描画方法及び装置
【課題】マスクパターン描画方法及び装置に関し、マスクにパターンを正確に描画するためのマスクパターン描画方法及び装置を提供することを目的としている。
【解決手段】素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出する手段と、該距離Ｄがある一定の距離Ｄ0より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記距離Ｄがある一定の距離Ｄ0より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えて素子領域層用マスクにパターン描画を行なうように構成する。
【解決手段】素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出する手段と、該距離Ｄがある一定の距離Ｄ0より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記距離Ｄがある一定の距離Ｄ0より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えて素子領域層用マスクにパターン描画を行なうように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマスク上に電子ビーム（電子線）でパターンを描画するマスクパターン描画方法及び装置に関し、更に詳しくは半導体デバイス製造のリソグラフィー技術に係り、マスクにパターンを描画するためのマスクパターン描画方法及び装置に関する。
【背景技術】
【０００２】
半導体デバイスの製造において、ウェハ上にＬＳＩパターンを形成するには、ＬＳＩパターンが形成されたマスクを用意し、このマスクに形成されたパターンを光露光装置によりウェハ上のレジストに一括転写する方法が広く採用されている。このマスクは、ＬＳＩのパターンが精度よく形成されている必要がある。そして、このＬＳＩパターンを形成するのに成形アパーチャでビーム寸法や形状を可変する可変成形ビーム方式の電子線描画装置を用いる。
【０００３】
図５は可変成形型電子電子ビーム描画装置の一概略例を示す図である。図において、１はＣＡＤデータ（オリジナルデータ）を作成するＣＡＤシステム、２はＣＡＤデータを描画用データに変換するデータ変換計算機、３は可変成形型電子ビーム描画装置本体４を制御する制御装置である。
【０００４】
該可変成形型電子ビーム描画装置本体４は、電子銃５、ブランキング電極６、照射レンズ７、第１成形開口板８、成形偏向器９、第２成形開口板１０、対物レンズ１１、位置偏向器１２及びステージ１３から構成されている。１４はステージ１３に載置された描画材料としてのマスクである。
【０００５】
このように構成された可変成形型電子ビーム描画装置のデータ変換計算機２はＣＡＤシステム１からＣＡＤデータを読み込み、描画データにデータ変換して制御装置３に送る。該制御装置３は、送られてきた描画データに基づいて各電源に指令を送ると、各電源（図示せず）は制御信号を生成し、電子銃５、ブランキング電極６、成形偏向器９、対物レンズ１１、位置偏向器１２に送る。
【０００６】
すると、電子銃５から放出された電子ビームＥＢがブランキング電極６、第１成形開口板８、成形偏向器９、第２成形開口板１０、対物レンズ１１、位置偏向器１２を通ってステージ１３上のマスク１４に照射される。第１成形開口板８には四角の開口が形成されており、矩形ビームが形成される。これが第２成形開口板１０の開口を通過することにより、小四角形のビームサイズとなり、この小サイズの電子ビームでショット（１露光動作）を繰り返して一つの線像パターンをマスク１４上のレジストに形成する。描画後に現像等をしてレジストパターンが形成されたマスク表面に遮光膜をエッチングして光露光用マスクを作成する。
【０００７】
このように作成されたマスクを用いて、光露光用装置（例えばステッパ−）にて、マスクのパターンをウェハ上のレジストにパターン転写させる。このマスクを現像、前記転写等を繰り返して半導体デバイスを製造する。ところで、仕上がった半導体デバイスのＬＳＩパターンの素子領域層は、ゲート層と重なる領域が、半導体デバイス電気特性に大きく影響するため、他の領域に比べて寸法精度の確保が重要となる。
【０００８】
図６の（ａ）はＬ字状の素子領域層２０のコーナー部に近接するところに帯状のゲート層２１を重ねたレイアウトを示したものである。２０はマスク上の素子領域層パターン、２１はマスク上のゲート層パターンである。図６の（ｂ）はこれらのレイアウトを有する諸マスクによって実際に形成された素子領域層２２とゲート層２３の位置を示している。ここで、ゲート層というのは、ＦＥＴ（電界効果トランジスタ）のゲート層のことを示す。図中の破線は、素子領域層パターン２０の形状の仕上がり状態２２を示し、実線は目標とする素子領域層パターン２０の形状２４を示している。
【０００９】
図６の（ｂ）に示すようにゲート層２３が素子領域層２４のコーナー部に近接する場合、仕上がった素子領域層２２のインコーナー部分Ｃ−１が丸まって太ってしまうので、ゲート層２３と重なる領域の素子領域層２２の端部の形状（半導体デバイスの電気的特性に強く影響する部分）が目標の寸法よりも大きく形成され、予定した性能が得られなくなり、半導体デバイスの電気的特性が劣化してしまう。
【００１０】
そこで、一般的にマスク上のパターンのコーナー部に対応する部分に、リソグラフィーで解像しない程度の大きさの凹部（インナーセリフという）を入れた方法がマスクのパターン形成で採用されている。これはＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）と言われ、設計パターンよりもはるかに小さいパターンをマスクパターンに付加し、転写後のウェハのパターン形状と設計パターン形状とを近づける技術である。
【００１１】
この方法を用いたマスクを図７の（ａ）に示す。図７はＬ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。図中のようにマスクのＬ字状の素子領域層パターン２０ａのインコーナー部Ｃに凹状のＯＰＣａ（インナーセリフ）を入れる。そして、このようなマスクを用いて光露光装置（例えばステッパ−）で光露光した時の仕上がりレジストパターンを図７の（ｂ）に示すように、インコーナー部の太りが抑えられる（Ｃ−２）ので、ゲート層２３が重なる素子領域２２ａの端部の形状の寸法が目標寸法に近い値が得られるので、予定していた半導体デバイスの電気的特性が得られる。
【００１２】
従来のこの種の装置としては、Ｌ字型マスクパターンであり、マスク上の活性領域１の角度が２７０°のコーナー部に対応する部分にリソグラフィで解像しない程度の大きさの凹部７ｂが主パターン７ａに連続して形成されたものが知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３４１９６０３号公報（段落００１８〜００２０、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、このようなＯＰＣ付きのマスクを用いて光露光装置で露光しても、仕上がったＬＳＩパターンのゲート層と重なる素子領域層側のパターンの寸法精度が十分でない場合がある。
【００１５】
さて、前述したようにマスク上のパターンは、複雑な設計データを矩形に分割した多数の矩形図形の集まりからなる描画データに基づいて可変成形型電子ビーム描画装置にてパターンニングして形成する。マスク上に形成されたパターンは、大きさの異なるショットサイズの組み合せで描画されるため、各ショットには電子ビームの変動により位置や幅のばらつきを伴う。特に、ショットサイズが大きい場合、このばらつきがマスク上のパターンの寸法精度に反映されてしまう。
【００１６】
即ち、マスク上のパターンのインナーセリフの形状・寸法は、コーナーラウンド（インコーナー部の太り）を効果的に抑えるために最適化されていても、このインナーセリフの形状・寸法・位置がずれてしまうと、コーナーラウンドの形状・寸法が変わり、その結果、ゲート層と重なる領域の素子領域層の端部の寸法が変わってしまう。
【００１７】
例えば、図８の（ａ）に示すようにマスク上のパターン２０ｂのコーナーのインナーセリフ部ＯＰＣｂが目標よりも大きく形成された場合、図８の（ｂ）に示すように仕上がった素子領域層２２ａのインコーナー部が凹んでしまい（Ｃ−３）、半導体デバイスの電気的特性に強く影響するゲート層と重なる部分の素子領域層の端部の寸法が目標寸法より小さく出来上がってしまう。
【００１８】
また、図９の（ａ）に示すように、マスク上のパターン２０ｃのコーナーのインナーセリフ部ＯＰＣｃが目標よりも小さく形成された場合、図９の（ｂ）に示すように仕上がったレジストパターンの素子領域層２２ｂのインコーナー部が太ってしまい（Ｃ−４）、半導体デバイスの電気的特性に強く影響するゲート層と重なる部分の素子領域層の端部の寸法が大きく出来上がってしまう。
【００１９】
また、図１０の（ａ）に示すようにマスク上のパターン２０ｄのコーナーのインナーセリフ部ＯＰＣｄが最適化した寸法通りに形成されたとしても、素子領域層のインコーナーからゲート層と重なる領域までの距離において素子領域層の端部の形状が描画時にショットずれすると目標寸法どおりに形成されない場合、図１０の（ｂ）に示すように仕上がった素子領域層のゲート層と重なる端部の寸法が長くなったり、又は短くなったりしてしまう。
【００２０】
以上説明したように、インナーセリフの形状、インコーナーからゲート層と重なる領域までの距離及びゲート層と重なる端部の寸法に寸法変動を有する素子領域層マスクを製造工程で使用してしまうと電気特性が劣化した半導体デバイスが製造されてしまう。
【００２１】
本発明はこのような課題に鑑みてなされたものであって、マスクにパターンを正確に描画するためのマスクパターン描画方法及び装置を提供することを目的としている。
【課題を解決するための手段】
【００２２】
上記した課題を解決するために、本発明は以下のような構成をとっている。
（１）請求項１記載の発明は、コーナー部を有するパターンをリソグラフィにより形成する工程を含む半導体製造装置の半導体製造方法であって、マスク上のパターンのコーナー部に対応する部分に、リソグラフィで解像しない程度の大きさのインナーセリフを有するようにレイアウトされたパターンを用いて露光する方法において、素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出し、該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なうことを特徴とする。
【００２３】
（２）請求項２記載の発明は前記素子領域層はＬ字状、ゲート層は帯状であり、帯状のゲート層がＬ字状の素子領域層に重なり、該素子領域層のインコーナーからゲート層までの距離Ｄを算出してパラメータとすることを特徴とする。
【００２４】
（３）請求項３記載の発明は、パターンをリソグラフィにより形成する工程を含む半導体製造装置の半導体製造方法であって、素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのアウトコーナーまでの距離Ｄを算出し、該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのアウトコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なうことを特徴とする。
【００２５】
（４）請求項４記載の発明は、前記素子領域層は長方形状、ゲート層は帯状であり、帯状のゲート層が長方形状の素子領域層に重なり、前記素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄを算出してパラメータとすることを特徴とする。
【００２６】
（５）請求項５記載の発明は、前記領域Ｆ１は最大ショットサイズが２００ｎｍのショットで描画を行ない、前記領域Ｆ２では、最大ショットサイズが２μｍのショットで描画を行なうことを特徴とする請求項１乃至４の何れか１項に記載のマスクパターン描画方法。
【００２７】
（６）請求項６記載の発明は、前記パターン描画をマスクではなく、ウェハ上に直接描画するようにしたことを特徴とする。
（７）請求項７記載の発明は、前記パターン描画をマスクではなく、ナノインプリント用マスクに対して行なうようにしたことを特徴とする。
【００２８】
（８）請求項８記載の発明は、コーナー部を有するパターンをリソグラフィにより形成する工程を含む半導体製造装置であって、マスク上のパターンのコーナー部に対応する部分に、リソグラフィで解像しない程度の大きさのインナーセリフを有するようにレイアウトされたパターンを用いて露光する装置において、素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出する手段と、該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう手段とを有することを特徴とする。
【００２９】
（９）請求項９記載の発明は、パターンをリソグラフィにより形成する工程を含む半導体製造装置において、素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのアウトコーナーまでの距離Ｄを算出する手段と、該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのアウトコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう手段とを有することを特徴とする。
【発明の効果】
【００３０】
本発明は以下に示すような効果を有する。
（１）請求項１記載の発明によれば、Ｌ字型パターンとゲートパターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００３１】
（２）請求項２記載の発明によれば、素子領域層のインコーナーからゲート層までの距離Ｄを算出してパラメータとすることができ、前記異なる寸法精度で領域Ｆ１と領域Ｆ２を描画することができる。
【００３２】
（３）請求項３記載の発明によれば、長方形パターンとゲートパターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００３３】
（４）請求項４記載の発明によれば、素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄを算出してパラメータとすることができ、前記異なる寸法精度で領域Ｆ１と領域Ｆ２を描画することができる。
【００３４】
（５）請求項５記載の発明によれば、高分解能描画の時はショットサイズを２００ｎｍで行ない、通常分解能描画の時はショットサイズを２μｍで行なうようにしたので、効率のよい描画を高精度で行なうことができる。
【００３５】
（６）請求項６記載の発明によれば、本発明による描画方法を用いてウェハ上に直接描画することができ、工程をスキップして効率のようにウェハを作製することができる。
（７）請求項７記載の発明によれば、本発明によるパターン描画をナノインプリント用マスクに対しても行なうことができる。
【００３６】
（８）請求項８記載の発明によれば、Ｌ字型素子領域パターンとゲート層パターンとを描画する場合において、描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００３７】
（９）請求項９記載の発明によれば、長方形素子領域パターンとゲート層パターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の工程説明図である。
【図３】本発明の工程説明図である。
【図４】本発明の工程説明図である。
【図５】可変成形型電子ビーム描画装置の一概略例を示す図である。
【図６】Ｌ字状の素子領域層のコーナー部に近接するところに帯状のゲート層を重ねた図である。
【図７】Ｌ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。
【図８】Ｌ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。
【図９】Ｌ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。
【図１０】Ｌ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。
【発明を実施するための形態】
【００３９】
以下、図面を参照して本発明の実施例を詳細に説明する。
［実施例１］
図１は本発明の一実施例を示す構成図である。図において、図５と同一のものは、同一の符号を付して示す。図において、３１はＣＡＤシステム１から送られてきた素子領域層オリジナルデータとゲート層オリジナルデータを記憶するメモリ、３２は該メモリ３１からの素子領域層オリジナルデータを読み出し、該素子領域層オリジナルデータの素子領域層のコーナー部を抽出する抽出部、３３は該抽出部３２からの素子領域層オリジナルデータと前記メモリ３１からゲート層オリジナルデータを読み込んで、素子領域層のコーナー部の辺からゲート層（オリジナルデータ）までの距離Ｄを算出する距離算出部である。
【００４０】
３４は前記距離算出部３３で算出された距離Ｄと予め設定された所定距離Ｄ０とを比較する判定部、３５は該判定部３４から素子領域層オリジナルデータを読み込み、素子領域層の角部の部分に凸部のＯＰＣを付加し、素子領域層のコーナー部の部分に凹部のＯＰＣを付加するＯＰＣ付加部、３６は前記判定部３４の判断結果と前記メモリ３１から読み込んだゲート層オリジナルデータに基づいて前記ＯＰＣ付加部３５でＯＰＣ付加された素子領域層ＯＰＣ付加後データを高い寸法精度が要求される領域Ｆ１と寸法精度が要求されない領域Ｆ２とに分類する分類分け部である。
【００４１】
３７は領域Ｆ１と領域Ｆ２に分類されたＯＰＣ付きの素子領域層パターンの形状に応じてパターンを描画可能な図形に分割するパターン分割部である。２はデータ変換計算機であり、メモリ３１，抽出部３２，距離算出部３３，判定部３４，ＯＰＣ付加部３５，分類分け部３６及びパターン分割部３７から構成されている。
【００４２】
このような構成のデータ変換計算機２において、ＣＡＤシステム１からゲート層が素子領域層のコーナー部に近接する素子領域層上にレイアウトされた素子領域層オリジナルデータとゲート層オリジナルデータがデータ変換計算機２内に送られると、メモリ３１は素子領域層オリジナルデータとゲート層オリジナルデータを一旦記憶する。
【００４３】
次に、抽出部３２は、前記メモリ３１から素子領域層オリジナルデータを読み込んで、第２図の（ａ）に示す素子領域層２０’のコーナー部Ｃを抽出し、その結果を距離算出部３３に送る。次に、距離算出部３３は、前記メモリ３１からゲート層オリジナルデータを読み込み、図２の（ａ）に示す素子領域層２０’のコーナー部Ｃの辺からゲート層２１’の側端部までの最短距離Ｄを算出する。
【００４４】
次に、判定部３４は、該算出された最短距離Ｄが予め設定された設定値Ｄ0、例えば４００ｎｍより小さいと判断した場合、その判断結果を分類分け部３６に送る。次にＯＰＣ付加部３５は、判定部３４から素子領域層オリジナルデータを読み込み、図２の（ａ）に示すようなＬ字状の素子領域層パターン２０’の角部及びコーナー部Ｃに図２の（ｂ）に示すＯＰＣ（ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４，ＯＰ５）を角部に付加し、凹部のＯＰＣ（ＯＰ６）をコーナー部Ｃに付加する。
【００４５】
次に、分類分け部３６は、判定部３４の判断結果と前記メモリ３１から読み込んだゲート層オリジナルデータに基づいて素子領域層ＯＰＣ付加後データのパターン領域を高い寸法精度が要求される領域Ｆ１とそれ以外の領域Ｆ２に設定する。
【００４６】
判定部３４で素子領域層パターン１のコーナー部Ｃの辺からゲート層２１’の端部までの距離Ｄが設定値Ｄ0４００ｎｍより小さいと判断された場合、分類分け部３６は、判定部３４の判断結果に基づいて素子領域層ＯＰＣ付きパターン内を図２の（ｃ）に示すようにゲート層２１’と重なる素子領域層パターン２０’の両端部の斜線で示す領域と素子領域層のコーナー部Ｃのインナーセリフ部ＯＰＣ６の周囲の斜線で示す領域を領域Ｆ１とし、その他の領域を領域Ｆ２と設定する。
【００４７】
そして、パターン分割部３７は、前記分類分け部３６の素子領域層ＯＰＣ付データのパターンに基づいて図２の（ｄ）に示すように高い寸法精度が要求される領域Ｆ１を小さいショットＳＳ、例えば最大ショットサイズが２００ｎｍの図形分割を行ない、高い寸法精度が要求されない領域Ｆ２を大きなショットＬＳ、例えば最大ショットサイズが２μｍのパターン描画を行なう。
【００４８】
このように、素子領域層ＯＰＣ付きデータのパターン領域を領域Ｆ１と領域Ｆ２に分けた描画データを作成したデータ変換計算機２はこの描画データを制御装置３に送る。該制御装置３は、送られてきた前記描画データに基づいて各電源（図示せず）に指令を送ると、各電源（図示せず）は制御信号を生成し、該制御信号をブランキング電極６、成形偏向器９、対物レンズ１１、位置偏向器１２に送る。
【００４９】
すると、電子銃５６から放出された電子ビームＥＢがブランキング電極６、第１成形開口板８、成形偏向器９、第２成形開口板１０を通って形成された矩形ビームがステージ１３上のマスク１４上に順次ショットされる。
【００５０】
一方、判定部３４で素子領域層パターン２０’のコーナー部Ｃの辺からゲート層２１’の端部までの距離Ｄが設定値Ｄ0４００ｎｍより大きいと判断された場合、分類分け部３６は、前記判定部３４の判断結果に基づいて素子領域層パターン２０’内を、図３の（ｃ）に示すようにゲート層２１’と重なる素子領域層２０’の両端部の斜線で示す領域を領域Ｆ１に、その他の領域を領域Ｆ２に設定する。
【００５１】
そして、パターン分割部３７は、分類分け部３６の素子領域層パターン２０’の領域分けに基づいて図３の（ｄ）に示すように高い寸法精度が要求されるＦ１を小さなショットＳＳ、例えば最大ショットサイズが２００ｎｍの図形分割を行ない、高い寸法精度が要求されない領域Ｆ２を大きなショットＬＳ、例えば最大ショットサイズが２μｍのパターン分割を行なう。
【００５２】
このようにＬ字状の素子領域層ＯＰＣ付きパターンを領域Ｆ１とＦ２に分けた描画データを作成したデータ変換計算機２はこの描画データを制御装置３に送る。この描画データに基づいて可変成形型電子ビーム描画装置はサイズの異なる矩形ビームを形成し、該矩形ビームを素子領域層マスク上のレジストに順次ショットする。
【００５３】
なお、前記実施例の素子領域層パターンのインコーナーからゲート層パターンまでの設定値Ｄ０は４００ｎｍとしたが、適用する光露光プロセス（露光、現像等）に対して最適化を行ない、変更することも可能である。
【００５４】
また、距離Ｄの測定の始点は、インナーセリフを付加する前のオリジナル（近接効果補正処理を施す前の）の素子領域層のインコーナーとする。終点は、始点となるインコーナーから最も距離が近いゲート層のエッジ（インコーナーに近い方のエッジ）とする。領域１とするインナーセリフの領域は、インコーナーから４００ｎｍ以内（４倍マスクならウェハ上では１／４の１００ｎｍ以内となる）とする。
【００５５】
実施例１によれば、Ｌ字型パターンとゲートパターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００５６】
また、素子領域層のインコーナーからゲート層までの距離Ｄを算出してパラメータとすることができ、前記異なる寸法精度で領域Ｆ１と領域Ｆ２を描画することができる。
また、高分解能描画の時はショットサイズを２００ｎｍで行ない、通常分解能描画の時はショットサイズを２μｍで行なうようにしたので、効率のよい描画を高精度で行なうことができる。
［実施例２］
実施例１において、帯状のゲート層（オリジナルパターン）がＬ字状の素子領域層に重なり、該素子領域層のインコーナーからゲート層までの距離Ｄをパラメータとして分割することとしたが、これを長方形状の素子領域層においてこの素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄ１をパラメータとして分割することも可能である。
【００５７】
データ変換計算機２が帯状のゲート層（オリジナルパターン）が長方形状の素子領域層と重なる素子領域層オリジナルパターンデータを読み込むと、メモリ３１は素子領域層オリジナルデータとゲート層オリジナルデータを一旦記憶する。データ変換計算機２の抽出部３２は、前記メモリ３１から素子領域層オリジナルデータを読み込んで、図４の（ａ）に示す素子領域層２０’’のアウトコーナーＡＣを抽出し、その結果を距離算出部３３に送る。
【００５８】
次に、距離算出部３３は、前記メモリ３１からゲート層オリジナルデータを読み込み、図４の（ａ）に示すように素子領域層２０’’のアウトコーナー部ＡＣの辺からゲート層２１’の端部までの最短距離Ｄ１を算出する。次に、判定部３４は、該算出された最短距離Ｄ１が予め設定された設定値Ｄ０、例えば４００ｎｍより小さいと判断した場合、その結果を分類分け部３６に送る。
【００５９】
次に、ＯＰＣ付加部３５は、素子領域層パターン２０’’に図４の（ａ）に示すような長方形状の素子領域層２０’’の右上と右下の角部の部分に凸部のＯＰＣ（ＯＰ３’，ＯＰ４’）を付加する。次に、分類分け部３６は、判定部３４の判断結果と前記メモリ３１から読み込んだゲート層オリジナルデータに基づいて素子領域層ＯＰＣ付加後データのパターン領域を高い寸法精度が要求される領域Ｆ１と、それ以外の領域Ｆ２に設定する。
【００６０】
次に、判定部３４で素子領域層２０’’のアウトコーナー部ＡＣの辺からゲート層２１’の端部までの距離Ｄ１を設定値Ｄ0４００ｎｍより小さいと判断された場合、分類分け部３６は、判定部３４の判断結果と素子領域層ＯＰＣ付きパターン内を、図４の（ａ）に示すようにゲート層２１’と重なる素子領域層２０’’の両端部の斜線で示す領域から素子領域層の右上と右下の角部のＯＰＣの領域までの領域をＦ１とし、その他の領域を領域Ｆ２とする。
【００６１】
一方、判定部３４が素子領域層パターン２０’’のアウトコーナー部ＡＣの辺からゲート層２１’の端部までの距離Ｄ１を設定値Ｄ0４００ｎｍより大きいと判断した場合、分類分け部３６は、前記判定部３４の判断結果に基づいて素子領域層パターン領域を、図４の（ｂ）に示すようにゲート層２１’と重なる素子領域層２０’’の両端の斜線で示す領域を領域Ｆ１とし、その他の領域を領域Ｆ２と設定する。
【００６２】
実施例２によれば、長方形パターンとゲートパターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００６３】
また、素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄを算出してパラメータとすることができ、前記異なる寸法精度で領域Ｆ１と領域Ｆ２を描画することができる。
［実施例３］
実施例１と２において、マスクのパターンに対して本発明を適用しているが、半導体デバイス作成時のウェハ上のパターニングをＥＢ直接描画で行なう場合に適用してもよい。
【００６４】
実施例３によれば、本発明による描画方法を用いてウェハ上に直接描画することができ、工程をスキップして効率のようにウェハを作製することができる。
［実施例４］
実施例１と２において、マスクのパターンに対して本発明を適用しているが、ナノインプリント用マスク（モールド）のパターニングをＥＢ直接描画で行なう場合に適用してもよい。
【００６５】
実施例４によれば、本発明によるパターン描画をナノインプリント用マスクに対しても行なうことができる。
［実施例５］
実施例１と３において、領域Ｆ１とＦ２の２つの領域に分類しているが、３つ以上に分割し、それぞれ最大ショットサイズを変更して描画してもよい。
【００６６】
以上説明した本発明によれば、素子領域層パターンの光露光用マスクの作製において、素子領域層パターンのコーナー部からゲート層パターンまでの距離Ｄをパラメータとして、このパラメータに基づいて高い寸法精度が要求される領域Ｆ１とそれ以外の領域Ｆ２に分割することにより、可変成形型電子ビーム描画装置において素子領域層パターンの光露光用マスクを描画する時のパターン寸法精度を向上させることができる。
【符号の説明】
【００６７】
１ ＣＡＤシステム
２ データ変換計算機
３ 制御装置
３１ メモリ
３２ 抽出部
３３ 距離算出部
３４ 判定部
３５ ＯＰＣ付加部
３６ 分類分け部
３７ パターン分割部
【技術分野】
【０００１】
本発明はマスク上に電子ビーム（電子線）でパターンを描画するマスクパターン描画方法及び装置に関し、更に詳しくは半導体デバイス製造のリソグラフィー技術に係り、マスクにパターンを描画するためのマスクパターン描画方法及び装置に関する。
【背景技術】
【０００２】
半導体デバイスの製造において、ウェハ上にＬＳＩパターンを形成するには、ＬＳＩパターンが形成されたマスクを用意し、このマスクに形成されたパターンを光露光装置によりウェハ上のレジストに一括転写する方法が広く採用されている。このマスクは、ＬＳＩのパターンが精度よく形成されている必要がある。そして、このＬＳＩパターンを形成するのに成形アパーチャでビーム寸法や形状を可変する可変成形ビーム方式の電子線描画装置を用いる。
【０００３】
図５は可変成形型電子電子ビーム描画装置の一概略例を示す図である。図において、１はＣＡＤデータ（オリジナルデータ）を作成するＣＡＤシステム、２はＣＡＤデータを描画用データに変換するデータ変換計算機、３は可変成形型電子ビーム描画装置本体４を制御する制御装置である。
【０００４】
該可変成形型電子ビーム描画装置本体４は、電子銃５、ブランキング電極６、照射レンズ７、第１成形開口板８、成形偏向器９、第２成形開口板１０、対物レンズ１１、位置偏向器１２及びステージ１３から構成されている。１４はステージ１３に載置された描画材料としてのマスクである。
【０００５】
このように構成された可変成形型電子ビーム描画装置のデータ変換計算機２はＣＡＤシステム１からＣＡＤデータを読み込み、描画データにデータ変換して制御装置３に送る。該制御装置３は、送られてきた描画データに基づいて各電源に指令を送ると、各電源（図示せず）は制御信号を生成し、電子銃５、ブランキング電極６、成形偏向器９、対物レンズ１１、位置偏向器１２に送る。
【０００６】
すると、電子銃５から放出された電子ビームＥＢがブランキング電極６、第１成形開口板８、成形偏向器９、第２成形開口板１０、対物レンズ１１、位置偏向器１２を通ってステージ１３上のマスク１４に照射される。第１成形開口板８には四角の開口が形成されており、矩形ビームが形成される。これが第２成形開口板１０の開口を通過することにより、小四角形のビームサイズとなり、この小サイズの電子ビームでショット（１露光動作）を繰り返して一つの線像パターンをマスク１４上のレジストに形成する。描画後に現像等をしてレジストパターンが形成されたマスク表面に遮光膜をエッチングして光露光用マスクを作成する。
【０００７】
このように作成されたマスクを用いて、光露光用装置（例えばステッパ−）にて、マスクのパターンをウェハ上のレジストにパターン転写させる。このマスクを現像、前記転写等を繰り返して半導体デバイスを製造する。ところで、仕上がった半導体デバイスのＬＳＩパターンの素子領域層は、ゲート層と重なる領域が、半導体デバイス電気特性に大きく影響するため、他の領域に比べて寸法精度の確保が重要となる。
【０００８】
図６の（ａ）はＬ字状の素子領域層２０のコーナー部に近接するところに帯状のゲート層２１を重ねたレイアウトを示したものである。２０はマスク上の素子領域層パターン、２１はマスク上のゲート層パターンである。図６の（ｂ）はこれらのレイアウトを有する諸マスクによって実際に形成された素子領域層２２とゲート層２３の位置を示している。ここで、ゲート層というのは、ＦＥＴ（電界効果トランジスタ）のゲート層のことを示す。図中の破線は、素子領域層パターン２０の形状の仕上がり状態２２を示し、実線は目標とする素子領域層パターン２０の形状２４を示している。
【０００９】
図６の（ｂ）に示すようにゲート層２３が素子領域層２４のコーナー部に近接する場合、仕上がった素子領域層２２のインコーナー部分Ｃ−１が丸まって太ってしまうので、ゲート層２３と重なる領域の素子領域層２２の端部の形状（半導体デバイスの電気的特性に強く影響する部分）が目標の寸法よりも大きく形成され、予定した性能が得られなくなり、半導体デバイスの電気的特性が劣化してしまう。
【００１０】
そこで、一般的にマスク上のパターンのコーナー部に対応する部分に、リソグラフィーで解像しない程度の大きさの凹部（インナーセリフという）を入れた方法がマスクのパターン形成で採用されている。これはＯＰＣ（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ：光近接効果補正）と言われ、設計パターンよりもはるかに小さいパターンをマスクパターンに付加し、転写後のウェハのパターン形状と設計パターン形状とを近づける技術である。
【００１１】
この方法を用いたマスクを図７の（ａ）に示す。図７はＬ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。図中のようにマスクのＬ字状の素子領域層パターン２０ａのインコーナー部Ｃに凹状のＯＰＣａ（インナーセリフ）を入れる。そして、このようなマスクを用いて光露光装置（例えばステッパ−）で光露光した時の仕上がりレジストパターンを図７の（ｂ）に示すように、インコーナー部の太りが抑えられる（Ｃ−２）ので、ゲート層２３が重なる素子領域２２ａの端部の形状の寸法が目標寸法に近い値が得られるので、予定していた半導体デバイスの電気的特性が得られる。
【００１２】
従来のこの種の装置としては、Ｌ字型マスクパターンであり、マスク上の活性領域１の角度が２７０°のコーナー部に対応する部分にリソグラフィで解像しない程度の大きさの凹部７ｂが主パターン７ａに連続して形成されたものが知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第３４１９６０３号公報（段落００１８〜００２０、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、このようなＯＰＣ付きのマスクを用いて光露光装置で露光しても、仕上がったＬＳＩパターンのゲート層と重なる素子領域層側のパターンの寸法精度が十分でない場合がある。
【００１５】
さて、前述したようにマスク上のパターンは、複雑な設計データを矩形に分割した多数の矩形図形の集まりからなる描画データに基づいて可変成形型電子ビーム描画装置にてパターンニングして形成する。マスク上に形成されたパターンは、大きさの異なるショットサイズの組み合せで描画されるため、各ショットには電子ビームの変動により位置や幅のばらつきを伴う。特に、ショットサイズが大きい場合、このばらつきがマスク上のパターンの寸法精度に反映されてしまう。
【００１６】
即ち、マスク上のパターンのインナーセリフの形状・寸法は、コーナーラウンド（インコーナー部の太り）を効果的に抑えるために最適化されていても、このインナーセリフの形状・寸法・位置がずれてしまうと、コーナーラウンドの形状・寸法が変わり、その結果、ゲート層と重なる領域の素子領域層の端部の寸法が変わってしまう。
【００１７】
例えば、図８の（ａ）に示すようにマスク上のパターン２０ｂのコーナーのインナーセリフ部ＯＰＣｂが目標よりも大きく形成された場合、図８の（ｂ）に示すように仕上がった素子領域層２２ａのインコーナー部が凹んでしまい（Ｃ−３）、半導体デバイスの電気的特性に強く影響するゲート層と重なる部分の素子領域層の端部の寸法が目標寸法より小さく出来上がってしまう。
【００１８】
また、図９の（ａ）に示すように、マスク上のパターン２０ｃのコーナーのインナーセリフ部ＯＰＣｃが目標よりも小さく形成された場合、図９の（ｂ）に示すように仕上がったレジストパターンの素子領域層２２ｂのインコーナー部が太ってしまい（Ｃ−４）、半導体デバイスの電気的特性に強く影響するゲート層と重なる部分の素子領域層の端部の寸法が大きく出来上がってしまう。
【００１９】
また、図１０の（ａ）に示すようにマスク上のパターン２０ｄのコーナーのインナーセリフ部ＯＰＣｄが最適化した寸法通りに形成されたとしても、素子領域層のインコーナーからゲート層と重なる領域までの距離において素子領域層の端部の形状が描画時にショットずれすると目標寸法どおりに形成されない場合、図１０の（ｂ）に示すように仕上がった素子領域層のゲート層と重なる端部の寸法が長くなったり、又は短くなったりしてしまう。
【００２０】
以上説明したように、インナーセリフの形状、インコーナーからゲート層と重なる領域までの距離及びゲート層と重なる端部の寸法に寸法変動を有する素子領域層マスクを製造工程で使用してしまうと電気特性が劣化した半導体デバイスが製造されてしまう。
【００２１】
本発明はこのような課題に鑑みてなされたものであって、マスクにパターンを正確に描画するためのマスクパターン描画方法及び装置を提供することを目的としている。
【課題を解決するための手段】
【００２２】
上記した課題を解決するために、本発明は以下のような構成をとっている。
（１）請求項１記載の発明は、コーナー部を有するパターンをリソグラフィにより形成する工程を含む半導体製造装置の半導体製造方法であって、マスク上のパターンのコーナー部に対応する部分に、リソグラフィで解像しない程度の大きさのインナーセリフを有するようにレイアウトされたパターンを用いて露光する方法において、素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出し、該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なうことを特徴とする。
【００２３】
（２）請求項２記載の発明は前記素子領域層はＬ字状、ゲート層は帯状であり、帯状のゲート層がＬ字状の素子領域層に重なり、該素子領域層のインコーナーからゲート層までの距離Ｄを算出してパラメータとすることを特徴とする。
【００２４】
（３）請求項３記載の発明は、パターンをリソグラフィにより形成する工程を含む半導体製造装置の半導体製造方法であって、素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのアウトコーナーまでの距離Ｄを算出し、該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのアウトコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なうことを特徴とする。
【００２５】
（４）請求項４記載の発明は、前記素子領域層は長方形状、ゲート層は帯状であり、帯状のゲート層が長方形状の素子領域層に重なり、前記素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄを算出してパラメータとすることを特徴とする。
【００２６】
（５）請求項５記載の発明は、前記領域Ｆ１は最大ショットサイズが２００ｎｍのショットで描画を行ない、前記領域Ｆ２では、最大ショットサイズが２μｍのショットで描画を行なうことを特徴とする請求項１乃至４の何れか１項に記載のマスクパターン描画方法。
【００２７】
（６）請求項６記載の発明は、前記パターン描画をマスクではなく、ウェハ上に直接描画するようにしたことを特徴とする。
（７）請求項７記載の発明は、前記パターン描画をマスクではなく、ナノインプリント用マスクに対して行なうようにしたことを特徴とする。
【００２８】
（８）請求項８記載の発明は、コーナー部を有するパターンをリソグラフィにより形成する工程を含む半導体製造装置であって、マスク上のパターンのコーナー部に対応する部分に、リソグラフィで解像しない程度の大きさのインナーセリフを有するようにレイアウトされたパターンを用いて露光する装置において、素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出する手段と、該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう手段とを有することを特徴とする。
【００２９】
（９）請求項９記載の発明は、パターンをリソグラフィにより形成する工程を含む半導体製造装置において、素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのアウトコーナーまでの距離Ｄを算出する手段と、該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのアウトコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう手段とを有することを特徴とする。
【発明の効果】
【００３０】
本発明は以下に示すような効果を有する。
（１）請求項１記載の発明によれば、Ｌ字型パターンとゲートパターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００３１】
（２）請求項２記載の発明によれば、素子領域層のインコーナーからゲート層までの距離Ｄを算出してパラメータとすることができ、前記異なる寸法精度で領域Ｆ１と領域Ｆ２を描画することができる。
【００３２】
（３）請求項３記載の発明によれば、長方形パターンとゲートパターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００３３】
（４）請求項４記載の発明によれば、素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄを算出してパラメータとすることができ、前記異なる寸法精度で領域Ｆ１と領域Ｆ２を描画することができる。
【００３４】
（５）請求項５記載の発明によれば、高分解能描画の時はショットサイズを２００ｎｍで行ない、通常分解能描画の時はショットサイズを２μｍで行なうようにしたので、効率のよい描画を高精度で行なうことができる。
【００３５】
（６）請求項６記載の発明によれば、本発明による描画方法を用いてウェハ上に直接描画することができ、工程をスキップして効率のようにウェハを作製することができる。
（７）請求項７記載の発明によれば、本発明によるパターン描画をナノインプリント用マスクに対しても行なうことができる。
【００３６】
（８）請求項８記載の発明によれば、Ｌ字型素子領域パターンとゲート層パターンとを描画する場合において、描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００３７】
（９）請求項９記載の発明によれば、長方形素子領域パターンとゲート層パターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の工程説明図である。
【図３】本発明の工程説明図である。
【図４】本発明の工程説明図である。
【図５】可変成形型電子ビーム描画装置の一概略例を示す図である。
【図６】Ｌ字状の素子領域層のコーナー部に近接するところに帯状のゲート層を重ねた図である。
【図７】Ｌ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。
【図８】Ｌ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。
【図９】Ｌ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。
【図１０】Ｌ字状の素子領域層のコーナー部にインナーセリフを入れた状態を示す図である。
【発明を実施するための形態】
【００３９】
以下、図面を参照して本発明の実施例を詳細に説明する。
［実施例１］
図１は本発明の一実施例を示す構成図である。図において、図５と同一のものは、同一の符号を付して示す。図において、３１はＣＡＤシステム１から送られてきた素子領域層オリジナルデータとゲート層オリジナルデータを記憶するメモリ、３２は該メモリ３１からの素子領域層オリジナルデータを読み出し、該素子領域層オリジナルデータの素子領域層のコーナー部を抽出する抽出部、３３は該抽出部３２からの素子領域層オリジナルデータと前記メモリ３１からゲート層オリジナルデータを読み込んで、素子領域層のコーナー部の辺からゲート層（オリジナルデータ）までの距離Ｄを算出する距離算出部である。
【００４０】
３４は前記距離算出部３３で算出された距離Ｄと予め設定された所定距離Ｄ０とを比較する判定部、３５は該判定部３４から素子領域層オリジナルデータを読み込み、素子領域層の角部の部分に凸部のＯＰＣを付加し、素子領域層のコーナー部の部分に凹部のＯＰＣを付加するＯＰＣ付加部、３６は前記判定部３４の判断結果と前記メモリ３１から読み込んだゲート層オリジナルデータに基づいて前記ＯＰＣ付加部３５でＯＰＣ付加された素子領域層ＯＰＣ付加後データを高い寸法精度が要求される領域Ｆ１と寸法精度が要求されない領域Ｆ２とに分類する分類分け部である。
【００４１】
３７は領域Ｆ１と領域Ｆ２に分類されたＯＰＣ付きの素子領域層パターンの形状に応じてパターンを描画可能な図形に分割するパターン分割部である。２はデータ変換計算機であり、メモリ３１，抽出部３２，距離算出部３３，判定部３４，ＯＰＣ付加部３５，分類分け部３６及びパターン分割部３７から構成されている。
【００４２】
このような構成のデータ変換計算機２において、ＣＡＤシステム１からゲート層が素子領域層のコーナー部に近接する素子領域層上にレイアウトされた素子領域層オリジナルデータとゲート層オリジナルデータがデータ変換計算機２内に送られると、メモリ３１は素子領域層オリジナルデータとゲート層オリジナルデータを一旦記憶する。
【００４３】
次に、抽出部３２は、前記メモリ３１から素子領域層オリジナルデータを読み込んで、第２図の（ａ）に示す素子領域層２０’のコーナー部Ｃを抽出し、その結果を距離算出部３３に送る。次に、距離算出部３３は、前記メモリ３１からゲート層オリジナルデータを読み込み、図２の（ａ）に示す素子領域層２０’のコーナー部Ｃの辺からゲート層２１’の側端部までの最短距離Ｄを算出する。
【００４４】
次に、判定部３４は、該算出された最短距離Ｄが予め設定された設定値Ｄ0、例えば４００ｎｍより小さいと判断した場合、その判断結果を分類分け部３６に送る。次にＯＰＣ付加部３５は、判定部３４から素子領域層オリジナルデータを読み込み、図２の（ａ）に示すようなＬ字状の素子領域層パターン２０’の角部及びコーナー部Ｃに図２の（ｂ）に示すＯＰＣ（ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４，ＯＰ５）を角部に付加し、凹部のＯＰＣ（ＯＰ６）をコーナー部Ｃに付加する。
【００４５】
次に、分類分け部３６は、判定部３４の判断結果と前記メモリ３１から読み込んだゲート層オリジナルデータに基づいて素子領域層ＯＰＣ付加後データのパターン領域を高い寸法精度が要求される領域Ｆ１とそれ以外の領域Ｆ２に設定する。
【００４６】
判定部３４で素子領域層パターン１のコーナー部Ｃの辺からゲート層２１’の端部までの距離Ｄが設定値Ｄ0４００ｎｍより小さいと判断された場合、分類分け部３６は、判定部３４の判断結果に基づいて素子領域層ＯＰＣ付きパターン内を図２の（ｃ）に示すようにゲート層２１’と重なる素子領域層パターン２０’の両端部の斜線で示す領域と素子領域層のコーナー部Ｃのインナーセリフ部ＯＰＣ６の周囲の斜線で示す領域を領域Ｆ１とし、その他の領域を領域Ｆ２と設定する。
【００４７】
そして、パターン分割部３７は、前記分類分け部３６の素子領域層ＯＰＣ付データのパターンに基づいて図２の（ｄ）に示すように高い寸法精度が要求される領域Ｆ１を小さいショットＳＳ、例えば最大ショットサイズが２００ｎｍの図形分割を行ない、高い寸法精度が要求されない領域Ｆ２を大きなショットＬＳ、例えば最大ショットサイズが２μｍのパターン描画を行なう。
【００４８】
このように、素子領域層ＯＰＣ付きデータのパターン領域を領域Ｆ１と領域Ｆ２に分けた描画データを作成したデータ変換計算機２はこの描画データを制御装置３に送る。該制御装置３は、送られてきた前記描画データに基づいて各電源（図示せず）に指令を送ると、各電源（図示せず）は制御信号を生成し、該制御信号をブランキング電極６、成形偏向器９、対物レンズ１１、位置偏向器１２に送る。
【００４９】
すると、電子銃５６から放出された電子ビームＥＢがブランキング電極６、第１成形開口板８、成形偏向器９、第２成形開口板１０を通って形成された矩形ビームがステージ１３上のマスク１４上に順次ショットされる。
【００５０】
一方、判定部３４で素子領域層パターン２０’のコーナー部Ｃの辺からゲート層２１’の端部までの距離Ｄが設定値Ｄ0４００ｎｍより大きいと判断された場合、分類分け部３６は、前記判定部３４の判断結果に基づいて素子領域層パターン２０’内を、図３の（ｃ）に示すようにゲート層２１’と重なる素子領域層２０’の両端部の斜線で示す領域を領域Ｆ１に、その他の領域を領域Ｆ２に設定する。
【００５１】
そして、パターン分割部３７は、分類分け部３６の素子領域層パターン２０’の領域分けに基づいて図３の（ｄ）に示すように高い寸法精度が要求されるＦ１を小さなショットＳＳ、例えば最大ショットサイズが２００ｎｍの図形分割を行ない、高い寸法精度が要求されない領域Ｆ２を大きなショットＬＳ、例えば最大ショットサイズが２μｍのパターン分割を行なう。
【００５２】
このようにＬ字状の素子領域層ＯＰＣ付きパターンを領域Ｆ１とＦ２に分けた描画データを作成したデータ変換計算機２はこの描画データを制御装置３に送る。この描画データに基づいて可変成形型電子ビーム描画装置はサイズの異なる矩形ビームを形成し、該矩形ビームを素子領域層マスク上のレジストに順次ショットする。
【００５３】
なお、前記実施例の素子領域層パターンのインコーナーからゲート層パターンまでの設定値Ｄ０は４００ｎｍとしたが、適用する光露光プロセス（露光、現像等）に対して最適化を行ない、変更することも可能である。
【００５４】
また、距離Ｄの測定の始点は、インナーセリフを付加する前のオリジナル（近接効果補正処理を施す前の）の素子領域層のインコーナーとする。終点は、始点となるインコーナーから最も距離が近いゲート層のエッジ（インコーナーに近い方のエッジ）とする。領域１とするインナーセリフの領域は、インコーナーから４００ｎｍ以内（４倍マスクならウェハ上では１／４の１００ｎｍ以内となる）とする。
【００５５】
実施例１によれば、Ｌ字型パターンとゲートパターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００５６】
また、素子領域層のインコーナーからゲート層までの距離Ｄを算出してパラメータとすることができ、前記異なる寸法精度で領域Ｆ１と領域Ｆ２を描画することができる。
また、高分解能描画の時はショットサイズを２００ｎｍで行ない、通常分解能描画の時はショットサイズを２μｍで行なうようにしたので、効率のよい描画を高精度で行なうことができる。
［実施例２］
実施例１において、帯状のゲート層（オリジナルパターン）がＬ字状の素子領域層に重なり、該素子領域層のインコーナーからゲート層までの距離Ｄをパラメータとして分割することとしたが、これを長方形状の素子領域層においてこの素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄ１をパラメータとして分割することも可能である。
【００５７】
データ変換計算機２が帯状のゲート層（オリジナルパターン）が長方形状の素子領域層と重なる素子領域層オリジナルパターンデータを読み込むと、メモリ３１は素子領域層オリジナルデータとゲート層オリジナルデータを一旦記憶する。データ変換計算機２の抽出部３２は、前記メモリ３１から素子領域層オリジナルデータを読み込んで、図４の（ａ）に示す素子領域層２０’’のアウトコーナーＡＣを抽出し、その結果を距離算出部３３に送る。
【００５８】
次に、距離算出部３３は、前記メモリ３１からゲート層オリジナルデータを読み込み、図４の（ａ）に示すように素子領域層２０’’のアウトコーナー部ＡＣの辺からゲート層２１’の端部までの最短距離Ｄ１を算出する。次に、判定部３４は、該算出された最短距離Ｄ１が予め設定された設定値Ｄ０、例えば４００ｎｍより小さいと判断した場合、その結果を分類分け部３６に送る。
【００５９】
次に、ＯＰＣ付加部３５は、素子領域層パターン２０’’に図４の（ａ）に示すような長方形状の素子領域層２０’’の右上と右下の角部の部分に凸部のＯＰＣ（ＯＰ３’，ＯＰ４’）を付加する。次に、分類分け部３６は、判定部３４の判断結果と前記メモリ３１から読み込んだゲート層オリジナルデータに基づいて素子領域層ＯＰＣ付加後データのパターン領域を高い寸法精度が要求される領域Ｆ１と、それ以外の領域Ｆ２に設定する。
【００６０】
次に、判定部３４で素子領域層２０’’のアウトコーナー部ＡＣの辺からゲート層２１’の端部までの距離Ｄ１を設定値Ｄ0４００ｎｍより小さいと判断された場合、分類分け部３６は、判定部３４の判断結果と素子領域層ＯＰＣ付きパターン内を、図４の（ａ）に示すようにゲート層２１’と重なる素子領域層２０’’の両端部の斜線で示す領域から素子領域層の右上と右下の角部のＯＰＣの領域までの領域をＦ１とし、その他の領域を領域Ｆ２とする。
【００６１】
一方、判定部３４が素子領域層パターン２０’’のアウトコーナー部ＡＣの辺からゲート層２１’の端部までの距離Ｄ１を設定値Ｄ0４００ｎｍより大きいと判断した場合、分類分け部３６は、前記判定部３４の判断結果に基づいて素子領域層パターン領域を、図４の（ｂ）に示すようにゲート層２１’と重なる素子領域層２０’’の両端の斜線で示す領域を領域Ｆ１とし、その他の領域を領域Ｆ２と設定する。
【００６２】
実施例２によれば、長方形パターンとゲートパターンとを描画する場合において、パターン描画領域を高解像度で描画する領域Ｆ１と、通常の解像度で描画する領域Ｆ２を求めて領域毎に異なる寸法精度でビーム描画するようにしたので、領域Ｆ１には高分解能描画を行ない、領域Ｆ２には通常分解能描画を行なうことができ、半導体パターンの精度を上げて、かつ高速にビーム描画を行なうことができる。
【００６３】
また、素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄを算出してパラメータとすることができ、前記異なる寸法精度で領域Ｆ１と領域Ｆ２を描画することができる。
［実施例３］
実施例１と２において、マスクのパターンに対して本発明を適用しているが、半導体デバイス作成時のウェハ上のパターニングをＥＢ直接描画で行なう場合に適用してもよい。
【００６４】
実施例３によれば、本発明による描画方法を用いてウェハ上に直接描画することができ、工程をスキップして効率のようにウェハを作製することができる。
［実施例４］
実施例１と２において、マスクのパターンに対して本発明を適用しているが、ナノインプリント用マスク（モールド）のパターニングをＥＢ直接描画で行なう場合に適用してもよい。
【００６５】
実施例４によれば、本発明によるパターン描画をナノインプリント用マスクに対しても行なうことができる。
［実施例５］
実施例１と３において、領域Ｆ１とＦ２の２つの領域に分類しているが、３つ以上に分割し、それぞれ最大ショットサイズを変更して描画してもよい。
【００６６】
以上説明した本発明によれば、素子領域層パターンの光露光用マスクの作製において、素子領域層パターンのコーナー部からゲート層パターンまでの距離Ｄをパラメータとして、このパラメータに基づいて高い寸法精度が要求される領域Ｆ１とそれ以外の領域Ｆ２に分割することにより、可変成形型電子ビーム描画装置において素子領域層パターンの光露光用マスクを描画する時のパターン寸法精度を向上させることができる。
【符号の説明】
【００６７】
１ ＣＡＤシステム
２ データ変換計算機
３ 制御装置
３１ メモリ
３２ 抽出部
３３ 距離算出部
３４ 判定部
３５ ＯＰＣ付加部
３６ 分類分け部
３７ パターン分割部
【特許請求の範囲】
【請求項１】
コーナー部を有するパターンをリソグラフィにより形成する工程を含む半導体製造装置の半導体製造方法であって、マスク上のパターンのコーナー部に対応する部分に、リソグラフィで解像しない程度の大きさのインナーセリフを有するようにレイアウトされたパターンを用いて露光する方法において、
素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出し、
該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、
前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、
前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう、
ことを特徴とするマスクパターン描画方法。
【請求項２】
前記素子領域層はＬ字状、ゲート層は帯状であり、帯状のゲート層がＬ字状の素子領域層に重なり、該素子領域層のインコーナーからゲート層までの距離Ｄを算出してパラメータとすることを特徴とする請求項１記載のマスクパターン描画方法。
【請求項３】
パターンをリソグラフィにより形成する工程を含む半導体製造装置の半導体製造方法でにおいて、
素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのアウトコーナーまでの距離Ｄを算出し、
該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのアウトコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、
前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、
前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう、
ことを特徴とするマスクパターン描画方法。
【請求項４】
前記素子領域層は長方形状、ゲート層は帯状であり、帯状のゲート層が長方形状の素子領域層に重なり、前記素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄを算出してパラメータとすることを特徴とする請求項３記載のマスクパターン描画方法。
【請求項５】
前記領域Ｆ１は最大ショットサイズが２００ｎｍのショットで描画を行ない、前記領域Ｆ２では、最大ショットサイズが２μｍのショットで描画を行なうことを特徴とする請求項１乃至４の何れか１項に記載のマスクパターン描画方法。
【請求項６】
前記パターン描画をマスクではなく、ウェハ上に直接描画するようにしたことを特徴とする請求項１又は２記載のマスクパターン描画方法。
【請求項７】
前記パターン描画をマスクではなく、ナノインプリント用マスクに対して行なうようにしたことを特徴とする請求項１又は２記載のマスクパターン描画方法。
【請求項８】
コーナー部を有するパターンをリソグラフィにより形成する工程を含む半導体製造装置であって、マスク上のパターンのコーナー部に対応する部分に、リソグラフィで解像しない程度の大きさのインナーセリフを有するようにレイアウトされたパターンを用いて露光する装置において、
素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出する手段と、
該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、
前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、
前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう手段と、
を有することを特徴とするマスクパターン描画装置。
【請求項９】
パターンをリソグラフィにより形成する工程を含む半導体製造装置において、
素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのアウトコーナーまでの距離Ｄを算出する手段と、
該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのアウトコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、
前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、
前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう手段と、
を有することを特徴とするマスクパターン描画装置。
【請求項１】
コーナー部を有するパターンをリソグラフィにより形成する工程を含む半導体製造装置の半導体製造方法であって、マスク上のパターンのコーナー部に対応する部分に、リソグラフィで解像しない程度の大きさのインナーセリフを有するようにレイアウトされたパターンを用いて露光する方法において、
素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出し、
該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、
前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、
前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう、
ことを特徴とするマスクパターン描画方法。
【請求項２】
前記素子領域層はＬ字状、ゲート層は帯状であり、帯状のゲート層がＬ字状の素子領域層に重なり、該素子領域層のインコーナーからゲート層までの距離Ｄを算出してパラメータとすることを特徴とする請求項１記載のマスクパターン描画方法。
【請求項３】
パターンをリソグラフィにより形成する工程を含む半導体製造装置の半導体製造方法でにおいて、
素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのアウトコーナーまでの距離Ｄを算出し、
該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのアウトコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、
前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割し、
前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう、
ことを特徴とするマスクパターン描画方法。
【請求項４】
前記素子領域層は長方形状、ゲート層は帯状であり、帯状のゲート層が長方形状の素子領域層に重なり、前記素子領域層のアウトコーナーから帯状のゲート層までの距離Ｄを算出してパラメータとすることを特徴とする請求項３記載のマスクパターン描画方法。
【請求項５】
前記領域Ｆ１は最大ショットサイズが２００ｎｍのショットで描画を行ない、前記領域Ｆ２では、最大ショットサイズが２μｍのショットで描画を行なうことを特徴とする請求項１乃至４の何れか１項に記載のマスクパターン描画方法。
【請求項６】
前記パターン描画をマスクではなく、ウェハ上に直接描画するようにしたことを特徴とする請求項１又は２記載のマスクパターン描画方法。
【請求項７】
前記パターン描画をマスクではなく、ナノインプリント用マスクに対して行なうようにしたことを特徴とする請求項１又は２記載のマスクパターン描画方法。
【請求項８】
コーナー部を有するパターンをリソグラフィにより形成する工程を含む半導体製造装置であって、マスク上のパターンのコーナー部に対応する部分に、リソグラフィで解像しない程度の大きさのインナーセリフを有するようにレイアウトされたパターンを用いて露光する装置において、
素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのインコーナーまでの距離Ｄを算出する手段と、
該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのインコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、
前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、
前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう手段と、
を有することを特徴とするマスクパターン描画装置。
【請求項９】
パターンをリソグラフィにより形成する工程を含む半導体製造装置において、
素子領域層とゲート層とにより構成されるマスクパターンを作成する場合に、ゲート層パターンから素子領域層パターンのアウトコーナーまでの距離Ｄを算出する手段と、
該距離Ｄがある一定の距離より短い場合には、素子領域層パターンのアウトコーナーから、ゲート層パターンと重なる素子領域層までを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、
前記距離Ｄがある一定の距離より長い場合には、ゲート層パターンと重なる素子領域層パターンを領域Ｆ１、それ以外の領域を領域Ｆ２と分割する手段と、
前記領域Ｆ１と領域Ｆ２とでショットする最大ショットサイズを変えてマスクにパターン描画を行なう手段と、
を有することを特徴とするマスクパターン描画装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１２８４７８（Ｐ２０１１−１２８４７８Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２００９−２８８６７９（Ｐ２００９−２８８６７９）
【出願日】平成２１年１２月２１日（２００９．１２．２１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度独立行政法人新エネルギー・産業技術総合開発機構「マスク設計・描画・検査総合最適化技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００４２７１）日本電子株式会社 (811)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２１年１２月２１日（２００９．１２．２１）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度独立行政法人新エネルギー・産業技術総合開発機構「マスク設計・描画・検査総合最適化技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００４２７１）日本電子株式会社 (811)
【Ｆターム（参考）】
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