半導体デバイスパッケージを製作するための方法
【課題】現在のＰＯＬプロセスと関連する１つまたは複数の欠点を克服するコスト効率の良い半導体デバイスパッケージング製作プロセスを提供する。
【解決手段】第１の金属層１３０に配置された誘電体膜１２０を含む積層体を用意するステップと、所定のパターンに従って積層体を通って延在する複数のビア１５０を形成するステップと、半導体デバイスが取り付け後に１つまたは複数のビアと接触するように１つまたは複数の半導体デバイスを誘電体膜外面に取り付けるステップと、第１の金属層および導電層を含む相互接続層を形成するステップと、所定の回路構成に従って相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップで、パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、半導体デバイスとの電気接点を形成するステップとを含む半導体デバイスパッケージの製作プロセス。
【解決手段】第１の金属層１３０に配置された誘電体膜１２０を含む積層体を用意するステップと、所定のパターンに従って積層体を通って延在する複数のビア１５０を形成するステップと、半導体デバイスが取り付け後に１つまたは複数のビアと接触するように１つまたは複数の半導体デバイスを誘電体膜外面に取り付けるステップと、第１の金属層および導電層を含む相互接続層を形成するステップと、所定の回路構成に従って相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップで、パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、半導体デバイスとの電気接点を形成するステップとを含む半導体デバイスパッケージの製作プロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、電子パッケージング技術に関し、より詳細には、電力半導体デバイスに適用可能な電子パッケージング技術に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）などの、先進の半導体デバイス技術は、幅広い電力レベルで広範囲な用途向けに、改善された熱的および電気的性能を提供する。しかしながら、そのようなデバイスの能力を完全に利用するためには、改善されたパッケージング設計を提供する必要がある。
【０００３】
典型的な半導体モジュール設計は、半導体デバイスを電力バスおよび制御端子に接続するためにワイヤボンディングを用いる。半導体デバイスは通常、金属化絶縁セラミック基板にはんだ付けされ、その後にヒートスプレッダに接合される。典型的には、射出成形ポリマーシェルが、モジュールを覆い、入力／出力および制御端子ならびにヒートスプレッダだけを露出する。ヒートスプレッダは、ヒートシンクに取り付けられ、ヒートスプレッダとヒートシンクとの間の熱的接触は、熱ペーストまたは熱伝導性ポリマーを通じて行われる。ワイヤボンディングに基づく半導体モジュール設計の欠点には、主としてワイヤボンディングに起因する比較的高い寄生インピーダンス、大きな体積および重量、高い熱抵抗、ならびに限られた信頼性が含まれる。
【０００４】
パワーオーバーレイ（ＰＯＬ）技術は、ワイヤボンディングの使用を排除し、ワイヤボンディングに基づく電力モジュールのパッケージングに優る重要な利点、例えばより高いパッケージング密度、より低いパッケージ寄生性、向上した信頼性、より低い重量、より小さなサイズ、およびより高い効率を提供する。典型的なパワーオーバーレイ製作プロセスは、フレーム上に張られた誘電体膜の使用を含む。接着剤層が、誘電体膜に付着され、その上にビアがレーザアブレーションによって形成され、その後に誘電体膜への半導体デバイスの取り付けが続く。この後に、銅の厚い層を誘電体膜上におよびビア中に電気めっきすることによる膜への金属化および回路の形成が続く。次いで、結果として得られるパッケージが基板に取り付けられる。場合によっては、金属化層を基板と電気的に接続するために使用される「フィードスルー」構造体または「シム」が、誘電体膜に別々に取り付けられることもある。したがって、ＰＯＬ技術では、デバイスへの電力および制御回路の接続は、金属化ビアを通じて行われ、したがってボンドワイヤの必要がなくなる。
【０００５】
しかしながら、現在のＰＯＬ製作プロセスはなお、ステップ数および各ステップに必要とされる時間のために、経済的、技術的課題をもたらすことがある。例えば、金属化ステップは典型的には、電流を取り扱うための所望の銅厚を達成するために何時間も電気めっきするステップを含み、それによりＰＯＬプロセスのコストが著しく増加する。さらに、フレームの使用は、パッケージングのための利用可能領域を低減し、また処理ステップをＰＯＬ製作プロセスに追加する。別個の銅シムの使用は、製作ステップのコストをさらに増加させることもあり、より低い接着性などの技術的課題をもたらすこともある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１００２３０８００号明細書
【発明の概要】
【０００７】
したがって、現在のＰＯＬプロセスと関連する１つまたは複数の欠点を克服するコスト効率の良い半導体デバイスパッケージング製作プロセスを提供するために、ＰＯＬ製作プロセスを合理化する必要がある。
【０００８】
本発明の実施形態は、これらのおよび他の必要を満たすために提供される。一実施形態は、半導体デバイスパッケージを製作する方法である。本方法は、第１の金属層に配置された誘電体膜を含む積層体を用意するステップであって、前記積層体が誘電体膜外面および第１の金属層外面を有する、ステップと、所定のパターンに従って積層体を通って延在する複数のビアを形成するステップと、半導体デバイスが取り付け後に１つまたは複数のビアと接触するように１つまたは複数の半導体デバイスを誘電体膜外面に取り付けるステップと、第１の金属層外面および複数のビアの内面に導電層を配置して、第１の金属層および導電層を含む相互接続層を形成するステップと、所定の回路構成に従って相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであって、パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、半導体デバイスとの電気接点を形成する、ステップとを含む。
【０００９】
別の実施形態は、半導体デバイスパッケージを製作する方法である。本方法は、第１の金属層と第２の金属層との間に挿入された誘電体膜を含む積層体を用意するステップであって、前記積層体が第１の金属層外面および第２の金属層外面を有する、ステップと、所定のパターンに従って第２の金属層をパターン形成して、パターン形成済みの第２の金属層を形成するステップと、所定のパターンに従って積層体を通って延在する複数のビアを形成するステップと、１つまたは複数の半導体デバイスをパターン形成済みの第２の金属層の一部分の第２の金属層外面に取り付けるステップと、第１の金属層外面および１つまたは複数のビアの内面に導電層を配置して、第１の金属層および導電層を含む相互接続層を形成するステップと、所定の回路構成に従って相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであって、パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、半導体デバイスとの電気接点を形成する、ステップとを含む。
【００１０】
別の実施形態は、半導体デバイスパッケージである。半導体デバイスパッケージは、誘電体膜に配置された第１の金属層を含む積層体と、所定のパターンに従って積層体を通って延在する複数のビアと、半導体デバイスが１つまたは複数のビアと接触するように誘電体膜に取り付けられた１つまたは複数の半導体デバイスと、誘電体膜に配置され、第１の金属層および導電層の１つまたは複数のパターン形成済み領域を含むパターン形成済み相互接続層であって、一部分が１つまたは複数のビアを通って延在し、半導体デバイスとの電気接点を形成するパターン形成済み相互接続層とを含む。パターン形成済み相互接続層は、上部相互接続領域およびビア相互接続領域を含み、パッケージ相互接続領域は、ビア相互接続領域の厚さよりも大きい厚さを有する。
【００１１】
本発明のこれらのおよび他の特徴、態様、ならびに利点は、次の詳細な記述が付随する図面を参照して読まれるとき、よりよく理解されることになる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による製作プロセスステップの側断面図である。
【図２】本発明の一実施形態による製作プロセスステップの側断面図である。
【図３】本発明の一実施形態による製作プロセスステップの側断面図である。
【図４】本発明の一実施形態による製作プロセスステップの側断面図である。
【図５】本発明の一実施形態による製作プロセスステップの側断面図である。
【図６】本発明の一実施形態による製作プロセスステップの側断面図である。
【図７】本発明の一実施形態による製作プロセスステップの側断面図である。
【図８】本発明の一実施形態による製作プロセスステップの側断面図である。
【図９】本発明の一実施形態による製作プロセスステップの側断面図である。
【図１０】本発明の一実施形態による製作プロセスステップの側断面図である。
【図１１】本発明の一実施形態による製作プロセスステップの側断面図である。
【図１２】本発明の一実施形態による製作プロセスステップの側断面図である。
【図１３】本発明の一実施形態による製作プロセスステップの側断面図である。
【発明を実施するための形態】
【００１３】
以下で詳細に論じるように、本発明の実施形態のいくつかは、事前に金属化された誘電体膜を使用して半導体デバイスパッケージを製作するための方法を提供する。
【００１４】
近似する言葉は、本明細書では明細書および特許請求の範囲全体にわたって、それが関連する基本機能の変化をもたらすことなく許容範囲で変わる可能性がある任意の定量的表現を修飾するために適用されることがある。したがって、「約」などの術語または複数の術語によって修飾される値は、指定されるまさにその値に限定されない。場合によっては、近似する言葉は、値を測定するための機器の精度に対応する可能性がある。
【００１５】
以下の明細書および特許請求の範囲では、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈により別段明確に示されない限り、複数の指示対象を含む。
【００１６】
本明細書で使用するように、術語「ｍａｙ」および「ｍａｙ ｂｅ」は、一組の状況内での発生の可能性、指定された性質、特性もしくは機能の所有を示し、かつ／または適格とされた動詞と関連する能力、性能、もしくは可能性の１つもしくは複数を表現することによって別の動詞を適格とする。したがって、「ｍａｙ」および「ｍａｙ ｂｅ」の使用は、いくつかの状況では修飾された術語が時には妥当でなく、能力がなく、または適してないこともあることを考慮に入れながら、修飾された術語が、示された能力、機能、もしくは使用に一見したところ妥当で、能力があり、適していることを示す。例えば、いくつかの状況では、ある事象または能力が期待でき、一方他の状況では、その事象または能力は、起こり得ず、この区別は、術語「ｍａｙ」および「ｍａｙ ｂｅ」によって得られる。
【００１７】
例示的な半導体デバイスパッケージは、図面を参照して以下のプロセスステップの点から述べられる。本明細書で与えられる任意の寸法値および成分値は、例示のためだけの例示的なものであり、本明細書で述べられる本発明の範囲を限定することを意図していない。図１〜１３は、本発明のいくつかの実施形態による製作プロセスのステップの側断面図である。本明細書で使用するように、術語「に配置された」または「に取り付けられた」は、互いに接触して直接的にまたはその間に介在する層を有することによって間接的に配置されたまたは取り付けられた層またはデバイスのことである。
【００１８】
図１に示すように、本方法は、第１の金属層１３０に配置された誘電体膜１２０を含む積層体１００を用意するステップを含む。図１に示すように、積層体１００はさらに、誘電体膜外面１２２および第１の金属層外面１３２を含む。第１の金属層内面１３１が、誘電体膜内面１２１に隣接して配置されるように、誘電体膜１２０はさらに、内面１２１を含み、第１の金属層は、内面１３１を含む。積層体１００は、長方形を有するように示されているが、積層体１００は、本用途の構造体を形成するのに適している任意の所望の形状またはサイズを有してもよい。
【００１９】
一実施形態では、誘電体膜１２０は、半導体パッケージング構造体での使用に適した、特定の熱的、構造的および電気的性質を有するように選ばれた有機誘電体材料を含む。いくつかの実施形態では、誘電体膜１２０は、低い弾性率（高い弾性コンプライアンス）、低いｘ、ｙおよびｚ軸熱膨張係数（ＣＴＥ）、ならびに高いガラス転移温度（Ｔg）または融解温度（Ｔm）を有し、したがって結果として得られる半導体デバイスパッケージの熱的および構造的信頼性を改善する。一実施形態では、誘電体膜１２０は、１５０℃より上の温度で連続使用するのに安定な電気絶縁ポリマーを含む。適切な材料の限定されない例には、ＫＡＰＴＯＮ（Ｅ．Ｉ．ＤｕＰｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏ．の商標）などのポリイミド、ＵＬＴＥＭ（Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ Ｃｏｍｐａｎｙの商標）などのポリエーテルイミド、ポリキノリン、ポリキノキサリン、ポリエーテルケトン、およびビスマレイミド−トリアジン樹脂が含まれる。特定の一実施形態では、誘電体膜１２０は、ＫＡＰＴＯＮなどのポリイミドを含む。
【００２０】
一実施形態では、第１の金属層１３０は、銅を含み、積層体１００は、誘電体膜１２０に第１の金属層１３０を配置することによって提供される。いくつかの実施形態では、第１の金属層１３０は、誘電体膜１２０に直接取り付けられてもよく、すなわち接着剤層が、誘電体膜１２０と第１の金属層１３０との間に存在しなくてもよい。いくつかの他の実施形態では、接着剤層（図示されず）が、誘電体膜１２０と第１の金属層１３０との間に挿入される。いくつかの実施形態では、第１の金属層は、ロールオン式製造方法を使用して誘電体膜に積層されてもよい。
【００２１】
一実施形態では、誘電体膜１２０は、約１ミクロンから約１０００ミクロンの範囲の厚さを有する。別の実施形態では、誘電体膜１２０は、約５ミクロンから約２００ミクロンの範囲の厚さを有する。一実施形態では、第１の金属層は、約１０ミクロンから約２００ミクロンの範囲の厚さを有する。別の実施形態では、第１の金属層は、約２５ミクロンから約１５０ミクロンの範囲の厚さを有する。特定の実施形態では、第１の金属層は、約５０ミクロンから約１２５ミクロンの範囲の厚さを有する。以下で詳細に述べるように、所望の厚さを有する第１の金属層１３０を含む積層体１００を提供することによって、その後の導電層の堆積およびビアの金属化にかかる時間は、それに応じて低減できる。
【００２２】
前述のように、積層体１００は、フレームを含まず、したがって本方法は、誘電体膜１２０にフレームを付けるステップを含まない。いくつかの実施形態では、第１の金属層１３０は、誘電体膜１２０のための構造的支持およびそれから製造される半導体デバイスパッケージに寸法安定性を提供する。さらに、第１の金属層１３０は、パワーオーバーレイ製作プロセスに典型的に使用されるキャリアフレームがない場合に、取扱いの容易さおよび移送の容易さを提供することもある。フレームのない誘電体膜は有利なことに、半導体デバイスを取り付けるための増加した利用可能領域を提供し、したがって多数の半導体デバイスが、本発明の方法を使用して取り付けられてもよい。
【００２３】
図２に示すように、本方法はさらに、所定のパターンに従って積層体１００を通って延在する複数のビア１５０を形成するステップを含む。代表的なビア１５０などの多重ビアは、例えば標準の機械的穴あけプロセス、ウォータジェット穴あけプロセス、化学エッチングプロセス、プラズマエッチング、反応性イオンエッチング、またはレーザ処理によって積層体を通って形成されてもよい。一実施形態では、ビア１５０は、レーザアブレーションによって積層体を通って形成される。ビアパターンは、取り付けるべきデバイスの数、デバイス接触パッドの数、デバイス接触パッドのサイズ、および所望の回路構成の１つまたは複数によって決定される。図２で示すように、複数のビア１５０はさらに、ビア内面１５２を含む。
【００２４】
一実施形態では、ビア１５０は、図２に示すように、垂直側壁を持つ円形状を有する。しかしながら、ビア１５０の形状は、限定されず、ビアは、任意の適切な形状を有してもよい。例えば、ビア１５０は、楕円形状もしくは丸い角を持つ正方形状、または別のより複雑な形状を有してもよい。別の実施形態では、ビア１５０は、テーパ状側壁を有する。ビアのサイズおよび数は、接触パッド２１０および２２０のサイズならびにデバイス２００の電流要件にある程度依存することもある。例えば、図４に示すように、導電層１８０は、例示的な一実施形態では、デバイス２００の所望の電流要件を満たすために、２つのビアを通じて接触パッド２１０および１つのビアを通じて接触パッド２２０と接触する。別の実施形態では、３つ以上のビア１５０が、接触パッド２１０と接触してもよい。代替実施形態では、より大きな開口を有するより少ないビアが、同じ所望の電流要件を満たすために用いられてもよい。例えば、単一の大きなビアが、図４の実施形態で接触パッド２１０と接触している複数のビアを置き換えることもあり得る。一実施形態では、複数のビア１５０は、約２５ミクロンから約１００００ミクロンの範囲の直径を有する。別の実施形態では、複数のビア１５０は、約１００００ミクロンよりも大きい範囲の直径を有する。別の実施形態では、複数のビア１５０は、約２０００ミクロンから約４００００ミクロンの範囲の直径を有する。一実施形態では、第１の金属層１３０は、積層体１００の寸法安定性を改善することができ、ビア１５０のためのより狭い間隔を可能にする。増加したビア１５０密度は有利なことに、抵抗損失および電流集中を低減することができる。ビアを通って形成された単一接触パッドへの多重接続は、単一のワイヤボンディングより優れている可能性がある電気的接続を提供する。
【００２５】
本方法はさらに、誘電体膜１２０とデバイス２００との間に接着剤層１６０を挿入するステップを含む。一実施形態では、本方法は、図３で示すように誘電体外面１２２に接着剤層１６０を配置するステップを含む。接着剤層１６０は、ビア形成の前または後に付着されてもよい。いくつかの実施形態では、保護剥離層（図示されず）が、ビア形成プロセスの間に接着剤層１６０を清浄に保つために接着剤層１６０を覆って付着されてもよい。接着剤層１６０は、任意の適切な方法によって誘電体外面１２２に付着されてもよい。例えば、接着剤層１６０は、スピンコーティング、メニスカスコーティング、スプレイコーティング、真空蒸着、または積層技術によって付着されてもよい。図３で例示する実施形態では、接着剤層１６０は、ビア１５０が形成された後に誘電体膜外面１２２に付着される。代替実施形態では、接着剤層１６０は、ビア１５０が形成される前に誘電体膜外面１２２に付着される。ビア１５０は次いで、上述の機械的穿孔、レーザ処理、プラズマエッチング、反応性イオンエッチング、または化学エッチングなど任意の適切な技術を使用して誘電体膜１２０および接着剤層１６０を共に通って形成される。
【００２６】
別の実施形態では、本方法は、デバイス２００の活性表面２０２に接着剤層１６０を配置するステップを含む。接着剤層１６０は、ビア形成の前または後に付着されてもよい。いくつかの実施形態では、保護剥離層（図示されず）が、ビア形成プロセスの間に接着剤層１６０を清浄に保つために接着剤層１６０を覆って付着されてもよい。接着剤層１６０は、任意の適切な方法によって活性表面２０２に付着されてもよい。例えば、接着剤層１６０は、スピンコーティング、メニスカスコーティング、スプレイコーティング、真空蒸着、または積層技術によって付着されてもよい。
【００２７】
接着剤層１６０は、熱硬化性ポリマーまたは熱可塑性ポリマーの１つまたは複数を含んでもよい。接着剤層１６０のための適切な限定されない例には、アクリル、エポキシ、およびポリエーテルイミドが含まれる。一実施形態では、低温硬化熱硬化性樹脂が、高温処理を最小限にするために接着剤として使用されてもよい。一実施形態では、接着剤層は、約１ミクロンから約１００ミクロンの範囲の厚さを有する。一実施形態では、接着剤層１６０のための適切な材料は、約１０ミクロンから約２５ミクロンの範囲の厚さを有するポリエーテルイミドを含む。
【００２８】
図３で示すように、本方法はさらに、半導体デバイスが取り付け後に１つまたは複数のビア１５０と接触するように、１つまたは複数の半導体デバイス２００を誘電体膜外面１２２に取り付けるステップを含む。特定の実施形態では、半導体デバイス２００は、電力デバイスを代表する。一実施形態では、半導体デバイス２００は、電力スイッチング用途で用いられる電力ＭＯＳＦＥＴ（金属酸化膜電界効果トランジスタ）およびＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などだが限定されない、さまざまな種類の電力半導体デバイスを代表する。別の実施形態では、半導体デバイス２００は、ダイオードである。単一の半導体デバイス２００は、例として提供されるだけである。しかしながら、実際のパワーオーバーレイ製作プロセスでは、複数の半導体デバイスが、誘電体膜外面１２２に取り付けられてもよい。例示的な実施形態では、任意のパッケージングまたは相互接続より前に、これらのデバイス２００は一般に、活性表面２０２および反対面２０４を有する半導体チップの形をしている。活性表面２０２は、パターン形成され、電力半導体デバイス２００の場合には、少なくとも２つの端子、すなわち接触パッド２１０によって表されるソース端子などのデバイス主端子、および接触パッド２２０によって表されるゲート端子などの制御端子を含む金属化Ｉ／Ｏ（入力／出力）パッド２１０および２２０を有する。いくつかの実施形態では、低インピーダンス接続を提供するために、活性表面２０２に大きな主端子２１０があるか、またはすべてが並列に接続される多重主端子２１０（図示されず）があり、加えて同様に並列に接続される１つまたは複数の制御端子２２０（図示されず）がある。一様な反対面２０４は、ドレイン端子などの別のデバイス主端子２３０を含む。
【００２９】
一実施形態では、誘電体外面１２２またはデバイス２００の活性表面２０２に接着剤層１６０を配置した後、デバイス２００の活性表面２０２は、図３で示すように、ビア１５０が接触パッド２１０および２２０と整列するように接着剤層１６０と接触させられる。例示的な一実施形態では、デバイス２００は、ピックアンドプレース機を使用して接着剤層１６０上に位置決めされる。デバイス２００は次いで、誘電体膜１２０に接合される。一実施形態では、接着剤層１６０は、熱可塑性樹脂であり、接合は、十分な流れが熱可塑性樹脂で生じて接合が行われるのを可能にするまで温度を上昇させることによって行われる。別の実施形態では、接着剤層１６０は、熱硬化性樹脂であり、接合は、架橋が生じるまで接着剤層の温度を上昇させることによって行われる。一実施形態では、デバイス２００は、熱硬化サイクルならびに、必要なら、取り込まれた空気の除去および接着剤１６０からのガス放出を容易にするために真空を使用して誘電体膜１２０に接合される。代替硬化オプションには、例えばマイクロ波硬化および紫外光硬化が含まれる。
【００３０】
一実施形態では、本方法はさらに、図４で示すように、第１の金属層外面１３２に導電層１８０を配置するステップを含む。本方法はさらに、複数のビア１５０の内面１５２に導電層１８０を配置するステップを含む。図４に示すように、導電層１８０および第１の金属層１３０は、誘電体膜外面１２２に相互接続層１９０を形成する。相互接続層１９０はさらに、図４で示すように、ビアを通って延在し、ビア１５０内で導電層１８０から成る。
【００３１】
導電層１８０は、半導体デバイス相互接続での使用に適している任意の導電材料を含んでもよい。一実施形態では、導電層１８０は、耐熱金属、貴金属、またはそれらの組合せを含む。適切な金属および金属合金の限定されない例には、タングステン、モリブデン、チタン／タングステン、金、白金、パラジウム、金／インジウム、および金／ゲルマニウムが含まれる。別の実施形態では、銅、アルミニウム、または銅もしくはアルミニウムの合金が、導電層１８０として用いられてもよい。導電層１８０に用いられる材料は、半導体デバイス２００が動作すると予想される温度に耐えるように選ばれてもよい。一実施形態では、導電層１８０は、第１の金属層１３０と同じ材料を含む。特定の実施形態では、導電層１８０は、銅を含む。
【００３２】
一実施形態では、導電層１８０は、スパッタリング、化学気相堆積、電気めっき、無電解めっき、または任意の他の適切な方法によって第１の金属層外面１３２およびビアの内面１５２に配置されてもよい。特定の実施形態では、導電層１８０は、電気めっきによって配置される。いくつかの実施形態では、本方法はさらに、導電層を配置する前に例えばシード層（図示されず）などの１つまたは複数の追加の層を配置するステップを含んでもよい。一実施形態では、シード層は、Ｔｉ、ＣｒもしくはＮｉなどの障壁金属を含み、または代替実施形態では、シード層は、Ｃｕなどの非障壁金属を含む。典型的には、シード層は、導電層１８０と誘電体膜１２０との間で良好な接着性を得ることが望ましい。いくつかの実施形態では、第１の金属層１３０が、導電層１８０の堆積のための所要の表面特性を提供し、また導電層１８０と誘電体膜１２０との間の改善された接着性も提供するので、本発明の方法は、別個のシード層を堆積させる必要性を除去する。
【００３３】
導電層１８０の厚さは、相互接続層を通過することになる電流量、パターン形成済み相互接続層１９２でのパターン形成済み領域の幅、および誘電体膜にすでに存在する第１の金属層１３０の厚さにある程度依存することもある。一実施形態では、導電層１８０は、約１０ミクロンから約１００ミクロンの範囲の厚さを有する。特定の実施形態では、導電層は、約２５ミクロンから約５０ミクロンの範囲の厚さを有する。前述のように、導電層１８０の厚さが小さいほど、導電層１８０の堆積、例えばめっきに必要とされる時間が少なくなり、したがってコストが低減されることを意味する。一実施形態では、導電層１８０は、結果として得られる相互接続層１９０の厚さが、比較的低い抵抗損失で半導体デバイスが動作するのに典型的な比較的高い電流を運ぶ能力があるような厚さに堆積される。前述のように、本発明の方法は有利なことに、誘電体膜への厚い相互接続層の形成を可能にし、同時に製造時間および関連コストを低減する。例えば、１２５ミクロン厚の相互接続層を堆積させるための典型的な電気めっきプロセスは、５〜６時間の電気めっき時間を必要とすることもある。本発明の例示的な実施形態では、２５ミクロン厚の導電層が、１００ミクロンの厚さを有する第１の金属層に堆積されてもよく、それは有利なことに、製造時間を５分の１に低減することができる。
【００３４】
本方法はさらに、所定の回路構成に従って相互接続層１９０をパターン形成して、パターン形成済み相互接続層１９２を形成するステップを含み、パターン形成済み相互接続層１９２の一部分は、図５に示すように、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。図５は、相互接続層１９０がパターン形成された後に誘電体膜１２０に取り付けられたデバイス２００の横断面図を例示する。相互接続層１９０は、相互接続層１９０の一部分を選択的に除去することによってパターン形成されて、パッケージング構造相互接続から成るパターン形成済み相互接続層１９２を形成する。図５で示すように、パターン形成済み相互接続層１９２は、上部相互接続領域１９４およびビア相互接続領域１９６を含む。上部相互接続領域１９４は、導電層１８０および第１の金属層１３０のパターン形成済み部分を含み、誘電体膜外面１２２に隣接して形成される。パターン形成済み相互接続層１９２はさらに、複数のビア１５０に形成されたビア相互接続領域１９６を含む。ビア相互接続領域１９６の第１の部分は、ビア１５０の側壁に隣接して配置され、第２の部分は、半導体デバイス２００の１つまたは複数の接触パッド２１０／２２０に隣接して配置される。ビア相互接続領域１９６は、導電層１８０から成る。
【００３５】
図５に示すように、上部相互接続領域１９４は、ビア相互接続領域１９６の厚さよりも大きい厚さを有する。一実施形態では、ビア相互接続領域１９６は、約１０ミクロンから約７５ミクロンの範囲の厚さを有する。一実施形態では、ビア相互接続領域１９６は、約２５ミクロンから約５０ミクロンの範囲の厚さを有する。一実施形態では、上部相互接続領域１９４は、約５０ミクロンから約２００ミクロンの範囲の厚さを有する。別の実施形態では、上部相互接続領域１９４は、約７５ミクロンから約１５０ミクロンの範囲の厚さを有する。
【００３６】
上部相互接続領域１９４およびビア相互接続領域１９６は、低抵抗および低インダクタンスの相互接続を提供することができる。一実施形態では、上部相互接続領域１９４および接触パッド２１０と電気接触するビア相互接続領域１９６を含む相互接続領域は、パッケージ主端子接点としての役割を果たすことができ、デバイス２００のために十分な電流を運ぶ能力を有することができる。同様に、上部相互接続領域１９４および接触パッド２２０と電気接触するビア相互接続領域１９６を含む相互接続領域は、パッケージゲート端子接点としての役割を果たすことができる。
【００３７】
一実施形態では、相互接続層１９０は、減法的エッチング法、半加法的処理技術、または例えば適応リソグラフィなどのリソグラフィによってパターン形成される。例えば、一実施形態では、フォトマスク材料が、相互接続層１９０の表面を覆って付着されてもよく、その後にフォトマスク材料を所望の相互接続パターンに現像し、次いで標準的な湿式エッチング槽を使用して相互接続層１９０の露出部分をエッチングすることが続く。代替実施形態では、薄い金属シード層が、金属層１３０に形成されてもよい。フォトマスク材料は、薄い金属シード層の表面を覆って付着され、その後に薄い金属シード層の所望の相互接続パターンが形成されるべきところが露出するようにフォトマスク材料を現像することが続く。次いで電気めっきプロセスを使用し、露出したシード層に追加の金属を選択的に堆積させてより厚い層を形成し、その後に残りのフォトマスク材料を除去し、露出した薄い金属シード層をエッチングすることが続く。
【００３８】
一実施形態では、図５で示すように、半導体デバイスパッケージ３００が、提供される。半導体デバイスパッケージ３００は、誘電体膜１２０に配置された第１の金属層１３０を含む積層体１００を含む。半導体デバイスパッケージ３００は、所定のパターンに従って積層体１００を通って延在する複数のビア１５０を含む。１つまたは複数の半導体デバイス２００は、半導体デバイス２００が１つまたは複数のビア１５０と接触するように誘電体膜１２０に取り付けられる。パターン形成済み相互接続層１９２は、誘電体膜１２０に配置され、前記パターン形成済み相互接続層１９２は、第１の金属層１３０および導電層１８０の１つまたは複数のパターン形成済み領域を含み、パターン形成済み相互接続層１９２の一部分は、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。パターン形成済み相互接続層１９２はさらに、上部相互接続領域１９４およびビア相互接続領域１９６を含み、パッケージ相互接続領域１９４は、ビア相互接続領域１９６の厚さよりも大きい厚さを有する。
【００３９】
本明細書で上述の実施形態では、積層体は、誘電体膜の一面だけに配置された金属層を含む。別の実施形態では、本方法は、図６で示すように、第１の金属層１３０と第２の金属層１１０との間に挿入した誘電体膜１２０を含む積層体１００を用意するステップを含む。積層体１００はさらに、第１の金属層外面１３２および第２の金属層外面１１２を含む。第１の金属層はさらに、誘電体膜内面１２１に隣接して配置された第１の金属層内面１３１を含む。第２の金属層１１０はさらに、誘電体膜外面１２２に隣接して配置された第２の金属層内面１１１を含む。一実施形態では、第２の金属層１１０は、銅を含む。
【００４０】
前述のように、積層体は、フレームを含まず、したがって本方法は、誘電体膜にフレームを付けるステップを含まない。いくつかの実施形態では、第１の金属層１３０および第２の金属層１１０は一緒に、誘電体膜１２０のための構造的支持およびそれから製造される半導体デバイスパッケージに寸法安定性を提供する。さらに、第１の金属層１３０および第２の金属層１１０は、パワーオーバーレイ製作プロセスに典型的に使用されるキャリアフレームがない場合に、取扱いの容易さおよび移送の容易さを提供することもある。
【００４１】
一実施形態では、本方法はさらに、図７で示すように、所定のパターンに従って第２の金属層１１０をパターン形成して、パターン形成済みの第２の金属層１４０を形成するステップを含む。いくつかの実施形態では、第２の金属層１１０は、減法的エッチング法または例えば適応リソグラフィなどのリソグラフィによってパターン形成される。一実施形態では、第２の金属層１１０は、パターン形成されて、誘電体膜１２０に例えばパターン形成済みの第２の金属層領域１４１、１４３、および１４５などの複数のパターン形成済みの第２の金属層領域を形成する。一実施形態では、第２の金属層１１０は、パターン形成されて、１つまたは複数のフィードスルー構造体１４５を形成する。いくつかの実施形態では、１つまたは複数のフィードスルー構造体１４５は、デバイス２００の反対面２０４に配置されたドレイン端子接点２３０との電気接触を可能にでき、したがってすべての電気的接続を半導体デバイスパッケージの上部にもたらす。典型的なパワーオーバーレイ製作プロセスでは、フィードスルー構造体は、別々に製造され、その後に誘電体膜１２０に取り付けられ、それは、製造ステップの数およびまた関連コストを増加させることもある。さらに、別々に取り付けられたフィードスルー構造体は、フィードスルー構造体と誘電体膜との間の界面で接着性を低下させ、欠陥の可能性を増加させることもある。いくつかの実施形態では、本発明の方法は有利なことに、第２の金属層１１０を使用してフィードスルー構造体を製作するための統合プロセスを提供し、それは、製造ステップの数の低減をもたらすこともあり、経済的に有利なこともある。
【００４２】
パターン形成済み領域１４１、１４３、および１４５のサイズおよび厚さは、デバイス厚、所望のフィードスルー構造体の厚さ、およびビアパターンにある程度依存することもある。一実施形態では、第２の金属層１１０はさらに、パターン形成されて、誘電体膜１２０に取り付けるべきデバイスの厚さによって決定される厚さを有する１つまたは複数のパターン形成済み領域１４１および１４３を形成する。そのような場合には、パターン形成済みの第２の金属層領域１４１および１４３の厚さは、例えば取り付けられたデバイス２００がフィードスルー構造体１４５と実質的に同一平面となるように選択的に調節されてもよく、それにより、その後の平面基板の取り付けが容易になり得る。
【００４３】
本方法はさらに、所定のパターンに従って積層体を通って延在する複数のビア１５０を形成するステップを含む。図８で示すように、そのように形成された複数のビア１５０は、第１の金属層１３０、誘電体膜１２０、およびパターン形成済みの第２の金属層１４０の一部分を通って延在する。図８に示すように、複数のビア１５１、１５３、および１５５は、第２の金属層のパターン形成済み領域１４１および１４３を通って延在し、フィードスルー構造体１４５を通らない。複数のビア１５０は、前述のような任意の適切な方法によって形成されてもよい。いくつかの実施形態では、複数のビアは、パターン形成済みの第２の金属層１４０の一部分だけが除去されてビアを形成するように、積層体を通って選択的に形成されてもよい。例えば、図８で示すように、例示的ビア１５５は、ビア１５５が１つまたは複数のフィードスルー構造体１４５と整列し、フィードスルー構造体１４５を通って延在しないように積層体１００を通って形成される。いくつかの実施形態では、複数のビアは、第２の金属層１１０のパターン形成の後に形成される。代替実施形態では、複数のビアは、第２の金属層１１０のパターン形成より前に形成される。
【００４４】
いくつかの他の実施形態では、第２の金属層１１０は、例えばビア１５１および１５３の所定のパターンに基づいて、パターン形成済みの第２の金属層領域、例えばパターン形成済み領域１４１および１４３の一部分を選択的に除去するためにビア１５０の形成の前に選択的にパターン形成される。図９に示すように、第２の金属層１１０は、パターン形成済みの第２の金属層１４０を形成するためにパターン形成され、パターン形成済み金属層１４０はさらに、パターン形成済み領域の一部分がビアパターンに基づいて除去されるようなパターン形成済み領域１４１および１４３を含む。いくつかの実施形態では、第１の金属層１３０はさらに、図９で示すように、例えばビア１５１および１５３の所定のパターンに基づいて、第１の金属層１３０の一部分を選択的に除去するためにビア１５０の形成の前に選択的にパターン形成される。そのような実施形態では、ビア１５０の形成は、図８で示すように、積層体を通って延在するビア１５０を形成するために誘電体膜１２０の選択された部分の除去を含むだけである。
【００４５】
一実施形態では、第２の金属層のパターン形成済み領域１４５の１つまたは複数は、ビア１５０および相互接続層１９２と接触していない。そのような実施形態では、ビア形成の間に、ビア１５５は、例えば存在しなくてもよく、第２の金属層のパターン形成済み領域１４５は、誘電体膜への機械的支持を提供してもよく、キャリアフレームがない場合はフレームとして機能してもよい。
【００４６】
本方法はさらに、１つまたは複数の半導体デバイス２００をパターン形成済みの第２の金属層１４０の一部分の第２の金属層外面１４２に取り付けるステップを含む。図１０に示すように、デバイス２００は、パターン形成済みの第２の金属層領域１４１および１４３の第２の金属層外面１４２に取り付けられる。いくつかの実施形態では、本方法はさらに、デバイスを取り付ける前にデバイス２００と第２の金属層外面１４２との間に接着剤層１６０を挿入するステップを含んでもよい。接着剤層１６０は、前述のような方法によって配置されてもよい。一実施形態では、接着剤層１６０を配置した後、デバイス２００の活性主表面２０２は、図１０で示すように、ビア１５１および１５３が接触パッド２１０および２２０と整列するように接着剤層１６０と接触させられる。上述のように、パターン形成済みの第２の金属層領域１４１および１４３は、デバイス２００の反対面２０４がフィードスルー構造体１４５の外面と整列して実質的に平面を形成するようなデバイス配置を可能にする。
【００４７】
一実施形態では、本方法はさらに、図１１で示すように、第１の金属層外面１３２に導電層１８０を配置するステップを含む。本方法はさらに、複数のビア１５０の内面１５２に導電層１８０を配置するステップを含む。図１１に示すように、導電層１８０および第１の金属層１３０は、誘電体膜１２０に相互接続層１９０を形成する。相互接続層１９０はさらに、図１１で示すように、ビアを通って延在し、相互接続層１９０は、ビア１５０内で導電層１８０から成る。
【００４８】
本方法はさらに、所定の回路構成に従って相互接続層１９０をパターン形成して、パターン形成済み相互接続層１９２を形成するステップを含み、パターン形成済み相互接続層１９２の一部分は、図１２に示すように、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。図１２は、相互接続層１９０をパターン形成した後に誘電体膜１２０に取り付けられたデバイス２００の横断面図を例示する。相互接続層１９０は、相互接続層１９０の一部分を選択的に除去することによってパターン形成されて、パッケージング構造相互接続から成るパターン形成済み相互接続層１９２を形成する。図１２で示すように、パターン形成済み相互接続層１９２は、上部相互接続領域１９４およびビア相互接続領域１９６を含む。上部相互接続領域１９４は、導電層１８０および第１の金属層１３０のパターン形成済み部分を含み、誘電体膜に隣接して形成される。パターン形成済み相互接続層１９２はさらに、複数のビア１５０に形成されたビア相互接続領域１９６を含む。ビア相互接続領域１９６の第１の部分は、ビア１５０の側壁に隣接して配置され、第２の部分は、半導体デバイス２００の１つまたは複数の接触パッド２１０／２２０に隣接して配置される。ビア相互接続領域１９６は、導電層１８０から成る。さらに、一実施形態では、パターン形成済み相互接続層１９２の一部分は、図１２に示すように、１つまたは複数のビア１５０を通って延在し、１つまたは複数のフィードスルー構造体１４５との電気接点を形成する。
【００４９】
一実施形態では、本方法はさらに、１つまたは複数のデバイスを取り付ける前に第２の金属層１１０をパターン形成して、複数のパターン形成済み領域を形成するステップを含み、少なくとも２つのパターン形成済み領域は、互いに異なる厚さを有する。そのような実施形態では、異なる厚さのパターン形成済み領域は有利なことに、半導体デバイスの反対面がすべて整列し、基板の取り付けのために実質的に平面を提供するように、異なる厚さを有する半導体デバイスを収容することができる。一実施形態では、本方法はさらに、複数の半導体デバイスをパターン形成済みの第２の金属層に取り付けるステップを含み、少なくとも２つの半導体デバイスは、互いに異なる厚さを有する。図１３に示すように、異なる厚さを有する半導体デバイス２００および４００は有利なことに、半導体デバイスの反対面が互いにおよびフィードスルー構造体の外面と整列するように誘電体膜に取り付けられる。図１３では、１つの接触パッドだけが、ビア１５０と整列して示されるが、しかしながら、半導体デバイス２００および４００は、本明細書で上述のように、ビア１５０と整列する複数の接触パッドを含んでもよい。
【００５０】
一実施形態では、図１２に示すように、半導体デバイスパッケージ３００が、提供される。半導体デバイスパッケージ３００は、誘電体膜１２０に配置された第１の金属層１３０を含む積層体１００を含む。半導体デバイスパッケージ３００はさらに、第１の金属層１３０とは反対側で誘電体膜１２０に配置されたパターン形成済みの第２の金属層１４０を含む。パターン形成済みの第２の金属層１４０は、例えば１４１および１４３などのパターン形成済みの第２の金属層領域ならびに１つまたは複数のフィードスルー構造体１４５を含む。半導体デバイスパッケージ３００は、所定のパターンに従って積層体１００を通って延在する複数のビア１５０を含む。１つまたは複数の半導体デバイス２００は、半導体デバイス２００が１つまたは複数のビア１５０と接触するように、パターン形成済みの第２の金属層１４０の一部分の第２の金属層外面１４２に取り付けられる。パターン形成済み相互接続層１９２は、誘電体膜１２０に配置され、前記パターン形成済み相互接続層１９２は、第１の金属層１３０および導電層１８０を含み、パターン形成済み相互接続層１９２の一部分は、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。パターン形成済み相互接続層１９２は、上部相互接続領域１９４およびビア相互接続領域１９６を含み、パッケージ相互接続領域１９４は、ビア相互接続領域１９６の厚さよりも大きい厚さを有する。さらに、パターン形成済み相互接続層１９２の一部分は、１つまたは複数のビア１５０を通って延在し、１つまたは複数のフィードスルー構造体１４５との電気接点を形成する。
【００５１】
一実施形態では、半導体デバイスパッケージ３００はさらに、半導体デバイス基板（図示されず）に取り付けられてもよい。半導体デバイス基板は、半導体デバイス２００が電気的に結合されてもよい１つまたは複数の導電性基板接点を有する絶縁基板を含んでもよい。例えば、半導体デバイス２００は、基板接点にはんだ付けされてもよい。半導体デバイス基板はまた、裏面導電層を含んでもよく、それは、例えばヒートシンクへの半導体デバイス２００の取り付けを容易にすることもある。
【００５２】
いくつかの実施形態では、結果として得られる半導体デバイスパッケージ３００は、高い通電能力、および熱を半導体デバイスの活性表面２０２から追い出すための低インピーダンス熱経路を提供する。いくつかの実施形態では、ヒートシンク構造体、電気相互接続構造体、または両方が、パッケージ上部、底部、または両方に取り付けられてもよい。
【００５３】
添付の特許請求の範囲は、本発明が考え出されたのと同じ程度に広く本発明を特許請求することを意図し、本明細書で提示された例は、多種多様なすべての可能な実施形態から選択された実施形態の例示的なものである。したがって、添付の特許請求の範囲は、本発明の特徴を例示するために利用された例の選択によって限定されるべきでないことが出願人の意図である。特許請求の範囲で使用するように、単語「含む」およびそれの文法的変異形は論理的にまた、例えば「から基本的に成る」および「から成る」などだがそれらに限定されない、さまざまな異なる広さの語句も包含する。必要ならば、範囲が、提供され、それらの範囲は、それらの間のすべての下位の範囲を含んでいる。これらの範囲での変形形態は、当業者には思い浮かぶことになり、まだ一般に公開されていない場合には、それらの変形形態は、可能ならば、添付の特許請求の範囲に含まれると解釈すべきであることが予想されるはずである。科学および技術の進歩が、言葉の不正確さのために今は企図されていない均等物および代用物を可能にすることになり、これらの変形形態もまた、可能ならば、添付の特許請求の範囲に含まれると解釈すべきであることもまた予期される。
【符号の説明】
【００５４】
１００ 積層体
１１０ 第２の金属層
１１１ 第２の金属層内面
１１２ 第２の金属層外面
１２０ 誘電体膜
１２１ 誘電体膜内面
１２２ 誘電体膜外面
１３０ 第１の金属層
１３１ 第１の金属層内面
１３２ 第１の金属層外面
１４０ パターン形成済みの第２の金属層
１４１ パターン形成済みの第２の金属層領域
１４２ 第２の金属層外面
１４３ パターン形成済みの第２の金属層領域
１４５ パターン形成済みの第２の金属層領域
１５０ ビア
１５１ ビア
１５２ ビア内面
１５３ ビア
１５５ ビア
１６０ 接着剤
１８０ 導電層
１９０ 相互接続層
１９２ パターン形成済み相互接続層
１９４ 上部相互接続領域
１９６ ビア相互接続領域
２００ デバイス
２０２ デバイスの活性表面
２０４ デバイスの反対面
２１０ 接触パッド
２２０ 接触パッド
２３０ ドレイン端子
３００ 半導体デバイスパッケージ
【技術分野】
【０００１】
本発明は一般に、電子パッケージング技術に関し、より詳細には、電力半導体デバイスに適用可能な電子パッケージング技術に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）などの、先進の半導体デバイス技術は、幅広い電力レベルで広範囲な用途向けに、改善された熱的および電気的性能を提供する。しかしながら、そのようなデバイスの能力を完全に利用するためには、改善されたパッケージング設計を提供する必要がある。
【０００３】
典型的な半導体モジュール設計は、半導体デバイスを電力バスおよび制御端子に接続するためにワイヤボンディングを用いる。半導体デバイスは通常、金属化絶縁セラミック基板にはんだ付けされ、その後にヒートスプレッダに接合される。典型的には、射出成形ポリマーシェルが、モジュールを覆い、入力／出力および制御端子ならびにヒートスプレッダだけを露出する。ヒートスプレッダは、ヒートシンクに取り付けられ、ヒートスプレッダとヒートシンクとの間の熱的接触は、熱ペーストまたは熱伝導性ポリマーを通じて行われる。ワイヤボンディングに基づく半導体モジュール設計の欠点には、主としてワイヤボンディングに起因する比較的高い寄生インピーダンス、大きな体積および重量、高い熱抵抗、ならびに限られた信頼性が含まれる。
【０００４】
パワーオーバーレイ（ＰＯＬ）技術は、ワイヤボンディングの使用を排除し、ワイヤボンディングに基づく電力モジュールのパッケージングに優る重要な利点、例えばより高いパッケージング密度、より低いパッケージ寄生性、向上した信頼性、より低い重量、より小さなサイズ、およびより高い効率を提供する。典型的なパワーオーバーレイ製作プロセスは、フレーム上に張られた誘電体膜の使用を含む。接着剤層が、誘電体膜に付着され、その上にビアがレーザアブレーションによって形成され、その後に誘電体膜への半導体デバイスの取り付けが続く。この後に、銅の厚い層を誘電体膜上におよびビア中に電気めっきすることによる膜への金属化および回路の形成が続く。次いで、結果として得られるパッケージが基板に取り付けられる。場合によっては、金属化層を基板と電気的に接続するために使用される「フィードスルー」構造体または「シム」が、誘電体膜に別々に取り付けられることもある。したがって、ＰＯＬ技術では、デバイスへの電力および制御回路の接続は、金属化ビアを通じて行われ、したがってボンドワイヤの必要がなくなる。
【０００５】
しかしながら、現在のＰＯＬ製作プロセスはなお、ステップ数および各ステップに必要とされる時間のために、経済的、技術的課題をもたらすことがある。例えば、金属化ステップは典型的には、電流を取り扱うための所望の銅厚を達成するために何時間も電気めっきするステップを含み、それによりＰＯＬプロセスのコストが著しく増加する。さらに、フレームの使用は、パッケージングのための利用可能領域を低減し、また処理ステップをＰＯＬ製作プロセスに追加する。別個の銅シムの使用は、製作ステップのコストをさらに増加させることもあり、より低い接着性などの技術的課題をもたらすこともある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１００２３０８００号明細書
【発明の概要】
【０００７】
したがって、現在のＰＯＬプロセスと関連する１つまたは複数の欠点を克服するコスト効率の良い半導体デバイスパッケージング製作プロセスを提供するために、ＰＯＬ製作プロセスを合理化する必要がある。
【０００８】
本発明の実施形態は、これらのおよび他の必要を満たすために提供される。一実施形態は、半導体デバイスパッケージを製作する方法である。本方法は、第１の金属層に配置された誘電体膜を含む積層体を用意するステップであって、前記積層体が誘電体膜外面および第１の金属層外面を有する、ステップと、所定のパターンに従って積層体を通って延在する複数のビアを形成するステップと、半導体デバイスが取り付け後に１つまたは複数のビアと接触するように１つまたは複数の半導体デバイスを誘電体膜外面に取り付けるステップと、第１の金属層外面および複数のビアの内面に導電層を配置して、第１の金属層および導電層を含む相互接続層を形成するステップと、所定の回路構成に従って相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであって、パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、半導体デバイスとの電気接点を形成する、ステップとを含む。
【０００９】
別の実施形態は、半導体デバイスパッケージを製作する方法である。本方法は、第１の金属層と第２の金属層との間に挿入された誘電体膜を含む積層体を用意するステップであって、前記積層体が第１の金属層外面および第２の金属層外面を有する、ステップと、所定のパターンに従って第２の金属層をパターン形成して、パターン形成済みの第２の金属層を形成するステップと、所定のパターンに従って積層体を通って延在する複数のビアを形成するステップと、１つまたは複数の半導体デバイスをパターン形成済みの第２の金属層の一部分の第２の金属層外面に取り付けるステップと、第１の金属層外面および１つまたは複数のビアの内面に導電層を配置して、第１の金属層および導電層を含む相互接続層を形成するステップと、所定の回路構成に従って相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであって、パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、半導体デバイスとの電気接点を形成する、ステップとを含む。
【００１０】
別の実施形態は、半導体デバイスパッケージである。半導体デバイスパッケージは、誘電体膜に配置された第１の金属層を含む積層体と、所定のパターンに従って積層体を通って延在する複数のビアと、半導体デバイスが１つまたは複数のビアと接触するように誘電体膜に取り付けられた１つまたは複数の半導体デバイスと、誘電体膜に配置され、第１の金属層および導電層の１つまたは複数のパターン形成済み領域を含むパターン形成済み相互接続層であって、一部分が１つまたは複数のビアを通って延在し、半導体デバイスとの電気接点を形成するパターン形成済み相互接続層とを含む。パターン形成済み相互接続層は、上部相互接続領域およびビア相互接続領域を含み、パッケージ相互接続領域は、ビア相互接続領域の厚さよりも大きい厚さを有する。
【００１１】
本発明のこれらのおよび他の特徴、態様、ならびに利点は、次の詳細な記述が付随する図面を参照して読まれるとき、よりよく理解されることになる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による製作プロセスステップの側断面図である。
【図２】本発明の一実施形態による製作プロセスステップの側断面図である。
【図３】本発明の一実施形態による製作プロセスステップの側断面図である。
【図４】本発明の一実施形態による製作プロセスステップの側断面図である。
【図５】本発明の一実施形態による製作プロセスステップの側断面図である。
【図６】本発明の一実施形態による製作プロセスステップの側断面図である。
【図７】本発明の一実施形態による製作プロセスステップの側断面図である。
【図８】本発明の一実施形態による製作プロセスステップの側断面図である。
【図９】本発明の一実施形態による製作プロセスステップの側断面図である。
【図１０】本発明の一実施形態による製作プロセスステップの側断面図である。
【図１１】本発明の一実施形態による製作プロセスステップの側断面図である。
【図１２】本発明の一実施形態による製作プロセスステップの側断面図である。
【図１３】本発明の一実施形態による製作プロセスステップの側断面図である。
【発明を実施するための形態】
【００１３】
以下で詳細に論じるように、本発明の実施形態のいくつかは、事前に金属化された誘電体膜を使用して半導体デバイスパッケージを製作するための方法を提供する。
【００１４】
近似する言葉は、本明細書では明細書および特許請求の範囲全体にわたって、それが関連する基本機能の変化をもたらすことなく許容範囲で変わる可能性がある任意の定量的表現を修飾するために適用されることがある。したがって、「約」などの術語または複数の術語によって修飾される値は、指定されるまさにその値に限定されない。場合によっては、近似する言葉は、値を測定するための機器の精度に対応する可能性がある。
【００１５】
以下の明細書および特許請求の範囲では、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈により別段明確に示されない限り、複数の指示対象を含む。
【００１６】
本明細書で使用するように、術語「ｍａｙ」および「ｍａｙ ｂｅ」は、一組の状況内での発生の可能性、指定された性質、特性もしくは機能の所有を示し、かつ／または適格とされた動詞と関連する能力、性能、もしくは可能性の１つもしくは複数を表現することによって別の動詞を適格とする。したがって、「ｍａｙ」および「ｍａｙ ｂｅ」の使用は、いくつかの状況では修飾された術語が時には妥当でなく、能力がなく、または適してないこともあることを考慮に入れながら、修飾された術語が、示された能力、機能、もしくは使用に一見したところ妥当で、能力があり、適していることを示す。例えば、いくつかの状況では、ある事象または能力が期待でき、一方他の状況では、その事象または能力は、起こり得ず、この区別は、術語「ｍａｙ」および「ｍａｙ ｂｅ」によって得られる。
【００１７】
例示的な半導体デバイスパッケージは、図面を参照して以下のプロセスステップの点から述べられる。本明細書で与えられる任意の寸法値および成分値は、例示のためだけの例示的なものであり、本明細書で述べられる本発明の範囲を限定することを意図していない。図１〜１３は、本発明のいくつかの実施形態による製作プロセスのステップの側断面図である。本明細書で使用するように、術語「に配置された」または「に取り付けられた」は、互いに接触して直接的にまたはその間に介在する層を有することによって間接的に配置されたまたは取り付けられた層またはデバイスのことである。
【００１８】
図１に示すように、本方法は、第１の金属層１３０に配置された誘電体膜１２０を含む積層体１００を用意するステップを含む。図１に示すように、積層体１００はさらに、誘電体膜外面１２２および第１の金属層外面１３２を含む。第１の金属層内面１３１が、誘電体膜内面１２１に隣接して配置されるように、誘電体膜１２０はさらに、内面１２１を含み、第１の金属層は、内面１３１を含む。積層体１００は、長方形を有するように示されているが、積層体１００は、本用途の構造体を形成するのに適している任意の所望の形状またはサイズを有してもよい。
【００１９】
一実施形態では、誘電体膜１２０は、半導体パッケージング構造体での使用に適した、特定の熱的、構造的および電気的性質を有するように選ばれた有機誘電体材料を含む。いくつかの実施形態では、誘電体膜１２０は、低い弾性率（高い弾性コンプライアンス）、低いｘ、ｙおよびｚ軸熱膨張係数（ＣＴＥ）、ならびに高いガラス転移温度（Ｔg）または融解温度（Ｔm）を有し、したがって結果として得られる半導体デバイスパッケージの熱的および構造的信頼性を改善する。一実施形態では、誘電体膜１２０は、１５０℃より上の温度で連続使用するのに安定な電気絶縁ポリマーを含む。適切な材料の限定されない例には、ＫＡＰＴＯＮ（Ｅ．Ｉ．ＤｕＰｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏ．の商標）などのポリイミド、ＵＬＴＥＭ（Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ Ｃｏｍｐａｎｙの商標）などのポリエーテルイミド、ポリキノリン、ポリキノキサリン、ポリエーテルケトン、およびビスマレイミド−トリアジン樹脂が含まれる。特定の一実施形態では、誘電体膜１２０は、ＫＡＰＴＯＮなどのポリイミドを含む。
【００２０】
一実施形態では、第１の金属層１３０は、銅を含み、積層体１００は、誘電体膜１２０に第１の金属層１３０を配置することによって提供される。いくつかの実施形態では、第１の金属層１３０は、誘電体膜１２０に直接取り付けられてもよく、すなわち接着剤層が、誘電体膜１２０と第１の金属層１３０との間に存在しなくてもよい。いくつかの他の実施形態では、接着剤層（図示されず）が、誘電体膜１２０と第１の金属層１３０との間に挿入される。いくつかの実施形態では、第１の金属層は、ロールオン式製造方法を使用して誘電体膜に積層されてもよい。
【００２１】
一実施形態では、誘電体膜１２０は、約１ミクロンから約１０００ミクロンの範囲の厚さを有する。別の実施形態では、誘電体膜１２０は、約５ミクロンから約２００ミクロンの範囲の厚さを有する。一実施形態では、第１の金属層は、約１０ミクロンから約２００ミクロンの範囲の厚さを有する。別の実施形態では、第１の金属層は、約２５ミクロンから約１５０ミクロンの範囲の厚さを有する。特定の実施形態では、第１の金属層は、約５０ミクロンから約１２５ミクロンの範囲の厚さを有する。以下で詳細に述べるように、所望の厚さを有する第１の金属層１３０を含む積層体１００を提供することによって、その後の導電層の堆積およびビアの金属化にかかる時間は、それに応じて低減できる。
【００２２】
前述のように、積層体１００は、フレームを含まず、したがって本方法は、誘電体膜１２０にフレームを付けるステップを含まない。いくつかの実施形態では、第１の金属層１３０は、誘電体膜１２０のための構造的支持およびそれから製造される半導体デバイスパッケージに寸法安定性を提供する。さらに、第１の金属層１３０は、パワーオーバーレイ製作プロセスに典型的に使用されるキャリアフレームがない場合に、取扱いの容易さおよび移送の容易さを提供することもある。フレームのない誘電体膜は有利なことに、半導体デバイスを取り付けるための増加した利用可能領域を提供し、したがって多数の半導体デバイスが、本発明の方法を使用して取り付けられてもよい。
【００２３】
図２に示すように、本方法はさらに、所定のパターンに従って積層体１００を通って延在する複数のビア１５０を形成するステップを含む。代表的なビア１５０などの多重ビアは、例えば標準の機械的穴あけプロセス、ウォータジェット穴あけプロセス、化学エッチングプロセス、プラズマエッチング、反応性イオンエッチング、またはレーザ処理によって積層体を通って形成されてもよい。一実施形態では、ビア１５０は、レーザアブレーションによって積層体を通って形成される。ビアパターンは、取り付けるべきデバイスの数、デバイス接触パッドの数、デバイス接触パッドのサイズ、および所望の回路構成の１つまたは複数によって決定される。図２で示すように、複数のビア１５０はさらに、ビア内面１５２を含む。
【００２４】
一実施形態では、ビア１５０は、図２に示すように、垂直側壁を持つ円形状を有する。しかしながら、ビア１５０の形状は、限定されず、ビアは、任意の適切な形状を有してもよい。例えば、ビア１５０は、楕円形状もしくは丸い角を持つ正方形状、または別のより複雑な形状を有してもよい。別の実施形態では、ビア１５０は、テーパ状側壁を有する。ビアのサイズおよび数は、接触パッド２１０および２２０のサイズならびにデバイス２００の電流要件にある程度依存することもある。例えば、図４に示すように、導電層１８０は、例示的な一実施形態では、デバイス２００の所望の電流要件を満たすために、２つのビアを通じて接触パッド２１０および１つのビアを通じて接触パッド２２０と接触する。別の実施形態では、３つ以上のビア１５０が、接触パッド２１０と接触してもよい。代替実施形態では、より大きな開口を有するより少ないビアが、同じ所望の電流要件を満たすために用いられてもよい。例えば、単一の大きなビアが、図４の実施形態で接触パッド２１０と接触している複数のビアを置き換えることもあり得る。一実施形態では、複数のビア１５０は、約２５ミクロンから約１００００ミクロンの範囲の直径を有する。別の実施形態では、複数のビア１５０は、約１００００ミクロンよりも大きい範囲の直径を有する。別の実施形態では、複数のビア１５０は、約２０００ミクロンから約４００００ミクロンの範囲の直径を有する。一実施形態では、第１の金属層１３０は、積層体１００の寸法安定性を改善することができ、ビア１５０のためのより狭い間隔を可能にする。増加したビア１５０密度は有利なことに、抵抗損失および電流集中を低減することができる。ビアを通って形成された単一接触パッドへの多重接続は、単一のワイヤボンディングより優れている可能性がある電気的接続を提供する。
【００２５】
本方法はさらに、誘電体膜１２０とデバイス２００との間に接着剤層１６０を挿入するステップを含む。一実施形態では、本方法は、図３で示すように誘電体外面１２２に接着剤層１６０を配置するステップを含む。接着剤層１６０は、ビア形成の前または後に付着されてもよい。いくつかの実施形態では、保護剥離層（図示されず）が、ビア形成プロセスの間に接着剤層１６０を清浄に保つために接着剤層１６０を覆って付着されてもよい。接着剤層１６０は、任意の適切な方法によって誘電体外面１２２に付着されてもよい。例えば、接着剤層１６０は、スピンコーティング、メニスカスコーティング、スプレイコーティング、真空蒸着、または積層技術によって付着されてもよい。図３で例示する実施形態では、接着剤層１６０は、ビア１５０が形成された後に誘電体膜外面１２２に付着される。代替実施形態では、接着剤層１６０は、ビア１５０が形成される前に誘電体膜外面１２２に付着される。ビア１５０は次いで、上述の機械的穿孔、レーザ処理、プラズマエッチング、反応性イオンエッチング、または化学エッチングなど任意の適切な技術を使用して誘電体膜１２０および接着剤層１６０を共に通って形成される。
【００２６】
別の実施形態では、本方法は、デバイス２００の活性表面２０２に接着剤層１６０を配置するステップを含む。接着剤層１６０は、ビア形成の前または後に付着されてもよい。いくつかの実施形態では、保護剥離層（図示されず）が、ビア形成プロセスの間に接着剤層１６０を清浄に保つために接着剤層１６０を覆って付着されてもよい。接着剤層１６０は、任意の適切な方法によって活性表面２０２に付着されてもよい。例えば、接着剤層１６０は、スピンコーティング、メニスカスコーティング、スプレイコーティング、真空蒸着、または積層技術によって付着されてもよい。
【００２７】
接着剤層１６０は、熱硬化性ポリマーまたは熱可塑性ポリマーの１つまたは複数を含んでもよい。接着剤層１６０のための適切な限定されない例には、アクリル、エポキシ、およびポリエーテルイミドが含まれる。一実施形態では、低温硬化熱硬化性樹脂が、高温処理を最小限にするために接着剤として使用されてもよい。一実施形態では、接着剤層は、約１ミクロンから約１００ミクロンの範囲の厚さを有する。一実施形態では、接着剤層１６０のための適切な材料は、約１０ミクロンから約２５ミクロンの範囲の厚さを有するポリエーテルイミドを含む。
【００２８】
図３で示すように、本方法はさらに、半導体デバイスが取り付け後に１つまたは複数のビア１５０と接触するように、１つまたは複数の半導体デバイス２００を誘電体膜外面１２２に取り付けるステップを含む。特定の実施形態では、半導体デバイス２００は、電力デバイスを代表する。一実施形態では、半導体デバイス２００は、電力スイッチング用途で用いられる電力ＭＯＳＦＥＴ（金属酸化膜電界効果トランジスタ）およびＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などだが限定されない、さまざまな種類の電力半導体デバイスを代表する。別の実施形態では、半導体デバイス２００は、ダイオードである。単一の半導体デバイス２００は、例として提供されるだけである。しかしながら、実際のパワーオーバーレイ製作プロセスでは、複数の半導体デバイスが、誘電体膜外面１２２に取り付けられてもよい。例示的な実施形態では、任意のパッケージングまたは相互接続より前に、これらのデバイス２００は一般に、活性表面２０２および反対面２０４を有する半導体チップの形をしている。活性表面２０２は、パターン形成され、電力半導体デバイス２００の場合には、少なくとも２つの端子、すなわち接触パッド２１０によって表されるソース端子などのデバイス主端子、および接触パッド２２０によって表されるゲート端子などの制御端子を含む金属化Ｉ／Ｏ（入力／出力）パッド２１０および２２０を有する。いくつかの実施形態では、低インピーダンス接続を提供するために、活性表面２０２に大きな主端子２１０があるか、またはすべてが並列に接続される多重主端子２１０（図示されず）があり、加えて同様に並列に接続される１つまたは複数の制御端子２２０（図示されず）がある。一様な反対面２０４は、ドレイン端子などの別のデバイス主端子２３０を含む。
【００２９】
一実施形態では、誘電体外面１２２またはデバイス２００の活性表面２０２に接着剤層１６０を配置した後、デバイス２００の活性表面２０２は、図３で示すように、ビア１５０が接触パッド２１０および２２０と整列するように接着剤層１６０と接触させられる。例示的な一実施形態では、デバイス２００は、ピックアンドプレース機を使用して接着剤層１６０上に位置決めされる。デバイス２００は次いで、誘電体膜１２０に接合される。一実施形態では、接着剤層１６０は、熱可塑性樹脂であり、接合は、十分な流れが熱可塑性樹脂で生じて接合が行われるのを可能にするまで温度を上昇させることによって行われる。別の実施形態では、接着剤層１６０は、熱硬化性樹脂であり、接合は、架橋が生じるまで接着剤層の温度を上昇させることによって行われる。一実施形態では、デバイス２００は、熱硬化サイクルならびに、必要なら、取り込まれた空気の除去および接着剤１６０からのガス放出を容易にするために真空を使用して誘電体膜１２０に接合される。代替硬化オプションには、例えばマイクロ波硬化および紫外光硬化が含まれる。
【００３０】
一実施形態では、本方法はさらに、図４で示すように、第１の金属層外面１３２に導電層１８０を配置するステップを含む。本方法はさらに、複数のビア１５０の内面１５２に導電層１８０を配置するステップを含む。図４に示すように、導電層１８０および第１の金属層１３０は、誘電体膜外面１２２に相互接続層１９０を形成する。相互接続層１９０はさらに、図４で示すように、ビアを通って延在し、ビア１５０内で導電層１８０から成る。
【００３１】
導電層１８０は、半導体デバイス相互接続での使用に適している任意の導電材料を含んでもよい。一実施形態では、導電層１８０は、耐熱金属、貴金属、またはそれらの組合せを含む。適切な金属および金属合金の限定されない例には、タングステン、モリブデン、チタン／タングステン、金、白金、パラジウム、金／インジウム、および金／ゲルマニウムが含まれる。別の実施形態では、銅、アルミニウム、または銅もしくはアルミニウムの合金が、導電層１８０として用いられてもよい。導電層１８０に用いられる材料は、半導体デバイス２００が動作すると予想される温度に耐えるように選ばれてもよい。一実施形態では、導電層１８０は、第１の金属層１３０と同じ材料を含む。特定の実施形態では、導電層１８０は、銅を含む。
【００３２】
一実施形態では、導電層１８０は、スパッタリング、化学気相堆積、電気めっき、無電解めっき、または任意の他の適切な方法によって第１の金属層外面１３２およびビアの内面１５２に配置されてもよい。特定の実施形態では、導電層１８０は、電気めっきによって配置される。いくつかの実施形態では、本方法はさらに、導電層を配置する前に例えばシード層（図示されず）などの１つまたは複数の追加の層を配置するステップを含んでもよい。一実施形態では、シード層は、Ｔｉ、ＣｒもしくはＮｉなどの障壁金属を含み、または代替実施形態では、シード層は、Ｃｕなどの非障壁金属を含む。典型的には、シード層は、導電層１８０と誘電体膜１２０との間で良好な接着性を得ることが望ましい。いくつかの実施形態では、第１の金属層１３０が、導電層１８０の堆積のための所要の表面特性を提供し、また導電層１８０と誘電体膜１２０との間の改善された接着性も提供するので、本発明の方法は、別個のシード層を堆積させる必要性を除去する。
【００３３】
導電層１８０の厚さは、相互接続層を通過することになる電流量、パターン形成済み相互接続層１９２でのパターン形成済み領域の幅、および誘電体膜にすでに存在する第１の金属層１３０の厚さにある程度依存することもある。一実施形態では、導電層１８０は、約１０ミクロンから約１００ミクロンの範囲の厚さを有する。特定の実施形態では、導電層は、約２５ミクロンから約５０ミクロンの範囲の厚さを有する。前述のように、導電層１８０の厚さが小さいほど、導電層１８０の堆積、例えばめっきに必要とされる時間が少なくなり、したがってコストが低減されることを意味する。一実施形態では、導電層１８０は、結果として得られる相互接続層１９０の厚さが、比較的低い抵抗損失で半導体デバイスが動作するのに典型的な比較的高い電流を運ぶ能力があるような厚さに堆積される。前述のように、本発明の方法は有利なことに、誘電体膜への厚い相互接続層の形成を可能にし、同時に製造時間および関連コストを低減する。例えば、１２５ミクロン厚の相互接続層を堆積させるための典型的な電気めっきプロセスは、５〜６時間の電気めっき時間を必要とすることもある。本発明の例示的な実施形態では、２５ミクロン厚の導電層が、１００ミクロンの厚さを有する第１の金属層に堆積されてもよく、それは有利なことに、製造時間を５分の１に低減することができる。
【００３４】
本方法はさらに、所定の回路構成に従って相互接続層１９０をパターン形成して、パターン形成済み相互接続層１９２を形成するステップを含み、パターン形成済み相互接続層１９２の一部分は、図５に示すように、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。図５は、相互接続層１９０がパターン形成された後に誘電体膜１２０に取り付けられたデバイス２００の横断面図を例示する。相互接続層１９０は、相互接続層１９０の一部分を選択的に除去することによってパターン形成されて、パッケージング構造相互接続から成るパターン形成済み相互接続層１９２を形成する。図５で示すように、パターン形成済み相互接続層１９２は、上部相互接続領域１９４およびビア相互接続領域１９６を含む。上部相互接続領域１９４は、導電層１８０および第１の金属層１３０のパターン形成済み部分を含み、誘電体膜外面１２２に隣接して形成される。パターン形成済み相互接続層１９２はさらに、複数のビア１５０に形成されたビア相互接続領域１９６を含む。ビア相互接続領域１９６の第１の部分は、ビア１５０の側壁に隣接して配置され、第２の部分は、半導体デバイス２００の１つまたは複数の接触パッド２１０／２２０に隣接して配置される。ビア相互接続領域１９６は、導電層１８０から成る。
【００３５】
図５に示すように、上部相互接続領域１９４は、ビア相互接続領域１９６の厚さよりも大きい厚さを有する。一実施形態では、ビア相互接続領域１９６は、約１０ミクロンから約７５ミクロンの範囲の厚さを有する。一実施形態では、ビア相互接続領域１９６は、約２５ミクロンから約５０ミクロンの範囲の厚さを有する。一実施形態では、上部相互接続領域１９４は、約５０ミクロンから約２００ミクロンの範囲の厚さを有する。別の実施形態では、上部相互接続領域１９４は、約７５ミクロンから約１５０ミクロンの範囲の厚さを有する。
【００３６】
上部相互接続領域１９４およびビア相互接続領域１９６は、低抵抗および低インダクタンスの相互接続を提供することができる。一実施形態では、上部相互接続領域１９４および接触パッド２１０と電気接触するビア相互接続領域１９６を含む相互接続領域は、パッケージ主端子接点としての役割を果たすことができ、デバイス２００のために十分な電流を運ぶ能力を有することができる。同様に、上部相互接続領域１９４および接触パッド２２０と電気接触するビア相互接続領域１９６を含む相互接続領域は、パッケージゲート端子接点としての役割を果たすことができる。
【００３７】
一実施形態では、相互接続層１９０は、減法的エッチング法、半加法的処理技術、または例えば適応リソグラフィなどのリソグラフィによってパターン形成される。例えば、一実施形態では、フォトマスク材料が、相互接続層１９０の表面を覆って付着されてもよく、その後にフォトマスク材料を所望の相互接続パターンに現像し、次いで標準的な湿式エッチング槽を使用して相互接続層１９０の露出部分をエッチングすることが続く。代替実施形態では、薄い金属シード層が、金属層１３０に形成されてもよい。フォトマスク材料は、薄い金属シード層の表面を覆って付着され、その後に薄い金属シード層の所望の相互接続パターンが形成されるべきところが露出するようにフォトマスク材料を現像することが続く。次いで電気めっきプロセスを使用し、露出したシード層に追加の金属を選択的に堆積させてより厚い層を形成し、その後に残りのフォトマスク材料を除去し、露出した薄い金属シード層をエッチングすることが続く。
【００３８】
一実施形態では、図５で示すように、半導体デバイスパッケージ３００が、提供される。半導体デバイスパッケージ３００は、誘電体膜１２０に配置された第１の金属層１３０を含む積層体１００を含む。半導体デバイスパッケージ３００は、所定のパターンに従って積層体１００を通って延在する複数のビア１５０を含む。１つまたは複数の半導体デバイス２００は、半導体デバイス２００が１つまたは複数のビア１５０と接触するように誘電体膜１２０に取り付けられる。パターン形成済み相互接続層１９２は、誘電体膜１２０に配置され、前記パターン形成済み相互接続層１９２は、第１の金属層１３０および導電層１８０の１つまたは複数のパターン形成済み領域を含み、パターン形成済み相互接続層１９２の一部分は、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。パターン形成済み相互接続層１９２はさらに、上部相互接続領域１９４およびビア相互接続領域１９６を含み、パッケージ相互接続領域１９４は、ビア相互接続領域１９６の厚さよりも大きい厚さを有する。
【００３９】
本明細書で上述の実施形態では、積層体は、誘電体膜の一面だけに配置された金属層を含む。別の実施形態では、本方法は、図６で示すように、第１の金属層１３０と第２の金属層１１０との間に挿入した誘電体膜１２０を含む積層体１００を用意するステップを含む。積層体１００はさらに、第１の金属層外面１３２および第２の金属層外面１１２を含む。第１の金属層はさらに、誘電体膜内面１２１に隣接して配置された第１の金属層内面１３１を含む。第２の金属層１１０はさらに、誘電体膜外面１２２に隣接して配置された第２の金属層内面１１１を含む。一実施形態では、第２の金属層１１０は、銅を含む。
【００４０】
前述のように、積層体は、フレームを含まず、したがって本方法は、誘電体膜にフレームを付けるステップを含まない。いくつかの実施形態では、第１の金属層１３０および第２の金属層１１０は一緒に、誘電体膜１２０のための構造的支持およびそれから製造される半導体デバイスパッケージに寸法安定性を提供する。さらに、第１の金属層１３０および第２の金属層１１０は、パワーオーバーレイ製作プロセスに典型的に使用されるキャリアフレームがない場合に、取扱いの容易さおよび移送の容易さを提供することもある。
【００４１】
一実施形態では、本方法はさらに、図７で示すように、所定のパターンに従って第２の金属層１１０をパターン形成して、パターン形成済みの第２の金属層１４０を形成するステップを含む。いくつかの実施形態では、第２の金属層１１０は、減法的エッチング法または例えば適応リソグラフィなどのリソグラフィによってパターン形成される。一実施形態では、第２の金属層１１０は、パターン形成されて、誘電体膜１２０に例えばパターン形成済みの第２の金属層領域１４１、１４３、および１４５などの複数のパターン形成済みの第２の金属層領域を形成する。一実施形態では、第２の金属層１１０は、パターン形成されて、１つまたは複数のフィードスルー構造体１４５を形成する。いくつかの実施形態では、１つまたは複数のフィードスルー構造体１４５は、デバイス２００の反対面２０４に配置されたドレイン端子接点２３０との電気接触を可能にでき、したがってすべての電気的接続を半導体デバイスパッケージの上部にもたらす。典型的なパワーオーバーレイ製作プロセスでは、フィードスルー構造体は、別々に製造され、その後に誘電体膜１２０に取り付けられ、それは、製造ステップの数およびまた関連コストを増加させることもある。さらに、別々に取り付けられたフィードスルー構造体は、フィードスルー構造体と誘電体膜との間の界面で接着性を低下させ、欠陥の可能性を増加させることもある。いくつかの実施形態では、本発明の方法は有利なことに、第２の金属層１１０を使用してフィードスルー構造体を製作するための統合プロセスを提供し、それは、製造ステップの数の低減をもたらすこともあり、経済的に有利なこともある。
【００４２】
パターン形成済み領域１４１、１４３、および１４５のサイズおよび厚さは、デバイス厚、所望のフィードスルー構造体の厚さ、およびビアパターンにある程度依存することもある。一実施形態では、第２の金属層１１０はさらに、パターン形成されて、誘電体膜１２０に取り付けるべきデバイスの厚さによって決定される厚さを有する１つまたは複数のパターン形成済み領域１４１および１４３を形成する。そのような場合には、パターン形成済みの第２の金属層領域１４１および１４３の厚さは、例えば取り付けられたデバイス２００がフィードスルー構造体１４５と実質的に同一平面となるように選択的に調節されてもよく、それにより、その後の平面基板の取り付けが容易になり得る。
【００４３】
本方法はさらに、所定のパターンに従って積層体を通って延在する複数のビア１５０を形成するステップを含む。図８で示すように、そのように形成された複数のビア１５０は、第１の金属層１３０、誘電体膜１２０、およびパターン形成済みの第２の金属層１４０の一部分を通って延在する。図８に示すように、複数のビア１５１、１５３、および１５５は、第２の金属層のパターン形成済み領域１４１および１４３を通って延在し、フィードスルー構造体１４５を通らない。複数のビア１５０は、前述のような任意の適切な方法によって形成されてもよい。いくつかの実施形態では、複数のビアは、パターン形成済みの第２の金属層１４０の一部分だけが除去されてビアを形成するように、積層体を通って選択的に形成されてもよい。例えば、図８で示すように、例示的ビア１５５は、ビア１５５が１つまたは複数のフィードスルー構造体１４５と整列し、フィードスルー構造体１４５を通って延在しないように積層体１００を通って形成される。いくつかの実施形態では、複数のビアは、第２の金属層１１０のパターン形成の後に形成される。代替実施形態では、複数のビアは、第２の金属層１１０のパターン形成より前に形成される。
【００４４】
いくつかの他の実施形態では、第２の金属層１１０は、例えばビア１５１および１５３の所定のパターンに基づいて、パターン形成済みの第２の金属層領域、例えばパターン形成済み領域１４１および１４３の一部分を選択的に除去するためにビア１５０の形成の前に選択的にパターン形成される。図９に示すように、第２の金属層１１０は、パターン形成済みの第２の金属層１４０を形成するためにパターン形成され、パターン形成済み金属層１４０はさらに、パターン形成済み領域の一部分がビアパターンに基づいて除去されるようなパターン形成済み領域１４１および１４３を含む。いくつかの実施形態では、第１の金属層１３０はさらに、図９で示すように、例えばビア１５１および１５３の所定のパターンに基づいて、第１の金属層１３０の一部分を選択的に除去するためにビア１５０の形成の前に選択的にパターン形成される。そのような実施形態では、ビア１５０の形成は、図８で示すように、積層体を通って延在するビア１５０を形成するために誘電体膜１２０の選択された部分の除去を含むだけである。
【００４５】
一実施形態では、第２の金属層のパターン形成済み領域１４５の１つまたは複数は、ビア１５０および相互接続層１９２と接触していない。そのような実施形態では、ビア形成の間に、ビア１５５は、例えば存在しなくてもよく、第２の金属層のパターン形成済み領域１４５は、誘電体膜への機械的支持を提供してもよく、キャリアフレームがない場合はフレームとして機能してもよい。
【００４６】
本方法はさらに、１つまたは複数の半導体デバイス２００をパターン形成済みの第２の金属層１４０の一部分の第２の金属層外面１４２に取り付けるステップを含む。図１０に示すように、デバイス２００は、パターン形成済みの第２の金属層領域１４１および１４３の第２の金属層外面１４２に取り付けられる。いくつかの実施形態では、本方法はさらに、デバイスを取り付ける前にデバイス２００と第２の金属層外面１４２との間に接着剤層１６０を挿入するステップを含んでもよい。接着剤層１６０は、前述のような方法によって配置されてもよい。一実施形態では、接着剤層１６０を配置した後、デバイス２００の活性主表面２０２は、図１０で示すように、ビア１５１および１５３が接触パッド２１０および２２０と整列するように接着剤層１６０と接触させられる。上述のように、パターン形成済みの第２の金属層領域１４１および１４３は、デバイス２００の反対面２０４がフィードスルー構造体１４５の外面と整列して実質的に平面を形成するようなデバイス配置を可能にする。
【００４７】
一実施形態では、本方法はさらに、図１１で示すように、第１の金属層外面１３２に導電層１８０を配置するステップを含む。本方法はさらに、複数のビア１５０の内面１５２に導電層１８０を配置するステップを含む。図１１に示すように、導電層１８０および第１の金属層１３０は、誘電体膜１２０に相互接続層１９０を形成する。相互接続層１９０はさらに、図１１で示すように、ビアを通って延在し、相互接続層１９０は、ビア１５０内で導電層１８０から成る。
【００４８】
本方法はさらに、所定の回路構成に従って相互接続層１９０をパターン形成して、パターン形成済み相互接続層１９２を形成するステップを含み、パターン形成済み相互接続層１９２の一部分は、図１２に示すように、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。図１２は、相互接続層１９０をパターン形成した後に誘電体膜１２０に取り付けられたデバイス２００の横断面図を例示する。相互接続層１９０は、相互接続層１９０の一部分を選択的に除去することによってパターン形成されて、パッケージング構造相互接続から成るパターン形成済み相互接続層１９２を形成する。図１２で示すように、パターン形成済み相互接続層１９２は、上部相互接続領域１９４およびビア相互接続領域１９６を含む。上部相互接続領域１９４は、導電層１８０および第１の金属層１３０のパターン形成済み部分を含み、誘電体膜に隣接して形成される。パターン形成済み相互接続層１９２はさらに、複数のビア１５０に形成されたビア相互接続領域１９６を含む。ビア相互接続領域１９６の第１の部分は、ビア１５０の側壁に隣接して配置され、第２の部分は、半導体デバイス２００の１つまたは複数の接触パッド２１０／２２０に隣接して配置される。ビア相互接続領域１９６は、導電層１８０から成る。さらに、一実施形態では、パターン形成済み相互接続層１９２の一部分は、図１２に示すように、１つまたは複数のビア１５０を通って延在し、１つまたは複数のフィードスルー構造体１４５との電気接点を形成する。
【００４９】
一実施形態では、本方法はさらに、１つまたは複数のデバイスを取り付ける前に第２の金属層１１０をパターン形成して、複数のパターン形成済み領域を形成するステップを含み、少なくとも２つのパターン形成済み領域は、互いに異なる厚さを有する。そのような実施形態では、異なる厚さのパターン形成済み領域は有利なことに、半導体デバイスの反対面がすべて整列し、基板の取り付けのために実質的に平面を提供するように、異なる厚さを有する半導体デバイスを収容することができる。一実施形態では、本方法はさらに、複数の半導体デバイスをパターン形成済みの第２の金属層に取り付けるステップを含み、少なくとも２つの半導体デバイスは、互いに異なる厚さを有する。図１３に示すように、異なる厚さを有する半導体デバイス２００および４００は有利なことに、半導体デバイスの反対面が互いにおよびフィードスルー構造体の外面と整列するように誘電体膜に取り付けられる。図１３では、１つの接触パッドだけが、ビア１５０と整列して示されるが、しかしながら、半導体デバイス２００および４００は、本明細書で上述のように、ビア１５０と整列する複数の接触パッドを含んでもよい。
【００５０】
一実施形態では、図１２に示すように、半導体デバイスパッケージ３００が、提供される。半導体デバイスパッケージ３００は、誘電体膜１２０に配置された第１の金属層１３０を含む積層体１００を含む。半導体デバイスパッケージ３００はさらに、第１の金属層１３０とは反対側で誘電体膜１２０に配置されたパターン形成済みの第２の金属層１４０を含む。パターン形成済みの第２の金属層１４０は、例えば１４１および１４３などのパターン形成済みの第２の金属層領域ならびに１つまたは複数のフィードスルー構造体１４５を含む。半導体デバイスパッケージ３００は、所定のパターンに従って積層体１００を通って延在する複数のビア１５０を含む。１つまたは複数の半導体デバイス２００は、半導体デバイス２００が１つまたは複数のビア１５０と接触するように、パターン形成済みの第２の金属層１４０の一部分の第２の金属層外面１４２に取り付けられる。パターン形成済み相互接続層１９２は、誘電体膜１２０に配置され、前記パターン形成済み相互接続層１９２は、第１の金属層１３０および導電層１８０を含み、パターン形成済み相互接続層１９２の一部分は、１つまたは複数のビア１５０を通って延在し、半導体デバイス２００との電気接点を形成する。パターン形成済み相互接続層１９２は、上部相互接続領域１９４およびビア相互接続領域１９６を含み、パッケージ相互接続領域１９４は、ビア相互接続領域１９６の厚さよりも大きい厚さを有する。さらに、パターン形成済み相互接続層１９２の一部分は、１つまたは複数のビア１５０を通って延在し、１つまたは複数のフィードスルー構造体１４５との電気接点を形成する。
【００５１】
一実施形態では、半導体デバイスパッケージ３００はさらに、半導体デバイス基板（図示されず）に取り付けられてもよい。半導体デバイス基板は、半導体デバイス２００が電気的に結合されてもよい１つまたは複数の導電性基板接点を有する絶縁基板を含んでもよい。例えば、半導体デバイス２００は、基板接点にはんだ付けされてもよい。半導体デバイス基板はまた、裏面導電層を含んでもよく、それは、例えばヒートシンクへの半導体デバイス２００の取り付けを容易にすることもある。
【００５２】
いくつかの実施形態では、結果として得られる半導体デバイスパッケージ３００は、高い通電能力、および熱を半導体デバイスの活性表面２０２から追い出すための低インピーダンス熱経路を提供する。いくつかの実施形態では、ヒートシンク構造体、電気相互接続構造体、または両方が、パッケージ上部、底部、または両方に取り付けられてもよい。
【００５３】
添付の特許請求の範囲は、本発明が考え出されたのと同じ程度に広く本発明を特許請求することを意図し、本明細書で提示された例は、多種多様なすべての可能な実施形態から選択された実施形態の例示的なものである。したがって、添付の特許請求の範囲は、本発明の特徴を例示するために利用された例の選択によって限定されるべきでないことが出願人の意図である。特許請求の範囲で使用するように、単語「含む」およびそれの文法的変異形は論理的にまた、例えば「から基本的に成る」および「から成る」などだがそれらに限定されない、さまざまな異なる広さの語句も包含する。必要ならば、範囲が、提供され、それらの範囲は、それらの間のすべての下位の範囲を含んでいる。これらの範囲での変形形態は、当業者には思い浮かぶことになり、まだ一般に公開されていない場合には、それらの変形形態は、可能ならば、添付の特許請求の範囲に含まれると解釈すべきであることが予想されるはずである。科学および技術の進歩が、言葉の不正確さのために今は企図されていない均等物および代用物を可能にすることになり、これらの変形形態もまた、可能ならば、添付の特許請求の範囲に含まれると解釈すべきであることもまた予期される。
【符号の説明】
【００５４】
１００ 積層体
１１０ 第２の金属層
１１１ 第２の金属層内面
１１２ 第２の金属層外面
１２０ 誘電体膜
１２１ 誘電体膜内面
１２２ 誘電体膜外面
１３０ 第１の金属層
１３１ 第１の金属層内面
１３２ 第１の金属層外面
１４０ パターン形成済みの第２の金属層
１４１ パターン形成済みの第２の金属層領域
１４２ 第２の金属層外面
１４３ パターン形成済みの第２の金属層領域
１４５ パターン形成済みの第２の金属層領域
１５０ ビア
１５１ ビア
１５２ ビア内面
１５３ ビア
１５５ ビア
１６０ 接着剤
１８０ 導電層
１９０ 相互接続層
１９２ パターン形成済み相互接続層
１９４ 上部相互接続領域
１９６ ビア相互接続領域
２００ デバイス
２０２ デバイスの活性表面
２０４ デバイスの反対面
２１０ 接触パッド
２２０ 接触パッド
２３０ ドレイン端子
３００ 半導体デバイスパッケージ
【特許請求の範囲】
【請求項１】
半導体デバイスパッケージを製作する方法であって、
第１の金属層に配置された誘電体膜を含む積層体を用意するステップであり、前記積層体が誘電体膜外面および第１の金属層外面を有する、ステップと、
所定のパターンに従って前記積層体を通って延在する複数のビアを形成するステップと、
半導体デバイスが取り付け後に１つまたは複数のビアと接触するように１つまたは複数の半導体デバイスを前記誘電体膜外面に取り付けるステップと、
前記第１の金属層外面および前記複数のビアの内面に導電層を配置して、前記第１の金属層および前記導電層を含む相互接続層を形成するステップと、
所定の回路構成に従って前記相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであり、前記パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成する、ステップとを含む方法。
【請求項２】
前記パターン形成済み相互接続層が上部相互接続領域およびビア相互接続領域を含み、前記上部相互接続領域が前記ビア相互接続領域の厚さよりも大きい厚さを有する、請求項１記載の方法。
【請求項３】
前記ビア相互接続領域が、約５ミクロンから約１２５ミクロンの範囲の厚さを有する、請求項２記載の方法。
【請求項４】
前記上部相互接続領域が、約２５ミクロンから約２００ミクロンの範囲の厚さを有する、請求項２記載の方法。
【請求項５】
前記積層体が、フレームなしのものである、請求項１記載の方法。
【請求項６】
半導体デバイスパッケージを製作する方法であって、
第１の金属層と第２の金属層との間に挿入された誘電体膜を含む積層体を用意するステップであり、前記積層体が第１の金属層外面および第２の金属層外面を有する、ステップと、
所定のパターンに従って前記第２の金属層をパターン形成して、パターン形成済みの第２の金属層を形成するステップと、
所定のパターンに従って前記積層体を通って延在する複数のビアを形成するステップと、
１つまたは複数の半導体デバイスを前記パターン形成済みの第２の金属層の一部分の前記第２の金属層外面に取り付けるステップと、
前記第１の金属層外面および１つまたは複数のビアの内面に導電層を配置して、前記第１の金属層および前記導電層を含む相互接続層を形成するステップと、
所定の回路構成に従って前記相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであり、前記パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成する、ステップとを含む方法。
【請求項７】
前記パターン形成済みの第２の金属層が、１つまたは複数のビアと整列する１つまたは複数のフィードスルー構造体をさらに含み、前記パターン形成済み相互接続層の一部分が、前記１つまたは複数のビアを通って延在し、前記１つまたは複数のフィードスルー構造体との電気接点を形成する、請求項６記載の方法。
【請求項８】
前記複数のビアを形成する前に前記所定のビアパターンに従って前記第１の金属層をパターン形成するステップをさらに含む、請求項６記載の方法。
【請求項９】
前記パターン形成済みの第２の金属層が複数のパターン形成済み領域をさらに含み、少なくとも２つのパターン形成済み領域が互いに異なる厚さを有する、請求項６記載の方法。
【請求項１０】
複数の半導体デバイスを前記パターン形成済みの第２の金属層に取り付けるステップをさらに含み、少なくとも２つの半導体デバイスが互いに異なる厚さを有する、請求項６記載の方法。
【請求項１１】
誘電体膜に配置された第１の金属層を含む積層体と、
所定のパターンに従って前記積層体を通って延在する複数のビアと、
半導体デバイスが１つまたは複数のビアと接触するように前記誘電体膜に取り付けられた１つまたは複数の半導体デバイスと、
前記誘電体膜に配置され、前記第１の金属層および導電層の１つまたは複数のパターン形成済み領域を含むパターン形成済み相互接続層であって、一部分が１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成するパターン形成済み相互接続層とを備え、
前記パターン形成済み相互接続層が、上部相互接続領域およびビア相互接続領域を含み、前記上部相互接続領域が、前記ビア相互接続領域の厚さよりも大きい厚さを有する、半導体デバイスパッケージ。
【請求項１】
半導体デバイスパッケージを製作する方法であって、
第１の金属層に配置された誘電体膜を含む積層体を用意するステップであり、前記積層体が誘電体膜外面および第１の金属層外面を有する、ステップと、
所定のパターンに従って前記積層体を通って延在する複数のビアを形成するステップと、
半導体デバイスが取り付け後に１つまたは複数のビアと接触するように１つまたは複数の半導体デバイスを前記誘電体膜外面に取り付けるステップと、
前記第１の金属層外面および前記複数のビアの内面に導電層を配置して、前記第１の金属層および前記導電層を含む相互接続層を形成するステップと、
所定の回路構成に従って前記相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであり、前記パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成する、ステップとを含む方法。
【請求項２】
前記パターン形成済み相互接続層が上部相互接続領域およびビア相互接続領域を含み、前記上部相互接続領域が前記ビア相互接続領域の厚さよりも大きい厚さを有する、請求項１記載の方法。
【請求項３】
前記ビア相互接続領域が、約５ミクロンから約１２５ミクロンの範囲の厚さを有する、請求項２記載の方法。
【請求項４】
前記上部相互接続領域が、約２５ミクロンから約２００ミクロンの範囲の厚さを有する、請求項２記載の方法。
【請求項５】
前記積層体が、フレームなしのものである、請求項１記載の方法。
【請求項６】
半導体デバイスパッケージを製作する方法であって、
第１の金属層と第２の金属層との間に挿入された誘電体膜を含む積層体を用意するステップであり、前記積層体が第１の金属層外面および第２の金属層外面を有する、ステップと、
所定のパターンに従って前記第２の金属層をパターン形成して、パターン形成済みの第２の金属層を形成するステップと、
所定のパターンに従って前記積層体を通って延在する複数のビアを形成するステップと、
１つまたは複数の半導体デバイスを前記パターン形成済みの第２の金属層の一部分の前記第２の金属層外面に取り付けるステップと、
前記第１の金属層外面および１つまたは複数のビアの内面に導電層を配置して、前記第１の金属層および前記導電層を含む相互接続層を形成するステップと、
所定の回路構成に従って前記相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであり、前記パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成する、ステップとを含む方法。
【請求項７】
前記パターン形成済みの第２の金属層が、１つまたは複数のビアと整列する１つまたは複数のフィードスルー構造体をさらに含み、前記パターン形成済み相互接続層の一部分が、前記１つまたは複数のビアを通って延在し、前記１つまたは複数のフィードスルー構造体との電気接点を形成する、請求項６記載の方法。
【請求項８】
前記複数のビアを形成する前に前記所定のビアパターンに従って前記第１の金属層をパターン形成するステップをさらに含む、請求項６記載の方法。
【請求項９】
前記パターン形成済みの第２の金属層が複数のパターン形成済み領域をさらに含み、少なくとも２つのパターン形成済み領域が互いに異なる厚さを有する、請求項６記載の方法。
【請求項１０】
複数の半導体デバイスを前記パターン形成済みの第２の金属層に取り付けるステップをさらに含み、少なくとも２つの半導体デバイスが互いに異なる厚さを有する、請求項６記載の方法。
【請求項１１】
誘電体膜に配置された第１の金属層を含む積層体と、
所定のパターンに従って前記積層体を通って延在する複数のビアと、
半導体デバイスが１つまたは複数のビアと接触するように前記誘電体膜に取り付けられた１つまたは複数の半導体デバイスと、
前記誘電体膜に配置され、前記第１の金属層および導電層の１つまたは複数のパターン形成済み領域を含むパターン形成済み相互接続層であって、一部分が１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成するパターン形成済み相互接続層とを備え、
前記パターン形成済み相互接続層が、上部相互接続領域およびビア相互接続領域を含み、前記上部相互接続領域が、前記ビア相互接続領域の厚さよりも大きい厚さを有する、半導体デバイスパッケージ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１３４５００（Ｐ２０１２−１３４５００Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２７７８１２（Ｐ２０１１−２７７８１２）
【出願日】平成２３年１２月２０日（２０１１．１２．２０）
【出願人】（３９００４１５４２）ゼネラル・エレクトリック・カンパニイ (6,332)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１１−２７７８１２（Ｐ２０１１−２７７８１２）
【出願日】平成２３年１２月２０日（２０１１．１２．２０）
【出願人】（３９００４１５４２）ゼネラル・エレクトリック・カンパニイ (6,332)
【Ｆターム（参考）】
[ Back to top ]