半導体光検出素子及びその製造方法
【課題】 半導体光検出素子の表裏を貫通する電極用孔を形成することなく、表裏を電気的に接続し、高密度に配置可能な半導体光検出素子及びその製造方法を提供する。
【解決手段】 一方の面に正及び負の電極6,7を備え、他方の面を光入射面とする半導体光検出素子1であって、一方の面の正負の電極のいずれかと電気的に接続し、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層81と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも1つの他の側面において、一方の面に向かって中途まで形成された1つの他の導電層82とを有し、1つの側面と1つの他の側面との間の隅部において、1つの導電層81と1つの他の導電層82とが直接接続していることを特徴とする。
【解決手段】 一方の面に正及び負の電極6,7を備え、他方の面を光入射面とする半導体光検出素子1であって、一方の面の正負の電極のいずれかと電気的に接続し、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層81と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも1つの他の側面において、一方の面に向かって中途まで形成された1つの他の導電層82とを有し、1つの側面と1つの他の側面との間の隅部において、1つの導電層81と1つの他の導電層82とが直接接続していることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体光検出素子及びその製造方法に関するものである。
【背景技術】
【0002】
光線類を検出するために半導体光検出素子(フォトダイオード(PD)、又は複数PDを1チップ単位とするフォトダイオードアレイ(PDアレイ))を用いた装置においては、半導体光検出素子を2次元的に配置し、基板配線にワイヤボンディングによって接続することが一般的である。しかし、ワイヤボンディングによると、そのためのデッドスペースを生じ、半導体光検出素子間の不感領域が大きいものとなる。
また、宇宙線、α線、β線、γ線等の高エネルギー線の検出においては、エネルギー線が半導体光検出素子を透過する場合があることから、半導体光検出素子を厚み方向にも複数積層することがある。このような積層の場合にも、ワイヤボンディングを用いると、デッドスペースのために高密度に積層することが困難であるとともに、作業にも手間がかかる。
【0003】
そのため、特許文献1の発明においては、半導体光検出素子であるフォトダイオードアレイに表裏を貫通する孔をエッチングによって形成し、その中に金属を充填して、光入射面側の半導体層と、反対面の突起電極(バンプ電極)とを電気的に接続している。これによると、ワイヤボンディングを用いることなく、配線を備える基板上にフォトダイオードアレイの突起電極が接続するように配置するだけで、光入射面側を所定の基板電極に接続することができる。それによって、半導体光検出素子の高密度な配置が可能である。
【特許文献1】特開2004−57507号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献1の発明においては、半導体光検出素子の表裏を貫通する孔をエッチングによって形成し、さらにその孔内に金属を充填することから、多くの処理工程と処理時間を必要とする。さらに、半導体検出素子の半導体層内部に金属を充填した孔を形成することから、その分がデッドスペースとなってしまう。貫通孔を細くすれば、スペースは少なくて済み、半導体層の特性への悪影響も小さくなるが、金属の充填が十分にされないことから、電気的な接続がうまくなされない。また、光入射面側の半導体層への逆バイアス印加をできるだけ均一なものとしようとすれば、貫通電極を複数形成することが考えられるが、その場合、さらに上記の貫通孔形成上の問題点が大きくなる。
【0005】
本発明は、上記の問題点を解決するためになされたもので、半導体光検出素子の表裏を貫通する電極用孔を形成することなく、表裏を電気的に接続し、高密度に配置可能な半導体光検出素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明に係る半導体光検出素子は、一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、素子の側面、又は側面同士の間の隅部に導電層が形成され、導電層は、一方の面の前記正負の電極のいずれかと電気的に接続し、さらに他方の面側の半導体層と電気的に接続していることを特徴とする。
本発明によれば、半導体光検出素子は一方の面に正及び負の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。また、光入射面となる他方の面側の半導体層と一方の面の電極とは、素子の内部の貫通孔中の金属によって接続されることなく、素子の側面又は側面同士の間の隅部に形成された導電層によって接続されていることから、素子内部の有効スペースを減少させることがない。
さらに、素子の内部に貫通孔を形成して金属を充填するような処理を行なわずに、容易に素子の表裏を側面において接続する電気回路の形成が容易で、かつ十分に安定した電気的接続とすることができる。
【0007】
また、本発明に係る半導体光検出素子は、一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、一方の面の正負の電極のいずれかと電気的に接続し、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも1つの他の側面において、一方の面に向かって中途まで形成された1つの他の導電層とを有し、1つの側面と1つの他の側面との間の隅部において、1つの導電層と1つの他の導電層とが直接接続していることを特徴とする。
本発明によれば、半導体光検出素子は一方の面に正及び負の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。また、光入射面となる他方の面側の半導体層と一方の面の電極とは、素子の内部の貫通孔中の金属によって接続されることなく、素子の側面と隅部に形成された導電層によって接続されていることから、素子内部の有効スペースを減少させることや内部の半導体層に悪影響を与えることもない。
さらに、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも1つの他の側面において、一方の面に向かって中途まで形成された1つの他の導電層とを有し、1つの側面と1つの他の側面との間の隅部において、1つの導電層と1つの他の導電層とが直接接続している構成であることから、素子の表裏を側面において接続する電気回路の形成が容易で、かつ十分に安定した電気的接続とすることができる。
【0008】
また、導電層を金属メッキ層とする場合は、簡易な金属メッキ手段によって、前記導電層を形成したものとできる。
【0009】
また、導電層を、矩形の素子の4つの側面に形成され、4つの隅部において直接接続しているものとする場合は、素子の他方の面側の半導体層との電気的接続を素子周囲で均等にでき、均一なバイアス印加が可能となる。
【0010】
本発明に係る半導体光検出素子の製造方法は、内部に少なくとも不純物半導体層をチップ単位で形成した半導体ウェハを、一定方向のダイシング予定ラインに沿って、一方の面からダイシングブレードによって一定方向の溝を形成するとともに、一定方向と交差する他方向のダイシング予定ラインに沿って、他方の面からダイシングブレードによって他方向の溝を形成し、一定方向の溝と他方向の溝の深さの和を半導体ウェハの厚さよりも大きくすることで、両溝の交点において、半導体ウェハの表裏を貫通させる工程と、一定方向の溝と他方向の溝の内面に導電層を形成し、チップ単位ごとに一方の面側と他方の面側の電気的接続をする工程と、半導体ウェハをダイシング予定ラインに沿った溝によって、チップ単位に分割する工程とを含むことを特徴とする。
本発明によれば、半導体ウェハの一方の面からハーフカットによって形成したダイシング溝と他方の面からハーフカットによって形成したダイシング溝の交点において、半導体ウェハの表裏が貫通することになる。そこで、それらの溝内面に導電層を形成すると、半導体光検出素子のチップ単位に分割することなく、ウエハの状態のままで容易に、チップ単位ごとに表裏を接続する電気回路を形成することができる。
その後、既に形成済みのダイシング溝によって、チップ単位に分割すれば、素子の側面と隅部に形成された導電層によって一方の面側と他方の面側とが電気的に接続されており、電気回路によって素子内部の有効スペースを減少させることがない半導体光検出素子を得ることができる。しかも、導電層を形成することに利用した溝は、その後のチップ分割のためのダイシング溝となることから、処理工程も極力少ないものとなり、スペース的にも通常のダイシング以上に格別の損失が生じることもない。
【0011】
また、導電層の形成を金属メッキによって行なう場合は、簡易な金属メッキの手段によて、導電層の形成を行なうことができる。
【0012】
さらに、一方の面に正負の電極を形成する工程を含み、正負の電極のいずれかが一方の面側の導電層と電気的接続がされる場合は、ワイヤボンディングの技術を用いることなく、一方の面の正負の電極を基板のそれぞれの配線に合わせて配置することが可能な半導体光検出素子を得ることができる。
【発明の効果】
【0013】
本発明によれば、半導体光検出素子の表裏を貫通する電極用孔を形成することなく、表裏を容易に電気的に接続し、高密度に配置可能な半導体光検出素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の実施の形態に係る半導体光検出素子及びその製造方法について、添付の図面に基づいて説明する。なお、説明において、同一要素には同一符号を用い、重複する説明は省略する。
図1は、本発明の第1の実施形態における半導体光検出素子1の斜視図であり、図2は、そのII−II断面図である。本実施形態においては、半導体光検出素子は、高エネルギー線の検出に好適なフォトダイオード(PD)1である。
PD1は、一辺が5〜10mmの正方形、好ましくは一辺が10mm程度の正方形で、厚さ0.3mm以上、好ましくは厚さ0.5mm程度のチップで構成される。図において、上面として表示されている一方の面(表面)1aには、Alの電極膜5が形成されている。電極膜5は厚さが1μm程度であって、溝51によって周辺部分と中央部分が電気的に接続しないように分離され、それぞれにバンプ電極6b,7bが設けられている。バンプ電極6b,7bはAuからなり、Ni/Auからなるアンダーバンプメタル(UBM)6a,7a上に形成されている。ここでは、バンプ電極6bを正、バンプ電極7bを負の電極としている。
図において、下面として表示されている他方の面(裏面)1bは、高エネルギー線の入射面である。
電極6bと外周部分の電極膜5とが電気的に接続し、これと、素子の2つの側面1cに形成された導電層81が電気的に接続している。導電層81は、他方の面に向かって中途まで形成されている。また、上記の側面1cに隣接する2つの側面1cにおいて、他方の面1b側から、一方の面1aに向かって中途まで、導電層82が形成されている。
これらの導電層81と82とは、その間の隅部1dにおいて直接接続し、1つの連続的な導電層8を形成している
【0015】
図2のとおり、PD1は、高エネルギー線の入射に応答してキャリアを発生する半導体基板2を備えている。半導体基板2は、Siからなり、一方の面1a側の周辺部及び他方の面1b側には、第1導電型不純物半導体層として、例えばN型不純物が添加された高濃度N型半導体層(N+層)21、22が形成され、一方の面1a側の中央部には、第2導電型不純物半導体層として、P型不純物が添加された高濃度P型半導体層(P+層)23が形成されている。高濃度P型半導体層23は、厚さが0.5μm程度である。
このように、半導体基板2は、PINダイオードを構成している。
なお、高濃度N型半導体層21は、高濃度P型半導体層23からの空乏層(エネルギー線主吸収領域)の横方向への広がりを止めるチャネルストッパとして機能する。
また、半導体基板2の一方の面1a側には、SiO2からなる絶縁膜3が形成され、他方の面1b側には、同じくSiO2からなる厚さ0.1μm程度の絶縁膜4が形成されている。絶縁膜3には、コンタクトホール31が形成されており、絶縁膜3の外側に形成された中央側の電極膜5がそのコンタクトホール31に蒸着されることで、高濃度P型半導体層23は中央側電極膜5と電気的に接続され、さらに電極膜5を介してバンプ電極7bとも電気的に接続されている。
【0016】
他方の面1b側の高濃度N型半導体層22は、その側面部において導電層8に接続され、さらに周辺側のAl電極膜5を介して外側のバンプ電極6bにも電気的に接続されている。また、一方の面1a側の高濃度N型半導体層21も絶縁膜3に形成されたコンタクトホール中のAl蒸着膜によって周辺側の電極膜5及びバンプ電極6bに電気的に接続されている。また、高濃度N型半導体層21は、その側面部によっても導電層81に直接接続されていている。そのため、場合によっては、高濃度N型半導体層21と電極膜5を接続するコンタクトホールを形成しなくともよい。また、逆に、高濃度N型半導体層21をその側面部によって導電膜5と直接接続することなく、コンタクトホールでの接続のみとしてもよい。
さらに、他方の面1b側の高濃度N型半導体層22の導電層8への接続においても、処理工程が増加はするが、より確実な接続を行なう場合には、絶縁膜4にコンタクトホールを形成して、そこに設けた補助的な電極膜を導電層8に接続してもよい。また、その場合、補助的な電極膜を形成せずに、コンタクトホールに直接導電層8を形成してもよい。
【0017】
PD1において、高エネルギー線の入射によって発生したキャリアのうち、電子を電極6bで収集し、正孔を電極7bで収集することで、高エネルギー線の検出が行なわれる。
そして、外部より電極6b,7bを通じて、逆バイアスを印加することにより、高濃度P型半導体層23から広がる空乏層(エネルギー線主吸収領域)を広く形成し、また高エネルギー線が入射した際の応答速度の高速化を図ることができる。
【0018】
次に、本実施形態におけるPD1の製造方法について、図3〜8によって説明する。図3は、内部の不純物半導体層、及び絶縁膜、Al電極膜までをPD1のチップ単位ごとに形成した半導体ウェハWを示している。ウェハWには、チップ単位領域Pごとに分割するためのダイシング予定ラインL1、L2が設定されている。図4は、図3のIV−IV断面の一部を示す断面図である。
厚さ0.5mm程度のSi基板2には、高濃度N型半導体層21,22が形成されている。これは、例えば、高濃度N型半導体層21,22を形成しない部分の基板表面にマスクを施して、その上から燐等のN型不純物をSi基板に深さ1.5μm程度まで添加することで形成できる。
そして、表面及び裏面とも厚さ0.1μm程度のSiO2からなる絶縁膜3,4が形成されている。これは、例えば、Siの表裏面を熱酸化することにより形成することができる。
また、深さ0.5μm程度の高濃度P型半導体層23は、例えば、B等のP型不純物を、絶縁膜3上からイオン注入するなどによって形成することができる。
絶縁膜3については、その後、コンタクトホール31や隣接のチップ単位領域との境界部分を取り除くために、他の部分にマスクを施し、取り除く部分をフッ酸水溶液等でエッチングする。その上に、ALの電極膜5を、蒸着によって厚さ1μm程度に形成する。その後、電極膜5の溝51や隣接のチップ単位領域との境界部分が取り除かれて、図4に示すような断面の半導体ウェハWが形成される。
ここで、L1はダイシング予定ラインであり、図4には図示していないが、図3のようにL1にほぼ直交するダイシングラインL2も設定されている。
【0019】
次に、図5に示すように、半導体ウェハWの一方の面において、ダイシング予定ラインL1、L2のうちの例えばL2に沿って、ダイシングブレードによって、ダイシング溝C2を形成する。また、他方の面において、ダイシング予定ラインL1に沿って、ダイシング溝C1を形成する。ここで、ダイシング溝C1、C2は、ほぼ40μm程度の幅としている。ダイシング溝C1、C2の形成では、ダイシングブレードによるハーフカットにとどめ、ウェハWの厚さ方向全部を切断することはしない。ここで、2つの交差するダイシング溝C1、C2の深さの和を、半導体ウェハWの厚さよりも大きくすることで、交点において、半導体ウェハWの表裏が貫通する。
図6は、図5におけるVI−VI断面の一部の断面図である。裏面からC1aまでハーフカットされたダイシング溝C1と、それと直交する表面からC2aまでハーフカットされたダイシング溝C2が交差して、その交点において、半導体ウェハWが貫通されている。
【0020】
次に、図6と同じ箇所の断面図である図7に示すように、ダイシング溝C1の内面から裏面への周辺部に至る部分と、ダイシング溝C2の内面から表面への周辺部に至る部分を露出させ、その他の部分には厚み5〜10μm、好ましくは6μm程度でネガレジスト91,92を施す。そして、その上から金属メッキを行なうことで導電層を形成する。
次に、図6,7と同じ箇所の断面図である図8のとおり、ダイシング溝C1内面に形成される導電層82と、直交するダイシング溝C2内面に形成される導電層81とは、溝C1、C2の交点において、連続して接続することになる。メッキとしては、例えば、Sn−Pdを用いたセンシタイザー・アクチベータ法を採用し、2〜3μm程度の厚さのNi層を形成する。また、Ni層は無電解Niメッキ法によってもよい。また、金属メッキとしては、Ni以外でもよく、Cu、Auなどの金属でもよい。
【0021】
なお、ダイシング溝C1、C2の形成の前に、ネガレジストマスク91,92を施しておいてもよい。その場合は、ダイシング溝C1,C2の形成後に、メッキによる導電層8の形成を行なうことになる。
【0022】
次に、ネガレジストマスク91,92を剥離した後、バンプ電極を形成するべき箇所に、Ni/Auを蒸着、リフトオフすることでアンダーバンプメタル(UBM)6a、7aを形成し、その上にボールボンダによってAuバンプ電極6b、7bを形成する。
その後、ウェハWをチップ単位に分割する。分割の方法は、既に形成されているダイシング溝C1、C2の底部から切断を行うことでなされる。そのためには、溝内面に形成した導電層が削り取られることがないように、溝を形成したときのブレードよりも薄いブレードによって、溝底から切断を行えばよい。また、ブレードによらず、ウェハWに曲げや引張りの外力を加えることで、溝底からの切断を行ってもよい。
このように、チップ単位に半導体ウェハWを分割することで、図1、図2に示すようなPD1のチップを得ることができる。PD1の側面1cは、分割前にダイシング溝C1、C2が形成されていた部分は、その後の分割側面よりも引き込んだ段差を形成しており、かつ導電層81,82が設けられている。そして、これらの導電層81,82は、PD1の隅部1dにおいて、PD1の表裏にわたって電気的に接続されている。
【0023】
図9は、このようにして製造したPD1の使用形態の一例を示している側面図である。多数のPD1を支持基板S上に平面的に並置する。支持基板Sには、所定のパターン配線Eが形成されており、PD1に設けられているバンプ電極6b,7bがそれぞれ所定のパターン配線Eと電気的に接続される。また、この図では、これらのPD1を2段に積層した場合を示しているが、それよりも多数に積層してもよく、また、積層の必要がない場合は、1層のみで使用してもよい。
【0024】
図10〜15は、本発明の第2の実施形態を示している。ここでは、半導体光検出素子は、フォトダイオードアレイ(PDアレイ)1である。図10は、PDアレイ1の斜視図であり、図11は、そのXI−XI断面図である。PDアレイ1は、第1の実施形態のPDと同様に、一辺が5〜10mmの正方形、好ましくは一辺が10mm程度の正方形で、厚さ0.3mm以上、好ましくは厚さ0.5mm程度のチップで構成される。本実施形態においては、図10のとおり、PDアレイ1は、一方の面(表面)1aにおけるAl電極膜5の中央部分の十字形部分52によって、平面視において仕切られる4つのフォトダイオード(PD)から構成されている。そして、それぞれのPDは、電極膜5の溝51によって、中央部分と周辺部分に電気的に分離されており、中央部分には、負のバンプ電極7bが設けられ、周辺部分には正のバンプ電極6bが設けられている。また、図11に示すように、上記中央部分の十字形のAl電極膜52の下方の半導体基板2内には、コンタクト層としての高濃度N型半導体層21が形成され、それぞれのPDにおける空乏層の広がりを止めて各PDの空乏層がつながることを防いでいる。
【0025】
上記以外の点に関しては、図1,2において説明したPD1と同じ構成である。また、図12〜15は、第1の実施形態における図3〜8に対応する断面図であり、ここに示すPDアレイ1の製造方法も、図3〜8によって説明した製造方法と同様である。さらに、PDアレイ1の使用形態も図9によって説明したPD1の使用形態と同様である。
なお、この第2実施形態においては、縦横に2個づつのPDを配置したPDアレイ1としたが、より多数個を配置したものや一列に複数個のPDを配置したものでも、縦横の数が異なる配置としたものでもよいことはいうまでもない。
【0026】
本発明の第1及び第2実施形態においては、チップ単位に分割する前の半導体ウェハWの状態において、ハーフカットしたダイシング溝C1、C2を利用して、チップの側面及び側面同士の間の隅部となる箇所に、表裏を接続する導電層8を形成している。
このように、素子1のチップ単位に分割することなく、ウエハWの状態のままで容易に、チップ単位ごとに表裏を接続する電気回路を形成することができる。その後、既に形成済みのダイシング溝によって、チップ単位に分割することにより、導電層8を形成することに利用した溝C1、C2は、その後のチップ分割のためのダイシング溝となることから、処理工程も極力少ないものとなり、素子1の表裏を接続する電気回路を形成するにもかかわらず、スペース的にも通常のダイシング以上に格別の損失が生じることもない。
【0027】
ただし、製造上の手間が係ることを特に問題としない場合であれば、他の実施形態として、ハーフカットした表裏からのダイシング溝を用いることなく、通常どおりにチップ単位に分割し、その後、チップ単位の素子の側面又は側面同士の間の隅部にメッキ又は印刷によって導電層を形成してもよい。その場合、導電層は1つの側面の中途までしか形成されないというものに限らず、1つの側面の全面に形成してもよく、1つの側面の1部にのみ表裏を接続する導電層を形成してもよく、また隅部のみに導電層を形成してもよい。さらに、4つの側面全てに形成してもよく、また2面のみに形成する等、各種の選択が可能である。
【0028】
本発明の各実施形態によれば、半導体光検出素子1としてのPD及びPDアレイは一方の面1aに正及び負の両方の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。しかも、従来例のように、光入射面となる他方の面1b側の半導体層と一方の面1aの電極とは、素子1の内部の貫通孔中の金属によって接続される場合は、1個の貫通孔であっても、貫通孔の面積にその周囲を加えた直径150〜200μm程度のデッドスペースが生じるのに対し、本発明の各実施形態では、素子の側面1cや隅部1dに形成された導電層によって接続されていることから、素子内部の有効スペースの減少を避けることができる。
【0029】
また、素子1を並べて配置(バタブル配置やタイル上配置)したときに、素子1の側面や隅部の導電層8が互いに接触しても、導電層8の電位を共通電位としておけば、各素子1の半導体特性に影響を与えることがない。さらには、積極的に、各素子1の導電層を接触させておいて、共通電極として利用することもできる。
【0030】
さらに、導電層8は、矩形の素子1の4つの側面1cに形成され、4つの隅部1dにおいて直接接続している場合、素子1の内部に全くデッドスペースを必要とすることなく、素子1の他方の面1b側の半導体層との電気的接続を素子周囲で均等にでき、均一なバイアス印加が可能となる。
【0031】
各実施形態においては、検出対象を高エネルギー線として説明したが、本発明はこれに限らず、他の光線であってもよい。また、素子には、逆バイアスを印加するものとして説明したが、本発明は、逆バイアスを印加しないものでもよく、要は、素子の一方の面側に正負の電極を備え、一方の面側と他方の面側とを電気的に接続する半導体光検出素子であれば適用可能である。
【図面の簡単な説明】
【0032】
【図1】本発明の第1の実施形態における半導体光検出素子の斜視図である。
【図2】本発明の第1の実施形態における半導体光検出素子の図1のII−II線断面図である。
【図3】本発明の第1の実施形態における半導体光検出素子の製造工程での半導体ウェハの斜視図である。
【図4】本発明の第1の実施形態における半導体光検出素子の製造工程での断面図である。
【図5】本発明の第1の実施形態における半導体光検出素子の製造工程での半導体ウェハの斜視図である。
【図6】本発明の第1の実施形態における半導体光検出素子の製造工程での断面図である。
【図7】本発明の第1の実施形態における半導体光検出素子の製造工程での断面図である。
【図8】本発明の第1の実施形態における半導体光検出素子の製造工程での断面図である。
【図9】本発明の実施形態における半導体光検出素子の使用形態の説明図である。
【図10】本発明の第2の実施形態における半導体光検出素子の斜視図である。
【図11】本発明の第2の実施形態における半導体光検出素子の図10のXI−XI線断面図である。
【図12】本発明の第2の実施形態における半導体光検出素子の製造工程での断面図である。
【図13】本発明の第2の実施形態における半導体光検出素子の製造工程での断面図である。
【図14】本発明の第2の実施形態における半導体光検出素子の製造工程での断面図である。
【図15】本発明の第2の実施形態における半導体光検出素子の製造工程での断面図である。
【符号の説明】
【0033】
1‥半導体光検出素子、1a‥一方の面、1b‥他方の面、1c‥側面、1d‥隅部、2‥半導体基板、21、22‥第1導電型不純物半導体層、23‥第2導電型不純物半導体層、3‥絶縁膜、31‥コンタクトホール、4‥絶縁膜、5‥電極膜、51‥電極膜の溝、52‥電極膜の中央十字形部分、6a、7a‥UBM、6b、7b‥バンプ電極、8導電層、91,92‥マスク、W‥半導体ウェハ、P‥チップ単位領域、L1、L2‥ダイシング予定ライン、C1、C2‥ダイシング溝、S‥支持基板、E‥パターン配線
【技術分野】
【0001】
本発明は、半導体光検出素子及びその製造方法に関するものである。
【背景技術】
【0002】
光線類を検出するために半導体光検出素子(フォトダイオード(PD)、又は複数PDを1チップ単位とするフォトダイオードアレイ(PDアレイ))を用いた装置においては、半導体光検出素子を2次元的に配置し、基板配線にワイヤボンディングによって接続することが一般的である。しかし、ワイヤボンディングによると、そのためのデッドスペースを生じ、半導体光検出素子間の不感領域が大きいものとなる。
また、宇宙線、α線、β線、γ線等の高エネルギー線の検出においては、エネルギー線が半導体光検出素子を透過する場合があることから、半導体光検出素子を厚み方向にも複数積層することがある。このような積層の場合にも、ワイヤボンディングを用いると、デッドスペースのために高密度に積層することが困難であるとともに、作業にも手間がかかる。
【0003】
そのため、特許文献1の発明においては、半導体光検出素子であるフォトダイオードアレイに表裏を貫通する孔をエッチングによって形成し、その中に金属を充填して、光入射面側の半導体層と、反対面の突起電極(バンプ電極)とを電気的に接続している。これによると、ワイヤボンディングを用いることなく、配線を備える基板上にフォトダイオードアレイの突起電極が接続するように配置するだけで、光入射面側を所定の基板電極に接続することができる。それによって、半導体光検出素子の高密度な配置が可能である。
【特許文献1】特開2004−57507号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献1の発明においては、半導体光検出素子の表裏を貫通する孔をエッチングによって形成し、さらにその孔内に金属を充填することから、多くの処理工程と処理時間を必要とする。さらに、半導体検出素子の半導体層内部に金属を充填した孔を形成することから、その分がデッドスペースとなってしまう。貫通孔を細くすれば、スペースは少なくて済み、半導体層の特性への悪影響も小さくなるが、金属の充填が十分にされないことから、電気的な接続がうまくなされない。また、光入射面側の半導体層への逆バイアス印加をできるだけ均一なものとしようとすれば、貫通電極を複数形成することが考えられるが、その場合、さらに上記の貫通孔形成上の問題点が大きくなる。
【0005】
本発明は、上記の問題点を解決するためになされたもので、半導体光検出素子の表裏を貫通する電極用孔を形成することなく、表裏を電気的に接続し、高密度に配置可能な半導体光検出素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明に係る半導体光検出素子は、一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、素子の側面、又は側面同士の間の隅部に導電層が形成され、導電層は、一方の面の前記正負の電極のいずれかと電気的に接続し、さらに他方の面側の半導体層と電気的に接続していることを特徴とする。
本発明によれば、半導体光検出素子は一方の面に正及び負の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。また、光入射面となる他方の面側の半導体層と一方の面の電極とは、素子の内部の貫通孔中の金属によって接続されることなく、素子の側面又は側面同士の間の隅部に形成された導電層によって接続されていることから、素子内部の有効スペースを減少させることがない。
さらに、素子の内部に貫通孔を形成して金属を充填するような処理を行なわずに、容易に素子の表裏を側面において接続する電気回路の形成が容易で、かつ十分に安定した電気的接続とすることができる。
【0007】
また、本発明に係る半導体光検出素子は、一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、一方の面の正負の電極のいずれかと電気的に接続し、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも1つの他の側面において、一方の面に向かって中途まで形成された1つの他の導電層とを有し、1つの側面と1つの他の側面との間の隅部において、1つの導電層と1つの他の導電層とが直接接続していることを特徴とする。
本発明によれば、半導体光検出素子は一方の面に正及び負の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。また、光入射面となる他方の面側の半導体層と一方の面の電極とは、素子の内部の貫通孔中の金属によって接続されることなく、素子の側面と隅部に形成された導電層によって接続されていることから、素子内部の有効スペースを減少させることや内部の半導体層に悪影響を与えることもない。
さらに、素子の少なくとも1つの側面において、他方の面に向かって中途まで形成された1つの導電層と、他方の面側の半導体層と電気的に接続し、1つの側面と隣接する少なくとも1つの他の側面において、一方の面に向かって中途まで形成された1つの他の導電層とを有し、1つの側面と1つの他の側面との間の隅部において、1つの導電層と1つの他の導電層とが直接接続している構成であることから、素子の表裏を側面において接続する電気回路の形成が容易で、かつ十分に安定した電気的接続とすることができる。
【0008】
また、導電層を金属メッキ層とする場合は、簡易な金属メッキ手段によって、前記導電層を形成したものとできる。
【0009】
また、導電層を、矩形の素子の4つの側面に形成され、4つの隅部において直接接続しているものとする場合は、素子の他方の面側の半導体層との電気的接続を素子周囲で均等にでき、均一なバイアス印加が可能となる。
【0010】
本発明に係る半導体光検出素子の製造方法は、内部に少なくとも不純物半導体層をチップ単位で形成した半導体ウェハを、一定方向のダイシング予定ラインに沿って、一方の面からダイシングブレードによって一定方向の溝を形成するとともに、一定方向と交差する他方向のダイシング予定ラインに沿って、他方の面からダイシングブレードによって他方向の溝を形成し、一定方向の溝と他方向の溝の深さの和を半導体ウェハの厚さよりも大きくすることで、両溝の交点において、半導体ウェハの表裏を貫通させる工程と、一定方向の溝と他方向の溝の内面に導電層を形成し、チップ単位ごとに一方の面側と他方の面側の電気的接続をする工程と、半導体ウェハをダイシング予定ラインに沿った溝によって、チップ単位に分割する工程とを含むことを特徴とする。
本発明によれば、半導体ウェハの一方の面からハーフカットによって形成したダイシング溝と他方の面からハーフカットによって形成したダイシング溝の交点において、半導体ウェハの表裏が貫通することになる。そこで、それらの溝内面に導電層を形成すると、半導体光検出素子のチップ単位に分割することなく、ウエハの状態のままで容易に、チップ単位ごとに表裏を接続する電気回路を形成することができる。
その後、既に形成済みのダイシング溝によって、チップ単位に分割すれば、素子の側面と隅部に形成された導電層によって一方の面側と他方の面側とが電気的に接続されており、電気回路によって素子内部の有効スペースを減少させることがない半導体光検出素子を得ることができる。しかも、導電層を形成することに利用した溝は、その後のチップ分割のためのダイシング溝となることから、処理工程も極力少ないものとなり、スペース的にも通常のダイシング以上に格別の損失が生じることもない。
【0011】
また、導電層の形成を金属メッキによって行なう場合は、簡易な金属メッキの手段によて、導電層の形成を行なうことができる。
【0012】
さらに、一方の面に正負の電極を形成する工程を含み、正負の電極のいずれかが一方の面側の導電層と電気的接続がされる場合は、ワイヤボンディングの技術を用いることなく、一方の面の正負の電極を基板のそれぞれの配線に合わせて配置することが可能な半導体光検出素子を得ることができる。
【発明の効果】
【0013】
本発明によれば、半導体光検出素子の表裏を貫通する電極用孔を形成することなく、表裏を容易に電気的に接続し、高密度に配置可能な半導体光検出素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の実施の形態に係る半導体光検出素子及びその製造方法について、添付の図面に基づいて説明する。なお、説明において、同一要素には同一符号を用い、重複する説明は省略する。
図1は、本発明の第1の実施形態における半導体光検出素子1の斜視図であり、図2は、そのII−II断面図である。本実施形態においては、半導体光検出素子は、高エネルギー線の検出に好適なフォトダイオード(PD)1である。
PD1は、一辺が5〜10mmの正方形、好ましくは一辺が10mm程度の正方形で、厚さ0.3mm以上、好ましくは厚さ0.5mm程度のチップで構成される。図において、上面として表示されている一方の面(表面)1aには、Alの電極膜5が形成されている。電極膜5は厚さが1μm程度であって、溝51によって周辺部分と中央部分が電気的に接続しないように分離され、それぞれにバンプ電極6b,7bが設けられている。バンプ電極6b,7bはAuからなり、Ni/Auからなるアンダーバンプメタル(UBM)6a,7a上に形成されている。ここでは、バンプ電極6bを正、バンプ電極7bを負の電極としている。
図において、下面として表示されている他方の面(裏面)1bは、高エネルギー線の入射面である。
電極6bと外周部分の電極膜5とが電気的に接続し、これと、素子の2つの側面1cに形成された導電層81が電気的に接続している。導電層81は、他方の面に向かって中途まで形成されている。また、上記の側面1cに隣接する2つの側面1cにおいて、他方の面1b側から、一方の面1aに向かって中途まで、導電層82が形成されている。
これらの導電層81と82とは、その間の隅部1dにおいて直接接続し、1つの連続的な導電層8を形成している
【0015】
図2のとおり、PD1は、高エネルギー線の入射に応答してキャリアを発生する半導体基板2を備えている。半導体基板2は、Siからなり、一方の面1a側の周辺部及び他方の面1b側には、第1導電型不純物半導体層として、例えばN型不純物が添加された高濃度N型半導体層(N+層)21、22が形成され、一方の面1a側の中央部には、第2導電型不純物半導体層として、P型不純物が添加された高濃度P型半導体層(P+層)23が形成されている。高濃度P型半導体層23は、厚さが0.5μm程度である。
このように、半導体基板2は、PINダイオードを構成している。
なお、高濃度N型半導体層21は、高濃度P型半導体層23からの空乏層(エネルギー線主吸収領域)の横方向への広がりを止めるチャネルストッパとして機能する。
また、半導体基板2の一方の面1a側には、SiO2からなる絶縁膜3が形成され、他方の面1b側には、同じくSiO2からなる厚さ0.1μm程度の絶縁膜4が形成されている。絶縁膜3には、コンタクトホール31が形成されており、絶縁膜3の外側に形成された中央側の電極膜5がそのコンタクトホール31に蒸着されることで、高濃度P型半導体層23は中央側電極膜5と電気的に接続され、さらに電極膜5を介してバンプ電極7bとも電気的に接続されている。
【0016】
他方の面1b側の高濃度N型半導体層22は、その側面部において導電層8に接続され、さらに周辺側のAl電極膜5を介して外側のバンプ電極6bにも電気的に接続されている。また、一方の面1a側の高濃度N型半導体層21も絶縁膜3に形成されたコンタクトホール中のAl蒸着膜によって周辺側の電極膜5及びバンプ電極6bに電気的に接続されている。また、高濃度N型半導体層21は、その側面部によっても導電層81に直接接続されていている。そのため、場合によっては、高濃度N型半導体層21と電極膜5を接続するコンタクトホールを形成しなくともよい。また、逆に、高濃度N型半導体層21をその側面部によって導電膜5と直接接続することなく、コンタクトホールでの接続のみとしてもよい。
さらに、他方の面1b側の高濃度N型半導体層22の導電層8への接続においても、処理工程が増加はするが、より確実な接続を行なう場合には、絶縁膜4にコンタクトホールを形成して、そこに設けた補助的な電極膜を導電層8に接続してもよい。また、その場合、補助的な電極膜を形成せずに、コンタクトホールに直接導電層8を形成してもよい。
【0017】
PD1において、高エネルギー線の入射によって発生したキャリアのうち、電子を電極6bで収集し、正孔を電極7bで収集することで、高エネルギー線の検出が行なわれる。
そして、外部より電極6b,7bを通じて、逆バイアスを印加することにより、高濃度P型半導体層23から広がる空乏層(エネルギー線主吸収領域)を広く形成し、また高エネルギー線が入射した際の応答速度の高速化を図ることができる。
【0018】
次に、本実施形態におけるPD1の製造方法について、図3〜8によって説明する。図3は、内部の不純物半導体層、及び絶縁膜、Al電極膜までをPD1のチップ単位ごとに形成した半導体ウェハWを示している。ウェハWには、チップ単位領域Pごとに分割するためのダイシング予定ラインL1、L2が設定されている。図4は、図3のIV−IV断面の一部を示す断面図である。
厚さ0.5mm程度のSi基板2には、高濃度N型半導体層21,22が形成されている。これは、例えば、高濃度N型半導体層21,22を形成しない部分の基板表面にマスクを施して、その上から燐等のN型不純物をSi基板に深さ1.5μm程度まで添加することで形成できる。
そして、表面及び裏面とも厚さ0.1μm程度のSiO2からなる絶縁膜3,4が形成されている。これは、例えば、Siの表裏面を熱酸化することにより形成することができる。
また、深さ0.5μm程度の高濃度P型半導体層23は、例えば、B等のP型不純物を、絶縁膜3上からイオン注入するなどによって形成することができる。
絶縁膜3については、その後、コンタクトホール31や隣接のチップ単位領域との境界部分を取り除くために、他の部分にマスクを施し、取り除く部分をフッ酸水溶液等でエッチングする。その上に、ALの電極膜5を、蒸着によって厚さ1μm程度に形成する。その後、電極膜5の溝51や隣接のチップ単位領域との境界部分が取り除かれて、図4に示すような断面の半導体ウェハWが形成される。
ここで、L1はダイシング予定ラインであり、図4には図示していないが、図3のようにL1にほぼ直交するダイシングラインL2も設定されている。
【0019】
次に、図5に示すように、半導体ウェハWの一方の面において、ダイシング予定ラインL1、L2のうちの例えばL2に沿って、ダイシングブレードによって、ダイシング溝C2を形成する。また、他方の面において、ダイシング予定ラインL1に沿って、ダイシング溝C1を形成する。ここで、ダイシング溝C1、C2は、ほぼ40μm程度の幅としている。ダイシング溝C1、C2の形成では、ダイシングブレードによるハーフカットにとどめ、ウェハWの厚さ方向全部を切断することはしない。ここで、2つの交差するダイシング溝C1、C2の深さの和を、半導体ウェハWの厚さよりも大きくすることで、交点において、半導体ウェハWの表裏が貫通する。
図6は、図5におけるVI−VI断面の一部の断面図である。裏面からC1aまでハーフカットされたダイシング溝C1と、それと直交する表面からC2aまでハーフカットされたダイシング溝C2が交差して、その交点において、半導体ウェハWが貫通されている。
【0020】
次に、図6と同じ箇所の断面図である図7に示すように、ダイシング溝C1の内面から裏面への周辺部に至る部分と、ダイシング溝C2の内面から表面への周辺部に至る部分を露出させ、その他の部分には厚み5〜10μm、好ましくは6μm程度でネガレジスト91,92を施す。そして、その上から金属メッキを行なうことで導電層を形成する。
次に、図6,7と同じ箇所の断面図である図8のとおり、ダイシング溝C1内面に形成される導電層82と、直交するダイシング溝C2内面に形成される導電層81とは、溝C1、C2の交点において、連続して接続することになる。メッキとしては、例えば、Sn−Pdを用いたセンシタイザー・アクチベータ法を採用し、2〜3μm程度の厚さのNi層を形成する。また、Ni層は無電解Niメッキ法によってもよい。また、金属メッキとしては、Ni以外でもよく、Cu、Auなどの金属でもよい。
【0021】
なお、ダイシング溝C1、C2の形成の前に、ネガレジストマスク91,92を施しておいてもよい。その場合は、ダイシング溝C1,C2の形成後に、メッキによる導電層8の形成を行なうことになる。
【0022】
次に、ネガレジストマスク91,92を剥離した後、バンプ電極を形成するべき箇所に、Ni/Auを蒸着、リフトオフすることでアンダーバンプメタル(UBM)6a、7aを形成し、その上にボールボンダによってAuバンプ電極6b、7bを形成する。
その後、ウェハWをチップ単位に分割する。分割の方法は、既に形成されているダイシング溝C1、C2の底部から切断を行うことでなされる。そのためには、溝内面に形成した導電層が削り取られることがないように、溝を形成したときのブレードよりも薄いブレードによって、溝底から切断を行えばよい。また、ブレードによらず、ウェハWに曲げや引張りの外力を加えることで、溝底からの切断を行ってもよい。
このように、チップ単位に半導体ウェハWを分割することで、図1、図2に示すようなPD1のチップを得ることができる。PD1の側面1cは、分割前にダイシング溝C1、C2が形成されていた部分は、その後の分割側面よりも引き込んだ段差を形成しており、かつ導電層81,82が設けられている。そして、これらの導電層81,82は、PD1の隅部1dにおいて、PD1の表裏にわたって電気的に接続されている。
【0023】
図9は、このようにして製造したPD1の使用形態の一例を示している側面図である。多数のPD1を支持基板S上に平面的に並置する。支持基板Sには、所定のパターン配線Eが形成されており、PD1に設けられているバンプ電極6b,7bがそれぞれ所定のパターン配線Eと電気的に接続される。また、この図では、これらのPD1を2段に積層した場合を示しているが、それよりも多数に積層してもよく、また、積層の必要がない場合は、1層のみで使用してもよい。
【0024】
図10〜15は、本発明の第2の実施形態を示している。ここでは、半導体光検出素子は、フォトダイオードアレイ(PDアレイ)1である。図10は、PDアレイ1の斜視図であり、図11は、そのXI−XI断面図である。PDアレイ1は、第1の実施形態のPDと同様に、一辺が5〜10mmの正方形、好ましくは一辺が10mm程度の正方形で、厚さ0.3mm以上、好ましくは厚さ0.5mm程度のチップで構成される。本実施形態においては、図10のとおり、PDアレイ1は、一方の面(表面)1aにおけるAl電極膜5の中央部分の十字形部分52によって、平面視において仕切られる4つのフォトダイオード(PD)から構成されている。そして、それぞれのPDは、電極膜5の溝51によって、中央部分と周辺部分に電気的に分離されており、中央部分には、負のバンプ電極7bが設けられ、周辺部分には正のバンプ電極6bが設けられている。また、図11に示すように、上記中央部分の十字形のAl電極膜52の下方の半導体基板2内には、コンタクト層としての高濃度N型半導体層21が形成され、それぞれのPDにおける空乏層の広がりを止めて各PDの空乏層がつながることを防いでいる。
【0025】
上記以外の点に関しては、図1,2において説明したPD1と同じ構成である。また、図12〜15は、第1の実施形態における図3〜8に対応する断面図であり、ここに示すPDアレイ1の製造方法も、図3〜8によって説明した製造方法と同様である。さらに、PDアレイ1の使用形態も図9によって説明したPD1の使用形態と同様である。
なお、この第2実施形態においては、縦横に2個づつのPDを配置したPDアレイ1としたが、より多数個を配置したものや一列に複数個のPDを配置したものでも、縦横の数が異なる配置としたものでもよいことはいうまでもない。
【0026】
本発明の第1及び第2実施形態においては、チップ単位に分割する前の半導体ウェハWの状態において、ハーフカットしたダイシング溝C1、C2を利用して、チップの側面及び側面同士の間の隅部となる箇所に、表裏を接続する導電層8を形成している。
このように、素子1のチップ単位に分割することなく、ウエハWの状態のままで容易に、チップ単位ごとに表裏を接続する電気回路を形成することができる。その後、既に形成済みのダイシング溝によって、チップ単位に分割することにより、導電層8を形成することに利用した溝C1、C2は、その後のチップ分割のためのダイシング溝となることから、処理工程も極力少ないものとなり、素子1の表裏を接続する電気回路を形成するにもかかわらず、スペース的にも通常のダイシング以上に格別の損失が生じることもない。
【0027】
ただし、製造上の手間が係ることを特に問題としない場合であれば、他の実施形態として、ハーフカットした表裏からのダイシング溝を用いることなく、通常どおりにチップ単位に分割し、その後、チップ単位の素子の側面又は側面同士の間の隅部にメッキ又は印刷によって導電層を形成してもよい。その場合、導電層は1つの側面の中途までしか形成されないというものに限らず、1つの側面の全面に形成してもよく、1つの側面の1部にのみ表裏を接続する導電層を形成してもよく、また隅部のみに導電層を形成してもよい。さらに、4つの側面全てに形成してもよく、また2面のみに形成する等、各種の選択が可能である。
【0028】
本発明の各実施形態によれば、半導体光検出素子1としてのPD及びPDアレイは一方の面1aに正及び負の両方の電極を備えることから、一方の面の正負の電極を基板の配線にそれぞれ合わせて配置すれば、ワイヤボンディングの技術を用いることなく、高密度に配置することが可能である。しかも、従来例のように、光入射面となる他方の面1b側の半導体層と一方の面1aの電極とは、素子1の内部の貫通孔中の金属によって接続される場合は、1個の貫通孔であっても、貫通孔の面積にその周囲を加えた直径150〜200μm程度のデッドスペースが生じるのに対し、本発明の各実施形態では、素子の側面1cや隅部1dに形成された導電層によって接続されていることから、素子内部の有効スペースの減少を避けることができる。
【0029】
また、素子1を並べて配置(バタブル配置やタイル上配置)したときに、素子1の側面や隅部の導電層8が互いに接触しても、導電層8の電位を共通電位としておけば、各素子1の半導体特性に影響を与えることがない。さらには、積極的に、各素子1の導電層を接触させておいて、共通電極として利用することもできる。
【0030】
さらに、導電層8は、矩形の素子1の4つの側面1cに形成され、4つの隅部1dにおいて直接接続している場合、素子1の内部に全くデッドスペースを必要とすることなく、素子1の他方の面1b側の半導体層との電気的接続を素子周囲で均等にでき、均一なバイアス印加が可能となる。
【0031】
各実施形態においては、検出対象を高エネルギー線として説明したが、本発明はこれに限らず、他の光線であってもよい。また、素子には、逆バイアスを印加するものとして説明したが、本発明は、逆バイアスを印加しないものでもよく、要は、素子の一方の面側に正負の電極を備え、一方の面側と他方の面側とを電気的に接続する半導体光検出素子であれば適用可能である。
【図面の簡単な説明】
【0032】
【図1】本発明の第1の実施形態における半導体光検出素子の斜視図である。
【図2】本発明の第1の実施形態における半導体光検出素子の図1のII−II線断面図である。
【図3】本発明の第1の実施形態における半導体光検出素子の製造工程での半導体ウェハの斜視図である。
【図4】本発明の第1の実施形態における半導体光検出素子の製造工程での断面図である。
【図5】本発明の第1の実施形態における半導体光検出素子の製造工程での半導体ウェハの斜視図である。
【図6】本発明の第1の実施形態における半導体光検出素子の製造工程での断面図である。
【図7】本発明の第1の実施形態における半導体光検出素子の製造工程での断面図である。
【図8】本発明の第1の実施形態における半導体光検出素子の製造工程での断面図である。
【図9】本発明の実施形態における半導体光検出素子の使用形態の説明図である。
【図10】本発明の第2の実施形態における半導体光検出素子の斜視図である。
【図11】本発明の第2の実施形態における半導体光検出素子の図10のXI−XI線断面図である。
【図12】本発明の第2の実施形態における半導体光検出素子の製造工程での断面図である。
【図13】本発明の第2の実施形態における半導体光検出素子の製造工程での断面図である。
【図14】本発明の第2の実施形態における半導体光検出素子の製造工程での断面図である。
【図15】本発明の第2の実施形態における半導体光検出素子の製造工程での断面図である。
【符号の説明】
【0033】
1‥半導体光検出素子、1a‥一方の面、1b‥他方の面、1c‥側面、1d‥隅部、2‥半導体基板、21、22‥第1導電型不純物半導体層、23‥第2導電型不純物半導体層、3‥絶縁膜、31‥コンタクトホール、4‥絶縁膜、5‥電極膜、51‥電極膜の溝、52‥電極膜の中央十字形部分、6a、7a‥UBM、6b、7b‥バンプ電極、8導電層、91,92‥マスク、W‥半導体ウェハ、P‥チップ単位領域、L1、L2‥ダイシング予定ライン、C1、C2‥ダイシング溝、S‥支持基板、E‥パターン配線
【特許請求の範囲】
【請求項1】
一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、
前記素子の側面、又は側面同士の間の隅部に導電層が形成され、
前記導電層は、前記一方の面の前記正負の電極のいずれかと電気的に接続し、さらに前記他方の面側の半導体層と電気的に接続していることを特徴とする半導体光検出素子。
【請求項2】
一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、
前記一方の面の前記正負の電極のいずれかと電気的に接続し、前記素子の少なくとも1つの側面において、前記他方の面に向かって中途まで形成された1つの導電層と、
前記他方の面側の半導体層と電気的に接続し、前記1つの側面と隣接する少なくとも1つの他の側面において、前記一方の面に向かって中途まで形成された1つの他の導電層とを有し、
前記1つの側面と前記1つの他の側面との間の隅部において、前記1つの導電層と前記1つの他の導電層とが直接接続していることを特徴とする半導体光検出素子。
【請求項3】
前記導電層は、金属メッキ層であることを特徴とする請求項1又は2に記載の半導体光検出素子。
【請求項4】
前記導電層は、矩形の前記素子の4つの側面に形成され、4つの隅部において、直接接続していることを特徴とする請求項2又は3に記載の半導体光検出素子。
【請求項5】
内部に少なくとも不純物半導体層をチップ単位で形成した半導体ウェハを、一定方向のダイシング予定ラインに沿って、一方の面からダイシングブレードによって一定方向の溝を形成するとともに、前記一定の方向と交差する他方向のダイシング予定ラインに沿って、他方の面からダイシングブレードによって他方向の溝を形成し、前記一定方向の溝と前記他方向の溝の深さの和を前記半導体ウェハの厚さよりも大きくすることで、両溝の交点において、前記半導体ウェハの表裏を貫通させる工程と、
前記一定方向の溝と前記他方向の溝の内面に導電層を形成し、チップ単位ごとに一方の面側と他方の面側の電気的接続をする工程と、
前記半導体ウェハを前記ダイシング予定ラインに沿った溝によって、チップ単位に分割する工程とを、
含むことを特徴とする半導体光検出素子の製造方法。
【請求項6】
前記導電層の形成は、金属メッキによって行なうことを特徴とする請求項5に記載の半導体光検出素子の製造方法。
【請求項7】
さらに、前記一方の面に正負の電極を形成する工程を含み、
前記正負の電極のいずれかが前記一方の面側の導電層と電気的接続がされることを特徴とする請求項5又は6に記載の半導体光検出素子の製造方法。
【請求項1】
一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、
前記素子の側面、又は側面同士の間の隅部に導電層が形成され、
前記導電層は、前記一方の面の前記正負の電極のいずれかと電気的に接続し、さらに前記他方の面側の半導体層と電気的に接続していることを特徴とする半導体光検出素子。
【請求項2】
一方の面に正及び負の電極を備え、他方の面を光入射面とする半導体光検出素子であって、
前記一方の面の前記正負の電極のいずれかと電気的に接続し、前記素子の少なくとも1つの側面において、前記他方の面に向かって中途まで形成された1つの導電層と、
前記他方の面側の半導体層と電気的に接続し、前記1つの側面と隣接する少なくとも1つの他の側面において、前記一方の面に向かって中途まで形成された1つの他の導電層とを有し、
前記1つの側面と前記1つの他の側面との間の隅部において、前記1つの導電層と前記1つの他の導電層とが直接接続していることを特徴とする半導体光検出素子。
【請求項3】
前記導電層は、金属メッキ層であることを特徴とする請求項1又は2に記載の半導体光検出素子。
【請求項4】
前記導電層は、矩形の前記素子の4つの側面に形成され、4つの隅部において、直接接続していることを特徴とする請求項2又は3に記載の半導体光検出素子。
【請求項5】
内部に少なくとも不純物半導体層をチップ単位で形成した半導体ウェハを、一定方向のダイシング予定ラインに沿って、一方の面からダイシングブレードによって一定方向の溝を形成するとともに、前記一定の方向と交差する他方向のダイシング予定ラインに沿って、他方の面からダイシングブレードによって他方向の溝を形成し、前記一定方向の溝と前記他方向の溝の深さの和を前記半導体ウェハの厚さよりも大きくすることで、両溝の交点において、前記半導体ウェハの表裏を貫通させる工程と、
前記一定方向の溝と前記他方向の溝の内面に導電層を形成し、チップ単位ごとに一方の面側と他方の面側の電気的接続をする工程と、
前記半導体ウェハを前記ダイシング予定ラインに沿った溝によって、チップ単位に分割する工程とを、
含むことを特徴とする半導体光検出素子の製造方法。
【請求項6】
前記導電層の形成は、金属メッキによって行なうことを特徴とする請求項5に記載の半導体光検出素子の製造方法。
【請求項7】
さらに、前記一方の面に正負の電極を形成する工程を含み、
前記正負の電極のいずれかが前記一方の面側の導電層と電気的接続がされることを特徴とする請求項5又は6に記載の半導体光検出素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
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【図4】
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【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2009−38129(P2009−38129A)
【公開日】平成21年2月19日(2009.2.19)
【国際特許分類】
【出願番号】特願2007−199602(P2007−199602)
【出願日】平成19年7月31日(2007.7.31)
【出願人】(000236436)浜松ホトニクス株式会社 (1,479)
【Fターム(参考)】
【公開日】平成21年2月19日(2009.2.19)
【国際特許分類】
【出願日】平成19年7月31日(2007.7.31)
【出願人】(000236436)浜松ホトニクス株式会社 (1,479)
【Fターム(参考)】
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