半導体素子の微細パターン形成方法
【課題】半導体素子の微細パターン形成方法に関し、露光装備の解像度の限界を克服するため二重パターニング(Double Patterning)工程を行うことにおいて、第1マスク工程と第2マスク工程を整列する工程が容易でなく不良が発生する。
【解決手段】半導体基板４００上部にハードマスク層４１０及びエッチング静止膜４２０を形成する段階と、前記エッチング静止膜上部に犠牲酸化膜パターンを形成する段階と、前記犠牲酸化膜パターンの側壁にスペーサを形成する段階と、前記犠牲酸化膜パターンを除去する段階と、前記スペーサをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてハードマスクパターンを形成する段階とを含むことを特徴とする。
【解決手段】半導体基板４００上部にハードマスク層４１０及びエッチング静止膜４２０を形成する段階と、前記エッチング静止膜上部に犠牲酸化膜パターンを形成する段階と、前記犠牲酸化膜パターンの側壁にスペーサを形成する段階と、前記犠牲酸化膜パターンを除去する段階と、前記スペーサをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてハードマスクパターンを形成する段階とを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の微細パターン形成方法に関し、露光装備の解像度の限界を克服するため二重パターニング(Double Patterning)工程を行うことにおいて、第1マスク工程と第2マスク工程を整列する工程が容易でなく不良が発生する問題を解決するため、スペーサ形成工程を利用して微細パターンを画成するハードマスクパターンを形成しながら、ハードマスクパターンをポリシリコン層またはa-C(amorphous Carbon)層で形成して半導体素子の微細パターン形成工程の収率及び信頼性を向上させることができるようにする発明に関する。
【背景技術】
【０００２】
最近、半導体素子の極微細化及び高集積化が進められるに伴い、メモリ容量の増加に比例して全体的なチップ(chip)の面積は増加しているが、実際に半導体素子のパターンが形成されるセル(cell)領域の面積は減少している。
【０００３】
したがって、所望のメモリ容量を確保するためには限定されたセル領域内により多いパターンが形成されなければならないので、パターンの線幅(critical dimension)が減少し次第に微細化している。
【０００４】
このように線幅が微細なパターンを形成するため、リソグラフィ工程(Lithography Process)の発展が求められる。
【０００５】
前記リソグラフィ工程とは、基板上部にフォトレジスト(photoresist)を塗布し、365nm、248nm、193nm及び153nmの波長の長さを有する光源を利用して微細パターンが画成された露光マスクを用いてフォトレジストに露光工程を行った後、現像(development)工程を行って微細パターンを画成するフォトレジストパターンを形成する工程である。
【０００６】
このようなリソグラフィ工程は、R = k1×λ / NAのように光源の波長(λ)と開口数(Numerical Aperture:NA)に従ってその解像度(R)が定められる。
【０００７】
前記式でk1は工程定数を意味するが、これは物理的な限界を有するので通常的な方法でその値を減少させることはほとんど不可能であり、短波長を利用する露光装置と共に前記短波長に対して反応性の高いフォトレジスト用物質を新たに開発しなければならないので、短波長以下の線幅を有する微細パターンを形成するのが困難である。
【０００８】
したがって、露光装置の工程能力を考慮したパターンを二重に重畳することにより、微細なパターンが形成され得るようにする二重パターニング工程(Double Patterning Technology)が開発された。
【０００９】
図1(a)〜(d)は、従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。これらはデュアルトレンチアプローチ(Dual Trench Approach)技術を利用した微細パターン形成方法を示している。
【００１０】
図1(a)に示されているように、半導体基板10上部に被エッチング層20を形成し、その上部にハードマスク層(図示省略)を形成する。
【００１１】
次は、前記ハードマスク層(図示省略)上部に第1感光膜(図示省略)を形成し、微細パターンの3倍に該当する線幅を画成するマスク50を利用して前記第1感光膜(図示省略)を露光及び現像し、第1感光膜パターン40を形成する。
【００１２】
次は、第1感光膜パターン40をマスクに前記ハードマスク層(図示省略)をエッチングしてハードマスク第1パターン30を形成する。
【００１３】
図1(b)に示されているように、第1感光膜パターン40を除去しハードマスク第1パターン30の上部に第2感光膜(図示省略)を形成した後、前記「図1a」の工程で用いられたマスク50のパターンがハードマスク第1パターン30と交差するよう整列してから露光及び現像工程を行って第2感光膜パターン55を形成する。
【００１４】
このとき、半導体素子の大きさが微細化するほど第2感光膜パターン55をハードマスク第1パターン30に正確に整列させる工程が非常に困難になる。
【００１５】
図1(c)に示されているように、第2感光膜パターン55をマスクにハードマスク第1パターン30をエッチングして微細パターンを画成するハードマスク第 2パターン35を形成する。
【００１６】
次は、第2感光膜パターン55を除去する。
【００１７】
図1(d)に示されているように、ハードマスク第2パターン35をマスクに被エッチング層20をエッチングして微細パターン25を形成する。
【００１８】
このとき、前記「図1(b)」の整列工程が正確に行われなかったので、パターンの線幅が一定でなく形成されたことが分かる。
【００１９】
図2(a)〜(d)は、従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。これらはデュアルラインアプローチ(Dual Line Approach)技術を利用した微細パターン形成方法を示している。
【００２０】
ここで、デュアルラインアプローチ技術は露光装備の工程能力が微細パターンの線幅を具現することができるとしても、パターン等が密集してパターン形成の工程が容易でない時に用いる。
【００２１】
図2(a)に示されているように、半導体基板60の上部に被エッチング層65を形成する。
【００２２】
次に、被エッチング層65の上部に第1ハードマスク層70を形成し、第1ハードマスク層70の上部に第2ハードマスク層(図示省略)を形成する。
【００２３】
次に、前記第2ハードマスク層(図示省略)の上部に第1感光膜(図示省略)を形成する。
【００２４】
その次に、微細パターンの1/2だけ画成されたマスク90を利用した露光及び現像工程を行って第1感光膜パターン85aを形成する。
【００２５】
その次には、第1感光膜パターン85aをマスクに前記第2ハードマスク層(図示省略)をエッチングして第2ハードマスクパターン80を形成する。
【００２６】
図2(b)に示されているように、第1感光膜パターン85aを除去する。
【００２７】
次は、第2ハードマスクパターン80が形成された半導体基板60の上部に第2感光膜(図示省略)を形成する。
【００２８】
その次に、前記「図2(a)」のマスク90が第2ハードマスクパターン80と交差して配列されるよう整列する。その次に、前記第2感光膜(図示省略)に対する露光及び現像工程を行って第2感光膜パターン85bを形成する。
【００２９】
ここで、第2感光膜パターン85bは、第2ハードマスクパターン80と隣接した第2ハードマスクパターン80との間に形成される。
【００３０】
図2(c)に示されているように、第2感光膜パターン85b及び第2ハードマスクパターン80をマスクに第1ハードマスク層70をエッチングして第1ハードマスクパターン75を形成する。
【００３１】
次は、第2感光膜パターン85bを除去し、第1及び第2ハードマスクパターン75、80をマスクに被エッチング層65をエッチングして微細パターン67を形成する。
【００３２】
このとき、前記「図2(b)」の整列工程が正確に行われなかった場合、微細パターン等の間隔が不規則に形成されることがある。
【００３３】
前述のように、従来の技術に係る半導体素子の微細パターン形成方法において、露光装備の解像度の限界により線幅が微細なパターンの形成が困難な問題があり、これを克服するための二重パターニング工程時に2次に亘る露光工程を行いながら誤整合(Mis-align)が発生して半導体素子の形成工程の収率及び信頼性が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
前記問題点を解決するため、本発明は半導体基板の上部に1:2〜1:10の比率で形成されるライン/スペースパターンを形成した後、ラインパターンの側壁にポリシリコン層またはa-C層で形成されるスペーサを形成し、スペーサを微細パターンを画成するハードマスクパターンに利用することにより、微細パターン形成工程の収率及び信頼性を向上させることができるようにする半導体素子の微細パターン形成方法を提供することにその目的がある。
【課題を解決するための手段】
【００３５】
本発明に係る半導体素子の微細パターン形成方法は、
半導体基板上部にハードマスク層及びエッチング静止膜を形成する段階と、
前記エッチング静止膜上部に犠牲酸化膜パターンを形成する段階と、
前記犠牲酸化膜パターンの側壁にスペーサを形成する段階と、
前記犠牲酸化膜パターンを除去する段階と、
前記スペーサをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてハードマスクパターンを形成する段階とを含むことを特徴とする。
【００３６】
本発明に係る半導体素子の微細パターン形成方法は、
半導体基板上部にハードマスク層及びエッチング静止膜を形成する段階と、
セル領域の前記エッチング静止膜上部にライン/スペース形態の犠牲酸化膜パターンを形成する段階と、
前記犠牲酸化膜パターンの側壁にスペーサを形成する段階と、
前記犠牲酸化膜パターンを除去する段階と、
前記エッチング静止膜上部に前記スペーサにより形成されるラインパターンの両端部を露出させる第1感光膜パターンを形成する段階と、
前記第1感光膜パターンをマスクに前記スペーサの露出した部分をエッチングして第1及び第2スペーサパターンを形成する段階と、
前記第1感光膜パターンを除去する段階と、
前記セル領域と隣接した周辺回路領域の前記エッチング静止膜上部にダミーパターンを画成する第2感光膜パターンを形成する段階と、
前記第2感光膜パターン及び前記第1及び第2スペーサパターンをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてエッチング静止パターン及びハードマスクパターンを形成する段階と、
前記第2感光膜パターン及び前記第1及び第2スペーサパターンを除去する段階とを含むことを特徴とする。
【００３７】
本発明に係る半導体素子の微細パターン形成方法は、
半導体基板上部に第1ハードマスク層を形成する段階と、
前記第1ハードマスク層上部にエッチング静止膜及びポリシリコン層を形成する段階と、
前記セル領域のポリシリコン層上部に第2ハードマスクパターンを形成する段階と、
前記第2ハードマスクパターンの側壁にスペーサを形成する段階と、
前記第2ハードマスクパターンを除去する段階と、
前記セル領域に隣接する周辺回路領域の前記ポリシリコン層上部に、ダミーパターンを画成する第1感光膜パターンを形成する段階と、
前記第1感光膜パターン及び前記スペーサをマスクに前記ポリシリコン層をエッチングし、ポリシリコンパターン及びダミーポリシリコンパターンを形成する段階と、
前記第1感光膜パターン及び前記スペーサを除去する段階と、
前記ポリシリコン層上部に前記ポリシリコンパターンの両端部を露出させる第2感光膜パターンを形成する段階と、
前記第2感光膜パターンをマスクに前記ポリシリコンパターン両端部の前記露出した部分をエッチングし、それぞれ分離したポリシリコンラインパターンを形成する段階と、
前記第2感光膜パターンを除去する段階と、
前記ポリシリコンラインパターン及びダミーポリシリコンパターンをマスクに前記エッチング静止膜及び第1ハードマスク層をエッチングする段階と、
前記ポリシリコンラインパターン、ダミーポリシリコンパターン及びエッチング静止膜を除去して第1ハードマスクパターンを形成する段階と、
前記第1ハードマスクパターンをマスクに前記半導体基板をエッチングする段階とを含むことを特徴とする。
【発明の効果】
【００３８】
本発明に係る半導体素子の微細パターン形成方法は、半導体基板上部にライン/スペースパターンを形成した後、ラインパターンの側壁にポリシリコン層またはa-C層で形成されるスペーサを形成し、スペーサを微細パターンを画成するハードマスクパターンに利用することにより、微細パターン形成工程の収率及び信頼性を向上させることができる効果がある。
【発明を実施するための最良の形態】
【００３９】
以下では、本発明の実施形態を図を参照しながら詳しく説明する。
【００４０】
図3(a)〜(d)は、本発明の第1の実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【００４１】
図3(a)に示されているように、半導体基板100の上部に第1ポリシリコン層110を形成する。ここで、第1ポリシリコン層110はハードマスクに用いられる。このとき、第1ポリシリコン層110及び半導体基板100の間にはゲート構成物質層のような被エッチング層が備えられなければならないが、本発明は被エッチング層をエッチングするためのハードマスクパターンを形成することを主目的にするので、ここでは省略する。
【００４２】
次は、第1ポリシリコン層110の上部にエッチング静止膜120を形成し、エッチング静止膜120の上部に犠牲酸化膜130を形成する。このとき、エッチング静止膜120は窒化膜で形成し、犠牲酸化膜130はPE-TEOS膜で形成することが望ましい。
【００４３】
次は、犠牲酸化膜130の上部に第2ポリシリコン層140を形成し、ラインパターンを画成する第1感光膜パターン150を形成する。このとき、第1感光膜パターン150の厚さは800〜1200Åにし、前記ラインパターン：前記ラインパターンの間のスペース線幅の比率は1:2〜1:10となるようにする。
【００４４】
図3(b)に示されているように、第1感光膜パターン150をマスクに第2ポリシリコン層140をエッチングしてラインパターンを画成する第2ポリシリコンパターン145を形成する。
【００４５】
次は、第1感光膜パターン150を除去する。そして、第2ポリシリコンパターン145をマスクに犠牲酸化膜130をエッチングしてラインパターンを画成する犠牲酸化膜パターン135を形成する。
【００４６】
図3(c)に示されているように、犠牲酸化膜パターン135を含む全体上部に第3ポリシリコン層(図示省略)を形成する。その次は、エッチバック(Etch Back)工程を行って犠牲酸化膜パターン135の側壁に前記第3ポリシリコン層(図示省略)を残してスペーサ160を形成する。ここで、スペーサ160のCD(Critical Dimension)が最終に形成される微細パターンの線幅となる。
【００４７】
図3(d)に示されているように、湿式エッチング工程を行って犠牲酸化膜パターン135を除去する。
【００４８】
次は、スペーサ160をマスクにエッチング静止膜120をエッチングしてエッチング静止パターン(図示省略)を形成する。
【００４９】
その次は、スペーサ160及び前記エッチング静止パターン(図示省略)をマスクに第1ポリシリコン層110をエッチングして微細パターンを画成する第1ポリシリコンパターン115を形成する。
【００５０】
その次は、スペーサ160及び前記エッチング静止パターン(図示省略)を除去する。
【００５１】
その次は、第1ポリシリコンパターン115をマスクに半導体基板100をエッチングするか、被エッチング層をエッチングして半導体素子の微細パターンを形成する。
【００５２】
図4(a)〜(g)は、本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図であり、図4(a(i))〜(g(i))は平面図を示したものである。図4(a(ii))〜(g(ii))は、前記図4(a(i))〜(g(i))のX-X'に沿う断面図である。
【００５３】
図4(a)に示されているように、半導体基板200の上部に第1ポリシリコン層210を形成する。ここで、第1ポリシリコン層210はハードマスクに用いられる。このとき、第1ポリシリコン層210及び半導体基板200の間にはゲート構成物質層のような被エッチング層が備えられなければならないが、本発明は被エッチング層をエッチングするためのハードマスクパターンを形成することを主目的にするので、ここでは省略する。
【００５４】
次は、第1ポリシリコン層210の上部にエッチング静止膜220を形成し、エッチング静止膜220の上部に犠牲酸化膜230を形成する。このとき、エッチング静止膜220は窒化膜で形成し、犠牲酸化膜230はPE-TEOS膜で形成するのが望ましい。
【００５５】
その次は、犠牲酸化膜230の上部に第2ポリシリコン層240を形成し、第2ポリシリコン層240の上部にフラッシュゲート(Flash Gate)形態に画成される第1感光膜パターン250を形成する。このとき、第1感光膜パターン250はラインパターンに備えられ、前記ラインパターンの間のスペース線幅252の比率は前記ラインパターン線幅254の3倍となるようにする。
【００５６】
さらに、第1感光膜パターン250の厚さは800〜1200Åであるのが望ましい。
【００５７】
ここで、図4(a)の(i)から見られるように、前記ラインパターンの崩壊を防止するため、一側の端部を「┐」状に折り曲げて形成し、図示されているように矢印の形態に形成するのが安定的である。
【００５８】
図4(b)に示されているように、第1感光膜パターン250をマスクに第2ポリシリコン層240をエッチングしてラインパターンを画成する第2ポリシリコンパターン(図示省略)を形成する。
【００５９】
次は、第1感光膜パターン250を除去し、前記第2ポリシリコンパターン(図示省略)をマスクに犠牲酸化膜230をエッチングしてフラッシュメモリ素子のコントロールゲートパターンを画成する犠牲酸化膜パターン235を形成する。
【００６０】
その次は、犠牲酸化膜パターン235を含む全体上部に第3ポリシリコン層(図示省略)を形成する。その次は、エッチバック(Etch Back)工程を行い、犠牲酸化膜パターン235の側壁に前記第3ポリシリコン層(図示省略)を残してスペーサ260を形成する。ここで、スペーサ260のCD 262が最終に形成される微細パターンの線幅となる。
【００６１】
図4(c)に示されているように、湿式エッチング工程を行って犠牲酸化膜パターン235を除去する。このとき、エッチング静止膜220の上部が一部エッチングされる。
【００６２】
ここで、スペーサ260は第1端部264及び第1端部264と隣接した第2端部266が互いに連結された形態であるのが望ましい。
【００６３】
図4(d)に示されているように、スペーサ260を含むエッチング静止膜220の上部に第2感光膜パターン270を形成する。
【００６４】
このとき、第2感光膜パターン270はスペーサ260により形成されるラインパターンの両端部を露出させる。
【００６５】
図4(d)に示されているように、第2感光膜パターン270をマスクに前記露出したスペーサ260をエッチングする。このとき、エッチング静止膜220はポリシリコンとのエッチング選択比の差が大きいので、下部に形成された第1ポリシリコン層210を安定的に保護することができる。
【００６６】
図4(e)に示されているように、第2感光膜パターン270を除去する。したがって、スペーサ260がそれぞれ分離してフラッシュゲートを画成するスペーサパターン265となるようにする。ここで、スペーサパターン265は1つのスペーサ260が第1スペーサパターン265a及び第2スペーサパターン265bに分離して形成される。
【００６７】
図4(f)に示されているように、それぞれ分離されたスペーサパターン265を含むエッチング静止膜220の上部に、ダミーパターンを画成する第3感光膜パターン280を形成する。ここで、ダミーパターンは半導体基板200の周辺回路領域に備えられ、スペーサパターン265の端部にも備えられる。
【００６８】
図4(g)に示されているように、スペーサパターン265及び第3感光膜パターン280をマスクにエッチング静止膜220及び第1ポリシリコン層210をエッチングする。したがって、フラッシュゲートを画成する第1ポリシリコンパターン215の崩壊を防止するダミーパターン215dが形成される。
【００６９】
次は、第1ポリシリコンパターン215をマスクに半導体基板200をエッチングして微細パターンを形成する。
【００７０】
図5(a)〜(d)は、本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【００７１】
図5(a)に示されているように、半導体基板300の上部に第1のa-C層310を形成する。ここで、第1のa-C層310はハードマスクに用いられる。このとき、第1のa-C層310及び半導体基板300の間にはゲート構成物質層のような被エッチング層が備えられなければならないが、本発明は被エッチング層をエッチングするためのハードマスクパターンを形成することを主目的にするので、ここでは省略する。
【００７２】
次は、第1のa-C層310の上部にエッチング静止膜320を形成し、エッチング静止膜320の上部に第2のa-C層330を形成する。
【００７３】
ここで、エッチング静止膜320は酸化膜であるのが望ましい。
【００７４】
その次は、第2のa-C層330の上部に第1窒化膜340を形成し、第1窒化膜340の上部にライン/スペースパターンを画成する第1感光膜パターン350を形成する。このとき、第1感光膜パターン350の前記ラインパターンと前記ラインパターンとの間のスペース線幅の比率は1:2〜1:10となるようにし、第1感光膜パターン350は800〜1200Åの厚さに形成する。
【００７５】
図5(b)に示されているように、第1感光膜パターン350をマスクに第1窒化膜340をエッチングしてラインパターンを画成する第1窒化膜パターン345を形成する。
【００７６】
次は、第1感光膜パターン350を除去し、第1窒化膜パターン345をマスクに第 2のa-C層330をエッチングしてラインパターンを画成する第2のa-Cパターン335を形成する。
【００７７】
図5(c)に示されているように、第2のa-Cパターン335を含む全体上部に第2窒化膜(図示省略)を形成する。その次は、エッチバック(Etch Back)工程を行い、第2のa-Cパターン335の側壁に前記第2窒化膜(図示省略)を残してスペーサ360を形成する。ここで、スペーサ360のCDが最終に形成された微細パターンの線幅となる。
【００７８】
図5(d)に示されているように、O2プラズマ工程を行って第2のa-Cパターン335を除去する。
【００７９】
次は、スペーサ360をマスクにエッチング静止膜320をエッチングしてエッチング静止パターン(図示省略)を形成する。
【００８０】
その次は、スペーサ360及び前記エッチング静止パターン(図示省略)をマスクに第1のa-C層310をエッチングして微細パターンを画成する第1のa-Cパターン315を形成する。
【００８１】
その次は、スペーサ360及び前記エッチング静止パターン(図示省略)を除去する。
【００８２】
その次は、第1のa-Cパターン315をマスクに半導体基板300をエッチングするか、被エッチング層をエッチングして半導体素子の微細パターンを形成する。
【００８３】
図6(a)〜(h)は、本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図であり、図6(a(i))〜(h(i))は平面図を示したものである。図6(a(ii))〜(h(ii))は、前記図6(a(i))〜(h(i))のX-X'に沿う断面図である。
【００８４】
図6(a)に示されているように、半導体基板400の上部に第1のa-C層410を形成する。ここで、第1のa-C層410はハードマスクに用いられる。このとき、第1のa-C層410及び半導体基板400の間にはゲート構成物質層のような被エッチング層が備えられなければならないが、本発明は被エッチング層をエッチングするためのハードマスクパターンを形成することを主目的にするので、ここでは省略する。
【００８５】
次は、第1のa-C層410の上部にエッチング静止膜420を形成し、エッチング静止膜420の上部にポリシリコン層430を形成する。ここで、エッチング静止膜420は酸化膜で形成するのが望ましい。
【００８６】
次に、ポリシリコン層430の上部に第2のa-C層440を形成する。
【００８７】
その次は、第2のa-C層440の上部に第1窒化膜450を形成し、第1窒化膜450の上部にフラッシュゲート(Flash Gate)形態に画成される第1感光膜パターン460を形成する。このとき、第1感光膜パターン460はラインパターンに備えられ、前記ラインパターンの間のスペース線幅452の比率は前記ラインパターン線幅454の3倍となるようにする。さらに、第1感光膜パターン460の厚さは 800〜1200Åであるのが望ましい。
【００８８】
ここで、図6(a)の(i)から見られるように、前記ラインパターンの崩壊を防止するため、一側の端部を「┐」状に折り曲げて形成し、全体的な形態は図示されているように矢印の形態に形成するのが安定的である。
【００８９】
図6(b)に示されているように、第1感光膜パターン460をマスクに第1窒化膜450をエッチングしてライン/スペースを画成する窒化膜パターン(図示省略)を形成する。
【００９０】
次は、第1感光膜パターン460を除去し、前記窒化膜パターン(図示省略)をマスクに第2のa-C層440をエッチングしてフラッシュゲートを画成する第2のa-Cパターン445を形成する。
【００９１】
その次は、半導体基板400の全面に第2窒化膜(図示省略)を形成する。その次は、エッチバック(Etch Back)工程を行って第2のa-Cパターン445の側壁に前記第2窒化膜(図示省略)を残してスペーサ470を形成する。
ここで、スペーサ470のCD 472が最終に形成されるフラッシュゲートの線幅となる。
【００９２】
図6(c)に示されているように、O2プラズマを利用したエッチング工程を行って第2のa-Cパターン445を除去する。
【００９３】
図6(d)に示されているように、ポリシリコン層430の上部にスペーサ470のエッジ部の「┐」部分と周辺回路の部分にスペーサ470の崩壊を防止するためのダミーパターンを画成する第2感光膜パターン480を形成する。
【００９４】
図6(e)に示されているように、スペーサ470及び第2感光膜パターン480をマスクにポリシリコン層430をエッチングしてポリシリコンパターン435及びダミーポリシリコンパターン435dを形成する。
【００９５】
次は、スペーサ470及び第2感光膜パターン480を除去する。
【００９６】
図6(f)に示されているように、ポリシリコンパターン435及びダミーポリシリコンパターン435dを含む第1のa-C層410の上部にポリシリコンパターン435の両端部を露出させる第3感光膜パターン490を形成する。
【００９７】
図6(g)に示されているように、第3感光膜パターン490をマスクに露出したポリシリコンパターン435をエッチングする。このとき、エッチング静止膜420はポリシリコンとのエッチング選択比の差が大きいので、下部に形成された第1のa-C層410を安定的に保護しながらフラッシュゲートを画成するそれぞれのポリシリコンラインパターン435aに分離することができる。
【００９８】
次は、第3感光膜パターン490を除去する。
【００９９】
図6(h)に示されているように、ポリシリコンラインパターン435a及びダミーポリシリコンパターン435dをマスクにエッチング静止膜420をエッチングしてエッチング静止パターン(図示省略)を形成する。
【０１００】
次に、前記エッチング静止パターン(図示省略)をマスクに第1のa-C層420をエッチングしてフラッシュゲートを画成する第1のa-Cパターン415及びダミーa-Cパターン415dを形成する。
【０１０１】
次は、ポリシリコンパターン435a及びダミーポリシリコンパターン435dを除去し、前記エッチング静止パターン(図示省略)を除去する。
【０１０２】
その次は、第1のa-Cパターン415及びダミーa-Cパターン415dをマスクに半導体基板400をエッチングして微細パターンを形成する。
【０１０３】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【０１０４】
【図１（ａ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図１（ｂ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図１（ｃ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図１（ｄ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図２（ａ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図２（ｂ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図２（ｃ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図２（ｄ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図３（ａ）】本発明の第1の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図３（ｂ）】本発明の第1の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図３（ｃ）】本発明の第1の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図３（ｄ）】本発明の第1の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図４（ａ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｂ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｃ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｄ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｅ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｆ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｇ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図５（ａ）】本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図５（ｂ）】本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図５（ｃ）】本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図５（ｄ）】本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図６（ａ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｂ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｃ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｄ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｅ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｆ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｇ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｈ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【符号の説明】
【０１０５】
100、200、300、400 半導体基板
110、210 第1ポリシリコン層
115、215 第1ポリシリコンパターン
120、220、320、420 エッチング静止膜
130、230 犠牲酸化膜
135、235 犠牲酸化膜パターン
140、240 第2ポリシリコン層
145 第2ポリシリコンパターン
150、250、350、460 第1感光膜パターン
160、260、360、470 スペーサ
215d ダミーパターン
252、452 スペース線幅
254、454 ラインパターン線幅
262、472 CD(critical dimension)
264 第1端部
265 スペーサパターン
265a 第1スペーサパターン
265b 第2スペーサパターン
266 第2端部
270、480 第2感光膜パターン
280、490 第3感光膜パターン
310、410 第1のa-C(amorphous Carbon)層
315、415 第1のa-Cパターン
330、440 第2のa-C層
335、445 第2のa-Cパターン
340、450 第1窒化膜
345 第1窒化膜パターン
415d ダミーa-Cパターン
430 ポリシリコン層
435 ポリシリコンパターン
435a ポリシリコンラインパターン
435d ダミーポリシリコンパターン
【技術分野】
【０００１】
本発明は半導体素子の微細パターン形成方法に関し、露光装備の解像度の限界を克服するため二重パターニング(Double Patterning)工程を行うことにおいて、第1マスク工程と第2マスク工程を整列する工程が容易でなく不良が発生する問題を解決するため、スペーサ形成工程を利用して微細パターンを画成するハードマスクパターンを形成しながら、ハードマスクパターンをポリシリコン層またはa-C(amorphous Carbon)層で形成して半導体素子の微細パターン形成工程の収率及び信頼性を向上させることができるようにする発明に関する。
【背景技術】
【０００２】
最近、半導体素子の極微細化及び高集積化が進められるに伴い、メモリ容量の増加に比例して全体的なチップ(chip)の面積は増加しているが、実際に半導体素子のパターンが形成されるセル(cell)領域の面積は減少している。
【０００３】
したがって、所望のメモリ容量を確保するためには限定されたセル領域内により多いパターンが形成されなければならないので、パターンの線幅(critical dimension)が減少し次第に微細化している。
【０００４】
このように線幅が微細なパターンを形成するため、リソグラフィ工程(Lithography Process)の発展が求められる。
【０００５】
前記リソグラフィ工程とは、基板上部にフォトレジスト(photoresist)を塗布し、365nm、248nm、193nm及び153nmの波長の長さを有する光源を利用して微細パターンが画成された露光マスクを用いてフォトレジストに露光工程を行った後、現像(development)工程を行って微細パターンを画成するフォトレジストパターンを形成する工程である。
【０００６】
このようなリソグラフィ工程は、R = k1×λ / NAのように光源の波長(λ)と開口数(Numerical Aperture:NA)に従ってその解像度(R)が定められる。
【０００７】
前記式でk1は工程定数を意味するが、これは物理的な限界を有するので通常的な方法でその値を減少させることはほとんど不可能であり、短波長を利用する露光装置と共に前記短波長に対して反応性の高いフォトレジスト用物質を新たに開発しなければならないので、短波長以下の線幅を有する微細パターンを形成するのが困難である。
【０００８】
したがって、露光装置の工程能力を考慮したパターンを二重に重畳することにより、微細なパターンが形成され得るようにする二重パターニング工程(Double Patterning Technology)が開発された。
【０００９】
図1(a)〜(d)は、従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。これらはデュアルトレンチアプローチ(Dual Trench Approach)技術を利用した微細パターン形成方法を示している。
【００１０】
図1(a)に示されているように、半導体基板10上部に被エッチング層20を形成し、その上部にハードマスク層(図示省略)を形成する。
【００１１】
次は、前記ハードマスク層(図示省略)上部に第1感光膜(図示省略)を形成し、微細パターンの3倍に該当する線幅を画成するマスク50を利用して前記第1感光膜(図示省略)を露光及び現像し、第1感光膜パターン40を形成する。
【００１２】
次は、第1感光膜パターン40をマスクに前記ハードマスク層(図示省略)をエッチングしてハードマスク第1パターン30を形成する。
【００１３】
図1(b)に示されているように、第1感光膜パターン40を除去しハードマスク第1パターン30の上部に第2感光膜(図示省略)を形成した後、前記「図1a」の工程で用いられたマスク50のパターンがハードマスク第1パターン30と交差するよう整列してから露光及び現像工程を行って第2感光膜パターン55を形成する。
【００１４】
このとき、半導体素子の大きさが微細化するほど第2感光膜パターン55をハードマスク第1パターン30に正確に整列させる工程が非常に困難になる。
【００１５】
図1(c)に示されているように、第2感光膜パターン55をマスクにハードマスク第1パターン30をエッチングして微細パターンを画成するハードマスク第 2パターン35を形成する。
【００１６】
次は、第2感光膜パターン55を除去する。
【００１７】
図1(d)に示されているように、ハードマスク第2パターン35をマスクに被エッチング層20をエッチングして微細パターン25を形成する。
【００１８】
このとき、前記「図1(b)」の整列工程が正確に行われなかったので、パターンの線幅が一定でなく形成されたことが分かる。
【００１９】
図2(a)〜(d)は、従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。これらはデュアルラインアプローチ(Dual Line Approach)技術を利用した微細パターン形成方法を示している。
【００２０】
ここで、デュアルラインアプローチ技術は露光装備の工程能力が微細パターンの線幅を具現することができるとしても、パターン等が密集してパターン形成の工程が容易でない時に用いる。
【００２１】
図2(a)に示されているように、半導体基板60の上部に被エッチング層65を形成する。
【００２２】
次に、被エッチング層65の上部に第1ハードマスク層70を形成し、第1ハードマスク層70の上部に第2ハードマスク層(図示省略)を形成する。
【００２３】
次に、前記第2ハードマスク層(図示省略)の上部に第1感光膜(図示省略)を形成する。
【００２４】
その次に、微細パターンの1/2だけ画成されたマスク90を利用した露光及び現像工程を行って第1感光膜パターン85aを形成する。
【００２５】
その次には、第1感光膜パターン85aをマスクに前記第2ハードマスク層(図示省略)をエッチングして第2ハードマスクパターン80を形成する。
【００２６】
図2(b)に示されているように、第1感光膜パターン85aを除去する。
【００２７】
次は、第2ハードマスクパターン80が形成された半導体基板60の上部に第2感光膜(図示省略)を形成する。
【００２８】
その次に、前記「図2(a)」のマスク90が第2ハードマスクパターン80と交差して配列されるよう整列する。その次に、前記第2感光膜(図示省略)に対する露光及び現像工程を行って第2感光膜パターン85bを形成する。
【００２９】
ここで、第2感光膜パターン85bは、第2ハードマスクパターン80と隣接した第2ハードマスクパターン80との間に形成される。
【００３０】
図2(c)に示されているように、第2感光膜パターン85b及び第2ハードマスクパターン80をマスクに第1ハードマスク層70をエッチングして第1ハードマスクパターン75を形成する。
【００３１】
次は、第2感光膜パターン85bを除去し、第1及び第2ハードマスクパターン75、80をマスクに被エッチング層65をエッチングして微細パターン67を形成する。
【００３２】
このとき、前記「図2(b)」の整列工程が正確に行われなかった場合、微細パターン等の間隔が不規則に形成されることがある。
【００３３】
前述のように、従来の技術に係る半導体素子の微細パターン形成方法において、露光装備の解像度の限界により線幅が微細なパターンの形成が困難な問題があり、これを克服するための二重パターニング工程時に2次に亘る露光工程を行いながら誤整合(Mis-align)が発生して半導体素子の形成工程の収率及び信頼性が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
前記問題点を解決するため、本発明は半導体基板の上部に1:2〜1:10の比率で形成されるライン/スペースパターンを形成した後、ラインパターンの側壁にポリシリコン層またはa-C層で形成されるスペーサを形成し、スペーサを微細パターンを画成するハードマスクパターンに利用することにより、微細パターン形成工程の収率及び信頼性を向上させることができるようにする半導体素子の微細パターン形成方法を提供することにその目的がある。
【課題を解決するための手段】
【００３５】
本発明に係る半導体素子の微細パターン形成方法は、
半導体基板上部にハードマスク層及びエッチング静止膜を形成する段階と、
前記エッチング静止膜上部に犠牲酸化膜パターンを形成する段階と、
前記犠牲酸化膜パターンの側壁にスペーサを形成する段階と、
前記犠牲酸化膜パターンを除去する段階と、
前記スペーサをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてハードマスクパターンを形成する段階とを含むことを特徴とする。
【００３６】
本発明に係る半導体素子の微細パターン形成方法は、
半導体基板上部にハードマスク層及びエッチング静止膜を形成する段階と、
セル領域の前記エッチング静止膜上部にライン/スペース形態の犠牲酸化膜パターンを形成する段階と、
前記犠牲酸化膜パターンの側壁にスペーサを形成する段階と、
前記犠牲酸化膜パターンを除去する段階と、
前記エッチング静止膜上部に前記スペーサにより形成されるラインパターンの両端部を露出させる第1感光膜パターンを形成する段階と、
前記第1感光膜パターンをマスクに前記スペーサの露出した部分をエッチングして第1及び第2スペーサパターンを形成する段階と、
前記第1感光膜パターンを除去する段階と、
前記セル領域と隣接した周辺回路領域の前記エッチング静止膜上部にダミーパターンを画成する第2感光膜パターンを形成する段階と、
前記第2感光膜パターン及び前記第1及び第2スペーサパターンをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてエッチング静止パターン及びハードマスクパターンを形成する段階と、
前記第2感光膜パターン及び前記第1及び第2スペーサパターンを除去する段階とを含むことを特徴とする。
【００３７】
本発明に係る半導体素子の微細パターン形成方法は、
半導体基板上部に第1ハードマスク層を形成する段階と、
前記第1ハードマスク層上部にエッチング静止膜及びポリシリコン層を形成する段階と、
前記セル領域のポリシリコン層上部に第2ハードマスクパターンを形成する段階と、
前記第2ハードマスクパターンの側壁にスペーサを形成する段階と、
前記第2ハードマスクパターンを除去する段階と、
前記セル領域に隣接する周辺回路領域の前記ポリシリコン層上部に、ダミーパターンを画成する第1感光膜パターンを形成する段階と、
前記第1感光膜パターン及び前記スペーサをマスクに前記ポリシリコン層をエッチングし、ポリシリコンパターン及びダミーポリシリコンパターンを形成する段階と、
前記第1感光膜パターン及び前記スペーサを除去する段階と、
前記ポリシリコン層上部に前記ポリシリコンパターンの両端部を露出させる第2感光膜パターンを形成する段階と、
前記第2感光膜パターンをマスクに前記ポリシリコンパターン両端部の前記露出した部分をエッチングし、それぞれ分離したポリシリコンラインパターンを形成する段階と、
前記第2感光膜パターンを除去する段階と、
前記ポリシリコンラインパターン及びダミーポリシリコンパターンをマスクに前記エッチング静止膜及び第1ハードマスク層をエッチングする段階と、
前記ポリシリコンラインパターン、ダミーポリシリコンパターン及びエッチング静止膜を除去して第1ハードマスクパターンを形成する段階と、
前記第1ハードマスクパターンをマスクに前記半導体基板をエッチングする段階とを含むことを特徴とする。
【発明の効果】
【００３８】
本発明に係る半導体素子の微細パターン形成方法は、半導体基板上部にライン/スペースパターンを形成した後、ラインパターンの側壁にポリシリコン層またはa-C層で形成されるスペーサを形成し、スペーサを微細パターンを画成するハードマスクパターンに利用することにより、微細パターン形成工程の収率及び信頼性を向上させることができる効果がある。
【発明を実施するための最良の形態】
【００３９】
以下では、本発明の実施形態を図を参照しながら詳しく説明する。
【００４０】
図3(a)〜(d)は、本発明の第1の実施形態に係る半導体素子のパターン形成方法を示した断面図である。
【００４１】
図3(a)に示されているように、半導体基板100の上部に第1ポリシリコン層110を形成する。ここで、第1ポリシリコン層110はハードマスクに用いられる。このとき、第1ポリシリコン層110及び半導体基板100の間にはゲート構成物質層のような被エッチング層が備えられなければならないが、本発明は被エッチング層をエッチングするためのハードマスクパターンを形成することを主目的にするので、ここでは省略する。
【００４２】
次は、第1ポリシリコン層110の上部にエッチング静止膜120を形成し、エッチング静止膜120の上部に犠牲酸化膜130を形成する。このとき、エッチング静止膜120は窒化膜で形成し、犠牲酸化膜130はPE-TEOS膜で形成することが望ましい。
【００４３】
次は、犠牲酸化膜130の上部に第2ポリシリコン層140を形成し、ラインパターンを画成する第1感光膜パターン150を形成する。このとき、第1感光膜パターン150の厚さは800〜1200Åにし、前記ラインパターン：前記ラインパターンの間のスペース線幅の比率は1:2〜1:10となるようにする。
【００４４】
図3(b)に示されているように、第1感光膜パターン150をマスクに第2ポリシリコン層140をエッチングしてラインパターンを画成する第2ポリシリコンパターン145を形成する。
【００４５】
次は、第1感光膜パターン150を除去する。そして、第2ポリシリコンパターン145をマスクに犠牲酸化膜130をエッチングしてラインパターンを画成する犠牲酸化膜パターン135を形成する。
【００４６】
図3(c)に示されているように、犠牲酸化膜パターン135を含む全体上部に第3ポリシリコン層(図示省略)を形成する。その次は、エッチバック(Etch Back)工程を行って犠牲酸化膜パターン135の側壁に前記第3ポリシリコン層(図示省略)を残してスペーサ160を形成する。ここで、スペーサ160のCD(Critical Dimension)が最終に形成される微細パターンの線幅となる。
【００４７】
図3(d)に示されているように、湿式エッチング工程を行って犠牲酸化膜パターン135を除去する。
【００４８】
次は、スペーサ160をマスクにエッチング静止膜120をエッチングしてエッチング静止パターン(図示省略)を形成する。
【００４９】
その次は、スペーサ160及び前記エッチング静止パターン(図示省略)をマスクに第1ポリシリコン層110をエッチングして微細パターンを画成する第1ポリシリコンパターン115を形成する。
【００５０】
その次は、スペーサ160及び前記エッチング静止パターン(図示省略)を除去する。
【００５１】
その次は、第1ポリシリコンパターン115をマスクに半導体基板100をエッチングするか、被エッチング層をエッチングして半導体素子の微細パターンを形成する。
【００５２】
図4(a)〜(g)は、本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図であり、図4(a(i))〜(g(i))は平面図を示したものである。図4(a(ii))〜(g(ii))は、前記図4(a(i))〜(g(i))のX-X'に沿う断面図である。
【００５３】
図4(a)に示されているように、半導体基板200の上部に第1ポリシリコン層210を形成する。ここで、第1ポリシリコン層210はハードマスクに用いられる。このとき、第1ポリシリコン層210及び半導体基板200の間にはゲート構成物質層のような被エッチング層が備えられなければならないが、本発明は被エッチング層をエッチングするためのハードマスクパターンを形成することを主目的にするので、ここでは省略する。
【００５４】
次は、第1ポリシリコン層210の上部にエッチング静止膜220を形成し、エッチング静止膜220の上部に犠牲酸化膜230を形成する。このとき、エッチング静止膜220は窒化膜で形成し、犠牲酸化膜230はPE-TEOS膜で形成するのが望ましい。
【００５５】
その次は、犠牲酸化膜230の上部に第2ポリシリコン層240を形成し、第2ポリシリコン層240の上部にフラッシュゲート(Flash Gate)形態に画成される第1感光膜パターン250を形成する。このとき、第1感光膜パターン250はラインパターンに備えられ、前記ラインパターンの間のスペース線幅252の比率は前記ラインパターン線幅254の3倍となるようにする。
【００５６】
さらに、第1感光膜パターン250の厚さは800〜1200Åであるのが望ましい。
【００５７】
ここで、図4(a)の(i)から見られるように、前記ラインパターンの崩壊を防止するため、一側の端部を「┐」状に折り曲げて形成し、図示されているように矢印の形態に形成するのが安定的である。
【００５８】
図4(b)に示されているように、第1感光膜パターン250をマスクに第2ポリシリコン層240をエッチングしてラインパターンを画成する第2ポリシリコンパターン(図示省略)を形成する。
【００５９】
次は、第1感光膜パターン250を除去し、前記第2ポリシリコンパターン(図示省略)をマスクに犠牲酸化膜230をエッチングしてフラッシュメモリ素子のコントロールゲートパターンを画成する犠牲酸化膜パターン235を形成する。
【００６０】
その次は、犠牲酸化膜パターン235を含む全体上部に第3ポリシリコン層(図示省略)を形成する。その次は、エッチバック(Etch Back)工程を行い、犠牲酸化膜パターン235の側壁に前記第3ポリシリコン層(図示省略)を残してスペーサ260を形成する。ここで、スペーサ260のCD 262が最終に形成される微細パターンの線幅となる。
【００６１】
図4(c)に示されているように、湿式エッチング工程を行って犠牲酸化膜パターン235を除去する。このとき、エッチング静止膜220の上部が一部エッチングされる。
【００６２】
ここで、スペーサ260は第1端部264及び第1端部264と隣接した第2端部266が互いに連結された形態であるのが望ましい。
【００６３】
図4(d)に示されているように、スペーサ260を含むエッチング静止膜220の上部に第2感光膜パターン270を形成する。
【００６４】
このとき、第2感光膜パターン270はスペーサ260により形成されるラインパターンの両端部を露出させる。
【００６５】
図4(d)に示されているように、第2感光膜パターン270をマスクに前記露出したスペーサ260をエッチングする。このとき、エッチング静止膜220はポリシリコンとのエッチング選択比の差が大きいので、下部に形成された第1ポリシリコン層210を安定的に保護することができる。
【００６６】
図4(e)に示されているように、第2感光膜パターン270を除去する。したがって、スペーサ260がそれぞれ分離してフラッシュゲートを画成するスペーサパターン265となるようにする。ここで、スペーサパターン265は1つのスペーサ260が第1スペーサパターン265a及び第2スペーサパターン265bに分離して形成される。
【００６７】
図4(f)に示されているように、それぞれ分離されたスペーサパターン265を含むエッチング静止膜220の上部に、ダミーパターンを画成する第3感光膜パターン280を形成する。ここで、ダミーパターンは半導体基板200の周辺回路領域に備えられ、スペーサパターン265の端部にも備えられる。
【００６８】
図4(g)に示されているように、スペーサパターン265及び第3感光膜パターン280をマスクにエッチング静止膜220及び第1ポリシリコン層210をエッチングする。したがって、フラッシュゲートを画成する第1ポリシリコンパターン215の崩壊を防止するダミーパターン215dが形成される。
【００６９】
次は、第1ポリシリコンパターン215をマスクに半導体基板200をエッチングして微細パターンを形成する。
【００７０】
図5(a)〜(d)は、本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【００７１】
図5(a)に示されているように、半導体基板300の上部に第1のa-C層310を形成する。ここで、第1のa-C層310はハードマスクに用いられる。このとき、第1のa-C層310及び半導体基板300の間にはゲート構成物質層のような被エッチング層が備えられなければならないが、本発明は被エッチング層をエッチングするためのハードマスクパターンを形成することを主目的にするので、ここでは省略する。
【００７２】
次は、第1のa-C層310の上部にエッチング静止膜320を形成し、エッチング静止膜320の上部に第2のa-C層330を形成する。
【００７３】
ここで、エッチング静止膜320は酸化膜であるのが望ましい。
【００７４】
その次は、第2のa-C層330の上部に第1窒化膜340を形成し、第1窒化膜340の上部にライン/スペースパターンを画成する第1感光膜パターン350を形成する。このとき、第1感光膜パターン350の前記ラインパターンと前記ラインパターンとの間のスペース線幅の比率は1:2〜1:10となるようにし、第1感光膜パターン350は800〜1200Åの厚さに形成する。
【００７５】
図5(b)に示されているように、第1感光膜パターン350をマスクに第1窒化膜340をエッチングしてラインパターンを画成する第1窒化膜パターン345を形成する。
【００７６】
次は、第1感光膜パターン350を除去し、第1窒化膜パターン345をマスクに第 2のa-C層330をエッチングしてラインパターンを画成する第2のa-Cパターン335を形成する。
【００７７】
図5(c)に示されているように、第2のa-Cパターン335を含む全体上部に第2窒化膜(図示省略)を形成する。その次は、エッチバック(Etch Back)工程を行い、第2のa-Cパターン335の側壁に前記第2窒化膜(図示省略)を残してスペーサ360を形成する。ここで、スペーサ360のCDが最終に形成された微細パターンの線幅となる。
【００７８】
図5(d)に示されているように、O2プラズマ工程を行って第2のa-Cパターン335を除去する。
【００７９】
次は、スペーサ360をマスクにエッチング静止膜320をエッチングしてエッチング静止パターン(図示省略)を形成する。
【００８０】
その次は、スペーサ360及び前記エッチング静止パターン(図示省略)をマスクに第1のa-C層310をエッチングして微細パターンを画成する第1のa-Cパターン315を形成する。
【００８１】
その次は、スペーサ360及び前記エッチング静止パターン(図示省略)を除去する。
【００８２】
その次は、第1のa-Cパターン315をマスクに半導体基板300をエッチングするか、被エッチング層をエッチングして半導体素子の微細パターンを形成する。
【００８３】
図6(a)〜(h)は、本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図であり、図6(a(i))〜(h(i))は平面図を示したものである。図6(a(ii))〜(h(ii))は、前記図6(a(i))〜(h(i))のX-X'に沿う断面図である。
【００８４】
図6(a)に示されているように、半導体基板400の上部に第1のa-C層410を形成する。ここで、第1のa-C層410はハードマスクに用いられる。このとき、第1のa-C層410及び半導体基板400の間にはゲート構成物質層のような被エッチング層が備えられなければならないが、本発明は被エッチング層をエッチングするためのハードマスクパターンを形成することを主目的にするので、ここでは省略する。
【００８５】
次は、第1のa-C層410の上部にエッチング静止膜420を形成し、エッチング静止膜420の上部にポリシリコン層430を形成する。ここで、エッチング静止膜420は酸化膜で形成するのが望ましい。
【００８６】
次に、ポリシリコン層430の上部に第2のa-C層440を形成する。
【００８７】
その次は、第2のa-C層440の上部に第1窒化膜450を形成し、第1窒化膜450の上部にフラッシュゲート(Flash Gate)形態に画成される第1感光膜パターン460を形成する。このとき、第1感光膜パターン460はラインパターンに備えられ、前記ラインパターンの間のスペース線幅452の比率は前記ラインパターン線幅454の3倍となるようにする。さらに、第1感光膜パターン460の厚さは 800〜1200Åであるのが望ましい。
【００８８】
ここで、図6(a)の(i)から見られるように、前記ラインパターンの崩壊を防止するため、一側の端部を「┐」状に折り曲げて形成し、全体的な形態は図示されているように矢印の形態に形成するのが安定的である。
【００８９】
図6(b)に示されているように、第1感光膜パターン460をマスクに第1窒化膜450をエッチングしてライン/スペースを画成する窒化膜パターン(図示省略)を形成する。
【００９０】
次は、第1感光膜パターン460を除去し、前記窒化膜パターン(図示省略)をマスクに第2のa-C層440をエッチングしてフラッシュゲートを画成する第2のa-Cパターン445を形成する。
【００９１】
その次は、半導体基板400の全面に第2窒化膜(図示省略)を形成する。その次は、エッチバック(Etch Back)工程を行って第2のa-Cパターン445の側壁に前記第2窒化膜(図示省略)を残してスペーサ470を形成する。
ここで、スペーサ470のCD 472が最終に形成されるフラッシュゲートの線幅となる。
【００９２】
図6(c)に示されているように、O2プラズマを利用したエッチング工程を行って第2のa-Cパターン445を除去する。
【００９３】
図6(d)に示されているように、ポリシリコン層430の上部にスペーサ470のエッジ部の「┐」部分と周辺回路の部分にスペーサ470の崩壊を防止するためのダミーパターンを画成する第2感光膜パターン480を形成する。
【００９４】
図6(e)に示されているように、スペーサ470及び第2感光膜パターン480をマスクにポリシリコン層430をエッチングしてポリシリコンパターン435及びダミーポリシリコンパターン435dを形成する。
【００９５】
次は、スペーサ470及び第2感光膜パターン480を除去する。
【００９６】
図6(f)に示されているように、ポリシリコンパターン435及びダミーポリシリコンパターン435dを含む第1のa-C層410の上部にポリシリコンパターン435の両端部を露出させる第3感光膜パターン490を形成する。
【００９７】
図6(g)に示されているように、第3感光膜パターン490をマスクに露出したポリシリコンパターン435をエッチングする。このとき、エッチング静止膜420はポリシリコンとのエッチング選択比の差が大きいので、下部に形成された第1のa-C層410を安定的に保護しながらフラッシュゲートを画成するそれぞれのポリシリコンラインパターン435aに分離することができる。
【００９８】
次は、第3感光膜パターン490を除去する。
【００９９】
図6(h)に示されているように、ポリシリコンラインパターン435a及びダミーポリシリコンパターン435dをマスクにエッチング静止膜420をエッチングしてエッチング静止パターン(図示省略)を形成する。
【０１００】
次に、前記エッチング静止パターン(図示省略)をマスクに第1のa-C層420をエッチングしてフラッシュゲートを画成する第1のa-Cパターン415及びダミーa-Cパターン415dを形成する。
【０１０１】
次は、ポリシリコンパターン435a及びダミーポリシリコンパターン435dを除去し、前記エッチング静止パターン(図示省略)を除去する。
【０１０２】
その次は、第1のa-Cパターン415及びダミーa-Cパターン415dをマスクに半導体基板400をエッチングして微細パターンを形成する。
【０１０３】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【０１０４】
【図１（ａ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図１（ｂ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図１（ｃ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図１（ｄ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図２（ａ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図２（ｂ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図２（ｃ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図２（ｄ）】従来の技術に係る半導体素子の微細パターン形成方法を示した断面図である。
【図３（ａ）】本発明の第1の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図３（ｂ）】本発明の第1の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図３（ｃ）】本発明の第1の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図３（ｄ）】本発明の第1の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図４（ａ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｂ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｃ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｄ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｅ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｆ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図４（ｇ）】本発明の第2の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図５（ａ）】本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図５（ｂ）】本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図５（ｃ）】本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図５（ｄ）】本発明の第3の実施形態に係る半導体素子の微細パターン形成方法を示した断面図である。
【図６（ａ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｂ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｃ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｄ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｅ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｆ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｇ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【図６（ｈ）】本発明の第4の実施形態に係る半導体素子の微細パターン形成方法を示した平面及び断面図である。
【符号の説明】
【０１０５】
100、200、300、400 半導体基板
110、210 第1ポリシリコン層
115、215 第1ポリシリコンパターン
120、220、320、420 エッチング静止膜
130、230 犠牲酸化膜
135、235 犠牲酸化膜パターン
140、240 第2ポリシリコン層
145 第2ポリシリコンパターン
150、250、350、460 第1感光膜パターン
160、260、360、470 スペーサ
215d ダミーパターン
252、452 スペース線幅
254、454 ラインパターン線幅
262、472 CD(critical dimension)
264 第1端部
265 スペーサパターン
265a 第1スペーサパターン
265b 第2スペーサパターン
266 第2端部
270、480 第2感光膜パターン
280、490 第3感光膜パターン
310、410 第1のa-C(amorphous Carbon)層
315、415 第1のa-Cパターン
330、440 第2のa-C層
335、445 第2のa-Cパターン
340、450 第1窒化膜
345 第1窒化膜パターン
415d ダミーa-Cパターン
430 ポリシリコン層
435 ポリシリコンパターン
435a ポリシリコンラインパターン
435d ダミーポリシリコンパターン
【特許請求の範囲】
【請求項１】
半導体基板上部にハードマスク層及びエッチング静止膜を形成する段階;
前記エッチング静止膜上部に犠牲酸化膜パターンを形成する段階;
前記犠牲酸化膜パターンの側壁にスペーサを形成する段階;
前記犠牲酸化膜パターンを除去する段階; 及び
前記スペーサをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてハードマスクパターンを形成する段階
を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項２】
前記ハードマスク層は、ポリシリコン層またはa-C層であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項３】
前記エッチング静止膜は、窒化膜または酸化膜であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項４】
前記犠牲酸化膜パターンは、酸化膜またはa-C層であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項５】
前記犠牲酸化膜パターンはライン/スペース形態で形成し、前記ライン:スペースの比率は1:2〜1:10であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項６】
前記スペーサは、ポリシリコン層または窒化膜で形成することを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項７】
前記犠牲酸化膜パターンは酸化膜で形成され、前記犠牲膜パターンは湿式エッチングで除去することを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項８】
前記犠牲膜パターンはa-C層で形成し、前記犠牲膜パターンは02プラズマを利用して除去することを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項９】
半導体基板上部にハードマスク層及びエッチング静止膜を形成する段階;
セル領域の前記エッチング静止膜上部にライン/スペース形態の犠牲酸化膜パターンを形成する段階;
前記犠牲酸化膜パターンの側壁にスペーサを形成する段階;
前記犠牲酸化膜パターンを除去する段階;
前記エッチング静止膜上部に、前記スペーサにより形成されるラインパターンの両端部を露出させる第1感光膜パターンを形成する段階;
前記第1感光膜パターンをマスクに前記スペーサの露出した部分をエッチングして第1及び第2スペーサパターンを形成する段階;
前記第1感光膜パターンを除去する段階;
前記セル領域と隣接した周辺回路領域の前記エッチング静止膜上部にダミーパターンを画成する第2感光膜パターンを形成する段階;
前記第2感光膜パターン及び前記第1及び第2スペーサパターンをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてエッチング静止パターン及びハードマスクパターンを形成する段階; 及び
前記第2感光膜パターン及び前記第1及び第2スペーサパターンを除去する段階
を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項１０】
前記ハードマスク層は、ポリシリコン層であることを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
【請求項１１】
前記エッチング静止膜は、窒化膜であることを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
【請求項１２】
前記犠牲酸化膜パターンは、コントロールゲートを画成することを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
【請求項１３】
前記スペーサを形成する段階は、
前記犠牲酸化膜パターンを含む半導体基板上部にスペーサ形成用ポリシリコン層を形成する段階; 及び
エッチバック工程を行い、前記犠牲酸化膜パターンの側壁にポリシリコン層を残してスペーサを形成する段階
をさらに含むことを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
【請求項１４】
前記犠牲酸化膜パターンは、湿式エッチングで除去することを特徴とする請求項6に記載の半導体素子の微細パターン形成方法。
【請求項１５】
半導体基板上部に第1ハードマスク層を形成する段階;
前記第1ハードマスク層上部にエッチング静止膜及びポリシリコン層を形成する段階;
前記セル領域のポリシリコン層上部に第2ハードマスクパターンを形成する段階;
前記第2ハードマスクパターンの側壁にスペーサを形成する段階;
前記第2ハードマスクパターンを除去する段階; 及び
前記セル領域に隣接した周辺回路領域の前記ポリシリコン層上部にダミーパターンを画成する第1感光膜パターンを形成する段階;
前記第1感光膜パターン及び前記スペーサをマスクに前記ポリシリコン層をエッチングし、ポリシリコンパターン及びダミーポリシリコンパターンを形成する段階;
前記第1感光膜パターン及び前記スペーサを除去する段階;
前記ポリシリコン層上部に前記ポリシリコンパターンの両端部を露出させる第2感光膜パターンを形成する段階;
前記第2感光膜パターンをマスクに前記ポリシリコンパターン両端部の前記露出した部分をエッチングし、それぞれ分離したポリシリコンラインパターンを形成する段階;
前記第2感光膜パターンを除去する段階;
前記ポリシリコンラインパターン及びダミーポリシリコンパターンをマスクに前記エッチング静止膜及び第1ハードマスク層をエッチングする段階;
前記ポリシリコンラインパターン、ダミーポリシリコンパターン及びエッチング静止膜を除去して第1ハードマスクパターンを形成する段階; 及び
前記第1ハードマスクパターンをマスクに前記半導体基板をエッチングする段階
を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項１６】
前記第1ハードマスク層及び第2ハードマスクパターンはa-C層で形成することを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項１７】
前記エッチング静止膜は酸化膜であることを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項１８】
前記第2ハードマスクパターンは、コントロールゲートを画成する形状で形成することを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項１９】
前記スペーサを形成する段階は
前記第2ハードマスクパターンを含む前記ポリシリコン層上部にスペーサ形成用窒化膜を形成する段階; 及び
エッチバック工程を行い、前記第2ハードマスクパターン側壁に窒化膜を残してスペーサを形成する段階をさらに含むことを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項２０】
前記第2ハードマスクパターンは、O2プラズマを利用して除去することを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項１】
半導体基板上部にハードマスク層及びエッチング静止膜を形成する段階;
前記エッチング静止膜上部に犠牲酸化膜パターンを形成する段階;
前記犠牲酸化膜パターンの側壁にスペーサを形成する段階;
前記犠牲酸化膜パターンを除去する段階; 及び
前記スペーサをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてハードマスクパターンを形成する段階
を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項２】
前記ハードマスク層は、ポリシリコン層またはa-C層であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項３】
前記エッチング静止膜は、窒化膜または酸化膜であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項４】
前記犠牲酸化膜パターンは、酸化膜またはa-C層であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項５】
前記犠牲酸化膜パターンはライン/スペース形態で形成し、前記ライン:スペースの比率は1:2〜1:10であることを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項６】
前記スペーサは、ポリシリコン層または窒化膜で形成することを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項７】
前記犠牲酸化膜パターンは酸化膜で形成され、前記犠牲膜パターンは湿式エッチングで除去することを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項８】
前記犠牲膜パターンはa-C層で形成し、前記犠牲膜パターンは02プラズマを利用して除去することを特徴とする請求項1に記載の半導体素子の微細パターン形成方法。
【請求項９】
半導体基板上部にハードマスク層及びエッチング静止膜を形成する段階;
セル領域の前記エッチング静止膜上部にライン/スペース形態の犠牲酸化膜パターンを形成する段階;
前記犠牲酸化膜パターンの側壁にスペーサを形成する段階;
前記犠牲酸化膜パターンを除去する段階;
前記エッチング静止膜上部に、前記スペーサにより形成されるラインパターンの両端部を露出させる第1感光膜パターンを形成する段階;
前記第1感光膜パターンをマスクに前記スペーサの露出した部分をエッチングして第1及び第2スペーサパターンを形成する段階;
前記第1感光膜パターンを除去する段階;
前記セル領域と隣接した周辺回路領域の前記エッチング静止膜上部にダミーパターンを画成する第2感光膜パターンを形成する段階;
前記第2感光膜パターン及び前記第1及び第2スペーサパターンをマスクに前記エッチング静止膜及び前記ハードマスク層をエッチングしてエッチング静止パターン及びハードマスクパターンを形成する段階; 及び
前記第2感光膜パターン及び前記第1及び第2スペーサパターンを除去する段階
を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項１０】
前記ハードマスク層は、ポリシリコン層であることを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
【請求項１１】
前記エッチング静止膜は、窒化膜であることを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
【請求項１２】
前記犠牲酸化膜パターンは、コントロールゲートを画成することを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
【請求項１３】
前記スペーサを形成する段階は、
前記犠牲酸化膜パターンを含む半導体基板上部にスペーサ形成用ポリシリコン層を形成する段階; 及び
エッチバック工程を行い、前記犠牲酸化膜パターンの側壁にポリシリコン層を残してスペーサを形成する段階
をさらに含むことを特徴とする請求項9に記載の半導体素子の微細パターン形成方法。
【請求項１４】
前記犠牲酸化膜パターンは、湿式エッチングで除去することを特徴とする請求項6に記載の半導体素子の微細パターン形成方法。
【請求項１５】
半導体基板上部に第1ハードマスク層を形成する段階;
前記第1ハードマスク層上部にエッチング静止膜及びポリシリコン層を形成する段階;
前記セル領域のポリシリコン層上部に第2ハードマスクパターンを形成する段階;
前記第2ハードマスクパターンの側壁にスペーサを形成する段階;
前記第2ハードマスクパターンを除去する段階; 及び
前記セル領域に隣接した周辺回路領域の前記ポリシリコン層上部にダミーパターンを画成する第1感光膜パターンを形成する段階;
前記第1感光膜パターン及び前記スペーサをマスクに前記ポリシリコン層をエッチングし、ポリシリコンパターン及びダミーポリシリコンパターンを形成する段階;
前記第1感光膜パターン及び前記スペーサを除去する段階;
前記ポリシリコン層上部に前記ポリシリコンパターンの両端部を露出させる第2感光膜パターンを形成する段階;
前記第2感光膜パターンをマスクに前記ポリシリコンパターン両端部の前記露出した部分をエッチングし、それぞれ分離したポリシリコンラインパターンを形成する段階;
前記第2感光膜パターンを除去する段階;
前記ポリシリコンラインパターン及びダミーポリシリコンパターンをマスクに前記エッチング静止膜及び第1ハードマスク層をエッチングする段階;
前記ポリシリコンラインパターン、ダミーポリシリコンパターン及びエッチング静止膜を除去して第1ハードマスクパターンを形成する段階; 及び
前記第1ハードマスクパターンをマスクに前記半導体基板をエッチングする段階
を含むことを特徴とする半導体素子の微細パターン形成方法。
【請求項１６】
前記第1ハードマスク層及び第2ハードマスクパターンはa-C層で形成することを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項１７】
前記エッチング静止膜は酸化膜であることを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項１８】
前記第2ハードマスクパターンは、コントロールゲートを画成する形状で形成することを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項１９】
前記スペーサを形成する段階は
前記第2ハードマスクパターンを含む前記ポリシリコン層上部にスペーサ形成用窒化膜を形成する段階; 及び
エッチバック工程を行い、前記第2ハードマスクパターン側壁に窒化膜を残してスペーサを形成する段階をさらに含むことを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【請求項２０】
前記第2ハードマスクパターンは、O2プラズマを利用して除去することを特徴とする請求項15に記載の半導体素子の微細パターン形成方法。
【図１（ａ）】
【図１（ｂ）】
【図１（ｃ）】
【図１（ｄ）】
【図２（ａ）】
【図２（ｂ）】
【図２（ｃ）】
【図２（ｄ）】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図３（ｄ）】
【図４（ａ）】
【図４（ｂ）】
【図４（ｃ）】
【図４（ｄ）】
【図４（ｅ）】
【図４（ｆ）】
【図４（ｇ）】
【図５（ａ）】
【図５（ｂ）】
【図５（ｃ）】
【図５（ｄ）】
【図６（ａ）】
【図６（ｂ）】
【図６（ｃ）】
【図６（ｄ）】
【図６（ｅ）】
【図６（ｆ）】
【図６（ｇ）】
【図６（ｈ）】
【図１（ｂ）】
【図１（ｃ）】
【図１（ｄ）】
【図２（ａ）】
【図２（ｂ）】
【図２（ｃ）】
【図２（ｄ）】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図３（ｄ）】
【図４（ａ）】
【図４（ｂ）】
【図４（ｃ）】
【図４（ｄ）】
【図４（ｅ）】
【図４（ｆ）】
【図４（ｇ）】
【図５（ａ）】
【図５（ｂ）】
【図５（ｃ）】
【図５（ｄ）】
【図６（ａ）】
【図６（ｂ）】
【図６（ｃ）】
【図６（ｄ）】
【図６（ｅ）】
【図６（ｆ）】
【図６（ｇ）】
【図６（ｈ）】
【公開番号】特開２００９−７６９０２（Ｐ２００９−７６９０２Ａ）
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願番号】特願２００８−２２５７４３（Ｐ２００８−２２５７４３）
【出願日】平成２０年９月３日（２００８．９．３）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願日】平成２０年９月３日（２００８．９．３）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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