半導体装置およびその製造方法
【課題】トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供する。
【解決手段】半導体装置７は、半導体基板１および少なくとも１個のトレンチ型キャパシタ１０を具備する。半導体基板１には、少なくとも下部２ｂの内面が凹凸形状に形成されたトレンチ部２が表面から掘り下げられて少なくとも１箇所に形成されている。キャパシタ１０は、半導体基板１との間に容量絶縁膜８を挟んでトレンチ部２の内部に電極用導電体９の一部が設けられて形成されている。
【解決手段】半導体装置７は、半導体基板１および少なくとも１個のトレンチ型キャパシタ１０を具備する。半導体基板１には、少なくとも下部２ｂの内面が凹凸形状に形成されたトレンチ部２が表面から掘り下げられて少なくとも１箇所に形成されている。キャパシタ１０は、半導体基板１との間に容量絶縁膜８を挟んでトレンチ部２の内部に電極用導電体９の一部が設けられて形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型キャパシタを備える半導体装置およびその製造方法に係り、特にトレンチ型キャパシタのトレンチ部がいわゆる選択酸化法（ＬＯＣＯＳプロセス）により半導体基板内に形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般的なトレンチ型キャパシタは、その上部電極、下部電極、および容量絶縁膜の大部分が半導体基板内に設けられている。このような構造からなるトレンチ型キャパシタを形成するためには、その上部電極、下部電極、および容量絶縁膜が設けられる凹部（トレンチ部）を半導体基板に形成する必要がある。半導体基板にトレンチ部を形成する方法としては、例えばＬＯＣＯＳプロセスと称される選択酸化法を用いる方法が提案されている（例えば特許文献１参照）。
【０００３】
ＬＯＣＯＳプロセスにより形成されるトレンチ部は、通常、その下側が上側よりも大径で膨らんだいわゆるボトル形状に形成される。このような形状からなるトレンチ部に形成されるトレンチ型キャパシタの容量を増大させるためには、例えば単純にトレンチ部を大きく形成すればよい。具体的には、次に述べる２通りの方法に大別される。一つはトレンチ部の下側をより大径化させる方法であり、もう一つはトレンチ部全体の深さをより深くする方法である。
【０００４】
ところが、近年は半導体装置の微細化および高集積化が著しい。このため、トレンチ部の下側を単純により大径化させると、互いに隣接し合うトレンチ部同士がショートし易くなる。すなわち、トレンチ部の下側を単純により大径化させると、いわゆるショートマージンが厳しくなり、キャパシタの電気的特性や信頼性が劣化するおそれが高くなる。ひいては、半導体装置全体の電気的特性や信頼性が劣化して不良発生率が高くなり、歩留まりが低下するおそれが高くなる。また、トレンチ部全体の深さを単純により深くしようとしても、デザインルール上の制約が厳しいため、より深いトレンチ部を形成するスペースを確保することが困難である。すなわち、トレンチ部全体の深さを単純により深くすると、半導体装置全体の微細化および高集積化が困難になる。このように、トレンチ型キャパシタの容量を増大させるために単純にトレンチ部を大きく形成しようとすると、様々な問題が生じ易くなる。
【特許文献１】特開平２００４−２４１６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供する。また、そのような半導体装置を効率よく、かつ、容易に製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の一態様に係る半導体装置は、少なくとも下部の内面が凹凸形状に形成されたトレンチ部が表面から掘り下げられて少なくとも１箇所に形成されている半導体基板と、この半導体基板との間に容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部が設けられている少なくとも１個のキャパシタと、を具備することを特徴とするものである。
【０００７】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、半導体基板をその表面から掘り下げて少なくとも１箇所にトレンチ部を形成し、このトレンチ部の内面を覆って第１の絶縁膜を設けた後、この第１の絶縁膜を覆って第２の絶縁膜を設け、前記第１および第２の各絶縁膜のうち少なくとも前記第２の絶縁膜を前記トレンチ部の開口部から所定の深さまで除去して前記第１の絶縁膜を露出させた後、露出された前記第１の絶縁膜を酸化させ、前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜を部分的に除去して前記半導体基板を前記トレンチ部内に部分的に露出させ、前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜、ならびに酸化された前記第１の絶縁膜の下側の前記半導体基板にエッチングを施して、前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜を除去するとともに酸化された前記第１の絶縁膜の下側の前記半導体基板の表面を凹凸形状に形成し、凹凸形状に形成された前記半導体基板の表面および前記トレンチ部内に残されて酸化された前記第１の絶縁膜の表面を覆って容量絶縁膜を設けた後、前記半導体基板および前記第１の絶縁膜との間に前記容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部を設けて少なくとも１個のキャパシタを形成する、ことを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供することができる。また、そのような半導体装置を効率よく、かつ、容易に製造することができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る一実施形態を図１〜図８を参照しつつ説明する。図１〜図６は、それぞれ本実施形態に係る半導体装置の製造工程を示す工程断面図である。図７は、本実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真である。図８は、本実施形態に係る半導体装置を示す断面図である。
【００１０】
本実施形態においては、ＬＯＣＯＳ（Local Oxidation of Sillicon）法と呼ばれる選択酸化法により、カラー（Collar）と呼ばれる絶縁部がトレンチ（Trench）の上部に形成されているトレンチ型キャパシタを備える半導体記憶装置（半導体メモリ）に関して説明する。特に、半導体基板をエッチングしてトレンチ型キャパシタのトレンチを形成する際に、トレンチの内面を形成する半導体基板の露出面を凹凸形状に形成することにより、トレンチの内面の表面積を増やしてトレンチの容量を増加させる技術について説明する。以下、詳しく説明する。
【００１１】
先ず、図１に示すように、半導体基板としてのシリコン基板１をその表面から掘り下げて、少なくとも１箇所にトレンチ部２を形成する。ただし、本実施形態においては、シリコン基板（Ｓｉ基板）１の表面上に絶縁膜としてのＳｉＮ膜３が設けられている。このため、トレンチ部２は、Ｓｉ基板１の内部に形成される際に、併せてＳｉＮ膜３を貫通して形成される。トレンチ部２は、ＳｉＮ膜３およびＳｉ基板１を例えばエッチング法により一括して、あるいはそれぞれ個別に削ることにより形成される。具体的には、Ｓｉ基板１は、図１中Ａで示すＳｉＮ膜３とＳｉ基板１との界面であるＳｉ基板１の表面からトレンチ部２の底部（下端部）までの深さが約７．０μｍとなるまで削られる。それとともに、ＳｉＮ膜３は、図１中Ｂで示すＳｉＮ膜３内におけるトレンチ部２の開口部の大きさが約１３０ｎｍとなるまで削られる。なお、図１中Ｂで示すトレンチ部２の開口部の大きさは、トレンチ部２の開口部の短径に沿って示す大きさである。図示は省略するが、ＳｉＮ膜３内におけるトレンチ部２の開口部の長径の大きさは、約１６０ｎｍに設定される。すなわち、本実施形態においては、トレンチ部２は、その上方から臨む平面視において楕円形状となるように形成される。
【００１２】
次に、図２に示すように、トレンチ部２の内面およびＳｉＮ膜３の表面を覆って第１の絶縁膜４を設ける。本実施形態においては、第１の絶縁膜として不純物がアンドープ（Undope）のアモルファスシリコン層（ａ−Ｓｉ層）４を用いる。アモルファスシリコン層４は、その厚さが約１６ｎｍとなるまでトレンチ部２の内面上およびＳｉＮ膜３の表面上に堆積される。このアモルファスシリコン層４の一部は、後述するように、後工程においてカラー（Collar）と称される酸化膜となる。続けて、アモルファスシリコン層４の表面を覆って第２の絶縁膜５を設ける。図示は省略するが、本実施形態においては、第２の絶縁膜５をＳｉＮ膜およびＳｉＯ2 膜からなる２層構造に構成する。具体的には、アモルファスシリコン層４の表面を覆ってＳｉＮ膜を約１０ｎｍ堆積させた後、ＳｉＮ膜の表面を覆ってＳｉＯ2 膜を約４ｎｍ堆積させる。この第２の絶縁膜５は、後述するように、第２の絶縁膜５により覆われているアモルファスシリコン層４が後工程であるＬＯＣＯＳ法による酸化工程において酸化されるのを防止するバリア（Barrier）膜となる。以下の説明において、第２の絶縁膜をバリア部材５と称することとする。
【００１３】
次に、図３に示すように、Ｓｉ基板１の表面から所定の深さまでバリア部材５を除去してアモルファスシリコン層４を露出させる。具体的には、先ず、バリア部材５を覆ってトレンチ部２の内部全体に図示しないレジスト（Resist）膜を埋め込む。続けて、Ｓｉ基板１の表面から約１．０５μｍの深さまでレジスト膜をエッチバックして、バリア部材５を露出させる。続けて、露出されたバリア部材５を等方性エッチングの一種であるケミカル・ドライ・エッチング（Chemical Dry Etching：ＣＤＥ）法により除去する。この際、併せてトレンチ部２の内部のレジスト膜も除去する。また、図示は省略するが、ＳｉＮ膜３の表面上のレジスト膜、バリア部材５、およびアモルファスシリコン層４も併せて除去する。これにより、図３に示すように、トレンチ部２のＳｉ基板１における開口部が形成されているＳｉ基板１の表面から所定の深さまでアモルファスシリコン層４が露出する。本実施形態においては、図３中Ｃで示す露出されるアモルファスシリコン層４の深さ（長さ）が約１．３μｍとなるように設定して前述したエッチング工程を行う。露出されたアモルファスシリコン層４が後の酸化工程においてカラー（アモルファスシリコン層の酸化膜）となる。そして、図３中Ｃで示すアモルファスシリコン層４の長さがカラーの高さとなる。
【００１４】
次に、図４に示すように、トレンチ部２内に露出したアモルファスシリコン層４にＬＯＣＯＳ法により酸化処理を施す。具体的には、トレンチ部２内に露出したアモルファスシリコン層４に対して、約９５０℃で所定時間ウェット（Wet）酸化を施す。これにより、トレンチ部２内に露出したアモルファスシリコン層４全体を酸化させる。この結果、図４に示すように、トレンチ部２の上部２ａの内側に、絶縁体の一種である酸化物の層（膜）が形成される。すなわち、ＬＯＣＯＳカラープロセスにより、トレンチ部２の開口部付近の内側にアモルファスシリコン層の酸化膜からなるカラー６が形成される。本実施形態のカラー６は、図４中Ｄで示す厚さが約２５ｎｍとなるように形成される。それとともに、カラー６は、図４中Ｅで示す内径が約８０ｎｍとなるように形成される。
【００１５】
次に、図５に示すように、トレンチ部２の内部に残されているバリア部材５およびアモルファスシリコン層４をウェットエッチングにより除去する。ただし、本実施形態においては、トレンチ部２の内部に残されているバリア部材５およびアモルファスシリコン層４を完全に除去せずに、不均一な膜として部分的に残るように除去する。これにより、トレンチ部２の内部にＳｉ基板１を部分的に露出させる。
【００１６】
次に、図６に示すように、トレンチ部２のカラー６が形成されている領域よりも下側の部分であるトレンチ部２の下部２ｂを加工する。具体的には、バリア部材５およびアモルファスシリコン層４からなる不均一な膜が部分的に残った状態でトレンチ部２の下部２ｂに対してＣＤＥ法を施す。すると、トレンチ部２の下部２ｂに残っているバリア部材５およびアモルファスシリコン層４がトレンチ部２の内部から略完全に除去されるとともに、Ｓｉ基板１の表面が削られる。この際、Ｓｉ基板１の表面は、バリア部材５およびアモルファスシリコン層４により覆われている部分とトレンチ部２の内部に露出している部分とが互いに不均一に削られる。この結果、図６に示すように、トレンチ部２の下部２ｂの内面を形成しているＳｉ基板１の表面が不均一な凹凸形状に形成される。それとともに、トレンチ部２の下部２ｂは、トレンチ部２の上部２ａよりも若干膨らんだ形状に形成される。すなわち、トレンチ部２の下部２ｂは、トレンチ部２の上部２ａよりも若干大径に形成される。このようなトレンチ部２の形状は、一般にボトル（Bottle）形状と称される。また、このようなボトル形状のトレンチ部２を形成する際のＣＤＥ工程は、ボトルＣＤＥ（Bottle ＣＤＥ）法と称される。
【００１７】
図７は、これまでの工程に基づいて本発明者らが試作した２本のトレンチ部２の深さ方向に沿った断面を示す写真である。図７に示すように、各トレンチ部２は、その下部２ｂが上部２ａよりも若干広げられたボトル形状に形成されている。それとともに、各トレンチ部２の下部２ｂの内面を形成しているＳｉ基板１の表面は、不均一な凹凸形状に形成されている。
【００１８】
以後、所定の工程を経ることにより、図８に示す所望の構造を有する本実施形態の半導体記憶装置（半導体メモリ）７を得る。すなわち、上部２ａにカラー６が形成されているとともに下部２ｂの内面が不均一な凹凸形状に形成されており、かつ、全体がボトル形状に形成されている４本のトレンチ部２の内部に容量絶縁膜８および電極用導電体９の一部が埋め込まれて形成された、４個のトレンチ型キャパシタ１０を備える半導体メモリ７を得る。各キャパシタ１０は、通常のトレンチ型キャパシタの形成工程を経ることにより形成される。
【００１９】
図８に示すように、半導体メモリ７においては、Ｎ型の導電層１ａの上にＰ型の導電層であるＰウェル１ｂが形成されているＮ型のシリコン基板（Ｎ型Ｓｉ基板）１を用いる。各トレンチ部２は、それらの開口部をＮ型Ｓｉ基板１の表面に形成されているとともに、それらの底部をＮ型導電層１ａ内に達するまでＮ型Ｓｉ基板１の表面から掘下げられてボトル形状に形成されている。各トレンチ部２の開口部付近には、それぞれカラー６が形成されている。各カラー６は、各トレンチ部２の上部２ａにおいて、Ｎ型Ｓｉ基板１の表層部に形成されているＰウェル１ｂからその下方のＮ型導電層１ａ内にかけて形成されている。各トレンチ部２の下部２ｂは、Ｎ型導電層１ａ内に形成されている。この各トレンチ部２の下部２ｂの周囲のＮ型導電層１ａは、いわゆるプレート電極となる。
【００２０】
各トレンチ部２の内部には、トレンチ部２の下部２ｂの内面を形成しているとともに不均一な凹凸形状に形成されているＮ型Ｓｉ基板１の表面、および各トレンチ部２の上部２ａに形成されている各カラー６の表面を覆って、それぞれ容量絶縁膜（キャパシタ絶縁膜、キャパシタ用ゲート酸化膜）８が設けられている。そして、各トレンチ部２の内部には、Ｎ型Ｓｉ基板１および各カラー６との間に各容量絶縁膜８を挟んで電極用導電体９が設けられている。この電極用導電体９は、例えばポリシリコンなどから形成されており、いわゆるストレージノード電極となる。各ストレージノード電極９は、各トレンチ部２の内部からＮ型Ｓｉ基板１の表面上に延ばされて形成されている。このように、本実施形態の半導体メモリ７においては、Ｎ型Ｓｉ基板１、各容量絶縁膜８、および各ストレージノード電極９によって、各トレンチ型キャパシタ１０が構成されている。
【００２１】
また、Ｎ型Ｓｉ基板１の表層部には、互いに隣接するキャパシタ１０同士の間にそれぞれ素子分離領域としてのＳＴＩ（Shallow Trench Isolation）１１が設けられている。各ＳＴＩ１１は、Ｐウェル１ｂよりも浅底に形成されているとともに、隣接する各カラー６の対向し合う側の上部を横切って各トレンチ部２の内部に達して形成されている。また、各キャパシタ１０の上方かつＮ型Ｓｉ基板１の表面上には、複数個のＭＯＳトランジスタ１２が設けられている。各トランジスタ１２は、通常のトランジスタ形成工程を経ることにより形成される。各トランジスタ１２のゲート１３は、それらの上部、下部、および側部を、それぞれ酸化膜等からなる上部ゲート絶縁膜１４ａ、下部ゲート絶縁膜１４ｂ、および側部ゲート絶縁膜１４ｃにより覆われている。各ゲート１３は、例えばポリシリコン等により形成されており、半導体メモリ７のワード線となる。また、Ｎ型Ｓｉ基板１の表層部には、複数箇所にＮ型拡散層１５が形成されている。これら各Ｎ型拡散層１５のうちの幾つかは、各トランジスタ１２のソースあるいはドレインとなる。
【００２２】
また、Ｎ型Ｓｉ基板１の表面上には、各トランジスタ１２および各トレンチ型キャパシタ１０の各ストレージノード電極９等を覆って層間絶縁膜１６が設けられている。層間絶縁膜１６の表面上には配線１７が設けられている。この配線１７は、例えばアルミニウム等により形成されており、半導体メモリ７のビット線となる。配線１７は、層間絶縁膜１６内に設けられているコンタクトプラグ１８により、所定のＮ型拡散層１５と電気的に接続されている。
【００２３】
次に、図９および図１０を参照しつつ、本実施形態に係る半導体装置７に対する比較例としての背景技術に係る半導体装置７の製造工程について説明する。より具体的には、本実施形態に係るトレンチ部２に対する比較例としての背景技術に係るトレンチ部１０３の形成工程について説明する。ただし、カラー１０４を形成するまでは、図１〜図４までの前述した本実施形態に係るトレンチ部２と同様の工程を実施するので、それらの説明を省略する。
【００２４】
先ず、図９に示すように、Ｓｉ基板１０１およびＳｉＮ膜１０２を貫通して形成されたトレンチ部１０３の上部１０３ａにカラー１０４を形成した後、トレンチ部１０３の下部１０３ｂ内に残されている図示しないバリア部材およびアモルファスシリコン層をウェットエッチングにより全て除去する。これにより、トレンチ部１０３の下部１０３ｂの内面を形成するＳｉ基板１０１の内面を全面的に露出させる。
【００２５】
次に、図１０に示すように、トレンチ部１０３の下部１０３ｂに対して前述したボトルＣＤＥ法を施す。これにより、トレンチ部１０３の下部１０３ｂを、トレンチ部１０３の上部１０３ａよりも若干膨らんだ形状に形成する。すなわち、トレンチ部１０３をボトル形状に形成する。ただし、前述した本実施形態と異なり、トレンチ部１０３の下部１０３ｂにはバリア部材およびアモルファスシリコン層が全く残っていないので、トレンチ部１０３の下部１０３ｂの表面は略均一な滑らかな形状に形成される。
【００２６】
図１１は、前述した背景技術に係るトレンチ部１０３の形成工程に基づいて本発明者らが試作した２本のトレンチ部１０３の深さ方向に沿った断面を示す写真である。図１１に示すように、各トレンチ部１０３は、その下部１０３ｂが上部１０３ａよりも若干広げられたボトル形状に形成されている。それとともに、各トレンチ部１０３の下部１０３ｂの内面を形成しているＳｉ基板１０１の表面は、略均一で滑らかな形状に形成されている。以後、図示は省略するが、前述した本実施形態と同様に所定の工程を経ることにより、背景技術に係る半導体メモリを得ることができる。すなわち、上部１０３ａにカラー１０４が形成されているとともに下部１０３ｂの内面が略均一で滑らかな形状に形成されており、かつ、全体がボトル形状に形成されている複数本のトレンチ部１０３の内部に容量絶縁膜および電極用導電体の一部が埋め込まれて形成された、複数個のトレンチ型キャパシタを備える半導体メモリを得る。
【００２７】
次に、図１２および図１３を参照しつつ、本実施形態に係るトレンチ部２と背景技術に係るトレンチ部１０３との相違点について説明する。図１２は、本実施形態に係る半導体装置７に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部１０３の深さ方向に沿った断面を簡略化して模式的に示す断面図である。これに対して、図１３は、本実施形態に係る半導体装置７が備えるトレンチ部２の深さ方向に沿った断面を簡略化して模式的に示す断面図である。
【００２８】
先ず、前述した背景技術に係る比較例において、図１２中Ｘで示すトレンチ部１０３の深さを約７．０μｍに形成する。また、図１２中Ｙで示すカラー１０４の長さ（高さ）を約１．３μｍに形成する。また、図１２中Ｚで示すトレンチ部１０３の下部１０３ｂの短径方向の幅（短径の長さ）を約２５０ｎｍに形成する。さらに、図１２中Ｗで示すトレンチ部１０３の下部１０３ｂの、カラー１０４の外側面からの出っ張りの幅を約５０ｎｍに形成する。
【００２９】
そして、前述した本実施形態に係るトレンチ部２も、比較例に係るトレンチ部１０３と略同じサイズに形成する。具体的には、図１３中Ａで示すトレンチ部２の深さを約７．０μｍに形成する。また、図１３中Ｃで示すカラー６の長さ（高さ）を約１．３μｍに形成する。また、図１２中Ｆで示すトレンチ部２の下部２ｂの短径方向の幅（短径の長さ）を約２５０ｎｍに形成する。さらに、図１３中Ｇで示すトレンチ部２の下部２ｂの内面の凹凸の高さ（幅）を約５０ｎｍに形成する。
【００３０】
このような設定において、本発明者等は、本実施形態に係るトレンチ部２および比較例に係るトレンチ部１０３の両者の内面の表面積をそれぞれ計算して比較した。すると、本実施形態に係るトレンチ部２の内面の表面積は、および比較例に係るトレンチ部１０３の内面の表面積に比べて約１．４１倍となっていたことが分かった。また、図示は省略するが、トレンチ部１０３を用いて形成された比較例に係るトレンチ型キャパシタの容量を本発明者等が計測したところ、約３０ｆＦであった。これに対して、トレンチ部２を用いて形成された本実施形態に係るトレンチ型キャパシタ１０の容量は、約４２．３ｆＦであった。すなわち、本実施形態に係るトレンチ型キャパシタ１０の容量も、比較例に係るトレンチ型キャパシタの容量に比べて約１．４１倍となっていたことが分かった。
【００３１】
以上説明したように、この一実施形態によれば、トレンチ型キャパシタ１０の容量絶縁膜８とＳｉ基板１との界面であるトレンチ部２の下部２ｂの内面を凹凸形状に形成することにより、トレンチ部２のサイズを殆ど大きくすることなく、トレンチ部２の内部の表面積を増大させることができる。ひいては、キャパシタ１０の容量を増大させることができる。すなわち、少なくともトレンチ部２の下部２ｂの内面構造を改良してトレンチ部２の内部の表面積を増大させることにより、通常のＬＯＣＯＳカラープロセスにより形成される従来技術に係るトレンチ型キャパシタよりもキャパシタ容量の大きいトレンチ型キャパシタ１０を形成することができる。したがって、本実施形態に係るトレンチ型キャパシタ１０は、その電気的特性が向上されている。ひいては、トレンチ型キャパシタ１０を備える本実施形態に係る半導体メモリ７も、電気的特性が向上されている。また、トレンチ型キャパシタ１０は、そのサイズが殆ど大きくならないので、半導体メモリ７をはじめとする様々な半導体装置の微細化および高集積化に大きく寄与することができる。
【００３２】
また、このようなキャパシタ容量の大きいトレンチ型キャパシタ１０に用いるトレンチ部２は、先に図４〜図６を参照して説明した本実施形態の各工程に対応する背景技術おける各工程において、ウェットエッチングに用いる薬液を変えるだけで容易に形成することができる。すなわち、本実施形態によれば、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタ１０を効率よく、かつ、容易に製造することができる。ひいては、そのようなトレンチ型キャパシタ１０を備える半導体メモリ７を効率よく、かつ、容易に製造することができる。当然、このような半導体メモリ７は、歩留まりが向上されているとともに、低コストで製造することができる。
【００３３】
なお、本発明に係る半導体装置およびその製造方法は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００３４】
例えば、トレンチ部２は、その下部２ｂが必ずしも上部２ａより大径に形成される必要は無い。トレンチ部２は、その上部２ａと下部２ｂとが略同じ径の大きさからなる一律な垂直形状に形成されても構わない。あるいは、トレンチ部２は、その上部２ａおよび下部２ｂが、開口部側から底部に向かうに連れて径の大きさが徐々に大きくなるテーパー形状に形成されても構わない。さらに、トレンチ部２は、その平面視における形状が必ずしも前述した楕円形状に形成される必要は無い。トレンチ部２は、その平面視における形状が真円形状、長円形状、小判型形状、あるいは四角形等の多角形状等、様々な形状に形成されても構わない。
【図面の簡単な説明】
【００３５】
【図１】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図２】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図３】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図４】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図５】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図６】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図７】一実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真。
【図８】一実施形態に係る半導体装置を示す断面図。
【図９】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置の製造工程を示す工程断面図。
【図１０】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置の製造工程を示す工程断面図。
【図１１】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真。
【図１２】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を簡略化して模式的に示す断面図。
【図１３】一実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を簡略化して模式的に示す断面図。
【符号の説明】
【００３６】
１…Ｓｉ基板（Ｎ型Ｓｉ基板、半導体基板）、２…トレンチ部、２ａ…トレンチ部の上部、２ｂ…トレンチ部の下部、４…アモルファスシリコン層（ａ−Ｓｉ層、第１の絶縁膜）、５…バリア部材（バリア膜、ＳｉＮ膜およびＳｉＯ2 膜の積層膜、第２の絶縁膜）、６…カラー（アモルファスシリコン層の酸化膜、トレンチ部の上部の内側に設けられている絶縁膜）、７…半導体メモリ（半導体装置）、８…容量絶縁膜（キャパシタ絶縁膜、キャパシタ用ゲート酸化膜）９…電極用導電体（ストレージノード電極）、１０…トレンチ型キャパシタ
【技術分野】
【０００１】
本発明は、トレンチ型キャパシタを備える半導体装置およびその製造方法に係り、特にトレンチ型キャパシタのトレンチ部がいわゆる選択酸化法（ＬＯＣＯＳプロセス）により半導体基板内に形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般的なトレンチ型キャパシタは、その上部電極、下部電極、および容量絶縁膜の大部分が半導体基板内に設けられている。このような構造からなるトレンチ型キャパシタを形成するためには、その上部電極、下部電極、および容量絶縁膜が設けられる凹部（トレンチ部）を半導体基板に形成する必要がある。半導体基板にトレンチ部を形成する方法としては、例えばＬＯＣＯＳプロセスと称される選択酸化法を用いる方法が提案されている（例えば特許文献１参照）。
【０００３】
ＬＯＣＯＳプロセスにより形成されるトレンチ部は、通常、その下側が上側よりも大径で膨らんだいわゆるボトル形状に形成される。このような形状からなるトレンチ部に形成されるトレンチ型キャパシタの容量を増大させるためには、例えば単純にトレンチ部を大きく形成すればよい。具体的には、次に述べる２通りの方法に大別される。一つはトレンチ部の下側をより大径化させる方法であり、もう一つはトレンチ部全体の深さをより深くする方法である。
【０００４】
ところが、近年は半導体装置の微細化および高集積化が著しい。このため、トレンチ部の下側を単純により大径化させると、互いに隣接し合うトレンチ部同士がショートし易くなる。すなわち、トレンチ部の下側を単純により大径化させると、いわゆるショートマージンが厳しくなり、キャパシタの電気的特性や信頼性が劣化するおそれが高くなる。ひいては、半導体装置全体の電気的特性や信頼性が劣化して不良発生率が高くなり、歩留まりが低下するおそれが高くなる。また、トレンチ部全体の深さを単純により深くしようとしても、デザインルール上の制約が厳しいため、より深いトレンチ部を形成するスペースを確保することが困難である。すなわち、トレンチ部全体の深さを単純により深くすると、半導体装置全体の微細化および高集積化が困難になる。このように、トレンチ型キャパシタの容量を増大させるために単純にトレンチ部を大きく形成しようとすると、様々な問題が生じ易くなる。
【特許文献１】特開平２００４−２４１６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供する。また、そのような半導体装置を効率よく、かつ、容易に製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の一態様に係る半導体装置は、少なくとも下部の内面が凹凸形状に形成されたトレンチ部が表面から掘り下げられて少なくとも１箇所に形成されている半導体基板と、この半導体基板との間に容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部が設けられている少なくとも１個のキャパシタと、を具備することを特徴とするものである。
【０００７】
また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、半導体基板をその表面から掘り下げて少なくとも１箇所にトレンチ部を形成し、このトレンチ部の内面を覆って第１の絶縁膜を設けた後、この第１の絶縁膜を覆って第２の絶縁膜を設け、前記第１および第２の各絶縁膜のうち少なくとも前記第２の絶縁膜を前記トレンチ部の開口部から所定の深さまで除去して前記第１の絶縁膜を露出させた後、露出された前記第１の絶縁膜を酸化させ、前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜を部分的に除去して前記半導体基板を前記トレンチ部内に部分的に露出させ、前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜、ならびに酸化された前記第１の絶縁膜の下側の前記半導体基板にエッチングを施して、前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜を除去するとともに酸化された前記第１の絶縁膜の下側の前記半導体基板の表面を凹凸形状に形成し、凹凸形状に形成された前記半導体基板の表面および前記トレンチ部内に残されて酸化された前記第１の絶縁膜の表面を覆って容量絶縁膜を設けた後、前記半導体基板および前記第１の絶縁膜との間に前記容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部を設けて少なくとも１個のキャパシタを形成する、ことを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタを備える半導体装置を提供することができる。また、そのような半導体装置を効率よく、かつ、容易に製造することができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る一実施形態を図１〜図８を参照しつつ説明する。図１〜図６は、それぞれ本実施形態に係る半導体装置の製造工程を示す工程断面図である。図７は、本実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真である。図８は、本実施形態に係る半導体装置を示す断面図である。
【００１０】
本実施形態においては、ＬＯＣＯＳ（Local Oxidation of Sillicon）法と呼ばれる選択酸化法により、カラー（Collar）と呼ばれる絶縁部がトレンチ（Trench）の上部に形成されているトレンチ型キャパシタを備える半導体記憶装置（半導体メモリ）に関して説明する。特に、半導体基板をエッチングしてトレンチ型キャパシタのトレンチを形成する際に、トレンチの内面を形成する半導体基板の露出面を凹凸形状に形成することにより、トレンチの内面の表面積を増やしてトレンチの容量を増加させる技術について説明する。以下、詳しく説明する。
【００１１】
先ず、図１に示すように、半導体基板としてのシリコン基板１をその表面から掘り下げて、少なくとも１箇所にトレンチ部２を形成する。ただし、本実施形態においては、シリコン基板（Ｓｉ基板）１の表面上に絶縁膜としてのＳｉＮ膜３が設けられている。このため、トレンチ部２は、Ｓｉ基板１の内部に形成される際に、併せてＳｉＮ膜３を貫通して形成される。トレンチ部２は、ＳｉＮ膜３およびＳｉ基板１を例えばエッチング法により一括して、あるいはそれぞれ個別に削ることにより形成される。具体的には、Ｓｉ基板１は、図１中Ａで示すＳｉＮ膜３とＳｉ基板１との界面であるＳｉ基板１の表面からトレンチ部２の底部（下端部）までの深さが約７．０μｍとなるまで削られる。それとともに、ＳｉＮ膜３は、図１中Ｂで示すＳｉＮ膜３内におけるトレンチ部２の開口部の大きさが約１３０ｎｍとなるまで削られる。なお、図１中Ｂで示すトレンチ部２の開口部の大きさは、トレンチ部２の開口部の短径に沿って示す大きさである。図示は省略するが、ＳｉＮ膜３内におけるトレンチ部２の開口部の長径の大きさは、約１６０ｎｍに設定される。すなわち、本実施形態においては、トレンチ部２は、その上方から臨む平面視において楕円形状となるように形成される。
【００１２】
次に、図２に示すように、トレンチ部２の内面およびＳｉＮ膜３の表面を覆って第１の絶縁膜４を設ける。本実施形態においては、第１の絶縁膜として不純物がアンドープ（Undope）のアモルファスシリコン層（ａ−Ｓｉ層）４を用いる。アモルファスシリコン層４は、その厚さが約１６ｎｍとなるまでトレンチ部２の内面上およびＳｉＮ膜３の表面上に堆積される。このアモルファスシリコン層４の一部は、後述するように、後工程においてカラー（Collar）と称される酸化膜となる。続けて、アモルファスシリコン層４の表面を覆って第２の絶縁膜５を設ける。図示は省略するが、本実施形態においては、第２の絶縁膜５をＳｉＮ膜およびＳｉＯ2 膜からなる２層構造に構成する。具体的には、アモルファスシリコン層４の表面を覆ってＳｉＮ膜を約１０ｎｍ堆積させた後、ＳｉＮ膜の表面を覆ってＳｉＯ2 膜を約４ｎｍ堆積させる。この第２の絶縁膜５は、後述するように、第２の絶縁膜５により覆われているアモルファスシリコン層４が後工程であるＬＯＣＯＳ法による酸化工程において酸化されるのを防止するバリア（Barrier）膜となる。以下の説明において、第２の絶縁膜をバリア部材５と称することとする。
【００１３】
次に、図３に示すように、Ｓｉ基板１の表面から所定の深さまでバリア部材５を除去してアモルファスシリコン層４を露出させる。具体的には、先ず、バリア部材５を覆ってトレンチ部２の内部全体に図示しないレジスト（Resist）膜を埋め込む。続けて、Ｓｉ基板１の表面から約１．０５μｍの深さまでレジスト膜をエッチバックして、バリア部材５を露出させる。続けて、露出されたバリア部材５を等方性エッチングの一種であるケミカル・ドライ・エッチング（Chemical Dry Etching：ＣＤＥ）法により除去する。この際、併せてトレンチ部２の内部のレジスト膜も除去する。また、図示は省略するが、ＳｉＮ膜３の表面上のレジスト膜、バリア部材５、およびアモルファスシリコン層４も併せて除去する。これにより、図３に示すように、トレンチ部２のＳｉ基板１における開口部が形成されているＳｉ基板１の表面から所定の深さまでアモルファスシリコン層４が露出する。本実施形態においては、図３中Ｃで示す露出されるアモルファスシリコン層４の深さ（長さ）が約１．３μｍとなるように設定して前述したエッチング工程を行う。露出されたアモルファスシリコン層４が後の酸化工程においてカラー（アモルファスシリコン層の酸化膜）となる。そして、図３中Ｃで示すアモルファスシリコン層４の長さがカラーの高さとなる。
【００１４】
次に、図４に示すように、トレンチ部２内に露出したアモルファスシリコン層４にＬＯＣＯＳ法により酸化処理を施す。具体的には、トレンチ部２内に露出したアモルファスシリコン層４に対して、約９５０℃で所定時間ウェット（Wet）酸化を施す。これにより、トレンチ部２内に露出したアモルファスシリコン層４全体を酸化させる。この結果、図４に示すように、トレンチ部２の上部２ａの内側に、絶縁体の一種である酸化物の層（膜）が形成される。すなわち、ＬＯＣＯＳカラープロセスにより、トレンチ部２の開口部付近の内側にアモルファスシリコン層の酸化膜からなるカラー６が形成される。本実施形態のカラー６は、図４中Ｄで示す厚さが約２５ｎｍとなるように形成される。それとともに、カラー６は、図４中Ｅで示す内径が約８０ｎｍとなるように形成される。
【００１５】
次に、図５に示すように、トレンチ部２の内部に残されているバリア部材５およびアモルファスシリコン層４をウェットエッチングにより除去する。ただし、本実施形態においては、トレンチ部２の内部に残されているバリア部材５およびアモルファスシリコン層４を完全に除去せずに、不均一な膜として部分的に残るように除去する。これにより、トレンチ部２の内部にＳｉ基板１を部分的に露出させる。
【００１６】
次に、図６に示すように、トレンチ部２のカラー６が形成されている領域よりも下側の部分であるトレンチ部２の下部２ｂを加工する。具体的には、バリア部材５およびアモルファスシリコン層４からなる不均一な膜が部分的に残った状態でトレンチ部２の下部２ｂに対してＣＤＥ法を施す。すると、トレンチ部２の下部２ｂに残っているバリア部材５およびアモルファスシリコン層４がトレンチ部２の内部から略完全に除去されるとともに、Ｓｉ基板１の表面が削られる。この際、Ｓｉ基板１の表面は、バリア部材５およびアモルファスシリコン層４により覆われている部分とトレンチ部２の内部に露出している部分とが互いに不均一に削られる。この結果、図６に示すように、トレンチ部２の下部２ｂの内面を形成しているＳｉ基板１の表面が不均一な凹凸形状に形成される。それとともに、トレンチ部２の下部２ｂは、トレンチ部２の上部２ａよりも若干膨らんだ形状に形成される。すなわち、トレンチ部２の下部２ｂは、トレンチ部２の上部２ａよりも若干大径に形成される。このようなトレンチ部２の形状は、一般にボトル（Bottle）形状と称される。また、このようなボトル形状のトレンチ部２を形成する際のＣＤＥ工程は、ボトルＣＤＥ（Bottle ＣＤＥ）法と称される。
【００１７】
図７は、これまでの工程に基づいて本発明者らが試作した２本のトレンチ部２の深さ方向に沿った断面を示す写真である。図７に示すように、各トレンチ部２は、その下部２ｂが上部２ａよりも若干広げられたボトル形状に形成されている。それとともに、各トレンチ部２の下部２ｂの内面を形成しているＳｉ基板１の表面は、不均一な凹凸形状に形成されている。
【００１８】
以後、所定の工程を経ることにより、図８に示す所望の構造を有する本実施形態の半導体記憶装置（半導体メモリ）７を得る。すなわち、上部２ａにカラー６が形成されているとともに下部２ｂの内面が不均一な凹凸形状に形成されており、かつ、全体がボトル形状に形成されている４本のトレンチ部２の内部に容量絶縁膜８および電極用導電体９の一部が埋め込まれて形成された、４個のトレンチ型キャパシタ１０を備える半導体メモリ７を得る。各キャパシタ１０は、通常のトレンチ型キャパシタの形成工程を経ることにより形成される。
【００１９】
図８に示すように、半導体メモリ７においては、Ｎ型の導電層１ａの上にＰ型の導電層であるＰウェル１ｂが形成されているＮ型のシリコン基板（Ｎ型Ｓｉ基板）１を用いる。各トレンチ部２は、それらの開口部をＮ型Ｓｉ基板１の表面に形成されているとともに、それらの底部をＮ型導電層１ａ内に達するまでＮ型Ｓｉ基板１の表面から掘下げられてボトル形状に形成されている。各トレンチ部２の開口部付近には、それぞれカラー６が形成されている。各カラー６は、各トレンチ部２の上部２ａにおいて、Ｎ型Ｓｉ基板１の表層部に形成されているＰウェル１ｂからその下方のＮ型導電層１ａ内にかけて形成されている。各トレンチ部２の下部２ｂは、Ｎ型導電層１ａ内に形成されている。この各トレンチ部２の下部２ｂの周囲のＮ型導電層１ａは、いわゆるプレート電極となる。
【００２０】
各トレンチ部２の内部には、トレンチ部２の下部２ｂの内面を形成しているとともに不均一な凹凸形状に形成されているＮ型Ｓｉ基板１の表面、および各トレンチ部２の上部２ａに形成されている各カラー６の表面を覆って、それぞれ容量絶縁膜（キャパシタ絶縁膜、キャパシタ用ゲート酸化膜）８が設けられている。そして、各トレンチ部２の内部には、Ｎ型Ｓｉ基板１および各カラー６との間に各容量絶縁膜８を挟んで電極用導電体９が設けられている。この電極用導電体９は、例えばポリシリコンなどから形成されており、いわゆるストレージノード電極となる。各ストレージノード電極９は、各トレンチ部２の内部からＮ型Ｓｉ基板１の表面上に延ばされて形成されている。このように、本実施形態の半導体メモリ７においては、Ｎ型Ｓｉ基板１、各容量絶縁膜８、および各ストレージノード電極９によって、各トレンチ型キャパシタ１０が構成されている。
【００２１】
また、Ｎ型Ｓｉ基板１の表層部には、互いに隣接するキャパシタ１０同士の間にそれぞれ素子分離領域としてのＳＴＩ（Shallow Trench Isolation）１１が設けられている。各ＳＴＩ１１は、Ｐウェル１ｂよりも浅底に形成されているとともに、隣接する各カラー６の対向し合う側の上部を横切って各トレンチ部２の内部に達して形成されている。また、各キャパシタ１０の上方かつＮ型Ｓｉ基板１の表面上には、複数個のＭＯＳトランジスタ１２が設けられている。各トランジスタ１２は、通常のトランジスタ形成工程を経ることにより形成される。各トランジスタ１２のゲート１３は、それらの上部、下部、および側部を、それぞれ酸化膜等からなる上部ゲート絶縁膜１４ａ、下部ゲート絶縁膜１４ｂ、および側部ゲート絶縁膜１４ｃにより覆われている。各ゲート１３は、例えばポリシリコン等により形成されており、半導体メモリ７のワード線となる。また、Ｎ型Ｓｉ基板１の表層部には、複数箇所にＮ型拡散層１５が形成されている。これら各Ｎ型拡散層１５のうちの幾つかは、各トランジスタ１２のソースあるいはドレインとなる。
【００２２】
また、Ｎ型Ｓｉ基板１の表面上には、各トランジスタ１２および各トレンチ型キャパシタ１０の各ストレージノード電極９等を覆って層間絶縁膜１６が設けられている。層間絶縁膜１６の表面上には配線１７が設けられている。この配線１７は、例えばアルミニウム等により形成されており、半導体メモリ７のビット線となる。配線１７は、層間絶縁膜１６内に設けられているコンタクトプラグ１８により、所定のＮ型拡散層１５と電気的に接続されている。
【００２３】
次に、図９および図１０を参照しつつ、本実施形態に係る半導体装置７に対する比較例としての背景技術に係る半導体装置７の製造工程について説明する。より具体的には、本実施形態に係るトレンチ部２に対する比較例としての背景技術に係るトレンチ部１０３の形成工程について説明する。ただし、カラー１０４を形成するまでは、図１〜図４までの前述した本実施形態に係るトレンチ部２と同様の工程を実施するので、それらの説明を省略する。
【００２４】
先ず、図９に示すように、Ｓｉ基板１０１およびＳｉＮ膜１０２を貫通して形成されたトレンチ部１０３の上部１０３ａにカラー１０４を形成した後、トレンチ部１０３の下部１０３ｂ内に残されている図示しないバリア部材およびアモルファスシリコン層をウェットエッチングにより全て除去する。これにより、トレンチ部１０３の下部１０３ｂの内面を形成するＳｉ基板１０１の内面を全面的に露出させる。
【００２５】
次に、図１０に示すように、トレンチ部１０３の下部１０３ｂに対して前述したボトルＣＤＥ法を施す。これにより、トレンチ部１０３の下部１０３ｂを、トレンチ部１０３の上部１０３ａよりも若干膨らんだ形状に形成する。すなわち、トレンチ部１０３をボトル形状に形成する。ただし、前述した本実施形態と異なり、トレンチ部１０３の下部１０３ｂにはバリア部材およびアモルファスシリコン層が全く残っていないので、トレンチ部１０３の下部１０３ｂの表面は略均一な滑らかな形状に形成される。
【００２６】
図１１は、前述した背景技術に係るトレンチ部１０３の形成工程に基づいて本発明者らが試作した２本のトレンチ部１０３の深さ方向に沿った断面を示す写真である。図１１に示すように、各トレンチ部１０３は、その下部１０３ｂが上部１０３ａよりも若干広げられたボトル形状に形成されている。それとともに、各トレンチ部１０３の下部１０３ｂの内面を形成しているＳｉ基板１０１の表面は、略均一で滑らかな形状に形成されている。以後、図示は省略するが、前述した本実施形態と同様に所定の工程を経ることにより、背景技術に係る半導体メモリを得ることができる。すなわち、上部１０３ａにカラー１０４が形成されているとともに下部１０３ｂの内面が略均一で滑らかな形状に形成されており、かつ、全体がボトル形状に形成されている複数本のトレンチ部１０３の内部に容量絶縁膜および電極用導電体の一部が埋め込まれて形成された、複数個のトレンチ型キャパシタを備える半導体メモリを得る。
【００２７】
次に、図１２および図１３を参照しつつ、本実施形態に係るトレンチ部２と背景技術に係るトレンチ部１０３との相違点について説明する。図１２は、本実施形態に係る半導体装置７に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部１０３の深さ方向に沿った断面を簡略化して模式的に示す断面図である。これに対して、図１３は、本実施形態に係る半導体装置７が備えるトレンチ部２の深さ方向に沿った断面を簡略化して模式的に示す断面図である。
【００２８】
先ず、前述した背景技術に係る比較例において、図１２中Ｘで示すトレンチ部１０３の深さを約７．０μｍに形成する。また、図１２中Ｙで示すカラー１０４の長さ（高さ）を約１．３μｍに形成する。また、図１２中Ｚで示すトレンチ部１０３の下部１０３ｂの短径方向の幅（短径の長さ）を約２５０ｎｍに形成する。さらに、図１２中Ｗで示すトレンチ部１０３の下部１０３ｂの、カラー１０４の外側面からの出っ張りの幅を約５０ｎｍに形成する。
【００２９】
そして、前述した本実施形態に係るトレンチ部２も、比較例に係るトレンチ部１０３と略同じサイズに形成する。具体的には、図１３中Ａで示すトレンチ部２の深さを約７．０μｍに形成する。また、図１３中Ｃで示すカラー６の長さ（高さ）を約１．３μｍに形成する。また、図１２中Ｆで示すトレンチ部２の下部２ｂの短径方向の幅（短径の長さ）を約２５０ｎｍに形成する。さらに、図１３中Ｇで示すトレンチ部２の下部２ｂの内面の凹凸の高さ（幅）を約５０ｎｍに形成する。
【００３０】
このような設定において、本発明者等は、本実施形態に係るトレンチ部２および比較例に係るトレンチ部１０３の両者の内面の表面積をそれぞれ計算して比較した。すると、本実施形態に係るトレンチ部２の内面の表面積は、および比較例に係るトレンチ部１０３の内面の表面積に比べて約１．４１倍となっていたことが分かった。また、図示は省略するが、トレンチ部１０３を用いて形成された比較例に係るトレンチ型キャパシタの容量を本発明者等が計測したところ、約３０ｆＦであった。これに対して、トレンチ部２を用いて形成された本実施形態に係るトレンチ型キャパシタ１０の容量は、約４２．３ｆＦであった。すなわち、本実施形態に係るトレンチ型キャパシタ１０の容量も、比較例に係るトレンチ型キャパシタの容量に比べて約１．４１倍となっていたことが分かった。
【００３１】
以上説明したように、この一実施形態によれば、トレンチ型キャパシタ１０の容量絶縁膜８とＳｉ基板１との界面であるトレンチ部２の下部２ｂの内面を凹凸形状に形成することにより、トレンチ部２のサイズを殆ど大きくすることなく、トレンチ部２の内部の表面積を増大させることができる。ひいては、キャパシタ１０の容量を増大させることができる。すなわち、少なくともトレンチ部２の下部２ｂの内面構造を改良してトレンチ部２の内部の表面積を増大させることにより、通常のＬＯＣＯＳカラープロセスにより形成される従来技術に係るトレンチ型キャパシタよりもキャパシタ容量の大きいトレンチ型キャパシタ１０を形成することができる。したがって、本実施形態に係るトレンチ型キャパシタ１０は、その電気的特性が向上されている。ひいては、トレンチ型キャパシタ１０を備える本実施形態に係る半導体メモリ７も、電気的特性が向上されている。また、トレンチ型キャパシタ１０は、そのサイズが殆ど大きくならないので、半導体メモリ７をはじめとする様々な半導体装置の微細化および高集積化に大きく寄与することができる。
【００３２】
また、このようなキャパシタ容量の大きいトレンチ型キャパシタ１０に用いるトレンチ部２は、先に図４〜図６を参照して説明した本実施形態の各工程に対応する背景技術おける各工程において、ウェットエッチングに用いる薬液を変えるだけで容易に形成することができる。すなわち、本実施形態によれば、トレンチ型キャパシタのトレンチ部のサイズを殆ど大きくすることなく、電気的容量の増大が図られたトレンチ型キャパシタ１０を効率よく、かつ、容易に製造することができる。ひいては、そのようなトレンチ型キャパシタ１０を備える半導体メモリ７を効率よく、かつ、容易に製造することができる。当然、このような半導体メモリ７は、歩留まりが向上されているとともに、低コストで製造することができる。
【００３３】
なお、本発明に係る半導体装置およびその製造方法は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００３４】
例えば、トレンチ部２は、その下部２ｂが必ずしも上部２ａより大径に形成される必要は無い。トレンチ部２は、その上部２ａと下部２ｂとが略同じ径の大きさからなる一律な垂直形状に形成されても構わない。あるいは、トレンチ部２は、その上部２ａおよび下部２ｂが、開口部側から底部に向かうに連れて径の大きさが徐々に大きくなるテーパー形状に形成されても構わない。さらに、トレンチ部２は、その平面視における形状が必ずしも前述した楕円形状に形成される必要は無い。トレンチ部２は、その平面視における形状が真円形状、長円形状、小判型形状、あるいは四角形等の多角形状等、様々な形状に形成されても構わない。
【図面の簡単な説明】
【００３５】
【図１】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図２】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図３】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図４】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図５】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図６】一実施形態に係る半導体装置の製造工程を示す工程断面図。
【図７】一実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真。
【図８】一実施形態に係る半導体装置を示す断面図。
【図９】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置の製造工程を示す工程断面図。
【図１０】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置の製造工程を示す工程断面図。
【図１１】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を示す写真。
【図１２】一実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を簡略化して模式的に示す断面図。
【図１３】一実施形態に係る半導体装置が備えるトレンチ部の深さ方向に沿った断面を簡略化して模式的に示す断面図。
【符号の説明】
【００３６】
１…Ｓｉ基板（Ｎ型Ｓｉ基板、半導体基板）、２…トレンチ部、２ａ…トレンチ部の上部、２ｂ…トレンチ部の下部、４…アモルファスシリコン層（ａ−Ｓｉ層、第１の絶縁膜）、５…バリア部材（バリア膜、ＳｉＮ膜およびＳｉＯ2 膜の積層膜、第２の絶縁膜）、６…カラー（アモルファスシリコン層の酸化膜、トレンチ部の上部の内側に設けられている絶縁膜）、７…半導体メモリ（半導体装置）、８…容量絶縁膜（キャパシタ絶縁膜、キャパシタ用ゲート酸化膜）９…電極用導電体（ストレージノード電極）、１０…トレンチ型キャパシタ
【特許請求の範囲】
【請求項１】
少なくとも下部の内面が凹凸形状に形成されたトレンチ部が表面から掘り下げられて少なくとも１箇所に形成されている半導体基板と、
この半導体基板との間に容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部が設けられている少なくとも１個のキャパシタと、
を具備することを特徴とする半導体装置。
【請求項２】
前記半導体基板はシリコンからなるとともに、前記トレンチ部の前記下部は前記シリコン基板が凹凸形状に削られて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチ部の前記下部の径が前記トレンチ部の上部の径よりも大きく形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチ部の上部の内側に絶縁膜が設けられていることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
【請求項５】
半導体基板をその表面から掘り下げて少なくとも１箇所にトレンチ部を形成し、
このトレンチ部の内面を覆って第１の絶縁膜を設けた後、この第１の絶縁膜を覆って第２の絶縁膜を設け、
前記第１および第２の各絶縁膜のうち少なくとも前記第２の絶縁膜を前記トレンチ部の開口部から所定の深さまで除去して前記第１の絶縁膜を露出させた後、露出された前記第１の絶縁膜を酸化させ、
前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜を部分的に除去して前記半導体基板を前記トレンチ部内に部分的に露出させ、
前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜、ならびに酸化された前記第１の絶縁膜の下側の前記半導体基板にエッチングを施して、前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜を除去するとともに酸化された前記第１の絶縁膜の下側の前記半導体基板の表面を凹凸形状に形成し、
凹凸形状に形成された前記半導体基板の表面および前記トレンチ部内に残されて酸化された前記第１の絶縁膜の表面を覆って容量絶縁膜を設けた後、前記半導体基板および前記第１の絶縁膜との間に前記容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部を設けて少なくとも１個のキャパシタを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項１】
少なくとも下部の内面が凹凸形状に形成されたトレンチ部が表面から掘り下げられて少なくとも１箇所に形成されている半導体基板と、
この半導体基板との間に容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部が設けられている少なくとも１個のキャパシタと、
を具備することを特徴とする半導体装置。
【請求項２】
前記半導体基板はシリコンからなるとともに、前記トレンチ部の前記下部は前記シリコン基板が凹凸形状に削られて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチ部の前記下部の径が前記トレンチ部の上部の径よりも大きく形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチ部の上部の内側に絶縁膜が設けられていることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
【請求項５】
半導体基板をその表面から掘り下げて少なくとも１箇所にトレンチ部を形成し、
このトレンチ部の内面を覆って第１の絶縁膜を設けた後、この第１の絶縁膜を覆って第２の絶縁膜を設け、
前記第１および第２の各絶縁膜のうち少なくとも前記第２の絶縁膜を前記トレンチ部の開口部から所定の深さまで除去して前記第１の絶縁膜を露出させた後、露出された前記第１の絶縁膜を酸化させ、
前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜を部分的に除去して前記半導体基板を前記トレンチ部内に部分的に露出させ、
前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜、ならびに酸化された前記第１の絶縁膜の下側の前記半導体基板にエッチングを施して、前記トレンチ部内に残っている前記第２の絶縁膜および前記第２の絶縁膜に覆われている前記第１の絶縁膜を除去するとともに酸化された前記第１の絶縁膜の下側の前記半導体基板の表面を凹凸形状に形成し、
凹凸形状に形成された前記半導体基板の表面および前記トレンチ部内に残されて酸化された前記第１の絶縁膜の表面を覆って容量絶縁膜を設けた後、前記半導体基板および前記第１の絶縁膜との間に前記容量絶縁膜を挟んで前記トレンチ部の内部に電極用導電体の一部を設けて少なくとも１個のキャパシタを形成する、
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−５６４８（Ｐ２００７−５６４８Ａ）
【公開日】平成１９年１月１１日（２００７．１．１１）
【国際特許分類】
【出願番号】特願２００５−１８５３９０（Ｐ２００５−１８５３９０）
【出願日】平成１７年６月２４日（２００５．６．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年１月１１日（２００７．１．１１）
【国際特許分類】
【出願日】平成１７年６月２４日（２００５．６．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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