半導体装置および半導体装置の製造方法
【課題】モールド成型によりパッケージ化されてなる半導体装置において、パッケージからのストレスに起因する半導体デバイスの特性変化のさらなる抑制を図る。
【解決手段】Ｓｉ−ＬＳＩ２０２ａ、２０２ｂ全体をＳｉＯ2膜２０５とＳｉＮ膜２０６とで覆い、２つのＳｉ−ＬＳＩ２０２ａ、２０２ｂ間のＳｉ基板２０１表面に、化合物半導体デバイスからなるホール素子２０８の感磁部を形成する。ホール素子２０８とＳｉ−ＬＳＩ２０２ａ、２０２ｂとを金属配線２１０で接続した後、ＳｉＮ膜２１１、ＳｉＯ2膜２１２を形成して平坦化し、その上にＡｌ配線２１３を形成する。基板上面からみて、Ａｌ配線２１３の、ホール素子２０８と重なる領域にエッチング溶液注入穴２１４を形成しここからエッチング溶液を注入してＡｌ配線２１３の下部のＳｉＯ2膜２１２を除去し中空部２１５を形成する。
【解決手段】Ｓｉ−ＬＳＩ２０２ａ、２０２ｂ全体をＳｉＯ2膜２０５とＳｉＮ膜２０６とで覆い、２つのＳｉ−ＬＳＩ２０２ａ、２０２ｂ間のＳｉ基板２０１表面に、化合物半導体デバイスからなるホール素子２０８の感磁部を形成する。ホール素子２０８とＳｉ−ＬＳＩ２０２ａ、２０２ｂとを金属配線２１０で接続した後、ＳｉＮ膜２１１、ＳｉＯ2膜２１２を形成して平坦化し、その上にＡｌ配線２１３を形成する。基板上面からみて、Ａｌ配線２１３の、ホール素子２０８と重なる領域にエッチング溶液注入穴２１４を形成しここからエッチング溶液を注入してＡｌ配線２１３の下部のＳｉＯ2膜２１２を除去し中空部２１５を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電流センサや位置センサなどの電子部品は、主にプラスチックパッケージの形態で供給されており、例えば、半導体基板上に形成した半導体装置全体をモールド成型することによりパッケージ化されている（例えば、特許文献１参照）。
近年、電流センサや位置センサなどの電子部品に対する検出精度の向上が望まれており、これに応えるために、パッケージ化した最終形態後の特性変動を抑制することが強く求められている。
【０００３】
ところで、このように電子部品をパッケージ化した後の、最終形態後に生じる特性変動の主たる原因は、パッケージのモールド材料の熱収縮や、吸湿によるストレス変化などが挙げられる。
前述のような、特性変動抑制の要望に応えるため、モールド材料を変更すること、すなわち、異種材料間の線膨張係数差の低減、或いは吸湿しにくい材料を選定することにより、モールド材料の熱収縮を抑制する方法、或いは、パッケージに作用する応力をブロックする層を挿入すること、すなわち、応力をブロックする層を挿入することによってホール素子など検出部本体に応力が伝達されることを回避することでパッケージから作用する応力により半導体デバイスの特性変動が生じることを回避する方法などの対策が考えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１０２６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記モールド材料を変更する方法にあっては、線膨張係数が零となるモールド材料は存在せず、また、吸湿の程度の差はあれ、吸湿量が零となるモールド材料も存在しない。したがって、モールド材料を変更する方法を採用したとしても、特性変動の抑制には限界がある。
また、前記ブロック層を挿入する方法にあっては、各種のバッファ層を用いることによりある程度の効果を得ることはできる。しかしながら、パッケージに作用する応力を完全に零にすることは困難である。例えば、超厚膜構造を採用すれば応力低減は可能ではあるが、近年の電子部品に求められている薄型化の流れに逆行するため採用は難しい。
【０００６】
そのため、ストレス変化をより確実に抑制し、特性変動をより低減することの可能な方法が望まれていた。
本発明は、上記未解決の問題に着目してなされたものであり、モールド成型によりパッケージ化される半導体装置において、モールドからの応力による半導体デバイスの特性変動を、より抑制することの可能な半導体装置および半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の請求項１にかかる半導体装置は、半導体基板と、当該半導体基板上に間隔をもって形成され且つ絶縁層からなる２つの段差部と、前記２つの段差部の間の前記半導体基板上に形成されるセンサ素子と、前記２つの段差部に跨がって配置される金属層と、前記金属層と前記センサ素子との間に形成される中空部と、を備える半導体装置であって、全体がモールド成型されていることを特徴としている。
【０００８】
請求項２にかかる半導体装置は、請求項１記載の半導体装置において、前記金属層にエッチング溶液注入穴を有し、前記中空部は、前記エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって形成されることを特徴としている。
請求項３にかかる半導体装置は、前記半導体基板はシリコン基板であり前記センサ素子は前記シリコン基板上に形成される化合物半導体からなる感磁部であって、前記段差部は前記絶縁層内に電子回路を有することを特徴としている。
【０００９】
また、本発明の請求項４にかかるは半導体装置の製造方法は、センサ素子が形成された半導体基板がモールド成型されてなる半導体装置の製造方法であって、前記半導体基板上に形成された前記センサ素子を含む前記半導体基板全面に第１絶縁膜を形成する工程と、前記半導体基板上面からみて前記センサ素子と重なる領域の前記第１絶縁膜を除去し前記センサ素子の周囲に前記第１絶縁膜からなる段差部を形成する工程と、前記センサ素子と電気的に接続され且つ前記段差部上まで引き回される金属配線を形成する工程と、前記金属配線を形成した後、前記半導体基板全面に第１保護膜を形成しさらに当該第１保護膜の上に第２絶縁膜を形成し、その後前記第１保護膜が露出するまで平坦化する工程と、前記第２絶縁膜の上に金属層を形成し、当該金属層の、半導体基板上面からみて前記センサ素子と重なる領域にエッチング溶液注入穴を形成する工程と、前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第２絶縁膜を除去して前記センサ素子の上方に中空部を形成する工程と、前記中空部を形成した後、前記金属層の上に第２保護膜を形成する工程と、を備えることを特徴としている。
【００１０】
また、本発明の請求項５にかかる半導体装置の製造方法は、化合物半導体からなる感磁部と電子回路とが形成されたシリコン基板がモールド成型されてなる半導体装置の製造方法であって、前記シリコン基板上に形成された前記電子回路全体を覆うように第１シリコン酸化膜を形成し当該第１シリコン酸化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、前記シリコン基板全体に第１シリコン窒化膜を形成し当該第１シリコン窒化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、前記シリコン基板が露出した領域に化合物半導体層を形成し当該化合物半導体層をエッチングして前記感磁部を形成する工程と、前記第１シリコン酸化膜および前記第１シリコン窒化膜に前記電子回路および前記感磁部に到達するコンタクト窓を形成し、前記電子回路と前記感磁部とを電気的に接続するための前記コンタクト窓を通る金属配線を形成する工程と、前記シリコン基板全体に第２シリコン窒化膜を形成した後、前記シリコン基板全体に第２シリコン酸化膜を形成し、その後前記第２シリコン窒化膜が露出するまで平坦化する工程と、前記第２シリコン酸化膜の上に金属層を形成し、当該金属層の、シリコン基板上面からみて前記感磁部と重なる領域にエッチング溶液注入穴を形成する工程と、前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第２シリコン酸化膜を除去して前記感磁部の上方に中空部を形成する工程と、前記中空部を形成した後、前記金属層の上に第３シリコン窒化膜を形成する工程と、を備えることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、絶縁層からなる２つの段差部の間の半導体基板上にセンサ素子を設け、２つの段差部に跨がって金属層を形成し、前記センサ素子と前記金属層との間に中空部を設けたため、モールドからのストレス変化による影響がセンサ素子に伝達されることを抑制することができ、すなわち半導体装置の特性変化を抑制することができる。
特に、金属層にエッチング溶液注入穴を設け、エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって中空部を形成するため、中空部を容易に形成することができる。
【００１２】
また、半導体基板としてのシリコン基板上に、センサ素子として化合物半導体からなる感磁部を設け、段差部を形成する絶縁層内に電子回路を配置したため、感磁部と電子回路とから構成される半導体装置において、そのモールドからのストレス変化による特性変動を抑制することができるとともに、感磁部および電子回路を効率よく配置することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態を示すホールＩＣの断面模式図である。
【図２】ホールＩＣの製造工程の一例を示す図である。
【図３】図２の製造工程の続きである。
【図４】ホール素子およびＡｌ配線との関係を表す説明図である。
【図５】ホール素子およびＡｌ配線との関係を表す説明図である。
【図６】本発明の一実施形態を示すホール素子の断面模式図である。
【図７】ホール素子の製造工程の一例を示す図である。
【図８】図７の製造工程の続きである。
【図９】図８の製造工程の続きである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。
まず、第１の実施の形態を説明する。
この第１の実施の形態は、半導体素子としてのホール素子と、ホール素子の周辺回路を構成するＣＭＯＳなどを有するＬＳＩと、が１チップ化されたホールＩＣに適用したものである。
【００１５】
図１は、本発明の一実施形態にかかるホールＩＣ１の構成を示す断面模式図である。
図１において、２０１はＳｉ基板、２０２ａ、２０２ｂはＳｉ基板２０１上に形成されたＳｉ−ＬＳＩ、２０８は半導体素子としての化合物半導体デバイスからなるホール素子の感磁部（以後、この感磁部をホール素子という）、２１０はＳｉ−ＬＳＩ２０２用の金属配線２０４ａとホール素子２０８とを電気的に接続するための金属配線、２１２は層間絶縁膜としてのシリコン酸化膜（以下、ＳｉＯ2膜ともいう）、２１３はストレス低減用のメタル板としても機能する、Ｓｉ−ＬＳＩ用のＡｌ配線、２１５はＡｌ配線２１３の下部のＳｉＯ2膜２１２内に形成される中空部である。
【００１６】
図２および図３は、図１のホールＩＣ１の製造工程を示す図である。
まず、Ｓｉ基板２０１を用意し、このＳｉ基板２０１上にＳｉ−ＬＳＩ２０２ａ、２０２ｂを形成し、各Ｓｉ−ＬＳＩ２０２ａ、２０２ｂ用の、例えば、２層の金属配線のうちの下層の金属配線２０３ａ、２０３ｂを形成し、ついで上層の金属配線２０４ａ、２０４ｂを形成した後、ＳｉＯ2膜２０５を形成する（図２（ａ））。なお、金属配線は２層に限るものではなく任意数の金属配線を設けてよい。
【００１７】
次に、リソグラフィー技術およびドライエッチング技術を用いて、後に化合物半導体デバイスとしてのホール素子２０８を形成するためのＳｉ基板２０１表面の所望の領域に存在するＳｉＯ2膜２０５を除去し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂが形成されている場所以外の領域でＳｉ基板２０１表面を露出させる（図２（ｂ））。
例えば図４（ａ）に示すように、４つのＳｉ−ＬＳＩが形成されている場合には、これらＳｉ−ＬＳＩどうしの間の領域Ａ１を露出させる。つまり、後の工程でホール素子２０８を形成したときに、ホール素子２０８の両側にＳｉ−ＬＳＩが配置されるように、ホール素子２０８の形成領域を確保する。
【００１８】
次に、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂの保護膜となるＳｉＮ膜２０６を、プラズマＣＶＤ装置を用いて基板全面に形成する。そして、ＳｉＮ膜２０６とＳｉ基板２０１とが接するエリアのうち、所望のエリア上に存在するＳｉＮ膜２０６を、リソグラフィー技術およびドライエッチング技術を用いて除去する（図２（ｃ））。
次に、このＳｉ基板をフッ化水素（ＨＦ）溶液に浸漬し、基板表面の自然酸化膜を除去するとともに、露出している基板表面のＳｉ原子を水素原子にて終端させる。
【００１９】
次に、ＭＢＥ装置の成長室内をＡｓ雰囲気状態にした後に、基板をＭＢＥ成長室内へ導入し、露出したＳｉ基板表面のＳｉ原子を終端している水素原子が基板表面から脱離しない温度まで基板を昇温させた後、化合物半導体膜の成長を開始し、ＩｎＳｂ膜２０７を形成する（図２（ｄ））。例えばＩｎＳｂ膜２０７のトータル膜厚を約０．７μｍとした。その後、基板温度を低下させ、基板をＭＢＥ装置から取り出した。
【００２０】
このＩｎＳｂ膜２０７は基板全面に形成されるため、リソグラフィー技術およびエッチング技術を用いて所望の形状に加工し、化合物半導体デバイスを形成する（図２（ｅ））。ここでは、図４（ａ）に示すように、前記ホール素子２０８の形成領域として確保した領域Ａ１に、基板上面からみて十字型形状に加工を行い、ホール素子２０８を形成する。
【００２１】
次に、基板全面に保護膜としてＳｉＮ膜２０９を形成した後、リソグラフィー技術およびエッチング技術を用いて、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂとホール素子２０８の上部を覆うように存在するＳｉＮ膜２０９のうち所望のエリアだけ除去し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂとホール素子２０８との電気的導通をとるためのコンタクト窓２０９ａ、２０９ｂをそれぞれ設ける（図２（ｆ））。
【００２２】
次に、スパッタリング技術を用いて、例えばＴｉ、Ｐｔ、Ａｕなどからなる金属配線２１０を形成し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂとホール素子２０８とを電気的に接続する（図２（ｇ））。
この金属配線２１０の形状加工は、例えば、露光・現像後のレジストを基板上に形成した後、金属配線材料をスパッタリング技術により基板全面に形成し、その後、剥離液中にてリフトオフ法により、所望の金属配線パターンを形成する。なお、これに限るものではなく、一般的に行われる配線形成方法、すなわち、まずスパッタリング法により基板全面に金属配線を形成した後、リソグラフィー技術およびエッチング技術を用いて金属配線パターンを形成してもよい。
【００２３】
次に、基板全面に保護膜としてＳｉＮ膜２１１を形成した後、さらに基板全面に層間絶縁膜としてのＳｉＯ2膜２１２を形成してＣＭＰ平坦化処理を行い、ＳｉＮ膜２１１が露出するまで基板全面を平坦化する（図３（ａ））。
次に、ＣＭＰ平坦化処理後のＳｉＮ膜２１１の上に、Ｓｉ−ＬＳＩ２０２ａ、２０２の駆動制御用のＡｌ層からなるＡｌ配線２１３を形成し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂのそれぞれの金属配線と接続する。なお、ここでは、Ａｌからなる配線を形成した場合について説明したが、Ａｌに限るものではなく、Ｃｕなどその他の金属配線であっても適用できる。
【００２４】
さらに、Ａｌ配線２１３を、図３（ｂ）、図４（ｂ）に示すように、基板上面からみて少なくとも前記ホール素子２０８を含む平面視方形領域ＡＲ１にも形成する。
そして、図３（ｂ）、図４（ｃ）に示すように、Ａｌ配線２１３の、基板上面からみてホール素子２０８と重なる領域内に、リソグラフィー技術を用いて、後述のエッチング溶液注入用の円形の微細なエッチング溶液注入穴２１４を複数形成する。このエッチング溶液注入穴２１４の大きさは、溶液注入が可能な程度の穴であればよく例えば、直径０．５μｍ程度に形成される。また、エッチング溶液注入穴２１４の数は、後述の中空部２１５として十分な中空の領域が形成される程度の数であればよい。なお、図３（ｂ）では、エッチング溶液注入穴２１４は４つしかないが、実際には多数形成されている。
【００２５】
次に、基板全面にレジスト膜を形成した後、Ａｌ配線２１３が形成された領域のレジスト膜を除去して、Ａｌ配線２１３を除く領域にマスクパターン（図示せず）を形成した後、Ａｌ配線２１３に形成したエッチング溶液注入穴２１４からＨＦ系のエッチング溶液を注入してウェットエッチングを行う。つまり、Ａｌ配線２１３の下層に存在するＳｉＯ2膜２１２をウェットエッチングして中空部２１５を形成する（図３（ｃ））。
【００２６】
ここで、図４（ｃ）に示すようにエッチング溶液注入穴２１４を、ホール素子２０８と重なるＡｌ配線２１３の領域に形成しているため、前記中空部２１５は、図４（ｄ）に示すように、基板上面からみてホール素子２０８と重なる領域に形成されることになる。
ウェットエッチング終了後、プラズマＣＶＤによりＡｌ配線２１３の上に保護膜としてのＳｉＮ膜２１６を形成する。例えばこのＳｉＮ膜２１６を１μｍ程度の膜厚に形成することによって、ＳｉＮ膜２１６が横に成長し、Ａｌ配線２１３に形成されている直径０．５μｍ程度のエッチング溶液注入穴２１４は封止されることになる。
【００２７】
さらに、ＳｉＮ膜２１６上の基板全面に、高分子バッファ層としての感光性ポリイミドＰＩＭＥＬ（登録商標 旭化成イーマテリアルズ株式会社製）からなるバッファ層２１７を例えば、スピン塗布、露光、現像により成膜しバッファ層２１７を形成する（図３（ｄ））。なお、バッファ層２１７は、感光性ポリイミドＰＩＭＥＬに限るものではなく、ポリアミド、感光性シリコンなどの有機性の高分子バッファ層であれば適用することができる。また、バッファ層２１７は、必ずしも基板全面に形成する必要はなく、基板上面からみて少なくともホール素子２０８と重なる領域に形成すればよい。
【００２８】
そして、ＰＡＤ開口用のパターニングを行い、例えば金属配線２０４ａ、２０４ｂに到達するまでエッチングを行ってＰＡＤを形成する。これにより、ウェハが完成する。
ついで、Ｓｉ基板２０１をダイシングしてチップに分割した後、ダイボンディングし、ＰＡＤとリードフレームとをワイヤボンディングした後、図１に示すように、全体をトランスファモールド法によりモールドして樹脂パッケージ２１８を形成する。なお、図１において、２２０はリードフレーム、２２１はモールド樹脂である。以上によりホール素子２０８および複数のＳｉ−ＬＳＩを備えた半導体チップからなるホールＩＣ１が完成する。
【００２９】
本実施形態におけるホールＩＣ１は、図１に示すように、ホール素子２０８の上方にＡｌ配線２１３によって中空部２１５が形成されている。
このため、仮に、この樹脂パッケージ２１８にストレス変化が生じたとしても、Ａｌ配線２１３および中空部２１５によって、ストレス変化がホール素子２０８自体に伝達されることを抑制することができる。したがって、ストレス変化によりホール素子２０８の特性変化が生じることを抑制することができる。
【００３０】
特に、化合物半導体デバイスとしてのホール素子と、複数のＳｉ−ＬＳＩとを同一チップ内に形成した場合には、例えばＳｉ−ＬＳＩ２０２ａ、２０２ｂと、これらＳｉ−ＬＳＩ２０２ａ、２０２ｂの間に配置されるホール素子２０８とは、高さに差がある。このため、ホール素子２０８の上方に、高さを調整するための、ＳｉＯ2膜２１２からなる厚い膜が形成されることになる。この比較的厚いＳｉＯ2膜２１２が形成される領域に中空部２１５を設けているため、中空部２１５を設けたことによりホールＩＣ１の半導体チップの大きさが増大することはない。また、Ａｌ配線２１３は、本来、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂ用の金属配線として有しているものであって、Ａｌ配線２１３の形状をホール素子２０８に対応するように異ならせるだけでよいため、本来形成されるＡｌ配線２１３を利用して中空部２１５を形成することによって、その分、処理工程の増加を抑制することができる。
【００３１】
また、化合物半導体デバイスからなるホール素子は、シリコンホール素子に比較して感度が高いため、化合物半導体デバイスからなるホール素子２０８を用い、ホール素子２０８と周辺回路からなる複数のＳｉ−ＬＳＩとを１チップ上に形成することによって、小型化且つ高感度のホールＩＣを実現することができるとともに、さらに特性変化の少ないホールＩＣを形成することができる。
【００３２】
なお、上記第１の実施の形態においては、図４（ｂ）および（ｃ）に示すように、十字型形状のホール素子２０８を含む平面視方形領域ＡＲ１にＡｌ配線２１３を形成し、ホール素子２０８と重なる領域にエッチング溶液注入穴２１４を形成した場合について説明したがこれに限るものではない。例えば、図５（ａ）に示すように、十字型形状のホール素子２０８のうち、出力短冊２０８outと、入力短冊２０８inおよび出力短冊２０８outが交差する部分とを含む平面視方形領域ＡＲ２にＡｌ配線２１３を形成し、ホール素子２０８と重なる領域にエッチング溶液注入穴２１４を形成するようにしてもよい。また、図５（ｂ）に示すように、入力短冊２０８inと出力短冊２０８outとが交差する領域を含む平面視方形領域ＡＲ３のみに形成するようにしてもよい。要は、入力短冊２０８inと出力短冊２０８outとが交差する領域を少なくとも含む平面視方形領域に形成すればよい。
【００３３】
また、上記第１の実施の形態においては、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂ用の金属配線であるＡｌ配線２１３を、ホール素子２０８を含む平面視方形領域ＡＲ１にも形成するようにした場合について説明したがこれに限るものではない。例えば、Ａｌ配線２１３とは別に、新たにホール素子２０８を含む平面視方形領域ＡＲ１に金属層を設けるようにしてもよく、要は、ＳｉＯ2膜２１２の、基板上面からみてホール素子２０８と重なる領域に金属層を設けるようにすればよい。
また、上記実施の形態においては、ホール素子を備えたホールＩＣを形成する場合について説明したがこれに限るものではなく、ホール素子を備えた他の回路であっても適用することができる。
【００３４】
ここで、上記第１の実施の形態において、シリコン基板２０１が半導体基板に対応し、前記Ｓｉ−ＬＳＩ２０２ａ、２０２ｂを内部に有するＳｉＯ2膜２０５が段差部に対応し、ホール素子２０８がセンサ素子および感磁部に対応し、Ａｌ配線２１３が金属層に対応し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂが電子回路に対応している。
また、ＳｉＯ2膜２０５が第１シリコン酸化膜に対応し、ＳｉＮ膜２０６が第１シリコン窒化膜に対応し、ＳｉＮ膜２１１が第２シリコン窒化膜に対応し、ＳｉＯ2膜２１２が第２シリコン酸化膜に対応し、ＳｉＮ膜２１６が第３シリコン窒化膜に対応している。
【００３５】
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、本発明を、半導体素子としてホール素子に適用したものである。
図６は、本発明の一実施形態にかかる、ホール素子２からなる半導体チップの断面模式図である。
図６において、４０１はＳｉ基板、４０３はＳｉ基板４０１上に形成された化合物半導体デバイスからなるホール素子の感磁部（以後、この感磁部をホール素子という）、４０５はシリコン酸化膜、４０７は金属配線、４０８は保護膜としてのシリコン窒化膜（以下、ＳｉＮ膜ともいう）、４０９は層間絶縁膜としてのシリコン酸化膜（以下、ＳｉＯ2膜ともいう）、４１０はストレス低減用のメタル板として機能するＡｌ層、４１３はＡｌ層４１０の下部のＳｉＯ2膜４０９内に形成される中空部、４１４は保護膜、４２１はＰＡＤ４２２を介して金属配線４０７とリードフレーム４２３とを接続するボンディングワイヤ、４２４は樹脂モールドされてなる樹脂パッケージである。
【００３６】
図７から図９は、図６のホール素子２の製造工程を示す図である。
まず、Ｓｉ基板４０１を用意し、上記第１の実施の形態と同様の手順で、Ｓｉ基板４０１上に化合物半導体膜を成長させＩｎＳｂ膜を形成する。そして、リソグラフィー技術およびエッチング技術を用いて所望の形状に加工し、化合物半導体デバイスとしての十字型のホール素子４０３を形成する（図７（ａ））。
次に、基板全面に保護膜としてＳｉＮ膜４０４を形成し、リソグラフィー技術およびエッチング技術を用いてホール素子４０３を除く部分のＳｉＮ膜４０４を除去した後、基板全面に層間絶縁膜としてのＳｉＯ2膜４０５を形成する（図７（ｂ）。
次に、基板上面からからみてホール素子４０３の形成領域と重なる領域のＳｉＯ2膜４０５を除去するためのマスクパターン４０６を形成する（図７（ｃ））。
【００３７】
そして、このマスクパターン４０６を用いてホール素子４０３の上方のＳｉＯ2膜４０５を除去して、ホール素子４０３部分のＳｉＮ膜４０４を露出させ、ＳｉＮ膜４０４をエッチングしてホール素子４０３のコンタクトホール４０４ａを形成する（図７（ｄ））。
次に、コンタクトホール４０４ａと、ホール素子４０３を挟んで左右に残されたＳｉＯ2膜４０５の上部近傍までとを結ぶ金属配線４０７を形成する（図７（ｅ））。
次に、基板全面に保護膜としてＳｉＮ膜４０８を形成した後、さらにＳｉＯ2膜４０９を形成し、ＣＭＰ平坦化処理を行って、ＳｉＮ膜４０８が露出するまで基板全面を平坦化する（図８（ａ））。
【００３８】
次に、ＣＭＰ平坦化処理後のＳｉＮ膜４０８およびＳｉＯ2膜４０９の上に、Ａｌ層４１０を形成する。このＡｌ層４１０は、上記第１の実施の形態と同様に、基板上面からみて少なくとも前記ホール素子４０３を含むように平面視略方形に形成し、Ａｌ層４１０の、基板上面からみてホール素子４０３と重なる領域に、リソグラフィー技術を用いてエッチング溶液注入用の直径０．５μｍ程度の円形の微細なエッチング溶液注入穴４１１を複数形成する。
なお、Ａｌ層４１０は、上記第１の実施の形態と同様に、図５（ａ）、（ｂ）に示すように、少なくとも、入力短冊２０８inと出力短冊２０８outとが交差する領域を含む平面視方形領域ＡＲ２、またはＡＲ３に形成してもよく、要は、入力短冊２０８inと出力短冊２０８outとが交差する領域を含む領域に形成すればよい。
【００３９】
次に、基板全面にレジスト膜を形成した後、Ａｌ層４１０が形成された領域のレジスト膜を除去して、Ａｌ層４１０を除く領域にマスクパターン４１２を形成する。そして、Ａｌ層４１０に形成したエッチング溶液注入穴４１１からＨＦ系のエッチング溶液を注入してウェットエッチングを行い、Ａｌ層４１０の下層に存在するＳｉＯ2膜４０９をウェットエッチングして中空部４１３を形成する（図８（ｃ））。これにより、上記第１の実施の形態と同様に、基板上面からみてホール素子４０３上部の領域に中空部４１３が形成されることになる。
【００４０】
ウェットエッチング終了後、マスクパターン４１２を除去し、プラズマＣＶＤによりＡｌ層４１０の上に保護膜としてのＳｉＮ膜４１４を形成する。このＳｉＮ膜４１４を１μｍ程度形成することによって、ＳｉＮ膜４１４が横に成長し、Ａｌ層４１０に形成されている直径０．５μｍ程度のエッチング溶液注入穴４１１は封止されることになる。
【００４１】
さらに、ＳｉＮ膜４１４上の基板全面に、レジスト膜を形成して、ＰＡＤ開口用のマスクパターン４１５を形成し、マスクパターン４１５を用いてエッチングを行い、ＳｉＮ膜４１４およびＳｉＯ2膜４０９膜をエッチングしてＰＡＤ用の開口部を形成しＰＡＤ４２２を形成する（図９（ａ））。
そして、マスクパターン４１５を除去する（図９（ｂ））。
これにより、ウェハが完成する。
そして、Ｓｉ基板４０１をダイシングしてチップに分割した後、ダイボンディングし、ＰＡＤとリードフレーム４２３とをワイヤボンディングした後、全体を樹脂モールドして樹脂パッケージ４２４を形成することにより、図６に示すホール素子２の半導体チップが形成される。
【００４２】
以上の構成とすることによって、この第２の実施の形態も上記第１の実施の形態と同様の作用効果を得ることができる。
なお、上記第２の実施の形態においては、ホール素子４０３からなる半導体チップを形成する場合について説明したが、これに限るものではなく、ホール素子４０３の左右両側に形成される厚いＳｉＯ2膜４０５をＬＯＣＯＳ膜として用い、ホール素子４０３の他に素子を形成し、ホール素子および他の素子を一体にモールドして１チップ半導体装置を形成することも可能である。
【００４３】
また、上記第１の実施の形態と同様に、ＳｉＮ膜４１４の上に高分子バッファ層からなるバッファ層を形成してもよい。
また、上記各実施の形態においては、センサ素子としてホール素子を適用した場合について説明したがこれに限るものではなく、例えば、圧力や加速度の検出を行う歪みセンサなど、他のセンサに適用することも可能である。
ここで、上記第２の実施の形態において、Ｓｉ基板４０１が半導体基板に対応し、ホール素子４０３の周囲に形成されたＳｉＯ2膜４０５が段差部に対応し、ホール素子４０３がセンサ素子に対応し、Ａｌ層４１０が金属層に対応している。また、ＳｉＯ2膜４０５が第１絶縁膜に対応し、ＳｉＮ膜４０８が第１保護膜に対応し、ＳｉＯ2膜４０９が第２絶縁膜に対応し、ＳｉＮ膜４１４が第２保護膜に対応している。
【符号の説明】
【００４４】
１ ホールＩＣ
２ ホール素子
２０２ａ、２０２ｂ Ｓｉ−ＬＳＩ
２０８ ホール素子
２０９ シリコン窒化膜（ＳｉＮ膜）
２１０ 金属配線
２１１ シリコン窒化膜（ＳｉＮ膜）
２１２ シリコン酸化膜（ＳｉＯ2膜）
２１３ Ａｌ配線
２１４ エッチング溶液注入穴
２１５ 中空部
２１６ 保護膜
２１７ バッファ層
２１８ 樹脂パッケージ
４０３ ホール素子
４０４ シリコン窒化膜（ＳｉＮ膜）
４０５ シリコン酸化膜（ＳｉＯ2膜）
４０７ 金属配線
４０８ シリコン窒化膜（ＳｉＮ膜）
４０９ シリコン酸化膜（ＳｉＯ2膜）
４１０ Ａｌ層
４１１ エッチング溶液注入穴
４１３ 中空部
４１４ シリコン窒化膜（ＳｉＮ膜）
４２４ 樹脂パッケージ
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電流センサや位置センサなどの電子部品は、主にプラスチックパッケージの形態で供給されており、例えば、半導体基板上に形成した半導体装置全体をモールド成型することによりパッケージ化されている（例えば、特許文献１参照）。
近年、電流センサや位置センサなどの電子部品に対する検出精度の向上が望まれており、これに応えるために、パッケージ化した最終形態後の特性変動を抑制することが強く求められている。
【０００３】
ところで、このように電子部品をパッケージ化した後の、最終形態後に生じる特性変動の主たる原因は、パッケージのモールド材料の熱収縮や、吸湿によるストレス変化などが挙げられる。
前述のような、特性変動抑制の要望に応えるため、モールド材料を変更すること、すなわち、異種材料間の線膨張係数差の低減、或いは吸湿しにくい材料を選定することにより、モールド材料の熱収縮を抑制する方法、或いは、パッケージに作用する応力をブロックする層を挿入すること、すなわち、応力をブロックする層を挿入することによってホール素子など検出部本体に応力が伝達されることを回避することでパッケージから作用する応力により半導体デバイスの特性変動が生じることを回避する方法などの対策が考えられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１０２６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記モールド材料を変更する方法にあっては、線膨張係数が零となるモールド材料は存在せず、また、吸湿の程度の差はあれ、吸湿量が零となるモールド材料も存在しない。したがって、モールド材料を変更する方法を採用したとしても、特性変動の抑制には限界がある。
また、前記ブロック層を挿入する方法にあっては、各種のバッファ層を用いることによりある程度の効果を得ることはできる。しかしながら、パッケージに作用する応力を完全に零にすることは困難である。例えば、超厚膜構造を採用すれば応力低減は可能ではあるが、近年の電子部品に求められている薄型化の流れに逆行するため採用は難しい。
【０００６】
そのため、ストレス変化をより確実に抑制し、特性変動をより低減することの可能な方法が望まれていた。
本発明は、上記未解決の問題に着目してなされたものであり、モールド成型によりパッケージ化される半導体装置において、モールドからの応力による半導体デバイスの特性変動を、より抑制することの可能な半導体装置および半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の請求項１にかかる半導体装置は、半導体基板と、当該半導体基板上に間隔をもって形成され且つ絶縁層からなる２つの段差部と、前記２つの段差部の間の前記半導体基板上に形成されるセンサ素子と、前記２つの段差部に跨がって配置される金属層と、前記金属層と前記センサ素子との間に形成される中空部と、を備える半導体装置であって、全体がモールド成型されていることを特徴としている。
【０００８】
請求項２にかかる半導体装置は、請求項１記載の半導体装置において、前記金属層にエッチング溶液注入穴を有し、前記中空部は、前記エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって形成されることを特徴としている。
請求項３にかかる半導体装置は、前記半導体基板はシリコン基板であり前記センサ素子は前記シリコン基板上に形成される化合物半導体からなる感磁部であって、前記段差部は前記絶縁層内に電子回路を有することを特徴としている。
【０００９】
また、本発明の請求項４にかかるは半導体装置の製造方法は、センサ素子が形成された半導体基板がモールド成型されてなる半導体装置の製造方法であって、前記半導体基板上に形成された前記センサ素子を含む前記半導体基板全面に第１絶縁膜を形成する工程と、前記半導体基板上面からみて前記センサ素子と重なる領域の前記第１絶縁膜を除去し前記センサ素子の周囲に前記第１絶縁膜からなる段差部を形成する工程と、前記センサ素子と電気的に接続され且つ前記段差部上まで引き回される金属配線を形成する工程と、前記金属配線を形成した後、前記半導体基板全面に第１保護膜を形成しさらに当該第１保護膜の上に第２絶縁膜を形成し、その後前記第１保護膜が露出するまで平坦化する工程と、前記第２絶縁膜の上に金属層を形成し、当該金属層の、半導体基板上面からみて前記センサ素子と重なる領域にエッチング溶液注入穴を形成する工程と、前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第２絶縁膜を除去して前記センサ素子の上方に中空部を形成する工程と、前記中空部を形成した後、前記金属層の上に第２保護膜を形成する工程と、を備えることを特徴としている。
【００１０】
また、本発明の請求項５にかかる半導体装置の製造方法は、化合物半導体からなる感磁部と電子回路とが形成されたシリコン基板がモールド成型されてなる半導体装置の製造方法であって、前記シリコン基板上に形成された前記電子回路全体を覆うように第１シリコン酸化膜を形成し当該第１シリコン酸化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、前記シリコン基板全体に第１シリコン窒化膜を形成し当該第１シリコン窒化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、前記シリコン基板が露出した領域に化合物半導体層を形成し当該化合物半導体層をエッチングして前記感磁部を形成する工程と、前記第１シリコン酸化膜および前記第１シリコン窒化膜に前記電子回路および前記感磁部に到達するコンタクト窓を形成し、前記電子回路と前記感磁部とを電気的に接続するための前記コンタクト窓を通る金属配線を形成する工程と、前記シリコン基板全体に第２シリコン窒化膜を形成した後、前記シリコン基板全体に第２シリコン酸化膜を形成し、その後前記第２シリコン窒化膜が露出するまで平坦化する工程と、前記第２シリコン酸化膜の上に金属層を形成し、当該金属層の、シリコン基板上面からみて前記感磁部と重なる領域にエッチング溶液注入穴を形成する工程と、前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第２シリコン酸化膜を除去して前記感磁部の上方に中空部を形成する工程と、前記中空部を形成した後、前記金属層の上に第３シリコン窒化膜を形成する工程と、を備えることを特徴としている。
【発明の効果】
【００１１】
本発明によれば、絶縁層からなる２つの段差部の間の半導体基板上にセンサ素子を設け、２つの段差部に跨がって金属層を形成し、前記センサ素子と前記金属層との間に中空部を設けたため、モールドからのストレス変化による影響がセンサ素子に伝達されることを抑制することができ、すなわち半導体装置の特性変化を抑制することができる。
特に、金属層にエッチング溶液注入穴を設け、エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって中空部を形成するため、中空部を容易に形成することができる。
【００１２】
また、半導体基板としてのシリコン基板上に、センサ素子として化合物半導体からなる感磁部を設け、段差部を形成する絶縁層内に電子回路を配置したため、感磁部と電子回路とから構成される半導体装置において、そのモールドからのストレス変化による特性変動を抑制することができるとともに、感磁部および電子回路を効率よく配置することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態を示すホールＩＣの断面模式図である。
【図２】ホールＩＣの製造工程の一例を示す図である。
【図３】図２の製造工程の続きである。
【図４】ホール素子およびＡｌ配線との関係を表す説明図である。
【図５】ホール素子およびＡｌ配線との関係を表す説明図である。
【図６】本発明の一実施形態を示すホール素子の断面模式図である。
【図７】ホール素子の製造工程の一例を示す図である。
【図８】図７の製造工程の続きである。
【図９】図８の製造工程の続きである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。
まず、第１の実施の形態を説明する。
この第１の実施の形態は、半導体素子としてのホール素子と、ホール素子の周辺回路を構成するＣＭＯＳなどを有するＬＳＩと、が１チップ化されたホールＩＣに適用したものである。
【００１５】
図１は、本発明の一実施形態にかかるホールＩＣ１の構成を示す断面模式図である。
図１において、２０１はＳｉ基板、２０２ａ、２０２ｂはＳｉ基板２０１上に形成されたＳｉ−ＬＳＩ、２０８は半導体素子としての化合物半導体デバイスからなるホール素子の感磁部（以後、この感磁部をホール素子という）、２１０はＳｉ−ＬＳＩ２０２用の金属配線２０４ａとホール素子２０８とを電気的に接続するための金属配線、２１２は層間絶縁膜としてのシリコン酸化膜（以下、ＳｉＯ2膜ともいう）、２１３はストレス低減用のメタル板としても機能する、Ｓｉ−ＬＳＩ用のＡｌ配線、２１５はＡｌ配線２１３の下部のＳｉＯ2膜２１２内に形成される中空部である。
【００１６】
図２および図３は、図１のホールＩＣ１の製造工程を示す図である。
まず、Ｓｉ基板２０１を用意し、このＳｉ基板２０１上にＳｉ−ＬＳＩ２０２ａ、２０２ｂを形成し、各Ｓｉ−ＬＳＩ２０２ａ、２０２ｂ用の、例えば、２層の金属配線のうちの下層の金属配線２０３ａ、２０３ｂを形成し、ついで上層の金属配線２０４ａ、２０４ｂを形成した後、ＳｉＯ2膜２０５を形成する（図２（ａ））。なお、金属配線は２層に限るものではなく任意数の金属配線を設けてよい。
【００１７】
次に、リソグラフィー技術およびドライエッチング技術を用いて、後に化合物半導体デバイスとしてのホール素子２０８を形成するためのＳｉ基板２０１表面の所望の領域に存在するＳｉＯ2膜２０５を除去し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂが形成されている場所以外の領域でＳｉ基板２０１表面を露出させる（図２（ｂ））。
例えば図４（ａ）に示すように、４つのＳｉ−ＬＳＩが形成されている場合には、これらＳｉ−ＬＳＩどうしの間の領域Ａ１を露出させる。つまり、後の工程でホール素子２０８を形成したときに、ホール素子２０８の両側にＳｉ−ＬＳＩが配置されるように、ホール素子２０８の形成領域を確保する。
【００１８】
次に、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂの保護膜となるＳｉＮ膜２０６を、プラズマＣＶＤ装置を用いて基板全面に形成する。そして、ＳｉＮ膜２０６とＳｉ基板２０１とが接するエリアのうち、所望のエリア上に存在するＳｉＮ膜２０６を、リソグラフィー技術およびドライエッチング技術を用いて除去する（図２（ｃ））。
次に、このＳｉ基板をフッ化水素（ＨＦ）溶液に浸漬し、基板表面の自然酸化膜を除去するとともに、露出している基板表面のＳｉ原子を水素原子にて終端させる。
【００１９】
次に、ＭＢＥ装置の成長室内をＡｓ雰囲気状態にした後に、基板をＭＢＥ成長室内へ導入し、露出したＳｉ基板表面のＳｉ原子を終端している水素原子が基板表面から脱離しない温度まで基板を昇温させた後、化合物半導体膜の成長を開始し、ＩｎＳｂ膜２０７を形成する（図２（ｄ））。例えばＩｎＳｂ膜２０７のトータル膜厚を約０．７μｍとした。その後、基板温度を低下させ、基板をＭＢＥ装置から取り出した。
【００２０】
このＩｎＳｂ膜２０７は基板全面に形成されるため、リソグラフィー技術およびエッチング技術を用いて所望の形状に加工し、化合物半導体デバイスを形成する（図２（ｅ））。ここでは、図４（ａ）に示すように、前記ホール素子２０８の形成領域として確保した領域Ａ１に、基板上面からみて十字型形状に加工を行い、ホール素子２０８を形成する。
【００２１】
次に、基板全面に保護膜としてＳｉＮ膜２０９を形成した後、リソグラフィー技術およびエッチング技術を用いて、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂとホール素子２０８の上部を覆うように存在するＳｉＮ膜２０９のうち所望のエリアだけ除去し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂとホール素子２０８との電気的導通をとるためのコンタクト窓２０９ａ、２０９ｂをそれぞれ設ける（図２（ｆ））。
【００２２】
次に、スパッタリング技術を用いて、例えばＴｉ、Ｐｔ、Ａｕなどからなる金属配線２１０を形成し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂとホール素子２０８とを電気的に接続する（図２（ｇ））。
この金属配線２１０の形状加工は、例えば、露光・現像後のレジストを基板上に形成した後、金属配線材料をスパッタリング技術により基板全面に形成し、その後、剥離液中にてリフトオフ法により、所望の金属配線パターンを形成する。なお、これに限るものではなく、一般的に行われる配線形成方法、すなわち、まずスパッタリング法により基板全面に金属配線を形成した後、リソグラフィー技術およびエッチング技術を用いて金属配線パターンを形成してもよい。
【００２３】
次に、基板全面に保護膜としてＳｉＮ膜２１１を形成した後、さらに基板全面に層間絶縁膜としてのＳｉＯ2膜２１２を形成してＣＭＰ平坦化処理を行い、ＳｉＮ膜２１１が露出するまで基板全面を平坦化する（図３（ａ））。
次に、ＣＭＰ平坦化処理後のＳｉＮ膜２１１の上に、Ｓｉ−ＬＳＩ２０２ａ、２０２の駆動制御用のＡｌ層からなるＡｌ配線２１３を形成し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂのそれぞれの金属配線と接続する。なお、ここでは、Ａｌからなる配線を形成した場合について説明したが、Ａｌに限るものではなく、Ｃｕなどその他の金属配線であっても適用できる。
【００２４】
さらに、Ａｌ配線２１３を、図３（ｂ）、図４（ｂ）に示すように、基板上面からみて少なくとも前記ホール素子２０８を含む平面視方形領域ＡＲ１にも形成する。
そして、図３（ｂ）、図４（ｃ）に示すように、Ａｌ配線２１３の、基板上面からみてホール素子２０８と重なる領域内に、リソグラフィー技術を用いて、後述のエッチング溶液注入用の円形の微細なエッチング溶液注入穴２１４を複数形成する。このエッチング溶液注入穴２１４の大きさは、溶液注入が可能な程度の穴であればよく例えば、直径０．５μｍ程度に形成される。また、エッチング溶液注入穴２１４の数は、後述の中空部２１５として十分な中空の領域が形成される程度の数であればよい。なお、図３（ｂ）では、エッチング溶液注入穴２１４は４つしかないが、実際には多数形成されている。
【００２５】
次に、基板全面にレジスト膜を形成した後、Ａｌ配線２１３が形成された領域のレジスト膜を除去して、Ａｌ配線２１３を除く領域にマスクパターン（図示せず）を形成した後、Ａｌ配線２１３に形成したエッチング溶液注入穴２１４からＨＦ系のエッチング溶液を注入してウェットエッチングを行う。つまり、Ａｌ配線２１３の下層に存在するＳｉＯ2膜２１２をウェットエッチングして中空部２１５を形成する（図３（ｃ））。
【００２６】
ここで、図４（ｃ）に示すようにエッチング溶液注入穴２１４を、ホール素子２０８と重なるＡｌ配線２１３の領域に形成しているため、前記中空部２１５は、図４（ｄ）に示すように、基板上面からみてホール素子２０８と重なる領域に形成されることになる。
ウェットエッチング終了後、プラズマＣＶＤによりＡｌ配線２１３の上に保護膜としてのＳｉＮ膜２１６を形成する。例えばこのＳｉＮ膜２１６を１μｍ程度の膜厚に形成することによって、ＳｉＮ膜２１６が横に成長し、Ａｌ配線２１３に形成されている直径０．５μｍ程度のエッチング溶液注入穴２１４は封止されることになる。
【００２７】
さらに、ＳｉＮ膜２１６上の基板全面に、高分子バッファ層としての感光性ポリイミドＰＩＭＥＬ（登録商標 旭化成イーマテリアルズ株式会社製）からなるバッファ層２１７を例えば、スピン塗布、露光、現像により成膜しバッファ層２１７を形成する（図３（ｄ））。なお、バッファ層２１７は、感光性ポリイミドＰＩＭＥＬに限るものではなく、ポリアミド、感光性シリコンなどの有機性の高分子バッファ層であれば適用することができる。また、バッファ層２１７は、必ずしも基板全面に形成する必要はなく、基板上面からみて少なくともホール素子２０８と重なる領域に形成すればよい。
【００２８】
そして、ＰＡＤ開口用のパターニングを行い、例えば金属配線２０４ａ、２０４ｂに到達するまでエッチングを行ってＰＡＤを形成する。これにより、ウェハが完成する。
ついで、Ｓｉ基板２０１をダイシングしてチップに分割した後、ダイボンディングし、ＰＡＤとリードフレームとをワイヤボンディングした後、図１に示すように、全体をトランスファモールド法によりモールドして樹脂パッケージ２１８を形成する。なお、図１において、２２０はリードフレーム、２２１はモールド樹脂である。以上によりホール素子２０８および複数のＳｉ−ＬＳＩを備えた半導体チップからなるホールＩＣ１が完成する。
【００２９】
本実施形態におけるホールＩＣ１は、図１に示すように、ホール素子２０８の上方にＡｌ配線２１３によって中空部２１５が形成されている。
このため、仮に、この樹脂パッケージ２１８にストレス変化が生じたとしても、Ａｌ配線２１３および中空部２１５によって、ストレス変化がホール素子２０８自体に伝達されることを抑制することができる。したがって、ストレス変化によりホール素子２０８の特性変化が生じることを抑制することができる。
【００３０】
特に、化合物半導体デバイスとしてのホール素子と、複数のＳｉ−ＬＳＩとを同一チップ内に形成した場合には、例えばＳｉ−ＬＳＩ２０２ａ、２０２ｂと、これらＳｉ−ＬＳＩ２０２ａ、２０２ｂの間に配置されるホール素子２０８とは、高さに差がある。このため、ホール素子２０８の上方に、高さを調整するための、ＳｉＯ2膜２１２からなる厚い膜が形成されることになる。この比較的厚いＳｉＯ2膜２１２が形成される領域に中空部２１５を設けているため、中空部２１５を設けたことによりホールＩＣ１の半導体チップの大きさが増大することはない。また、Ａｌ配線２１３は、本来、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂ用の金属配線として有しているものであって、Ａｌ配線２１３の形状をホール素子２０８に対応するように異ならせるだけでよいため、本来形成されるＡｌ配線２１３を利用して中空部２１５を形成することによって、その分、処理工程の増加を抑制することができる。
【００３１】
また、化合物半導体デバイスからなるホール素子は、シリコンホール素子に比較して感度が高いため、化合物半導体デバイスからなるホール素子２０８を用い、ホール素子２０８と周辺回路からなる複数のＳｉ−ＬＳＩとを１チップ上に形成することによって、小型化且つ高感度のホールＩＣを実現することができるとともに、さらに特性変化の少ないホールＩＣを形成することができる。
【００３２】
なお、上記第１の実施の形態においては、図４（ｂ）および（ｃ）に示すように、十字型形状のホール素子２０８を含む平面視方形領域ＡＲ１にＡｌ配線２１３を形成し、ホール素子２０８と重なる領域にエッチング溶液注入穴２１４を形成した場合について説明したがこれに限るものではない。例えば、図５（ａ）に示すように、十字型形状のホール素子２０８のうち、出力短冊２０８outと、入力短冊２０８inおよび出力短冊２０８outが交差する部分とを含む平面視方形領域ＡＲ２にＡｌ配線２１３を形成し、ホール素子２０８と重なる領域にエッチング溶液注入穴２１４を形成するようにしてもよい。また、図５（ｂ）に示すように、入力短冊２０８inと出力短冊２０８outとが交差する領域を含む平面視方形領域ＡＲ３のみに形成するようにしてもよい。要は、入力短冊２０８inと出力短冊２０８outとが交差する領域を少なくとも含む平面視方形領域に形成すればよい。
【００３３】
また、上記第１の実施の形態においては、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂ用の金属配線であるＡｌ配線２１３を、ホール素子２０８を含む平面視方形領域ＡＲ１にも形成するようにした場合について説明したがこれに限るものではない。例えば、Ａｌ配線２１３とは別に、新たにホール素子２０８を含む平面視方形領域ＡＲ１に金属層を設けるようにしてもよく、要は、ＳｉＯ2膜２１２の、基板上面からみてホール素子２０８と重なる領域に金属層を設けるようにすればよい。
また、上記実施の形態においては、ホール素子を備えたホールＩＣを形成する場合について説明したがこれに限るものではなく、ホール素子を備えた他の回路であっても適用することができる。
【００３４】
ここで、上記第１の実施の形態において、シリコン基板２０１が半導体基板に対応し、前記Ｓｉ−ＬＳＩ２０２ａ、２０２ｂを内部に有するＳｉＯ2膜２０５が段差部に対応し、ホール素子２０８がセンサ素子および感磁部に対応し、Ａｌ配線２１３が金属層に対応し、Ｓｉ−ＬＳＩ２０２ａ、２０２ｂが電子回路に対応している。
また、ＳｉＯ2膜２０５が第１シリコン酸化膜に対応し、ＳｉＮ膜２０６が第１シリコン窒化膜に対応し、ＳｉＮ膜２１１が第２シリコン窒化膜に対応し、ＳｉＯ2膜２１２が第２シリコン酸化膜に対応し、ＳｉＮ膜２１６が第３シリコン窒化膜に対応している。
【００３５】
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、本発明を、半導体素子としてホール素子に適用したものである。
図６は、本発明の一実施形態にかかる、ホール素子２からなる半導体チップの断面模式図である。
図６において、４０１はＳｉ基板、４０３はＳｉ基板４０１上に形成された化合物半導体デバイスからなるホール素子の感磁部（以後、この感磁部をホール素子という）、４０５はシリコン酸化膜、４０７は金属配線、４０８は保護膜としてのシリコン窒化膜（以下、ＳｉＮ膜ともいう）、４０９は層間絶縁膜としてのシリコン酸化膜（以下、ＳｉＯ2膜ともいう）、４１０はストレス低減用のメタル板として機能するＡｌ層、４１３はＡｌ層４１０の下部のＳｉＯ2膜４０９内に形成される中空部、４１４は保護膜、４２１はＰＡＤ４２２を介して金属配線４０７とリードフレーム４２３とを接続するボンディングワイヤ、４２４は樹脂モールドされてなる樹脂パッケージである。
【００３６】
図７から図９は、図６のホール素子２の製造工程を示す図である。
まず、Ｓｉ基板４０１を用意し、上記第１の実施の形態と同様の手順で、Ｓｉ基板４０１上に化合物半導体膜を成長させＩｎＳｂ膜を形成する。そして、リソグラフィー技術およびエッチング技術を用いて所望の形状に加工し、化合物半導体デバイスとしての十字型のホール素子４０３を形成する（図７（ａ））。
次に、基板全面に保護膜としてＳｉＮ膜４０４を形成し、リソグラフィー技術およびエッチング技術を用いてホール素子４０３を除く部分のＳｉＮ膜４０４を除去した後、基板全面に層間絶縁膜としてのＳｉＯ2膜４０５を形成する（図７（ｂ）。
次に、基板上面からからみてホール素子４０３の形成領域と重なる領域のＳｉＯ2膜４０５を除去するためのマスクパターン４０６を形成する（図７（ｃ））。
【００３７】
そして、このマスクパターン４０６を用いてホール素子４０３の上方のＳｉＯ2膜４０５を除去して、ホール素子４０３部分のＳｉＮ膜４０４を露出させ、ＳｉＮ膜４０４をエッチングしてホール素子４０３のコンタクトホール４０４ａを形成する（図７（ｄ））。
次に、コンタクトホール４０４ａと、ホール素子４０３を挟んで左右に残されたＳｉＯ2膜４０５の上部近傍までとを結ぶ金属配線４０７を形成する（図７（ｅ））。
次に、基板全面に保護膜としてＳｉＮ膜４０８を形成した後、さらにＳｉＯ2膜４０９を形成し、ＣＭＰ平坦化処理を行って、ＳｉＮ膜４０８が露出するまで基板全面を平坦化する（図８（ａ））。
【００３８】
次に、ＣＭＰ平坦化処理後のＳｉＮ膜４０８およびＳｉＯ2膜４０９の上に、Ａｌ層４１０を形成する。このＡｌ層４１０は、上記第１の実施の形態と同様に、基板上面からみて少なくとも前記ホール素子４０３を含むように平面視略方形に形成し、Ａｌ層４１０の、基板上面からみてホール素子４０３と重なる領域に、リソグラフィー技術を用いてエッチング溶液注入用の直径０．５μｍ程度の円形の微細なエッチング溶液注入穴４１１を複数形成する。
なお、Ａｌ層４１０は、上記第１の実施の形態と同様に、図５（ａ）、（ｂ）に示すように、少なくとも、入力短冊２０８inと出力短冊２０８outとが交差する領域を含む平面視方形領域ＡＲ２、またはＡＲ３に形成してもよく、要は、入力短冊２０８inと出力短冊２０８outとが交差する領域を含む領域に形成すればよい。
【００３９】
次に、基板全面にレジスト膜を形成した後、Ａｌ層４１０が形成された領域のレジスト膜を除去して、Ａｌ層４１０を除く領域にマスクパターン４１２を形成する。そして、Ａｌ層４１０に形成したエッチング溶液注入穴４１１からＨＦ系のエッチング溶液を注入してウェットエッチングを行い、Ａｌ層４１０の下層に存在するＳｉＯ2膜４０９をウェットエッチングして中空部４１３を形成する（図８（ｃ））。これにより、上記第１の実施の形態と同様に、基板上面からみてホール素子４０３上部の領域に中空部４１３が形成されることになる。
【００４０】
ウェットエッチング終了後、マスクパターン４１２を除去し、プラズマＣＶＤによりＡｌ層４１０の上に保護膜としてのＳｉＮ膜４１４を形成する。このＳｉＮ膜４１４を１μｍ程度形成することによって、ＳｉＮ膜４１４が横に成長し、Ａｌ層４１０に形成されている直径０．５μｍ程度のエッチング溶液注入穴４１１は封止されることになる。
【００４１】
さらに、ＳｉＮ膜４１４上の基板全面に、レジスト膜を形成して、ＰＡＤ開口用のマスクパターン４１５を形成し、マスクパターン４１５を用いてエッチングを行い、ＳｉＮ膜４１４およびＳｉＯ2膜４０９膜をエッチングしてＰＡＤ用の開口部を形成しＰＡＤ４２２を形成する（図９（ａ））。
そして、マスクパターン４１５を除去する（図９（ｂ））。
これにより、ウェハが完成する。
そして、Ｓｉ基板４０１をダイシングしてチップに分割した後、ダイボンディングし、ＰＡＤとリードフレーム４２３とをワイヤボンディングした後、全体を樹脂モールドして樹脂パッケージ４２４を形成することにより、図６に示すホール素子２の半導体チップが形成される。
【００４２】
以上の構成とすることによって、この第２の実施の形態も上記第１の実施の形態と同様の作用効果を得ることができる。
なお、上記第２の実施の形態においては、ホール素子４０３からなる半導体チップを形成する場合について説明したが、これに限るものではなく、ホール素子４０３の左右両側に形成される厚いＳｉＯ2膜４０５をＬＯＣＯＳ膜として用い、ホール素子４０３の他に素子を形成し、ホール素子および他の素子を一体にモールドして１チップ半導体装置を形成することも可能である。
【００４３】
また、上記第１の実施の形態と同様に、ＳｉＮ膜４１４の上に高分子バッファ層からなるバッファ層を形成してもよい。
また、上記各実施の形態においては、センサ素子としてホール素子を適用した場合について説明したがこれに限るものではなく、例えば、圧力や加速度の検出を行う歪みセンサなど、他のセンサに適用することも可能である。
ここで、上記第２の実施の形態において、Ｓｉ基板４０１が半導体基板に対応し、ホール素子４０３の周囲に形成されたＳｉＯ2膜４０５が段差部に対応し、ホール素子４０３がセンサ素子に対応し、Ａｌ層４１０が金属層に対応している。また、ＳｉＯ2膜４０５が第１絶縁膜に対応し、ＳｉＮ膜４０８が第１保護膜に対応し、ＳｉＯ2膜４０９が第２絶縁膜に対応し、ＳｉＮ膜４１４が第２保護膜に対応している。
【符号の説明】
【００４４】
１ ホールＩＣ
２ ホール素子
２０２ａ、２０２ｂ Ｓｉ−ＬＳＩ
２０８ ホール素子
２０９ シリコン窒化膜（ＳｉＮ膜）
２１０ 金属配線
２１１ シリコン窒化膜（ＳｉＮ膜）
２１２ シリコン酸化膜（ＳｉＯ2膜）
２１３ Ａｌ配線
２１４ エッチング溶液注入穴
２１５ 中空部
２１６ 保護膜
２１７ バッファ層
２１８ 樹脂パッケージ
４０３ ホール素子
４０４ シリコン窒化膜（ＳｉＮ膜）
４０５ シリコン酸化膜（ＳｉＯ2膜）
４０７ 金属配線
４０８ シリコン窒化膜（ＳｉＮ膜）
４０９ シリコン酸化膜（ＳｉＯ2膜）
４１０ Ａｌ層
４１１ エッチング溶液注入穴
４１３ 中空部
４１４ シリコン窒化膜（ＳｉＮ膜）
４２４ 樹脂パッケージ
【特許請求の範囲】
【請求項１】
半導体基板と、
当該半導体基板上に間隔をもって形成され且つ絶縁層からなる２つの段差部と、
前記２つの段差部の間の前記半導体基板上に形成されるセンサ素子と、
前記２つの段差部に跨がって配置される金属層と、
前記金属層と前記センサ素子との間に形成される中空部と、を備える半導体装置であって、
全体がモールド成型されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記金属層にエッチング溶液注入穴を有し、
前記中空部は、前記エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板はシリコン基板であり前記センサ素子は前記シリコン基板上に形成される化合物半導体からなる感磁部であって、
前記段差部は前記絶縁層内に電子回路を有することを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
センサ素子が形成された半導体基板がモールド成型されてなる半導体装置の製造方法であって、
前記半導体基板上に形成された前記センサ素子を含む前記半導体基板全面に第１絶縁膜を形成する工程と、
前記半導体基板上面からみて前記センサ素子と重なる領域の前記第１絶縁膜を除去し前記センサ素子の周囲に前記第１絶縁膜からなる段差部を形成する工程と、
前記センサ素子と電気的に接続され且つ前記段差部上まで引き回される金属配線を形成する工程と、
前記金属配線を形成した後、前記半導体基板全面に第１保護膜を形成しさらに当該第１保護膜の上に第２絶縁膜を形成し、その後前記第１保護膜が露出するまで平坦化する工程と、
前記第２絶縁膜の上に金属層を形成し、当該金属層の、半導体基板上面からみて前記センサ素子と重なる領域にエッチング溶液注入穴を形成する工程と、
前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第２絶縁膜を除去して前記センサ素子の上方に中空部を形成する工程と、
前記中空部を形成した後、前記金属層の上に第２保護膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項５】
化合物半導体からなる感磁部と電子回路とが形成されたシリコン基板がモールド成型されてなる半導体装置の製造方法であって、
前記シリコン基板上に形成された前記電子回路全体を覆うように第１シリコン酸化膜を形成し当該第１シリコン酸化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、
前記シリコン基板全体に第１シリコン窒化膜を形成し当該第１シリコン窒化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、
前記シリコン基板が露出した領域に化合物半導体層を形成し当該化合物半導体層をエッチングして前記感磁部を形成する工程と、
前記第１シリコン酸化膜および前記第１シリコン窒化膜に前記電子回路および前記感磁部に到達するコンタクト窓を形成し、前記電子回路と前記感磁部とを電気的に接続するための前記コンタクト窓を通る金属配線を形成する工程と、
前記シリコン基板全体に第２シリコン窒化膜を形成した後、前記シリコン基板全体に第２シリコン酸化膜を形成し、その後前記第２シリコン窒化膜が露出するまで平坦化する工程と、
前記第２シリコン酸化膜の上に金属層を形成し、当該金属層の、シリコン基板上面からみて前記感磁部と重なる領域にエッチング溶液注入穴を形成する工程と、
前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第２シリコン酸化膜を除去して前記感磁部の上方に中空部を形成する工程と、
前記中空部を形成した後、前記金属層の上に第３シリコン窒化膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
当該半導体基板上に間隔をもって形成され且つ絶縁層からなる２つの段差部と、
前記２つの段差部の間の前記半導体基板上に形成されるセンサ素子と、
前記２つの段差部に跨がって配置される金属層と、
前記金属層と前記センサ素子との間に形成される中空部と、を備える半導体装置であって、
全体がモールド成型されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記金属層にエッチング溶液注入穴を有し、
前記中空部は、前記エッチング溶液注入穴にエッチング溶液を注入することによるエッチングによって形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板はシリコン基板であり前記センサ素子は前記シリコン基板上に形成される化合物半導体からなる感磁部であって、
前記段差部は前記絶縁層内に電子回路を有することを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
センサ素子が形成された半導体基板がモールド成型されてなる半導体装置の製造方法であって、
前記半導体基板上に形成された前記センサ素子を含む前記半導体基板全面に第１絶縁膜を形成する工程と、
前記半導体基板上面からみて前記センサ素子と重なる領域の前記第１絶縁膜を除去し前記センサ素子の周囲に前記第１絶縁膜からなる段差部を形成する工程と、
前記センサ素子と電気的に接続され且つ前記段差部上まで引き回される金属配線を形成する工程と、
前記金属配線を形成した後、前記半導体基板全面に第１保護膜を形成しさらに当該第１保護膜の上に第２絶縁膜を形成し、その後前記第１保護膜が露出するまで平坦化する工程と、
前記第２絶縁膜の上に金属層を形成し、当該金属層の、半導体基板上面からみて前記センサ素子と重なる領域にエッチング溶液注入穴を形成する工程と、
前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第２絶縁膜を除去して前記センサ素子の上方に中空部を形成する工程と、
前記中空部を形成した後、前記金属層の上に第２保護膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項５】
化合物半導体からなる感磁部と電子回路とが形成されたシリコン基板がモールド成型されてなる半導体装置の製造方法であって、
前記シリコン基板上に形成された前記電子回路全体を覆うように第１シリコン酸化膜を形成し当該第１シリコン酸化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、
前記シリコン基板全体に第１シリコン窒化膜を形成し当該第１シリコン窒化膜をエッチングして前記シリコン基板の所望の領域のみを露出させる工程と、
前記シリコン基板が露出した領域に化合物半導体層を形成し当該化合物半導体層をエッチングして前記感磁部を形成する工程と、
前記第１シリコン酸化膜および前記第１シリコン窒化膜に前記電子回路および前記感磁部に到達するコンタクト窓を形成し、前記電子回路と前記感磁部とを電気的に接続するための前記コンタクト窓を通る金属配線を形成する工程と、
前記シリコン基板全体に第２シリコン窒化膜を形成した後、前記シリコン基板全体に第２シリコン酸化膜を形成し、その後前記第２シリコン窒化膜が露出するまで平坦化する工程と、
前記第２シリコン酸化膜の上に金属層を形成し、当該金属層の、シリコン基板上面からみて前記感磁部と重なる領域にエッチング溶液注入穴を形成する工程と、
前記エッチング溶液注入穴からエッチング溶液を注入し、前記金属層の下部の前記第２シリコン酸化膜を除去して前記感磁部の上方に中空部を形成する工程と、
前記中空部を形成した後、前記金属層の上に第３シリコン窒化膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２０４８０８（Ｐ２０１２−２０４８０８Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−７０９７７（Ｐ２０１１−７０９７７）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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