半導体装置の作製方法

【課題】高速性に優れまた高集積化の可能な半導体装置を作製する。
【解決手段】半導体装置の作製方法であって、半導体上に選択的に一導電型を付与する不純物を含む膜４１、４２を形成し、一導電型を付与する不純物を含む膜４１、４２を通して半導体にレーザー光を照射して不純物領域を形成することを特徴とする。

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速性に優れ、また、高集積化の可能な絶縁ゲイト電界効果型半導体素子（半導体装置）の作製方法に関する。本発明による半導体素子は、マイクロプロセッサーやマイクロコントローラ、マイクロコンピュータ、あるいは半導体メモリー等に使用されるものである。
【０００２】
【従来の技術】半導体素子の微細化、高集積化に関して、多くの研究開発が進められている。特に、ＭＯＳＦＥＴと呼ばれる絶縁ゲイト電界効果型半導体素子の微細化技術の進歩はめざましい。ＭＯＳとは、金属（Metal)−酸化物(Oxide) −半導体(Semi-conductor)の頭文字を取ったものである。金属は、純粋な金属でなくとも、十分に導電率の大きな半導体材料や、半導体と金属の合金なども含めた広い意味で使用される。また、金属と半導体の間の酸化物のかわりに、純粋な酸化物だけではなく、窒化物等の十分に抵抗の大きな絶縁性材料が用いられることもあり、そのような場合には、厳密にはＭＯＳという用語は正しくないが、以下、本明細書では窒化物その他の絶縁物をも含めて、このような構造を有する電界効果型素子をＭＯＳＦＥＴと称することとする。
【０００３】ＭＯＳＦＥＴの微細化は、ゲイト電極の幅を小さくすることによっておこなわれる。ゲイト電極の幅が小さくなるということは、その下のチャネル領域の長さ、すなわち、チャネル長が小さくなるということであり、このことは、チャネル長をキャリヤが通過するに要する時間を小さくすることとなり、結果的には高集積化とともに高速化ももたらされる。
【０００４】しかしながら、そのことによって、別な問題（短チャネル効果）も生じる。その中で最も重要なものはホットエレクトロンの問題である。従来のような、十分に不純物濃度の大きなソースおよびドレインという不純物領域に、極性が反対の不純物がドープされたチャネル領域がはさまれた構造では、チャネル領域をせばめるにしたがって、ソースとドレインに印加される電圧によってチャネル領域と不純物領域の境界付近の電界が大きくなる。その結果、ＭＯＳＦＥＴの動作は極めて不安定になる。
【０００５】そのような問題点を解決する目的で提唱された新しいＭＯＳＦＥＴの構造が、ＬＤＤ（Lightly-Doped-Drain)という構造である。これは、典型的には図２（Ｄ）に示される。図２（Ｄ）において、不純物濃度の大きな領域２６よりも浅く設けられた不純物濃度の小さな領域２７がＬＤＤと呼ばれる。このような領域を設けることによって、チャネル領域と不純物領域の境界近傍の電界を小さくし、素子の動作を安定化させることが可能となった。
【０００６】ＬＤＤは、通常、図２のように形成される。図２は、ＮＭＯＳの例を示したがＰＭＯＳであっても同様に形成される。最初に、ｐ型の半導体基板上に酸化膜と導電性膜が形成され、これらはエッチングされて、図２（Ａ）に示すようにゲイト絶縁膜２２とゲイト電極２１となる。そして、このゲイト電極をマスクとして、自己整合（セルフアライン）的に、例えば、イオン打ち込み法等によって、比較的不純物濃度の小さい（記号ではｎ^-と表される）不純物領域２３が形成される。
【０００７】次いで、この上にＰＳＧのような絶縁被膜２４が形成される。そして、この絶縁被膜２４は、バイアスプラズマエッチのような異方性エッチング法（方向性エッチング法ともいう）によって、除去されるが、異方性エッチングの結果、ゲイト電極の側面ではＰＳＧがエッチングされないで、図２（Ｃ）に２５で示すような形状で残る。この残留物をスペーサーと称する。そして、このスペーサー２５をマスクとして、セルフアライン的に不純物濃度の大きい（記号ではｎ⁺と表される）不純物領域２６が形成される。そして、このｎ⁺型不純物領域がＦＥＴのソース、ドレインとして用いられる。
【０００８】このようなＬＤＤ構造を採用することによって、従来の方法では、０．５μｍが限界であるといわれていたチャネル長を０．１μｍまで狭めることが可能であることが示されている。
【０００９】
【発明が解決しようとする課題】しかしながら、このことによって短チャネル化の問題が全て解決されたわけではない。もう一つの問題点はゲイト幅を小さくすることによるゲイト電極の抵抗の問題である。短チャネル化によって、動作速度を向上させたとしても、ゲイト電極の抵抗が大きければ、その分を打ち消してしまうだけ伝播速度が低下する。ゲイト電極の抵抗を低下させるには例えば、従来使用されていた不純物濃度の大きな多結晶シリコンのかわりに抵抗率の小さな金属シリサイドを用いることや、ゲイト電極と平行にアルミニウムのような低抵抗配線をを走らせることが検討され、採用されているが、それとて、ゲイト電極の幅が０．３μｍ以下となる状況では限界となることが予想される。
【００１０】その場合の別な解決方法として、ゲイト電極の高さと幅の比（アスペクト比）を大きくすることが考えられる。ゲイト電極のアスペクト比を大きくすることによって、ゲイト電極の断面積を大きくし、抵抗を下げることが可能となる。しかしながら、従来のＬＤＤは、その作製上の問題からアスペクト比を無制限に大きくはできなかった。
【００１１】それは異方性エッチングで形成されるスペーサーの幅がゲイト電極の高さに依存するためである。通常、スペーサーの幅はゲイト電極の高さの２０％以上となった。したがって、図２のＬＤＤ領域２７の幅Ｌを０．１μｍとする場合には、ゲイト電極の高さｈは０．５μｍ以下でなければならなかった。もし、ゲイト電極がそれ以上の高さとなれば、Ｌは０．１μｍ以上となる。このことは、ソース、ドレイン間の抵抗が増えることであり、望ましくない。
【００１２】今、ゲイト電極の高さｈが０．５μｍ、ゲイト電極の幅Ｗが１．０μｍ、ＬＤＤの幅Ｌが０．１μｍであるとしよう。この素子のスケールを小さくして、Ｗを０．５μｍとしようとすれば、ゲイト電極の抵抗を維持するためには、ｈは１．０μｍでなければならない。しかし、そのためにＬは０．２μｍとなってしまう。すなわち、ゲイト電極の抵抗は変わらないが、ＯＮ状態（ゲイト電極に電圧が印加されて、チャネル領域の抵抗がｎ^-領域の抵抗に比べて十分小さくなった状態）でのソース、ドレイン間の抵抗が２倍となる。一方、チャネル長が半分になったので、素子は２倍の速度で応答することが期待できるが、ソース、ドレイン間の抵抗が２倍になったのでそのことはキャンセルされてしまう。結局、素子の高集積化が達成されただけで、速度の点では従来のままである。一方、Ｌを従来と同じに保つには、ｈを０．５μｍとしなければならないが、そうすれば、ゲイト電極の抵抗が２倍となり、結局、高速性は得られない。
【００１３】通常の例では、スペーサーの幅は、ゲイト電極の高さの５０％から１００％であり、上に示したものよりもかなり苦しい条件となる。したがって、従来のＬＤＤ作製方法ではゲイト電極のアスペクト比は１以下、多くは０．２以下であった。また、このようにして作製されたスペーサーは、その幅のばらつきが大きく、素子間の特性のばらつきと、製品の歩留りの低下の原因となった。このように、従来のＬＤＤの作製方法は短チャネルでの安定性とそれに伴う高集積化と高速性をもたらした反面、その作製上の問題からより一層の高速化、高集積化の妨げとなるという矛盾を呈している。
【００１４】本発明は、ＬＤＤ構造を作製する方法として、アスペクト比が１以上の高アスペクト比のゲイト電極でも何ら問題なく実施できる全く新しい方法を提唱する。上述の通り、微細化によって、もはや配線の高アスペクト比化は避けられない問題である。
【００１５】
【課題を解決するための手段】本発明の典型的な例を図１R>１に示す。これはＮＭＯＳの場合であるが、ＰＭＯＳであっても同様に実施することができる。最初に、ｐ型の半導体基板上に酸化膜と導電性膜が形成され、これらはエッチングされて、図１（Ａ）に示すようにゲイト絶縁膜１２とゲイト電極となるべき部分１１となる。そして、このゲイト電極となるべき部分をマスクとして、自己整合（セルフアライン）的に、例えば、イオン打ち込み法等によって、１×１０²⁰〜５×１０²¹ｃｍ^-3程度の不純物濃度の大きい（記号ではｎ⁺と表される）第１の不純物領域１３が形成される。
【００１６】次いで、ゲイト電極となるべき部分の表面が等方的にエッチングされ、その表面が後退する。そして、最終的にはゲイト電極１５が残る。（図１（Ｂ））このとき、ゲイト電極となるべき部分を構成する材料のエッチング速度の方が、半導体材料のエッチング速度よりも大きいことが必要である。そうでないとゲイト電極の形成と同時に半導体基板が大きくえぐられてしまう。また、エッチングの方法としては、液体に浸漬することによるウェットエッチングであっても、反応性の気体やプラズマ中でのドライエッチングであっても構わない。例えば、ゲイト電極の材料をアルミニウムとすれば、塩酸でエッチングでき、一方、半導体材料として一般的なシリコンは塩酸ではエッチングされないので好適である。しかしながら、エッチングが異方的におこる方法は採用すべきではない。すなわち、本発明では、ゲイト電極となるべき部分の少なくとも側面がエッチングされる必要があるため、例えば、バイアスプラズマエッチングというような異方性エッチングは適さない。
【００１７】また、この例では、ゲイト電極となるべき部分とともに、ゲイト絶縁膜も除去されているが、ゲイト絶縁膜を残存せしめて、同様な処理をおこなうことも可能である。その場合においても、ゲイト電極の材料のエッチング速度が、ゲイト絶縁膜の材料のエッチング速度に比して十分大きいことが必要である。
【００１８】さて、このようにして形成されたゲイト電極１５をマスクとして、セルフアライン的に１×１０¹⁷〜５×１０¹⁸ｃｍ^-3程度の不純物濃度の小さい（記号ではｎ^-と表される）第２の不純物領域１６が形成される。この不純物形成には、イオン打ち込み法によってもよいし、不純物元素含んだ被膜をその上に形成し、これに、電子ビームやレーザー光を照射することによって拡散させてもよい。このようにして、従来のＬＤＤ作製方法による場合と同じ形状を有するＬＤＤを得ることができる。この工程で注目すべきことは、図から明らかなように、ＬＤＤの幅Ｌが、ゲイト電極の高さに制約されることがないため、ゲイト電極のアスペクト比を大きくすることができるということである。
【００１９】本発明では、ＬＤＤの幅Ｌを極めて微妙に制御できる。例えば、Ｌを１０ｎｍから０．１μｍまで、任意に変化させることができる。また、このときのチャネル長Ｗとしては０．５μｍ以下が可能である。Ｌを細かく制御できるということは、例えば、エッチング速度とエッチングの深さを制御することが容易であるという事実に基づく。
【００２０】さらに、本発明では、従来のＬＤＤ作製方法に比べて、スペーサーとなるべき絶縁被膜を形成する必要がないので工程が簡略化され、生産性が向上する。さらに、従来のＬＤＤ作製方法では、最初にｎ^-型不純物領域を形成した。一方、本発明では最初にｎ⁺型不純物領域を形成したのち、ｎ^-型不純物領域を形成する。ｎ^-型不純物領域は十分に浅い不純物領域として形成されなければならず、従来のように最初にこの浅い不純物が形成された場合には、熱によってこの不純物領域が拡大しないように、その後のプロセスの温度を低く抑える必要があった。しかしながら、本発明のように、ｎ^-型不純物領域形成の工程が後にあるプロセスではそのような制約はない。
【００２１】
【実施例】〔実施例１〕本発明を用いた実施例について記載する。この実施例では単結晶半導体基板上に形成した相補型ＭＯＳＦＥＴ装置（ＣＭＯＳ）に本発明を用いた場合を示す。本実施例を図３に示す。まず、図３（Ａ）に示すように、ｐ型単結晶シリコン半導体基板上に、従来の集積回路作製方法を使用して、ｎ型ウェル３３、フィールド絶縁物３１、チャネルストッパー（ｐ⁺型）３２、ｎ⁺型不純物領域３４および３６、ｐ⁺型不純物領域３５、リンがドープされたｎ型多結晶シリコンのゲイト電極３７（ＮＭＯＳ用）と同３８（ＰＭＯＳ用）を形成する。
【００２２】その詳細な作製方法は以下の通りである。まず、不純物濃度が１０¹⁵ｃｍ^-3程度のｐ型シリコンウェファーにリンイオンを注入し、さらにこれを、１０００℃で３〜１０時間アニールして、リンイオンを拡散、再分布させ、不純物濃度１０¹⁶ｃｍ^-3程度のｎ型ウェル３３を形成する。さらに、ＢＦ₂⁺イオンの打ち込みといわゆるＬＯＣＯＳ法（局所酸化法）によって、チャネルストッパー３２とフィールド絶縁物３１を形成する。
【００２３】その後、熱酸化法によって、厚さ２０ｎｍのゲイト絶縁膜（酸化珪素）を形成し、さらにリン濃度１０²¹ｃｍ^-3の多結晶シリコンによって、ゲイト電極となるべき部分３７および３８を形成する。このとき、ゲイト絶縁膜はパターニングしない。そして、ゲイト電極となるべき部分および必要によっては他のマスク材料をマスクとして、砒素イオンを打ち込んで、不純物濃度１０²¹ｃｍ^-3のｎ⁺型不純物領域３４、３６を形成し、さらにＢＦ₂⁺イオンを打ち込んで、不純物濃度１０²¹ｃｍ^-3のｐ⁺型不純物領域３５を作製する。そして、これらの不純物領域は９００℃で１時間アニールすることによって活性化され、ソース、ドレイン領域となる。このようにして図３（Ａ）を得る。
【００２４】次に、図３（Ｂ）に示すように、高周波プラズマエッチング法によって、ゲイト電極となるべき部分をエッチングする。エッチングのガスとしては四弗化炭素ＣＦ₄を用い、これに塩素を６０％混入せしめた。エッチング時の圧力は５Ｐａで、高周波の出力は０．２Ｗ／ｃｍ²であった。このようにして、ゲイト電極となるべき部分の側面と上面を１０ｎｍ〜０．１μｍ、例えば、５０ｎｍだけエッチングする。こうして、ＮＭＯＳのゲイト電極３９とＰＭＯＳのゲイト電極４０を形成する。
【００２５】その後、五酸化リン（Ｐ₂Ｏ₅）の被膜４１および酸化ホウソ（Ｂ₂Ｏ₃）の被膜４２をＣＶＤ法あるいは塗布法によって形成し、パターニングする。ＣＶＤ法で被膜を形成する場合にはホスフィン（ＰＨ₃）あるいはジボラン（Ｂ₂Ｈ₆）に酸素ガスを加えて熱分解すればよい。また、塗布法では、五酸化リンや酸化ホウソをシリカガラスの微粒子に混入させ、これをペースト状にしたものを、スピンコータによって塗布すればよい。
【００２６】そして、図３（Ｃ）に示すように、エキシマーレーザー、例えば、ＫｒＦレーザー（波長２４８ｎｍ、パルス幅１０ｎｓｅｃ）を照射して、上記被膜中の不純物元素をシリコン基板中に拡散せしめる。このとき、エキシマーレーザーのごとき、紫外光レーザーを用いると、紫外光はシリコンでの吸収が大きいため、極めて浅い不純物領域の形成をおこなうことができる。しかしながら、レーザーを使用するドーピング法では不純物濃度の微妙な制御は困難であるので、従来どおりのイオン注入法を用いてもよいことはいうまでもない。また、この、レーザーによるドーピングではゲイト電極４０の上面にはホウソがドーピングされるが、ゲイト電極全体に対するその影響は極めて小さいことは明らかであろう。このようにしてｎ^-型の不純物領域４３とｐ^-型の不純物領域４４が形成される。
【００２７】最後に、従来の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層４５を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ₄と酸素Ｏ₂とホスフィンＰＨ₃を用い、４５０℃で反応させて得られる。
【００２８】その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成する。こうして、図３（Ｄ）に示されるような相補型ＭＯＳ装置が完成する。
【００２９】〔実施例２〕本発明を用いて、絶縁物基板上にＮＭＯＳ薄膜トランジスタ（以下、ＴＦＴという）を形成したので、その例を記述する。本実施例は図４に基づいて説明する。図４には、２つのＮＭＯＳ−ＴＦＴが作製される過程が示されている。まず、合成石英等の絶縁性基板５１上に、パッシベイション膜として、酸化珪素層５２を、例えば、スパッタリング法によって、厚さ５０〜３００ｎｍに形成する。ＣＶＤ法によって形成してもよい。
【００３０】そして、その上にアモルファスシリコン層を、プラズマＣＶＤ法あるいは減圧ＣＶＤ法によって、厚さ１０〜１００ｎｍ、例えば、２０ｎｍだけ形成する。その後、このアモルファスシリコン層は島状にパターニングされる。そして、その上にゲイト絶縁膜となるべき酸化珪素膜をプラズマＣＶＤ法によって、厚さ１０〜１００ｎｍ、例えば、６０ｎｍだけ形成する。そして、６００℃で１２〜７２時間アニールして、アモルファスシリコン層の結晶化をおこなうと同時に酸化珪素膜のトラップ準位の数の低減をはかる。
【００３１】その後、アルミニウム被膜を、例えば、５００ｎｍだけ形成する。アルミニウム被膜の厚さは、ゲイト配線で要求される導電度を考慮して決定される。そして、公知のリソグラフィー法によってアルミニウム被膜と酸化珪素膜とをエッチングし、ゲイト電極となるべき部分５６とゲイト絶縁膜５５を形成する。このときのゲイト電極となるべき部分の幅は、１００〜５００ｎｍ、好ましくは２００〜５００ｎｍ、例えば４００ｎｍとする。そして、公知のイオン注入法によって、ゲイト電極となるべき部分５６をマスクとしてヒソイオンを注入する。こうして、ｎ⁺不純物領域５３とチャネル領域５４を形成する。こうして、図４（Ａ）を得る。
【００３２】次に、図４（Ｂ）に示すように、高周波プラズマエッチング法によって、ゲイト電極となるべき部分をエッチングする。エッチングのガスとしては四塩化炭素ＣＣｌ₄を用いた。エッチング時の圧力は５Ｐａで、高周波の出力は０．２Ｗ／ｃｍ²であった。このようにして、ゲイト電極となるべき部分の側面と上面を１０ｎｍ〜０．１μｍ、例えば、６０ｎｍだけエッチングする。こうして、ＮＭＯＳのゲイト電極５７を形成する。
【００３３】さらに、図４（Ｃ）に示すように、公知のイオン注入方によって、新たに形成されたゲイト電極５７をマスクとしてセルフアライン的にｎ^-型の不純物領域５８を形成する。以上のようにして形成された、不純物領域５３および５８はいずれもイオン注入によって結晶性が著しく低下しているので、エキシマーレーザーによるレーザーアニールによって、その結晶性を回復させる必要がある。ここで、エキシマーレーザーを用いると、１０ｎｓｅｃという短パルスであるので、不純物が熱によって移動して、不純物領域の界面がぼやけることを防ぐことができる。特に、本実施例のようにＬＤＤ領域５８の幅がわずか６０ｎｍという場合には、従来の集積回路作製に用いられたランプアニールという方法では、不純物イオン拡散してしまい、好ましくない。
【００３４】その後、層管絶縁物としてリンガラス層５９を減圧ＣＶＤ法によって形成し、電極６０を形成する。こうして、図４（Ｄ）に示されるようなＮＭＯＳ−ＴＦＴ素子が得られる。
【００３５】
【発明の効果】本発明によって、極めて制約の少ないＬＤＤ型ＭＯＳＦＥＴを作製することが可能となった。本文中でも述べたように、本発明を利用すれば、ゲイト電極のアスペクト比にほとんど制限されることなくＬＤＤ領域を形成しうる。また、そのＬＤＤ領域の幅も、１０〜１００ｎｍの範囲で極めて精密に制御することができる。特に本発明は、短チャネル化によって、今後進展すると考えられるゲイト電極の高アスペクト比化に対して有効な方法である。
【００３６】もちろん、従来通りのアスペクト比が１以下の低アスペクト比のゲイト電極においても、本発明を使用することは可能で、従来のＬＤＤ作製方法に比して、絶縁膜の形成とその異方性エッチングの工程が不要となるため、本発明の効果は著しい。
【００３７】本発明は主としてシリコン系の半導体装置について述べたが、ガリウム砒素等の他の半導体材料を使用する半導体装置であっても本発明を適用することが可能であることは明白である。
【図面の簡単な説明】
【図１】本発明によるＬＤＤの作製方法の一例を示す。
【図２】従来のＬＤＤ作製方法の一例を示す。
【図３】本発明を利用した単結晶半導体基板上へのＣＭＯＳの作製方法の一例を示す。
【図４】本発明を利用した絶縁基板上へのＮＭＯＳの作製方法の一例を示す。
【符号の説明】
１１ゲイト電極となるべき部分
１２ゲイト絶縁膜
１３ｎ⁺不純物領域
１５ゲイト電極
１６ｎ^-不純物領域

【特許請求の範囲】
【請求項１】半導体上に選択的にマスクを形成し、前記マスクを形成した後、前記半導体上に一導電型を付与する不純物を含む膜を形成し、前記一導電型を付与する不純物を含む膜を通して、前記半導体にレーザー光を照射して、前記半導体中に前記一導電型を付与する不純物を添加し、自己整合的に不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項２】半導体上にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極をマスクとして前記半導体上に一導電型を付与する不純物を含む膜を形成し、前記一導電型を付与する不純物を含む膜を通して、前記半導体にレーザー光を照射して、前記半導体中に前記一導電型を付与する不純物を添加し、自己整合的に不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項３】半導体上に絶縁膜を介して導電膜を形成し、前記導電膜をマスクとして前記半導体中に一導電型を付与する不純物を添加し、自己整合的に第1の不純物領域を形成し、前記導電膜の側面をエッチングによって除去してゲート電極を形成し、前記ゲート電極をマスクとして前記半導体上に一導電型を付与する不純物を含む膜を形成し、前記一導電型を付与する不純物を含む膜を通して、前記半導体にレーザー光を照射して、前記半導体中に前記一導電型を付与する不純物を添加し、自己整合的に第2の不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】半導体上に絶縁膜を介してゲート電極となるべき部分を形成し、前記ゲート電極となるべき部分をマスクとして前記半導体中に一導電型を付与する不純物を添加し、自己整合的に第1の不純物領域を形成し、前記ゲート電極となるべき部分の側面をエッチングによって除去してゲート電極を形成し、前記ゲート電極をマスクとして前記半導体上に一導電型を付与する不純物を含む膜を形成し、前記一導電型を付与する不純物を含む膜を通して、前記半導体にレーザー光を照射して、前記半導体中に前記一導電型を付与する不純物を添加し、自己整合的に第2の不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項５】請求項３又は請求項４において、前記第1の不純物領域の不純物濃度は、前記第2の不純物領域の不純物濃度よりも高いことを特徴とする半導体装置の作製方法。
【請求項６】請求項１乃至５のいずれか一において、前記半導体膜は珪素を含む材料からなることを特徴とする半導体装置の作製方法。
【請求項７】請求項１乃至６のいずれか一において、前記一導電型を付与する不純物はホウ素又はリンであることを特徴とする半導体装置の作製方法。
【請求項８】請求項１乃至７のいずれか一における作製方法を用いて、相補型の絶縁ゲート型半導体装置を作製したことを特徴とする半導体装置の作製方法。

【図１】