半導体装置の製造方法
【課題】製造歩留まり及び信頼性を向上させた、半導体素子が回路基板上にフリップチップ実装されて形成される半導体装置を提供する。
【解決手段】バンプ電極１０ｂを主面に配設した半導体素子１０と、電極端子１０ｐ・２０ｐ上に導電層２０ｂを配設した回路基板２０を準備し、バンプ電極の表面の少なくとも一部に、バンプ電極及び導電層より融点が低い接合材３０を被覆する。次いで、バンプ電極と導電層とが接合材を介して対向するように、回路基板上に半導体素子を載置し、接合材を溶融し、バンプ電極、接合材、及び導電層とを一体化させる。これにより、半導体装置の製造歩留まり、信頼性が向上する。
【解決手段】バンプ電極１０ｂを主面に配設した半導体素子１０と、電極端子１０ｐ・２０ｐ上に導電層２０ｂを配設した回路基板２０を準備し、バンプ電極の表面の少なくとも一部に、バンプ電極及び導電層より融点が低い接合材３０を被覆する。次いで、バンプ電極と導電層とが接合材を介して対向するように、回路基板上に半導体素子を載置し、接合材を溶融し、バンプ電極、接合材、及び導電層とを一体化させる。これにより、半導体装置の製造歩留まり、信頼性が向上する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体素子が回路基板上にフリップチップ実装されて形成される半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子を回路基板上に搭載して半導体装置を構成する際、半導体素子の実装手段の一つとして、当該半導体素子の主面を回路基板に対向させて搭載する所謂フリップチップ接続（フェイスダウン接続）構造がとられている。
【０００３】
当該フリップチップ接続法にあっては、半導体素子に配設された半田バンプ等の突起状電極と、回路基板上に配設された電極端子とを直接的に接続している。
一方、環境への悪影響を回避するために、前記突起状電極を構成する半田バンプの材料として、所謂鉛フリー半田を用いることが主流となりつつある。
【０００４】
また、半導体素子に於いては、多機能化、小型化との要求に伴い、より高い集積化が必要とされ、この為、配線の狭ピッチ化、高密度化と高速動作化とを満たす為に、配線層の層間絶縁膜として低誘電率絶縁材（所謂Ｌｏｗ−ｋ材）の適用がなされている。
【０００５】
即ち、半導体素子の配線層に於いて、層間絶縁層として低誘電率絶縁層を適用し、当該低誘電率絶縁層内に配線層、ビアを配設する（例えば、特許文献１参照。）。
【特許文献１】特開２００６−３２４６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記鉛フリー半田の種類によっては、そのリフロー処理中に半導体素子及び回路基板が、３００℃近くにも加熱される場合がある。
そのため、当該リフロー状態に於ける高温状態から室温にまで、半導体素子及び回路基板が冷却されると、半導体素子の熱膨張係数が回路基板の熱膨張係数よりも小さいことから、半導体素子側に強い応力が印加されてしまう。
【０００７】
特に鉛フリー半田は、クリープ現象が生じ難いため、この様な応力は半田バンプに吸収されず、半導体素子側に応力が集中してしまう。
当該応力が半導体素子側に集中することにより、当該半導体素子に於いて、前述の如き低誘電率絶縁層を層間絶縁層として適用していた場合、当該低誘電率絶縁層の破壊、剥離が生じ、当該層間絶縁層内に配設されている配線層、層間接続部などに於いて、短絡及び／あるいは断線が生じてしまう。
【０００８】
この様に、半導体素子に配設された鉛フリー半田からなる半田バンプと、回路基板に配設された電極とを接続する方法に於いては、半導体装置の製造歩留まりの低下、あるいは信頼性の低下を招く可能性が高い。
【０００９】
一方、前記半田バンプの材料として、融点がより低い鉛フリー半田を使用すれば、そのリフロー温度を低く設定できることから、半導体素子及び回路基板の熱膨張が抑制されると予測される。
【００１０】
しかしながら、融点が低い半田材を用いると、半導体装置の動作時に生じる熱により、半田バンプ自体が溶融する場合もあり、半導体装置としての信頼性の低下を招いてしまう。
【００１１】
本発明はこの様な点に鑑みてなされたものであり、高い信頼性を有する半導体装置を、高い製造歩留まりをもって形成することができる製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体素子に配設された第１の材料からなる電極と、回路基板に配設された電極とを、前記第１の材料より融点の低い第２の材料を介して接続することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
上記手段によれば、半導体素子が回路基板上にフリップチップ実装されて形成される半導体装置を、高い信頼性を有しつつ、且つ高い製造歩留まりをもって製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明による半導体装置の製造方法について、複数の実施の形態をもって説明する。
＜第１の実施の形態＞
本発明による半導体装置の製造方法の、第１の実施の形態について説明する。
【００１５】
当該第１の実施の形態に於ける製造工程フローを、図１に示す。
本実施の形態にあっては、先ず、バンプ電極（半田バンプ）を半導体基板の一方の主面に配設した半導体素子と、電極パッド（電極端子）上に予備半田層（導電層）を施した回路基板を準備する。
【００１６】
そして、半導体素子の一方の主面に配設されたバンプ電極の表面の少なくとも一部に、当該バンプ電極及び予備半田層よりも融点が低い半田材からなる接続用部材を被覆する（ステップＳ１）。
【００１７】
次いで、半導体素子のバンプ電極と回路基板に於ける電極パッドの表面に配設された予備半田層とが、前記接続用部材を介して接するように、半導体素子を回路基板上にフェイスダウン状態をもって載置する（ステップＳ２）。
【００１８】
しかる後、当該接続用部材を溶融せしめる温度をもってリフロー処理を施し、当該接続用部材を溶融して、バンプ電極、接合材、及び予備半田層を一体化する（ステップＳ３）。
【００１９】
即ち、前記半導体素子は、回路基板上にフリップチップ接続法により実装される。
この様に、第１の実施の形態にあっては、半導体素子の一方の主面に配設された半田バンプからなるバンプ電極と、回路基板に配設された電極とを、前記半田バンプより融点が低い半田材料を介して接続する。
【００２０】
この様な製造工程によれば、バンプ電極と予備半田層が配設された電極パッドとを、直接的に接続、一体化させる場合に比べ、リフロー温度を下げることができ、半導体素子の主面に配設された絶縁層の破壊、剥離が生じることなく、当該絶縁層内に配設されている配線層、層間接続部の短絡、断線などが防止される。
【００２１】
これにより、高い信頼性を有する半導体装置を、高い製造歩留まりをもって製造することができる。
次に、半導体素子が、回路基板上にフリップチップ実装される工程を含む、当該第１の実施の形態に於ける半導体装置の製造方法を、図２ならびに図３を用いてより詳しく説明する。
【００２２】
図２ならびに図３は、第１の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
この第１の実施の形態に於いて適用される半導体素子１０を、図２（ａ）に示す。
【００２３】
当該半導体素子１０にあっては、半導体基板１１の一方の主面に、所謂ウエハプロセスが適用されて、トランジスタ等の能動素子、容量素子等の受動素子、ならびにこれらの機能素子を相互に接続する配線層、層間接続部等をもって電子回路が形成されている。
【００２４】
前記配線層、ならびに層間接続部は、半導体基板１１の前記主面に形成された低誘電率絶縁層１２内に、所謂多層配線層を構成して配置されている。
また、半導体素子１０にあっては、低誘電率絶縁層１２上に、直接或いは無機絶縁層を介して前記配線層に電気的に接続された複数の電極パッド１０ｐが配設されている。そして、それぞれの電極パッド１０ｐ上には、柱状の電極１０ｅｌが配設されている。更に、当該柱状の電極１０ｅｌ上には、外部接続用電極であるバンプ電極（半田バンプ）１０ｂが配設されている。
【００２５】
そして、前記柱状の電極１０ｅｌと電極パッド１０ｐとの間には、バンプ電極１０ｂの半田成分が電極パッド１０ｐ内に拡散することを抑制、防止する金属層１３が配設されている。
【００２６】
そして、低誘電率絶縁層１２上ならびに電極パッド１０ｐの一部は無機絶縁層１４により被覆され、当該無機絶縁層１４は有機絶縁層１５により被覆されている。
前記金属層１３は、当該有機絶縁層１５上にまで延在している。
【００２７】
この様な半導体素子１０に於いて、半導体基板１１は、周知の如くシリコン（Ｓｉ）あるいはガリウム砒素（ＧａＡｓ）等の半導体材料が適用される。
また、前記低誘電率絶縁層１２としては、多孔質（ポーラス）状の無機絶縁材料あるいは有機絶縁材料が適用される。即ち、フッ素ドープドケイ素ガラス（Fluorine-doped Silicon Glass，ＦＳＧ）、酸化炭化ケイ素（ＳｉＯＣ）、酸化ケイ素（ＳｉＯ2）、有機樹脂等の何れかが適用される。
【００２８】
そして、電極パッド１０ｐとしては、従来周知のアルミニウム（Ａｌ）または銅（Ｃｕ）を主成分とする金属が適用される。当該電極パッド１０ｐの平面形状は、直径５０μｍ〜１５０μｍの円形状であり、当該電極パッド１０ｐの配設ピッチは、１００μｍ〜２５０μｍとされる。
【００２９】
また、前記柱状の電極１０ｅｌとしては、銅（Ｃｕ）を主成分とする金属が適用される。当該柱状の電極１０ｅｌに於いては、当該電極１０ｅｌへの半田の拡散反応を抑制するために、そのバンプ電極１０ｂ側の表面に、下層からニッケル（Ｎｉ）／金（Ａｕ）のめっき層を配設してもよい。
【００３０】
一方、前記金属層１３としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、あるいは炭化チタン（ＴｉＣ）を主成分とする金属が適用される。
また、無機絶縁層１４としては、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）等が適用される。
【００３１】
更に、有機絶縁層１５としては、ポリイミド（ＰＩ）、ベンゾシクロブタン（ＢＣＢ）、あるいはポリパラフェニレンベンゾビスオキサザール（ＰＢＯ）の何れかが適用される。
【００３２】
そして、当該当該第１の実施の形態に於いては、前記柱状の電極１０ｅｌの先端部に、融点が２１０℃〜２２０℃である半田材からなるバンプ電極１０ｂが配設されている。
当該バンプ電極１０ｂとしては、例えば、鉛（Ｐｂ）フリーである２元系半田が適用される。即ち、錫（Ｓｎ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）半田、あるいは錫（Ｓｎ）−亜鉛（Ｚｎ）半田の何れかが適用される。
【００３３】
当該バンプ電極１０ｂとしては、鉛（Ｐｂ）フリーである３元系半田を適用してもよい。例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）半田、あるいは錫（Ｓｎ）−亜鉛（Ｚｎ）−ビスマス（Ｂｉ）半田の何れかが適用される。
【００３４】
更に、当該バンプ電極１０ｂとして、鉛（Ｐｂ）フリーである４元系半田を適用してもよい。例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）−ビスマス（Ｂｉ）半田、あるいは錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）−ビスマス（Ｂｉ）半田の何れかを適用してもよい。
【００３５】
本第１の実施の形態に於いては、当該半導体素子１０に於けるバンプ電極１０ｂの表面に、半田ペーストを被着する。
即ち、図２（ｂ）に示すように、表面が平坦な支持台５０上に、例えばスキージを用いて、均一な厚さに塗布された半田ペースト３０に対し、前記半導体素子１０のバンプ電極１０ｂの少なくとも一部を接触させる。
【００３６】
この時、半導体素子１０は、例えばボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に降下されて、バンプ電極１０ｂが前記半田ペースト３０中に浸漬されることにより、当該バンプ電極１０ｂの表面に、半田ペースト３０が被着される。
【００３７】
ここで、半田ペースト３０は、粒径が１０μｍ以下の半田粒がフラックス材中に混錬されたペースト状の半田材である。
当該半田粒としては、鉛（Ｐｂ）フリーである２元系半の錫（Ｓｎ）−ビスマス（Ｂｉ）半田、或いは、鉛（Ｐｂ）フリーである３元系半田の錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）半田の何れかが適用される。当該半田粒は、１３０℃〜１５０℃の融点を有する。
【００３８】
従って、半田ペースト３０に接触された前記バンプ電極１０ｂは、図２（ｃ）に示される如く、その表面の少なくとも一部に、当該バンプ電極１０ｂ自体の融点よりも低い融点を有する半田を含有した半田ペースト３０が被着される。
【００３９】
即ち、前記支持台５０の表面に塗布されていた半田ペースト３０は、半導体素子１０のバンプ電極１０ｂの先端部に転写される。
尚、図２（ｃ）にあっては、バンプ電極１０ｂの厚さをｄ１とし、半田ペースト３０の厚さをｄ３としている。
【００４０】
また、半田ペースト３０の被着方法としては、前述の如き転写法に代えて、半田ペースト３０をバンプ電極１０ｂの表面に直接塗布する方法を適用することもできる。
この様に、バンプ電極１０ｂの表面に半田ペースト３０の被着がなされた半導体素子１０を、所謂フリップチップ接続法をもって回路基板２０上に実装、搭載する工程を説明する。
【００４１】
回路基板２０上に、前記半導体素子１０を、所謂フリップチップ状態をもって載置した状態を、図３（ａ）に示す。
尚、当該回路基板２０は、支持基板、配線基板、インターポーザあるいはパッケージ基板とも称される。
【００４２】
当該回路基板２０は、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン（ＢＴ）、あるいはポリイミド等の有機絶縁性樹脂からなる絶縁性基材２１が用いられ、その内部及び／あるいは主面に銅（Ｃｕ）を主体とする導電部材からなる配線層が形成されている。かかる配線層は、必要に応じて、片面配線構造、両面配線構造或いは多層配線構造とされる。
【００４３】
当該回路基板２０は、その一方の主面（上面）に、少なくとも前記半導体素子１０の電極に対応し、且つ前記配線層に接続された電極パッド２０ｐが、複数個配設されている。
当該電極パッド２０ｐの上面周縁部ならびに前記絶縁性基材２１の露出表面は、ソルダレジスト２２により被覆されており、また当該電極パッド２０ｐのソルダレジスト２２に覆われない表面部位から当該ソルダレジスト２２上に延在して予備半田（予備半田層）２０ｂが配設されている。
【００４４】
かかる構成に於いて、電極パッド２０ｐは、例えば、銅（Ｃｕ）を主体とする金属が適用され、その表面には半田材の拡散反応を抑制するために、必要に応じて、下層からニッケル（Ｎｉ）及び金（Ａｕ）の２層めっき層（図示せず）が配設される。
【００４５】
当該電極パッド２０ｐの平面形状は、直径５０μｍ〜１５０μｍの円形状であり、当該電極パッド２０ｐの配設ピッチは、１００μｍ〜２５０μｍとされる。
そして、かかる電極パッド２０ｐ上に配設される予備半田２０ｂとしては、融点が２１０℃〜２２０℃の半田材が適用される。
【００４６】
当該予備半田２０ｂとしては、例えば、鉛（Ｐｂ）フリーである２元系半田が適用される。即ち、錫（Ｓｎ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）半田、錫（Ｓｎ）−亜鉛（Ｚｎ）半田の何れかが適用される。
【００４７】
当該予備半田２０ｂとしては、鉛（Ｐｂ）フリーである３元系半田を適用してもよい。例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）半田、錫（Ｓｎ）−亜鉛（Ｚｎ）−ビスマス（Ｂｉ）半田の何れかが適用される。
【００４８】
更に、予備半田２０ｂとして、鉛（Ｐｂ）フリーである４元系半田を適用してもよい。例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）−ビスマス（Ｂｉ）半田、錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）−ビスマス（Ｂｉ）半田の何れかを適用してもよい。
【００４９】
即ち、図３（ａ）に示される形態にあっては、回路基板２０上の電極パッド２０ｐに被覆された予備半田２０ｂに対し、前記半導体素子１０に於けるバンプ電極１０ｂに被覆された半田ペースト３０が接した状態をもって、当該半導体素子１０が載置されている。
【００５０】
かかる構成に於いて、半導体素子１０の半導体基板１１の主面に対して平行な方向の熱膨張係数は３ｐｐｍ／℃〜４ｐｐｍ／℃であり、また回路基板２０の絶縁性基材２１の主面に対して平行な方向の熱膨張係数は１０ｐｐｍ／℃〜１７ｐｐｍ／℃である。
【００５１】
尚、図３（ａ）にあっては、予備半田２０ｂの厚さをｄ２としている。
この様に、回路基板２０上に半導体素子１０を載置した状態に於いて、当該回路基板２０を支持する支持テーブル（図示せず）に配設された加熱ユニットにより加熱して、前記半田ペースト３０に含まれる半田粒のリフロー処理を施す。
【００５２】
この時、当該半田リフロー処理に於ける加熱処理温度は、半田ペースト３０に含まれる半田粒のみが溶融する温度に設定される。
即ち、加熱処理温度は、前記半田ペースト３０に含まれる半田粒の融点以上であり、且つバンプ電極１０ｂ及び予備半田２０ｂの融点より低い温度、例えば１５０℃〜１７０℃に設定される。また、当該半田リフロー処理に要する時間は、３０秒〜３分とされる。
【００５３】
かかる半田リフロー処理に於ける加熱により、図３（ｂ）に示すように、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ａの方向ならびに矢印ａ’の方向に伸長する。尚、かかる矢印ａと矢印ａ’とは逆方向である。
【００５４】
一方、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｂの方向ならびに矢印ｂ’の方向に伸長する。かかる矢印ｂと矢印ｂ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その伸長する量が異なる。当該伸長量の相違を、図３（ｂ）にあっては、矢印の長さで表している。
【００５５】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく伸長する。
しかしながら、この時の加熱温度は、前記バンプ電極１０ｂならびに予備半田２０ｂの融点より低い温度であり、半導体素子１０に対して大きな応力の集中を生じない。
【００５６】
上記半田リフロー処理の持続より、前記半田ペースト３０に含まれる半田粒とバンプ電極１０ｂならびに予備半田２０ｂが相互に拡散し、図３（ｃ）に示されるように、これらの半田はバンプ４０として一体化される。
【００５７】
これにより、半導体素子１０の電極１０ｅｌと回路基板２０の電極パッド２０ｐが、当該バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【００５８】
即ち、半導体素子１０と回路基板２０との間は、電気的にも接続可能とされる。
前記半田リフロー処理の終了後、室温（例えば、２５℃）にまで冷却される過程において、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ｃの方向ならびに矢印ｃ’の方向に収縮する。尚、かかる矢印ｃと矢印ｃ’とは逆方向である。
【００５９】
また、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｄの方向ならびに矢印ｄ’の方向に収縮する。かかる矢印ｄと矢印ｄ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その収縮量が異なる。当該収縮量の相違を、図３（ｃ）にあっても、矢印の長さで表している。
【００６０】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく収縮する。
しかしながら、この時の温度変化は、前記半田ペースト３０に含まれる半田粒の溶融温度から室温までの変化であり、半導体素子１０に対して大きな応力の集中を生じない。
【００６１】
即ち、本実施の形態に於ける製造方法にあっては、低融点半田材からなる接続用部材の適用によって、半導体素子１０の回路基板２０へのフリップチップ実装工程に於ける半田リフローの際の加熱温度を低下させることができ、もって当該半導体素子１０に対する応力の印加量を低減することができる。
【００６２】
これにより、当該半導体素子１０に於ける低誘電率絶縁層１２への応力集中が低減、抑制され、当該低誘電率絶縁層１２の破壊、剥離などを防止することができる。
尚、当該第１の実施の形態に於いて、前記バンプ電極１０ｂの厚さをｄ１、半田ペースト３０の厚さをｄ３とし、予備半田２０ｂの厚さをｄ２とした場合、（ｄ１＋ｄ２）とｄ３との比が５：１〜３：１であることが好ましい。
【００６３】
ｄ３が（ｄ１＋ｄ２）の１／５よりも小さくなると、半田ペースト３０の厚さｄ３の均一性が低下し易い。
一方、ｄ３が（ｄ１＋ｄ２）の１／３よりも大きくなると、一体化されたバンプ４０の融点が半田ペースト３０の半田成分の融点（１３０℃〜１５０℃）に転化し易く、当該バンプ４０の融点がバンプ電極１０ｂならびに予備半田２０ｂの融点よりも低下して、バンプ４０としての耐熱性が低下してしまう。
【００６４】
尚、前記リフロー処理は、リフロー専用装置に於いて実施することもできる。
この様な、半導体素子１０の回路基板２０へのフリップチップ実装後、当該半導体素子１０と回路基板２０との間に、アンダーフィル材と称される封止用樹脂を充填する（図示せず）。
【００６５】
或いは、当該半導体素子１０を被覆して樹脂封止処理を施す（図示せず）。
そして前記回路基板２０の他方の主面（裏面）に、外部接続端子を構成する半田ボール（図示せず）を配設し、ＢＧＡ（Ball Grid Array）構造を有する半導体装置を形成する。
【００６６】
前記回路基板が大判とされ、当該回路基板に複数個の半導体素子が搭載される場合には、当該複数個の半導体素子の一括樹脂封止処理、ならびに外部接続端子の配設を行った後に、当該配線基板ならびに当該配線基板上にあって半導体素子を覆う封止用樹脂を、その厚さ方向に切断して、個片化された半導体装置を形成する。
【００６７】
この様に、第１の実施の形態に於いては、主面にバンプ電極１０ｂが配設された半導体素子１０を、回路基板２０上にフリップチップボンディング法により搭載する際に、前記回路基板２０に於ける電極パッド２０ｐ上に予備半田２０ｂを配設し、また前記バンプ電極１０ｂの表面の少なくとも一部に、バンプ電極１０ｂ及び予備半田２０ｂよりも融点が低い半田粒を含んだ半田ペースト３０を被覆した後、当該バンプ電極１０ｂと予備半田２０ｂとを半田ペースト３０を介して対向させて、回路基板２０上に半導体素子１０を載置する。
【００６８】
そして、半田ペースト３０中の半田粒を溶融して、バンプ電極１０ｂ、半田粒、及び予備半田２０ｂを一体化させる。
これにより、半導体素子１０の電極と回路基板２０の電極パッドが、バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【００６９】
この様な半導体装置の製造方法によれば、鉛（Ｐｂ）フリー半田の中で比較的低融点とされる半田ペースト３０の半田粒のみを溶融させて、高融点の半田（バンプ電極１０ｂ、予備半田２０ｂ）を容易に一体化することができる。
【００７０】
即ち、高融点の半田間に、低融点の半田からなる接続用部材を介在させて、低融点の半田の融点近傍でリフロー処理を施すことにより、高融点の半田同士を直接溶融接合させる場合に比べ、リフロー処理温度を低下させることができる。
【００７１】
従って、半導体素子１０及び回路基板２０が、リフロー処理温度まで加熱される際、ならびにリフロー処理温度から室温にまで冷却される際にも、その温度変化を、高融点の半田同士を直接溶融接合させる場合に比べ小さなものとなる。
【００７２】
これにより、半導体素子１０に強い応力が印加されることはなく、当該半導体素子１０の主面に形成された絶縁層への応力集中が防止される。
従って、当該絶縁層として、低誘電率絶縁層を適用した場合であっても、当該低誘電率絶縁層の破壊、剥離が回避され、低誘電率絶縁層内に配設された配線層、層間接続部の短絡、あるいは断線が防止される。
【００７３】
また、バンプ電極１０ｂ、半田ペースト３０に含まれる粒状の半田、及び予備半田２０ｂは、リフロー処理中に相互拡散して、均一組成のバンプ４０が形成される。
このため、バンプ４０の融点は、高融点のバンプ電極１０ｂの融点と、半田ペースト３０に含まれる粒状の半田の融点との間の値となる。即ち、バンプ４０の融点は、高融点のバンプ電極１０ｂの存在によって、半田ペースト３０に含まれる粒状の半田の融点よりも高くなる。従って、半導体装置の動作時にバンプ４０が高温に晒されても、当該バンプ４０は溶融せず、高い信頼性を維持することができる。
【００７４】
この様に、第１の実施の形態によれば、高い信頼性を有する半導体装置を、低い製造コスト及び高い製造歩留まりをもって製造することができる。
尚、前記回路基板２０として、ガラス等の無機絶縁材料を主成分とする回路基板を適用することもできる。但し、無機絶縁材料を主成分とする回路基板は、有機絶縁材料を主成分とする回路基板に比べ高価であり、無機絶縁材料を主成分とする回路基板を用いると、半導体装置としてコスト高を招来してしまう可能性がある。
【００７５】
＜第２の実施の形態＞
本発明による半導体装置の製造方法の、第２の実施の形態について説明する。
尚、第２の実施の形態の説明に於いて、前記第１の実施の形態に於ける部位と対応する部位には、同一の符号を付して、その説明を省略する。
【００７６】
当該第２の実施の形態に於ける半導体装置の製造方法について、図４ならびに図５を用いて説明する。
当該第２の実施の形態に於いても、半導体素子１０に於けるバンプ電極１０ｂの表面に、接続用部材として、半田部材を被着する。
【００７７】
即ち、図４（ａ）に示すように、表面が平坦な支持台５０上に、例えばスキージを用いて、均一な厚さに塗布された半田ペースト３０に対し、前記半導体素子１０のバンプ電極１０ｂの少なくとも一部を接触させる。
【００７８】
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に降下されて、当該半導体素子１０のバンプ電極１０ｂは前記半田ペースト３０中に浸漬される。
【００７９】
ここで、半田ペースト３０は、粒径が４０μｍ以下の半田粒がフラックス材中に混錬させたペースト状の半田材である。
当該半田粒としては、鉛（Ｐｂ）フリーである２元系半の錫（Ｓｎ）−ビスマス（Ｂｉ）半田、あるいは、鉛（Ｐｂ）フリーである３元系半田の錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）半田の何れかが適用される。当該半田粒は、１３０℃〜１５０℃の融点を有する。
【００８０】
半導体素子１０のバンプ電極１０ｂを半田ペースト３０中に浸漬させた状態を維持しつつ、上記ボンディングツールに於ける加熱ユニットにより、バンプ電極１０ｂを、上記半田粒の融点以上、且つバンプ電極１０ｂの融点未満の温度に加熱する。
【００８１】
かかる加熱処理により、バンプ電極１０ｂ近傍に於いては、半田ペースト３０の半田粒のみが溶融し、溶融した半田成分が当該バンプ電極１０ｂ表面の少なくとも一部に付着する。
【００８２】
しかる後、半導体素子１０が例えば室温まで冷却されると、上記半田成分も融点以下に冷却されることから、バンプ電極１０ｂ表面の一部に、半田成分により構成された半田部材３１が被着される。
【００８３】
即ち、バンプ電極１０ｂ表面の少なくとも一部が、接続用部材としての半田部材３１により被覆される。
かかる状態を、図４（ｂ）に示す。
【００８４】
尚、図４（ｂ）にあっては、バンプ電極１０ｂの厚さをｄ１とし、半田部材３１の厚さをｄ３としている。
この様に、バンプ電極１０ｂの表面に半田ペースト３０の被着がなされた半導体素子１０を、所謂フリップチップ接続法をもって回路基板２０上に実装、搭載する工程を説明する。
【００８５】
回路基板２０上に、前記半導体素子１０を、所謂フリップチップ状態をもって載置した状態を、図５（ａ）に示す。
尚、当該回路基板２０は、支持基板、配線基板、インターポーザあるいはパッケージ基板とも称される。
【００８６】
当該回路基板２０は、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン（ＢＴ）、あるいはポリイミド等の有機絶縁性樹脂からなる絶縁性基材２１が用いられ、その内部及び／あるいは主面に銅（Ｃｕ）を主体とする導電部材からなる配線層が形成されている。かかる配線層は、必要に応じて、片面配線構造、両面配線構造或いは多層配線構造とされる。
【００８７】
当該回路基板２０は、その一方の主面（上面）に、少なくとも前記半導体素子１０の電極に対応し、且つ前記配線層に接続された電極パッド２０ｐが、複数個配設されている。
当該電極パッド２０ｐの上面周縁部ならびに前記絶縁性基材２１の露出表面は、ソルダレジスト２２により被覆されており、また当該電極パッド２０ｐのソルダレジスト２２に覆われない表面部位から当該ソルダレジスト２２上に延在して予備半田２０ｂが配設されている。当該予備半田２０ｂは、融点２１０℃〜２２０℃の半田材から構成される。
【００８８】
即ち、図５（ａ）に示される形態にあっては、回路基板２０上の電極パッド２０ｐに被覆された予備半田２０ｂに対し、前記半導体素子１０に於けるバンプ電極１０ｂに被覆された半田部材３１が接した状態をもって、当該半導体素子１０が載置されている。
【００８９】
かかる構成に於いて、半導体素子１０の半導体基板１１の主面に対して平行な方向の熱膨張係数は３ｐｐｍ／℃〜４ｐｐｍ／℃であり、また回路基板２０の絶縁性基材２１の主面に対して平行な方向の熱膨張係数は１０ｐｐｍ／℃〜１７ｐｐｍ／℃である。
【００９０】
尚、図５（ａ）にあっては、当該予備半田２０ｂの厚さをｄ２としている。
この様に、回路基板２０上に半導体素子１０を載置した状態に於いて、当該回路基板２０を支持する支持テーブル（図示せず）に配設された加熱ユニットにより加熱して、前記半田部材３１のリフロー処理を施す。
【００９１】
この時、当該半田リフロー処理に於ける加熱処理温度は、半田部材３１のみが溶融する温度に設定される。
即ち、加熱処理温度は、前記半田部材３１の融点以上であり、且つバンプ電極１０ｂ及び予備半田２０ｂの融点より低い温度、例えば１５０℃〜１７０℃に設定される。また、当該半田リフロー処理に要する時間は、３０秒〜３分とされる。
【００９２】
かかる半田リフロー処理に於ける加熱により、図５（ｂ）に示すように、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ａの方向ならびに矢印ａ’の方向に伸長する。かかる矢印ａと矢印ａ’とは逆方向である。
【００９３】
一方、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｂの方向ならびに矢印ｂ’の方向に伸長する。かかる矢印ｂと矢印ｂ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その伸長する量が異なる。当該伸長量の相違を、図５（ｂ）にあっては、矢印の長さで表している。
【００９４】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく伸長する。
しかしながら、この時の加熱温度は、前記バンプ電極１０ｂならびに予備半田２０ｂの融点より低い温度であり、半導体素子１０に対して大きな応力の集中を生じない。
【００９５】
上記半田リフロー処理の持続より、前記半田部材３１とバンプ電極１０ｂならびに予備半田２０ｂが相互に拡散し、図５（ｃ）に示されるように、これらの半田はバンプ４０として一体化される。
【００９６】
これにより、半導体素子１０の電極１０ｅｌと回路基板２０の電極パッド２０ｐが、当該バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【００９７】
即ち、半導体素子１０と回路基板２０との間は、電気的にも接続可能とされる。
前記半田リフロー処理の終了後、室温（例えば、２５℃）にまで冷却される過程において、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ｃの方向ならびに矢印ｃ’の方向に収縮する。かかる矢印ｃと矢印ｃ’とは逆方向である。
【００９８】
また、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｄの方向ならびに矢印ｄ’の方向に収縮する。かかる矢印ｄと矢印ｄ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その収縮量が異なる。当該収縮量の相違を、図５（ｃ）にあっても、矢印の長さで表している。
【００９９】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく収縮する。
しかしながら、この時の温度変化は、前記半田部材３１の溶融温度から室温までの変化であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１００】
即ち、本実施の形態に於ける製造方法にあっても、半導体素子１０の回路基板２０へのフリップチップ実装工程に於ける半田リフローの際の加熱温度を低下させることができ、もって当該半導体素子１０に対する応力の印加量を低減することができる。
【０１０１】
これにより、当該半導体素子１０に於ける低誘電率絶縁層１２への応力集中が低減、抑制され、当該低誘電率絶縁層１２の破壊、剥離などを防止することができる。
尚、当該第２の実施の形態に於いて、前記バンプ電極１０ｂの厚さをｄ１、半田部材３１の厚さをｄ３とし、予備半田２０ｂの厚さをｄ２とした場合、（ｄ１＋ｄ２）とｄ３との比が５：１〜３：１であることが好ましい。
【０１０２】
即ち、ｄ３が（ｄ１＋ｄ２）の１／５よりも小さくなると、半田部材３１の厚さｄ３の均一性が低下し易い。
一方、ｄ３が（ｄ１＋ｄ２）の１／３よりも大きくなると、一体化されたバンプ４０の融点が半田部材３１の融点（１３０℃〜１５０℃）に転化し易くなり、当該バンプ４０の融点がバンプ電極１０ｂならびに予備半田２０ｂの融点よりも低下して、バンプ４０としての耐熱性が低下してしまう。
【０１０３】
尚、前記リフロー処理は、リフロー専用装置に於いて実施することもできる。
この様な、半導体素子１０の回路基板２０へのフリップチップ実装後、当該半導体素子１０と回路基板２０との間に、アンダーフィル材と称される封止用樹脂を充填する（図示せず）。
【０１０４】
或いは、当該半導体素子１０を被覆して樹脂封止処理を施す。
そして前記回路基板２０の他方の主面（裏面）に、外部接続端子を構成する半田ボール（図示せず）を配設し、ＢＧＡ（Ball Grid Array）構造を有する半導体装置を形成する。
【０１０５】
前記回路基板が大判とされ、当該回路基板に複数個の半導体素子が搭載される場合には、当該複数個の半導体素子の一括樹脂封止処理、ならびに外部接続端子の配設が行われた後に、当該配線基板ならびに当該配線基板上にあって半導体素子を覆う封止用樹脂を、その厚さ方向に切断して、個片化された半導体装置を形成する。
【０１０６】
この様に、第２の実施の形態に於いては、主面にバンプ電極１０ｂが配設された半導体素子１０を、回路基板２０上にフリップチップボンディング法により搭載する際に、前記回路基板２０に於ける電極パッド２０ｐ上に予備半田２０ｂを配設し、また前記バンプ電極１０ｂの表面の少なくとも一部に、バンプ電極１０ｂ及び予備半田２０ｂよりも融点が低い半田部材３１を被覆した後、当該バンプ電極１０ｂと予備半田２０ｂとを半田部材３１を介して対向させて、回路基板２０上に半導体素子１０を載置する。
【０１０７】
そして、当該半田部材３１を溶融して、バンプ電極１０ｂ、半田部材３１、及び予備半田２０ｂを一体化させる。
これにより、半導体素子１０の電極と回路基板２０の電極パッドが、バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０１０８】
即ち、この様な半導体装置の製造方法によれば、高融点の半田間に低融点の半田部材３１からなる接続用部材を介在させ、当該半田部材３１の融点近傍でリフロー処理を施すことにより、高融点の半田同士を直接溶融接合させる場合に比べ、リフロー処理温度を低下させることができる。
【０１０９】
従って、半導体素子１０及び回路基板２０が、リフロー処理温度まで加熱される際、ならびにリフロー処理温度から室温にまで冷却される際にも、その温度変化を、高融点の半田同士を直接溶融接合させる場合に比べ小さなものとなる。
【０１１０】
これにより、半導体素子１０に強い応力が印加されることはなく、半導体素子１０の主面に形成された絶縁層への応力集中が防止される。
従って、当該絶縁層として、低誘電率絶縁層を適用した場合であっても、当該低誘電率絶縁層の破壊、剥離が回避され、低誘電率絶縁層内に配設された配線層、層間接続部の短絡、あるいは断線が防止される。
【０１１１】
この様に、第２の実施の形態によれば、高い信頼性を有する半導体装置を、高い製造歩留まりをもって製造することができる。
更に、当該第２の実施の形態に於いては、半田ペースト３０の半田粒を溶融状態とし、溶融状態にある半田成分を半田部材３１としてバンプ電極１０ｂ表面に付着させている。
【０１１２】
即ち、半田ペースト３０の粘性によらず、低融点の半田成分を半田部材３１としてバンプ電極１０ｂ表面に形成している。
従って、半田ペースト３０内に含まれる半田粒の粒径にばらつきがあっても、低融点の半田成分をバンプ電極１０ｂ表面に確実に被着することができる。
【０１１３】
半田粒径にばらつきがある半田ペーストは、半田粒径を一定の値に揃えた半田ペーストに比べ安価であることから、第２の実施の形態に於ける半導体装置は、製造コストの低下を図ることができる。
【０１１４】
＜第３の実施の形態＞
次に、半導体装置の製造方法の第３の実施の形態について説明する。
当該第３の実施の形態の説明に於いては、第１、２の実施の形態で説明した部位と対応する部位には、同じ符号を付して、その説明を省略する。
【０１１５】
図６ならびに図７は、本発明の第３の実施の形態に於ける半導体装置の製造方法を説明する要部断面模式図である。
当該第３の実施の形態にあっては、半導体素子１０に於けるバンプ電極１０ｂの表面に、接続用部材としての半田材と、フラックス材を重ねて被着する。
【０１１６】
本実施の形態にあっては、先ず、バンプ電極１０ｂ表面の少なくとも一部に、半田部材３１が被着された半導体素子１０を準備する。
かかる形態は、前記第２の実施の形態に於いて、図４（ａ）乃至図４（ｂ）に示した工程を適用することができる。
【０１１７】
そして、この様に、バンプ電極１０ｂ表面の少なくとも一部に、半田部材３１が被着された半導体素子１０に於ける当該半田部材３１を、表面が平坦な支持台５０上に配置されたフラックス材３０ｆに接触させる。かかる状態を、図６（ａ）に示す。
【０１１８】
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に降下されて、少なくとも半導体素子１０のバンプ電極１０ｂに被着されている半田部材３１がフラックス材３０ｆ中に浸漬される。
【０１１９】
しかる後、前記半導体素子１０を支持台５０から分離することにより、前記半田部材３１表面に、フラックス材３０ｆが転写された形態を得る。かかる状態を、図６（ｂ）に示す。
【０１２０】
尚、フラックス材３０ｆの被着方法としては、前記浸漬法に代えて、半田部材３１表面にフラックス材を直接塗布する方法を適用することもできる。
この様に、バンプ電極１０ｂの表面に、半田部材３１が配設され、更に当該半田部材３１上へのフラックス材３０ｆの被覆がなされた半導体素子１０を、所謂フリップチップ接続をもって回路基板２０上に実装、搭載する工程を説明する。
【０１２１】
回路基板２０上に、前記半導体素子１０を、所謂フリップチップ状態をもって載置した状態を、図７（ａ）に示す。
尚、当該回路基板２０は、支持基板、配線基板、インターポーザあるいはパッケージ基板とも称される。
【０１２２】
当該回路基板２０は、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン（ＢＴ）、あるいはポリイミド等の有機絶縁性樹脂からなる絶縁性基材２１が用いられ、その内部及び／あるいは主面に銅（Ｃｕ）を主体とする導電部材からなる配線層が形成されている。かかる配線層は、必要に応じて、片面配線構造、両面配線構造或いは多層配線構造とされる。
【０１２３】
当該回路基板２０は、その一方の主面（上面）に、少なくとも前記半導体素子１０の電極に対応し、且つ前記配線層に接続された電極パッド２０ｐが、複数個配設されている。
当該電極パッド２０ｐの上面周縁部ならびに前記絶縁性基材２１の露出表面は、ソルダレジスト２２により被覆されており、また当該電極パッド２０ｐのソルダレジスト２２に覆われない表面部位から当該ソルダレジスト２２上に延在して予備半田２０ｂが配設されている。当該予備半田２０ｂは、融点２１０℃〜２２０℃の半田材から構成される。
【０１２４】
即ち、図７（ａ）に示される形態にあっては、回路基板２０上の電極パッド２０ｐに被覆された予備半田２０ｂに対し、前記半導体素子１０に於けるバンプ電極１０ｂに被覆された半田部材３１が接した状態をもって、当該半導体素子１０が載置されている。
【０１２５】
尚、フラックス材３０ｆは、予備半田２０ｂと半田部材３１との接触部界面、ならびにその周囲に止まっている。
かかる構成に於いて、半導体素子１０の半導体基板１１の主面に対して平行な方向の熱膨張係数は３ｐｐｍ／℃〜４ｐｐｍ／℃であり、また回路基板２０の絶縁性基材２１の主面に対して平行な方向の熱膨張係数は１０ｐｐｍ／℃〜１７ｐｐｍ／℃である。
【０１２６】
この様に、回路基板２０上に半導体素子１０を載置した状態に於いて、当該回路基板２０を支持する加熱ユニット（図示せず）により加熱して、前記半田部材３１のリフロー処理を施す。
【０１２７】
この時、当該半田リフロー処理に於ける加熱処理温度は、半田部材３１のみが溶融する温度に設定される。
即ち、加熱処理温度は、前記半田部材３１の融点以上であり、且つバンプ電極１０ｂ及び予備半田２０ｂの融点より低い温度、例えば１５０℃〜１７０℃に設定される。また、当該半田リフロー処理に要する時間は、３０秒〜３分とされる。
【０１２８】
かかる半田リフロー処理に於ける加熱により、図７（ｂ）に示すように、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ａの方向ならびに矢印ａ’の方向に伸長する。かかる矢印ａと矢印ａ’とは逆方向である。
【０１２９】
一方、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｂの方向ならびに矢印ｂ’の方向に伸長する。かかる矢印ｂと矢印ｂ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その伸長する量が異なる。当該伸長量の相違を、図７（ｂ）にあっては、矢印の長さで表している。
【０１３０】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく伸長する。
しかしながら、この時の加熱温度は、前記バンプ電極１０ｂならびに予備半田２０ｂの融点より低い温度であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１３１】
上記半田リフロー処理の持続より、前記半田部材３１とバンプ電極１０ｂならびに予備半田２０ｂが相互に拡散し、図７（ｃ）に示されるように、これらの半田はバンプ４０として一体化される。
【０１３２】
これにより、半導体素子１０の電極１０ｅｌと回路基板２０の電極パッド２０ｐが、当該バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０１３３】
即ち、半導体素子１０と回路基板２０との間は、電気的にも接続可能とされる。
尚、半田はバンプ４０の周囲に残留しているフラックス材３０ｆは、必要に応じて洗浄処理により除去される。
【０１３４】
前記半田リフロー処理の終了後、室温（例えば、２５℃）にまで冷却される過程において、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ｃの方向ならびに矢印ｃ’の方向に収縮する。かかる矢印ｃと矢印ｃ’とは逆方向である。
【０１３５】
また、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｄの方向ならびに矢印ｄ’の方向に収縮する。かかる矢印ｄと矢印ｄ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その収縮量が異なる。当該収縮量の相違を、図７（ｃ）にあっても、矢印の長さで表している。
【０１３６】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく収縮する。
しかしながら、この時の温度変化は、前記半田部材３１の溶融温度から室温までの変化であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１３７】
即ち、本実施の形態に於ける製造方法にあっても、半導体素子１０の回路基板２０へのフリップチップ実装工程に於ける半田リフローの際の加熱温度を低下させることにより、当該半導体素子１０に対する応力の印加量を低減することができる。
【０１３８】
これにより、当該半導体素子１０に於ける低誘電率絶縁層１２への応力集中が低減、抑制され、当該低誘電率絶縁層１２の破壊、剥離などを防止することができる。
尚、前記リフロー処理は、リフロー専用装置に於いて実施することもできる。
【０１３９】
この様な、半導体素子１０の回路基板２０へのフリップチップ実装後、当該半導体素子１０と回路基板２０との間に、アンダーフィル材と称される封止用樹脂を充填する（図示せず）。
【０１４０】
或いは、当該半導体素子１０を被覆して樹脂封止処理を施す。
そして前記回路基板２０の他方の主面（裏面）に、外部接続端子を構成する半田ボールを配設し、ＢＧＡ（Ball Grid Array）構造を備えた半導体装置を形成する。
【０１４１】
前記回路基板が大判であって、当該回路基板に複数個の半導体素子が搭載される場合には、当該複数個の半導体素子の一括樹脂封止処理、ならびに外部接続端子の配設がなされた後に、当該配線基板ならびに当該配線基板上にあって半導体素子を覆う封止用樹脂を、その厚さ方向に切断して、個片化された半導体装置を形成する。
【０１４２】
この様に、第３の実施の形態に於いては、主面にバンプ電極１０ｂが配設された半導体素子１０を、回路基板２０上にフリップチップボンディング法により搭載する際に、前記回路基板２０に於ける電極パッド２０ｐ上に予備半田２０ｂを配設し、また前記バンプ電極１０ｂの表面の少なくとも一部に、バンプ電極１０ｂ及び予備半田２０ｂよりも融点が低い半田部材３１及びフラックス材３０ｆを被覆した後、当該バンプ電極１０ｂと予備半田２０ｂとを半田部材３１及びフラックス材３０ｆを介して対向させて、回路基板２０上に半導体素子１０を載置する。
【０１４３】
そして、半田部材３１を溶融して、バンプ電極１０ｂ、半田部材３１及び予備半田２０ｂを一体化させる。
これにより、半導体素子１０の電極と回路基板２０の電極パッドが、バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０１４４】
この様な半導体装置の製造方法によれば、鉛（Ｐｂ）フリー半田の中で比較的低融点とされる半田部材３１を溶融させて、高融点の半田（バンプ電極１０ｂ、予備半田２０ｂ）を容易に一体化することができる。
【０１４５】
即ち、高融点の半田間に、低融点の半田からなる接続用部材を介在させて、低融点の半田の融点近傍でリフロー処理を施すことにより、高融点の半田同士を直接溶融接合させる場合に比べ、リフロー処理温度を低下させることができる。
【０１４６】
従って、半導体素子１０及び回路基板２０が、リフロー処理温度まで加熱される際、ならびにリフロー処理温度から室温にまで冷却される際にも、その温度変化を、高融点の半田同士を直接溶融接合させる場合に比べ小さなものとなる。
【０１４７】
これにより、半導体素子１０に強い応力が印加されることはなく、半導体素子１０の主面に形成された絶縁層への応力集中が防止される。
従って、当該絶縁層として、低誘電率絶縁層を適用した場合であっても、当該低誘電率絶縁層の破壊、剥離が回避され、低誘電率絶縁層内に配設された配線層、層間接続部の短絡、あるいは断線が防止される。
【０１４８】
この様に、第３の実施の形態によれば、高い信頼性を有する半導体装置を、高い製造歩留まりをもって、製造することができる。
更に、第３の実施の形態に於いては、半田部材３１の表面に、フラックス材３０ｆを予め塗布することにより、半田部材３１の表面に酸化皮膜が生成されても、リフロー処理中に除去される。従って、半田部材３１表面に酸化皮膜が生じたとしても、半田部材３１と予備半田２０ｂとを確実に一体化することができる。
【０１４９】
＜第４の実施の形態＞
次に、半導体装置の製造方法の第４の実施の形態について説明する。
当該第４の実施の形態の説明では、第１乃至第３の実施の形態で説明した部位には、同一の符号を付し、その説明を省略する。
【０１５０】
本第４の実施の形態は、前記第２の実施の形態に於いて接続用部材として適用された半田部材３１を、当該第２の実施の形態とは異なる手段によって、半導体素子１０のバンプ電極１０ｂの表面に配設するものである。
【０１５１】
図８は、第４の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
即ち、本実施の形態にあっては、半導体素子１０のバンプ電極１０ｂを、表面が平坦な支持台５０上に配置されて溶融状態にある半田材３２に接触させる。
【０１５２】
かかる状態を、図８（ａ）に示す。
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に当該半導体素子１０を降下させて、当該半導体素子１０のバンプ電極１０ｂが溶融状態にある半田材３２中に浸漬される。
【０１５３】
当該半田材３２は、支持台５０に配設された加熱ユニット（図示せず）による加熱により溶融状態が維持され、所謂半田浴を形成している。
当該半田材３２は、半田粒、半田片、あるいは半田板を溶融することにより適用される。また、その材質は、鉛（Ｐｂ）フリーである２元系半の錫（Ｓｎ）−ビスマス（Ｂｉ）半田、あるいは鉛（Ｐｂ）フリーである３元系半田の錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）半田の何れかが適用される。そして、その融点は１３０℃〜１５０℃が選択される。
【０１５４】
前記浸漬の後、前記半導体素子１０を支持台５０から分離することにより、前記バンプ電極１０ｂ表面の一部に、半田材３２が転写され、半田部材３１が被着された状態を得る。
【０１５５】
かかる状態を、図８（ｂ）に示す。
この様に、バンプ電極１０ｂ表面の一部に、半田部材３１が被着された半導体素子１０は、前記第２の実施の形態に於ける工程（図５（ａ）乃至図５（ｃ）参照）を経て、回路基板２０上にフリップチップ状態をもって搭載される。
【０１５６】
そして、当該第４の実施の形態に於いても、前記第１の実施の形態ならびに第２の実施の形態と同様の効果を得ることができる。
更に、第４の実施の形態に於いては、溶融状態にある半田材３２、即ち半田浴を形成する半田材として、半田片、半田板、あるいは半田粒を適用することができることから、製造コストをより低下させることができる。
【０１５７】
＜第５の実施の形態＞
次に、半導体装置の製造方法の第５の実施の形態について説明する。
当該第５の実施の形態の説明では、第１乃至第４の実施の形態で説明した同一の部位には、同一の符号を付し、その説明を省略する。
【０１５８】
本第５の実施の形態は、前記第２の実施の形態に於いて適用されたフラックス材３０ｆを、当該第２の実施の形態とは異なる手段によって、半導体素子１０のバンプ電極１０ｂの表面に被着するものである。
【０１５９】
図９は、第５の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
即ち、半導体素子１０の半田部材３１を、表面が平坦な支持台５０上に配置されたフラックス材３０ｆに接触させる。かかる状態を、図９（ａ）に示す。
【０１６０】
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に当該半導体素子１０を降下させて、当該半導体素子１０のバンプ電極１０ｂがフラックス材３０ｆ中に浸漬される。
【０１６１】
そして、前記半導体素子１０を支持台５０上から離すことにより、前記バンプ電極１０ｂの表面の一部に、フラックス材３０ｆが転写された形態を得る。かかる状態を、図９（ｂ）に示す。
【０１６２】
しかる後、当該半導体素子１０のバンプ電極１０ｂを、前記第４の実施の形態に示される手段に沿って、表面が平坦な支持台５０上に配置されて溶融状態にある半田材３２に接触させる。
【０１６３】
この結果、当該バンプ電極１０ｂの表面の一部に、接続用部材としての半田部材３１が被着される（第４の実施の形態にかかる図８（ｂ）参照）。
この様に、バンプ電極１０ｂ表面の一部に、半田部材３１が被着された半導体素子１０は、前記第２の実施の形態に於ける工程（図５（ａ）乃至図５（ｃ）参照）を経て、回路基板２０上にフリップチップ状態をもって搭載される。
【０１６４】
本第５の実施の形態に於いても、第１の実施の形態、第２の実施の形態、ならびに第４の実施の形態と同様の効果を得ることができる。
更に、本第５の実施の形態に於いては、フラックス材３０ｆをバンプ電極１０ｂの表面に予め被着していることから、当該バンプ電極１０ｂ表面に酸化皮膜が生成されても、半田材３２への浸漬中に当該酸化皮膜は除去される。
【０１６５】
従って、バンプ電極１０ｂ表面に酸化皮膜が生成された場合でも、半田部材３１をバンプ電極１０ｂ上に確実に被着することができる。
＜第６の実施の形態＞
次に、半導体装置の製造方法の第６の実施の形態について説明する。
【０１６６】
当該第６の実施の形態の説明では、第１乃至第５の実施の形態で説明した部位には、同一の符号を付し、その説明を省略する。
本第６の実施の形態は、前記第２の実施の形態に於いて適用されたフラックス材３０ｆを、半導体素子１０のバンプ電極１０ｂの表面への半田部材３１の被着の前後に於いて被着する。
【０１６７】
即ち、第６の実施の形態に於いては、第３の実施の形態乃至第５の実施の形態を複合した実施の形態が提供される。
本第６の実施の形態にあっては、先ず、半導体素子１０のバンプ電極１０ｂを、表面が平坦な支持台５０上に配置されたフラックス材３０ｆに接触させる。
【０１６８】
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に当該半導体素子１０を降下させて、当該半導体素子１０のバンプ電極１０ｂがフラックス材３０ｆ中に浸漬される。
【０１６９】
そして、前記半導体素子１０を支持台５０から離すことにより、前記バンプ電極１０ｂの表面の一部に、フラックス材３０ｆが転写された形態を得る。
次いで、当該半導体素子１０のバンプ電極１０ｂを、表面が平坦な支持台５０上に配置されて溶融状態にある半田材３２に接触させる。
【０１７０】
この結果、当該バンプ電極１０ｂの表面の一部に、接続用部材としての半田部材３１が被着される。
しかる後、半導体素子１０のバンプ電極１０ｂを、表面が平坦な支持台５０上に配置されたフラックス材３０ｆに再度接触させる。
【０１７１】
そして、前記半導体素子１０を支持台５０から分離することにより、前記半田部材３１の表面の一部に、フラックス材３０ｆが転写された形態を得る。
かかる工程により、バンプ電極１０ｂの表面に半田部材３１が被着され、更に当該半田部材３１の表面にフラックス材３０ｆが転写されてなる半導体素子１０を、回路基板２０上に所謂フリップチップ状態をもって載置する。
【０１７２】
そして、半田部材のリフロー処理を施し、前記バンプ電極１０ｂ、半田部材３１ならびに予備半田２０ｂを一体化する。
この様な製造工程によっても、半導体装置を製造することができる。
【０１７３】
当該第６の実施の形態に於いても、第１乃至第５の実施の形態と同様の効果が得られる。
＜第７の実施の形態＞
次に、半導体装置の製造方法の第７の実施の形態について説明する。
【０１７４】
当該第７の実施の形態の説明では、第１乃至第６の実施の形態で説明した同一の部位には、同一の符号を付し、その説明を省略する。
前述の各実施の態様にあっては、融点が１３０℃〜１５０℃である半田材は、半導体素子１０のバンプ電極１０ｂの表面に被覆されたが、当該半田材は、回路基板２０に於ける電極パッド２０ｐの上に配設された予備半田２０ｂ上に被覆されてもよい。
【０１７５】
本実施の形態にあっては、かかる回路基板２０に於ける電極パッド２０ｐの上に配設された予備半田２０ｂ（融点２１０℃〜２２０℃）上に、接続用部材として、融点が１３０℃〜１５０℃である半田材を被覆する。
【０１７６】
本実施の形態の半導体装置の製造方法を、図１０ならびに図１１を用いて説明する。
先ず、回路基板２０の電極パッド２０ｐ上に、予備半田２０ｂを被覆した後、当該回路基板２０上に金属製のマスク部材５２を配置する。かかる状態を、図１０（ａ）に示す。
【０１７７】
当該マスク部材５２は、半田ペースト３０を選択的に配置するための貫通孔５２ｈがパターン形成されている。
次いで、スクリーン印刷法を用いて、マスク部材５２の貫通孔５２ｈ内に、半田ペースト３０を充填する。かかる状態を、図１０（ｂ）に示す。
【０１７８】
しかる後、マスク部材５２を回路基板２０から分離して、予備半田２０ｂ表面上に半田ペースト３０を配設する。かかる状態を、図１０（ｃ）に示す。
当該半田ペースト３０として、粒径が１０μｍ以下の半田粒がフラックス材中に混錬されたペースト状の半田材を用いる。
【０１７９】
当該半田粒の材質としては、鉛（Ｐｂ）フリーである２元系半の錫（Ｓｎ）−ビスマス（Ｂｉ）半田、或いは、鉛（Ｐｂ）フリーである３元系半田の錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）半田の何れかが適用される。当該半田粒は、１３０℃〜１５０℃の融点を有する。
【０１８０】
この様に、各電極パッド２０ｐの上に配設された予備半田２０ｂ上に、融点が１３０℃〜１５０℃である半田材を被覆された回路基板２０に対し、半導体素子１０が所謂フリップチップ接続をもって実装、搭載される。
【０１８１】
即ち、図１１（ａ）に示される如く、回路基板２０上に配置された電極パッド２０ｐの上を覆う予備半田２０ｂの上に配置された半田ペースト３０に対し、前記半導体素子１０に於けるバンプ電極１０ｂが接した状態をもって、当該半導体素子１０が載置される。
【０１８２】
この様に、回路基板２０上に半導体素子１０を載置した状態に於いて、当該回路基板２０を支持する支持テーブル（図示せず）に配設された加熱ユニットにより加熱して、前記半田ペースト３０に含まれる半田粒のリフロー処理を施す。
【０１８３】
この時、当該半田リフロー処理に於ける加熱処理温度は、半田ペースト３０に含まれる半田粒のみが溶融する温度に設定される。
即ち、加熱処理温度は、前記半田ペースト３０に含まれる半田粒の融点以上であり、且つバンプ電極１０ｂ及び予備半田２０ｂの融点より低い温度、例えば１５０℃〜１７０℃に設定される。また、当該半田リフロー処理に要する時間は、３０秒〜３分とされる。
【０１８４】
かかる半田リフロー処理に於ける加熱により、図１１（ｂ）に示すように、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ａの方向ならびに矢印ａ’の方向に伸長する。かかる矢印ａと矢印ａ’とは逆方向である。
【０１８５】
一方、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｂの方向ならびに矢印ｂ’の方向に伸長する。かかる矢印ｂと矢印ｂ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その伸長する量が異なる。当該伸長量の相違を、図１１（ｂ）にあっては、矢印の長さで表している。
【０１８６】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく伸長する。
しかしながら、この時の加熱温度は、前記バンプ電極１０ｂならびに予備半田２０ｂの融点より低い温度であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１８７】
上記半田リフロー処理の持続より、前記半田ペースト３０に含まれる半田粒とバンプ電極１０ｂならびに予備半田２０ｂが相互に拡散し、図１１（ｃ）に示されるように、これらの半田はバンプ４０として一体化される。
【０１８８】
これにより、半導体素子１０の電極１０ｅｌと回路基板２０の電極パッド２０ｐが、当該バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０１８９】
即ち、半導体素子１０と回路基板２０との間は、電気的にも接続可能とされる。
前記半田リフロー処理の終了後、室温（例えば、２５℃）にまで冷却される過程において、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ｃの方向ならびに矢印ｃ’の方向に収縮する。かかる矢印ｃと矢印ｃ’とは逆方向である。
【０１９０】
また、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｄの方向ならびに矢印ｄ’の方向に収縮する。かかる矢印ｄと矢印ｄ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その収縮量が異なる。当該収縮量の相違を、図１１（ｃ）にあっても、矢印の長さで表している。
【０１９１】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく収縮する。
しかしながら、この時の温度変化は、前記半田ペースト３０に含まれる半田粒の溶融温度から室温までの変化であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１９２】
即ち、本実施の形態に於ける製造方法にあっても、半導体素子１０の回路基板２０へのフリップチップ実装工程に於ける半田リフローの際の加熱温度を低下させることにより、当該半導体素子１０に対する応力の印加量を低減することができる。
【０１９３】
これにより、当該半導体素子１０に於ける低誘電率絶縁層１２への応力集中が低減、抑制され、当該低誘電率絶縁層１２の破壊、剥離などを防止することができる。
尚、前記リフロー処理は、リフロー専用装置に於いて実施することもできる。
【０１９４】
この様な、半導体素子１０の回路基板２０へのフリップチップ実装後、当該半導体素子１０と回路基板２０との間に、アンダーフィル材と称される封止用樹脂を充填する（図示せず）。
【０１９５】
或いは、当該半導体素子１０を被覆して樹脂封止処理を施す。
そして前記回路基板２０の他方の主面（裏面）に、外部接続端子を構成する半田ボールを配設し、ＢＧＡ（Ball Grid Array）構造を備えた半導体装置を形成する。
【０１９６】
前記回路基板が大判であって、当該回路基板に複数個の半導体素子が搭載される場合には、当該複数個の半導体素子の一括樹脂封止処理、ならびに外部接続端子の配設がなされた後に、当該配線基板ならびに当該配線基板上にあって半導体素子を覆う封止用樹脂を、その厚さ方向に切断して、個片化された半導体装置を形成する。
【０１９７】
この様に、第７の実施の形態に於いては、主面にバンプ電極１０ｂが配設された半導体素子１０を、回路基板２０上にフリップチップボンディング法により搭載する際に、前記回路基板２０に於ける電極パッド２０ｐ上に配設された予備半田２０ｂの上に予め半田ペースト３０を被着する。
【０１９８】
そして、半導体素子１０のバンプ電極１０ｂと予備半田２０ｂとを半田ペースト３０を介して対向させて、回路基板２０上に半導体素子１０を載置する。
しかる後、半田ペースト３０中の半田粒を溶融して、バンプ電極１０ｂ、半田粒、及び予備半田２０ｂを一体化させる。
【０１９９】
これにより、半導体素子１０の電極と回路基板２０の電極パッドが、バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０２００】
この様な半導体装置の製造方法によれば、鉛（Ｐｂ）フリー半田の中で比較的低融点とされる半田ペースト３０の半田粒のみを溶融させて、高融点の半田（バンプ電極１０ｂ、予備半田２０ｂ）を容易に一体化することができる。
【０２０１】
即ち、高融点の半田間に、低融点の半田からなる接続用部材を介在させ、当該低融点半田の融点近傍でリフロー処理を施すことにより、高融点の半田同士を直接溶融接合させる場合に比べ、リフロー処理温度を低下させることができる。
【０２０２】
従って、半導体素子１０及び回路基板２０が、リフロー処理温度まで加熱される際、ならびにリフロー処理温度から室温にまで冷却される際にも、その温度変化を、高融点の半田同士を直接溶融接合させる場合に比べ小さなものとなる。
【０２０３】
これにより、半導体素子１０に強い応力が印加されることはなく、半導体素子１０の主面に形成された絶縁層への応力集中が防止される。
従って、当該絶縁層として、低誘電率絶縁層を適用した場合であっても、当該低誘電率絶縁層の破壊、剥離が回避され、低誘電率絶縁層内に配設された配線層、層間接続部の短絡、あるいは断線が防止される。
【０２０４】
この様に、第７の実施の形態によれば、高い信頼性を有する半導体装置を、高い製造歩留まりをもって製造することができる。
更に、第７の実施の形態に於いては、配線基板上の電極に予備半田２０ｂを介して半田ペースト３０を配置していることから、半導体素子１０に於けるバンプ電極１０ｂに対する半田ペースト３０或いは半田部材３１の被覆を省略することができ、当該半導体素子に於ける電極部の形成工程の簡略化を図ることができる。
【０２０５】
一方、回路基板２０上の電極パッド２０ｐへの半田ペースト３０の被覆は、半導体素子１０の電極部の形成工程とは別途に、例えば平行して実施することができる。
従って、半導体装置を製造に要する時間を短縮することができる。
【０２０６】
尚、前述の如き本発明の実施形態に於いては、回路基板２０上の電極パッド２０ｐに対し予備半田処理（予備半田２０ｂの配設）を施しているが、当該電極パッド２０ｐと、前記接続用部材及び／あるいはバンプ電極１０ｂを形成する半田材との濡れ性が良好であれば、当該予備半田処理は必ずしも必要とされない。
【０２０７】
また、当該予備半田２０ｂの融点は、前記接続用部材の融点よりも高い融点を有すれば、前記融点（２１０℃〜２２０℃）に限られるものではない。
【図面の簡単な説明】
【０２０８】
【図１】第１の実施の形態に於ける製造工程のフロー図である。
【図２】第１の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その１）。
【図３】第１の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その２）。
【図４】第２の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その１）。
【図５】第２の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その２）。
【図６】第３の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その１）。
【図７】第３の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その２）。
【図８】第４の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
【図９】第５の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
【図１０】第７の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その１）。
【図１１】第７の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その２）。
【符号の説明】
【０２０９】
１０ 半導体素子
１０ｂ バンプ電極
１０ｅｌ 電極
１０ｐ，２０ｐ 電極パッド
１１ 半導体基板
１２ 低誘電率絶縁層
１３ 金属層
１４ 無機絶縁層
１５ 有機絶縁層
２０ 回路基板
２０ｂ 予備半田
２１ 絶縁性基材
２２ ソルダレジスト
３０ 半田ペースト
３０ｆ フラックス材
３１ 半田部材
３２ 半田材
４０ バンプ
５０ 支持台
５１ スキージ
５２ マスク部材
５２ｈ 貫通孔
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体素子が回路基板上にフリップチップ実装されて形成される半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子を回路基板上に搭載して半導体装置を構成する際、半導体素子の実装手段の一つとして、当該半導体素子の主面を回路基板に対向させて搭載する所謂フリップチップ接続（フェイスダウン接続）構造がとられている。
【０００３】
当該フリップチップ接続法にあっては、半導体素子に配設された半田バンプ等の突起状電極と、回路基板上に配設された電極端子とを直接的に接続している。
一方、環境への悪影響を回避するために、前記突起状電極を構成する半田バンプの材料として、所謂鉛フリー半田を用いることが主流となりつつある。
【０００４】
また、半導体素子に於いては、多機能化、小型化との要求に伴い、より高い集積化が必要とされ、この為、配線の狭ピッチ化、高密度化と高速動作化とを満たす為に、配線層の層間絶縁膜として低誘電率絶縁材（所謂Ｌｏｗ−ｋ材）の適用がなされている。
【０００５】
即ち、半導体素子の配線層に於いて、層間絶縁層として低誘電率絶縁層を適用し、当該低誘電率絶縁層内に配線層、ビアを配設する（例えば、特許文献１参照。）。
【特許文献１】特開２００６−３２４６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記鉛フリー半田の種類によっては、そのリフロー処理中に半導体素子及び回路基板が、３００℃近くにも加熱される場合がある。
そのため、当該リフロー状態に於ける高温状態から室温にまで、半導体素子及び回路基板が冷却されると、半導体素子の熱膨張係数が回路基板の熱膨張係数よりも小さいことから、半導体素子側に強い応力が印加されてしまう。
【０００７】
特に鉛フリー半田は、クリープ現象が生じ難いため、この様な応力は半田バンプに吸収されず、半導体素子側に応力が集中してしまう。
当該応力が半導体素子側に集中することにより、当該半導体素子に於いて、前述の如き低誘電率絶縁層を層間絶縁層として適用していた場合、当該低誘電率絶縁層の破壊、剥離が生じ、当該層間絶縁層内に配設されている配線層、層間接続部などに於いて、短絡及び／あるいは断線が生じてしまう。
【０００８】
この様に、半導体素子に配設された鉛フリー半田からなる半田バンプと、回路基板に配設された電極とを接続する方法に於いては、半導体装置の製造歩留まりの低下、あるいは信頼性の低下を招く可能性が高い。
【０００９】
一方、前記半田バンプの材料として、融点がより低い鉛フリー半田を使用すれば、そのリフロー温度を低く設定できることから、半導体素子及び回路基板の熱膨張が抑制されると予測される。
【００１０】
しかしながら、融点が低い半田材を用いると、半導体装置の動作時に生じる熱により、半田バンプ自体が溶融する場合もあり、半導体装置としての信頼性の低下を招いてしまう。
【００１１】
本発明はこの様な点に鑑みてなされたものであり、高い信頼性を有する半導体装置を、高い製造歩留まりをもって形成することができる製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体素子に配設された第１の材料からなる電極と、回路基板に配設された電極とを、前記第１の材料より融点の低い第２の材料を介して接続することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
上記手段によれば、半導体素子が回路基板上にフリップチップ実装されて形成される半導体装置を、高い信頼性を有しつつ、且つ高い製造歩留まりをもって製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明による半導体装置の製造方法について、複数の実施の形態をもって説明する。
＜第１の実施の形態＞
本発明による半導体装置の製造方法の、第１の実施の形態について説明する。
【００１５】
当該第１の実施の形態に於ける製造工程フローを、図１に示す。
本実施の形態にあっては、先ず、バンプ電極（半田バンプ）を半導体基板の一方の主面に配設した半導体素子と、電極パッド（電極端子）上に予備半田層（導電層）を施した回路基板を準備する。
【００１６】
そして、半導体素子の一方の主面に配設されたバンプ電極の表面の少なくとも一部に、当該バンプ電極及び予備半田層よりも融点が低い半田材からなる接続用部材を被覆する（ステップＳ１）。
【００１７】
次いで、半導体素子のバンプ電極と回路基板に於ける電極パッドの表面に配設された予備半田層とが、前記接続用部材を介して接するように、半導体素子を回路基板上にフェイスダウン状態をもって載置する（ステップＳ２）。
【００１８】
しかる後、当該接続用部材を溶融せしめる温度をもってリフロー処理を施し、当該接続用部材を溶融して、バンプ電極、接合材、及び予備半田層を一体化する（ステップＳ３）。
【００１９】
即ち、前記半導体素子は、回路基板上にフリップチップ接続法により実装される。
この様に、第１の実施の形態にあっては、半導体素子の一方の主面に配設された半田バンプからなるバンプ電極と、回路基板に配設された電極とを、前記半田バンプより融点が低い半田材料を介して接続する。
【００２０】
この様な製造工程によれば、バンプ電極と予備半田層が配設された電極パッドとを、直接的に接続、一体化させる場合に比べ、リフロー温度を下げることができ、半導体素子の主面に配設された絶縁層の破壊、剥離が生じることなく、当該絶縁層内に配設されている配線層、層間接続部の短絡、断線などが防止される。
【００２１】
これにより、高い信頼性を有する半導体装置を、高い製造歩留まりをもって製造することができる。
次に、半導体素子が、回路基板上にフリップチップ実装される工程を含む、当該第１の実施の形態に於ける半導体装置の製造方法を、図２ならびに図３を用いてより詳しく説明する。
【００２２】
図２ならびに図３は、第１の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
この第１の実施の形態に於いて適用される半導体素子１０を、図２（ａ）に示す。
【００２３】
当該半導体素子１０にあっては、半導体基板１１の一方の主面に、所謂ウエハプロセスが適用されて、トランジスタ等の能動素子、容量素子等の受動素子、ならびにこれらの機能素子を相互に接続する配線層、層間接続部等をもって電子回路が形成されている。
【００２４】
前記配線層、ならびに層間接続部は、半導体基板１１の前記主面に形成された低誘電率絶縁層１２内に、所謂多層配線層を構成して配置されている。
また、半導体素子１０にあっては、低誘電率絶縁層１２上に、直接或いは無機絶縁層を介して前記配線層に電気的に接続された複数の電極パッド１０ｐが配設されている。そして、それぞれの電極パッド１０ｐ上には、柱状の電極１０ｅｌが配設されている。更に、当該柱状の電極１０ｅｌ上には、外部接続用電極であるバンプ電極（半田バンプ）１０ｂが配設されている。
【００２５】
そして、前記柱状の電極１０ｅｌと電極パッド１０ｐとの間には、バンプ電極１０ｂの半田成分が電極パッド１０ｐ内に拡散することを抑制、防止する金属層１３が配設されている。
【００２６】
そして、低誘電率絶縁層１２上ならびに電極パッド１０ｐの一部は無機絶縁層１４により被覆され、当該無機絶縁層１４は有機絶縁層１５により被覆されている。
前記金属層１３は、当該有機絶縁層１５上にまで延在している。
【００２７】
この様な半導体素子１０に於いて、半導体基板１１は、周知の如くシリコン（Ｓｉ）あるいはガリウム砒素（ＧａＡｓ）等の半導体材料が適用される。
また、前記低誘電率絶縁層１２としては、多孔質（ポーラス）状の無機絶縁材料あるいは有機絶縁材料が適用される。即ち、フッ素ドープドケイ素ガラス（Fluorine-doped Silicon Glass，ＦＳＧ）、酸化炭化ケイ素（ＳｉＯＣ）、酸化ケイ素（ＳｉＯ2）、有機樹脂等の何れかが適用される。
【００２８】
そして、電極パッド１０ｐとしては、従来周知のアルミニウム（Ａｌ）または銅（Ｃｕ）を主成分とする金属が適用される。当該電極パッド１０ｐの平面形状は、直径５０μｍ〜１５０μｍの円形状であり、当該電極パッド１０ｐの配設ピッチは、１００μｍ〜２５０μｍとされる。
【００２９】
また、前記柱状の電極１０ｅｌとしては、銅（Ｃｕ）を主成分とする金属が適用される。当該柱状の電極１０ｅｌに於いては、当該電極１０ｅｌへの半田の拡散反応を抑制するために、そのバンプ電極１０ｂ側の表面に、下層からニッケル（Ｎｉ）／金（Ａｕ）のめっき層を配設してもよい。
【００３０】
一方、前記金属層１３としては、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、あるいは炭化チタン（ＴｉＣ）を主成分とする金属が適用される。
また、無機絶縁層１４としては、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）等が適用される。
【００３１】
更に、有機絶縁層１５としては、ポリイミド（ＰＩ）、ベンゾシクロブタン（ＢＣＢ）、あるいはポリパラフェニレンベンゾビスオキサザール（ＰＢＯ）の何れかが適用される。
【００３２】
そして、当該当該第１の実施の形態に於いては、前記柱状の電極１０ｅｌの先端部に、融点が２１０℃〜２２０℃である半田材からなるバンプ電極１０ｂが配設されている。
当該バンプ電極１０ｂとしては、例えば、鉛（Ｐｂ）フリーである２元系半田が適用される。即ち、錫（Ｓｎ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）半田、あるいは錫（Ｓｎ）−亜鉛（Ｚｎ）半田の何れかが適用される。
【００３３】
当該バンプ電極１０ｂとしては、鉛（Ｐｂ）フリーである３元系半田を適用してもよい。例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）半田、あるいは錫（Ｓｎ）−亜鉛（Ｚｎ）−ビスマス（Ｂｉ）半田の何れかが適用される。
【００３４】
更に、当該バンプ電極１０ｂとして、鉛（Ｐｂ）フリーである４元系半田を適用してもよい。例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）−ビスマス（Ｂｉ）半田、あるいは錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）−ビスマス（Ｂｉ）半田の何れかを適用してもよい。
【００３５】
本第１の実施の形態に於いては、当該半導体素子１０に於けるバンプ電極１０ｂの表面に、半田ペーストを被着する。
即ち、図２（ｂ）に示すように、表面が平坦な支持台５０上に、例えばスキージを用いて、均一な厚さに塗布された半田ペースト３０に対し、前記半導体素子１０のバンプ電極１０ｂの少なくとも一部を接触させる。
【００３６】
この時、半導体素子１０は、例えばボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に降下されて、バンプ電極１０ｂが前記半田ペースト３０中に浸漬されることにより、当該バンプ電極１０ｂの表面に、半田ペースト３０が被着される。
【００３７】
ここで、半田ペースト３０は、粒径が１０μｍ以下の半田粒がフラックス材中に混錬されたペースト状の半田材である。
当該半田粒としては、鉛（Ｐｂ）フリーである２元系半の錫（Ｓｎ）−ビスマス（Ｂｉ）半田、或いは、鉛（Ｐｂ）フリーである３元系半田の錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）半田の何れかが適用される。当該半田粒は、１３０℃〜１５０℃の融点を有する。
【００３８】
従って、半田ペースト３０に接触された前記バンプ電極１０ｂは、図２（ｃ）に示される如く、その表面の少なくとも一部に、当該バンプ電極１０ｂ自体の融点よりも低い融点を有する半田を含有した半田ペースト３０が被着される。
【００３９】
即ち、前記支持台５０の表面に塗布されていた半田ペースト３０は、半導体素子１０のバンプ電極１０ｂの先端部に転写される。
尚、図２（ｃ）にあっては、バンプ電極１０ｂの厚さをｄ１とし、半田ペースト３０の厚さをｄ３としている。
【００４０】
また、半田ペースト３０の被着方法としては、前述の如き転写法に代えて、半田ペースト３０をバンプ電極１０ｂの表面に直接塗布する方法を適用することもできる。
この様に、バンプ電極１０ｂの表面に半田ペースト３０の被着がなされた半導体素子１０を、所謂フリップチップ接続法をもって回路基板２０上に実装、搭載する工程を説明する。
【００４１】
回路基板２０上に、前記半導体素子１０を、所謂フリップチップ状態をもって載置した状態を、図３（ａ）に示す。
尚、当該回路基板２０は、支持基板、配線基板、インターポーザあるいはパッケージ基板とも称される。
【００４２】
当該回路基板２０は、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン（ＢＴ）、あるいはポリイミド等の有機絶縁性樹脂からなる絶縁性基材２１が用いられ、その内部及び／あるいは主面に銅（Ｃｕ）を主体とする導電部材からなる配線層が形成されている。かかる配線層は、必要に応じて、片面配線構造、両面配線構造或いは多層配線構造とされる。
【００４３】
当該回路基板２０は、その一方の主面（上面）に、少なくとも前記半導体素子１０の電極に対応し、且つ前記配線層に接続された電極パッド２０ｐが、複数個配設されている。
当該電極パッド２０ｐの上面周縁部ならびに前記絶縁性基材２１の露出表面は、ソルダレジスト２２により被覆されており、また当該電極パッド２０ｐのソルダレジスト２２に覆われない表面部位から当該ソルダレジスト２２上に延在して予備半田（予備半田層）２０ｂが配設されている。
【００４４】
かかる構成に於いて、電極パッド２０ｐは、例えば、銅（Ｃｕ）を主体とする金属が適用され、その表面には半田材の拡散反応を抑制するために、必要に応じて、下層からニッケル（Ｎｉ）及び金（Ａｕ）の２層めっき層（図示せず）が配設される。
【００４５】
当該電極パッド２０ｐの平面形状は、直径５０μｍ〜１５０μｍの円形状であり、当該電極パッド２０ｐの配設ピッチは、１００μｍ〜２５０μｍとされる。
そして、かかる電極パッド２０ｐ上に配設される予備半田２０ｂとしては、融点が２１０℃〜２２０℃の半田材が適用される。
【００４６】
当該予備半田２０ｂとしては、例えば、鉛（Ｐｂ）フリーである２元系半田が適用される。即ち、錫（Ｓｎ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）半田、錫（Ｓｎ）−亜鉛（Ｚｎ）半田の何れかが適用される。
【００４７】
当該予備半田２０ｂとしては、鉛（Ｐｂ）フリーである３元系半田を適用してもよい。例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）半田、錫（Ｓｎ）−亜鉛（Ｚｎ）−ビスマス（Ｂｉ）半田の何れかが適用される。
【００４８】
更に、予備半田２０ｂとして、鉛（Ｐｂ）フリーである４元系半田を適用してもよい。例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）−ビスマス（Ｂｉ）半田、錫（Ｓｎ）−銀（Ａｇ）−インジウム（Ｉｎ）−ビスマス（Ｂｉ）半田の何れかを適用してもよい。
【００４９】
即ち、図３（ａ）に示される形態にあっては、回路基板２０上の電極パッド２０ｐに被覆された予備半田２０ｂに対し、前記半導体素子１０に於けるバンプ電極１０ｂに被覆された半田ペースト３０が接した状態をもって、当該半導体素子１０が載置されている。
【００５０】
かかる構成に於いて、半導体素子１０の半導体基板１１の主面に対して平行な方向の熱膨張係数は３ｐｐｍ／℃〜４ｐｐｍ／℃であり、また回路基板２０の絶縁性基材２１の主面に対して平行な方向の熱膨張係数は１０ｐｐｍ／℃〜１７ｐｐｍ／℃である。
【００５１】
尚、図３（ａ）にあっては、予備半田２０ｂの厚さをｄ２としている。
この様に、回路基板２０上に半導体素子１０を載置した状態に於いて、当該回路基板２０を支持する支持テーブル（図示せず）に配設された加熱ユニットにより加熱して、前記半田ペースト３０に含まれる半田粒のリフロー処理を施す。
【００５２】
この時、当該半田リフロー処理に於ける加熱処理温度は、半田ペースト３０に含まれる半田粒のみが溶融する温度に設定される。
即ち、加熱処理温度は、前記半田ペースト３０に含まれる半田粒の融点以上であり、且つバンプ電極１０ｂ及び予備半田２０ｂの融点より低い温度、例えば１５０℃〜１７０℃に設定される。また、当該半田リフロー処理に要する時間は、３０秒〜３分とされる。
【００５３】
かかる半田リフロー処理に於ける加熱により、図３（ｂ）に示すように、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ａの方向ならびに矢印ａ’の方向に伸長する。尚、かかる矢印ａと矢印ａ’とは逆方向である。
【００５４】
一方、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｂの方向ならびに矢印ｂ’の方向に伸長する。かかる矢印ｂと矢印ｂ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その伸長する量が異なる。当該伸長量の相違を、図３（ｂ）にあっては、矢印の長さで表している。
【００５５】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく伸長する。
しかしながら、この時の加熱温度は、前記バンプ電極１０ｂならびに予備半田２０ｂの融点より低い温度であり、半導体素子１０に対して大きな応力の集中を生じない。
【００５６】
上記半田リフロー処理の持続より、前記半田ペースト３０に含まれる半田粒とバンプ電極１０ｂならびに予備半田２０ｂが相互に拡散し、図３（ｃ）に示されるように、これらの半田はバンプ４０として一体化される。
【００５７】
これにより、半導体素子１０の電極１０ｅｌと回路基板２０の電極パッド２０ｐが、当該バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【００５８】
即ち、半導体素子１０と回路基板２０との間は、電気的にも接続可能とされる。
前記半田リフロー処理の終了後、室温（例えば、２５℃）にまで冷却される過程において、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ｃの方向ならびに矢印ｃ’の方向に収縮する。尚、かかる矢印ｃと矢印ｃ’とは逆方向である。
【００５９】
また、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｄの方向ならびに矢印ｄ’の方向に収縮する。かかる矢印ｄと矢印ｄ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その収縮量が異なる。当該収縮量の相違を、図３（ｃ）にあっても、矢印の長さで表している。
【００６０】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく収縮する。
しかしながら、この時の温度変化は、前記半田ペースト３０に含まれる半田粒の溶融温度から室温までの変化であり、半導体素子１０に対して大きな応力の集中を生じない。
【００６１】
即ち、本実施の形態に於ける製造方法にあっては、低融点半田材からなる接続用部材の適用によって、半導体素子１０の回路基板２０へのフリップチップ実装工程に於ける半田リフローの際の加熱温度を低下させることができ、もって当該半導体素子１０に対する応力の印加量を低減することができる。
【００６２】
これにより、当該半導体素子１０に於ける低誘電率絶縁層１２への応力集中が低減、抑制され、当該低誘電率絶縁層１２の破壊、剥離などを防止することができる。
尚、当該第１の実施の形態に於いて、前記バンプ電極１０ｂの厚さをｄ１、半田ペースト３０の厚さをｄ３とし、予備半田２０ｂの厚さをｄ２とした場合、（ｄ１＋ｄ２）とｄ３との比が５：１〜３：１であることが好ましい。
【００６３】
ｄ３が（ｄ１＋ｄ２）の１／５よりも小さくなると、半田ペースト３０の厚さｄ３の均一性が低下し易い。
一方、ｄ３が（ｄ１＋ｄ２）の１／３よりも大きくなると、一体化されたバンプ４０の融点が半田ペースト３０の半田成分の融点（１３０℃〜１５０℃）に転化し易く、当該バンプ４０の融点がバンプ電極１０ｂならびに予備半田２０ｂの融点よりも低下して、バンプ４０としての耐熱性が低下してしまう。
【００６４】
尚、前記リフロー処理は、リフロー専用装置に於いて実施することもできる。
この様な、半導体素子１０の回路基板２０へのフリップチップ実装後、当該半導体素子１０と回路基板２０との間に、アンダーフィル材と称される封止用樹脂を充填する（図示せず）。
【００６５】
或いは、当該半導体素子１０を被覆して樹脂封止処理を施す（図示せず）。
そして前記回路基板２０の他方の主面（裏面）に、外部接続端子を構成する半田ボール（図示せず）を配設し、ＢＧＡ（Ball Grid Array）構造を有する半導体装置を形成する。
【００６６】
前記回路基板が大判とされ、当該回路基板に複数個の半導体素子が搭載される場合には、当該複数個の半導体素子の一括樹脂封止処理、ならびに外部接続端子の配設を行った後に、当該配線基板ならびに当該配線基板上にあって半導体素子を覆う封止用樹脂を、その厚さ方向に切断して、個片化された半導体装置を形成する。
【００６７】
この様に、第１の実施の形態に於いては、主面にバンプ電極１０ｂが配設された半導体素子１０を、回路基板２０上にフリップチップボンディング法により搭載する際に、前記回路基板２０に於ける電極パッド２０ｐ上に予備半田２０ｂを配設し、また前記バンプ電極１０ｂの表面の少なくとも一部に、バンプ電極１０ｂ及び予備半田２０ｂよりも融点が低い半田粒を含んだ半田ペースト３０を被覆した後、当該バンプ電極１０ｂと予備半田２０ｂとを半田ペースト３０を介して対向させて、回路基板２０上に半導体素子１０を載置する。
【００６８】
そして、半田ペースト３０中の半田粒を溶融して、バンプ電極１０ｂ、半田粒、及び予備半田２０ｂを一体化させる。
これにより、半導体素子１０の電極と回路基板２０の電極パッドが、バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【００６９】
この様な半導体装置の製造方法によれば、鉛（Ｐｂ）フリー半田の中で比較的低融点とされる半田ペースト３０の半田粒のみを溶融させて、高融点の半田（バンプ電極１０ｂ、予備半田２０ｂ）を容易に一体化することができる。
【００７０】
即ち、高融点の半田間に、低融点の半田からなる接続用部材を介在させて、低融点の半田の融点近傍でリフロー処理を施すことにより、高融点の半田同士を直接溶融接合させる場合に比べ、リフロー処理温度を低下させることができる。
【００７１】
従って、半導体素子１０及び回路基板２０が、リフロー処理温度まで加熱される際、ならびにリフロー処理温度から室温にまで冷却される際にも、その温度変化を、高融点の半田同士を直接溶融接合させる場合に比べ小さなものとなる。
【００７２】
これにより、半導体素子１０に強い応力が印加されることはなく、当該半導体素子１０の主面に形成された絶縁層への応力集中が防止される。
従って、当該絶縁層として、低誘電率絶縁層を適用した場合であっても、当該低誘電率絶縁層の破壊、剥離が回避され、低誘電率絶縁層内に配設された配線層、層間接続部の短絡、あるいは断線が防止される。
【００７３】
また、バンプ電極１０ｂ、半田ペースト３０に含まれる粒状の半田、及び予備半田２０ｂは、リフロー処理中に相互拡散して、均一組成のバンプ４０が形成される。
このため、バンプ４０の融点は、高融点のバンプ電極１０ｂの融点と、半田ペースト３０に含まれる粒状の半田の融点との間の値となる。即ち、バンプ４０の融点は、高融点のバンプ電極１０ｂの存在によって、半田ペースト３０に含まれる粒状の半田の融点よりも高くなる。従って、半導体装置の動作時にバンプ４０が高温に晒されても、当該バンプ４０は溶融せず、高い信頼性を維持することができる。
【００７４】
この様に、第１の実施の形態によれば、高い信頼性を有する半導体装置を、低い製造コスト及び高い製造歩留まりをもって製造することができる。
尚、前記回路基板２０として、ガラス等の無機絶縁材料を主成分とする回路基板を適用することもできる。但し、無機絶縁材料を主成分とする回路基板は、有機絶縁材料を主成分とする回路基板に比べ高価であり、無機絶縁材料を主成分とする回路基板を用いると、半導体装置としてコスト高を招来してしまう可能性がある。
【００７５】
＜第２の実施の形態＞
本発明による半導体装置の製造方法の、第２の実施の形態について説明する。
尚、第２の実施の形態の説明に於いて、前記第１の実施の形態に於ける部位と対応する部位には、同一の符号を付して、その説明を省略する。
【００７６】
当該第２の実施の形態に於ける半導体装置の製造方法について、図４ならびに図５を用いて説明する。
当該第２の実施の形態に於いても、半導体素子１０に於けるバンプ電極１０ｂの表面に、接続用部材として、半田部材を被着する。
【００７７】
即ち、図４（ａ）に示すように、表面が平坦な支持台５０上に、例えばスキージを用いて、均一な厚さに塗布された半田ペースト３０に対し、前記半導体素子１０のバンプ電極１０ｂの少なくとも一部を接触させる。
【００７８】
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に降下されて、当該半導体素子１０のバンプ電極１０ｂは前記半田ペースト３０中に浸漬される。
【００７９】
ここで、半田ペースト３０は、粒径が４０μｍ以下の半田粒がフラックス材中に混錬させたペースト状の半田材である。
当該半田粒としては、鉛（Ｐｂ）フリーである２元系半の錫（Ｓｎ）−ビスマス（Ｂｉ）半田、あるいは、鉛（Ｐｂ）フリーである３元系半田の錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）半田の何れかが適用される。当該半田粒は、１３０℃〜１５０℃の融点を有する。
【００８０】
半導体素子１０のバンプ電極１０ｂを半田ペースト３０中に浸漬させた状態を維持しつつ、上記ボンディングツールに於ける加熱ユニットにより、バンプ電極１０ｂを、上記半田粒の融点以上、且つバンプ電極１０ｂの融点未満の温度に加熱する。
【００８１】
かかる加熱処理により、バンプ電極１０ｂ近傍に於いては、半田ペースト３０の半田粒のみが溶融し、溶融した半田成分が当該バンプ電極１０ｂ表面の少なくとも一部に付着する。
【００８２】
しかる後、半導体素子１０が例えば室温まで冷却されると、上記半田成分も融点以下に冷却されることから、バンプ電極１０ｂ表面の一部に、半田成分により構成された半田部材３１が被着される。
【００８３】
即ち、バンプ電極１０ｂ表面の少なくとも一部が、接続用部材としての半田部材３１により被覆される。
かかる状態を、図４（ｂ）に示す。
【００８４】
尚、図４（ｂ）にあっては、バンプ電極１０ｂの厚さをｄ１とし、半田部材３１の厚さをｄ３としている。
この様に、バンプ電極１０ｂの表面に半田ペースト３０の被着がなされた半導体素子１０を、所謂フリップチップ接続法をもって回路基板２０上に実装、搭載する工程を説明する。
【００８５】
回路基板２０上に、前記半導体素子１０を、所謂フリップチップ状態をもって載置した状態を、図５（ａ）に示す。
尚、当該回路基板２０は、支持基板、配線基板、インターポーザあるいはパッケージ基板とも称される。
【００８６】
当該回路基板２０は、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン（ＢＴ）、あるいはポリイミド等の有機絶縁性樹脂からなる絶縁性基材２１が用いられ、その内部及び／あるいは主面に銅（Ｃｕ）を主体とする導電部材からなる配線層が形成されている。かかる配線層は、必要に応じて、片面配線構造、両面配線構造或いは多層配線構造とされる。
【００８７】
当該回路基板２０は、その一方の主面（上面）に、少なくとも前記半導体素子１０の電極に対応し、且つ前記配線層に接続された電極パッド２０ｐが、複数個配設されている。
当該電極パッド２０ｐの上面周縁部ならびに前記絶縁性基材２１の露出表面は、ソルダレジスト２２により被覆されており、また当該電極パッド２０ｐのソルダレジスト２２に覆われない表面部位から当該ソルダレジスト２２上に延在して予備半田２０ｂが配設されている。当該予備半田２０ｂは、融点２１０℃〜２２０℃の半田材から構成される。
【００８８】
即ち、図５（ａ）に示される形態にあっては、回路基板２０上の電極パッド２０ｐに被覆された予備半田２０ｂに対し、前記半導体素子１０に於けるバンプ電極１０ｂに被覆された半田部材３１が接した状態をもって、当該半導体素子１０が載置されている。
【００８９】
かかる構成に於いて、半導体素子１０の半導体基板１１の主面に対して平行な方向の熱膨張係数は３ｐｐｍ／℃〜４ｐｐｍ／℃であり、また回路基板２０の絶縁性基材２１の主面に対して平行な方向の熱膨張係数は１０ｐｐｍ／℃〜１７ｐｐｍ／℃である。
【００９０】
尚、図５（ａ）にあっては、当該予備半田２０ｂの厚さをｄ２としている。
この様に、回路基板２０上に半導体素子１０を載置した状態に於いて、当該回路基板２０を支持する支持テーブル（図示せず）に配設された加熱ユニットにより加熱して、前記半田部材３１のリフロー処理を施す。
【００９１】
この時、当該半田リフロー処理に於ける加熱処理温度は、半田部材３１のみが溶融する温度に設定される。
即ち、加熱処理温度は、前記半田部材３１の融点以上であり、且つバンプ電極１０ｂ及び予備半田２０ｂの融点より低い温度、例えば１５０℃〜１７０℃に設定される。また、当該半田リフロー処理に要する時間は、３０秒〜３分とされる。
【００９２】
かかる半田リフロー処理に於ける加熱により、図５（ｂ）に示すように、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ａの方向ならびに矢印ａ’の方向に伸長する。かかる矢印ａと矢印ａ’とは逆方向である。
【００９３】
一方、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｂの方向ならびに矢印ｂ’の方向に伸長する。かかる矢印ｂと矢印ｂ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その伸長する量が異なる。当該伸長量の相違を、図５（ｂ）にあっては、矢印の長さで表している。
【００９４】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく伸長する。
しかしながら、この時の加熱温度は、前記バンプ電極１０ｂならびに予備半田２０ｂの融点より低い温度であり、半導体素子１０に対して大きな応力の集中を生じない。
【００９５】
上記半田リフロー処理の持続より、前記半田部材３１とバンプ電極１０ｂならびに予備半田２０ｂが相互に拡散し、図５（ｃ）に示されるように、これらの半田はバンプ４０として一体化される。
【００９６】
これにより、半導体素子１０の電極１０ｅｌと回路基板２０の電極パッド２０ｐが、当該バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【００９７】
即ち、半導体素子１０と回路基板２０との間は、電気的にも接続可能とされる。
前記半田リフロー処理の終了後、室温（例えば、２５℃）にまで冷却される過程において、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ｃの方向ならびに矢印ｃ’の方向に収縮する。かかる矢印ｃと矢印ｃ’とは逆方向である。
【００９８】
また、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｄの方向ならびに矢印ｄ’の方向に収縮する。かかる矢印ｄと矢印ｄ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その収縮量が異なる。当該収縮量の相違を、図５（ｃ）にあっても、矢印の長さで表している。
【００９９】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく収縮する。
しかしながら、この時の温度変化は、前記半田部材３１の溶融温度から室温までの変化であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１００】
即ち、本実施の形態に於ける製造方法にあっても、半導体素子１０の回路基板２０へのフリップチップ実装工程に於ける半田リフローの際の加熱温度を低下させることができ、もって当該半導体素子１０に対する応力の印加量を低減することができる。
【０１０１】
これにより、当該半導体素子１０に於ける低誘電率絶縁層１２への応力集中が低減、抑制され、当該低誘電率絶縁層１２の破壊、剥離などを防止することができる。
尚、当該第２の実施の形態に於いて、前記バンプ電極１０ｂの厚さをｄ１、半田部材３１の厚さをｄ３とし、予備半田２０ｂの厚さをｄ２とした場合、（ｄ１＋ｄ２）とｄ３との比が５：１〜３：１であることが好ましい。
【０１０２】
即ち、ｄ３が（ｄ１＋ｄ２）の１／５よりも小さくなると、半田部材３１の厚さｄ３の均一性が低下し易い。
一方、ｄ３が（ｄ１＋ｄ２）の１／３よりも大きくなると、一体化されたバンプ４０の融点が半田部材３１の融点（１３０℃〜１５０℃）に転化し易くなり、当該バンプ４０の融点がバンプ電極１０ｂならびに予備半田２０ｂの融点よりも低下して、バンプ４０としての耐熱性が低下してしまう。
【０１０３】
尚、前記リフロー処理は、リフロー専用装置に於いて実施することもできる。
この様な、半導体素子１０の回路基板２０へのフリップチップ実装後、当該半導体素子１０と回路基板２０との間に、アンダーフィル材と称される封止用樹脂を充填する（図示せず）。
【０１０４】
或いは、当該半導体素子１０を被覆して樹脂封止処理を施す。
そして前記回路基板２０の他方の主面（裏面）に、外部接続端子を構成する半田ボール（図示せず）を配設し、ＢＧＡ（Ball Grid Array）構造を有する半導体装置を形成する。
【０１０５】
前記回路基板が大判とされ、当該回路基板に複数個の半導体素子が搭載される場合には、当該複数個の半導体素子の一括樹脂封止処理、ならびに外部接続端子の配設が行われた後に、当該配線基板ならびに当該配線基板上にあって半導体素子を覆う封止用樹脂を、その厚さ方向に切断して、個片化された半導体装置を形成する。
【０１０６】
この様に、第２の実施の形態に於いては、主面にバンプ電極１０ｂが配設された半導体素子１０を、回路基板２０上にフリップチップボンディング法により搭載する際に、前記回路基板２０に於ける電極パッド２０ｐ上に予備半田２０ｂを配設し、また前記バンプ電極１０ｂの表面の少なくとも一部に、バンプ電極１０ｂ及び予備半田２０ｂよりも融点が低い半田部材３１を被覆した後、当該バンプ電極１０ｂと予備半田２０ｂとを半田部材３１を介して対向させて、回路基板２０上に半導体素子１０を載置する。
【０１０７】
そして、当該半田部材３１を溶融して、バンプ電極１０ｂ、半田部材３１、及び予備半田２０ｂを一体化させる。
これにより、半導体素子１０の電極と回路基板２０の電極パッドが、バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０１０８】
即ち、この様な半導体装置の製造方法によれば、高融点の半田間に低融点の半田部材３１からなる接続用部材を介在させ、当該半田部材３１の融点近傍でリフロー処理を施すことにより、高融点の半田同士を直接溶融接合させる場合に比べ、リフロー処理温度を低下させることができる。
【０１０９】
従って、半導体素子１０及び回路基板２０が、リフロー処理温度まで加熱される際、ならびにリフロー処理温度から室温にまで冷却される際にも、その温度変化を、高融点の半田同士を直接溶融接合させる場合に比べ小さなものとなる。
【０１１０】
これにより、半導体素子１０に強い応力が印加されることはなく、半導体素子１０の主面に形成された絶縁層への応力集中が防止される。
従って、当該絶縁層として、低誘電率絶縁層を適用した場合であっても、当該低誘電率絶縁層の破壊、剥離が回避され、低誘電率絶縁層内に配設された配線層、層間接続部の短絡、あるいは断線が防止される。
【０１１１】
この様に、第２の実施の形態によれば、高い信頼性を有する半導体装置を、高い製造歩留まりをもって製造することができる。
更に、当該第２の実施の形態に於いては、半田ペースト３０の半田粒を溶融状態とし、溶融状態にある半田成分を半田部材３１としてバンプ電極１０ｂ表面に付着させている。
【０１１２】
即ち、半田ペースト３０の粘性によらず、低融点の半田成分を半田部材３１としてバンプ電極１０ｂ表面に形成している。
従って、半田ペースト３０内に含まれる半田粒の粒径にばらつきがあっても、低融点の半田成分をバンプ電極１０ｂ表面に確実に被着することができる。
【０１１３】
半田粒径にばらつきがある半田ペーストは、半田粒径を一定の値に揃えた半田ペーストに比べ安価であることから、第２の実施の形態に於ける半導体装置は、製造コストの低下を図ることができる。
【０１１４】
＜第３の実施の形態＞
次に、半導体装置の製造方法の第３の実施の形態について説明する。
当該第３の実施の形態の説明に於いては、第１、２の実施の形態で説明した部位と対応する部位には、同じ符号を付して、その説明を省略する。
【０１１５】
図６ならびに図７は、本発明の第３の実施の形態に於ける半導体装置の製造方法を説明する要部断面模式図である。
当該第３の実施の形態にあっては、半導体素子１０に於けるバンプ電極１０ｂの表面に、接続用部材としての半田材と、フラックス材を重ねて被着する。
【０１１６】
本実施の形態にあっては、先ず、バンプ電極１０ｂ表面の少なくとも一部に、半田部材３１が被着された半導体素子１０を準備する。
かかる形態は、前記第２の実施の形態に於いて、図４（ａ）乃至図４（ｂ）に示した工程を適用することができる。
【０１１７】
そして、この様に、バンプ電極１０ｂ表面の少なくとも一部に、半田部材３１が被着された半導体素子１０に於ける当該半田部材３１を、表面が平坦な支持台５０上に配置されたフラックス材３０ｆに接触させる。かかる状態を、図６（ａ）に示す。
【０１１８】
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に降下されて、少なくとも半導体素子１０のバンプ電極１０ｂに被着されている半田部材３１がフラックス材３０ｆ中に浸漬される。
【０１１９】
しかる後、前記半導体素子１０を支持台５０から分離することにより、前記半田部材３１表面に、フラックス材３０ｆが転写された形態を得る。かかる状態を、図６（ｂ）に示す。
【０１２０】
尚、フラックス材３０ｆの被着方法としては、前記浸漬法に代えて、半田部材３１表面にフラックス材を直接塗布する方法を適用することもできる。
この様に、バンプ電極１０ｂの表面に、半田部材３１が配設され、更に当該半田部材３１上へのフラックス材３０ｆの被覆がなされた半導体素子１０を、所謂フリップチップ接続をもって回路基板２０上に実装、搭載する工程を説明する。
【０１２１】
回路基板２０上に、前記半導体素子１０を、所謂フリップチップ状態をもって載置した状態を、図７（ａ）に示す。
尚、当該回路基板２０は、支持基板、配線基板、インターポーザあるいはパッケージ基板とも称される。
【０１２２】
当該回路基板２０は、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン（ＢＴ）、あるいはポリイミド等の有機絶縁性樹脂からなる絶縁性基材２１が用いられ、その内部及び／あるいは主面に銅（Ｃｕ）を主体とする導電部材からなる配線層が形成されている。かかる配線層は、必要に応じて、片面配線構造、両面配線構造或いは多層配線構造とされる。
【０１２３】
当該回路基板２０は、その一方の主面（上面）に、少なくとも前記半導体素子１０の電極に対応し、且つ前記配線層に接続された電極パッド２０ｐが、複数個配設されている。
当該電極パッド２０ｐの上面周縁部ならびに前記絶縁性基材２１の露出表面は、ソルダレジスト２２により被覆されており、また当該電極パッド２０ｐのソルダレジスト２２に覆われない表面部位から当該ソルダレジスト２２上に延在して予備半田２０ｂが配設されている。当該予備半田２０ｂは、融点２１０℃〜２２０℃の半田材から構成される。
【０１２４】
即ち、図７（ａ）に示される形態にあっては、回路基板２０上の電極パッド２０ｐに被覆された予備半田２０ｂに対し、前記半導体素子１０に於けるバンプ電極１０ｂに被覆された半田部材３１が接した状態をもって、当該半導体素子１０が載置されている。
【０１２５】
尚、フラックス材３０ｆは、予備半田２０ｂと半田部材３１との接触部界面、ならびにその周囲に止まっている。
かかる構成に於いて、半導体素子１０の半導体基板１１の主面に対して平行な方向の熱膨張係数は３ｐｐｍ／℃〜４ｐｐｍ／℃であり、また回路基板２０の絶縁性基材２１の主面に対して平行な方向の熱膨張係数は１０ｐｐｍ／℃〜１７ｐｐｍ／℃である。
【０１２６】
この様に、回路基板２０上に半導体素子１０を載置した状態に於いて、当該回路基板２０を支持する加熱ユニット（図示せず）により加熱して、前記半田部材３１のリフロー処理を施す。
【０１２７】
この時、当該半田リフロー処理に於ける加熱処理温度は、半田部材３１のみが溶融する温度に設定される。
即ち、加熱処理温度は、前記半田部材３１の融点以上であり、且つバンプ電極１０ｂ及び予備半田２０ｂの融点より低い温度、例えば１５０℃〜１７０℃に設定される。また、当該半田リフロー処理に要する時間は、３０秒〜３分とされる。
【０１２８】
かかる半田リフロー処理に於ける加熱により、図７（ｂ）に示すように、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ａの方向ならびに矢印ａ’の方向に伸長する。かかる矢印ａと矢印ａ’とは逆方向である。
【０１２９】
一方、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｂの方向ならびに矢印ｂ’の方向に伸長する。かかる矢印ｂと矢印ｂ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その伸長する量が異なる。当該伸長量の相違を、図７（ｂ）にあっては、矢印の長さで表している。
【０１３０】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく伸長する。
しかしながら、この時の加熱温度は、前記バンプ電極１０ｂならびに予備半田２０ｂの融点より低い温度であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１３１】
上記半田リフロー処理の持続より、前記半田部材３１とバンプ電極１０ｂならびに予備半田２０ｂが相互に拡散し、図７（ｃ）に示されるように、これらの半田はバンプ４０として一体化される。
【０１３２】
これにより、半導体素子１０の電極１０ｅｌと回路基板２０の電極パッド２０ｐが、当該バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０１３３】
即ち、半導体素子１０と回路基板２０との間は、電気的にも接続可能とされる。
尚、半田はバンプ４０の周囲に残留しているフラックス材３０ｆは、必要に応じて洗浄処理により除去される。
【０１３４】
前記半田リフロー処理の終了後、室温（例えば、２５℃）にまで冷却される過程において、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ｃの方向ならびに矢印ｃ’の方向に収縮する。かかる矢印ｃと矢印ｃ’とは逆方向である。
【０１３５】
また、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｄの方向ならびに矢印ｄ’の方向に収縮する。かかる矢印ｄと矢印ｄ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その収縮量が異なる。当該収縮量の相違を、図７（ｃ）にあっても、矢印の長さで表している。
【０１３６】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく収縮する。
しかしながら、この時の温度変化は、前記半田部材３１の溶融温度から室温までの変化であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１３７】
即ち、本実施の形態に於ける製造方法にあっても、半導体素子１０の回路基板２０へのフリップチップ実装工程に於ける半田リフローの際の加熱温度を低下させることにより、当該半導体素子１０に対する応力の印加量を低減することができる。
【０１３８】
これにより、当該半導体素子１０に於ける低誘電率絶縁層１２への応力集中が低減、抑制され、当該低誘電率絶縁層１２の破壊、剥離などを防止することができる。
尚、前記リフロー処理は、リフロー専用装置に於いて実施することもできる。
【０１３９】
この様な、半導体素子１０の回路基板２０へのフリップチップ実装後、当該半導体素子１０と回路基板２０との間に、アンダーフィル材と称される封止用樹脂を充填する（図示せず）。
【０１４０】
或いは、当該半導体素子１０を被覆して樹脂封止処理を施す。
そして前記回路基板２０の他方の主面（裏面）に、外部接続端子を構成する半田ボールを配設し、ＢＧＡ（Ball Grid Array）構造を備えた半導体装置を形成する。
【０１４１】
前記回路基板が大判であって、当該回路基板に複数個の半導体素子が搭載される場合には、当該複数個の半導体素子の一括樹脂封止処理、ならびに外部接続端子の配設がなされた後に、当該配線基板ならびに当該配線基板上にあって半導体素子を覆う封止用樹脂を、その厚さ方向に切断して、個片化された半導体装置を形成する。
【０１４２】
この様に、第３の実施の形態に於いては、主面にバンプ電極１０ｂが配設された半導体素子１０を、回路基板２０上にフリップチップボンディング法により搭載する際に、前記回路基板２０に於ける電極パッド２０ｐ上に予備半田２０ｂを配設し、また前記バンプ電極１０ｂの表面の少なくとも一部に、バンプ電極１０ｂ及び予備半田２０ｂよりも融点が低い半田部材３１及びフラックス材３０ｆを被覆した後、当該バンプ電極１０ｂと予備半田２０ｂとを半田部材３１及びフラックス材３０ｆを介して対向させて、回路基板２０上に半導体素子１０を載置する。
【０１４３】
そして、半田部材３１を溶融して、バンプ電極１０ｂ、半田部材３１及び予備半田２０ｂを一体化させる。
これにより、半導体素子１０の電極と回路基板２０の電極パッドが、バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０１４４】
この様な半導体装置の製造方法によれば、鉛（Ｐｂ）フリー半田の中で比較的低融点とされる半田部材３１を溶融させて、高融点の半田（バンプ電極１０ｂ、予備半田２０ｂ）を容易に一体化することができる。
【０１４５】
即ち、高融点の半田間に、低融点の半田からなる接続用部材を介在させて、低融点の半田の融点近傍でリフロー処理を施すことにより、高融点の半田同士を直接溶融接合させる場合に比べ、リフロー処理温度を低下させることができる。
【０１４６】
従って、半導体素子１０及び回路基板２０が、リフロー処理温度まで加熱される際、ならびにリフロー処理温度から室温にまで冷却される際にも、その温度変化を、高融点の半田同士を直接溶融接合させる場合に比べ小さなものとなる。
【０１４７】
これにより、半導体素子１０に強い応力が印加されることはなく、半導体素子１０の主面に形成された絶縁層への応力集中が防止される。
従って、当該絶縁層として、低誘電率絶縁層を適用した場合であっても、当該低誘電率絶縁層の破壊、剥離が回避され、低誘電率絶縁層内に配設された配線層、層間接続部の短絡、あるいは断線が防止される。
【０１４８】
この様に、第３の実施の形態によれば、高い信頼性を有する半導体装置を、高い製造歩留まりをもって、製造することができる。
更に、第３の実施の形態に於いては、半田部材３１の表面に、フラックス材３０ｆを予め塗布することにより、半田部材３１の表面に酸化皮膜が生成されても、リフロー処理中に除去される。従って、半田部材３１表面に酸化皮膜が生じたとしても、半田部材３１と予備半田２０ｂとを確実に一体化することができる。
【０１４９】
＜第４の実施の形態＞
次に、半導体装置の製造方法の第４の実施の形態について説明する。
当該第４の実施の形態の説明では、第１乃至第３の実施の形態で説明した部位には、同一の符号を付し、その説明を省略する。
【０１５０】
本第４の実施の形態は、前記第２の実施の形態に於いて接続用部材として適用された半田部材３１を、当該第２の実施の形態とは異なる手段によって、半導体素子１０のバンプ電極１０ｂの表面に配設するものである。
【０１５１】
図８は、第４の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
即ち、本実施の形態にあっては、半導体素子１０のバンプ電極１０ｂを、表面が平坦な支持台５０上に配置されて溶融状態にある半田材３２に接触させる。
【０１５２】
かかる状態を、図８（ａ）に示す。
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に当該半導体素子１０を降下させて、当該半導体素子１０のバンプ電極１０ｂが溶融状態にある半田材３２中に浸漬される。
【０１５３】
当該半田材３２は、支持台５０に配設された加熱ユニット（図示せず）による加熱により溶融状態が維持され、所謂半田浴を形成している。
当該半田材３２は、半田粒、半田片、あるいは半田板を溶融することにより適用される。また、その材質は、鉛（Ｐｂ）フリーである２元系半の錫（Ｓｎ）−ビスマス（Ｂｉ）半田、あるいは鉛（Ｐｂ）フリーである３元系半田の錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）半田の何れかが適用される。そして、その融点は１３０℃〜１５０℃が選択される。
【０１５４】
前記浸漬の後、前記半導体素子１０を支持台５０から分離することにより、前記バンプ電極１０ｂ表面の一部に、半田材３２が転写され、半田部材３１が被着された状態を得る。
【０１５５】
かかる状態を、図８（ｂ）に示す。
この様に、バンプ電極１０ｂ表面の一部に、半田部材３１が被着された半導体素子１０は、前記第２の実施の形態に於ける工程（図５（ａ）乃至図５（ｃ）参照）を経て、回路基板２０上にフリップチップ状態をもって搭載される。
【０１５６】
そして、当該第４の実施の形態に於いても、前記第１の実施の形態ならびに第２の実施の形態と同様の効果を得ることができる。
更に、第４の実施の形態に於いては、溶融状態にある半田材３２、即ち半田浴を形成する半田材として、半田片、半田板、あるいは半田粒を適用することができることから、製造コストをより低下させることができる。
【０１５７】
＜第５の実施の形態＞
次に、半導体装置の製造方法の第５の実施の形態について説明する。
当該第５の実施の形態の説明では、第１乃至第４の実施の形態で説明した同一の部位には、同一の符号を付し、その説明を省略する。
【０１５８】
本第５の実施の形態は、前記第２の実施の形態に於いて適用されたフラックス材３０ｆを、当該第２の実施の形態とは異なる手段によって、半導体素子１０のバンプ電極１０ｂの表面に被着するものである。
【０１５９】
図９は、第５の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
即ち、半導体素子１０の半田部材３１を、表面が平坦な支持台５０上に配置されたフラックス材３０ｆに接触させる。かかる状態を、図９（ａ）に示す。
【０１６０】
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に当該半導体素子１０を降下させて、当該半導体素子１０のバンプ電極１０ｂがフラックス材３０ｆ中に浸漬される。
【０１６１】
そして、前記半導体素子１０を支持台５０上から離すことにより、前記バンプ電極１０ｂの表面の一部に、フラックス材３０ｆが転写された形態を得る。かかる状態を、図９（ｂ）に示す。
【０１６２】
しかる後、当該半導体素子１０のバンプ電極１０ｂを、前記第４の実施の形態に示される手段に沿って、表面が平坦な支持台５０上に配置されて溶融状態にある半田材３２に接触させる。
【０１６３】
この結果、当該バンプ電極１０ｂの表面の一部に、接続用部材としての半田部材３１が被着される（第４の実施の形態にかかる図８（ｂ）参照）。
この様に、バンプ電極１０ｂ表面の一部に、半田部材３１が被着された半導体素子１０は、前記第２の実施の形態に於ける工程（図５（ａ）乃至図５（ｃ）参照）を経て、回路基板２０上にフリップチップ状態をもって搭載される。
【０１６４】
本第５の実施の形態に於いても、第１の実施の形態、第２の実施の形態、ならびに第４の実施の形態と同様の効果を得ることができる。
更に、本第５の実施の形態に於いては、フラックス材３０ｆをバンプ電極１０ｂの表面に予め被着していることから、当該バンプ電極１０ｂ表面に酸化皮膜が生成されても、半田材３２への浸漬中に当該酸化皮膜は除去される。
【０１６５】
従って、バンプ電極１０ｂ表面に酸化皮膜が生成された場合でも、半田部材３１をバンプ電極１０ｂ上に確実に被着することができる。
＜第６の実施の形態＞
次に、半導体装置の製造方法の第６の実施の形態について説明する。
【０１６６】
当該第６の実施の形態の説明では、第１乃至第５の実施の形態で説明した部位には、同一の符号を付し、その説明を省略する。
本第６の実施の形態は、前記第２の実施の形態に於いて適用されたフラックス材３０ｆを、半導体素子１０のバンプ電極１０ｂの表面への半田部材３１の被着の前後に於いて被着する。
【０１６７】
即ち、第６の実施の形態に於いては、第３の実施の形態乃至第５の実施の形態を複合した実施の形態が提供される。
本第６の実施の形態にあっては、先ず、半導体素子１０のバンプ電極１０ｂを、表面が平坦な支持台５０上に配置されたフラックス材３０ｆに接触させる。
【０１６８】
この時、半導体素子１０は、ボンディングツール（図示せず）により吸着、保持され、前記支持台５０上に当該半導体素子１０を降下させて、当該半導体素子１０のバンプ電極１０ｂがフラックス材３０ｆ中に浸漬される。
【０１６９】
そして、前記半導体素子１０を支持台５０から離すことにより、前記バンプ電極１０ｂの表面の一部に、フラックス材３０ｆが転写された形態を得る。
次いで、当該半導体素子１０のバンプ電極１０ｂを、表面が平坦な支持台５０上に配置されて溶融状態にある半田材３２に接触させる。
【０１７０】
この結果、当該バンプ電極１０ｂの表面の一部に、接続用部材としての半田部材３１が被着される。
しかる後、半導体素子１０のバンプ電極１０ｂを、表面が平坦な支持台５０上に配置されたフラックス材３０ｆに再度接触させる。
【０１７１】
そして、前記半導体素子１０を支持台５０から分離することにより、前記半田部材３１の表面の一部に、フラックス材３０ｆが転写された形態を得る。
かかる工程により、バンプ電極１０ｂの表面に半田部材３１が被着され、更に当該半田部材３１の表面にフラックス材３０ｆが転写されてなる半導体素子１０を、回路基板２０上に所謂フリップチップ状態をもって載置する。
【０１７２】
そして、半田部材のリフロー処理を施し、前記バンプ電極１０ｂ、半田部材３１ならびに予備半田２０ｂを一体化する。
この様な製造工程によっても、半導体装置を製造することができる。
【０１７３】
当該第６の実施の形態に於いても、第１乃至第５の実施の形態と同様の効果が得られる。
＜第７の実施の形態＞
次に、半導体装置の製造方法の第７の実施の形態について説明する。
【０１７４】
当該第７の実施の形態の説明では、第１乃至第６の実施の形態で説明した同一の部位には、同一の符号を付し、その説明を省略する。
前述の各実施の態様にあっては、融点が１３０℃〜１５０℃である半田材は、半導体素子１０のバンプ電極１０ｂの表面に被覆されたが、当該半田材は、回路基板２０に於ける電極パッド２０ｐの上に配設された予備半田２０ｂ上に被覆されてもよい。
【０１７５】
本実施の形態にあっては、かかる回路基板２０に於ける電極パッド２０ｐの上に配設された予備半田２０ｂ（融点２１０℃〜２２０℃）上に、接続用部材として、融点が１３０℃〜１５０℃である半田材を被覆する。
【０１７６】
本実施の形態の半導体装置の製造方法を、図１０ならびに図１１を用いて説明する。
先ず、回路基板２０の電極パッド２０ｐ上に、予備半田２０ｂを被覆した後、当該回路基板２０上に金属製のマスク部材５２を配置する。かかる状態を、図１０（ａ）に示す。
【０１７７】
当該マスク部材５２は、半田ペースト３０を選択的に配置するための貫通孔５２ｈがパターン形成されている。
次いで、スクリーン印刷法を用いて、マスク部材５２の貫通孔５２ｈ内に、半田ペースト３０を充填する。かかる状態を、図１０（ｂ）に示す。
【０１７８】
しかる後、マスク部材５２を回路基板２０から分離して、予備半田２０ｂ表面上に半田ペースト３０を配設する。かかる状態を、図１０（ｃ）に示す。
当該半田ペースト３０として、粒径が１０μｍ以下の半田粒がフラックス材中に混錬されたペースト状の半田材を用いる。
【０１７９】
当該半田粒の材質としては、鉛（Ｐｂ）フリーである２元系半の錫（Ｓｎ）−ビスマス（Ｂｉ）半田、或いは、鉛（Ｐｂ）フリーである３元系半田の錫（Ｓｎ）−ビスマス（Ｂｉ）−銀（Ａｇ）半田の何れかが適用される。当該半田粒は、１３０℃〜１５０℃の融点を有する。
【０１８０】
この様に、各電極パッド２０ｐの上に配設された予備半田２０ｂ上に、融点が１３０℃〜１５０℃である半田材を被覆された回路基板２０に対し、半導体素子１０が所謂フリップチップ接続をもって実装、搭載される。
【０１８１】
即ち、図１１（ａ）に示される如く、回路基板２０上に配置された電極パッド２０ｐの上を覆う予備半田２０ｂの上に配置された半田ペースト３０に対し、前記半導体素子１０に於けるバンプ電極１０ｂが接した状態をもって、当該半導体素子１０が載置される。
【０１８２】
この様に、回路基板２０上に半導体素子１０を載置した状態に於いて、当該回路基板２０を支持する支持テーブル（図示せず）に配設された加熱ユニットにより加熱して、前記半田ペースト３０に含まれる半田粒のリフロー処理を施す。
【０１８３】
この時、当該半田リフロー処理に於ける加熱処理温度は、半田ペースト３０に含まれる半田粒のみが溶融する温度に設定される。
即ち、加熱処理温度は、前記半田ペースト３０に含まれる半田粒の融点以上であり、且つバンプ電極１０ｂ及び予備半田２０ｂの融点より低い温度、例えば１５０℃〜１７０℃に設定される。また、当該半田リフロー処理に要する時間は、３０秒〜３分とされる。
【０１８４】
かかる半田リフロー処理に於ける加熱により、図１１（ｂ）に示すように、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ａの方向ならびに矢印ａ’の方向に伸長する。かかる矢印ａと矢印ａ’とは逆方向である。
【０１８５】
一方、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｂの方向ならびに矢印ｂ’の方向に伸長する。かかる矢印ｂと矢印ｂ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その伸長する量が異なる。当該伸長量の相違を、図１１（ｂ）にあっては、矢印の長さで表している。
【０１８６】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく伸長する。
しかしながら、この時の加熱温度は、前記バンプ電極１０ｂならびに予備半田２０ｂの融点より低い温度であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１８７】
上記半田リフロー処理の持続より、前記半田ペースト３０に含まれる半田粒とバンプ電極１０ｂならびに予備半田２０ｂが相互に拡散し、図１１（ｃ）に示されるように、これらの半田はバンプ４０として一体化される。
【０１８８】
これにより、半導体素子１０の電極１０ｅｌと回路基板２０の電極パッド２０ｐが、当該バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０１８９】
即ち、半導体素子１０と回路基板２０との間は、電気的にも接続可能とされる。
前記半田リフロー処理の終了後、室温（例えば、２５℃）にまで冷却される過程において、半導体素子１０は、半導体基板１１の主面に対して平行な、矢印ｃの方向ならびに矢印ｃ’の方向に収縮する。かかる矢印ｃと矢印ｃ’とは逆方向である。
【０１９０】
また、回路基板２０は、絶縁性基材２１の主面に対して平行な、矢印ｄの方向ならびに矢印ｄ’の方向に収縮する。かかる矢印ｄと矢印ｄ’とは逆方向である。
この時、前述の如き熱膨張係数の相違に基づき、半導体素子１０と回路基板２０は、その収縮量が異なる。当該収縮量の相違を、図１１（ｃ）にあっても、矢印の長さで表している。
【０１９１】
即ち、回路基板２０は、半導体素子１０の主面に対して平行な方向に半導体素子１０よりも大きく収縮する。
しかしながら、この時の温度変化は、前記半田ペースト３０に含まれる半田粒の溶融温度から室温までの変化であり、半導体素子１０に対して大きな応力の集中を生じない。
【０１９２】
即ち、本実施の形態に於ける製造方法にあっても、半導体素子１０の回路基板２０へのフリップチップ実装工程に於ける半田リフローの際の加熱温度を低下させることにより、当該半導体素子１０に対する応力の印加量を低減することができる。
【０１９３】
これにより、当該半導体素子１０に於ける低誘電率絶縁層１２への応力集中が低減、抑制され、当該低誘電率絶縁層１２の破壊、剥離などを防止することができる。
尚、前記リフロー処理は、リフロー専用装置に於いて実施することもできる。
【０１９４】
この様な、半導体素子１０の回路基板２０へのフリップチップ実装後、当該半導体素子１０と回路基板２０との間に、アンダーフィル材と称される封止用樹脂を充填する（図示せず）。
【０１９５】
或いは、当該半導体素子１０を被覆して樹脂封止処理を施す。
そして前記回路基板２０の他方の主面（裏面）に、外部接続端子を構成する半田ボールを配設し、ＢＧＡ（Ball Grid Array）構造を備えた半導体装置を形成する。
【０１９６】
前記回路基板が大判であって、当該回路基板に複数個の半導体素子が搭載される場合には、当該複数個の半導体素子の一括樹脂封止処理、ならびに外部接続端子の配設がなされた後に、当該配線基板ならびに当該配線基板上にあって半導体素子を覆う封止用樹脂を、その厚さ方向に切断して、個片化された半導体装置を形成する。
【０１９７】
この様に、第７の実施の形態に於いては、主面にバンプ電極１０ｂが配設された半導体素子１０を、回路基板２０上にフリップチップボンディング法により搭載する際に、前記回路基板２０に於ける電極パッド２０ｐ上に配設された予備半田２０ｂの上に予め半田ペースト３０を被着する。
【０１９８】
そして、半導体素子１０のバンプ電極１０ｂと予備半田２０ｂとを半田ペースト３０を介して対向させて、回路基板２０上に半導体素子１０を載置する。
しかる後、半田ペースト３０中の半田粒を溶融して、バンプ電極１０ｂ、半田粒、及び予備半田２０ｂを一体化させる。
【０１９９】
これにより、半導体素子１０の電極と回路基板２０の電極パッドが、バンプ４０を介して機械的に接続され、当該半導体素子１０が回路基板２０上にフリップチップ実装された状態を得る。
【０２００】
この様な半導体装置の製造方法によれば、鉛（Ｐｂ）フリー半田の中で比較的低融点とされる半田ペースト３０の半田粒のみを溶融させて、高融点の半田（バンプ電極１０ｂ、予備半田２０ｂ）を容易に一体化することができる。
【０２０１】
即ち、高融点の半田間に、低融点の半田からなる接続用部材を介在させ、当該低融点半田の融点近傍でリフロー処理を施すことにより、高融点の半田同士を直接溶融接合させる場合に比べ、リフロー処理温度を低下させることができる。
【０２０２】
従って、半導体素子１０及び回路基板２０が、リフロー処理温度まで加熱される際、ならびにリフロー処理温度から室温にまで冷却される際にも、その温度変化を、高融点の半田同士を直接溶融接合させる場合に比べ小さなものとなる。
【０２０３】
これにより、半導体素子１０に強い応力が印加されることはなく、半導体素子１０の主面に形成された絶縁層への応力集中が防止される。
従って、当該絶縁層として、低誘電率絶縁層を適用した場合であっても、当該低誘電率絶縁層の破壊、剥離が回避され、低誘電率絶縁層内に配設された配線層、層間接続部の短絡、あるいは断線が防止される。
【０２０４】
この様に、第７の実施の形態によれば、高い信頼性を有する半導体装置を、高い製造歩留まりをもって製造することができる。
更に、第７の実施の形態に於いては、配線基板上の電極に予備半田２０ｂを介して半田ペースト３０を配置していることから、半導体素子１０に於けるバンプ電極１０ｂに対する半田ペースト３０或いは半田部材３１の被覆を省略することができ、当該半導体素子に於ける電極部の形成工程の簡略化を図ることができる。
【０２０５】
一方、回路基板２０上の電極パッド２０ｐへの半田ペースト３０の被覆は、半導体素子１０の電極部の形成工程とは別途に、例えば平行して実施することができる。
従って、半導体装置を製造に要する時間を短縮することができる。
【０２０６】
尚、前述の如き本発明の実施形態に於いては、回路基板２０上の電極パッド２０ｐに対し予備半田処理（予備半田２０ｂの配設）を施しているが、当該電極パッド２０ｐと、前記接続用部材及び／あるいはバンプ電極１０ｂを形成する半田材との濡れ性が良好であれば、当該予備半田処理は必ずしも必要とされない。
【０２０７】
また、当該予備半田２０ｂの融点は、前記接続用部材の融点よりも高い融点を有すれば、前記融点（２１０℃〜２２０℃）に限られるものではない。
【図面の簡単な説明】
【０２０８】
【図１】第１の実施の形態に於ける製造工程のフロー図である。
【図２】第１の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その１）。
【図３】第１の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その２）。
【図４】第２の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その１）。
【図５】第２の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その２）。
【図６】第３の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その１）。
【図７】第３の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その２）。
【図８】第４の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
【図９】第５の実施の形態の半導体装置の製造方法を説明する要部断面模式図である。
【図１０】第７の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その１）。
【図１１】第７の実施の形態の半導体装置の製造方法を説明する要部断面模式図である（その２）。
【符号の説明】
【０２０９】
１０ 半導体素子
１０ｂ バンプ電極
１０ｅｌ 電極
１０ｐ，２０ｐ 電極パッド
１１ 半導体基板
１２ 低誘電率絶縁層
１３ 金属層
１４ 無機絶縁層
１５ 有機絶縁層
２０ 回路基板
２０ｂ 予備半田
２１ 絶縁性基材
２２ ソルダレジスト
３０ 半田ペースト
３０ｆ フラックス材
３１ 半田部材
３２ 半田材
４０ バンプ
５０ 支持台
５１ スキージ
５２ マスク部材
５２ｈ 貫通孔
【特許請求の範囲】
【請求項１】
半導体素子に配設された第１の材料からなる電極と、回路基板に配設された電極とを、前記第１の材料より融点の低い第２の材料を介して接続することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の材料の融点より低く、且つ、前記第２の材料の融点より高い温度で、前記半導体素子の電極と前記回路基板の電極とを接続することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の材料は、前記半導体素子の電極上に形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の材料からなる半田粒子を含むペーストに、前記半導体素子の電極を接触させることにより、前記半導体素子の電極に前記第２の材料からなる膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
溶融した前記第２の材料に前記半導体素子の電極を接触させることにより、前記半導体素子の電極に前記第２の材料からなる膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子の電極に前記第２の材料からなる膜を形成した後に、前記第２の材料からなる膜上にフラックス材を塗布することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記回路基板の電極に前記半導体素子の電極を接続する前に、前記回路基板の電極上に前記第２の材料より融点の高い第３の材料を塗布することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項８】
前記第２の材料は、前記回路基板の電極上の第３の材料の上に形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の材料は、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ、Ｓｎ−Ａｇ−Ｉｎ、Ｓｎ−Ａｇ−Ｉｎ−Ｂｉ、Ｓｎ−Ｚｎ、及びＳｎ−Ｚｎ−Ｂｉのいずれかを含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１０】
前記第２の材料は、Ｓｎ−Ｂｉ、及びＳｎ−Ｂｉ−Ａｇのいずれかを含むことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体素子に配設された第１の材料からなる電極と、回路基板に配設された電極とを、前記第１の材料より融点の低い第２の材料を介して接続することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の材料の融点より低く、且つ、前記第２の材料の融点より高い温度で、前記半導体素子の電極と前記回路基板の電極とを接続することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の材料は、前記半導体素子の電極上に形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の材料からなる半田粒子を含むペーストに、前記半導体素子の電極を接触させることにより、前記半導体素子の電極に前記第２の材料からなる膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
溶融した前記第２の材料に前記半導体素子の電極を接触させることにより、前記半導体素子の電極に前記第２の材料からなる膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子の電極に前記第２の材料からなる膜を形成した後に、前記第２の材料からなる膜上にフラックス材を塗布することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記回路基板の電極に前記半導体素子の電極を接続する前に、前記回路基板の電極上に前記第２の材料より融点の高い第３の材料を塗布することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項８】
前記第２の材料は、前記回路基板の電極上の第３の材料の上に形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の材料は、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ、Ｓｎ−Ａｇ−Ｉｎ、Ｓｎ−Ａｇ−Ｉｎ−Ｂｉ、Ｓｎ−Ｚｎ、及びＳｎ−Ｚｎ−Ｂｉのいずれかを含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１０】
前記第２の材料は、Ｓｎ−Ｂｉ、及びＳｎ−Ｂｉ−Ａｇのいずれかを含むことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１０９０３２（Ｐ２０１０−１０９０３２Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２７７８５４（Ｐ２００８−２７７８５４）
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月２９日（２００８．１０．２９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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