半導体装置及びその製造方法
【課題】慣性センサと半導体電子回路とを有する半導体装置において、慣性センサの感度を向上させる。
【解決手段】第１半導体層、第１絶縁体層及び基板層の順に積層された支持部と、第１半導体層、第１絶縁体層及び基板層の順に積層された可動錘部と、第１半導体層を有し支持部によって可動錘部を支えるための梁部と、梁部に位置する第１半導体層に形成された歪み検出素子と、支持部に位置する第１半導体層及び可動錘部に位置する第１半導体層の少なくともいずれか一方に形成された半導体素子と、を具備する。このように、支持部及び可動錘部が第１半導体層、第１絶縁体層及び基板層を共通に含むので、可動錘部の質量を大きくし、感度の優れた慣性センサを形成することができる。
【解決手段】第１半導体層、第１絶縁体層及び基板層の順に積層された支持部と、第１半導体層、第１絶縁体層及び基板層の順に積層された可動錘部と、第１半導体層を有し支持部によって可動錘部を支えるための梁部と、梁部に位置する第１半導体層に形成された歪み検出素子と、支持部に位置する第１半導体層及び可動錘部に位置する第１半導体層の少なくともいずれか一方に形成された半導体素子と、を具備する。このように、支持部及び可動錘部が第１半導体層、第１絶縁体層及び基板層を共通に含むので、可動錘部の質量を大きくし、感度の優れた慣性センサを形成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体プロセス技術を用いて製造する慣性センサ等のＭＥＭＳ（Micro Electro Mechanical Systems）センサは、半導体電子回路との集積化が可能で、小型化が可能であることから、高付加価値型製品を生み出すための基盤技術として幅広い産業分野において注目され、期待されている。
【０００３】
従来、慣性センサと半導体電子回路とを有する半導体装置において、小型化の観点から、慣性センサと半導体電子回路とを重ね合わせることが試みられている。
【０００４】
下記の特許文献１においては、可動部を有するＭＥＭＳチップと、ＭＥＭＳチップからの検出信号を電気的に処理する回路を有するＩＣ（Integrated Circuit）チップとを別々に作成している。そして、ＭＥＭＳチップとＩＣチップとを所定の間隔を置いて対向するように配置し、保護ケース内に収容することにより、慣性センサと半導体電子回路とを有する半導体装置を作成している。
しかし、特許文献１のように慣性センサのチップとＩＣのチップとを別々に作成していては、小型化に限界がある。
【０００５】
また、下記の特許文献２においては、ＳＯＩ（Silicon on Insulator）基板の一方の面にＩＣを形成し、もう一方の面に可動錘を有するＭＥＭＳセンサを形成することにより、慣性センサと半導体電子回路とを有する半導体装置を作成している。これにより、特許文献１のように慣性センサのチップとＩＣのチップとを別々に作成する場合に比べて特許文献２は小型化を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１６９５４１号公報
【特許文献２】特開２００９−１２４０１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献２の半導体装置においては、慣性センサを構成する可動錘を十分な大きさにすることができず、可動錘の質量を大きくすることができないため、慣性センサの感度を十分に得ることができない。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、慣性センサと半導体電子回路とを有する半導体装置において、慣性センサの感度を向上させることに関連している。
【課題を解決するための手段】
【０００９】
本発明の幾つかの態様において、半導体装置は、第１半導体層、第１絶縁体層及び基板層の順に積層された支持部と、第１半導体層、第１絶縁体層及び基板層の順に積層された可動錘部と、第１半導体層を有し支持部によって可動錘部を支えるための梁部と、梁部に位置する第１半導体層に形成された歪み検出素子と、支持部に位置する第１半導体層及び可動錘部に位置する第１半導体層の少なくともいずれか一方に形成された半導体素子と、を具備する。
この態様によれば、支持部及び可動錘部が第１半導体層、第１絶縁体層及び基板層を共通に含むので、可動錘部の質量を大きくすることができ、慣性センサの感度を向上させることができる。
【００１０】
上述の態様において、梁部は、第１半導体層、第１絶縁体層及び基板層の順に積層され、梁部に位置する基板層は、その厚さが支持部に位置する基板層及び可動錘部に位置する基板層それぞれに比べて薄く形成されていることが望ましい。
これによれば、梁部が基板層の一部を含むので、梁部が厚さと強度を得ることができる。また、基板層の一部によって梁部が厚さと強度を確保できるため、第１半導体層又は第１絶縁体層又はこれらの両方を薄膜化することが可能となる。第１半導体層を薄膜化した場合には、完全空乏型若しくは部分空乏型のＳＯＩ構造をもつＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成することが可能となる。また、第１絶縁体層を薄膜化した場合には、基板層におけるフローティングゲートやバックゲートの形成が可能となる。
【００１１】
上述の態様において、梁部は、第１半導体層、第１絶縁体層及び基板層の順に積層され、支持部に位置する基板層及び可動錘部に位置する基板層は、第１半導体層に近い方から、第２半導体層、第２絶縁体層、第３半導体層の順に積層され、梁部に位置する基板層は、第２半導体層を含むことが望ましい。
これによれば、支持部に位置する基板層及び可動錘部に位置する基板層が、第２半導体層、第２絶縁体層、第３半導体層の順に積層され、梁部に位置する基板層が、第２半導体層を含むので、第２半導体層と第２絶縁体層との境界面においてエッチングを止め、梁部を所望の厚さに正確に加工することができ、慣性センサの精度を向上することができる。
【００１２】
上述の態様において、可動錘部に位置する第１半導体層に半導体素子が形成されることが望ましい。
これによれば、可動錘部に半導体素子が形成されることによって、可動錘部の面積を大きくとることにより、可動錘部の質量を大きくして慣性センサの感度を向上することができる。
【００１３】
上述の態様において、歪み検出素子は、シリコン層を含むピエゾ抵抗素子であることが望ましい。
これによれば、歪み検出素子を正確かつ容易に微細加工できるので、歪み検出素子を用いた慣性センサの精度を向上することができる。
【００１４】
上述の態様において、梁部の少なくとも一部が、支持部に形成された電極と可動錘部に形成された電極とを接続する配線層を有することが望ましい。
これによれば、梁部に配線層を有することにより、支持部に形成された電極と可動錘部に形成された電極とを電気的に接続することができる。
【００１５】
上述の態様において、支持部に形成された電極と錘部に形成された電極とをワイヤによって接続することが望ましい。
これによれば、ワイヤによって接続することにより、支持部に形成された電極と可動錘部に形成された電極とを電気的に接続することができる。
【００１６】
本発明のさらに別の態様において、半導体装置の製造方法は、第１半導体層、第１絶縁体層及び基板層の順に積層された積層板を用意する工程（ａ）と、第１半導体層に、歪み検出素子及び半導体素子を形成する工程（ｂ）と、積層板を、基板層側から半導体素子の形成面に対して交差する方向にエッチングすることにより、第１半導体層、第１絶縁体層及び基板層の順に積層された支持部と、第１半導体層、第１絶縁体層及び基板層の順に積層された可動錘部と、第１半導体層及び歪み検出素子を有し支持部によって可動錘部を支えるための梁部と、を形成する工程（ｃ）と、を具備する。
この態様によれば、半導体素子の形成面に対して交差する方向に積層板をエッチングすることにより支持部と可動錘部と梁部とを形成するので、可動錘部の質量を大きくすることができ、慣性センサの感度を向上させることができる。
【００１７】
上述の態様において、工程（ｂ）において、支持部となる領域と可動錘部となる領域とに電極を形成し、工程（ｃ）の後に、支持部に形成された電極と可動錘部に形成された電極とをワイヤによって電気的に接続する工程（ｄ）をさらに具備することが望ましい。
これによれば、支持部と可動錘部とは１つの積層板から形成されているので、支持部に形成された電極と可動錘部に形成された電極とを電気的に接続する場合に、第１半導体層が平坦に保たれ、高精度な加工をすることができる。
【００１８】
本発明のさらに別の態様において、センサデバイスは、上述の半導体装置を含んでいる。
上述の半導体装置を含むことにより、感度の優れたセンサデバイスを構成することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図
【図２】図１のＡ−Ａ線及びＢ−Ｂ線による断面図
【図３】上記半導体装置に形成された歪み検出素子の拡大図
【図４】上記半導体装置に形成された半導体電子回路及び周辺回路のブロック図
【図５】上記半導体装置の製造工程を示す断面図
【図６】上記半導体装置の製造工程を示す断面図
【図７】本発明の第２の実施形態に係る半導体装置の平面図
【図８】本発明の第３の実施形態に係る半導体装置の平面図
【図９】本発明の第４の実施形態に係る半導体装置の断面図
【図１０】本発明の一実施形態に係るセンサデバイスの断面図
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００２１】
＜１．第１の実施形態＞
＜１−１．全体構成＞
図１は、本発明の第１の実施形態に係る半導体装置を示す平面図であり、図２（Ａ）は図１のＡ−Ａ線断面図、図２（Ｂ）は図１のＢ−Ｂ線断面図である。第１の実施形態に係る半導体装置は、加速度センサとして用いられる慣性センサを含んでいる。
図１に示すように、この半導体装置１は、支持部１０と、平面視で支持部１０に囲まれており且つ支持部１０と互いに離間している可動錘部２０と、支持部１０によって可動錘部２０を支持するための梁部３０とを具備している。支持部１０と可動錘部２０との間には、梁部３０を除いて隙間９０が形成されている。
【００２２】
一方、図２（Ａ）に示すように、半導体装置１の支持部１０及び可動錘部２０は、いずれも、第１半導体層１１１と、第１絶縁体層１１２と、基板層１２０とを含んでいる。これらのうち、基板層１２０には、第２半導体層１２１と、第２絶縁体層１２２と、第３半導体層１３１とが含まれている。
半導体装置１の梁部３０は、支持部１０及び可動錘部２０と共通の第１半導体層１１１及び第１絶縁体層１１２と、基板層１２０のうちの第２半導体層１２１とを含んでおり、梁部３０は基板層１２０のうちの第２絶縁体層１２２及び第３半導体層１３１を含んでいない。
【００２３】
このように、本実施形態の半導体装置１は、可動錘部２０が、支持部１０と共通の第１半導体層１１１、第１絶縁体層１１２及び基板層１２０を含んでいるので、半導体装置１における可動錘部２０の大きさを大きくとることができる。従って、可動錘部２０の質量を大きくし、感度の優れた慣性センサを形成することができる。
支持部１０の底面（第３半導体層１３１の底面）には、封止板４０が接着されている。
【００２４】
＜１−２．第１半導体層＞
上記第１半導体層１１１は、厚さ１５０ｎｍ未満の単結晶シリコン層である。第１半導体層１１１には、不純物のドープと各種電極及び配線の付与によって、トランジスタ等の半導体素子を含む半導体電子回路５０及び半導体電子回路５８が形成されている。また、梁部３０において第１半導体層１１１の位置に対応する層には、ピエゾ抵抗素子等の歪み検出素子３１が形成されている。
【００２５】
このように、本実施形態の半導体装置１においては、半導体電子回路５０及び半導体電子回路５８と歪み検出素子３１とが同じ面に形成されるので、半導体電子回路５０及び半導体電子回路５８と同じ製造プロセスにおいて歪み検出素子３１を製造することができる。これにより、歪み検出素子３１を正確かつ容易に微細加工できるので、歪み検出素子３１を用いた慣性センサの精度を向上することができる。
【００２６】
また、本実施形態の半導体装置１においては、半導体電子回路５０及び半導体電子回路５８と歪み検出素子３１とが同じ面に形成されるので、半導体装置の一方の面から他方の面に貫通電極を形成する必要がない。従って、製造工程数が軽減されるとともに、貫通電極の抵抗による電力の消耗をなくすことができる。
【００２７】
＜１−３．第１絶縁体層、第２半導体層＞
第１絶縁体層１１２は、厚さ５００ｎｍ未満のシリコン酸化膜である。図２に示すように、第１絶縁体層１１２の上に上記第１半導体層１１１を有することにより、ＳＯＩ構造が形成されている。この構造により、第１半導体層１１１に形成される半導体素子の浮遊容量を低減し、高速度化及び低消費電力化に優れた半導体電子回路５０及び半導体電子回路５８を形成することができる。
【００２８】
第２半導体層１２１は、厚さ１０μｍ未満の単結晶シリコン層である。基板層１２０の一部である第２半導体層１２１が梁部３０に含まれることによって、梁部３０は十分な厚さと強度を得ることができる。
さらに、第２半導体層１２１によって梁部３０の厚さと強度を確保できるため、第１半導体層１１１又は第１絶縁体層１１２又はこれらの両方を薄膜化することが可能である。第１半導体層１１１を薄膜化することにより、完全空乏型若しくは部分空乏型のＳＯＩ構造をもつＭＯＳＦＥＴを形成することができる。また、第１絶縁体層１１２を薄膜化することにより、第２半導体層１２１におけるフローティングゲートやバックゲートの形成が可能となる。
【００２９】
なお、半導体素子がＳＯＩ構造を必須としない場合には、第１絶縁体層１１２は必須ではない。この場合には、例えば、第１半導体層１１１と第２半導体層１２１とを一体のシリコン層とすることができる。
【００３０】
＜１−４．第２絶縁体層、第３半導体層＞
基板層１２０の一部である第２絶縁体層１２２は厚さ１０μｍ程度のシリコン酸化膜である。また、基板層１２０の一部である第３半導体層１３１は厚さ１００μｍ以上の単結晶シリコン層である。
支持部１０に含まれる第２絶縁体層１２２及び第３半導体層１３１は、本実施形態に係る半導体装置１の台座として機能する。可動錘部２０に含まれる第２絶縁体層１２２及び第３半導体層１３１は、可動錘部２０に十分な質量を与える機能を有する。
【００３１】
梁部３０の形成領域においては、第３半導体層１３１及び第２絶縁体層１２２がエッチングされることにより除去されている。第３半導体層１３１を構成する単結晶シリコン層は、例えば水酸化カリウム（ＫＯＨ）を用いてエッチングされるが、第２絶縁体層１２２を構成するシリコン酸化膜の水酸化カリウムによるエッチングレートは低いので、第２絶縁体層１２２においてエッチングが止まる。その後、例えばフッ化アンモニウム（ＮＨ４Ｆ）を用いて第２絶縁体層１２２をエッチングすれば、第２絶縁体層１２２と第２半導体層１２１との境界面においてエッチングを止めることができる。
このように、材料の異なる第２絶縁体層１２２及び第２半導体層１２１が基板層１２０に含まれており、このうち第２半導体層１２１が梁部３０に含まれていることにより、梁部３０を所望の厚さに正確に加工することができ、慣性センサの精度を向上することができる。
【００３２】
＜１−５．封止板＞
封止板４０は、可動錘部２０側の面の中央に凹部４１を形成されたガラス板である。この封止板４０は、可動錘部２０を囲む支持部１０の底面に接着されている。封止板４０は、中央の可動錘部２０に対応する位置に凹部４１が形成されているため、可動錘部２０の底面とは接触していない。
【００３３】
＜１−６．梁部＞
図１に示すように、基板層１２０の面方向に離間している支持部１０と可動錘部２０との間に、梁部３０が４箇所形成されている。この４箇所の梁部３０は、図２（Ａ）に示すように、第１半導体層１１１、第１絶縁体層１１２、第２半導体層１２１を含んでおり、第２絶縁体層１２２及び第３半導体層１３１を含んでいない。従って、梁部３０は、第２絶縁体層１２２及び第３半導体層１３１を含む支持部１０及び可動錘部２０より撓み易い。このため、梁部３０には、この半導体装置１の加速度により、可動錘部２０の慣性力に応じた歪みが生じる。この歪みを、歪み検出素子３１によって検知することにより、この半導体装置１の加速度を検知することができる。
＜１−７．歪み検出素子＞
【００３４】
図３は、第１の実施形態に係る半導体装置に形成された歪み検出素子の拡大図である。ここで、図３（Ａ）は平面図であり、図１の楕円囲み部IIIの詳細を示している。図３（Ｂ）は、図３（Ａ）のＢ−Ｂ線断面図である。図３（Ｃ）は、図３（Ａ）のＣ−Ｃ線断面図である。図３（Ｂ）及び図３（Ｃ）において、第１絶縁体層１１２よりも下層の部分については図示を省略している。また、図３（Ｂ）及び図３（Ｃ）において図示した上層の絶縁層３４は、図３（Ａ）において省略し、図３（Ａ）は絶縁層３４より下層の構成を示している。
【００３５】
図３（Ａ）に示されるように、歪み検出素子３１は、電極３２間に単結晶シリコンの細線３３を複数平行に配列したものである。図３（Ｂ）及び図３（Ｃ）に示されるように、歪み検出素子３１と他の素子とは、絶縁層３４によって分離されている。単結晶シリコンの細線３３は、第１絶縁体層１１２上の第１半導体層１１１がパターニングされたものである。この細線３３は、幅、厚みとも１μｍ以下（断面積１μｍ２以下）、好ましくは約０．１μｍ以下（断面積０．０１μｍ２以下）である。細線３３を構成する単結晶シリコンにはｐ型不純物がドープされ、その不純物濃度は約５×１０１５atoms／cm３が望ましい。このように、単結晶シリコンの細線を含むピエゾ抵抗素子によって歪み検出素子を構成する場合には、歪み検出素子３１を半導体電子回路５０及び半導体電子回路５８と同じ製造プロセスにおいて製造できるので、歪み検出素子を正確かつ容易に微細加工することができ、慣性センサの精度を向上することができる。
【００３６】
可動錘部２０の慣性力によって梁部３０及び歪み検出素子３１に歪みが生じると、電極３２間の抵抗値が変化する。この抵抗値を計測することにより、梁部３０の歪みが検出される。
平面方向の加速度によって梁部３０に歪みが生じる場合、梁部３０の幅方向における両端部分は歪みが大きく、梁部３０の幅方向における中央部分は歪みが小さい。従って、図１に示されるように、歪み検出素子３１は梁部３０の幅方向における両端部分に形成することが望ましい。これにより、歪み検出素子３１の感度を向上させることができる。逆に、梁部３０において支持部１０側と可動錘部２０側とを結ぶ配線６４は、梁部３０の幅方向における中央部分に形成することが望ましい。これにより、梁部３０の歪みによる配線６４の電気的特性の変化を低減することができる。
＜１−８．半導体電子回路＞
【００３７】
図４は、第１の実施形態に係る半導体装置に形成された半導体電子回路５０及び周辺回路のブロック図である。この半導体電子回路５０は、センサ回路５１、Ａ／Ｄ変換回路５２、コントローラ５３を具備している。
【００３８】
センサ回路５１は、歪み検出素子３１の電極３２に所定の電圧を印加し、その時に電極間に流れる電流値を検出することにより、単結晶シリコンの細線３３の抵抗値を検出する回路である。この抵抗値が、歪み検出素子３１の歪み、即ち可動錘部２０の慣性による梁部３０の歪みの大きさを示している。
Ａ／Ｄ変換回路５２は、センサ回路５１によって得られた歪み検出素子３１の歪みを、アナログ信号からデジタル信号に変換する回路である。
【００３９】
コントローラ５３は、Ａ／Ｄ変換回路５２から出力されたデジタル信号に基づいて、例えばアクチュエータに対する駆動信号の出力などの処理を行う演算処理回路である。図４に示すように、コントローラ５３は、Ｄ／Ａ変換回路５４を介してアクチュエータ５５に接続されていても良く、メモリ５６に接続されていても良く、無線通信回路５７に接続されていても良い。
Ｄ／Ａ変換回路５４は、コントローラ５３から出力されたデジタルの駆動信号をアナログ信号に変換する回路である。アクチュエータ５５は、上記アナログ信号によって駆動される素子又は装置である。
メモリ５６は、コントローラ５３から出力された検出データ又は駆動信号を一時格納する回路である。
無線通信回路５７は、コントローラ５３から出力された検出データ又は駆動信号を無線で外部に送信する回路である。
【００４０】
上述の説明においては、半導体電子回路５０が、センサ回路５１、Ａ／Ｄ変換回路５２、コントローラ５３を具備するものとして説明したが、センサ回路５１、Ａ／Ｄ変換回路５２、コントローラ５３のうち一部を半導体電子回路５８として支持部１０に形成し、残りの一部を半導体電子回路５０として可動錘部２０に形成するようにしても良い。
また、センサ回路５１、Ａ／Ｄ変換回路５２、コントローラ５３のうち一部を他の半導体チップに形成し、残りの一部を半導体電子回路５０又は半導体電子回路５８として本実施形態の半導体装置に実装するようにしても良い。また、半導体電子回路５０又は半導体電子回路５８として、Ｄ／Ａ変換回路５４、メモリ５６、無線通信回路５７等をさらに含むようにしても良い。
また、図１に示すように、無線通信回路５７に接続されるアンテナ６１を支持部１０等の広い面積にわたる領域に形成しても良い。
可動錘部２０に半導体電子回路５０を形成せずに支持部１０にのみ半導体電子回路５８を形成する場合には、可動錘部２０の面積は、チップ全体の面積から半導体電子回路５８の形成領域の面積を除いた残りの面積に制限される。これに対し、半導体電子回路５０を可動錘部２０に形成することによって、このような制限はなくなり、チップ面積の範囲内で大きな可動錘部２０を形成することができる。従って、可動錘部２０の面積を大きくとることにより、可動錘部２０の質量を十分に確保することができる。
【００４１】
支持部１０に形成された半導体電子回路５８と歪み検出素子３１との接続や、可動錘部２０に形成された半導体電子回路５０と歪み検出素子３１との接続や、支持部１０に形成された半導体電子回路５８と可動錘部２０に形成された半導体電子回路５０との接続は、図１に示すように、梁部３０に一層又は多層の配線６２、６３、６４を形成することによって実現しても良いし、ボンディングワイヤ６５によって実現しても良い。図１においては、支持部１０に電極６７を形成し、可動錘部２０に電極６６を形成し、電極６７と歪み検出素子３１とを配線６３によって接続し、電極６６と歪み検出素子３１とを配線６２によって接続し、電極６７と電極６６とを配線６４及びボンディングワイヤ６５によって接続した例が示されている。
【００４２】
また、上述の説明においては、第１の実施形態に係る半導体装置１の慣性センサを加速度センサとして用いる場合について説明したが、角加速度センサ（ジャイロセンサ）として用いても良い。半導体装置１の慣性センサを角加速度センサとして用いる場合には、例えば、半導体装置１の可動錘部２０に、予め基板面に垂直な方向の振動を与える。すると、可動錘部２０の振動方向に垂直な軸周りの角速度に応じて、可動錘部２０にコリオリの力が加わる。コリオリの力は、振動する可動錘部２０の速度と、可動錘部２０の質量と、角速度に比例する。コリオリの力によって、梁部３０の歪みが変化するので、この歪みに基づいて角加速度を検出する。可動錘部２０に振動を与える方法としては、例えば、梁部３０に形成した図示しない圧電素子に交流電圧を印加することによって梁部３０を周期的に歪ませる方法の他、クーロン力や電磁力を利用する方法も可能である。
＜１−９．製造工程＞
【００４３】
図５及び図６は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図５（Ａ）に示すように、第１半導体層１１１、第１絶縁体層１１２、第２半導体層１２１、第２絶縁体層１２２、第３半導体層１３１の順で積層した積層板を用意する。このような積層板は、第１半導体層１１１、第１絶縁体層１１２、第２半導体層１２１をこの順で含む層構造を有するＳＯＩ基板と、第２絶縁体層１２２、第３半導体層１３１を含む層構造を有する表面酸化処理したシリコン基板とを、接着剤で貼り合わせることによって作成することができる。
【００４４】
次に、図５（Ｂ）に示すように、歪み検出素子３１と、ＭＯＳＦＥＴ等の半導体素子や電極等を含む半導体電子回路５０及び半導体電子回路５８とを、半導体プロセスを用いて第１半導体層１１１に形成する。さらに、これらの素子及び電極等を、パシベーション膜（図示せず）で覆う。
このように、歪み検出素子３１と半導体電子回路５０及び半導体電子回路５８とを同じ製造プロセスにおいて製造するので、歪み検出素子３１を正確かつ容易に微細加工でき、歪み検出素子３１の感度を向上することができる。
【００４５】
次に、図５（Ｃ）に示すように、支持部１０及び可動錘部２０以外の領域を、第３半導体層１３１側から第２絶縁体層１２２までエッチングする。さらに、支持部１０、可動錘部２０及び梁部３０以外の領域を、第２半導体層１２１から第１半導体層１１１までエッチングすることにより、隙間９０（図１）を形成する。これにより、支持部１０、可動錘部２０及び梁部３０が形成される。
このように、１つの積層板を半導体素子の形成面に対して交差する方向にエッチングすることによって積層板を支持部１０と可動錘部２０とに分離するので、可動錘部２０の質量を十分に大きくとり、慣性センサの感度を向上することができる。
【００４６】
次に、パシベーション膜を選択的にエッチングした後、図６（Ｄ）に示すように、支持部１０に形成された半導体電子回路５０と可動錘部２０に形成された半導体電子回路５８とをボンディングワイヤ６５によって電気的に接続する。このとき、支持部１０及び可動錘部２０は１つの積層板から形成されているので、支持部１０及び可動錘部２０の底面（第３半導体層１３１の底面）は同一平面上にある。従って、この積層板を平らなテーブルＴ上に設置してワイヤボンディングをする場合にも第１半導体層１１１が平坦に保たれ、高精度な加工をすることができる。
【００４７】
次に、封止板４０の一方の面のうち、可動錘部２０に対応する領域を選択的にエッチングして凹部４１を形成する。
そして、図６（Ｅ）に示すように、封止板４０の上記一方の面と、支持部１０の底面（第３半導体層１３１の底面）とを真空中で封止して接合することにより、慣性センサを備えた半導体装置１が作成される。
＜２．第２の実施形態＞
【００４８】
図７は、本発明の第２の実施形態に係る半導体装置の平面図である。断面図については第１の実施形態において説明したものと同様とすることができる。第２の実施形態に係る半導体装置は、加速度センサとして用いられる慣性センサを含んでいる。
第２の実施形態に係る半導体装置２においては、隙間２９０の間に形成された梁部２３０の、支持部１０との接続位置（ａ）から可動錘部２０との接続位置（ｂ）までの長さが長く、その長さ方向（矢印ａｂ）が梁部２３０の途中で変わっている。このため、第２の実施形態に係る半導体装置２は、第１の実施形態に係る半導体装置１よりも平面方向の加速度に対する感度が優れている。なお、第２の実施形態に係る半導体装置２の慣性センサは、角加速度センサ（ジャイロセンサ）として用いることも原理的に可能である。但し、梁部２３０の長さを上述のように長くした場合には、可動錘部２０に振動を与える際の固有振動数が小さくなるため、第１の実施形態に係る半導体装置１よりも角加速度センサとしての感度は劣る可能性がある。
＜３．第３の実施形態＞
【００４９】
図８は、本発明の第３の実施形態に係る半導体装置の平面図である。断面図については第１の実施形態において説明したものと同様とすることができる。第３の実施形態に係る半導体装置は、加速度センサとして用いられる慣性センサを含んでいる。
第３の実施形態に係る半導体装置３においては、隙間３９０の間に、梁部３３０が１箇所のみ設けられている。このように、梁部は４箇所設ける場合に限らず、４箇所より多くても少なくても良い。第３の実施形態に係る半導体装置３の慣性センサは、角加速度センサ（ジャイロセンサ）として用いることも可能である。半導体装置３の慣性センサを角加速度センサとして用いる場合には、第１の実施形態において説明したように、可動錘部２０に予め振動を与え、コリオリの力による梁部３３０の歪みに基づいて角加速度を検出する。
＜４．第４の実施形態＞
【００５０】
図９は、本発明の第４の実施形態に係る半導体装置の断面図である。平面図については第１の実施形態〜第３の実施形態のいずれかにおいて説明したものと同様とすることができる。
第４の実施形態に係る半導体装置４は、第１半導体層１１１と、第１絶縁体層１１２と、基板層４２０とを含んでいる。第１半導体層１１１と、第１絶縁体層１１２とは、第１の実施形態において説明したものと同様である。
【００５１】
基板層４２０は、第１の実施形態における第２半導体層１２１及び第３半導体層１３１に相当するシリコン単結晶基板である。梁部３０は基板層４２０の一部を含んでいるが、梁部３０に位置する基板層４２０の厚さは、支持部１０に位置する基板層４２０及び可動錘部２０に位置する基板層４２０それぞれの厚さに比べて薄く形成されている。従って、支持部１０及び可動錘部２０を形成するときに、基板層４２０のエッチングを途中の所定位置で止めることにより、梁部３０を所望の厚さに調整する。
本実施形態によれば、第１半導体層１１１と、第１絶縁体層１１２と、基板層４２０とを含む簡単な層構成により、慣性センサの感度を向上させることができる。
【００５２】
図１０は、本発明の一実施形態に係るセンサデバイスの断面図である。図１０に示すように、センサデバイス５００は、上述の実施形態に係る半導体装置１（或いは半導体装置２〜４のいずれか）をパッケージ５１０によって封止したものである。半導体装置１は、パッケージ５１０内においてケース５２０に収容されることにより、第１半導体層１１１側の面に空間を形成し、可動錘部２０の可動性を確保している。
半導体装置１の第１半導体層１１１側の面に形成された電極６７（図１、図２参照）は、リードフレーム５３０に対してボンディングワイヤ５４０によって電気的に接続されている。これにより、加速度の検知信号等を半導体装置１からリードフレーム５３０を介して外部に出力し、或いは、外部からリードフレーム５３０を介して半導体装置１に対して制御信号を入力したり電力を供給したりすることができる。
本実施形態によれば、上述の実施形態に係る半導体装置１（或いは半導体装置２〜４のいずれか）をパッケージによって封止することにより、感度の優れたセンサデバイス５００を構成することができる。
【符号の説明】
【００５３】
１、２、３、４…半導体装置、１０…支持部、２０…可動錘部、３０…梁部、３１…歪み検出素子、３２…電極、３３…細線、３４…絶縁層、４０…封止板、４１…凹部、５０…半導体電子回路、５１…センサ回路、５２…Ａ／Ｄ変換回路、５３…コントローラ、５４…Ｄ／Ａ変換回路、５５…アクチュエータ、５６…メモリ、５７…無線通信回路、５８…半導体電子回路、６１…アンテナ、６２、６３、６４…配線、６５…ボンディングワイヤ、６６、６７…電極、９０…隙間、１１１…第１半導体層、１１２…第１絶縁体層、１２０…基板層、１２１…第２半導体層、１２２…第２絶縁体層、１３１…第３半導体層、２３０、３３０…梁部、２９０、３９０…隙間、４２０…基板層、５００…センサデバイス、５１０…パッケージ、５２０…ケース、５３０…リードフレーム、５４０…ボンディングワイヤ、Ｔ…テーブル
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体プロセス技術を用いて製造する慣性センサ等のＭＥＭＳ（Micro Electro Mechanical Systems）センサは、半導体電子回路との集積化が可能で、小型化が可能であることから、高付加価値型製品を生み出すための基盤技術として幅広い産業分野において注目され、期待されている。
【０００３】
従来、慣性センサと半導体電子回路とを有する半導体装置において、小型化の観点から、慣性センサと半導体電子回路とを重ね合わせることが試みられている。
【０００４】
下記の特許文献１においては、可動部を有するＭＥＭＳチップと、ＭＥＭＳチップからの検出信号を電気的に処理する回路を有するＩＣ（Integrated Circuit）チップとを別々に作成している。そして、ＭＥＭＳチップとＩＣチップとを所定の間隔を置いて対向するように配置し、保護ケース内に収容することにより、慣性センサと半導体電子回路とを有する半導体装置を作成している。
しかし、特許文献１のように慣性センサのチップとＩＣのチップとを別々に作成していては、小型化に限界がある。
【０００５】
また、下記の特許文献２においては、ＳＯＩ（Silicon on Insulator）基板の一方の面にＩＣを形成し、もう一方の面に可動錘を有するＭＥＭＳセンサを形成することにより、慣性センサと半導体電子回路とを有する半導体装置を作成している。これにより、特許文献１のように慣性センサのチップとＩＣのチップとを別々に作成する場合に比べて特許文献２は小型化を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１６９５４１号公報
【特許文献２】特開２００９−１２４０１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献２の半導体装置においては、慣性センサを構成する可動錘を十分な大きさにすることができず、可動錘の質量を大きくすることができないため、慣性センサの感度を十分に得ることができない。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、慣性センサと半導体電子回路とを有する半導体装置において、慣性センサの感度を向上させることに関連している。
【課題を解決するための手段】
【０００９】
本発明の幾つかの態様において、半導体装置は、第１半導体層、第１絶縁体層及び基板層の順に積層された支持部と、第１半導体層、第１絶縁体層及び基板層の順に積層された可動錘部と、第１半導体層を有し支持部によって可動錘部を支えるための梁部と、梁部に位置する第１半導体層に形成された歪み検出素子と、支持部に位置する第１半導体層及び可動錘部に位置する第１半導体層の少なくともいずれか一方に形成された半導体素子と、を具備する。
この態様によれば、支持部及び可動錘部が第１半導体層、第１絶縁体層及び基板層を共通に含むので、可動錘部の質量を大きくすることができ、慣性センサの感度を向上させることができる。
【００１０】
上述の態様において、梁部は、第１半導体層、第１絶縁体層及び基板層の順に積層され、梁部に位置する基板層は、その厚さが支持部に位置する基板層及び可動錘部に位置する基板層それぞれに比べて薄く形成されていることが望ましい。
これによれば、梁部が基板層の一部を含むので、梁部が厚さと強度を得ることができる。また、基板層の一部によって梁部が厚さと強度を確保できるため、第１半導体層又は第１絶縁体層又はこれらの両方を薄膜化することが可能となる。第１半導体層を薄膜化した場合には、完全空乏型若しくは部分空乏型のＳＯＩ構造をもつＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成することが可能となる。また、第１絶縁体層を薄膜化した場合には、基板層におけるフローティングゲートやバックゲートの形成が可能となる。
【００１１】
上述の態様において、梁部は、第１半導体層、第１絶縁体層及び基板層の順に積層され、支持部に位置する基板層及び可動錘部に位置する基板層は、第１半導体層に近い方から、第２半導体層、第２絶縁体層、第３半導体層の順に積層され、梁部に位置する基板層は、第２半導体層を含むことが望ましい。
これによれば、支持部に位置する基板層及び可動錘部に位置する基板層が、第２半導体層、第２絶縁体層、第３半導体層の順に積層され、梁部に位置する基板層が、第２半導体層を含むので、第２半導体層と第２絶縁体層との境界面においてエッチングを止め、梁部を所望の厚さに正確に加工することができ、慣性センサの精度を向上することができる。
【００１２】
上述の態様において、可動錘部に位置する第１半導体層に半導体素子が形成されることが望ましい。
これによれば、可動錘部に半導体素子が形成されることによって、可動錘部の面積を大きくとることにより、可動錘部の質量を大きくして慣性センサの感度を向上することができる。
【００１３】
上述の態様において、歪み検出素子は、シリコン層を含むピエゾ抵抗素子であることが望ましい。
これによれば、歪み検出素子を正確かつ容易に微細加工できるので、歪み検出素子を用いた慣性センサの精度を向上することができる。
【００１４】
上述の態様において、梁部の少なくとも一部が、支持部に形成された電極と可動錘部に形成された電極とを接続する配線層を有することが望ましい。
これによれば、梁部に配線層を有することにより、支持部に形成された電極と可動錘部に形成された電極とを電気的に接続することができる。
【００１５】
上述の態様において、支持部に形成された電極と錘部に形成された電極とをワイヤによって接続することが望ましい。
これによれば、ワイヤによって接続することにより、支持部に形成された電極と可動錘部に形成された電極とを電気的に接続することができる。
【００１６】
本発明のさらに別の態様において、半導体装置の製造方法は、第１半導体層、第１絶縁体層及び基板層の順に積層された積層板を用意する工程（ａ）と、第１半導体層に、歪み検出素子及び半導体素子を形成する工程（ｂ）と、積層板を、基板層側から半導体素子の形成面に対して交差する方向にエッチングすることにより、第１半導体層、第１絶縁体層及び基板層の順に積層された支持部と、第１半導体層、第１絶縁体層及び基板層の順に積層された可動錘部と、第１半導体層及び歪み検出素子を有し支持部によって可動錘部を支えるための梁部と、を形成する工程（ｃ）と、を具備する。
この態様によれば、半導体素子の形成面に対して交差する方向に積層板をエッチングすることにより支持部と可動錘部と梁部とを形成するので、可動錘部の質量を大きくすることができ、慣性センサの感度を向上させることができる。
【００１７】
上述の態様において、工程（ｂ）において、支持部となる領域と可動錘部となる領域とに電極を形成し、工程（ｃ）の後に、支持部に形成された電極と可動錘部に形成された電極とをワイヤによって電気的に接続する工程（ｄ）をさらに具備することが望ましい。
これによれば、支持部と可動錘部とは１つの積層板から形成されているので、支持部に形成された電極と可動錘部に形成された電極とを電気的に接続する場合に、第１半導体層が平坦に保たれ、高精度な加工をすることができる。
【００１８】
本発明のさらに別の態様において、センサデバイスは、上述の半導体装置を含んでいる。
上述の半導体装置を含むことにより、感度の優れたセンサデバイスを構成することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図
【図２】図１のＡ−Ａ線及びＢ−Ｂ線による断面図
【図３】上記半導体装置に形成された歪み検出素子の拡大図
【図４】上記半導体装置に形成された半導体電子回路及び周辺回路のブロック図
【図５】上記半導体装置の製造工程を示す断面図
【図６】上記半導体装置の製造工程を示す断面図
【図７】本発明の第２の実施形態に係る半導体装置の平面図
【図８】本発明の第３の実施形態に係る半導体装置の平面図
【図９】本発明の第４の実施形態に係る半導体装置の断面図
【図１０】本発明の一実施形態に係るセンサデバイスの断面図
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００２１】
＜１．第１の実施形態＞
＜１−１．全体構成＞
図１は、本発明の第１の実施形態に係る半導体装置を示す平面図であり、図２（Ａ）は図１のＡ−Ａ線断面図、図２（Ｂ）は図１のＢ−Ｂ線断面図である。第１の実施形態に係る半導体装置は、加速度センサとして用いられる慣性センサを含んでいる。
図１に示すように、この半導体装置１は、支持部１０と、平面視で支持部１０に囲まれており且つ支持部１０と互いに離間している可動錘部２０と、支持部１０によって可動錘部２０を支持するための梁部３０とを具備している。支持部１０と可動錘部２０との間には、梁部３０を除いて隙間９０が形成されている。
【００２２】
一方、図２（Ａ）に示すように、半導体装置１の支持部１０及び可動錘部２０は、いずれも、第１半導体層１１１と、第１絶縁体層１１２と、基板層１２０とを含んでいる。これらのうち、基板層１２０には、第２半導体層１２１と、第２絶縁体層１２２と、第３半導体層１３１とが含まれている。
半導体装置１の梁部３０は、支持部１０及び可動錘部２０と共通の第１半導体層１１１及び第１絶縁体層１１２と、基板層１２０のうちの第２半導体層１２１とを含んでおり、梁部３０は基板層１２０のうちの第２絶縁体層１２２及び第３半導体層１３１を含んでいない。
【００２３】
このように、本実施形態の半導体装置１は、可動錘部２０が、支持部１０と共通の第１半導体層１１１、第１絶縁体層１１２及び基板層１２０を含んでいるので、半導体装置１における可動錘部２０の大きさを大きくとることができる。従って、可動錘部２０の質量を大きくし、感度の優れた慣性センサを形成することができる。
支持部１０の底面（第３半導体層１３１の底面）には、封止板４０が接着されている。
【００２４】
＜１−２．第１半導体層＞
上記第１半導体層１１１は、厚さ１５０ｎｍ未満の単結晶シリコン層である。第１半導体層１１１には、不純物のドープと各種電極及び配線の付与によって、トランジスタ等の半導体素子を含む半導体電子回路５０及び半導体電子回路５８が形成されている。また、梁部３０において第１半導体層１１１の位置に対応する層には、ピエゾ抵抗素子等の歪み検出素子３１が形成されている。
【００２５】
このように、本実施形態の半導体装置１においては、半導体電子回路５０及び半導体電子回路５８と歪み検出素子３１とが同じ面に形成されるので、半導体電子回路５０及び半導体電子回路５８と同じ製造プロセスにおいて歪み検出素子３１を製造することができる。これにより、歪み検出素子３１を正確かつ容易に微細加工できるので、歪み検出素子３１を用いた慣性センサの精度を向上することができる。
【００２６】
また、本実施形態の半導体装置１においては、半導体電子回路５０及び半導体電子回路５８と歪み検出素子３１とが同じ面に形成されるので、半導体装置の一方の面から他方の面に貫通電極を形成する必要がない。従って、製造工程数が軽減されるとともに、貫通電極の抵抗による電力の消耗をなくすことができる。
【００２７】
＜１−３．第１絶縁体層、第２半導体層＞
第１絶縁体層１１２は、厚さ５００ｎｍ未満のシリコン酸化膜である。図２に示すように、第１絶縁体層１１２の上に上記第１半導体層１１１を有することにより、ＳＯＩ構造が形成されている。この構造により、第１半導体層１１１に形成される半導体素子の浮遊容量を低減し、高速度化及び低消費電力化に優れた半導体電子回路５０及び半導体電子回路５８を形成することができる。
【００２８】
第２半導体層１２１は、厚さ１０μｍ未満の単結晶シリコン層である。基板層１２０の一部である第２半導体層１２１が梁部３０に含まれることによって、梁部３０は十分な厚さと強度を得ることができる。
さらに、第２半導体層１２１によって梁部３０の厚さと強度を確保できるため、第１半導体層１１１又は第１絶縁体層１１２又はこれらの両方を薄膜化することが可能である。第１半導体層１１１を薄膜化することにより、完全空乏型若しくは部分空乏型のＳＯＩ構造をもつＭＯＳＦＥＴを形成することができる。また、第１絶縁体層１１２を薄膜化することにより、第２半導体層１２１におけるフローティングゲートやバックゲートの形成が可能となる。
【００２９】
なお、半導体素子がＳＯＩ構造を必須としない場合には、第１絶縁体層１１２は必須ではない。この場合には、例えば、第１半導体層１１１と第２半導体層１２１とを一体のシリコン層とすることができる。
【００３０】
＜１−４．第２絶縁体層、第３半導体層＞
基板層１２０の一部である第２絶縁体層１２２は厚さ１０μｍ程度のシリコン酸化膜である。また、基板層１２０の一部である第３半導体層１３１は厚さ１００μｍ以上の単結晶シリコン層である。
支持部１０に含まれる第２絶縁体層１２２及び第３半導体層１３１は、本実施形態に係る半導体装置１の台座として機能する。可動錘部２０に含まれる第２絶縁体層１２２及び第３半導体層１３１は、可動錘部２０に十分な質量を与える機能を有する。
【００３１】
梁部３０の形成領域においては、第３半導体層１３１及び第２絶縁体層１２２がエッチングされることにより除去されている。第３半導体層１３１を構成する単結晶シリコン層は、例えば水酸化カリウム（ＫＯＨ）を用いてエッチングされるが、第２絶縁体層１２２を構成するシリコン酸化膜の水酸化カリウムによるエッチングレートは低いので、第２絶縁体層１２２においてエッチングが止まる。その後、例えばフッ化アンモニウム（ＮＨ４Ｆ）を用いて第２絶縁体層１２２をエッチングすれば、第２絶縁体層１２２と第２半導体層１２１との境界面においてエッチングを止めることができる。
このように、材料の異なる第２絶縁体層１２２及び第２半導体層１２１が基板層１２０に含まれており、このうち第２半導体層１２１が梁部３０に含まれていることにより、梁部３０を所望の厚さに正確に加工することができ、慣性センサの精度を向上することができる。
【００３２】
＜１−５．封止板＞
封止板４０は、可動錘部２０側の面の中央に凹部４１を形成されたガラス板である。この封止板４０は、可動錘部２０を囲む支持部１０の底面に接着されている。封止板４０は、中央の可動錘部２０に対応する位置に凹部４１が形成されているため、可動錘部２０の底面とは接触していない。
【００３３】
＜１−６．梁部＞
図１に示すように、基板層１２０の面方向に離間している支持部１０と可動錘部２０との間に、梁部３０が４箇所形成されている。この４箇所の梁部３０は、図２（Ａ）に示すように、第１半導体層１１１、第１絶縁体層１１２、第２半導体層１２１を含んでおり、第２絶縁体層１２２及び第３半導体層１３１を含んでいない。従って、梁部３０は、第２絶縁体層１２２及び第３半導体層１３１を含む支持部１０及び可動錘部２０より撓み易い。このため、梁部３０には、この半導体装置１の加速度により、可動錘部２０の慣性力に応じた歪みが生じる。この歪みを、歪み検出素子３１によって検知することにより、この半導体装置１の加速度を検知することができる。
＜１−７．歪み検出素子＞
【００３４】
図３は、第１の実施形態に係る半導体装置に形成された歪み検出素子の拡大図である。ここで、図３（Ａ）は平面図であり、図１の楕円囲み部IIIの詳細を示している。図３（Ｂ）は、図３（Ａ）のＢ−Ｂ線断面図である。図３（Ｃ）は、図３（Ａ）のＣ−Ｃ線断面図である。図３（Ｂ）及び図３（Ｃ）において、第１絶縁体層１１２よりも下層の部分については図示を省略している。また、図３（Ｂ）及び図３（Ｃ）において図示した上層の絶縁層３４は、図３（Ａ）において省略し、図３（Ａ）は絶縁層３４より下層の構成を示している。
【００３５】
図３（Ａ）に示されるように、歪み検出素子３１は、電極３２間に単結晶シリコンの細線３３を複数平行に配列したものである。図３（Ｂ）及び図３（Ｃ）に示されるように、歪み検出素子３１と他の素子とは、絶縁層３４によって分離されている。単結晶シリコンの細線３３は、第１絶縁体層１１２上の第１半導体層１１１がパターニングされたものである。この細線３３は、幅、厚みとも１μｍ以下（断面積１μｍ２以下）、好ましくは約０．１μｍ以下（断面積０．０１μｍ２以下）である。細線３３を構成する単結晶シリコンにはｐ型不純物がドープされ、その不純物濃度は約５×１０１５atoms／cm３が望ましい。このように、単結晶シリコンの細線を含むピエゾ抵抗素子によって歪み検出素子を構成する場合には、歪み検出素子３１を半導体電子回路５０及び半導体電子回路５８と同じ製造プロセスにおいて製造できるので、歪み検出素子を正確かつ容易に微細加工することができ、慣性センサの精度を向上することができる。
【００３６】
可動錘部２０の慣性力によって梁部３０及び歪み検出素子３１に歪みが生じると、電極３２間の抵抗値が変化する。この抵抗値を計測することにより、梁部３０の歪みが検出される。
平面方向の加速度によって梁部３０に歪みが生じる場合、梁部３０の幅方向における両端部分は歪みが大きく、梁部３０の幅方向における中央部分は歪みが小さい。従って、図１に示されるように、歪み検出素子３１は梁部３０の幅方向における両端部分に形成することが望ましい。これにより、歪み検出素子３１の感度を向上させることができる。逆に、梁部３０において支持部１０側と可動錘部２０側とを結ぶ配線６４は、梁部３０の幅方向における中央部分に形成することが望ましい。これにより、梁部３０の歪みによる配線６４の電気的特性の変化を低減することができる。
＜１−８．半導体電子回路＞
【００３７】
図４は、第１の実施形態に係る半導体装置に形成された半導体電子回路５０及び周辺回路のブロック図である。この半導体電子回路５０は、センサ回路５１、Ａ／Ｄ変換回路５２、コントローラ５３を具備している。
【００３８】
センサ回路５１は、歪み検出素子３１の電極３２に所定の電圧を印加し、その時に電極間に流れる電流値を検出することにより、単結晶シリコンの細線３３の抵抗値を検出する回路である。この抵抗値が、歪み検出素子３１の歪み、即ち可動錘部２０の慣性による梁部３０の歪みの大きさを示している。
Ａ／Ｄ変換回路５２は、センサ回路５１によって得られた歪み検出素子３１の歪みを、アナログ信号からデジタル信号に変換する回路である。
【００３９】
コントローラ５３は、Ａ／Ｄ変換回路５２から出力されたデジタル信号に基づいて、例えばアクチュエータに対する駆動信号の出力などの処理を行う演算処理回路である。図４に示すように、コントローラ５３は、Ｄ／Ａ変換回路５４を介してアクチュエータ５５に接続されていても良く、メモリ５６に接続されていても良く、無線通信回路５７に接続されていても良い。
Ｄ／Ａ変換回路５４は、コントローラ５３から出力されたデジタルの駆動信号をアナログ信号に変換する回路である。アクチュエータ５５は、上記アナログ信号によって駆動される素子又は装置である。
メモリ５６は、コントローラ５３から出力された検出データ又は駆動信号を一時格納する回路である。
無線通信回路５７は、コントローラ５３から出力された検出データ又は駆動信号を無線で外部に送信する回路である。
【００４０】
上述の説明においては、半導体電子回路５０が、センサ回路５１、Ａ／Ｄ変換回路５２、コントローラ５３を具備するものとして説明したが、センサ回路５１、Ａ／Ｄ変換回路５２、コントローラ５３のうち一部を半導体電子回路５８として支持部１０に形成し、残りの一部を半導体電子回路５０として可動錘部２０に形成するようにしても良い。
また、センサ回路５１、Ａ／Ｄ変換回路５２、コントローラ５３のうち一部を他の半導体チップに形成し、残りの一部を半導体電子回路５０又は半導体電子回路５８として本実施形態の半導体装置に実装するようにしても良い。また、半導体電子回路５０又は半導体電子回路５８として、Ｄ／Ａ変換回路５４、メモリ５６、無線通信回路５７等をさらに含むようにしても良い。
また、図１に示すように、無線通信回路５７に接続されるアンテナ６１を支持部１０等の広い面積にわたる領域に形成しても良い。
可動錘部２０に半導体電子回路５０を形成せずに支持部１０にのみ半導体電子回路５８を形成する場合には、可動錘部２０の面積は、チップ全体の面積から半導体電子回路５８の形成領域の面積を除いた残りの面積に制限される。これに対し、半導体電子回路５０を可動錘部２０に形成することによって、このような制限はなくなり、チップ面積の範囲内で大きな可動錘部２０を形成することができる。従って、可動錘部２０の面積を大きくとることにより、可動錘部２０の質量を十分に確保することができる。
【００４１】
支持部１０に形成された半導体電子回路５８と歪み検出素子３１との接続や、可動錘部２０に形成された半導体電子回路５０と歪み検出素子３１との接続や、支持部１０に形成された半導体電子回路５８と可動錘部２０に形成された半導体電子回路５０との接続は、図１に示すように、梁部３０に一層又は多層の配線６２、６３、６４を形成することによって実現しても良いし、ボンディングワイヤ６５によって実現しても良い。図１においては、支持部１０に電極６７を形成し、可動錘部２０に電極６６を形成し、電極６７と歪み検出素子３１とを配線６３によって接続し、電極６６と歪み検出素子３１とを配線６２によって接続し、電極６７と電極６６とを配線６４及びボンディングワイヤ６５によって接続した例が示されている。
【００４２】
また、上述の説明においては、第１の実施形態に係る半導体装置１の慣性センサを加速度センサとして用いる場合について説明したが、角加速度センサ（ジャイロセンサ）として用いても良い。半導体装置１の慣性センサを角加速度センサとして用いる場合には、例えば、半導体装置１の可動錘部２０に、予め基板面に垂直な方向の振動を与える。すると、可動錘部２０の振動方向に垂直な軸周りの角速度に応じて、可動錘部２０にコリオリの力が加わる。コリオリの力は、振動する可動錘部２０の速度と、可動錘部２０の質量と、角速度に比例する。コリオリの力によって、梁部３０の歪みが変化するので、この歪みに基づいて角加速度を検出する。可動錘部２０に振動を与える方法としては、例えば、梁部３０に形成した図示しない圧電素子に交流電圧を印加することによって梁部３０を周期的に歪ませる方法の他、クーロン力や電磁力を利用する方法も可能である。
＜１−９．製造工程＞
【００４３】
図５及び図６は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図５（Ａ）に示すように、第１半導体層１１１、第１絶縁体層１１２、第２半導体層１２１、第２絶縁体層１２２、第３半導体層１３１の順で積層した積層板を用意する。このような積層板は、第１半導体層１１１、第１絶縁体層１１２、第２半導体層１２１をこの順で含む層構造を有するＳＯＩ基板と、第２絶縁体層１２２、第３半導体層１３１を含む層構造を有する表面酸化処理したシリコン基板とを、接着剤で貼り合わせることによって作成することができる。
【００４４】
次に、図５（Ｂ）に示すように、歪み検出素子３１と、ＭＯＳＦＥＴ等の半導体素子や電極等を含む半導体電子回路５０及び半導体電子回路５８とを、半導体プロセスを用いて第１半導体層１１１に形成する。さらに、これらの素子及び電極等を、パシベーション膜（図示せず）で覆う。
このように、歪み検出素子３１と半導体電子回路５０及び半導体電子回路５８とを同じ製造プロセスにおいて製造するので、歪み検出素子３１を正確かつ容易に微細加工でき、歪み検出素子３１の感度を向上することができる。
【００４５】
次に、図５（Ｃ）に示すように、支持部１０及び可動錘部２０以外の領域を、第３半導体層１３１側から第２絶縁体層１２２までエッチングする。さらに、支持部１０、可動錘部２０及び梁部３０以外の領域を、第２半導体層１２１から第１半導体層１１１までエッチングすることにより、隙間９０（図１）を形成する。これにより、支持部１０、可動錘部２０及び梁部３０が形成される。
このように、１つの積層板を半導体素子の形成面に対して交差する方向にエッチングすることによって積層板を支持部１０と可動錘部２０とに分離するので、可動錘部２０の質量を十分に大きくとり、慣性センサの感度を向上することができる。
【００４６】
次に、パシベーション膜を選択的にエッチングした後、図６（Ｄ）に示すように、支持部１０に形成された半導体電子回路５０と可動錘部２０に形成された半導体電子回路５８とをボンディングワイヤ６５によって電気的に接続する。このとき、支持部１０及び可動錘部２０は１つの積層板から形成されているので、支持部１０及び可動錘部２０の底面（第３半導体層１３１の底面）は同一平面上にある。従って、この積層板を平らなテーブルＴ上に設置してワイヤボンディングをする場合にも第１半導体層１１１が平坦に保たれ、高精度な加工をすることができる。
【００４７】
次に、封止板４０の一方の面のうち、可動錘部２０に対応する領域を選択的にエッチングして凹部４１を形成する。
そして、図６（Ｅ）に示すように、封止板４０の上記一方の面と、支持部１０の底面（第３半導体層１３１の底面）とを真空中で封止して接合することにより、慣性センサを備えた半導体装置１が作成される。
＜２．第２の実施形態＞
【００４８】
図７は、本発明の第２の実施形態に係る半導体装置の平面図である。断面図については第１の実施形態において説明したものと同様とすることができる。第２の実施形態に係る半導体装置は、加速度センサとして用いられる慣性センサを含んでいる。
第２の実施形態に係る半導体装置２においては、隙間２９０の間に形成された梁部２３０の、支持部１０との接続位置（ａ）から可動錘部２０との接続位置（ｂ）までの長さが長く、その長さ方向（矢印ａｂ）が梁部２３０の途中で変わっている。このため、第２の実施形態に係る半導体装置２は、第１の実施形態に係る半導体装置１よりも平面方向の加速度に対する感度が優れている。なお、第２の実施形態に係る半導体装置２の慣性センサは、角加速度センサ（ジャイロセンサ）として用いることも原理的に可能である。但し、梁部２３０の長さを上述のように長くした場合には、可動錘部２０に振動を与える際の固有振動数が小さくなるため、第１の実施形態に係る半導体装置１よりも角加速度センサとしての感度は劣る可能性がある。
＜３．第３の実施形態＞
【００４９】
図８は、本発明の第３の実施形態に係る半導体装置の平面図である。断面図については第１の実施形態において説明したものと同様とすることができる。第３の実施形態に係る半導体装置は、加速度センサとして用いられる慣性センサを含んでいる。
第３の実施形態に係る半導体装置３においては、隙間３９０の間に、梁部３３０が１箇所のみ設けられている。このように、梁部は４箇所設ける場合に限らず、４箇所より多くても少なくても良い。第３の実施形態に係る半導体装置３の慣性センサは、角加速度センサ（ジャイロセンサ）として用いることも可能である。半導体装置３の慣性センサを角加速度センサとして用いる場合には、第１の実施形態において説明したように、可動錘部２０に予め振動を与え、コリオリの力による梁部３３０の歪みに基づいて角加速度を検出する。
＜４．第４の実施形態＞
【００５０】
図９は、本発明の第４の実施形態に係る半導体装置の断面図である。平面図については第１の実施形態〜第３の実施形態のいずれかにおいて説明したものと同様とすることができる。
第４の実施形態に係る半導体装置４は、第１半導体層１１１と、第１絶縁体層１１２と、基板層４２０とを含んでいる。第１半導体層１１１と、第１絶縁体層１１２とは、第１の実施形態において説明したものと同様である。
【００５１】
基板層４２０は、第１の実施形態における第２半導体層１２１及び第３半導体層１３１に相当するシリコン単結晶基板である。梁部３０は基板層４２０の一部を含んでいるが、梁部３０に位置する基板層４２０の厚さは、支持部１０に位置する基板層４２０及び可動錘部２０に位置する基板層４２０それぞれの厚さに比べて薄く形成されている。従って、支持部１０及び可動錘部２０を形成するときに、基板層４２０のエッチングを途中の所定位置で止めることにより、梁部３０を所望の厚さに調整する。
本実施形態によれば、第１半導体層１１１と、第１絶縁体層１１２と、基板層４２０とを含む簡単な層構成により、慣性センサの感度を向上させることができる。
【００５２】
図１０は、本発明の一実施形態に係るセンサデバイスの断面図である。図１０に示すように、センサデバイス５００は、上述の実施形態に係る半導体装置１（或いは半導体装置２〜４のいずれか）をパッケージ５１０によって封止したものである。半導体装置１は、パッケージ５１０内においてケース５２０に収容されることにより、第１半導体層１１１側の面に空間を形成し、可動錘部２０の可動性を確保している。
半導体装置１の第１半導体層１１１側の面に形成された電極６７（図１、図２参照）は、リードフレーム５３０に対してボンディングワイヤ５４０によって電気的に接続されている。これにより、加速度の検知信号等を半導体装置１からリードフレーム５３０を介して外部に出力し、或いは、外部からリードフレーム５３０を介して半導体装置１に対して制御信号を入力したり電力を供給したりすることができる。
本実施形態によれば、上述の実施形態に係る半導体装置１（或いは半導体装置２〜４のいずれか）をパッケージによって封止することにより、感度の優れたセンサデバイス５００を構成することができる。
【符号の説明】
【００５３】
１、２、３、４…半導体装置、１０…支持部、２０…可動錘部、３０…梁部、３１…歪み検出素子、３２…電極、３３…細線、３４…絶縁層、４０…封止板、４１…凹部、５０…半導体電子回路、５１…センサ回路、５２…Ａ／Ｄ変換回路、５３…コントローラ、５４…Ｄ／Ａ変換回路、５５…アクチュエータ、５６…メモリ、５７…無線通信回路、５８…半導体電子回路、６１…アンテナ、６２、６３、６４…配線、６５…ボンディングワイヤ、６６、６７…電極、９０…隙間、１１１…第１半導体層、１１２…第１絶縁体層、１２０…基板層、１２１…第２半導体層、１２２…第２絶縁体層、１３１…第３半導体層、２３０、３３０…梁部、２９０、３９０…隙間、４２０…基板層、５００…センサデバイス、５１０…パッケージ、５２０…ケース、５３０…リードフレーム、５４０…ボンディングワイヤ、Ｔ…テーブル
【特許請求の範囲】
【請求項１】
第１半導体層、第１絶縁体層及び基板層の順に積層された支持部と、
前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層された可動錘部と、
前記第１半導体層を有し、前記支持部によって前記可動錘部を支えるための梁部と、
前記梁部に位置する第１半導体層に形成された歪み検出素子と、
前記支持部に位置する第１半導体層及び前記可動錘部に位置する第１半導体層の少なくともいずれか一方に形成された半導体素子と、
を具備する半導体装置。
【請求項２】
請求項１において、
前記梁部は、前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層され、
前記梁部に位置する基板層は、その厚さが前記支持部に位置する基板層及び前記可動錘部に位置する基板層それぞれに比べて薄く形成されている半導体装置。
【請求項３】
請求項１において、
前記梁部は、前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層され、
前記支持部に位置する基板層及び前記可動錘部に位置する基板層は、前記第１半導体層に近い方から、第２半導体層、第２絶縁体層、第３半導体層の順に積層され、
前記梁部に位置する基板層は、前記第２半導体層を含む半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記可動錘部に位置する第１半導体層に前記半導体素子が形成された半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記歪み検出素子は、シリコン層を含むピエゾ抵抗素子である半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記梁部の少なくとも一部が、前記支持部に形成された電極と前記可動錘部に形成された電極とを接続する配線層を有する半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記支持部に形成された電極と前記可動錘部に形成された電極とをワイヤによって接続した半導体装置。
【請求項８】
第１半導体層、第１絶縁体層及び基板層の順に積層された積層板を用意する工程（ａ）と、
前記第１半導体層に、歪み検出素子及び半導体素子を形成する工程（ｂ）と、
前記積層板を、前記基板層側から前記半導体素子の形成面に対して交差する方向にエッチングすることにより、前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層された支持部と、前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層された可動錘部と、前記第１半導体層及び前記歪み検出素子を有し前記支持部によって前記可動錘部を支えるための梁部と、を形成する工程（ｃ）と、
を具備する半導体装置の製造方法。
【請求項９】
請求項８において、
工程（ｂ）において、前記支持部となる領域と前記可動錘部となる領域とに電極を形成し、
工程（ｃ）の後に、前記支持部に形成された電極と前記可動錘部に形成された電極とをワイヤによって電気的に接続する工程（ｄ）をさらに具備する半導体装置の製造方法。
【請求項１０】
請求項１乃至７のいずれか一項に記載の半導体装置を含むセンサデバイス。
【請求項１】
第１半導体層、第１絶縁体層及び基板層の順に積層された支持部と、
前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層された可動錘部と、
前記第１半導体層を有し、前記支持部によって前記可動錘部を支えるための梁部と、
前記梁部に位置する第１半導体層に形成された歪み検出素子と、
前記支持部に位置する第１半導体層及び前記可動錘部に位置する第１半導体層の少なくともいずれか一方に形成された半導体素子と、
を具備する半導体装置。
【請求項２】
請求項１において、
前記梁部は、前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層され、
前記梁部に位置する基板層は、その厚さが前記支持部に位置する基板層及び前記可動錘部に位置する基板層それぞれに比べて薄く形成されている半導体装置。
【請求項３】
請求項１において、
前記梁部は、前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層され、
前記支持部に位置する基板層及び前記可動錘部に位置する基板層は、前記第１半導体層に近い方から、第２半導体層、第２絶縁体層、第３半導体層の順に積層され、
前記梁部に位置する基板層は、前記第２半導体層を含む半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記可動錘部に位置する第１半導体層に前記半導体素子が形成された半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記歪み検出素子は、シリコン層を含むピエゾ抵抗素子である半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記梁部の少なくとも一部が、前記支持部に形成された電極と前記可動錘部に形成された電極とを接続する配線層を有する半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記支持部に形成された電極と前記可動錘部に形成された電極とをワイヤによって接続した半導体装置。
【請求項８】
第１半導体層、第１絶縁体層及び基板層の順に積層された積層板を用意する工程（ａ）と、
前記第１半導体層に、歪み検出素子及び半導体素子を形成する工程（ｂ）と、
前記積層板を、前記基板層側から前記半導体素子の形成面に対して交差する方向にエッチングすることにより、前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層された支持部と、前記第１半導体層、前記第１絶縁体層及び前記基板層の順に積層された可動錘部と、前記第１半導体層及び前記歪み検出素子を有し前記支持部によって前記可動錘部を支えるための梁部と、を形成する工程（ｃ）と、
を具備する半導体装置の製造方法。
【請求項９】
請求項８において、
工程（ｂ）において、前記支持部となる領域と前記可動錘部となる領域とに電極を形成し、
工程（ｃ）の後に、前記支持部に形成された電極と前記可動錘部に形成された電極とをワイヤによって電気的に接続する工程（ｄ）をさらに具備する半導体装置の製造方法。
【請求項１０】
請求項１乃至７のいずれか一項に記載の半導体装置を含むセンサデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１２７９３５（Ｐ２０１１−１２７９３５Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２００９−２８４５２５（Ｐ２００９−２８４５２５）
【出願日】平成２１年１２月１５日（２００９．１２．１５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２１年１２月１５日（２００９．１２．１５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]