半導体装置
【課題】 キャパシタの側面の傾斜を最適化することにより、特性や信頼性に優れた半導体装置を提供する。
【解決手段】 半導体基板１０と、半導体基板の上方に設けられ、下部電極２１と、下部電極上に設けられた誘電体膜２２と、誘電体膜上に設けられた上部電極２３とを含むキャパシタと、上部電極上に設けられ、キャパシタのパターンを形成する際のマスクとして用いるマスク膜３１とを備えた半導体装置であって、マスク膜の側面の傾斜は、上部電極の側面の傾斜及び誘電体膜の側面の傾斜よりも緩い。
【解決手段】 半導体基板１０と、半導体基板の上方に設けられ、下部電極２１と、下部電極上に設けられた誘電体膜２２と、誘電体膜上に設けられた上部電極２３とを含むキャパシタと、上部電極上に設けられ、キャパシタのパターンを形成する際のマスクとして用いるマスク膜３１とを備えた半導体装置であって、マスク膜の側面の傾斜は、上部電極の側面の傾斜及び誘電体膜の側面の傾斜よりも緩い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ、すなわち（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の開発が進められている。
【０００３】
強誘電体メモリにおいて微細化を達成するためには、キャパシタの占有面積を小さくするとともに、隣接するキャパシタ間の距離を小さくすることが重要である。そのためには、キャパシタの側面の傾斜を急にする、すなわち傾斜角（テーパー角）を大きくする必要がある。
【０００４】
しかしながら、傾斜角を大きくすると、良好なステップカバレージが得られ難いため、層間絶縁膜によってキャパシタを確実に覆うことが困難となる。そのため、キャパシタの側面に形成される層間絶縁膜の膜厚が低下するといった問題や、キャパシタの側面に空隙が形成されるといった問題が生じる。さらに、隣接するキャパシタ間にボイドが形成されるといった問題も生じる。
【０００５】
上述したことからわかるように、優れた強誘電体メモリを得るためには、キャパシタの側面の傾斜が重要であるが、従来はキャパシタの側面の傾斜について最適化がはかられていなかった。すなわち、キャパシタの側面の傾斜を緩くする、すなわち傾斜角を小さくすると、キャパシタの占有面積や隣接するキャパシタ間の距離が増大し、微細化が困難になってしまう。逆に、キャパシタの側面の傾斜を急にする、すなわち傾斜角を大きくすると、ステップカバレージが悪化し、層間絶縁膜によってキャパシタを確実に覆うことが困難になってしまう。
【０００６】
従来技術として、例えば特許文献１には、キャパシタの側面の傾斜角を７５度以下にするという提案がなされている。しかしながら、この提案では傾斜角が小さくなるため、強誘電体メモリの微細化を達成することができない。
【０００７】
このように、従来は、キャパシタの側面の傾斜について最適化がはかられていなかった。そのため、微細化及び良好なステップカバレージの両者を満たすことが困難であり、特性や信頼性に優れた半導体装置を得ることが困難であった。
【特許文献１】特開平９−１６２３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、キャパシタの側面の傾斜を最適化することにより、特性や信頼性に優れた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、前記上部電極上に設けられ、前記キャパシタのパターンを形成する際のマスクとして用いるマスク膜と、を備え、前記マスク膜の側面の傾斜は、前記上部電極の側面の傾斜及び前記誘電体膜の側面の傾斜よりも緩い。
【００１０】
本発明の第２の視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、前記上部電極上に設けられ、前記キャパシタのパターンを形成する際のマスクとして用いるマスク膜と、を備え、前記マスク膜の側面の傾斜及び前記上部電極の側面の傾斜は、前記誘電体膜の側面の傾斜よりも緩い。
【００１１】
本発明の第３の視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、を備え、前記上部電極の側面の傾斜は、前記誘電体膜の側面の傾斜よりも緩い。
【発明の効果】
【００１２】
本発明によれば、キャパシタの側面の傾斜を最適化することで、微細化及び良好なステップカバレージの両者を同時に満たすことが可能となり、特性や信頼性に優れた半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面を参照して説明する。
【００１４】
（実施形態１）
図１〜図４は、本発明の第１の実施形態に係る半導体装置（強誘電体メモリ）の製造工程を模式的に示した断面図である。
【００１５】
まず、図１に示すように、シリコン基板（半導体基板）１０の表面領域に、素子分離領域（図示せず）及びＭＩＳトランジスタ１１を形成する。続いて、シリコン基板１０上に、層間絶縁膜を含む絶縁領域１２を形成する。さらに、絶縁領域１２内に、ＭＩＳトランジスタ１１と後述するキャパシタとを電気的に接続するためのプラグ１３を形成する。
【００１６】
次に、絶縁領域１２上に、スパッタリング法により、キャパシタの下部電極膜２１として、厚さ１２０ｎｍのイリジウム（Ｉｒ）膜２１ａ、厚さ５０ｎｍのイリジウム酸化物（ＩｒＯ2 ）膜２１ｂ及び厚さ５０ｎｍのプラチナ（Ｐｔ）膜２１ｃを形成する。続いて、プラチナ膜２１ｃ上に、スパッタリング法により、キャパシタの誘電体膜として、厚さ１４０ｎｍのＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）２２を形成する。さらに、ＰＺＴ膜２２上に、スパッタリング法により、キャパシタの上部電極膜として、厚さ７０ｎｍのプラチナ（Ｐｔ）膜２３を形成する。
【００１７】
次に、プラチナ膜２３上に、プラズマＣＶＤ（chemical vapor deposition）法により、マスク膜として、厚さ１μｍのシリコン酸化膜（ＳｉＯ2 膜）３１を形成する。このマスク膜３１は、キャパシタのパターンを形成する際のハードマスクとして用いられる。続いて、シリコン酸化膜３１上にフォトリソグラフィ法によってフォトレジストパターン（図示せず）を形成する。さらに、このフォトレジストパターンをマスクとして用い、マグネトロンＲＩＥ（reactive ion etching）装置により、シリコン酸化膜３１をパターニングする。シリコン酸化膜３１をパターニングした後、酸素ガスプラズを用いたアッシングにより、フォトレジストパターンを除去する。このようにして、シリコン酸化膜３１で形成されたマスクが得られる。
【００１８】
次に、図２に示すように、シリコン酸化膜３１をマスクとして用い、誘導結合プラズマＲＩＥ装置により、プラチナ膜２３をパターニングする。エッチングガスにはＣｌ2 及びＡｒの混合ガスを用い、Ｃｌ2 及びＡｒの流量をそれぞれ１６０ｓｃｃｍ及び４０ｓｃｃｍとする。ＲＩＥチャンバ内の圧力は２Ｐａとし、誘導結合コイルに供給するＲＦ電力を１ｋＷに、ウエハサセプタに供給するＲＦ電力を２００Ｗに設定する。また、ウエハサセプタの温度を３５０℃に設定し、半導体基板１０を加熱した状態でＲＩＥを行う。このとき生成されるプラチナ塩化物等のプラチナ化合物は、飽和蒸気圧が高いため蒸発し難い。そのため、プラチナ化合物の付着によって、良好な異方性エッチングが妨げられるおそれがある。本実施形態では、３００〜４００℃程度の温度で加熱した状態でＲＩＥを行うため、プラチナ膜２３を良好に異方性エッチングすることが可能である。
【００１９】
プラチナ膜２３のエッチング終了後、シリコン酸化膜３１をマスクとして用い、上述した誘導結合プラズマＲＩＥ装置により、ＰＺＴ膜２２及びプラチナ２１ｃをパターニングする。エッチングガスにはＣｌ2 、Ａｒ及びＮ2 の混合ガスを用い、Ｃｌ2 、Ａｒ及びＮ2 の流量をそれぞれ１６０ｓｃｃｍ、４０ｓｃｃｍ及び１０ｓｃｃｍとする。その他の基本的なＲＩＥ条件は、上述したプラチナ膜２３のＲＩＥ条件と同一である。
【００２０】
このようにして得られた構造の断面を、ＳＥＭによって観察した。その結果、プラチナ膜２１ｃ、ＰＺＴ膜２２、プラチナ膜２３及びシリコン酸化膜３１の側面の傾斜角（テーパー角）は、８５度程度であった。また、ＲＩＥによってシリコン酸化膜３１もエッチングされるため、シリコン酸化膜３１の膜厚が減少していた。また、シリコン酸化膜３１のショルダー部３１ａでのエッチング速度が、シリコン酸化膜３１の平坦部でのエッチング速度よりも大きいため、ショルダー部３１ａの傾斜角は非ショルダー部３１ｂの傾斜角（本実施形態では８５度程度）よりも小さくなっていた。
【００２１】
次に、図３に示すように、シリコン酸化膜３１をマスクとして用い、上述した誘導結合プラズマＲＩＥ装置により、イリジウム酸化物膜２１ｂ及びイリジウム膜２１ａをパターニングする。エッチングガスにはＣｌ2 、Ａｒ、Ｎ2 及びＯ2 の混合ガスを用い、Ｃｌ2 、Ａｒ、Ｎ2 及びＯ2 の流量をそれぞれ１６０ｓｃｃｍ、２０ｓｃｃｍ、３０ｓｃｃｍ及び２０ｓｃｃｍとする。このときのチャンバ内の圧力は４Ｐａである。その他の基本的なＲＩＥ条件は、上述したプラチナ膜２３のＲＩＥ条件と同一である。
【００２２】
このようにして得られた構造の断面を、ＳＥＭによって観察した。その結果、イリジウム膜２１ａ、イリジウム酸化物膜２１ｂ、プラチナ膜２１ｃ、ＰＺＴ膜２２及びプラチナ膜２３の側面の傾斜角（テーパー角）は、８０度程度であった。シリコン酸化膜３１の側面の傾斜角（テーパー角）は、５０度程度であった。また、シリコン酸化膜３１の膜厚がさらに減少していた。
【００２３】
シリコン酸化膜３１の傾斜角が他の膜の傾斜角よりも小さくなっているのは、以下の理由による。すでに図２の工程で述べたように、シリコン酸化膜３１のショルダー部３１ａでのエッチング速度が、シリコン酸化膜３１の平坦部でのエッチング速度よりも大きいため、ショルダー部３１ａの傾斜角は非ショルダー部３１ｂの傾斜角よりも小さくなる。また、ＲＩＥ工程によってシリコン酸化膜３１はしだいに薄くなり、シリコン酸化膜３１が薄くなるにしたがってショルダー部は下方に移動する。したがって、シリコン酸化膜３１の当初の膜厚（本実施形態では１μｍ）及びＲＩＥ条件を最適化しておけば、最終的なシリコン酸化膜３１の膜厚をショルダー部の膜厚程度或いはそれ以下にすることができる。その結果、図３に示したように、シリコン酸化膜３１の傾斜角が他の膜の傾斜角よりも小さい構造が得られる。
【００２４】
以上のようにして、イリジウム膜２１ａ、イリジウム酸化物膜２１ｂ及びプラチナ膜２１ｃで形成された下部電極２１、ＰＺＴ膜で形成された誘電体膜（強誘電体膜）２２及びプラチナ膜２３で形成された上部電極２３を含むキャパシタ構造が得られる。
【００２５】
次に、図４に示すように、キャパシタ構造及びシリコン酸化膜（マスク膜）３１を覆う層間絶縁膜（シリコン酸化膜）４１を、シラン（ＳｉＨ4 ）と酸素の混合ガスを用いたプラズマＣＶＤ法によって形成する。その結果、良好なステップカバレージが得られ、層間絶縁膜によってキャパシタを確実に覆うことができた。そのため、キャパシタの側面に空隙が形成されるといった問題や、隣接するキャパシタ間にボイドが形成されるといった問題を回避することができた。また、キャパシタ特性も良好であった。
【００２６】
以上のように、本実施形態によれば、シリコン酸化膜（マスク膜）３１の側面の傾斜がキャパシタの下部電極２１、誘電体膜２２及び上部電極２３の側面の傾斜よりも緩くなっている。すなわち、下部電極２１、誘電体膜２２、上部電極２３及びマスク膜３１からなる積層構造において、積層構造の上層側部分の方が下層側部分よりも傾斜が緩くなっている。一般に、ステップカバレージに対する影響度は、上層側部分の方が下層側部分よりも高い。したがって、本実施形態の構造によれば、良好なステップカバレージを実現することができる。また、本実施形態では、積層構造の下層側部分では傾斜が急になっている（傾斜角が大きくなっている）ため、キャパシタの占有面積及び隣接するキャパシタ間の距離を低減することができ、半導体装置（強誘電体メモリ）の微細化及び高集積化を実現することができる。よって、本実施形態によれば、微細化及び良好なステップカバレージの両者を同時に満たすことができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００２７】
（実施形態２）
図５は、本発明の第２の実施形態に係る半導体装置（強誘電体メモリ）の構成を模式的に示した断面図である。なお、基本的な構成は第１の実施形態と同様であり、図１〜図４に示した構成要素と対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。また、基本的な製造工程も第１の実施形態と同様であるため、それらの詳細な説明は省略する。
【００２８】
第１の実施形態では、シリコン酸化膜（マスク膜）３１の当初の膜厚を１μｍとしていたが、本実施形態では、シリコン酸化膜３１の当初の膜厚を８００ｎｍとしている。そのため、最終的なシリコン酸化膜３１の膜厚が薄くなり、プラチナ膜２３の側面の傾斜もシリコン酸化膜３１と同様に緩くなっている。実際にＳＥＭによって観察した結果、イリジウム膜２１ａ、イリジウム酸化物膜２１ｂ、プラチナ膜２１ｃ及びＰＺＴ膜２２の側面の傾斜角（テーパー角）は８０度程度であり、プラチナ膜２３及びシリコン酸化膜３１の側面の傾斜角（テーパー角）は５０度程度であった。
【００２９】
本実施形態においても、第１の実施形態と同様、下部電極２１、誘電体膜２２、上部電極２３及びマスク膜３１からなる積層構造において、積層構造の上層側部分の方が下層側部分よりも傾斜が緩くなっている。したがって、第１の実施形態と同様、微細化及び良好なステップカバレージの両者を同時に満たすことができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００３０】
（実施形態３）
図６は、本発明の第３の実施形態に係る半導体装置（強誘電体メモリ）の構成を模式的に示した断面図である。なお、基本的な構成は第１の実施形態と同様であり、図１〜図４に示した構成要素と対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。また、基本的な製造工程も第１の実施形態と同様であるため、それらの詳細な説明は省略する。
【００３１】
本実施形態では、シリコン酸化膜（マスク膜）３１の当初の膜厚を第２の実施形態よりもさらに薄くしている。その結果、最終的にはシリコン酸化膜３１が全てエッチングされてなくなっている。また、第２の実施形態と同様、プラチナ膜２３の側面の傾斜角（テーパー角）が、イリジウム膜２１ａ、イリジウム酸化物膜２１ｂ、プラチナ膜２１ｃ及びＰＺＴ膜２２の側面の傾斜角（テーパー角）よりも小さくなっている。
【００３２】
本実施形態においても、第１及び第２の実施形態と同様、下部電極２１、誘電体膜２２及び上部電極２３からなる積層構造において、積層構造の上層側部分の方が下層側部分よりも傾斜が緩くなっている。したがって、第１及び第２の実施形態と同様、微細化及び良好なステップカバレージの両者を同時に満たすことができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００３３】
以上、第１〜第３の実施形態について説明したが、これらの実施形態は以下のような種々の変更が可能である。
【００３４】
マスク膜３１としては、シリコン酸化膜、シリコン膜、シリコン窒化膜、チタン膜、酸化チタン膜、窒化チタン膜、アルミニウム膜、酸化アルミニウム膜、窒化アルミニウム膜、炭素膜、タングステン膜、ジルコニウム膜、酸化ジルコニウム膜、イットリウム膜及び酸化イットリウム膜のなかの少なくとも一つを含んだ膜を用いることが可能である。
【００３５】
また、誘電体膜２２としては、ＰＺＴ膜の他に、ＳｒＢｉ2Ｔａ2Ｏ9 膜（ＳＢＴ膜）を用いてもよい。一般的には、誘電体膜２２として、金属酸化物で形成された強誘電体膜を含んだ膜を用いることが可能である。
【００３６】
また、下部電極２１及び上部電極２３の少なくとも一方には、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）及びルテニウム（Ｒｕ）のなかの少なくとも一つの元素を含んだ膜を用いることが可能である。また、キャパシタ構造を形成するためのＲＩＥには、一般にハロゲン元素を含んだガスを用いることが可能である。プラチナ、イリジウム或いはルテニウムの化合物（特にハロゲン化合物）は一般に飽和蒸気圧が高いため、良好な異方性エッチングが妨げられるおそれがあるが、上述した実施形態で述べたように３００℃程度以上の温度でＲＩＥを行うことで、良好な異方性エッチングを行うことが可能である。
【００３７】
また、積層構造の上層側部分の傾斜角は４５度から７０度程度であることが好ましく、積層構造の下層側部分の傾斜角は８０度から９０度程度であることが好ましい。
【００３８】
また、上述した各実施形態では、下部電極２１、誘電体膜２２及び上部電極２３全てをパターニングしたが、隣接するキャパシタ間で下部電極を共通化する場合もあるため、下部電極２１はパターニングしなくてもよい。
【００３９】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【符号の説明】
【００４１】
１０…シリコン基板 １１…ＭＩＳトランジスタ
１２…絶縁領域 １３…プラグ
２１…下部電極 ２１ａ…イリジウム膜
２１ｂ…イリジウム酸化物膜 ２１ｃ…プラチナ膜
２２…ＰＺＴ膜（誘電体膜） ２３…プラチナ膜（上部電極）
３１…シリコン酸化膜（マスク膜） ４１…層間絶縁膜
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ、すなわち（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の開発が進められている。
【０００３】
強誘電体メモリにおいて微細化を達成するためには、キャパシタの占有面積を小さくするとともに、隣接するキャパシタ間の距離を小さくすることが重要である。そのためには、キャパシタの側面の傾斜を急にする、すなわち傾斜角（テーパー角）を大きくする必要がある。
【０００４】
しかしながら、傾斜角を大きくすると、良好なステップカバレージが得られ難いため、層間絶縁膜によってキャパシタを確実に覆うことが困難となる。そのため、キャパシタの側面に形成される層間絶縁膜の膜厚が低下するといった問題や、キャパシタの側面に空隙が形成されるといった問題が生じる。さらに、隣接するキャパシタ間にボイドが形成されるといった問題も生じる。
【０００５】
上述したことからわかるように、優れた強誘電体メモリを得るためには、キャパシタの側面の傾斜が重要であるが、従来はキャパシタの側面の傾斜について最適化がはかられていなかった。すなわち、キャパシタの側面の傾斜を緩くする、すなわち傾斜角を小さくすると、キャパシタの占有面積や隣接するキャパシタ間の距離が増大し、微細化が困難になってしまう。逆に、キャパシタの側面の傾斜を急にする、すなわち傾斜角を大きくすると、ステップカバレージが悪化し、層間絶縁膜によってキャパシタを確実に覆うことが困難になってしまう。
【０００６】
従来技術として、例えば特許文献１には、キャパシタの側面の傾斜角を７５度以下にするという提案がなされている。しかしながら、この提案では傾斜角が小さくなるため、強誘電体メモリの微細化を達成することができない。
【０００７】
このように、従来は、キャパシタの側面の傾斜について最適化がはかられていなかった。そのため、微細化及び良好なステップカバレージの両者を満たすことが困難であり、特性や信頼性に優れた半導体装置を得ることが困難であった。
【特許文献１】特開平９−１６２３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、キャパシタの側面の傾斜を最適化することにより、特性や信頼性に優れた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、前記上部電極上に設けられ、前記キャパシタのパターンを形成する際のマスクとして用いるマスク膜と、を備え、前記マスク膜の側面の傾斜は、前記上部電極の側面の傾斜及び前記誘電体膜の側面の傾斜よりも緩い。
【００１０】
本発明の第２の視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、前記上部電極上に設けられ、前記キャパシタのパターンを形成する際のマスクとして用いるマスク膜と、を備え、前記マスク膜の側面の傾斜及び前記上部電極の側面の傾斜は、前記誘電体膜の側面の傾斜よりも緩い。
【００１１】
本発明の第３の視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、を備え、前記上部電極の側面の傾斜は、前記誘電体膜の側面の傾斜よりも緩い。
【発明の効果】
【００１２】
本発明によれば、キャパシタの側面の傾斜を最適化することで、微細化及び良好なステップカバレージの両者を同時に満たすことが可能となり、特性や信頼性に優れた半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面を参照して説明する。
【００１４】
（実施形態１）
図１〜図４は、本発明の第１の実施形態に係る半導体装置（強誘電体メモリ）の製造工程を模式的に示した断面図である。
【００１５】
まず、図１に示すように、シリコン基板（半導体基板）１０の表面領域に、素子分離領域（図示せず）及びＭＩＳトランジスタ１１を形成する。続いて、シリコン基板１０上に、層間絶縁膜を含む絶縁領域１２を形成する。さらに、絶縁領域１２内に、ＭＩＳトランジスタ１１と後述するキャパシタとを電気的に接続するためのプラグ１３を形成する。
【００１６】
次に、絶縁領域１２上に、スパッタリング法により、キャパシタの下部電極膜２１として、厚さ１２０ｎｍのイリジウム（Ｉｒ）膜２１ａ、厚さ５０ｎｍのイリジウム酸化物（ＩｒＯ2 ）膜２１ｂ及び厚さ５０ｎｍのプラチナ（Ｐｔ）膜２１ｃを形成する。続いて、プラチナ膜２１ｃ上に、スパッタリング法により、キャパシタの誘電体膜として、厚さ１４０ｎｍのＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）２２を形成する。さらに、ＰＺＴ膜２２上に、スパッタリング法により、キャパシタの上部電極膜として、厚さ７０ｎｍのプラチナ（Ｐｔ）膜２３を形成する。
【００１７】
次に、プラチナ膜２３上に、プラズマＣＶＤ（chemical vapor deposition）法により、マスク膜として、厚さ１μｍのシリコン酸化膜（ＳｉＯ2 膜）３１を形成する。このマスク膜３１は、キャパシタのパターンを形成する際のハードマスクとして用いられる。続いて、シリコン酸化膜３１上にフォトリソグラフィ法によってフォトレジストパターン（図示せず）を形成する。さらに、このフォトレジストパターンをマスクとして用い、マグネトロンＲＩＥ（reactive ion etching）装置により、シリコン酸化膜３１をパターニングする。シリコン酸化膜３１をパターニングした後、酸素ガスプラズを用いたアッシングにより、フォトレジストパターンを除去する。このようにして、シリコン酸化膜３１で形成されたマスクが得られる。
【００１８】
次に、図２に示すように、シリコン酸化膜３１をマスクとして用い、誘導結合プラズマＲＩＥ装置により、プラチナ膜２３をパターニングする。エッチングガスにはＣｌ2 及びＡｒの混合ガスを用い、Ｃｌ2 及びＡｒの流量をそれぞれ１６０ｓｃｃｍ及び４０ｓｃｃｍとする。ＲＩＥチャンバ内の圧力は２Ｐａとし、誘導結合コイルに供給するＲＦ電力を１ｋＷに、ウエハサセプタに供給するＲＦ電力を２００Ｗに設定する。また、ウエハサセプタの温度を３５０℃に設定し、半導体基板１０を加熱した状態でＲＩＥを行う。このとき生成されるプラチナ塩化物等のプラチナ化合物は、飽和蒸気圧が高いため蒸発し難い。そのため、プラチナ化合物の付着によって、良好な異方性エッチングが妨げられるおそれがある。本実施形態では、３００〜４００℃程度の温度で加熱した状態でＲＩＥを行うため、プラチナ膜２３を良好に異方性エッチングすることが可能である。
【００１９】
プラチナ膜２３のエッチング終了後、シリコン酸化膜３１をマスクとして用い、上述した誘導結合プラズマＲＩＥ装置により、ＰＺＴ膜２２及びプラチナ２１ｃをパターニングする。エッチングガスにはＣｌ2 、Ａｒ及びＮ2 の混合ガスを用い、Ｃｌ2 、Ａｒ及びＮ2 の流量をそれぞれ１６０ｓｃｃｍ、４０ｓｃｃｍ及び１０ｓｃｃｍとする。その他の基本的なＲＩＥ条件は、上述したプラチナ膜２３のＲＩＥ条件と同一である。
【００２０】
このようにして得られた構造の断面を、ＳＥＭによって観察した。その結果、プラチナ膜２１ｃ、ＰＺＴ膜２２、プラチナ膜２３及びシリコン酸化膜３１の側面の傾斜角（テーパー角）は、８５度程度であった。また、ＲＩＥによってシリコン酸化膜３１もエッチングされるため、シリコン酸化膜３１の膜厚が減少していた。また、シリコン酸化膜３１のショルダー部３１ａでのエッチング速度が、シリコン酸化膜３１の平坦部でのエッチング速度よりも大きいため、ショルダー部３１ａの傾斜角は非ショルダー部３１ｂの傾斜角（本実施形態では８５度程度）よりも小さくなっていた。
【００２１】
次に、図３に示すように、シリコン酸化膜３１をマスクとして用い、上述した誘導結合プラズマＲＩＥ装置により、イリジウム酸化物膜２１ｂ及びイリジウム膜２１ａをパターニングする。エッチングガスにはＣｌ2 、Ａｒ、Ｎ2 及びＯ2 の混合ガスを用い、Ｃｌ2 、Ａｒ、Ｎ2 及びＯ2 の流量をそれぞれ１６０ｓｃｃｍ、２０ｓｃｃｍ、３０ｓｃｃｍ及び２０ｓｃｃｍとする。このときのチャンバ内の圧力は４Ｐａである。その他の基本的なＲＩＥ条件は、上述したプラチナ膜２３のＲＩＥ条件と同一である。
【００２２】
このようにして得られた構造の断面を、ＳＥＭによって観察した。その結果、イリジウム膜２１ａ、イリジウム酸化物膜２１ｂ、プラチナ膜２１ｃ、ＰＺＴ膜２２及びプラチナ膜２３の側面の傾斜角（テーパー角）は、８０度程度であった。シリコン酸化膜３１の側面の傾斜角（テーパー角）は、５０度程度であった。また、シリコン酸化膜３１の膜厚がさらに減少していた。
【００２３】
シリコン酸化膜３１の傾斜角が他の膜の傾斜角よりも小さくなっているのは、以下の理由による。すでに図２の工程で述べたように、シリコン酸化膜３１のショルダー部３１ａでのエッチング速度が、シリコン酸化膜３１の平坦部でのエッチング速度よりも大きいため、ショルダー部３１ａの傾斜角は非ショルダー部３１ｂの傾斜角よりも小さくなる。また、ＲＩＥ工程によってシリコン酸化膜３１はしだいに薄くなり、シリコン酸化膜３１が薄くなるにしたがってショルダー部は下方に移動する。したがって、シリコン酸化膜３１の当初の膜厚（本実施形態では１μｍ）及びＲＩＥ条件を最適化しておけば、最終的なシリコン酸化膜３１の膜厚をショルダー部の膜厚程度或いはそれ以下にすることができる。その結果、図３に示したように、シリコン酸化膜３１の傾斜角が他の膜の傾斜角よりも小さい構造が得られる。
【００２４】
以上のようにして、イリジウム膜２１ａ、イリジウム酸化物膜２１ｂ及びプラチナ膜２１ｃで形成された下部電極２１、ＰＺＴ膜で形成された誘電体膜（強誘電体膜）２２及びプラチナ膜２３で形成された上部電極２３を含むキャパシタ構造が得られる。
【００２５】
次に、図４に示すように、キャパシタ構造及びシリコン酸化膜（マスク膜）３１を覆う層間絶縁膜（シリコン酸化膜）４１を、シラン（ＳｉＨ4 ）と酸素の混合ガスを用いたプラズマＣＶＤ法によって形成する。その結果、良好なステップカバレージが得られ、層間絶縁膜によってキャパシタを確実に覆うことができた。そのため、キャパシタの側面に空隙が形成されるといった問題や、隣接するキャパシタ間にボイドが形成されるといった問題を回避することができた。また、キャパシタ特性も良好であった。
【００２６】
以上のように、本実施形態によれば、シリコン酸化膜（マスク膜）３１の側面の傾斜がキャパシタの下部電極２１、誘電体膜２２及び上部電極２３の側面の傾斜よりも緩くなっている。すなわち、下部電極２１、誘電体膜２２、上部電極２３及びマスク膜３１からなる積層構造において、積層構造の上層側部分の方が下層側部分よりも傾斜が緩くなっている。一般に、ステップカバレージに対する影響度は、上層側部分の方が下層側部分よりも高い。したがって、本実施形態の構造によれば、良好なステップカバレージを実現することができる。また、本実施形態では、積層構造の下層側部分では傾斜が急になっている（傾斜角が大きくなっている）ため、キャパシタの占有面積及び隣接するキャパシタ間の距離を低減することができ、半導体装置（強誘電体メモリ）の微細化及び高集積化を実現することができる。よって、本実施形態によれば、微細化及び良好なステップカバレージの両者を同時に満たすことができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００２７】
（実施形態２）
図５は、本発明の第２の実施形態に係る半導体装置（強誘電体メモリ）の構成を模式的に示した断面図である。なお、基本的な構成は第１の実施形態と同様であり、図１〜図４に示した構成要素と対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。また、基本的な製造工程も第１の実施形態と同様であるため、それらの詳細な説明は省略する。
【００２８】
第１の実施形態では、シリコン酸化膜（マスク膜）３１の当初の膜厚を１μｍとしていたが、本実施形態では、シリコン酸化膜３１の当初の膜厚を８００ｎｍとしている。そのため、最終的なシリコン酸化膜３１の膜厚が薄くなり、プラチナ膜２３の側面の傾斜もシリコン酸化膜３１と同様に緩くなっている。実際にＳＥＭによって観察した結果、イリジウム膜２１ａ、イリジウム酸化物膜２１ｂ、プラチナ膜２１ｃ及びＰＺＴ膜２２の側面の傾斜角（テーパー角）は８０度程度であり、プラチナ膜２３及びシリコン酸化膜３１の側面の傾斜角（テーパー角）は５０度程度であった。
【００２９】
本実施形態においても、第１の実施形態と同様、下部電極２１、誘電体膜２２、上部電極２３及びマスク膜３１からなる積層構造において、積層構造の上層側部分の方が下層側部分よりも傾斜が緩くなっている。したがって、第１の実施形態と同様、微細化及び良好なステップカバレージの両者を同時に満たすことができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００３０】
（実施形態３）
図６は、本発明の第３の実施形態に係る半導体装置（強誘電体メモリ）の構成を模式的に示した断面図である。なお、基本的な構成は第１の実施形態と同様であり、図１〜図４に示した構成要素と対応する構成要素については同一の参照番号を付し、それらの詳細な説明は省略する。また、基本的な製造工程も第１の実施形態と同様であるため、それらの詳細な説明は省略する。
【００３１】
本実施形態では、シリコン酸化膜（マスク膜）３１の当初の膜厚を第２の実施形態よりもさらに薄くしている。その結果、最終的にはシリコン酸化膜３１が全てエッチングされてなくなっている。また、第２の実施形態と同様、プラチナ膜２３の側面の傾斜角（テーパー角）が、イリジウム膜２１ａ、イリジウム酸化物膜２１ｂ、プラチナ膜２１ｃ及びＰＺＴ膜２２の側面の傾斜角（テーパー角）よりも小さくなっている。
【００３２】
本実施形態においても、第１及び第２の実施形態と同様、下部電極２１、誘電体膜２２及び上部電極２３からなる積層構造において、積層構造の上層側部分の方が下層側部分よりも傾斜が緩くなっている。したがって、第１及び第２の実施形態と同様、微細化及び良好なステップカバレージの両者を同時に満たすことができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
【００３３】
以上、第１〜第３の実施形態について説明したが、これらの実施形態は以下のような種々の変更が可能である。
【００３４】
マスク膜３１としては、シリコン酸化膜、シリコン膜、シリコン窒化膜、チタン膜、酸化チタン膜、窒化チタン膜、アルミニウム膜、酸化アルミニウム膜、窒化アルミニウム膜、炭素膜、タングステン膜、ジルコニウム膜、酸化ジルコニウム膜、イットリウム膜及び酸化イットリウム膜のなかの少なくとも一つを含んだ膜を用いることが可能である。
【００３５】
また、誘電体膜２２としては、ＰＺＴ膜の他に、ＳｒＢｉ2Ｔａ2Ｏ9 膜（ＳＢＴ膜）を用いてもよい。一般的には、誘電体膜２２として、金属酸化物で形成された強誘電体膜を含んだ膜を用いることが可能である。
【００３６】
また、下部電極２１及び上部電極２３の少なくとも一方には、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）及びルテニウム（Ｒｕ）のなかの少なくとも一つの元素を含んだ膜を用いることが可能である。また、キャパシタ構造を形成するためのＲＩＥには、一般にハロゲン元素を含んだガスを用いることが可能である。プラチナ、イリジウム或いはルテニウムの化合物（特にハロゲン化合物）は一般に飽和蒸気圧が高いため、良好な異方性エッチングが妨げられるおそれがあるが、上述した実施形態で述べたように３００℃程度以上の温度でＲＩＥを行うことで、良好な異方性エッチングを行うことが可能である。
【００３７】
また、積層構造の上層側部分の傾斜角は４５度から７０度程度であることが好ましく、積層構造の下層側部分の傾斜角は８０度から９０度程度であることが好ましい。
【００３８】
また、上述した各実施形態では、下部電極２１、誘電体膜２２及び上部電極２３全てをパターニングしたが、隣接するキャパシタ間で下部電極を共通化する場合もあるため、下部電極２１はパターニングしなくてもよい。
【００３９】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【符号の説明】
【００４１】
１０…シリコン基板 １１…ＭＩＳトランジスタ
１２…絶縁領域 １３…プラグ
２１…下部電極 ２１ａ…イリジウム膜
２１ｂ…イリジウム酸化物膜 ２１ｃ…プラチナ膜
２２…ＰＺＴ膜（誘電体膜） ２３…プラチナ膜（上部電極）
３１…シリコン酸化膜（マスク膜） ４１…層間絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、
前記上部電極上に設けられ、前記キャパシタのパターンを形成する際のマスクとして用いるマスク膜と、
を備え、
前記マスク膜の側面の傾斜は、前記上部電極の側面の傾斜及び前記誘電体膜の側面の傾斜よりも緩い
ことを特徴とする半導体装置。
【請求項２】
前記上部電極の側面の傾斜及び前記誘電体膜の側面の傾斜は略等しい
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、
前記上部電極上に設けられ、前記キャパシタのパターンを形成する際のマスクとして用いるマスク膜と、
を備え、
前記マスク膜の側面の傾斜及び前記上部電極の側面の傾斜は、前記誘電体膜の側面の傾斜よりも緩い
ことを特徴とする半導体装置。
【請求項４】
前記マスク膜の側面の傾斜及び前記上部電極の側面の傾斜は略等しい
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、
を備え、
前記上部電極の側面の傾斜は、前記誘電体膜の側面の傾斜よりも緩い
ことを特徴とする半導体装置。
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、
前記上部電極上に設けられ、前記キャパシタのパターンを形成する際のマスクとして用いるマスク膜と、
を備え、
前記マスク膜の側面の傾斜は、前記上部電極の側面の傾斜及び前記誘電体膜の側面の傾斜よりも緩い
ことを特徴とする半導体装置。
【請求項２】
前記上部電極の側面の傾斜及び前記誘電体膜の側面の傾斜は略等しい
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、
前記上部電極上に設けられ、前記キャパシタのパターンを形成する際のマスクとして用いるマスク膜と、
を備え、
前記マスク膜の側面の傾斜及び前記上部電極の側面の傾斜は、前記誘電体膜の側面の傾斜よりも緩い
ことを特徴とする半導体装置。
【請求項４】
前記マスク膜の側面の傾斜及び前記上部電極の側面の傾斜は略等しい
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極とを含むキャパシタと、
を備え、
前記上部電極の側面の傾斜は、前記誘電体膜の側面の傾斜よりも緩い
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−９３４５１（Ｐ２００６−９３４５１Ａ）
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願番号】特願２００４−２７８０３０（Ｐ２００４−２７８０３０）
【出願日】平成１６年９月２４日（２００４．９．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５９９１５８７９７）インフィネオン テクノロジース アクチエンゲゼルシャフト (6)
【Ｆターム（参考）】
【公開日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願日】平成１６年９月２４日（２００４．９．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５９９１５８７９７）インフィネオン テクノロジース アクチエンゲゼルシャフト (6)
【Ｆターム（参考）】
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