半導体装置
【課題】本発明は、アクティブマトリクス基板の作製工程を増やすことなく、反射電極の鏡面反射を防ぐ凸凹を形成する手段を提供することを課題とする。
【解決手段】本発明は、反射型の液晶表示装置に用いるアクティブマトリクス基板の作製方法において、画素電極（反射電極）の表面に凹凸を持たせて光散乱性を図るための凸部７０１、７０２の形成をＴＦＴの形成と同じフォトマスクでパターニングを行い、画素電極１６９の表面に凸凹を形成する。
【解決手段】本発明は、反射型の液晶表示装置に用いるアクティブマトリクス基板の作製方法において、画素電極（反射電極）の表面に凹凸を持たせて光散乱性を図るための凸部７０１、７０２の形成をＴＦＴの形成と同じフォトマスクでパターニングを行い、画素電極１６９の表面に凸凹を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリクス型液晶表示装置が注目を集めている。
【０００５】
アクティブマトリクス型液晶表示装置には大きく分けて透過型と反射型の二種類のタイプが知られている。
【０００６】
特に、反射型の液晶表示装置は、透過型の液晶表示装置と比較して、バックライトを使用しないため、消費電力が少ないといった長所を有しており、モバイルコンピュータやビデオカメラ用の直視型表示ディスプレイとしての需要が高まっている。
【０００７】
なお、反射型の液晶表示装置は、液晶の光学変調作用を利用して、入射光が画素電極で反射して装置外部に出力される状態と、入射光が装置外部に出力されない状態とを選択し、明と暗の表示を行わせ、さらにそれらを組み合わせることで、画像表示を行うものである。一般に反射型の液晶表示装置における画素電極は、アルミニウム等の光反射率の高い金属材料からなり、薄膜トランジスタ（以下、ＴＦＴと呼ぶ）等のスイッチング素子に電気的に接続している。
【０００８】
また、液晶表示装置においては、アモルファスシリコンまたはポリシリコンを半導体としたＴＦＴをマトリクス状に配置して、各ＴＦＴに接続された画素電極とソース線とゲート線とがそれぞれ形成された素子基板と、これに対向配置された対向電極を有する対向基板との間に液晶材料が挟持されている。また、カラー表示するためのカラーフィルタは対向基板に貼りつけられている。そして、素子基板と対向基板にそれぞれ光シャッタとして偏光板を配置し、カラー画像を表示している。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
反射型の液晶表示装置において、従来では、画素電極を形成した後、サンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させていた。
【００１０】
本発明では、工程を増やすことなく、反射電極の鏡面反射を防ぐ凸凹を形成する。
【課題を解決するための手段】
【００１１】
本発明では、反射型の液晶表示装置の作製方法において、画素電極の表面に凹凸を持たせて光散乱性を図るための凸部の形成をＴＦＴの形成と同じフォトマスクで行うことを特徴とする。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ける。そして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【００１２】
本明細書で開示する発明の構成は、 絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、 前記絶縁表面上に複数の凸部と、 前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、 前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表面を有する画素電極と、を有することを特徴とする半導体装置である。
【００１３】
また、少なくともＴＦＴのゲート電極を覆う絶縁膜を形成し、該絶縁膜と覆われていない凸部と接して画素電極を形成してもよく、他の発明の構成は、 絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、 前記絶縁表面上に複数の凸部と、 前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記ＴＦＴと電気的に接続された画素電極と、を有することを特徴とする半導体装置である。
【００１４】
上記各構成において、前記凸部は、前記ＴＦＴの半導体層と同じ材料で形成された材料層と、前記ＴＦＴの絶縁膜と同じ材料で形成された材料層と、前記ＴＦＴのゲート電極と同じ材料で形成された材料層との積層物であることを特徴としている。
【００１５】
また、上記各構成において、前記凸部は、前記ＴＦＴの絶縁膜と同じ材料で形成された材料層と、前記ＴＦＴのゲート電極と同じ材料で形成された材料層との積層物であることを特徴としている。
【００１６】
また、半導体層上の絶縁膜上に凸部を形成し、該凸部を覆う層間絶縁膜を形成して、該層間絶縁膜の表面の凹凸に沿った凸凹の表面を有する画素電極を形成してもよく、他の発明の構成は、 絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、 前記絶縁膜上に複数の凸部と、 前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、 前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表面を有する画素電極と、を有することを特徴とする半導体装置である。
【００１７】
また、半導体層上の絶縁膜上に凸部を形成し、該凸部に接して凸凹の表面を有する画素電極を形成してもよく、他の発明の構成は、 絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、 前記絶縁膜上に複数の凸部と、 前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記ＴＦＴと電気的に接続された画素電極と、を有することを特徴とする半導体装置である。
【００１８】
また、上記各構成において、前記凸部は、前記ＴＦＴのゲート電極と同じ材料で形成された材料層であることを特徴としている。
【００１９】
また、上記各構成において、前記複数の凸部のうち、少なくとも高さが異なる凸部を有することを特徴としている。
【００２０】
また、上記各構成において、前記複数の凸部のうち、少なくとも構造が異なる凸部を有することを特徴としている。
【００２１】
また、上記各構成において、前記半導体装置は、前記画素電極がＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。
【００２２】
また、上記各構成において、第１の着色層と第２の着色層の積層からなる第１の遮光部と、 前記第１の着色層と第３の着色層の積層からなる第２の遮光部とを有し、 前記第１の遮光部及び前記第２の遮光部は、任意の画素電極と、該画素電極と隣り合う画素電極との間に重なって形成されていることを特徴としている。
【００２３】
また、上記構成において、前記第１の遮光部の反射光量と前記第２の遮光部の反射光量は、それぞれ異なることを特徴としている。また、前記第１の着色層は赤色であることを特徴としている。また、前記第２の着色層は青色であることを特徴としている。また、前記第３の着色層は緑色であることを特徴としている。
また、前記第１の遮光部および前記第２の遮光部は、対向基板に設けられていることを特徴としている。
【００２４】
また、上記構造を実現するための発明の構成は、絶縁表面上に半導体層を形成する工程と、 前記半導体層上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に前記半導体層と重なる導電層を形成して、前記半導体層と前記第１の絶縁膜と前記導電層との積層構造からなる凸部を形成する工程と、 前記凸部を覆う第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に画素電極を形成する工程とを有し、 前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。こうして形成された凸部の一例が図２０中の凸部９００である。
【００２５】
また、上記構造を実現するための他の発明の構成は、 絶縁表面上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に導電層を形成して、前記第１の絶縁膜と前記導電層との積層構造からなる凸部を形成する工程と、 前記凸部を覆う第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に画素電極を形成する工程とを有し、 前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。こうして形成された凸部の一例が図２０中の凸部９０１であり、凸部を形成する第１の絶縁膜は導電層と同じ上面形状を有している。
【００２６】
また、上記構造を実現するための他の発明の構成は、 絶縁表面上に導電層を形成して、前記導電層からなる凸部を形成する工程と、 前記凸部を覆う絶縁膜を形成する工程と、 前記絶縁膜上に画素電極を形成する工程とを有し、 前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。
【００２７】
また、上記本発明の作製方法において、前記半導体装置は、前記画素電極がＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。
【００２８】
また、上記本発明の作製方法において、前記凸部と同じ工程でＴＦＴを形成することを特徴としている。
【００２９】
また、上記本発明の作製方法において、前記画素電極は、凸部と同じ工程で形成されたＴＦＴと接続していることを特徴としている。
【発明の効果】
【００３０】
本発明により、工程数を増加することなく表面に凸凹を有する画素電極を形成することができる。
【図面の簡単な説明】
【００３１】
【図１】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図２】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図３】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図４】アクティブマトリクス型液晶表示装置の断面構造を示す図。
【図５】画素上面図を示す図。
【図６】凸部の上面形状を示す図。
【図７】ＡＭ−ＬＣＤの外観を示す図。
【図８】ＡＭ−ＬＣＤの端子部を示す図。
【図９】ＡＭ−ＬＣＤの作製工程を示す図。
【図１０】ＡＭ−ＬＣＤの作製工程を示す図。
【図１１】ＡＭ−ＬＣＤの作製工程を示す図。
【図１２】着色層の配置の上面図を示す図。
【図１３】着色層の配置の上面図及び断面図を示す図。
【図１４】着色層の配置の断面図を示す図。
【図１５】ＡＭ−ＬＣＤの作製工程を示す図。
【図１６】ＡＭ−ＬＣＤの作製工程を示す図。
【図１７】ＡＭ−ＬＣＤの作製工程を示す図。
【図１８】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図１９】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図２０】アクティブマトリクス型液晶表示装置の断面構造を示す図。
【図２１】ＡＭ−ＬＣＤの作製工程を示す図。
【図２２】ＡＭ−ＬＣＤの作製工程を示す図。
【図２３】アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２４】アクティブマトリクス基板の画素部と端子部の配置を説明する図。
【図２５】アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２６】アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２７】電子機器の一例を示す図。
【図２８】電子機器の一例を示す図。
【図２９】積層した着色層の反射率を示す図。
【図３０】着色層の単層での反射率を示す図。
【発明を実施するための形態】
【００３２】
本願発明の実施形態について、以下に説明する。
【００３３】
図４に本発明の構成を示す。ここでは反射型の液晶表示装置を例にとり、以下に説明する。
【００３４】
本発明は、画素部４０７において、画素ＴＦＴと同時に凸部７０１、７０２を形成し、その上に形成される絶縁膜の表面を凹凸化させて、その上に形成する画素電極１６９の表面に凹凸部を持たせることを特徴としている。
【００３５】
この凸部７０１、７０２は、図１〜図３に示すように、半導体層の形成時のマスクパターンまたはゲート配線の形成時のマスクパターンを用いて形成する。凸部７０１、７０２は、フォトマスクを用いて作製すると再現性の高いものが得られる。また、ここでは、凸部７０１、７０２として、画素ＴＦＴの作製時に成膜された半導体膜、絶縁膜、導電膜とを積層した例を示したが、特に限定されることなく、これらの膜の単層または組み合わせた積層を用いることができる。例えば、半導体膜と絶縁膜との積層膜からなる凸部や導電膜からなる凸部を形成することができる。即ち、工程数を増加させることなく複数種類の高さを有する凸部を形成することができる。また、相互に近接する凸部は、それぞれ０．１μｍ以上、好ましくは１μｍ以上隔離されている。
【００３６】
なお、ここでは大きさの異なる凸部を形成した例を示したが、特に限定されない。なお、凸部の大きさはランダムであるほうが、より反射光を散乱させるため望ましい。例えば、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図６（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、凸部を規則的に配置しても不規則に配置してもよい。なお、凸部の配置は、画素部の表示領域となる画素電極の下方にあたる領域であれば特に限定されず、凸部の大きさ（上面から見た面積）も特に限定されないが１μｍ2〜４００μｍ2の範囲内、好ましくは２５〜１００μｍ2であればよい。
【００３７】
こうして形成された凸部７０１、７０２を覆う絶縁膜は、表面に凸凹が形成され、その上に形成される画素電極１６９の表面も凸凹化される。この画素電極１６９の凸部の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍである。この画素電極１６９の表面に形成された凸凹によって、図４に示すように入射光を反射する際に光を散乱させることができた。
【００３８】
なお、絶縁膜としては、無機絶縁膜や有機樹脂膜を用いることができる。この絶縁膜の材料によって画素電極の凸凹の曲率を調節することも可能である。なお、この画素電極の凸部における曲率半径は、０．１〜４μｍ、好ましくは０．２〜２μｍである。また、絶縁膜として有機樹脂膜を用いる場合は、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、十分に凸部７０１、７０２の影響を受けて表面に凸凹が形成されるものを用いる。ただし、蒸発しにくい溶剤を用いれば、有機樹脂膜の粘度が低くても凸凹を形成することができる。
【００３９】
このようにして、本発明は、作製工程数を増やすことなく、表面に凸凹を有する画素電極１６９を形成することができる。
【００４０】
また、ここで示した例はトップゲート型のＴＦＴであるが、ボトムゲート型のＴＦＴにも適用することは可能である。
【００４１】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【００４２】
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。ここでは、主に図９〜１１を用いて説明しながら、同時に図１〜図３で凸凹を有する反射電極の作製方法を説明する。なお、図１〜図３は画素部（画素ＴＦＴ、凸部、保持容量）についての作製工程図であり、図９〜図１１は、画素部（画素ＴＦＴ、保持容量）と駆動回路のＴＦＴについての作製工程図である。
【００４３】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００４４】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００４５】
次いで、下地膜上に半導体層１０２〜１０６を形成する。半導体層１０２〜１０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０６を形成した。
【００４６】
また、半導体層１０２〜１０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００４７】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００４８】
次いで、半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４９】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５０】
次いで、図９（Ａ）に示すように、ゲート絶縁膜１０７上に膜厚２０〜１００ｎｍの第１の導電膜１０８と、膜厚１００〜４００ｎｍの第２の導電膜１０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０９を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または純度９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００５１】
なお、本実施例では、第１の導電膜１０８をＴａＮ、第２の導電膜１０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００５２】
なお、図９（Ａ）と図１（Ａ）は対応しており、同じ符号を用いている。図１（Ａ）に示すように、画素部４０７では、半導体層１０５と同時に半導体層３０１ａ〜３０１ｄを形成する。
【００５３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１０〜１１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００５４】
この後、レジストからなるマスク１１０〜１１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１７〜１２２（第１の導電層１１７ａ〜１２２ａと第２の導電層１１７ｂ〜１２２ｂ）を形成する。１１６はゲート絶縁膜であり、第１の形状の導電層１１７〜１２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００５６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図９（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１７〜１２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域１２３〜１２７が形成される。第１の不純物領域１２３〜１２７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００５７】
なお、図９（Ｂ）と図１（Ｂ）は対応しており、同じ符号を用いている。図１（Ｂ）に示すように、画素部４０７では、第１の形状の導電層１２０と同時に、レジストからなるマスク３０２ａ〜ｄを用いて第１の形状の導電層３０３〜３０６を形成する。
【００５８】
次に、レジストからなるマスクを除去せずに図９（Ｃ）に示すように第２のエッチング処理を行う。第２のエッチング処理では第３及び第４のエッチング条件で行う。第３のエッチング条件として、同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して約６０秒程度のエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べて低い自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第３のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【００５９】
この後、レジストからなるマスクを除去せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約２０秒程度のエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第４のエッチング条件によりＷ膜をエッチングする。
【００６０】
こうして、上記第３及び第４のエッチング条件によりＷ膜を異方性エッチングし、かつ、Ｗ膜より遅いエッチング速度でＴａＮ膜を異方性エッチングして第２の形状の導電層１２９〜１３４（第１の導電層１２９ａ〜１３４ａと第２の導電層１２９ｂ〜１３４ｂ）を形成する。１２８はゲート絶縁膜であり、第２の形状の導電層１２９〜１３４で覆われない領域は、エッチングされて、約１０〜２０nm程度の膜厚にまで薄くなった。
【００６１】
Ｗ膜やＴａＮ膜に対するＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化物はフッ素や塩素と反応しないため、さらにＴａＮ膜のエッチング速度は低下する。従って、Ｗ膜とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａＮ膜よりも大きくすることが可能となる。
【００６２】
なお、図９（Ｃ）と図１（Ｃ）は対応しており、同じ符号を用いている。図１（Ｃ）に示すように、画素部４０７では、第２の形状の導電層１３２と同時に、第２の形状の導電層３０７〜３１０を形成する。
【００６３】
次いで、レジストからなるマスクを除去した後、図１０（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。
例えば、加速電圧を７０〜１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、３．５×１０12atoms /cm2のドーズ量で行い、図９（Ｂ）で形成された第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層１２９ｂ〜１３３ｂを不純物元素に対するマスクとして用い、第２の導電層１２９ａ〜１３３ａのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。
【００６４】
なお、第２のドーピング処理の前に、レジストからなるマスクを除去してもよい。
【００６５】
こうして、第２の導電層１２９ａ〜１３３ａと重なる第３の不純物領域１４０〜１４４と、第１の不純物領域１４５〜１４９と第３の不純物領域との間の第２の不純物領域１３５〜１３９とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。なお、この第３の不純物領域１４０〜１４４において、少なくとも第２の形状の導電層１２９ａ〜１３３ａと重なった部分に含まれるｎ型を付与する不純物元素の濃度変化を有している。即ち、第３の不純物領域１４０〜１４４へ添加されるリン（Ｐ）の濃度は、第２の形状の導電層と重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。
【００６６】
なお、図１０（Ａ）と図２（Ａ）は対応しており、同じ符号を用いている。図２（Ａ）に示すように、画素部４０７では、第３の不純物領域３１１を形成する。
【００６７】
そして、新たにレジストからなるマスク１５０〜１５２を形成して図１０（Ｂ）に示すように、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域１５３〜１５８を形成する。第２の形状の導電層１３０、１３３を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第４の不純物領域を形成する。本実施例では、不純物領域１５３〜１５８はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク１５０〜１５２で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域１５３〜１５８にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００６８】
なお、図１０（Ｂ）と図２（Ｂ）は対応しており、同じ符号を用いている。図２（Ｂ）に示すように、画素部４０７では、半導体層３０１ａ〜ｄの領域もレジストからなるマスク１５２で覆われているが、特に限定されず、少なくとも画素ＴＦＴ（ｎチャネル型ＴＦＴ）の半導体層を覆えばよい。
【００６９】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層１２９〜１３２がゲート電極として機能する。また、１３４はソース配線、１３３は保持容量を形成するための第２の電極として機能する。
【００７０】
次いで、レジストからなるマスク１５０〜１５２を除去し、全面を覆う第１の層間絶縁膜１５９を形成する。この第１の層間絶縁膜１５９としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜１５９は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７１】
次いで、図１０（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００７２】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域１４５〜１４９、１５３、１５６にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００７３】
また、第１の層間絶縁膜１５９を形成する前に活性化処理を行っても良い。ただし、１２９〜１３４に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００７４】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００７５】
また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で４１０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。
【００７６】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００７７】
次いで、第１の層間絶縁膜１５９上に有機絶縁物材料から成る第２の層間絶縁膜１６０を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、ソース配線１３４に達するコンタクトホールと各不純物領域１４５、１４７、１４８、１５３、１５６に達するコンタクトホールを形成するためのパターニングを行う。
【００７８】
そして、駆動回路４０６において、第１の不純物領域または第４の不純物領域とそれぞれ電気的に接続する配線１６１〜１６６を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００７９】
また、画素部４０７においては、画素電極１６９、ゲート配線１６８、接続電極１６７を形成する。（図１１）この接続電極１６７によりソース配線１３４は、画素ＴＦＴ４０４と電気的な接続が形成される。また、ゲート配線１６８は、第１の電極（第２の形状の導電層１３３）と電気的な接続が形成される。また、画素電極１６９は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極１６９としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００８０】
なお、図１１と図３は対応しており、同じ符号を用いている。図３に示すように、画素部４０７では、凸部７０１、凸部７０２により表面に凸凹を有する画素電極１６９を形成することができた。画素電極１６９の表面に形成された凸凹の凸部における曲率半径は、０．１〜４μｍ、好ましくは０．２〜２μｍとする。
【００８１】
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｐチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有する画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００８２】
駆動回路４０６のｎチャネル型ＴＦＴ４０１はチャネル形成領域１７０、ゲート電極を形成する第２の形状の導電層１２９と重なる第３の不純物領域１４０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３５（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４５を有している。ｐチャネル型ＴＦＴ４０２にはチャネル形成領域１７１、ゲート電極を形成する第２の形状の導電層１３０と重なる第４の不純物領域１５５、ゲート電極の外側に形成される第４の不純物領域１５４、ソース領域またはドレイン領域として機能する第４の不純物領域１５３を有している。ｎチャネル型ＴＦＴ４０３にはチャネル形成領域１７２、ゲート電極を形成する第２の形状の導電層１３１と重なる第３の不純物領域１４２（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３７（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４７を有している。
【００８３】
画素部の画素ＴＦＴ４０４にはチャネル形成領域１７３、ゲート電極を形成する第２の形状の導電層１３２と重なる第３の不純物領域１４３（ＧＯＬＤ領域）
、ゲート電極の外側に形成される第２の不純物領域１３８（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４８を有している。また、保持容量４０５の一方の電極として機能する半導体層１５６〜１５８には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量４０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極１３３と、半導体層１５６〜１５８とで形成している。
【００８４】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００８５】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図５に示す。なお、図９〜図１１に対応する部分には同じ符号を用いている。図１１中の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１１中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００８６】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（半導体層パターンマスク、第１配線パターンマスク（第１の電極１３２、第２の電極１３３、ソース配線１３４を含む）、ｐ型ＴＦＴのソース領域及びドレイン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第２配線パターンマスク（画素電極１６９、接続電極１６７、ゲート配線１６８を含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【実施例２】
【００８７】
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図４を用いる。
【００８８】
まず、実施例１に従い、図３の状態のアクティブマトリクス基板を得た後、図４のアクティブマトリクス基板上に配向膜４０８を形成しラビング処理を行う。
なお、本実施例では配向膜４０８を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８９】
次いで、対向基板４１０を用意する。実施例１に従い、対向基板４１０上に着色層４１１、４１２、平坦化膜４１３を形成する。赤色の着色層４１１と青色の着色層４１２とを一部重ねて、第２遮光部を形成する。なお、図４では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【００９０】
次いで、対向電極４１４を画素部に形成し、対向基板の全面に配向膜４１５を形成し、ラビング処理を施した。
【００９１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料４０９には公知の液晶材料を用いれば良い。このようにして図４に示すアクティブマトリクス型液晶表示装置が完成する。
【００９２】
本実施例では、実施例１に示す基板を用いている。従って、実施例１の画素部の上面図を示す図５では、少なくともゲート配線１６８と画素電極１６９、１７７の間隙と、ゲート配線１６８と接続電極１６７の間隙と、接続電極１６７と画素電極１６９の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に第１遮光部と第２遮光部が重なるように対向基板を貼り合わせた。
【００９３】
なお、図１２に完成した液晶表示装置の画素部の一部を示す簡略図を示す。図１２では、鎖線で示した画素電極１６９上に着色層（Ｂ）１２が重なるように形成されている。また、画素電極１６９と隣り合う画素電極１７７との間は、第２遮光部１６で遮光されている。この第２遮光部１６は着色層（Ｂ）と着色層（Ｒ）とを重ねて形成されている。また、この第２遮光部１６は隣りの画素（Ｒ）の画素ＴＦＴも遮光している。また、点線で示したソース配線１３４上には着色層（Ｂ）１２の端部と着色層（Ｇ）１１の端部とが形成されている。また、第１遮光部１５は着色層（Ｇ）と着色層（Ｒ）とを重ねて形成されている。また、図１２では、ソース配線と重なる着色層（Ｂ）の端部と着色層（Ｇ）の端部とが接するようにパターニングを行った。また、同様にソース配線と重なる着色層（Ｒ）
の端部と着色層（Ｇ）の端部とが接するようにパターニングを行った。
【００９４】
このように、ブラックマスクを形成することなく、各画素間の隙間を第１遮光部１５もしくは第２遮光部１６で遮光することによって工程数の低減を可能とした。
【実施例３】
【００９５】
実施例２を用いて得られたアクティブマトリクス型液晶表示装置（図４）の構成を図７の上面図を用いて説明する。なお、図４と対応する部分には同じ符号を用いた。
【００９６】
図７で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２０３、外部入力端子と各回路の入力部までを接続する配線２０４などが形成されたアクティブマトリクス基板２０１と、着色層などが形成された対向基板２０２とがシール材２００を介して貼り合わされている。
【００９７】
ゲート配線側駆動回路２０５とソース配線側駆動回路２０６の上面には対向基板側に赤色の着色層と青色の着色層を積層させた遮光部２０７が形成されている。また、画素部４０７上の対向基板側に形成された着色層２０８は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層が各画素に対応して設けられている。実際の表示に際しては、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９８】
また、図８（Ａ）は、図７で示す外部入力端子２０３のＥ−Ｅ'線に対する断面図を示している。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を低減し、断線による不良を防止するために画素電極と同じ層で形成される配線２０９によって層間絶縁膜２１０を介してゲート配線と同じ層で形成される配線２１１と接続する。
【００９９】
また、外部入力端子にはベースフィルム２１２と配線２１３から成るＦＰＣが異方性導電性樹脂２１４で貼り合わされている。さらに補強板２１５で機械的強度を高めている。
【０１００】
図８（Ｂ）は、その詳細図を示し、図８（Ａ）で示す外部入力端子の断面図を示している。アクティブマトリクス基板側に設けられる外部入力端子が第１の電極及びソース配線と同じ層で形成される配線２１１と、画素電極と同じ層で形成される配線２０９とから形成されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例えば、第１の電極及びソース配線と同じ層で形成される配線２１１で形成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同じ層で形成される配線２０９は、Ｔｉ膜２０９ａ、合金膜（ＡｌとＴｉとの合金膜）２０９ｂの２層構造で形成されている。ＦＰＣはベースフィルム２１２と配線２１３から形成され、この配線２１３と画素電極と同じ層で形成される配線２０９とは、熱硬化型の接着剤２１４とその中に分散している導電性粒子２１６とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構造を形成している。
【０１０１】
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子機器の表示部として用いることができる。
【実施例４】
【０１０２】
本実施例では、実施例２に示した例、即ち対向基板に設けられた着色層の配置（図１２）を詳細に示す。
【０１０３】
図１３（Ａ）は、適宜、３色の着色層１１〜１３を形成して、第１の遮光部１５、第２の遮光部１６、及び画素開口部１７〜１９を構成した一例を示している。一般に、着色層は顔料を分散した有機感光材料からなるカラーレジストを用いて形成される。
【０１０４】
第１の遮光部１５及び第２の遮光部１６は、各画素の間隙を遮光するように形成する。従って、入射光は第１の遮光部１５及び第２の遮光部１６により吸収され観察者には、ほぼ黒色として認識される。また、第１の遮光部１５及び第２の遮光部１６は、素子基板の画素ＴＦＴ（ここでは図示しない）と重なるよう形成され、画素ＴＦＴを外部の光から保護する役目を果たしている。
【０１０５】
第１の遮光部１５は、緑色の着色層１１と赤色の着色層１３とを積層して形成する。赤色の着色層１３は、格子状にパターニングする。なお、緑色の着色層１１は、従来と同じ形状（ストライプ状）にパターニングする。
【０１０６】
また、第２の遮光部１６は、青色の着色層１２と赤色の着色層１３とを積層して形成する。なお、青色の着色層１２は、隣り合う赤色の着色層１３と一部重なるような形状にパターニングしている。
【０１０７】
なお、図１３（Ｂ）は、図１３（Ａ）中における第１の遮光部及び第２の遮光部を鎖線（Ａ１−Ａ１’）で切断した断面構造を示している。図１３（Ｂ）に示すように、対向基板１０上の着色層１１、１２を覆って着色層１３が積層されており、さらに、平坦化膜１４で着色層１３を覆っている。
【０１０８】
また、緑色の着色層１１と赤色の着色層１３との積層膜（第１の遮光部１５）
、青色の着色層１２と赤色の着色層１３とを積層膜（第２の遮光部１６）、緑色の着色層と青色の着色層との積層膜について、それぞれの反射率を図２９に示した。
【０１０９】
図２９に示すようにＲ＋Ｂ＋Ａｌ（第２の遮光部１６に相当）は４００〜４５０ｎｍの波長域で約３５％の反射率となり、十分に遮光マスクとして機能する。
また、Ｒ＋Ｇ＋Ａｌ（第１の遮光部１５に相当）は５７０ｎｍ付近で約５０％の反射率を有しているものの十分に遮光マスクとして機能する。
【０１１０】
また、ＴＦＴの活性層を形成する非単結晶珪素膜は、５００ｎｍの波長域の光を吸収しやすい傾向が見られる。この５００ｎｍの波長域において、上記第１の遮光部１５及び第２の遮光部１６は、反射率を１０％以下に抑えることができるため、光によるＴＦＴの劣化を抑えることができる。
【０１１１】
このように本実施例では２層の着色層からなる積層膜（Ｒ＋ＢあるいはＲ＋Ｇ）で遮光マスクを形成することを特徴としている。結果として、ブラックマトリクスを形成する工程を省略することができ、工程数が低減した。
【０１１２】
なお、画素開口部においては、図３０に示した従来例（単層での反射率）と同様に、青色の着色層は４５０ｎｍ付近で９０％を越える反射率を示している。また、緑色の着色層は５３０ｎｍ付近で９０％を越える反射率を示している。また、赤色の着色層は６００〜８００ｎｍで９０％を越える反射率を示している。
【０１１３】
ただし、図１３（Ｂ）に示した断面図は一例であって、特に限定されず、例えば、最初に着色層（Ｒ）を形成した後、着色層（Ｂ）と着色層（Ｇ）を積層しても良いし、最初に着色層（Ｇ）を形成した後、着色層（Ｒ）を形成し、次いで着色層（Ｂ）を積層しても良いし、最初に着色層（Ｂ）を形成した後、着色層（Ｒ）を形成し、次いで着色層（Ｇ）を積層しても良い。
【０１１４】
また、画素電極間における配線と画素電極と着色層との位置関係を図１４に示す。図１４（Ａ）は、画素電極５１と画素電極５２との間を遮光するように、ソース配線５０上方で着色層（Ｂ）５８と着色層（Ｒ）５９との端面が接しており、その接面がソース配線上に存在している例を示した。なお、図１４（Ａ）中において５３、５５は配向膜、５４は液晶、５６は対向電極、５７は平坦化膜である。
【０１１５】
なお、図１４（Ａ）に示した例に限定されることなく、着色層のパターニング時のずれを考慮して図１４（Ｂ）や図１４（Ｃ）に示すような構造としてもよい。図１４（Ｂ）は、画素電極６１と画素電極６２との間を遮光するように、ソース配線６０上方で着色層（Ｂ）６８の端部と一部が重なるように着色層（Ｒ）６９を形成している例である。また、図１４（Ｃ）は、画素電極７１と画素電極７２との間を遮光するように、ソース配線７０上方で着色層（Ｂ）７８と着色層（Ｒ）７９とが互いに接しないよう形成している例である。
【実施例５】
【０１１６】
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図１５〜１７を用いて説明する。実施例１では自己整合的にｎ型を付与する不純物元素を添加して不純物領域を形成したが、本実施例ではマスク数を１枚増やしてｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することを特徴としている。
【０１１７】
なお、その他の構成については実施例１において既に述べているので、詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１１８】
まず、実施例１に従って図９（Ａ）と同じ状態を得る。図９（Ａ）に対応する図面が図１５（Ａ）であり、同一の符号を用いた。なお、図１５（Ａ）と図１８（Ａ）は対応しており、同じ符号を用いている。図１８（Ａ）に示すように、画素部８０３では、半導体層１０５と同時に半導体層６００ａ、６００ｂを形成する。
【０１１９】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク６０１〜６０７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。本実施例ではＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合したエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１２０】
上記第１のエッチング処理により、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうしてＷ膜及びＴａＮ膜をエッチングして、第１の形状の導電層６０８〜６１３（第１の導電層６０８ａ〜６１３ａと第２の導電層６０８ｂ〜６１３ｂ）を形成する。６１４はゲート絶縁膜であり、第１の形状の導電層６０８〜６１３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。（図１５（Ｂ））
【０１２１】
なお、図１５（Ｂ）と図１８（Ｂ）は対応しており、同じ符号を用いている。
図１８（Ｂ）に示すように、画素部８０３では、第１の形状の導電層６１１と同時に、レジストからなるマスク９０２ａ〜ｄを用いて第１の形状の導電層９０３〜９０６を形成する。
【０１２２】
次いで、レジストからなるマスク６０１〜６０７を除去せずに第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）
電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。
このエッチング条件によりＷ膜をエッチングする。
【０１２３】
上記第２のエッチング処理によりＷ膜を異方性エッチングし、かつ、第１の導電層であるＴａＮ膜がＷ膜より遅いエッチング速度でわずかにエッチングされ、第２の形状の導電層６１５〜６２０（第１の導電層６１５ａ〜６２０ａと第２の導電層６１５ｂ〜６２０ｂ）を形成する。６２１はゲート絶縁膜であり、第２の形状の導電層６１５〜６２０で覆われない領域は、エッチングされて薄くなった。
【０１２４】
次いで、第１のドーピング処理を行う。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。この場合、高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。例えば、加速電圧を７０〜１２０ｋｅＶとし、不純物領域（Ａ）６２２〜６２６を形成する。（図１５（Ｃ））ドーピングは、第２の形状の導電層６１５〜６１９を不純物元素に対するマスクとして用い、第２の導電層６１５ａ〜６１９ａのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。こうして、自己整合的に形成された不純物領域（Ａ）６２２〜６２６のうち、導電層６１５〜６１９と重なる不純物領域が６２２ｂ、６２３ｂ、６２４ｂ、６２５ｂ、６２６ｂであり、導電層６１５〜６１９と重ならない不純物領域が６２２ａ、６２３ａ、６２４ａ、６２５ａ、６２６ａである。
【０１２５】
なお、図１５（Ｃ）と図１８（Ｃ）は対応しており、同じ符号を用いている。
図１８（Ｃ）に示すように、画素部８０３では、第２の形状の導電層６１８と同時に、第２の形状の導電層９０７〜９１０を形成する。また、図１８（Ｃ）に示すように、画素部８０３では、不純物領域（Ａ）９１１が形成される。
【０１２６】
次いで、レジストからなるマスクを除去した後、導電層６１５〜６１９をマスクとして用い、ゲート絶縁膜６２１を選択的に除去して絶縁層６２７ａ、６２７ｂ、６２７ｃを形成する。また、絶縁層６２７ａ、６２７ｂ、６２７ｃを形成すると同時に第２の形状の導電層６１５〜６１９の形成に使用したレジストマスクを除去してもよい。（図１５（Ｄ））
【０１２７】
なお、図１５（Ｄ）と図１８（Ｄ）は対応しており、同じ符号を用いている。
【０１２８】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク６２８、６２９を形成した後、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素を半導体層にドーピングする。不純物領域（Ｂ）６３０〜６３４には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。（図１６（Ａ））
【０１２９】
なお、図１６（Ａ）と図１９（Ａ）は対応しており、同じ符号を用いている。
【０１３０】
こうして、ｎチャネル型ＴＦＴのソース領域またはドレイン領域となる不純物領域（Ｂ）６３０、６３２、６３３を形成することができた。また、画素部において、導電層６１８と重なる不純物領域（Ａ）６２５ｂと不純物領域６３３との間には、導電層６１８と重ならない領域６３６が形成される。この領域６３６はｎチャネル型ＴＦＴのＬＤＤ領域として機能する。また、不純物領域（Ｂ）６３１、６３４に添加された不純物元素は、後のゲッタリング工程で主にチャネル形成領域となる半導体層中のニッケル濃度を低減させるために添加する。
【０１３１】
そして、実施例１と同様にレジストからなるマスク６２８、６２９を除去した後、新たにレジストからなるマスク６３７〜６３９を形成して、第３のドーピング処理を行う。（図１６（Ｂ））
【０１３２】
なお、図１６（Ｂ）と図１９（Ｂ）は対応しており、同じ符号を用いている。
【０１３３】
この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域（Ｃ）６４０〜６４４を形成する。第２の導電層６１６、６１９を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域（Ｃ）を形成する。本実施例では、不純物領域（Ｃ）６４０〜６４４はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。また、実施例１と同様に、不純物領域（Ｃ）６４０〜６４４にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１３４】
次いで、実施例１と同様にレジストからなるマスク６３７〜６３９を除去し、全面を覆う第１の層間絶縁膜６４５を形成する。この第１の層間絶縁膜６４５としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。
【０１３５】
次いで、図１６（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１３６】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域（Ｂ）６３０〜６３４にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３７】
なお、図１６（Ｃ）と図１９（Ｃ）は対応しており、同じ符号を用いている。
【０１３８】
また、第１の層間絶縁膜６４５を形成する前に活性化処理を行っても良い。ただし、第２の形状の導電層６１５〜６１９に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１３９】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層６１５〜６１８がゲート電極として機能する。また、６２０はソース配線、６１９は保持容量を形成するための第２の電極として機能する。
【０１４０】
さらに、３％の水素を含む窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。また、３〜１００％の水素を含む雰囲気中で熱処理を行ってもよい。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１４１】
また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で４１０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。
【０１４２】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１４３】
次いで、第１の層間絶縁膜６４５上に有機樹脂材料から成る第２の層間絶縁膜６４６を形成する。本実施例では有機樹脂材料を用いたが、特に限定されず、シリコンを含む絶縁膜（酸化窒化珪素膜、酸化珪素膜、窒化珪素膜等）を単層または積層構造として用いてもよい。次いで、ソース配線１３４に達するコンタクトホールと各不純物領域（Ｂ）及び（Ｃ）６３０、６３２、６３３、６４０、６４３に達するコンタクトホールを形成するためのパターニングを行う。
【０１４４】
そして、駆動回路において、不純物領域（Ｂ）または不純物領域（Ｃ）とそれぞれ電気的に接続する配線６４７〜６５２を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【０１４５】
また、画素部においては、画素電極６５６、ゲート配線６５４、接続電極６５３を形成する。（図１７）この接続電極６５３によりソース配線６２０は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線６５４は、第１の電極（第２の形状の導電層６１８）と電気的な接続が形成される。また、画素電極６５６は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層６４３と電気的な接続が形成される。
【０１４６】
以上の様にして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上、アクティブマトリクス基板と呼ぶ。
【０１４７】
駆動回路のｎチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１５と重なる不純物領域（Ａ）６２２ｂ（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３０を有している。また、ｐチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１６と重なる不純物領域（Ｃ）６４２、ソース領域またはドレイン領域として機能する不純物領域（Ｃ）６４０を有している。また、ｎチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１７と重なる不純物領域（Ａ）６２４ｂ（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３２を有している。
【０１４８】
画素部の画素ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１８と重なる不純物領域（Ａ）６２５ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域６３６（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３３を有している。また、保持容量の一方の電極として機能する半導体層６４３、６４４には不純物領域（Ｃ）と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量は、絶縁層６２７ｃ（ゲート絶縁膜と同一膜）を誘電体として、第２の電極６１９と、半導体層６４３、６４４とで形成している。
【０１４９】
また、本実施例で作製したアクティブマトリクス基板を用いて実施例２の工程に従えば、図２０に示す液晶表示装置が得られる。図２０に示すように、画素部８０３に高さの異なる凸部９００、９０１が形成された。凸部９００、９０１は、マスク数を増やすことなく形成することができる。図２０では、半導体層のパターニングの際、凸部９０１において半導体層を形成しないマスクを用いたため、凸部９０１の高さは凸部９００よりも半導体層の膜厚分、低くなっている。
【０１５０】
こうすることにより、作製工程数を増やすことなく、画素電極の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１５１】
なお、本実施例は実施例１乃至４のいずれとも組み合わせることが可能である。
【実施例６】
【０１５２】
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図２１、図２２を用いて説明する。実施例１とは、ゲート電極の作製方法とドーピング順序等が異なっているが、活性化処理以降の工程は同一である。
【０１５３】
まず、実施例１に従って、第１のエッチング処理を行った後、第１のドーピング処理を行って、図９（Ｂ）の状態を得る。図２１（Ａ）は、図９（Ｂ）と同一であり、同じ符号を用いている。
【０１５４】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層７０１ｂ〜７０６ｂを形成する。一方、第１の導電層１１７ａ〜１２２ａは、ほとんどエッチングされず、第１の導電層７０１ａ〜７０６ａを形成する。次いで、第２のドーピング処理を行って図２１（Ｂ）の状態を得る。ドーピングは第１の導電層７０１ａ〜７０６ａを不純物元素に対するマスクとして用い、第２の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。こうして、第２の導電層と重なる不純物領域７０７〜７１１を形成する。この不純物領域へ添加されたリン（Ｐ）の濃度は、第２の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第２の導電層のテーパー部と重なる半導体層において、第２の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、第１の不純物領域１２３〜１２７にも不純物元素が添加され、不純物領域７１２〜７１６を形成する。
【０１５５】
次いで、レジストからなるマスクを除去せずに第３のエッチング処理を行う。
この第３のエッチング処理では第２の導電層のテーパー部を部分的にエッチングして、半導体層と重なる領域を縮小するために行われる。第３のエッチングは、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチングにより、第２の導電層７１７〜７２２が形成される。この時、同時に絶縁膜１１６もエッチングされて、絶縁膜７２３が形成される。
【０１５６】
上記第３のエッチングによって、第２の導電層７１７〜７２２と重ならない不純物領域（ＬＤＤ領域）７０７ａ〜７１１ａが形成される。なお、不純物領域（ＧＯＬＤ領域）７０７ｂ〜７１１ｂは、第２の導電層７１７〜７２１と重なったままである。
【０１５７】
このようにすることで、本実施例は、実施例１と比較して、第２の導電層７１７〜７２１と重なる不純物領域（ＧＯＬＤ領域）７０７ｂ〜７１１ｂにおける不純物濃度と、第２の導電層７１７〜７２１と重ならない不純物領域（ＬＤＤ領域）７０７ａ〜７１１ａにおける不純物濃度との差を小さくすることができ、信頼性を向上させることができる。
【０１５８】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク７２４〜７２６を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域７２７〜７３２を形成する。第１の導電層７０１ｂ〜７０５ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域７２７〜７３２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク７２４〜７２６で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域７２７〜７３２にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、実施例１とよりも不純物元素（ボロン）を添加しやすい利点を有している。
【０１５９】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【０１６０】
次いで、レジストからなるマスク７２４〜７２６を除去して第１の層間絶縁膜７３３を形成する。この第１の層間絶縁膜７３３としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜７３３は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１６１】
次いで、図２２（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１６２】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域７１２〜７１６、７２７、７３０にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１６３】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１６４】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１６５】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１６６】
以降の工程は実施例１とほぼ同一であり、実施例１に従って、第２の層間絶縁膜、各半導体層に接続される配線等を形成し、図２２（Ｃ）の状態を得ることができる。
【０１６７】
また、本実施例で作製したアクティブマトリクス基板を用いて実施例２の工程に従えば、液晶表示装置が得られる。
【０１６８】
なお、図２１、図２２では駆動回路と画素部のＴＦＴ及び保持容量の形成についての作製工程であるが、マスクを適宜変更すれば、実施例１に示したように画素部に凸部を形成し、画素電極の表面に凸凹を形成することができる。
【０１６９】
なお、本実施例は実施例１乃至４のいずれとも組み合わせることが可能である。
【実施例７】
【０１７０】
実施例１、実施例５、実施例６ではトップゲート型のＴＦＴ作製と同時に形成される凸部を用いた画素電極の作製例を示したが、本実施例では図２３、図２４を用いて、逆スタガ型のＴＦＴ作製と同時に形成される凸部を用いた画素電極の作製例について示す。
【０１７１】
まず、第１のマスク（フォトマスク１枚目）でゲート配線１０００を形成する。この時、表示領域となる領域にゲート配線と同じ材料で金属層１００１を形成する。
【０１７２】
次いで、ゲート配線１０００及び金属層１００１を覆って、絶縁膜（ゲート絶縁膜）１００２、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜を順次、積層形成する。なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、ｎ型を付与する不純物元素を含む非晶質半導体膜に代えてｎ型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。
【０１７３】
次いで、第２のマスク（フォトマスク２枚目）で上記第１の導電膜をパターニングして第１の導電膜からなる配線（後にソース配線及び電極（ドレイン電極）
となる）を形成し、上記第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、上記第１の非晶質半導体膜をパターニングして第１の非晶質半導体膜を形成する。また、金属層１００１上にも同様にして、第１の非晶質半導体膜とｎ型を付与する不純物元素を含む第２の非晶質半導体膜と上記第１の導電膜とを残すようにパターニングする。このパターニングでは、後に形成される第２の導電膜のカバレッジを良好なものとするため、図２３に示すように端部が階段状になるようなエッチングとした。
【０１７４】
また、金属層１００１及びその上に形成される積層物（凸部）の形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図６（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、金属層１００１及びその上に形成される積層物（凸部）を規則的に配置しても不規則に配置してもよい。また、金属層１００１及びその上に形成される積層物（凸部）の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍである。
【０１７５】
次いで、端子部において、シャドーマスクを用いてレジストマスクを形成し、端子部のパッド部分を覆っている絶縁膜１００２を選択的に除去した後、レジストマスクを除去する。また、シャドーマスクに代えてスクリーン印刷法によりレジストマスクを形成してエッチングマスクとしてもよい。
【０１７６】
その後、全面に第２の導電膜を成膜する。なお、第２の導電膜としては、反射性を有する導電膜、例えばＡｌまたはＡｇからなる材料膜を用いる。
【０１７７】
次いで、第３のマスク（フォトマスク３枚目）で上記第２の導電膜をパターニングして第２の導電膜からなる画素電極１００４を形成し、上記配線をパターニングしてソース配線１００３及び電極（ドレイン電極）１００９を形成し、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域１００８及びドレイン領域１００９を形成し、上記第１の非晶質半導体膜を一部除去して第１の非晶質半導体膜１００６を形成する。
【０１７８】
次いで、配向膜１００５を形成し、ラビング処理を行った。
【０１７９】
このような構成とすることで、画素ＴＦＴ部を作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。
【０１８０】
加えて、このような構成とすることで、金属層１００１上に形成された絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜からなる積層物（凸部）により凸凹を有し、この凸凹を覆って画素電極１００４が形成されるので、作製工程数を増やすことなく、画素電極１００４の表面に凹凸を持たせて光散乱性を図ることができる。
【０１８１】
次いで、実施例２に示した対向基板を用意する。図２３において、１０１０は対向基板であり、実施例２に従い、対向基板１０１０上に着色層１０１１、１０１２、平坦化膜１０１３を形成する。赤色の着色層１０１１と青色の着色層１０１２とを一部重ねて、第２遮光部を形成する。なお、図２３では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【０１８２】
次いで、対向電極１０１４を画素部に形成し、対向基板の全面に配向膜１０１５を形成し、ラビング処理を施した。
【０１８３】
また、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１０１６を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１０１６には公知の液晶材料を用いれば良い。このようにして図２３に示すアクティブマトリクス型液晶表示装置が完成する。
【０１８４】
図２４はアクティブマトリクス基板の画素部と端子部の配置を説明する図である。基板１１１０上には画素部１１１１が設けられ、画素部にはゲート配線１１０８とソース配線１１０７が交差して形成され、これに接続するｎチャネル型ＴＦＴ１１０１が各画素に対応して設けられている。ｎチャネル型ＴＦＴ１１０１のドレイン側には画素電極１００４及び保持容量１１０２が接続し、保持容量１１０２のもう一方の端子は容量配線１１０９に接続している。ｎチャネル型ＴＦＴ１１０１と保持容量１１０２の構造は図２３で示すｎチャネル型ＴＦＴまたは保持容量と同じものとする。
【０１８５】
基板の一方の端部には、走査信号を入力する入力端子部１１０５が形成され、接続配線１１０６によってゲート配線１１０８に接続している。また、他の端部には画像信号を入力する入力端子部１１０３が形成され、接続配線２０４によってソース配線１１０７に接続している。ゲート配線１１０８、ソース配線１１０７、容量配線１１０９は画素密度に応じて複数本設けられるものである。また、画像信号を入力する入力端子部１１１２と接続配線１１１３を設け、入力端子部１１０３と交互にソース配線と接続させても良い。入力端子部１１０３、１１０５、１１１２はそれぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【０１８６】
なお、本実施例は実施例２または実施例４と組み合わせることができる。
【実施例８】
【０１８７】
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例７と異なる点についてのみ以下に説明する。なお、図２３に対応する部分には同じ符号を用いた。
【０１８８】
本実施例は、図２５に示すように、高さの異なる凸部１２０１、１２０２を形成した例である。
【０１８９】
凸部１２０１、１２０２は、マスク数を増やすことなく実施例７のマスクを変更することにより形成することができる。本実施例では、図２５に示すように、ゲート電極のパターニングの際、凸部１２０２において金属層を形成しないマスクを用いたため、凸部１２０２の高さは凸部１２０１よりも金属層の膜厚分、低くなっている。本実施例では実施例７で使用した金属層のパターニングで使用するマスクを変更し、高さの異なる２種類の凸部１２０１、１２０２を表示領域となる箇所にランダムに形成した。
【０１９０】
こうすることにより、作製工程数を増やすことなく、画素電極１２００の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１９１】
なお、本実施例は、実施例２または実施例４と組み合わせることができる。
【実施例９】
【０１９２】
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例７と異なる点についてのみ以下に説明する。
【０１９３】
本実施例は、図２６に示すように、金属層１３０１ａ、１３０１ｂを形成し、絶縁膜１３０２を形成した後、絶縁膜１３０２上に金属層１３０１ａ、１３０１ｂとは異なるピッチで第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜からなる積層物１３０３を形成した例である。
【０１９４】
金属層１３０１ａ、１３０１ｂは、マスク数を増やすことなく実施例７のマスクを変更することにより形成することができる。実施例７のゲート電極１３００形成時の第１のマスクを変更して金属層１３０１ａ、１３０１ｂを形成する。さらに実施例７の第２のマスクを変更して、積層物１３０３を形成する。
【０１９５】
こうすることにより、作製工程数を増やすことなく、画素電極１３０４の表面に形成される凹凸の大きさを異ならせるとともに、配置をランダムにすることができ、さらに反射光を散乱させることができる。
【０１９６】
なお、本実施例は、実施例２、実施例４、実施例７、または実施例８と組み合わせることができる。
【実施例１０】
【０１９７】
上記各実施例１乃至９のいずれか一を実施して形成されたＴＦＴ及びアクティブマトリクス基板は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１９８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２７及び図２８に示す。
【０１９９】
図２７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０２００】
図２７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０２０１】
図２７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０２０２】
図２７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０２０３】
図２７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
【０２０４】
図２７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０２０５】
図２８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４に適用することができる。
【０２０６】
図２８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０２０７】
図２８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０２０８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【技術分野】
【０００１】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
液晶表示装置において、高品位な画像を得るために、画素電極をマトリクス状に配置し、画素電極の各々に接続するスイッチング素子としてＴＦＴを用いたアクティブマトリクス型液晶表示装置が注目を集めている。
【０００５】
アクティブマトリクス型液晶表示装置には大きく分けて透過型と反射型の二種類のタイプが知られている。
【０００６】
特に、反射型の液晶表示装置は、透過型の液晶表示装置と比較して、バックライトを使用しないため、消費電力が少ないといった長所を有しており、モバイルコンピュータやビデオカメラ用の直視型表示ディスプレイとしての需要が高まっている。
【０００７】
なお、反射型の液晶表示装置は、液晶の光学変調作用を利用して、入射光が画素電極で反射して装置外部に出力される状態と、入射光が装置外部に出力されない状態とを選択し、明と暗の表示を行わせ、さらにそれらを組み合わせることで、画像表示を行うものである。一般に反射型の液晶表示装置における画素電極は、アルミニウム等の光反射率の高い金属材料からなり、薄膜トランジスタ（以下、ＴＦＴと呼ぶ）等のスイッチング素子に電気的に接続している。
【０００８】
また、液晶表示装置においては、アモルファスシリコンまたはポリシリコンを半導体としたＴＦＴをマトリクス状に配置して、各ＴＦＴに接続された画素電極とソース線とゲート線とがそれぞれ形成された素子基板と、これに対向配置された対向電極を有する対向基板との間に液晶材料が挟持されている。また、カラー表示するためのカラーフィルタは対向基板に貼りつけられている。そして、素子基板と対向基板にそれぞれ光シャッタとして偏光板を配置し、カラー画像を表示している。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
反射型の液晶表示装置において、従来では、画素電極を形成した後、サンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させていた。
【００１０】
本発明では、工程を増やすことなく、反射電極の鏡面反射を防ぐ凸凹を形成する。
【課題を解決するための手段】
【００１１】
本発明では、反射型の液晶表示装置の作製方法において、画素電極の表面に凹凸を持たせて光散乱性を図るための凸部の形成をＴＦＴの形成と同じフォトマスクで行うことを特徴とする。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ける。そして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【００１２】
本明細書で開示する発明の構成は、 絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、 前記絶縁表面上に複数の凸部と、 前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、 前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表面を有する画素電極と、を有することを特徴とする半導体装置である。
【００１３】
また、少なくともＴＦＴのゲート電極を覆う絶縁膜を形成し、該絶縁膜と覆われていない凸部と接して画素電極を形成してもよく、他の発明の構成は、 絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、 前記絶縁表面上に複数の凸部と、 前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記ＴＦＴと電気的に接続された画素電極と、を有することを特徴とする半導体装置である。
【００１４】
上記各構成において、前記凸部は、前記ＴＦＴの半導体層と同じ材料で形成された材料層と、前記ＴＦＴの絶縁膜と同じ材料で形成された材料層と、前記ＴＦＴのゲート電極と同じ材料で形成された材料層との積層物であることを特徴としている。
【００１５】
また、上記各構成において、前記凸部は、前記ＴＦＴの絶縁膜と同じ材料で形成された材料層と、前記ＴＦＴのゲート電極と同じ材料で形成された材料層との積層物であることを特徴としている。
【００１６】
また、半導体層上の絶縁膜上に凸部を形成し、該凸部を覆う層間絶縁膜を形成して、該層間絶縁膜の表面の凹凸に沿った凸凹の表面を有する画素電極を形成してもよく、他の発明の構成は、 絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、 前記絶縁膜上に複数の凸部と、 前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、 前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表面を有する画素電極と、を有することを特徴とする半導体装置である。
【００１７】
また、半導体層上の絶縁膜上に凸部を形成し、該凸部に接して凸凹の表面を有する画素電極を形成してもよく、他の発明の構成は、 絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、 前記絶縁膜上に複数の凸部と、 前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記ＴＦＴと電気的に接続された画素電極と、を有することを特徴とする半導体装置である。
【００１８】
また、上記各構成において、前記凸部は、前記ＴＦＴのゲート電極と同じ材料で形成された材料層であることを特徴としている。
【００１９】
また、上記各構成において、前記複数の凸部のうち、少なくとも高さが異なる凸部を有することを特徴としている。
【００２０】
また、上記各構成において、前記複数の凸部のうち、少なくとも構造が異なる凸部を有することを特徴としている。
【００２１】
また、上記各構成において、前記半導体装置は、前記画素電極がＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。
【００２２】
また、上記各構成において、第１の着色層と第２の着色層の積層からなる第１の遮光部と、 前記第１の着色層と第３の着色層の積層からなる第２の遮光部とを有し、 前記第１の遮光部及び前記第２の遮光部は、任意の画素電極と、該画素電極と隣り合う画素電極との間に重なって形成されていることを特徴としている。
【００２３】
また、上記構成において、前記第１の遮光部の反射光量と前記第２の遮光部の反射光量は、それぞれ異なることを特徴としている。また、前記第１の着色層は赤色であることを特徴としている。また、前記第２の着色層は青色であることを特徴としている。また、前記第３の着色層は緑色であることを特徴としている。
また、前記第１の遮光部および前記第２の遮光部は、対向基板に設けられていることを特徴としている。
【００２４】
また、上記構造を実現するための発明の構成は、絶縁表面上に半導体層を形成する工程と、 前記半導体層上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に前記半導体層と重なる導電層を形成して、前記半導体層と前記第１の絶縁膜と前記導電層との積層構造からなる凸部を形成する工程と、 前記凸部を覆う第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に画素電極を形成する工程とを有し、 前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。こうして形成された凸部の一例が図２０中の凸部９００である。
【００２５】
また、上記構造を実現するための他の発明の構成は、 絶縁表面上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に導電層を形成して、前記第１の絶縁膜と前記導電層との積層構造からなる凸部を形成する工程と、 前記凸部を覆う第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に画素電極を形成する工程とを有し、 前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。こうして形成された凸部の一例が図２０中の凸部９０１であり、凸部を形成する第１の絶縁膜は導電層と同じ上面形状を有している。
【００２６】
また、上記構造を実現するための他の発明の構成は、 絶縁表面上に導電層を形成して、前記導電層からなる凸部を形成する工程と、 前記凸部を覆う絶縁膜を形成する工程と、 前記絶縁膜上に画素電極を形成する工程とを有し、 前記画素電極は前記凸部と重なり、表面に凸凹を有していることを特徴とする半導体装置の作製方法である。
【００２７】
また、上記本発明の作製方法において、前記半導体装置は、前記画素電極がＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜からなる反射型の液晶表示装置であることを特徴としている。
【００２８】
また、上記本発明の作製方法において、前記凸部と同じ工程でＴＦＴを形成することを特徴としている。
【００２９】
また、上記本発明の作製方法において、前記画素電極は、凸部と同じ工程で形成されたＴＦＴと接続していることを特徴としている。
【発明の効果】
【００３０】
本発明により、工程数を増加することなく表面に凸凹を有する画素電極を形成することができる。
【図面の簡単な説明】
【００３１】
【図１】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図２】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図３】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図４】アクティブマトリクス型液晶表示装置の断面構造を示す図。
【図５】画素上面図を示す図。
【図６】凸部の上面形状を示す図。
【図７】ＡＭ−ＬＣＤの外観を示す図。
【図８】ＡＭ−ＬＣＤの端子部を示す図。
【図９】ＡＭ−ＬＣＤの作製工程を示す図。
【図１０】ＡＭ−ＬＣＤの作製工程を示す図。
【図１１】ＡＭ−ＬＣＤの作製工程を示す図。
【図１２】着色層の配置の上面図を示す図。
【図１３】着色層の配置の上面図及び断面図を示す図。
【図１４】着色層の配置の断面図を示す図。
【図１５】ＡＭ−ＬＣＤの作製工程を示す図。
【図１６】ＡＭ−ＬＣＤの作製工程を示す図。
【図１７】ＡＭ−ＬＣＤの作製工程を示す図。
【図１８】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図１９】ＡＭ−ＬＣＤ（画素部）の作製工程を示す図。
【図２０】アクティブマトリクス型液晶表示装置の断面構造を示す図。
【図２１】ＡＭ−ＬＣＤの作製工程を示す図。
【図２２】ＡＭ−ＬＣＤの作製工程を示す図。
【図２３】アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２４】アクティブマトリクス基板の画素部と端子部の配置を説明する図。
【図２５】アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２６】アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２７】電子機器の一例を示す図。
【図２８】電子機器の一例を示す図。
【図２９】積層した着色層の反射率を示す図。
【図３０】着色層の単層での反射率を示す図。
【発明を実施するための形態】
【００３２】
本願発明の実施形態について、以下に説明する。
【００３３】
図４に本発明の構成を示す。ここでは反射型の液晶表示装置を例にとり、以下に説明する。
【００３４】
本発明は、画素部４０７において、画素ＴＦＴと同時に凸部７０１、７０２を形成し、その上に形成される絶縁膜の表面を凹凸化させて、その上に形成する画素電極１６９の表面に凹凸部を持たせることを特徴としている。
【００３５】
この凸部７０１、７０２は、図１〜図３に示すように、半導体層の形成時のマスクパターンまたはゲート配線の形成時のマスクパターンを用いて形成する。凸部７０１、７０２は、フォトマスクを用いて作製すると再現性の高いものが得られる。また、ここでは、凸部７０１、７０２として、画素ＴＦＴの作製時に成膜された半導体膜、絶縁膜、導電膜とを積層した例を示したが、特に限定されることなく、これらの膜の単層または組み合わせた積層を用いることができる。例えば、半導体膜と絶縁膜との積層膜からなる凸部や導電膜からなる凸部を形成することができる。即ち、工程数を増加させることなく複数種類の高さを有する凸部を形成することができる。また、相互に近接する凸部は、それぞれ０．１μｍ以上、好ましくは１μｍ以上隔離されている。
【００３６】
なお、ここでは大きさの異なる凸部を形成した例を示したが、特に限定されない。なお、凸部の大きさはランダムであるほうが、より反射光を散乱させるため望ましい。例えば、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図６（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、凸部を規則的に配置しても不規則に配置してもよい。なお、凸部の配置は、画素部の表示領域となる画素電極の下方にあたる領域であれば特に限定されず、凸部の大きさ（上面から見た面積）も特に限定されないが１μｍ2〜４００μｍ2の範囲内、好ましくは２５〜１００μｍ2であればよい。
【００３７】
こうして形成された凸部７０１、７０２を覆う絶縁膜は、表面に凸凹が形成され、その上に形成される画素電極１６９の表面も凸凹化される。この画素電極１６９の凸部の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍである。この画素電極１６９の表面に形成された凸凹によって、図４に示すように入射光を反射する際に光を散乱させることができた。
【００３８】
なお、絶縁膜としては、無機絶縁膜や有機樹脂膜を用いることができる。この絶縁膜の材料によって画素電極の凸凹の曲率を調節することも可能である。なお、この画素電極の凸部における曲率半径は、０．１〜４μｍ、好ましくは０．２〜２μｍである。また、絶縁膜として有機樹脂膜を用いる場合は、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、十分に凸部７０１、７０２の影響を受けて表面に凸凹が形成されるものを用いる。ただし、蒸発しにくい溶剤を用いれば、有機樹脂膜の粘度が低くても凸凹を形成することができる。
【００３９】
このようにして、本発明は、作製工程数を増やすことなく、表面に凸凹を有する画素電極１６９を形成することができる。
【００４０】
また、ここで示した例はトップゲート型のＴＦＴであるが、ボトムゲート型のＴＦＴにも適用することは可能である。
【００４１】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【００４２】
ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。ここでは、主に図９〜１１を用いて説明しながら、同時に図１〜図３で凸凹を有する反射電極の作製方法を説明する。なお、図１〜図３は画素部（画素ＴＦＴ、凸部、保持容量）についての作製工程図であり、図９〜図１１は、画素部（画素ＴＦＴ、保持容量）と駆動回路のＴＦＴについての作製工程図である。
【００４３】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００４４】
次いで、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００４５】
次いで、下地膜上に半導体層１０２〜１０６を形成する。半導体層１０２〜１０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０６を形成した。
【００４６】
また、半導体層１０２〜１０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００４７】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００４８】
次いで、半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４９】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５０】
次いで、図９（Ａ）に示すように、ゲート絶縁膜１０７上に膜厚２０〜１００ｎｍの第１の導電膜１０８と、膜厚１００〜４００ｎｍの第２の導電膜１０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０９を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または純度９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００５１】
なお、本実施例では、第１の導電膜１０８をＴａＮ、第２の導電膜１０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００５２】
なお、図９（Ａ）と図１（Ａ）は対応しており、同じ符号を用いている。図１（Ａ）に示すように、画素部４０７では、半導体層１０５と同時に半導体層３０１ａ〜３０１ｄを形成する。
【００５３】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１０〜１１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００５４】
この後、レジストからなるマスク１１０〜１１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５５】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１７〜１２２（第１の導電層１１７ａ〜１２２ａと第２の導電層１１７ｂ〜１２２ｂ）を形成する。１１６はゲート絶縁膜であり、第１の形状の導電層１１７〜１２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００５６】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図９（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１７〜１２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域１２３〜１２７が形成される。第１の不純物領域１２３〜１２７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００５７】
なお、図９（Ｂ）と図１（Ｂ）は対応しており、同じ符号を用いている。図１（Ｂ）に示すように、画素部４０７では、第１の形状の導電層１２０と同時に、レジストからなるマスク３０２ａ〜ｄを用いて第１の形状の導電層３０３〜３０６を形成する。
【００５８】
次に、レジストからなるマスクを除去せずに図９（Ｃ）に示すように第２のエッチング処理を行う。第２のエッチング処理では第３及び第４のエッチング条件で行う。第３のエッチング条件として、同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して約６０秒程度のエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べて低い自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第３のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【００５９】
この後、レジストからなるマスクを除去せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約２０秒程度のエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第４のエッチング条件によりＷ膜をエッチングする。
【００６０】
こうして、上記第３及び第４のエッチング条件によりＷ膜を異方性エッチングし、かつ、Ｗ膜より遅いエッチング速度でＴａＮ膜を異方性エッチングして第２の形状の導電層１２９〜１３４（第１の導電層１２９ａ〜１３４ａと第２の導電層１２９ｂ〜１３４ｂ）を形成する。１２８はゲート絶縁膜であり、第２の形状の導電層１２９〜１３４で覆われない領域は、エッチングされて、約１０〜２０nm程度の膜厚にまで薄くなった。
【００６１】
Ｗ膜やＴａＮ膜に対するＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化物はフッ素や塩素と反応しないため、さらにＴａＮ膜のエッチング速度は低下する。従って、Ｗ膜とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａＮ膜よりも大きくすることが可能となる。
【００６２】
なお、図９（Ｃ）と図１（Ｃ）は対応しており、同じ符号を用いている。図１（Ｃ）に示すように、画素部４０７では、第２の形状の導電層１３２と同時に、第２の形状の導電層３０７〜３１０を形成する。
【００６３】
次いで、レジストからなるマスクを除去した後、図１０（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。
例えば、加速電圧を７０〜１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、３．５×１０12atoms /cm2のドーズ量で行い、図９（Ｂ）で形成された第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層１２９ｂ〜１３３ｂを不純物元素に対するマスクとして用い、第２の導電層１２９ａ〜１３３ａのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。
【００６４】
なお、第２のドーピング処理の前に、レジストからなるマスクを除去してもよい。
【００６５】
こうして、第２の導電層１２９ａ〜１３３ａと重なる第３の不純物領域１４０〜１４４と、第１の不純物領域１４５〜１４９と第３の不純物領域との間の第２の不純物領域１３５〜１３９とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。なお、この第３の不純物領域１４０〜１４４において、少なくとも第２の形状の導電層１２９ａ〜１３３ａと重なった部分に含まれるｎ型を付与する不純物元素の濃度変化を有している。即ち、第３の不純物領域１４０〜１４４へ添加されるリン（Ｐ）の濃度は、第２の形状の導電層と重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。
【００６６】
なお、図１０（Ａ）と図２（Ａ）は対応しており、同じ符号を用いている。図２（Ａ）に示すように、画素部４０７では、第３の不純物領域３１１を形成する。
【００６７】
そして、新たにレジストからなるマスク１５０〜１５２を形成して図１０（Ｂ）に示すように、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域１５３〜１５８を形成する。第２の形状の導電層１３０、１３３を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第４の不純物領域を形成する。本実施例では、不純物領域１５３〜１５８はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク１５０〜１５２で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域１５３〜１５８にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００６８】
なお、図１０（Ｂ）と図２（Ｂ）は対応しており、同じ符号を用いている。図２（Ｂ）に示すように、画素部４０７では、半導体層３０１ａ〜ｄの領域もレジストからなるマスク１５２で覆われているが、特に限定されず、少なくとも画素ＴＦＴ（ｎチャネル型ＴＦＴ）の半導体層を覆えばよい。
【００６９】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層１２９〜１３２がゲート電極として機能する。また、１３４はソース配線、１３３は保持容量を形成するための第２の電極として機能する。
【００７０】
次いで、レジストからなるマスク１５０〜１５２を除去し、全面を覆う第１の層間絶縁膜１５９を形成する。この第１の層間絶縁膜１５９としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜１５９は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７１】
次いで、図１０（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００７２】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域１４５〜１４９、１５３、１５６にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００７３】
また、第１の層間絶縁膜１５９を形成する前に活性化処理を行っても良い。ただし、１２９〜１３４に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００７４】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００７５】
また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で４１０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。
【００７６】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００７７】
次いで、第１の層間絶縁膜１５９上に有機絶縁物材料から成る第２の層間絶縁膜１６０を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、ソース配線１３４に達するコンタクトホールと各不純物領域１４５、１４７、１４８、１５３、１５６に達するコンタクトホールを形成するためのパターニングを行う。
【００７８】
そして、駆動回路４０６において、第１の不純物領域または第４の不純物領域とそれぞれ電気的に接続する配線１６１〜１６６を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００７９】
また、画素部４０７においては、画素電極１６９、ゲート配線１６８、接続電極１６７を形成する。（図１１）この接続電極１６７によりソース配線１３４は、画素ＴＦＴ４０４と電気的な接続が形成される。また、ゲート配線１６８は、第１の電極（第２の形状の導電層１３３）と電気的な接続が形成される。また、画素電極１６９は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極１６９としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００８０】
なお、図１１と図３は対応しており、同じ符号を用いている。図３に示すように、画素部４０７では、凸部７０１、凸部７０２により表面に凸凹を有する画素電極１６９を形成することができた。画素電極１６９の表面に形成された凸凹の凸部における曲率半径は、０．１〜４μｍ、好ましくは０．２〜２μｍとする。
【００８１】
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｐチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有する画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００８２】
駆動回路４０６のｎチャネル型ＴＦＴ４０１はチャネル形成領域１７０、ゲート電極を形成する第２の形状の導電層１２９と重なる第３の不純物領域１４０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３５（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４５を有している。ｐチャネル型ＴＦＴ４０２にはチャネル形成領域１７１、ゲート電極を形成する第２の形状の導電層１３０と重なる第４の不純物領域１５５、ゲート電極の外側に形成される第４の不純物領域１５４、ソース領域またはドレイン領域として機能する第４の不純物領域１５３を有している。ｎチャネル型ＴＦＴ４０３にはチャネル形成領域１７２、ゲート電極を形成する第２の形状の導電層１３１と重なる第３の不純物領域１４２（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３７（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４７を有している。
【００８３】
画素部の画素ＴＦＴ４０４にはチャネル形成領域１７３、ゲート電極を形成する第２の形状の導電層１３２と重なる第３の不純物領域１４３（ＧＯＬＤ領域）
、ゲート電極の外側に形成される第２の不純物領域１３８（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４８を有している。また、保持容量４０５の一方の電極として機能する半導体層１５６〜１５８には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量４０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極１３３と、半導体層１５６〜１５８とで形成している。
【００８４】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００８５】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図５に示す。なお、図９〜図１１に対応する部分には同じ符号を用いている。図１１中の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１１中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００８６】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（半導体層パターンマスク、第１配線パターンマスク（第１の電極１３２、第２の電極１３３、ソース配線１３４を含む）、ｐ型ＴＦＴのソース領域及びドレイン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第２配線パターンマスク（画素電極１６９、接続電極１６７、ゲート配線１６８を含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【実施例２】
【００８７】
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図４を用いる。
【００８８】
まず、実施例１に従い、図３の状態のアクティブマトリクス基板を得た後、図４のアクティブマトリクス基板上に配向膜４０８を形成しラビング処理を行う。
なお、本実施例では配向膜４０８を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８９】
次いで、対向基板４１０を用意する。実施例１に従い、対向基板４１０上に着色層４１１、４１２、平坦化膜４１３を形成する。赤色の着色層４１１と青色の着色層４１２とを一部重ねて、第２遮光部を形成する。なお、図４では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【００９０】
次いで、対向電極４１４を画素部に形成し、対向基板の全面に配向膜４１５を形成し、ラビング処理を施した。
【００９１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料４０９には公知の液晶材料を用いれば良い。このようにして図４に示すアクティブマトリクス型液晶表示装置が完成する。
【００９２】
本実施例では、実施例１に示す基板を用いている。従って、実施例１の画素部の上面図を示す図５では、少なくともゲート配線１６８と画素電極１６９、１７７の間隙と、ゲート配線１６８と接続電極１６７の間隙と、接続電極１６７と画素電極１６９の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に第１遮光部と第２遮光部が重なるように対向基板を貼り合わせた。
【００９３】
なお、図１２に完成した液晶表示装置の画素部の一部を示す簡略図を示す。図１２では、鎖線で示した画素電極１６９上に着色層（Ｂ）１２が重なるように形成されている。また、画素電極１６９と隣り合う画素電極１７７との間は、第２遮光部１６で遮光されている。この第２遮光部１６は着色層（Ｂ）と着色層（Ｒ）とを重ねて形成されている。また、この第２遮光部１６は隣りの画素（Ｒ）の画素ＴＦＴも遮光している。また、点線で示したソース配線１３４上には着色層（Ｂ）１２の端部と着色層（Ｇ）１１の端部とが形成されている。また、第１遮光部１５は着色層（Ｇ）と着色層（Ｒ）とを重ねて形成されている。また、図１２では、ソース配線と重なる着色層（Ｂ）の端部と着色層（Ｇ）の端部とが接するようにパターニングを行った。また、同様にソース配線と重なる着色層（Ｒ）
の端部と着色層（Ｇ）の端部とが接するようにパターニングを行った。
【００９４】
このように、ブラックマスクを形成することなく、各画素間の隙間を第１遮光部１５もしくは第２遮光部１６で遮光することによって工程数の低減を可能とした。
【実施例３】
【００９５】
実施例２を用いて得られたアクティブマトリクス型液晶表示装置（図４）の構成を図７の上面図を用いて説明する。なお、図４と対応する部分には同じ符号を用いた。
【００９６】
図７で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２０３、外部入力端子と各回路の入力部までを接続する配線２０４などが形成されたアクティブマトリクス基板２０１と、着色層などが形成された対向基板２０２とがシール材２００を介して貼り合わされている。
【００９７】
ゲート配線側駆動回路２０５とソース配線側駆動回路２０６の上面には対向基板側に赤色の着色層と青色の着色層を積層させた遮光部２０７が形成されている。また、画素部４０７上の対向基板側に形成された着色層２０８は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層が各画素に対応して設けられている。実際の表示に際しては、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９８】
また、図８（Ａ）は、図７で示す外部入力端子２０３のＥ−Ｅ'線に対する断面図を示している。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を低減し、断線による不良を防止するために画素電極と同じ層で形成される配線２０９によって層間絶縁膜２１０を介してゲート配線と同じ層で形成される配線２１１と接続する。
【００９９】
また、外部入力端子にはベースフィルム２１２と配線２１３から成るＦＰＣが異方性導電性樹脂２１４で貼り合わされている。さらに補強板２１５で機械的強度を高めている。
【０１００】
図８（Ｂ）は、その詳細図を示し、図８（Ａ）で示す外部入力端子の断面図を示している。アクティブマトリクス基板側に設けられる外部入力端子が第１の電極及びソース配線と同じ層で形成される配線２１１と、画素電極と同じ層で形成される配線２０９とから形成されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例えば、第１の電極及びソース配線と同じ層で形成される配線２１１で形成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同じ層で形成される配線２０９は、Ｔｉ膜２０９ａ、合金膜（ＡｌとＴｉとの合金膜）２０９ｂの２層構造で形成されている。ＦＰＣはベースフィルム２１２と配線２１３から形成され、この配線２１３と画素電極と同じ層で形成される配線２０９とは、熱硬化型の接着剤２１４とその中に分散している導電性粒子２１６とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構造を形成している。
【０１０１】
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子機器の表示部として用いることができる。
【実施例４】
【０１０２】
本実施例では、実施例２に示した例、即ち対向基板に設けられた着色層の配置（図１２）を詳細に示す。
【０１０３】
図１３（Ａ）は、適宜、３色の着色層１１〜１３を形成して、第１の遮光部１５、第２の遮光部１６、及び画素開口部１７〜１９を構成した一例を示している。一般に、着色層は顔料を分散した有機感光材料からなるカラーレジストを用いて形成される。
【０１０４】
第１の遮光部１５及び第２の遮光部１６は、各画素の間隙を遮光するように形成する。従って、入射光は第１の遮光部１５及び第２の遮光部１６により吸収され観察者には、ほぼ黒色として認識される。また、第１の遮光部１５及び第２の遮光部１６は、素子基板の画素ＴＦＴ（ここでは図示しない）と重なるよう形成され、画素ＴＦＴを外部の光から保護する役目を果たしている。
【０１０５】
第１の遮光部１５は、緑色の着色層１１と赤色の着色層１３とを積層して形成する。赤色の着色層１３は、格子状にパターニングする。なお、緑色の着色層１１は、従来と同じ形状（ストライプ状）にパターニングする。
【０１０６】
また、第２の遮光部１６は、青色の着色層１２と赤色の着色層１３とを積層して形成する。なお、青色の着色層１２は、隣り合う赤色の着色層１３と一部重なるような形状にパターニングしている。
【０１０７】
なお、図１３（Ｂ）は、図１３（Ａ）中における第１の遮光部及び第２の遮光部を鎖線（Ａ１−Ａ１’）で切断した断面構造を示している。図１３（Ｂ）に示すように、対向基板１０上の着色層１１、１２を覆って着色層１３が積層されており、さらに、平坦化膜１４で着色層１３を覆っている。
【０１０８】
また、緑色の着色層１１と赤色の着色層１３との積層膜（第１の遮光部１５）
、青色の着色層１２と赤色の着色層１３とを積層膜（第２の遮光部１６）、緑色の着色層と青色の着色層との積層膜について、それぞれの反射率を図２９に示した。
【０１０９】
図２９に示すようにＲ＋Ｂ＋Ａｌ（第２の遮光部１６に相当）は４００〜４５０ｎｍの波長域で約３５％の反射率となり、十分に遮光マスクとして機能する。
また、Ｒ＋Ｇ＋Ａｌ（第１の遮光部１５に相当）は５７０ｎｍ付近で約５０％の反射率を有しているものの十分に遮光マスクとして機能する。
【０１１０】
また、ＴＦＴの活性層を形成する非単結晶珪素膜は、５００ｎｍの波長域の光を吸収しやすい傾向が見られる。この５００ｎｍの波長域において、上記第１の遮光部１５及び第２の遮光部１６は、反射率を１０％以下に抑えることができるため、光によるＴＦＴの劣化を抑えることができる。
【０１１１】
このように本実施例では２層の着色層からなる積層膜（Ｒ＋ＢあるいはＲ＋Ｇ）で遮光マスクを形成することを特徴としている。結果として、ブラックマトリクスを形成する工程を省略することができ、工程数が低減した。
【０１１２】
なお、画素開口部においては、図３０に示した従来例（単層での反射率）と同様に、青色の着色層は４５０ｎｍ付近で９０％を越える反射率を示している。また、緑色の着色層は５３０ｎｍ付近で９０％を越える反射率を示している。また、赤色の着色層は６００〜８００ｎｍで９０％を越える反射率を示している。
【０１１３】
ただし、図１３（Ｂ）に示した断面図は一例であって、特に限定されず、例えば、最初に着色層（Ｒ）を形成した後、着色層（Ｂ）と着色層（Ｇ）を積層しても良いし、最初に着色層（Ｇ）を形成した後、着色層（Ｒ）を形成し、次いで着色層（Ｂ）を積層しても良いし、最初に着色層（Ｂ）を形成した後、着色層（Ｒ）を形成し、次いで着色層（Ｇ）を積層しても良い。
【０１１４】
また、画素電極間における配線と画素電極と着色層との位置関係を図１４に示す。図１４（Ａ）は、画素電極５１と画素電極５２との間を遮光するように、ソース配線５０上方で着色層（Ｂ）５８と着色層（Ｒ）５９との端面が接しており、その接面がソース配線上に存在している例を示した。なお、図１４（Ａ）中において５３、５５は配向膜、５４は液晶、５６は対向電極、５７は平坦化膜である。
【０１１５】
なお、図１４（Ａ）に示した例に限定されることなく、着色層のパターニング時のずれを考慮して図１４（Ｂ）や図１４（Ｃ）に示すような構造としてもよい。図１４（Ｂ）は、画素電極６１と画素電極６２との間を遮光するように、ソース配線６０上方で着色層（Ｂ）６８の端部と一部が重なるように着色層（Ｒ）６９を形成している例である。また、図１４（Ｃ）は、画素電極７１と画素電極７２との間を遮光するように、ソース配線７０上方で着色層（Ｂ）７８と着色層（Ｒ）７９とが互いに接しないよう形成している例である。
【実施例５】
【０１１６】
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図１５〜１７を用いて説明する。実施例１では自己整合的にｎ型を付与する不純物元素を添加して不純物領域を形成したが、本実施例ではマスク数を１枚増やしてｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することを特徴としている。
【０１１７】
なお、その他の構成については実施例１において既に述べているので、詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１１８】
まず、実施例１に従って図９（Ａ）と同じ状態を得る。図９（Ａ）に対応する図面が図１５（Ａ）であり、同一の符号を用いた。なお、図１５（Ａ）と図１８（Ａ）は対応しており、同じ符号を用いている。図１８（Ａ）に示すように、画素部８０３では、半導体層１０５と同時に半導体層６００ａ、６００ｂを形成する。
【０１１９】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク６０１〜６０７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。本実施例ではＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合したエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１２０】
上記第１のエッチング処理により、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうしてＷ膜及びＴａＮ膜をエッチングして、第１の形状の導電層６０８〜６１３（第１の導電層６０８ａ〜６１３ａと第２の導電層６０８ｂ〜６１３ｂ）を形成する。６１４はゲート絶縁膜であり、第１の形状の導電層６０８〜６１３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。（図１５（Ｂ））
【０１２１】
なお、図１５（Ｂ）と図１８（Ｂ）は対応しており、同じ符号を用いている。
図１８（Ｂ）に示すように、画素部８０３では、第１の形状の導電層６１１と同時に、レジストからなるマスク９０２ａ〜ｄを用いて第１の形状の導電層９０３〜９０６を形成する。
【０１２２】
次いで、レジストからなるマスク６０１〜６０７を除去せずに第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）
電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。
このエッチング条件によりＷ膜をエッチングする。
【０１２３】
上記第２のエッチング処理によりＷ膜を異方性エッチングし、かつ、第１の導電層であるＴａＮ膜がＷ膜より遅いエッチング速度でわずかにエッチングされ、第２の形状の導電層６１５〜６２０（第１の導電層６１５ａ〜６２０ａと第２の導電層６１５ｂ〜６２０ｂ）を形成する。６２１はゲート絶縁膜であり、第２の形状の導電層６１５〜６２０で覆われない領域は、エッチングされて薄くなった。
【０１２４】
次いで、第１のドーピング処理を行う。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。この場合、高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。例えば、加速電圧を７０〜１２０ｋｅＶとし、不純物領域（Ａ）６２２〜６２６を形成する。（図１５（Ｃ））ドーピングは、第２の形状の導電層６１５〜６１９を不純物元素に対するマスクとして用い、第２の導電層６１５ａ〜６１９ａのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。こうして、自己整合的に形成された不純物領域（Ａ）６２２〜６２６のうち、導電層６１５〜６１９と重なる不純物領域が６２２ｂ、６２３ｂ、６２４ｂ、６２５ｂ、６２６ｂであり、導電層６１５〜６１９と重ならない不純物領域が６２２ａ、６２３ａ、６２４ａ、６２５ａ、６２６ａである。
【０１２５】
なお、図１５（Ｃ）と図１８（Ｃ）は対応しており、同じ符号を用いている。
図１８（Ｃ）に示すように、画素部８０３では、第２の形状の導電層６１８と同時に、第２の形状の導電層９０７〜９１０を形成する。また、図１８（Ｃ）に示すように、画素部８０３では、不純物領域（Ａ）９１１が形成される。
【０１２６】
次いで、レジストからなるマスクを除去した後、導電層６１５〜６１９をマスクとして用い、ゲート絶縁膜６２１を選択的に除去して絶縁層６２７ａ、６２７ｂ、６２７ｃを形成する。また、絶縁層６２７ａ、６２７ｂ、６２７ｃを形成すると同時に第２の形状の導電層６１５〜６１９の形成に使用したレジストマスクを除去してもよい。（図１５（Ｄ））
【０１２７】
なお、図１５（Ｄ）と図１８（Ｄ）は対応しており、同じ符号を用いている。
【０１２８】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク６２８、６２９を形成した後、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素を半導体層にドーピングする。不純物領域（Ｂ）６３０〜６３４には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。（図１６（Ａ））
【０１２９】
なお、図１６（Ａ）と図１９（Ａ）は対応しており、同じ符号を用いている。
【０１３０】
こうして、ｎチャネル型ＴＦＴのソース領域またはドレイン領域となる不純物領域（Ｂ）６３０、６３２、６３３を形成することができた。また、画素部において、導電層６１８と重なる不純物領域（Ａ）６２５ｂと不純物領域６３３との間には、導電層６１８と重ならない領域６３６が形成される。この領域６３６はｎチャネル型ＴＦＴのＬＤＤ領域として機能する。また、不純物領域（Ｂ）６３１、６３４に添加された不純物元素は、後のゲッタリング工程で主にチャネル形成領域となる半導体層中のニッケル濃度を低減させるために添加する。
【０１３１】
そして、実施例１と同様にレジストからなるマスク６２８、６２９を除去した後、新たにレジストからなるマスク６３７〜６３９を形成して、第３のドーピング処理を行う。（図１６（Ｂ））
【０１３２】
なお、図１６（Ｂ）と図１９（Ｂ）は対応しており、同じ符号を用いている。
【０１３３】
この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域（Ｃ）６４０〜６４４を形成する。第２の導電層６１６、６１９を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域（Ｃ）を形成する。本実施例では、不純物領域（Ｃ）６４０〜６４４はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。また、実施例１と同様に、不純物領域（Ｃ）６４０〜６４４にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１３４】
次いで、実施例１と同様にレジストからなるマスク６３７〜６３９を除去し、全面を覆う第１の層間絶縁膜６４５を形成する。この第１の層間絶縁膜６４５としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。
【０１３５】
次いで、図１６（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１３６】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域（Ｂ）６３０〜６３４にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３７】
なお、図１６（Ｃ）と図１９（Ｃ）は対応しており、同じ符号を用いている。
【０１３８】
また、第１の層間絶縁膜６４５を形成する前に活性化処理を行っても良い。ただし、第２の形状の導電層６１５〜６１９に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１３９】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層６１５〜６１８がゲート電極として機能する。また、６２０はソース配線、６１９は保持容量を形成するための第２の電極として機能する。
【０１４０】
さらに、３％の水素を含む窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。また、３〜１００％の水素を含む雰囲気中で熱処理を行ってもよい。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１４１】
また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で４１０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。
【０１４２】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１４３】
次いで、第１の層間絶縁膜６４５上に有機樹脂材料から成る第２の層間絶縁膜６４６を形成する。本実施例では有機樹脂材料を用いたが、特に限定されず、シリコンを含む絶縁膜（酸化窒化珪素膜、酸化珪素膜、窒化珪素膜等）を単層または積層構造として用いてもよい。次いで、ソース配線１３４に達するコンタクトホールと各不純物領域（Ｂ）及び（Ｃ）６３０、６３２、６３３、６４０、６４３に達するコンタクトホールを形成するためのパターニングを行う。
【０１４４】
そして、駆動回路において、不純物領域（Ｂ）または不純物領域（Ｃ）とそれぞれ電気的に接続する配線６４７〜６５２を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【０１４５】
また、画素部においては、画素電極６５６、ゲート配線６５４、接続電極６５３を形成する。（図１７）この接続電極６５３によりソース配線６２０は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線６５４は、第１の電極（第２の形状の導電層６１８）と電気的な接続が形成される。また、画素電極６５６は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層６４３と電気的な接続が形成される。
【０１４６】
以上の様にして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上、アクティブマトリクス基板と呼ぶ。
【０１４７】
駆動回路のｎチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１５と重なる不純物領域（Ａ）６２２ｂ（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３０を有している。また、ｐチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１６と重なる不純物領域（Ｃ）６４２、ソース領域またはドレイン領域として機能する不純物領域（Ｃ）６４０を有している。また、ｎチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１７と重なる不純物領域（Ａ）６２４ｂ（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３２を有している。
【０１４８】
画素部の画素ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１８と重なる不純物領域（Ａ）６２５ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域６３６（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３３を有している。また、保持容量の一方の電極として機能する半導体層６４３、６４４には不純物領域（Ｃ）と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量は、絶縁層６２７ｃ（ゲート絶縁膜と同一膜）を誘電体として、第２の電極６１９と、半導体層６４３、６４４とで形成している。
【０１４９】
また、本実施例で作製したアクティブマトリクス基板を用いて実施例２の工程に従えば、図２０に示す液晶表示装置が得られる。図２０に示すように、画素部８０３に高さの異なる凸部９００、９０１が形成された。凸部９００、９０１は、マスク数を増やすことなく形成することができる。図２０では、半導体層のパターニングの際、凸部９０１において半導体層を形成しないマスクを用いたため、凸部９０１の高さは凸部９００よりも半導体層の膜厚分、低くなっている。
【０１５０】
こうすることにより、作製工程数を増やすことなく、画素電極の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１５１】
なお、本実施例は実施例１乃至４のいずれとも組み合わせることが可能である。
【実施例６】
【０１５２】
本実施例では実施例１とは異なるアクティブマトリクス基板の作製方法について図２１、図２２を用いて説明する。実施例１とは、ゲート電極の作製方法とドーピング順序等が異なっているが、活性化処理以降の工程は同一である。
【０１５３】
まず、実施例１に従って、第１のエッチング処理を行った後、第１のドーピング処理を行って、図９（Ｂ）の状態を得る。図２１（Ａ）は、図９（Ｂ）と同一であり、同じ符号を用いている。
【０１５４】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層７０１ｂ〜７０６ｂを形成する。一方、第１の導電層１１７ａ〜１２２ａは、ほとんどエッチングされず、第１の導電層７０１ａ〜７０６ａを形成する。次いで、第２のドーピング処理を行って図２１（Ｂ）の状態を得る。ドーピングは第１の導電層７０１ａ〜７０６ａを不純物元素に対するマスクとして用い、第２の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。こうして、第２の導電層と重なる不純物領域７０７〜７１１を形成する。この不純物領域へ添加されたリン（Ｐ）の濃度は、第２の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第２の導電層のテーパー部と重なる半導体層において、第２の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、第１の不純物領域１２３〜１２７にも不純物元素が添加され、不純物領域７１２〜７１６を形成する。
【０１５５】
次いで、レジストからなるマスクを除去せずに第３のエッチング処理を行う。
この第３のエッチング処理では第２の導電層のテーパー部を部分的にエッチングして、半導体層と重なる領域を縮小するために行われる。第３のエッチングは、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチングにより、第２の導電層７１７〜７２２が形成される。この時、同時に絶縁膜１１６もエッチングされて、絶縁膜７２３が形成される。
【０１５６】
上記第３のエッチングによって、第２の導電層７１７〜７２２と重ならない不純物領域（ＬＤＤ領域）７０７ａ〜７１１ａが形成される。なお、不純物領域（ＧＯＬＤ領域）７０７ｂ〜７１１ｂは、第２の導電層７１７〜７２１と重なったままである。
【０１５７】
このようにすることで、本実施例は、実施例１と比較して、第２の導電層７１７〜７２１と重なる不純物領域（ＧＯＬＤ領域）７０７ｂ〜７１１ｂにおける不純物濃度と、第２の導電層７１７〜７２１と重ならない不純物領域（ＬＤＤ領域）７０７ａ〜７１１ａにおける不純物濃度との差を小さくすることができ、信頼性を向上させることができる。
【０１５８】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク７２４〜７２６を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域７２７〜７３２を形成する。第１の導電層７０１ｂ〜７０５ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域７２７〜７３２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク７２４〜７２６で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域７２７〜７３２にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、実施例１とよりも不純物元素（ボロン）を添加しやすい利点を有している。
【０１５９】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【０１６０】
次いで、レジストからなるマスク７２４〜７２６を除去して第１の層間絶縁膜７３３を形成する。この第１の層間絶縁膜７３３としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜７３３は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１６１】
次いで、図２２（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１６２】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域７１２〜７１６、７２７、７３０にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１６３】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１６４】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１６５】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１６６】
以降の工程は実施例１とほぼ同一であり、実施例１に従って、第２の層間絶縁膜、各半導体層に接続される配線等を形成し、図２２（Ｃ）の状態を得ることができる。
【０１６７】
また、本実施例で作製したアクティブマトリクス基板を用いて実施例２の工程に従えば、液晶表示装置が得られる。
【０１６８】
なお、図２１、図２２では駆動回路と画素部のＴＦＴ及び保持容量の形成についての作製工程であるが、マスクを適宜変更すれば、実施例１に示したように画素部に凸部を形成し、画素電極の表面に凸凹を形成することができる。
【０１６９】
なお、本実施例は実施例１乃至４のいずれとも組み合わせることが可能である。
【実施例７】
【０１７０】
実施例１、実施例５、実施例６ではトップゲート型のＴＦＴ作製と同時に形成される凸部を用いた画素電極の作製例を示したが、本実施例では図２３、図２４を用いて、逆スタガ型のＴＦＴ作製と同時に形成される凸部を用いた画素電極の作製例について示す。
【０１７１】
まず、第１のマスク（フォトマスク１枚目）でゲート配線１０００を形成する。この時、表示領域となる領域にゲート配線と同じ材料で金属層１００１を形成する。
【０１７２】
次いで、ゲート配線１０００及び金属層１００１を覆って、絶縁膜（ゲート絶縁膜）１００２、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜を順次、積層形成する。なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、ｎ型を付与する不純物元素を含む非晶質半導体膜に代えてｎ型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。
【０１７３】
次いで、第２のマスク（フォトマスク２枚目）で上記第１の導電膜をパターニングして第１の導電膜からなる配線（後にソース配線及び電極（ドレイン電極）
となる）を形成し、上記第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、上記第１の非晶質半導体膜をパターニングして第１の非晶質半導体膜を形成する。また、金属層１００１上にも同様にして、第１の非晶質半導体膜とｎ型を付与する不純物元素を含む第２の非晶質半導体膜と上記第１の導電膜とを残すようにパターニングする。このパターニングでは、後に形成される第２の導電膜のカバレッジを良好なものとするため、図２３に示すように端部が階段状になるようなエッチングとした。
【０１７４】
また、金属層１００１及びその上に形成される積層物（凸部）の形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図６（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、金属層１００１及びその上に形成される積層物（凸部）を規則的に配置しても不規則に配置してもよい。また、金属層１００１及びその上に形成される積層物（凸部）の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍである。
【０１７５】
次いで、端子部において、シャドーマスクを用いてレジストマスクを形成し、端子部のパッド部分を覆っている絶縁膜１００２を選択的に除去した後、レジストマスクを除去する。また、シャドーマスクに代えてスクリーン印刷法によりレジストマスクを形成してエッチングマスクとしてもよい。
【０１７６】
その後、全面に第２の導電膜を成膜する。なお、第２の導電膜としては、反射性を有する導電膜、例えばＡｌまたはＡｇからなる材料膜を用いる。
【０１７７】
次いで、第３のマスク（フォトマスク３枚目）で上記第２の導電膜をパターニングして第２の導電膜からなる画素電極１００４を形成し、上記配線をパターニングしてソース配線１００３及び電極（ドレイン電極）１００９を形成し、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域１００８及びドレイン領域１００９を形成し、上記第１の非晶質半導体膜を一部除去して第１の非晶質半導体膜１００６を形成する。
【０１７８】
次いで、配向膜１００５を形成し、ラビング処理を行った。
【０１７９】
このような構成とすることで、画素ＴＦＴ部を作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。
【０１８０】
加えて、このような構成とすることで、金属層１００１上に形成された絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜からなる積層物（凸部）により凸凹を有し、この凸凹を覆って画素電極１００４が形成されるので、作製工程数を増やすことなく、画素電極１００４の表面に凹凸を持たせて光散乱性を図ることができる。
【０１８１】
次いで、実施例２に示した対向基板を用意する。図２３において、１０１０は対向基板であり、実施例２に従い、対向基板１０１０上に着色層１０１１、１０１２、平坦化膜１０１３を形成する。赤色の着色層１０１１と青色の着色層１０１２とを一部重ねて、第２遮光部を形成する。なお、図２３では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【０１８２】
次いで、対向電極１０１４を画素部に形成し、対向基板の全面に配向膜１０１５を形成し、ラビング処理を施した。
【０１８３】
また、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１０１６を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１０１６には公知の液晶材料を用いれば良い。このようにして図２３に示すアクティブマトリクス型液晶表示装置が完成する。
【０１８４】
図２４はアクティブマトリクス基板の画素部と端子部の配置を説明する図である。基板１１１０上には画素部１１１１が設けられ、画素部にはゲート配線１１０８とソース配線１１０７が交差して形成され、これに接続するｎチャネル型ＴＦＴ１１０１が各画素に対応して設けられている。ｎチャネル型ＴＦＴ１１０１のドレイン側には画素電極１００４及び保持容量１１０２が接続し、保持容量１１０２のもう一方の端子は容量配線１１０９に接続している。ｎチャネル型ＴＦＴ１１０１と保持容量１１０２の構造は図２３で示すｎチャネル型ＴＦＴまたは保持容量と同じものとする。
【０１８５】
基板の一方の端部には、走査信号を入力する入力端子部１１０５が形成され、接続配線１１０６によってゲート配線１１０８に接続している。また、他の端部には画像信号を入力する入力端子部１１０３が形成され、接続配線２０４によってソース配線１１０７に接続している。ゲート配線１１０８、ソース配線１１０７、容量配線１１０９は画素密度に応じて複数本設けられるものである。また、画像信号を入力する入力端子部１１１２と接続配線１１１３を設け、入力端子部１１０３と交互にソース配線と接続させても良い。入力端子部１１０３、１１０５、１１１２はそれぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【０１８６】
なお、本実施例は実施例２または実施例４と組み合わせることができる。
【実施例８】
【０１８７】
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例７と異なる点についてのみ以下に説明する。なお、図２３に対応する部分には同じ符号を用いた。
【０１８８】
本実施例は、図２５に示すように、高さの異なる凸部１２０１、１２０２を形成した例である。
【０１８９】
凸部１２０１、１２０２は、マスク数を増やすことなく実施例７のマスクを変更することにより形成することができる。本実施例では、図２５に示すように、ゲート電極のパターニングの際、凸部１２０２において金属層を形成しないマスクを用いたため、凸部１２０２の高さは凸部１２０１よりも金属層の膜厚分、低くなっている。本実施例では実施例７で使用した金属層のパターニングで使用するマスクを変更し、高さの異なる２種類の凸部１２０１、１２０２を表示領域となる箇所にランダムに形成した。
【０１９０】
こうすることにより、作製工程数を増やすことなく、画素電極１２００の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１９１】
なお、本実施例は、実施例２または実施例４と組み合わせることができる。
【実施例９】
【０１９２】
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例７と異なる点についてのみ以下に説明する。
【０１９３】
本実施例は、図２６に示すように、金属層１３０１ａ、１３０１ｂを形成し、絶縁膜１３０２を形成した後、絶縁膜１３０２上に金属層１３０１ａ、１３０１ｂとは異なるピッチで第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜からなる積層物１３０３を形成した例である。
【０１９４】
金属層１３０１ａ、１３０１ｂは、マスク数を増やすことなく実施例７のマスクを変更することにより形成することができる。実施例７のゲート電極１３００形成時の第１のマスクを変更して金属層１３０１ａ、１３０１ｂを形成する。さらに実施例７の第２のマスクを変更して、積層物１３０３を形成する。
【０１９５】
こうすることにより、作製工程数を増やすことなく、画素電極１３０４の表面に形成される凹凸の大きさを異ならせるとともに、配置をランダムにすることができ、さらに反射光を散乱させることができる。
【０１９６】
なお、本実施例は、実施例２、実施例４、実施例７、または実施例８と組み合わせることができる。
【実施例１０】
【０１９７】
上記各実施例１乃至９のいずれか一を実施して形成されたＴＦＴ及びアクティブマトリクス基板は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１９８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２７及び図２８に示す。
【０１９９】
図２７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０２００】
図２７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０２０１】
図２７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０２０２】
図２７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０２０３】
図２７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
【０２０４】
図２７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０２０５】
図２８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４に適用することができる。
【０２０６】
図２８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０２０７】
図２８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０２０８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【特許請求の範囲】
【請求項１】
絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、
前記絶縁表面上に複数の凸部と、
前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、
前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表面を有する画素電極と、
を有することを特徴とする半導体装置。
【請求項１】
絶縁表面上に半導体層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴと、
前記絶縁表面上に複数の凸部と、
前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有する層間絶縁膜と、
前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表面を有する画素電極と、
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１２−１５９８６３（Ｐ２０１２−１５９８６３Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１２−１２３９９３（Ｐ２０１２−１２３９９３）
【出願日】平成２４年５月３１日（２０１２．５．３１）
【分割の表示】特願２００１−１２９２０２（Ｐ２００１−１２９２０２）の分割
【原出願日】平成１３年４月２６日（２００１．４．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２４年５月３１日（２０１２．５．３１）
【分割の表示】特願２００１−１２９２０２（Ｐ２００１−１２９２０２）の分割
【原出願日】平成１３年４月２６日（２００１．４．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]