半導体装置
【課題】順方向電圧降下の増大が抑制され、且つ順方向サージ耐量の高い、整流機能を有する半導体装置を提供する。
【解決手段】互いに対向する第１の主面１１０から第２の主面１２０に向かって延伸し、且つ底部が第２の主面１２０に達しない複数の溝部１５が形成された第１導電型の半導体積層体１０と、それぞれの外縁領域の一部が溝部１５の側面に露出するように半導体積層体１０の第１の主面１１０に互いに離間して埋め込まれた第２導電型の複数のアノード領域２０と、アノード領域２０の形成されていない領域において半導体積層体１０とショットキー接合を形成し、且つアノード領域２０とオーミック接合を形成して、半導体積層体１０の第１の主面１１０に配置されたアノード電極３０と、半導体積層体１０の第２の主面１２０に配置されたカソード電極４０とを備える。
【解決手段】互いに対向する第１の主面１１０から第２の主面１２０に向かって延伸し、且つ底部が第２の主面１２０に達しない複数の溝部１５が形成された第１導電型の半導体積層体１０と、それぞれの外縁領域の一部が溝部１５の側面に露出するように半導体積層体１０の第１の主面１１０に互いに離間して埋め込まれた第２導電型の複数のアノード領域２０と、アノード領域２０の形成されていない領域において半導体積層体１０とショットキー接合を形成し、且つアノード領域２０とオーミック接合を形成して、半導体積層体１０の第１の主面１１０に配置されたアノード電極３０と、半導体積層体１０の第２の主面１２０に配置されたカソード電極４０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキー接合とｐｎ接合を有し、整流機能を備える半導体装置に関する。
【背景技術】
【０００２】
ショットキー接合とｐｎ接合を併設したＭＰＳ（Merged PIN Shottky）構造が、シリコンカーバイト（ＳｉＣ）ショットキーバリアダイオードなどにおいて順方向サージ耐量を改善する構造として知られている（例えば、特許文献１参照。）。ＭＰＳ構造では、ｐｎ接合ダイオードのバイポーラ動作により、ＳＢＤ単体に比べて、定格を超える大きなサージ電流を小さな電圧降下で流すことができる。これにより、順方向サージ耐量が改善される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１６３３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＰＳ構造ではｐｎ接合が形成されるために、同一チップサイズのＳｉＣショットキーバリアダイオードに比べて、ショットキー接合の面積が小さい。このため、ＭＰＳ構造の半導体装置では、ＳｉＣショットキーバリアダイオードに比べて順方向電圧降下が大きい。
【０００５】
順方向電圧降下を小さくするために、ｐｎ接合の面積を狭くすることが有効である。しかし、ｐｎ接合の面積を狭くすると、ｐｎ接合に加わる電圧が、ｐｎ接合ダイオードがバイポーラ動作するために必要な電圧を超えない場合がある。その結果、順方向サージ耐量が改善されないという問題が生じる。
【０００６】
上記問題点に鑑み、本発明は、順方向電圧降下の増大が抑制され、且つ順方向サージ耐量の高い、整流機能を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（イ）互いに対向する第１の主面から第２の主面に向かって延伸し、且つ底部が第２の主面に達しない複数の溝部が形成された第１導電型の半導体積層体と、（ロ）それぞれの外縁領域の一部が溝部の側面に露出するように半導体積層体の第１の主面に互いに離間して埋め込まれた第２導電型の複数のアノード領域と、（ハ）複数のアノード領域の形成されていない領域において半導体積層体とショットキー接合を形成し、且つ複数のアノード領域とオーミック接合を形成して、半導体積層体の第１の主面に配置されたアノード電極と、（ニ）半導体積層体の第２の主面に配置されたカソード電極とを備える半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、順方向電圧降下の増大が抑制され、且つ順方向サージ耐量の高い、整流機能を有する半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の順方向電流の経路を示す模式図である。
【図３】比較例の半導体装置の順方向電流の経路を示す模式図である。
【図４】本発明の第１の実施形態に係る半導体装置と比較例の半導体装置の順方向電流電圧特性を示すグラフである。
【図５】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図６】本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す第１及び第２の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１は、図１に示すように、互いに対向する第１の主面１１０から第２の主面１２０に向かって延伸し、且つ底部が第２の主面１２０に達しない複数の溝部１５が形成された第１導電型の半導体積層体１０と、それぞれの外縁領域の一部が溝部１５の側面に露出するように半導体積層体１０の第１の主面１１０に互いに離間して埋め込まれた第２導電型の複数のアノード領域２０と、複数のアノード領域２０の形成されていない領域において半導体積層体１０とショットキー接合を形成し、且つ複数のアノード領域２０とオーミック接合を形成して、半導体積層体１０の第１の主面１１０に配置されたアノード電極３０と、半導体積層体１０の第２の主面１２０に配置されたカソード電極４０とを備える。
【００１３】
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。ここでは、第１導電型がｎ型、第２導電型がｐ型の場合について説明する。
【００１４】
アノード領域２０の形成されていない領域において半導体積層体１０とアノード電極３０が接触する領域には、ショットキーバリアダイオードが形成されている。ショットキーバリアダイオードが形成される領域を、以下において「ショットキー接合部分」という。また、半導体積層体１０とアノード領域２０が接する領域には、ｐｎ接合ダイオードが形成されている。ｐｎ接合ダイオードが形成される領域を、以下において「ｐｎ接合部分」という。
【００１５】
上記のように、半導体装置１は、ショットキー接合とｐｎ接合を併設したＭＰＳ構造を有する。図１に示した半導体装置１では、溝部１５がｐｎ接合部分とショットキー接合部分との境界に形成されている。つまり、アノード領域２０の側端面が溝部１５の側面に露出している。
【００１６】
図１に示した半導体積層体１０は、半導体基板１１と半導体層１２の積層体である。半導体基板１１が第２の主面１２０でカソード電極４０に接し、半導体層１２が第１の主面１１０でアノード電極３０と接する。図１に示した例では、第１の主面１１０から半導体積層体１０の内部に延伸する溝部１５は、半導体層１２内部で止まり、半導体基板１１には達していない。
【００１７】
半導体基板１１には、例えばシリコンカーバイト（ＳｉＣ）基板や窒化ガリウム（ＧａＮ）基板などを採用可能である。また、半導体層１２は、半導体基板１１上に成長されたエピタキシャル層などである。
【００１８】
例えば、半導体基板１１は膜厚が３００μｍ〜４００μｍ、不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度のＳｉＣ基板であり、半導体層１２はエピタキシャル成長された膜厚５μｍ〜１５μｍ、不純物濃度１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度のＳｉＣ層である。
【００１９】
アノード領域２０の厚さは例えば０．１μｍ〜１．０μｍであり、不純物濃度は１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度である。アノード領域２０にドープされるｐ型不純物には、アルミニウム（Ａｌ）などが使用される。
【００２０】
アノード電極３０には、半導体層１２との界面にショットキーバリア接合を形成し、且つ、アノード領域２０との界面にオーミック接合を形成する金属材料などを採用可能である。カソード電極４０には、半導体基板１１とオーミック接合を形成する金属材料などを採用可能である。
【００２１】
半導体装置１では、アノード電極３０とカソード電極４０間に順方向電圧が印加されると、半導体積層体１０を介してアノード電極３０からカソード電極４０に順方向電流Ｉｆが流れる。このとき、順方向電圧が小さい間は、図２に示すように、ショットキー接合部分を通過した順方向電流Ｉｆが、溝部１５に沿って半導体積層体１０の厚さ方向に進んだ後、ｐｎ接合部分の下方の半導体層１２を経由してカソード電極４０に流れる。これは、順方向電圧降下が小さい間は、ｐｎ接合ダイオードがバイポーラ動作せず、ｐｎ接合部分に順方向電流Ｉｆが流れないためである。
【００２２】
溝部１５には、例えば酸化シリコン膜などの絶縁膜が埋め込まれている。これは、ショットキー接合部分下方の半導体層１２からｐｎ接合領域下方の半導体層１２に向かって、溝部１５を横切って順方向電流Ｉｆが流れるのを防止するためである。このため、順方向電流Ｉｆが溝部１５内部を流れるのを防止できるのであれば、溝部１５を埋め込む材料は絶縁膜に限定されず、或いは溝部１５の内部に空洞があってもよい。
【００２３】
一般的に、ＭＰＳ構造を有する半導体装置（以下において、「ＭＰＳ素子」という。）では、ｐｎ接合ダイオードがバイポーラ動作することによって、順方向サージ耐量が改善される。即ち、ｎ型半導体層にｐ型半導体層から正孔が注入されることにより、ｎ型半導体層中の電子が本来の不純物濃度以上の高濃度になる。これによりＭＰＳ素子に大電流が流れて、順方向サージ耐量が改善される。
【００２４】
一方、ｐｎ接合部分が形成されるために、同一チップサイズのＳｉＣショットキーバリアダイオードに比べて、ＭＰＳ素子のショットキー接合部分の面積は小さい。このため、ＭＰＳ素子の定格動作時における順方向電圧降下Ｖｆは、ＳｉＣショットキーバリアダイオードに比べて大きい。
【００２５】
したがって、ＭＰＳ素子においては、順方向電圧降下Ｖｆを小さくすることが要求される。そのためには、ｐｎ接合部分の面積を小さくすることが有効である。
【００２６】
しかし、ＭＰＳ素子のｐｎ接合ダイオードがバイポーラ動作するためには、後述するように、ｐｎ接合部分の接合面と平行な幅（以下において、単に「幅」という。）が一定以上であることが必要である。ｐｎ接合部分の幅を一定限度を超えて狭くすると、ｐｎ接合ダイオードがバイポーラ動作しなくなり、順方向サージ耐量が改善されない。以下に、ｐｎ接合部分の幅とｐｎ接合ダイオードのバイポーラ動作との関係について説明する。
【００２７】
ＭＰＳ素子のｐｎ接合ダイオードがバイポーラ動作するためには、ｐｎ接合ダイオードが動作するために必要な電圧（以下において、「閾値電圧」という。）以上の順方向電圧が、ｐｎ接合に加わる必要がある。ＭＰＳ素子のｐｎ接合に加わる電圧は、ショットキー接合部分からアノード領域２０の下方に流れ込む電流による電圧降下に依存する。このため、ｐｎ接合部分の幅が狭いほど、ｐｎ接合に加わる電圧は小さい。
【００２８】
図３に示すような溝部１５が形成されないＭＰＳ素子では、ｐｎ接合部分の外縁領域、即ちｐｎ接合部分のショットキー接合部分に最も近い領域では、ｐｎ接合に加わる電圧は０Ｖである。図３に示すように、アノード領域２０下方の半導体積層体１０を通過して順方向電流Ｉｆが流れる。このため、ショットキー接合部分から遠ざかるほど、ｐｎ接合部分の下方を流れる順方向電流Ｉｆによる電圧降下が大きくなる。即ち、ショットキー接合部分との境界からの距離が長い領域ほどｐｎ接合に加わる電圧が増大し、ｐｎ接合部分の中央部でｐｎ接合に加わる電圧は最大になる。
【００２９】
ｐｎ接合部分の下方を流れる順方向電流Ｉｆによる電圧降下がバイポーラ動作に必要な閾値電圧を超えると、ｐｎ接合ダイオードはバイポーラ動作し始める。したがって、ｐｎ接合部分の幅を一定限度を超えて狭くすると、順方向電流Ｉｆによる電圧降下が閾値電圧を超えられず、ｐｎ接合ダイオードがバイポーラ動作しないのである。
【００３０】
以上に説明したように、溝部１５が形成されないＭＰＳ素子では、順方向電圧降下Ｖｆを小さくするためにｐｎ接合部分の面積を狭くすると、ｐｎ接合部分における電圧降下が小さくなる。その結果、ｐｎ接合ダイオードがバイポーラ動作しないおそれがある。ｐｎ接合ダイオードがバイポーラ動作しない場合、ＭＰＳ素子の順方向サージ耐量改善の効果は極端に小さくなる。
【００３１】
しかしながら、図１に示した半導体装置１では、半導体積層体１０の第１の主面１１０に溝部１５が形成されているため、順方向電流Ｉｆによる電圧降下が大きい。即ち、図２に示すように、ショットキー接合部分から半導体積層体１０に流れ込んだ順方向電流Ｉｆは、溝部１５の側面に沿って第１の主面１１０と垂直な方向に流れた後、溝部１５の底部の下方を通過し、ｐｎ接合部分の下方を流れる。
【００３２】
溝部１５が形成されない図３に示したＭＰＳ素子では、順方向電流Ｉｆによるｐｎ接合部分における電圧降下は、ショットキー接合部分との境界からの距離にのみ依存する。一方、図１に示した半導体装置１では、ｐｎ接合部分における電圧降下は、ショットキー接合部分との境界からの距離と溝部１５の深さとの和に依存する。つまり、半導体積層体１０の第１の主面１１０に溝部１５を形成することにより、順方向電流Ｉｆの電流経路が溝部１５の深さの分だけ増大する。
【００３３】
したがって、半導体装置１のｐｎ接合部分の各領域に加わる電圧は、溝部１５の側面に沿った深さ方向の電圧降下分とｐｎ接合部分の幅方向の電圧降下分との和になる。例えば、ｐｎ接合部分の最外縁部に加わる電圧は、順方向電流Ｉｆが溝部１５の側面に沿って流れて生じた電圧降下分である。このように、溝部１５が無い場合に比べて、半導体装置１のｐｎ接合部分の電圧降下は大きい。
【００３４】
上記のように、半導体装置１においては、ｐｎ接合部分の幅を短くしても、ｐｎ接合ダイオードはバイポーラ動作する。なお、溝部１５の深さは、ｐｎ接合部分での電圧降下がバイポーラ動作に必要な閾値電圧を超えるように、ｐｎ接合部分の幅などを考慮して設定される。ただし、溝部１５の深さはアノード領域２０の厚さ以上であることが好ましい。溝部１５の幅は、ｐｎ接合部分とショットキー接合部分とを絶縁分離できる程度の幅であればよく、例えば０．１μｍ〜１μｍ程度である。
【００３５】
以下に、１５００Ｖ耐圧のＭＰＳ素子の特性について、溝部１５の有無を比較した結果を示す。図４は、図１に示した溝部１５の有る半導体装置１と図３に示した溝の無い比較例の、順方向電流電圧特性を示す。図４において、半導体装置１の順方向電流電圧特性を特性Ａ、比較例の順方向電流電圧特性を特性Ｂとして示している。なお、半導体装置１及び比較例の半導体基板１１の厚さは３６０μｍ、ｎ型不純物濃度は２×１０18ｃｍであり、半導体層１２の厚さは１０μｍ、ｎ型不純物濃度は８×１０15ｃｍ3である。また、アノード領域２０の厚さは０．５μｍ、ｐ型不純物濃度は１×１０19ｃｍ-3である。なお、溝部１５の幅は０．５μｍ、深さは８μｍである。
【００３６】
図４に示すように、順方向電圧降下Ｖｆが４Ｖ付近以上で、半導体装置１の特性Ａと比較例の特性Ｂとで大きな差が生じている。具体的には、半導体装置１の方が比較例よりも、同一の順方向電圧降下Ｖｆでの順方向電流Ｉｆが大きい。このように特性の差が生じるのは、順方向電圧降下Ｖｆが４Ｖ付近で半導体装置１のｐｎ接合ダイオードがバイポーラ動作を開始し、一方、比較例のｐｎ接合ダイオードはバイポーラ動作しないためである。即ち、半導体装置１では比較例に比べて順方向電圧降下Ｖｆの増大が抑制され、小さな順方向電圧降下Ｖｆで大きな電流を流すことができる。
【００３７】
以上に説明したように、本発明の第１の実施形態に係る半導体装置１では、ｐｎ接合部分の外縁領域に溝部１５が形成されているため、ショットキー接合部分からｐｎ接合部分の下方の半導体積層体１０に流れる順方向電流Ｉｆの電流経路が長い。このため、順方向電流Ｉｆによる電圧降下が大きく、ｐｎ接合に加わる電圧は溝部１５が形成されない場合に比べて大きい。
【００３８】
したがって、半導体装置１においては、順方向電圧降下Ｖｆの増大を抑制するためにｐｎ接合部分の幅を狭くしても、ｐｎ接合部分での電圧降下が閾値電圧を超える。その結果、ｐｎ接合ダイオードがバイポーラ動作するので、順方向サージ耐量改善の効果は低下しない。つまり、半導体装置１によれば、順方向電圧降下Ｖｆの増大を抑制しながら、順方向サージ耐量の高い半導体装置を実現することができる。
【００３９】
また、溝部１５の深さがアノード領域２０の厚さ以上である場合、溝部１５の幅を広げることなくｐｎ接合ダイオードを動作させることができる。そのため、順方向サージ耐量の高い半導体装置１のチップサイズを小さくできる。
【００４０】
（第２の実施形態）
図１に示した半導体装置１では、アノード領域２０の側端面が溝部１５の側面に露出している。つまり、溝部１５は、ｐｎ接合部分とショットキー接合部分との境界に形成されている。しかし、図５に示すように、アノード領域２０の外縁領域を貫通して溝部１５を形成してもよい。
【００４１】
ＭＰＳ素子では、ｐｎ接合に生じる空乏層によってショットキー接合を覆うことにより、逆方向漏れ電流が低減される。このため、ショットキー接合部分の幅が短いことが好ましい。この場合、順方向電圧降下Ｖｆの増大を抑制するために、ショットキー接合部分の幅を狭くすることに応じてｐｎ接合部分の幅も狭くする必要がある。
【００４２】
図５に示した第２の実施形態に係る半導体装置１では、図１に示した半導体装置１と同様に、半導体積層体１０の第１の主面１１０に溝部１５を形成することによって、ｐｎ接合部分の幅を狭くしても順方向サージ耐量が高い。更に、ｐｎ接合部分を貫通して溝部１５を形成することにより、図５に示した半導体装置１の溝部１５とショットキー接合部分との間に、ｐｎ接合部分の一部が存在する。このため、逆バイアス時にｐｎ接合部分から延びる空乏層が、ショットキー接合部分に広がる。
【００４３】
したがって、図５に示した半導体装置１では、ｐｎ接合に生じる空乏層によってショットキー接合を覆うことにより、逆方向漏れ電流が低減される。
【００４４】
なお、溝部１５の両側において、アノード領域２０とアノード電極３０とはオーミック接合を形成する。また、アノード領域２０の外縁から溝部１５までの距離ｄは、ｐｎ接合部分での電圧降下がバイポーラ動作に必要な閾値電圧を超えるように設定される。距離ｄは、ｐｎ接合部分から延びる空乏層がショットキー接合部分を覆うように設定される。例えば、距離ｄをアノード領域２０の厚さ以上とする。
【００４５】
本発明の第２の実施形態に係る半導体装置１によれば、逆方向漏れ電流を低減するためにショットキー接合部分の幅を狭くした場合において、順方向電圧降下Ｖｆの増大を抑制するためにｐｎ接合部分の幅を狭くしても、ｐｎ接合部分での電圧降下が閾値電圧を超える。その結果、ｐｎ接合ダイオードがバイポーラ動作するので、順方向サージ耐量改善の効果は低下しない。つまり、図５に示した半導体装置１によれば、順方向電圧降下Ｖｆの増大を抑制しながら、逆方向漏れ電流が低減され、且つ順方向サージ耐量の高い半導体装置を実現することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００４６】
（その他の実施形態）
上記のように本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４７】
既に述べた第１及び第２の実施形態の説明においては、溝部１５の深さが半導体層１２の膜厚より短く、溝部１５が半導体基板１１にまで達していない例を示した。しかし、図６に示すように、溝部１５が半導体層１２を貫通して、溝部１５の底部が半導体基板１１の内部に達していてもよい。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００４８】
１…半導体装置
１０…半導体積層体
１１…半導体基板
１２…半導体層
１５…溝部
２０…アノード領域
３０…アノード電極
４０…カソード電極
１１０…第１の主面
１２０…第２の主面
【技術分野】
【０００１】
本発明は、ショットキー接合とｐｎ接合を有し、整流機能を備える半導体装置に関する。
【背景技術】
【０００２】
ショットキー接合とｐｎ接合を併設したＭＰＳ（Merged PIN Shottky）構造が、シリコンカーバイト（ＳｉＣ）ショットキーバリアダイオードなどにおいて順方向サージ耐量を改善する構造として知られている（例えば、特許文献１参照。）。ＭＰＳ構造では、ｐｎ接合ダイオードのバイポーラ動作により、ＳＢＤ単体に比べて、定格を超える大きなサージ電流を小さな電圧降下で流すことができる。これにより、順方向サージ耐量が改善される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１６３３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＰＳ構造ではｐｎ接合が形成されるために、同一チップサイズのＳｉＣショットキーバリアダイオードに比べて、ショットキー接合の面積が小さい。このため、ＭＰＳ構造の半導体装置では、ＳｉＣショットキーバリアダイオードに比べて順方向電圧降下が大きい。
【０００５】
順方向電圧降下を小さくするために、ｐｎ接合の面積を狭くすることが有効である。しかし、ｐｎ接合の面積を狭くすると、ｐｎ接合に加わる電圧が、ｐｎ接合ダイオードがバイポーラ動作するために必要な電圧を超えない場合がある。その結果、順方向サージ耐量が改善されないという問題が生じる。
【０００６】
上記問題点に鑑み、本発明は、順方向電圧降下の増大が抑制され、且つ順方向サージ耐量の高い、整流機能を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（イ）互いに対向する第１の主面から第２の主面に向かって延伸し、且つ底部が第２の主面に達しない複数の溝部が形成された第１導電型の半導体積層体と、（ロ）それぞれの外縁領域の一部が溝部の側面に露出するように半導体積層体の第１の主面に互いに離間して埋め込まれた第２導電型の複数のアノード領域と、（ハ）複数のアノード領域の形成されていない領域において半導体積層体とショットキー接合を形成し、且つ複数のアノード領域とオーミック接合を形成して、半導体積層体の第１の主面に配置されたアノード電極と、（ニ）半導体積層体の第２の主面に配置されたカソード電極とを備える半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、順方向電圧降下の増大が抑制され、且つ順方向サージ耐量の高い、整流機能を有する半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の順方向電流の経路を示す模式図である。
【図３】比較例の半導体装置の順方向電流の経路を示す模式図である。
【図４】本発明の第１の実施形態に係る半導体装置と比較例の半導体装置の順方向電流電圧特性を示すグラフである。
【図５】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図６】本発明のその他の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す第１及び第２の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１は、図１に示すように、互いに対向する第１の主面１１０から第２の主面１２０に向かって延伸し、且つ底部が第２の主面１２０に達しない複数の溝部１５が形成された第１導電型の半導体積層体１０と、それぞれの外縁領域の一部が溝部１５の側面に露出するように半導体積層体１０の第１の主面１１０に互いに離間して埋め込まれた第２導電型の複数のアノード領域２０と、複数のアノード領域２０の形成されていない領域において半導体積層体１０とショットキー接合を形成し、且つ複数のアノード領域２０とオーミック接合を形成して、半導体積層体１０の第１の主面１１０に配置されたアノード電極３０と、半導体積層体１０の第２の主面１２０に配置されたカソード電極４０とを備える。
【００１３】
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。ここでは、第１導電型がｎ型、第２導電型がｐ型の場合について説明する。
【００１４】
アノード領域２０の形成されていない領域において半導体積層体１０とアノード電極３０が接触する領域には、ショットキーバリアダイオードが形成されている。ショットキーバリアダイオードが形成される領域を、以下において「ショットキー接合部分」という。また、半導体積層体１０とアノード領域２０が接する領域には、ｐｎ接合ダイオードが形成されている。ｐｎ接合ダイオードが形成される領域を、以下において「ｐｎ接合部分」という。
【００１５】
上記のように、半導体装置１は、ショットキー接合とｐｎ接合を併設したＭＰＳ構造を有する。図１に示した半導体装置１では、溝部１５がｐｎ接合部分とショットキー接合部分との境界に形成されている。つまり、アノード領域２０の側端面が溝部１５の側面に露出している。
【００１６】
図１に示した半導体積層体１０は、半導体基板１１と半導体層１２の積層体である。半導体基板１１が第２の主面１２０でカソード電極４０に接し、半導体層１２が第１の主面１１０でアノード電極３０と接する。図１に示した例では、第１の主面１１０から半導体積層体１０の内部に延伸する溝部１５は、半導体層１２内部で止まり、半導体基板１１には達していない。
【００１７】
半導体基板１１には、例えばシリコンカーバイト（ＳｉＣ）基板や窒化ガリウム（ＧａＮ）基板などを採用可能である。また、半導体層１２は、半導体基板１１上に成長されたエピタキシャル層などである。
【００１８】
例えば、半導体基板１１は膜厚が３００μｍ〜４００μｍ、不純物濃度が１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度のＳｉＣ基板であり、半導体層１２はエピタキシャル成長された膜厚５μｍ〜１５μｍ、不純物濃度１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度のＳｉＣ層である。
【００１９】
アノード領域２０の厚さは例えば０．１μｍ〜１．０μｍであり、不純物濃度は１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度である。アノード領域２０にドープされるｐ型不純物には、アルミニウム（Ａｌ）などが使用される。
【００２０】
アノード電極３０には、半導体層１２との界面にショットキーバリア接合を形成し、且つ、アノード領域２０との界面にオーミック接合を形成する金属材料などを採用可能である。カソード電極４０には、半導体基板１１とオーミック接合を形成する金属材料などを採用可能である。
【００２１】
半導体装置１では、アノード電極３０とカソード電極４０間に順方向電圧が印加されると、半導体積層体１０を介してアノード電極３０からカソード電極４０に順方向電流Ｉｆが流れる。このとき、順方向電圧が小さい間は、図２に示すように、ショットキー接合部分を通過した順方向電流Ｉｆが、溝部１５に沿って半導体積層体１０の厚さ方向に進んだ後、ｐｎ接合部分の下方の半導体層１２を経由してカソード電極４０に流れる。これは、順方向電圧降下が小さい間は、ｐｎ接合ダイオードがバイポーラ動作せず、ｐｎ接合部分に順方向電流Ｉｆが流れないためである。
【００２２】
溝部１５には、例えば酸化シリコン膜などの絶縁膜が埋め込まれている。これは、ショットキー接合部分下方の半導体層１２からｐｎ接合領域下方の半導体層１２に向かって、溝部１５を横切って順方向電流Ｉｆが流れるのを防止するためである。このため、順方向電流Ｉｆが溝部１５内部を流れるのを防止できるのであれば、溝部１５を埋め込む材料は絶縁膜に限定されず、或いは溝部１５の内部に空洞があってもよい。
【００２３】
一般的に、ＭＰＳ構造を有する半導体装置（以下において、「ＭＰＳ素子」という。）では、ｐｎ接合ダイオードがバイポーラ動作することによって、順方向サージ耐量が改善される。即ち、ｎ型半導体層にｐ型半導体層から正孔が注入されることにより、ｎ型半導体層中の電子が本来の不純物濃度以上の高濃度になる。これによりＭＰＳ素子に大電流が流れて、順方向サージ耐量が改善される。
【００２４】
一方、ｐｎ接合部分が形成されるために、同一チップサイズのＳｉＣショットキーバリアダイオードに比べて、ＭＰＳ素子のショットキー接合部分の面積は小さい。このため、ＭＰＳ素子の定格動作時における順方向電圧降下Ｖｆは、ＳｉＣショットキーバリアダイオードに比べて大きい。
【００２５】
したがって、ＭＰＳ素子においては、順方向電圧降下Ｖｆを小さくすることが要求される。そのためには、ｐｎ接合部分の面積を小さくすることが有効である。
【００２６】
しかし、ＭＰＳ素子のｐｎ接合ダイオードがバイポーラ動作するためには、後述するように、ｐｎ接合部分の接合面と平行な幅（以下において、単に「幅」という。）が一定以上であることが必要である。ｐｎ接合部分の幅を一定限度を超えて狭くすると、ｐｎ接合ダイオードがバイポーラ動作しなくなり、順方向サージ耐量が改善されない。以下に、ｐｎ接合部分の幅とｐｎ接合ダイオードのバイポーラ動作との関係について説明する。
【００２７】
ＭＰＳ素子のｐｎ接合ダイオードがバイポーラ動作するためには、ｐｎ接合ダイオードが動作するために必要な電圧（以下において、「閾値電圧」という。）以上の順方向電圧が、ｐｎ接合に加わる必要がある。ＭＰＳ素子のｐｎ接合に加わる電圧は、ショットキー接合部分からアノード領域２０の下方に流れ込む電流による電圧降下に依存する。このため、ｐｎ接合部分の幅が狭いほど、ｐｎ接合に加わる電圧は小さい。
【００２８】
図３に示すような溝部１５が形成されないＭＰＳ素子では、ｐｎ接合部分の外縁領域、即ちｐｎ接合部分のショットキー接合部分に最も近い領域では、ｐｎ接合に加わる電圧は０Ｖである。図３に示すように、アノード領域２０下方の半導体積層体１０を通過して順方向電流Ｉｆが流れる。このため、ショットキー接合部分から遠ざかるほど、ｐｎ接合部分の下方を流れる順方向電流Ｉｆによる電圧降下が大きくなる。即ち、ショットキー接合部分との境界からの距離が長い領域ほどｐｎ接合に加わる電圧が増大し、ｐｎ接合部分の中央部でｐｎ接合に加わる電圧は最大になる。
【００２９】
ｐｎ接合部分の下方を流れる順方向電流Ｉｆによる電圧降下がバイポーラ動作に必要な閾値電圧を超えると、ｐｎ接合ダイオードはバイポーラ動作し始める。したがって、ｐｎ接合部分の幅を一定限度を超えて狭くすると、順方向電流Ｉｆによる電圧降下が閾値電圧を超えられず、ｐｎ接合ダイオードがバイポーラ動作しないのである。
【００３０】
以上に説明したように、溝部１５が形成されないＭＰＳ素子では、順方向電圧降下Ｖｆを小さくするためにｐｎ接合部分の面積を狭くすると、ｐｎ接合部分における電圧降下が小さくなる。その結果、ｐｎ接合ダイオードがバイポーラ動作しないおそれがある。ｐｎ接合ダイオードがバイポーラ動作しない場合、ＭＰＳ素子の順方向サージ耐量改善の効果は極端に小さくなる。
【００３１】
しかしながら、図１に示した半導体装置１では、半導体積層体１０の第１の主面１１０に溝部１５が形成されているため、順方向電流Ｉｆによる電圧降下が大きい。即ち、図２に示すように、ショットキー接合部分から半導体積層体１０に流れ込んだ順方向電流Ｉｆは、溝部１５の側面に沿って第１の主面１１０と垂直な方向に流れた後、溝部１５の底部の下方を通過し、ｐｎ接合部分の下方を流れる。
【００３２】
溝部１５が形成されない図３に示したＭＰＳ素子では、順方向電流Ｉｆによるｐｎ接合部分における電圧降下は、ショットキー接合部分との境界からの距離にのみ依存する。一方、図１に示した半導体装置１では、ｐｎ接合部分における電圧降下は、ショットキー接合部分との境界からの距離と溝部１５の深さとの和に依存する。つまり、半導体積層体１０の第１の主面１１０に溝部１５を形成することにより、順方向電流Ｉｆの電流経路が溝部１５の深さの分だけ増大する。
【００３３】
したがって、半導体装置１のｐｎ接合部分の各領域に加わる電圧は、溝部１５の側面に沿った深さ方向の電圧降下分とｐｎ接合部分の幅方向の電圧降下分との和になる。例えば、ｐｎ接合部分の最外縁部に加わる電圧は、順方向電流Ｉｆが溝部１５の側面に沿って流れて生じた電圧降下分である。このように、溝部１５が無い場合に比べて、半導体装置１のｐｎ接合部分の電圧降下は大きい。
【００３４】
上記のように、半導体装置１においては、ｐｎ接合部分の幅を短くしても、ｐｎ接合ダイオードはバイポーラ動作する。なお、溝部１５の深さは、ｐｎ接合部分での電圧降下がバイポーラ動作に必要な閾値電圧を超えるように、ｐｎ接合部分の幅などを考慮して設定される。ただし、溝部１５の深さはアノード領域２０の厚さ以上であることが好ましい。溝部１５の幅は、ｐｎ接合部分とショットキー接合部分とを絶縁分離できる程度の幅であればよく、例えば０．１μｍ〜１μｍ程度である。
【００３５】
以下に、１５００Ｖ耐圧のＭＰＳ素子の特性について、溝部１５の有無を比較した結果を示す。図４は、図１に示した溝部１５の有る半導体装置１と図３に示した溝の無い比較例の、順方向電流電圧特性を示す。図４において、半導体装置１の順方向電流電圧特性を特性Ａ、比較例の順方向電流電圧特性を特性Ｂとして示している。なお、半導体装置１及び比較例の半導体基板１１の厚さは３６０μｍ、ｎ型不純物濃度は２×１０18ｃｍであり、半導体層１２の厚さは１０μｍ、ｎ型不純物濃度は８×１０15ｃｍ3である。また、アノード領域２０の厚さは０．５μｍ、ｐ型不純物濃度は１×１０19ｃｍ-3である。なお、溝部１５の幅は０．５μｍ、深さは８μｍである。
【００３６】
図４に示すように、順方向電圧降下Ｖｆが４Ｖ付近以上で、半導体装置１の特性Ａと比較例の特性Ｂとで大きな差が生じている。具体的には、半導体装置１の方が比較例よりも、同一の順方向電圧降下Ｖｆでの順方向電流Ｉｆが大きい。このように特性の差が生じるのは、順方向電圧降下Ｖｆが４Ｖ付近で半導体装置１のｐｎ接合ダイオードがバイポーラ動作を開始し、一方、比較例のｐｎ接合ダイオードはバイポーラ動作しないためである。即ち、半導体装置１では比較例に比べて順方向電圧降下Ｖｆの増大が抑制され、小さな順方向電圧降下Ｖｆで大きな電流を流すことができる。
【００３７】
以上に説明したように、本発明の第１の実施形態に係る半導体装置１では、ｐｎ接合部分の外縁領域に溝部１５が形成されているため、ショットキー接合部分からｐｎ接合部分の下方の半導体積層体１０に流れる順方向電流Ｉｆの電流経路が長い。このため、順方向電流Ｉｆによる電圧降下が大きく、ｐｎ接合に加わる電圧は溝部１５が形成されない場合に比べて大きい。
【００３８】
したがって、半導体装置１においては、順方向電圧降下Ｖｆの増大を抑制するためにｐｎ接合部分の幅を狭くしても、ｐｎ接合部分での電圧降下が閾値電圧を超える。その結果、ｐｎ接合ダイオードがバイポーラ動作するので、順方向サージ耐量改善の効果は低下しない。つまり、半導体装置１によれば、順方向電圧降下Ｖｆの増大を抑制しながら、順方向サージ耐量の高い半導体装置を実現することができる。
【００３９】
また、溝部１５の深さがアノード領域２０の厚さ以上である場合、溝部１５の幅を広げることなくｐｎ接合ダイオードを動作させることができる。そのため、順方向サージ耐量の高い半導体装置１のチップサイズを小さくできる。
【００４０】
（第２の実施形態）
図１に示した半導体装置１では、アノード領域２０の側端面が溝部１５の側面に露出している。つまり、溝部１５は、ｐｎ接合部分とショットキー接合部分との境界に形成されている。しかし、図５に示すように、アノード領域２０の外縁領域を貫通して溝部１５を形成してもよい。
【００４１】
ＭＰＳ素子では、ｐｎ接合に生じる空乏層によってショットキー接合を覆うことにより、逆方向漏れ電流が低減される。このため、ショットキー接合部分の幅が短いことが好ましい。この場合、順方向電圧降下Ｖｆの増大を抑制するために、ショットキー接合部分の幅を狭くすることに応じてｐｎ接合部分の幅も狭くする必要がある。
【００４２】
図５に示した第２の実施形態に係る半導体装置１では、図１に示した半導体装置１と同様に、半導体積層体１０の第１の主面１１０に溝部１５を形成することによって、ｐｎ接合部分の幅を狭くしても順方向サージ耐量が高い。更に、ｐｎ接合部分を貫通して溝部１５を形成することにより、図５に示した半導体装置１の溝部１５とショットキー接合部分との間に、ｐｎ接合部分の一部が存在する。このため、逆バイアス時にｐｎ接合部分から延びる空乏層が、ショットキー接合部分に広がる。
【００４３】
したがって、図５に示した半導体装置１では、ｐｎ接合に生じる空乏層によってショットキー接合を覆うことにより、逆方向漏れ電流が低減される。
【００４４】
なお、溝部１５の両側において、アノード領域２０とアノード電極３０とはオーミック接合を形成する。また、アノード領域２０の外縁から溝部１５までの距離ｄは、ｐｎ接合部分での電圧降下がバイポーラ動作に必要な閾値電圧を超えるように設定される。距離ｄは、ｐｎ接合部分から延びる空乏層がショットキー接合部分を覆うように設定される。例えば、距離ｄをアノード領域２０の厚さ以上とする。
【００４５】
本発明の第２の実施形態に係る半導体装置１によれば、逆方向漏れ電流を低減するためにショットキー接合部分の幅を狭くした場合において、順方向電圧降下Ｖｆの増大を抑制するためにｐｎ接合部分の幅を狭くしても、ｐｎ接合部分での電圧降下が閾値電圧を超える。その結果、ｐｎ接合ダイオードがバイポーラ動作するので、順方向サージ耐量改善の効果は低下しない。つまり、図５に示した半導体装置１によれば、順方向電圧降下Ｖｆの増大を抑制しながら、逆方向漏れ電流が低減され、且つ順方向サージ耐量の高い半導体装置を実現することができる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００４６】
（その他の実施形態）
上記のように本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４７】
既に述べた第１及び第２の実施形態の説明においては、溝部１５の深さが半導体層１２の膜厚より短く、溝部１５が半導体基板１１にまで達していない例を示した。しかし、図６に示すように、溝部１５が半導体層１２を貫通して、溝部１５の底部が半導体基板１１の内部に達していてもよい。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００４８】
１…半導体装置
１０…半導体積層体
１１…半導体基板
１２…半導体層
１５…溝部
２０…アノード領域
３０…アノード電極
４０…カソード電極
１１０…第１の主面
１２０…第２の主面
【特許請求の範囲】
【請求項１】
互いに対向する第１の主面から第２の主面に向かって延伸し、且つ底部が前記第２の主面に達しない複数の溝部が形成された第１導電型の半導体積層体と、
それぞれの外縁領域の一部が前記溝部の側面に露出するように前記半導体積層体の前記第１の主面に互いに離間して埋め込まれた第２導電型の複数のアノード領域と、
前記複数のアノード領域の形成されていない領域において前記半導体積層体とショットキー接合を形成し、且つ前記複数のアノード領域とオーミック接合を形成して、前記半導体積層体の前記第１の主面に配置されたアノード電極と、
前記半導体積層体の前記第２の主面に配置されたカソード電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体積層体が、
前記カソード電極に接する半導体基板と、
前記アノード電極に接し、不純物濃度が前記半導体基板より低い半導体層と
を積層した構造を備え、前記溝部の底部が前記半導体基板に達していないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アノード領域の側端面が前記溝部に露出していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記アノード領域の外縁領域を貫通して前記溝部が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記溝部が絶縁膜で埋め込まれていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項１】
互いに対向する第１の主面から第２の主面に向かって延伸し、且つ底部が前記第２の主面に達しない複数の溝部が形成された第１導電型の半導体積層体と、
それぞれの外縁領域の一部が前記溝部の側面に露出するように前記半導体積層体の前記第１の主面に互いに離間して埋め込まれた第２導電型の複数のアノード領域と、
前記複数のアノード領域の形成されていない領域において前記半導体積層体とショットキー接合を形成し、且つ前記複数のアノード領域とオーミック接合を形成して、前記半導体積層体の前記第１の主面に配置されたアノード電極と、
前記半導体積層体の前記第２の主面に配置されたカソード電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体積層体が、
前記カソード電極に接する半導体基板と、
前記アノード電極に接し、不純物濃度が前記半導体基板より低い半導体層と
を積層した構造を備え、前記溝部の底部が前記半導体基板に達していないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アノード領域の側端面が前記溝部に露出していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記アノード領域の外縁領域を貫通して前記溝部が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記溝部が絶縁膜で埋め込まれていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２２７４２９（Ｐ２０１２−２２７４２９Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９５２０８（Ｐ２０１１−９５２０８）
【出願日】平成２３年４月２１日（２０１１．４．２１）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月２１日（２０１１．４．２１）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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