半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法
【課題】 シングルカットビアからマルチカットビアへの置換率を高くでき、半導体集積回路の信頼性及び製造歩留まりを向上可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法を提供する。
【解決手段】 配線領域に概略配線経路２２を割り付け、概略配線経路２２のビア発生個数を見積もり、概略配線経路２２をマルチカットビアで接続するために必要な配線リソース消費情報を計算し複数の矩形領域毎に計算される配線混雑度を参照しマルチカットビア敷設による配線混雑度の均一化を図りながら概略配線経路を最適化する概略配線手段１３と、概略配線結果を読み出して、配線リソース消費情報を用いて配線領域に詳細配線を配線する詳細配線手段１４と、詳細配線結果を読み出して、配線領域を接続するビアをマルチカットビアに置き換えるマルチカットビア置換手段１５とを備える。
【解決手段】 配線領域に概略配線経路２２を割り付け、概略配線経路２２のビア発生個数を見積もり、概略配線経路２２をマルチカットビアで接続するために必要な配線リソース消費情報を計算し複数の矩形領域毎に計算される配線混雑度を参照しマルチカットビア敷設による配線混雑度の均一化を図りながら概略配線経路を最適化する概略配線手段１３と、概略配線結果を読み出して、配線リソース消費情報を用いて配線領域に詳細配線を配線する詳細配線手段１４と、詳細配線結果を読み出して、配線領域を接続するビアをマルチカットビアに置き換えるマルチカットビア置換手段１５とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の設計に於いては、所望の回路動作が得られるように、論理機能や記憶機能を有するセル或いはブロックをチップ内に配置し、それらの入出力端子間をそれぞれ配線して、チップ領域上のパターンレイアウトを決定している。一般的なゲートアレイ方式による半導体集積回路は、セルが配置される領域、セル間の配線が施される領域及び周辺に設けられた入出力回路が配置される領域により構成されている。チップ上の配線には、複数の配線層が利用でき、水平・垂直方向の配線にそれぞれ別の層が割り当てられることが可能である。半導体集積回路のレイアウト設計では、計算機を用いて自動的にセルの配置や端子間の配線を最適化し、チップ領域全面のレイアウトパターンを決定している（例えば、特許文献１参照）。
【０００３】
近年、ウエハ上に製造するトランジスタや配線の寸法の微細化が進み、当初に意図した設計パターン通りに製造工程を実施することが困難になってきている。半導体基板上の層間絶縁膜に微細なホールを形成し、上下層の配線を接続するビアの加工技術も、益々困難化してきている。このため、実際に製造されるウエハ上の回路パターンが、製造変動要因による影響を大きく受けて電気的接続の信頼性不良に陥り、歩留まりの低下を引き起こす。特に、ゲート長１３０ｎｍ世代以降のテクノロジでは、ビアホールの接続不良に起因する欠陥の割合が増大している。このため、複数のホールを持つマルチカットビアを配線層間の接続に用いることにより、不良確率を極力減らすための工夫がなされている。
【０００４】
しかし、従来の自動レイアウト方法では、まず単一のビア（シングルカットビア）をチップ全面に敷設することを想定して詳細配線まで配線し、その後、周辺のレイアウト状況から許容される場合に限って、マルチカットビアへの置換を行っている。即ち、従来の自動レイアウト方法では、配線経路探索段階においてマルチカットビア敷設による隣接配線領域の消費を考慮していない。このため、マルチカットビア敷設を前提とした配線処理のグローバルな最適化ができない。仮に、ワイヤスプレッディング機能を用いて配線間隔を広げたとしても、所定のプロセスで規定される隣接配線間の最小間隔での配線セグメントの折れ曲がりや並行配線のクランクが局所的に集中する場所へのマルチカットビアの置換は困難である。このように、半導体集積回路の製造に悪影響を及ぼすレイアウトパターンを、配線処理後に最適化することには限界がある。
【特許文献１】特開平１１−２６５９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、シングルカットビアからマルチカットビアへの置換率を高くでき、半導体集積回路の信頼性及び製造歩留まりを向上可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本願発明の第１の態様によれば、複数層の配線領域に概略配線経路を割り付け、概略配線経路のビア発生個数を見積もり、概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させる概略配線手段と；概略配線経路を読み出して、配線リソース消費情報を用いて複数層の配線領域に詳細配線を配線し、詳細配線結果を配線情報記憶部に記憶させる詳細配線手段と；詳細配線結果を読み出して、複数層の配線領域を接続するビアをマルチカットビアに置き換えるマルチカットビア置換手段とを備える半導体集積回路の設計支援システムが提供される。
【０００７】
本願発明の他の態様によれば、概略配線手段が、複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もり、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させるステップと；詳細配線手段が、前記概略配線経路を読み出して、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線し、詳細配線結果を前記配線情報記憶部に記憶させるステップと；マルチカットビア置換手段が、前記詳細配線結果を読み出して、前記複数層の配線領域を接続するビアをマルチカットビアに置き換えるステップとを含む半導体集積回路の設計方法が提供される。
【０００８】
本発明の他の態様によれば、概略配線手段が、複数層の配線領域に概略配線経路を割り付け、概略配線経路のビア発生個数を見積もり、概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させる手順と；詳細配線手段が、概略配線経路を読み出して、配線リソース消費情報を用いて複数層の配線領域に詳細配線を配線し、詳細配線結果を配線情報記憶部に記憶させる手順と；マルチカットビア置換手段が、詳細配線結果を読み出して、複数層の配線領域を接続するビアをマルチカットビアに置き換える手順とをコンピュータに実行させるための半導体集積回路の設計支援プログラムが提供される。
【０００９】
本願発明の他の態様によれば、設計支援システムにより、複数層の配線領域に概略配線経路を割り付け、概略配線経路のビア発生個数を見積もらせ、概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算させ、複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させ、概略配線経路を読み出させて、配線リソース消費情報を用いて複数層の配線領域に詳細配線を配線させ、詳細配線結果を配線情報記憶部に記憶させ、詳細配線結果を読み出させて、複数層の配線領域を接続するビアをマルチカットビアに置き換えさせる工程と；マルチカットビアに置き換えられた詳細配線結果のデータを用いてマスクを製造する工程と；マスクのパターンを半導体ウエハに転写する工程とを含む半導体集積回路の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、シングルカットビアからマルチカットビアへの置換率を高くでき、半導体集積回路の信頼性及び製造歩留まりを向上可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法が提供できる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（半導体集積回路の設計支援システム）
本発明の実施の形態に係る半導体集積回路の設計支援システムは、図１及び図２に示すように、複数層の配線領域に概略配線経路２２を割り付け、概略配線経路２２のビア発生個数を見積もり、概略配線経路２２に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、内部回路領域１０を分割した複数の矩形領域１００ａ〜１００ｉ毎に計算される配線混雑度を参照することによりマルチカットビア敷設による配線リソース消費量を考慮した配線混雑度の均一化を図りながら概略配線経路２２を割り当てる概略配線手段１３と、複数層の配線領域に詳細配線を配線する詳細配線手段１４と、複数層の配線領域を接続するビアをマルチカットビアに置き換えるマルチカットビア置換手段１５とを備える。「配線リソース消費情報」とは、内部回路領域１０内にマルチカットビアを敷設する際に消費し得る隣接配線トラック数（隣接配線経路数）の情報を指す。
【００１３】
概略配線手段１３、詳細配線手段１４及びマルチカットビア置換手段１５は、コンピュータシステムの演算処理部（ＣＰＵ）１の一部として構成できる。ＣＰＵ１には、操作者からの入力等を受け付ける入力装置５、ＣＰＵ１の処理結果やチップのレイアウト結果等を表示する表示装置６及び出力装置７及びＣＰＵ１の演算処理に必要な各種プログラム等を記憶するプログラム記憶装置２が接続されている。入力装置５、表示装置６及び出力装置７は、入出力制御部４に接続されている。ＣＰＵ１は、セル配置手段１１、高歩留まりセル置換手段１２、ワイヤスプレッディング手段１６、検証手段１７及び判定手段１８を更に備える。
【００１４】
セル配置手段１１は、データ記憶装置３に記憶されたフロアプラン及びセル接続情報等に基づいて、図１の設計支援システムのメモリ空間内に仮想的に配置された半導体集積回路のチップ領域内に、論理セル、マクロセル、入出力セル等を配置する。高歩留まりセル置換手段１２は、セル配置手段１１が配置したセルを、図２に例示するような高歩留まりセル２３に置換する。「高歩留まりセル」とは、歩留まりを考慮して、予めセルの外形（大きさ）やセルに含まれる素子や配線等の配置位置の最適化を行ったセルを指す。
【００１５】
概略配線手段１３は、概略経路割付手段１３１、見積もり手段１３２及びマルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３を備える。概略経路割付手段１３１は、データ記憶装置３に記憶されたレイアウト情報を抽出し、図２に例示するように、内部回路領域１０内に配置された同一の接続要求の端子８ａ，８ｂ，８ｃ，８ｄ，８ｅ間を接続するための概略配線経路を割り付ける。なお、内部回路領域１０は、概略配線格子１０１により複数の矩形領域１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ、１００ｈ及び１００ｉに分割されている。内部回路領域１０の周辺部には、入出力セルを配置するためのＩ／Ｏセル領域４０ａ，４０ｂ，４０ｃ，４０ｄが配置されている。
【００１６】
見積もり手段１３２は、概略配線経路２２をマルチカットビアで接続するために必要な配線リソース消費情報を計算するために、端子８ａ〜８ｄを結ぶ概略配線経路２２のスタイナ木の交点情報から、ビアの発生個数を見積もる。マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、見積もり手段１３２が見積もったビア発生個数を読み出して、配線リソース消費情報の計算を行うと共に、矩形領域１００ａ〜１００ｉ毎に計算されたマルチカットビアによる配線リソース消費量を考慮した配線混雑度に基づいて、配線混雑度均一化を図りながら概略配線経路割付の最適化を行って、概略配線経路２２を修正する。
【００１７】
配線リソース消費情報の具体的計算方法としては、マルチカットビア化による配線リソースの過剰消費を考慮して、後述する詳細配線工程の配線経路探索においてビア周辺の配線経路に課すコストを計算することにより、実現できる。例えば、矩形領域１００ａ〜１００ｉをＬ字型に通過する概略配線経路２２の周辺に、規定の確率でマルチカットビア化による配線リソースの過剰消費が生じると仮定する。図２では、矩形領域１００ｂ，１００ｄ，１００ｅ，１００ｆにおいて概略配線経路２２がＬ字型に通過している。この場合、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、マルチカットビア化による配線リソースの過剰消費分に相当するコストを、矩形領域１００ｂ，１００ｄ，１００ｅ，１００ｆに対して選択的に、配線リソース消費情報のマージンとして追加する。
【００１８】
「配線混雑度」は、例えば、矩形領域１００ａ〜１００ｉ内に予め設定された概略配線トラックの総数に対し、実際に割り付けられた概略配線の本数の割合を計算することにより評価できる。「概略配線経路割付の最適化」とは、例えば、上述した配線リソース消費情報、ビア周辺混雑緩和パラメータ、及び隣接配線制御パラメータ、等の配線経路探索に必要な各種パラメータを最適化することにより、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化が図られて概略配線経路２２が決定されることを意味する。
【００１９】
「ビア周辺混雑緩和パラメータ」とは、ビア周辺の配線をどの程度避けるかについての重み付けに関する条件を指す。「隣接配線制御パラメータ」とは、隣接配線の密集を抑制するための条件を指す。隣接配線制御パラメータとしては、第１層目の配線領域に設定された概略配線経路２２が配線混雑度の規定値を上回る場合に、第２層目以上の複数の配線領域に概略配線経路２２の一部を移動させて、配線混雑度を第１層目から第ｋ層目（ｋは２以上の整数）までの配線層で均一化するための条件等が設定される。
【００２０】
詳細配線手段１４は、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が最適化した配線リソース消費情報及び概略配線経路２２の配線結果を参照し、図３に示すように、概略配線格子１０１内に設定された詳細配線格子１０２上に、図３中の水平方向に延伸する下層配線４２，４３，４４と垂直方向に延伸する上層配線５２，５３，５４を配線し、下層配線４３と上層配線５２とをシングルカットビア６３で結線する。詳細配線格子１０２の格子サイズは、半導体集積回路のデザインルールに基づいて決定される。図３では、１つの概略配線格子１０１を、垂直及び水平方向にそれぞれ１１等分した細かさで規定されるサイズで詳細配線格子１０２が設定されている。詳細配線の配線格子の幅は、デザインルール上、最小の配線スペースに設定されている。
【００２１】
詳細配線手段１４は、複数の配線領域内に複数の仮想端子を配置し、複数の仮想端子間の配線経路を、迷路法又は線分探索法を用いて決定できる。「迷路法」は、仮想端子の一方をソース、他方をターゲットとして、ソースから波が広がるようにソースからの距離を矩形領域内にラベリングしていく。これにより、ソースとターゲットとの最短配線経路を計算することができる。迷路法を用いる場合には、詳細配線手段１４は、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が最適化した配線リソース消費情報を読み出して、ビアが敷設される矩形領域周辺に高いコストを課すことにより、ビア周辺の配線を避けた詳細配線の最短経路を求める。
【００２２】
一方、「線分探索法」は、複数の配線領域内に設定された仮想端子間の配線経路の候補となる線分を発生させ、線分数が最小となるように端子間の配線経路を探索することにより、迷路法に比べて配線の折れ曲がりの少ない経路を求めることができる。詳細配線手段１４は、線分探索法を用いる場合には、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が最適化した配線リソース消費情報を読み出して、ビアが敷設される矩形領域周辺に高いコストを課すことにより、ビア周辺を避け、配線の折れ曲がりの少ない経路を求める。
【００２３】
マルチカットビア置換手段１５は、詳細配線手段１４が結線した図３に示すシングルカットビア６３を、図４に示すようなマルチカットビア６４に置換する。図５にマルチカットビア置換手段１５による置換方法の一例を説明する。図５（ａ）に示すように、ここでは、垂直方向に延伸する下層配線４１と水平方向に延伸する上層配線５１とが単一のビア６１により接続されたレイアウト形状をオリジナルビアと仮定する。マルチカットビア置換手段１５は、まず、図５（ｂ）に示すように、上層配線５１上に重なるマルチカットビア２１Ｗを有する第１置換パターン、又は図５（ｃ）に示すように、下層配線４１上に重なるマルチカットビア２１Ｓを有する第２置換パターンを優先的に発生させる。
【００２４】
第１置換パターン及び第２置換パターンを発生させることにより、設計対象となる半導体集積回路のデザインルール違反を起こす場合には、マルチカットビア置換手段１５は、図５（ｄ）に示すように、上層配線５１の延伸方向に突出したマルチカットビア２１Ｅを有する第３置換パターン、又は、図５（ｅ）に示すように、下層配線４１の延伸方向に突出したマルチカットビア２１Ｎを有する第４置換パターンを発生させる。第３置換パターン及び第４置換パターンを発生させても更にデザインルール違反を起こしている場合は、マルチカットビアへの置換をやめ、図５（ａ）に示すオリジナルビアの状態に戻す。
【００２５】
ワイヤスプレッディング手段１６は、データ記憶装置３に記憶されたワイヤスプレディング情報を読み込んで、詳細配線手段１４及びマルチカットビア置換手段１５が配線した複数の配線の配線スペースを拡大する。検証手段１７は、半導体集積回路に配線ショート等の回路不具合箇所があるか否かの検証及び修正、ＤＲＣ又はＬＶＳ等による物理検証及び修正、ＯＰＣ／ＭＤＰ処理及び検証、及びリソグラフィー検証等を実行する。判定手段１８は、データ記憶装置３に記憶されたマルチカットビアの置換率の情報を読み出して、マルチカットビアの置換率が、規定の置換率を超えているか否かを判断する。
【００２６】
図１のデータ記憶装置３は、レイアウト情報記憶部３１、セル配置情報記憶部３２、配線情報記憶部３３、見積もり情報記憶部３４、置換情報記憶部３５、ワイヤスプレッディング情報記憶部３６及び検証情報記憶部３７を備える。レイアウト情報記憶部３１には、フロアプラン、ネットリスト、接続要求、タイミング制約、及び配置配線に関する種々のレイアウト情報が記憶される。なお、レイアウト情報は、デザイン及びライブラリに関して予め決められたフォーマットのデータ形式で作成された情報を、図示を省略したコンピュータネットワークを経由して入力装置５から入力してもよい。
【００２７】
セル配置情報記憶部３２には、論理セル、入出力セル、高歩留まりセルの形状情報や接続要求等の制約情報が記憶される。配線情報記憶部３３には、概略配線結果、詳細配線結果、マルチカットビア置換後の配線結果等の情報が記憶される。見積もり情報記憶部３４には、マルチカットビアの配線リソース消費情報の計算に必要な情報が記憶される。置換情報記憶部３５には、マルチカットビア置換に関する種々の情報が記憶される。ワイヤスプレッディング情報記憶部３６には、ワイヤスプレッディングを実行するための情報が記憶される。検証情報記憶部３７には、回路検証、物理検証、ＯＰＣ処理、ＭＤＰ処理及びリソグラフィー検証等に必要な情報が記憶される。
【００２８】
図１において、プログラム記憶装置２は、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ等を記憶する。入力装置５は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。操作者は、入力装置５より入出力データを指定したり、自動設計に必要な数値等の設定が可能である。また、入力装置５より、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示の入力も可能である。表示装置６及び出力装置７は、それぞれディスプレイ及びプリンタ装置等を含む。
【００２９】
後述する半導体集積回路の設計方法により更に明らかとなるが、実施の形態に係る半導体集積回路の設計支援システムによれば、概略配線手段１３の見積もり手段１３２が、概略配線経路２２のスタイナの木の交点情報からビア発生個数を見積もる。そして、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が、ビア発生個数に基づく配線リソース消費情報を計算し、配線混雑度均一化を図りながら概略配線経路割付の最適化を行って、概略配線経路２２を修正する。これにより、概略配線経路の割付において、配線リソース限界まで配線経路が割り付けられることが抑制されるため、詳細配線後におけるシングルカットビアからマルチカットビアへの置換率が向上する。この結果、電気的な回路不良要因である残留シングルカットビア数が減少し、信頼性及び製造歩留まりを向上させた半導体集積回路を設計可能な設計支援システムが提供できる。
【００３０】
（半導体集積回路の設計方法）
次に、図１に示す設計支援システムを用いた半導体集積回路の設計方法について、図６に示すフローチャートを用いて説明する。
【００３１】
ステップＳ１０において、フロアプラン、ネットリスト等の半導体集積回路のレイアウト設計に必要な種々のレイアウト情報が、入力装置５を介してレイアウト情報記憶部３１に記憶される。レイアウト情報は、図示を省略したコンピュータネットワークを経由して得られたデザイン及びライブラリに関して予め決められたフォーマットのデータ形式で作成されたレイアウト情報を用いることもできる。半導体集積回路のセル配置情報、見積もり情報、マルチカットビアの置換情報、ワイヤスプレッディング情報及び検証情報及びプログラム等も、入力装置５を介してセル配置情報記憶部３２、見積もり情報記憶部３４、置換情報記憶部３５、ワイヤスプレッディング情報記憶部３６、検証情報記憶部３７及びプログラム記憶装置２に記憶させる。
【００３２】
ステップＳ１１において、セル配置手段１１は、レイアウト情報記憶部３１に記憶されたレイアウト情報を読み出して、設計支援システムのメモリ空間内に仮想的に配置された半導体集積回路のチップ領域内に論理セル、マクロセル、入出力セル等を配置する。セルの配置結果は、セル配置情報記憶部３２に記憶される。
【００３３】
ステップＳ１２において、高歩留まりセル置換手段１２は、セルの配置結果を読み出して、既に配置されたセルを、図２に例示するような高歩留まりセル２３に置換する。
【００３４】
ステップＳ１３において、概略配線手段１３が概略配線を実行する。即ち、ステップＳ１３１において、概略経路割付手段１３１は、図２に例示するように、データ記憶装置３に記憶されたレイアウト情報を抽出し、チップ領域内の内部回路領域１０上に配置された同一接続要求の端子８ａ，８ｂ，８ｃ，８ｄ，８ｅ間を接続するための概略配線経路２２を割り付ける。概略配線経路２２の割付結果は、配線情報記憶部３３に記憶させる。
【００３５】
ステップＳ１３２において、見積もり手段１３２は、概略配線経路２２の割付結果を読み出して、端子８ａ〜８ｄを結ぶ概略配線経路２２のスタイナ木の交点情報を抽出し、交点情報からビアの発生個数を見積もる。ビアの発生個数の見積もり情報は、見積もり情報記憶部３４に記憶させる。
【００３６】
ステップＳ１３３において、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、概略配線経路２２をマルチカットビアの置換に最適な経路に修正する。即ち、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、見積もり手段１３２が見積もったビア発生個数を読み出して配線リソース消費情報の計算を行うと共に、マルチカットビアによる配線リソース消費量を考慮した配線混雑度に基づいて、配線混雑度均一化を図りながら概略配線経路割付の最適化を行う。
【００３７】
例えば、図２に示す矩形領域１００ａ〜１００ｉをＬ字型に通過する経路において、規定の確率でマルチカットビア化による配線リソースの過剰消費が生じると仮定する。マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、マルチカットビア敷設による配線の過剰消費分をマージンとして、Ｌ字型に通過する経路が存在する矩形領域１００ａ〜１００ｉの配線リソース消費情報に追加する。図２に示す例では、矩形領域１００ｂ，１００ｄ，１００ｅ，１００ｆにおいて概略配線経路２２がＬ字型に通過する。そのため、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、矩形領域１００ｂ，１００ｄ，１００ｅ，１００ｆの配線リソース消費情報のコストを高くする。
【００３８】
同様に、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、矩形領域１００ａ〜１００ｉ毎に計算される配線混雑度を照合しながら、矩形領域１００ａ〜１００ｉ上の複数の配線層の配線混雑度がそれぞれ均一になるようにビア周辺混雑緩和パラメータ及び隣接配線制御パラメータの各情報を最適化し、概略配線経路２２を修正する。これにより、ビアが配置されるＬ字型の概略配線経路２２周辺には、隣接配線が配置されにくくなる。概略配線経路２２の修正結果は、配線情報記憶部３３に記憶させる。
【００３９】
ステップＳ１４において、詳細配線手段１４は、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が最適化した配線リソース消費情報及び概略配線経路２２の割付結果を読み出して、図３に示すように、概略配線格子１０１上に設定された詳細配線格子１０２上に、下層配線４２，４３，４４と上層配線５２，５３，５４を配線する。詳細配線手段１４は、更に、下層配線４３と上層配線５２とをシングルカットビア６３で結線する。詳細配線の配線結果は、配線情報記憶部３３に記憶させる。
【００４０】
ステップＳ１５において、マルチカットビア置換手段１５は、詳細配線の配線結果を読み出して、置換情報記憶部３５に記憶されたマルチカットビア置換情報に基づき、図３に示すシングルカットビア６３を図４に示すマルチカットビア６４に置換する。マルチカットビア６４の置換結果は、配線情報記憶部３３に記憶させる。
【００４１】
ステップＳ１６において、判定手段１８は、マルチカットビア６４の置換結果を読み出して、レイアウト情報記憶部３１に記憶されたマルチカット置換率の規定値に基づいて、置換率を判定する。
【００４２】
置換率が規定値を超えていない場合は、判定手段１８は、ステップＳ１７において、セル配置情報記憶部３２に記憶されたセル配置情報及び配線情報記憶部３３に記憶された配線情報の一部を変更させ、ステップＳ１３へ進む（エンジニアリング変更オーダー（ＥＣＯ）工程）。ステップＳ１７に示されるＥＣＯ工程は、設計者が設定することもできるし、プログラム等を用いて自動的に設定してもよい。置換率が規定値を超えている場合は、ステップＳ１８に進む。
【００４３】
ステップＳ１８において、ワイヤスプレッディング手段１６は、配線情報記憶部３３からマルチカットビア置換後の配線情報を読み出して、ワイヤスプレッディング情報記憶部３６に記憶されたワイヤスプレッディング情報に基づく詳細配線のワイヤスプレッディング処理を実行する。ワイヤスプレッディング処理後の配線情報は、配線情報記憶部３３に記憶させる。
【００４４】
ステップＳ２１において、配線情報記憶部３３に記憶されたワイヤスプレッディング後の配線情報が、マスクデータとして表示装置６或いは出力装置７に出力される。
【００４５】
ステップＳ２２において、検証手段１７は、出力されたマスクデータを読み出して、検証情報記憶部３７に記憶されたＬＶＳ又はＤＲＣなどのソフトウェアを用いてマスクデータを検証する。検証結果は、検証情報記憶部３７に記憶させる。
【００４６】
ステップＳ２３において、検証手段１７は、ＬＶＳ・ＤＲＣ検証後の情報を参照して、検証情報記憶部３７に記憶されたＯＰＣ処理情報に基づきＯＰＣ処理及び検証を行う。ＯＰＣ処理の検証結果は、検証情報記憶部３７に記憶させる。
【００４７】
ステップＳ２４において、検証手段１７は、ＯＰＣ検証後の情報を参照して、検証情報記憶部３７に記憶されたリソグラフィールール等に基づきリソグラフィー検証を行う。リソグラフィー検証結果は、検証情報記憶部３７に記憶させる。その後、ステップＳ３０において、リソグラフィー検証結果を用いた製造工程が実施される。
【００４８】
比較例として、図７に、マルチカットビアへの変換を考慮しない場合のレイアウトパターン例を示す。下層配線４３及び上層配線５３間を接続するシングルカットビア６５の周囲には、下層配線４２，４４及び上層配線５２，５４が隣接している。このため、マルチカットビアへの変換を行うことができず、シングルカットビア６５として残存してしまう。
【００４９】
一方、図６に示す半導体集積回路の設計方法によれば、ステップＳ１３の概略配線工程において、マルチカットビアによる配線リソース消費量を考慮した配線混雑度の均一化を図りながら概略配線経路割り付けの最適化を行った概略配線経路２２に最適化される。これにより、図３に示すように、ビア周辺の隣接配線トラックを空けて詳細配線がなされるため、ステップＳ１４に示す詳細配線工程において、ビア周辺に詳細配線が配線されない。これにより、図４に示すように、詳細配線後のマルチカットビアへの置換が容易となり、マルチカットビア置換率が向上する。
【００５０】
また、図６に示す半導体集積回路の設計方法によれば、ステップＳ１３３に示す修正工程において、概略配線経路２２の最適化を行うことにより、配線同士の位置間隔が分散化されてパターンの寸法トレランスが向上する。このため、ステップＳ１８に示すワイヤスプレッディング処理を詳細配線後に実行しても、配線の折れ曲がりが発生しにくくなる。配線セグメントの不要なクランクも減り、ビア周辺の過剰な配線混雑も緩和され、その後の工程で置換を行うよりも高い置換率でシングルカットビアからマルチカットビアへの置換を行うことが可能となる。更に、リソグラフィー的に製造容易性を悪化させるパターンの発生も抑制できる。
【００５１】
このように、実施の形態に係る半導体集積回路の設計方法によれば、シングルカットビアに起因した接続信頼性不良が少なく、製造変動によるばらつきにロバストな半導体集積回路のレイアウト設計が可能となる。
【００５２】
（半導体集積回路の設計支援プログラム）
図６にフローを示した一連の設計処理は、図６と等価なアルゴリズムのプログラムにより、図１に示した設計支援システムを制御して実行できる。このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をプログラム記憶装置２に読み込ませることにより、実施の形態に係る自動設計の一連の自動設計の処理を実行することもできる。「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。また、これらの記録媒体に格納されたプログラムをコンピュータシステムを構成するプログラム記憶装置２にインストールすることもできる。所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置等を用いることもできる。更に、インターネット等のコンピュータネットワークを介して、このプログラムをプログラム記憶装置２に記憶させることも可能である。
【００５３】
（半導体集積回路の製造方法）
図１に示す設計支援システムを用いた半導体集積回路の製造方法の一例について、図８のフローチャートを用いて説明する。以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００５４】
ステップＳ１００において、半導体集積回路のレイアウト設計が行われる。即ち、図６のフローチャートを用いて説明したとおり、ステップＳ１３において、図２に示す内部回路領域１０内の複数の配線領域に割り付けられた概略配線経路２２をマルチカットビアで接続するために必要な配線リソース情報を計算して、矩形領域１００ａ〜１００ｉに対して計算される配線混雑度を矩形領域１００ａ〜１００ｉそれぞれの上層の配線層においてそれぞれ均一化するように、概略配線経路２２の割り付けの最適化をする。
【００５５】
更に、ステップＳ１４において、最適化後の概略配線経路２２の割付結果を読み出して、複数層の配線領域に詳細配線を配線させ、ステップＳ１５において、詳細配線の配線結果を読み出して、複数層の配線領域を接続するシングルカットビアをマルチカットビアに置き換える。
【００５６】
更に、ステップＳ１６において、置き換え後の配線情報を読み出して、置換率の規定値を満たすか否か判定する。ステップＳ１８において、詳細配線の配線スペースを緩和する。
【００５７】
そして、ステップＳ２１において、配線情報記憶部３３に記憶された配線スペース緩和後の配線情報を、表示装置６に表示させた後、ステップＳ２２〜Ｓ２４において表示装置６に表示されたレイアウトデータに対し、検証手段１７が、回路検証、ＬＶＳ・ＤＲＣ検証、ＯＰＣ・ＭＤＰ検証、リソグラフィー検証等を実行し、マスクデータの準備が完了する。
【００５８】
図８のステップＳ２００において、得られたマスクデータに基づいて、電子ビーム露光装置等のパターンジェネレータにより基板工程、配線工程、等にそれぞれ必要な枚数のマスク（レチクル）のセットを互いに所定の合わせ余裕で製造する。
【００５９】
ステップＳ３００において、ステップＳ２００で製造されたレチクルのセットを用いたチップ製造工程が行われる。チップ製造工程は、ステップＳ３０１に示す前工程、ステップＳ３０４に示す後工程からなる。まず、ステップＳ３０２に示すフロントエンド工程（基板工程）では、各工程（製造プロセス）に必要なそれぞれのレチクルを用いた逐次縮小露光装置（ステッパ）により、半導体ウエハ上に複数のチップパターンを周期的に配列させ、微細加工を行う。
【００６０】
即ち、例えば、ステップＳ３１０のシリコン基板上にシリコン酸化膜堆積工程、ステップＳ３１１のシリコン酸化膜上へのフォトレジスト膜塗布工程、ステップＳ３１２のフォトリソグラフィー工程により、シリコン酸化膜を選択的にエッチングする。更に、ステップＳ３１３におけるフォトレジスト膜とシリコン酸化膜をマスクとして用いた不純物イオンの選択的注入工程、ステップＳ３１４における、注入されたイオンの活性化処理等の種々の工程を繰り返し、レチクルセット中のレチクルを順に用いて行い、各セルのトランジスタ等を形成する。
【００６１】
ステップＳ３０２に示すフロントエンド工程の後は、ステップＳ３０３に示すバックエンド工程（表面配線工程）において、各工程に必要なレチクルを用いてステッパで所望のパターンを描画することにより、基板表面に対して配線処理が施される。即ち、ステップＳ３１５に示すように、表面配線工程のレチクルのセット中の１枚を用いて、例えばシリコン基板上に、ＣＶＤ法、ＰＶＤ法等により形成し、化学機械研磨（ＣＭＰ）法により表面を平坦化する。ステップＳ３１６に示すように、層間絶縁膜の上にフォトレジストを塗布し、ステップＳ３１７に示すフォトリソグラフィー工程によるフォトレジスト膜をパターニングし、エッチングマスクを形成する。
【００６２】
ステップＳ３１８において、エッチマスクを使用して、反応性イオンエッチング（ＲＩＥ）等を行い、層間絶縁膜に上下層の配線を接続するマルチカットビアを形成するための複数のビアホールを形成する。フォトレジストを除去し、表面を洗浄化した後、ステップＳ３１９において、複数のビア内に金属を堆積して、マルチカットビアを形成する。再びフォトリソグラフィー工程による新たなエッチングマスクを形成し、この金属膜をパターニングする等の一連の工程を、レチクルのセット中のレチクルを順に用いて繰り返して、多層配線構造を形成する。
【００６３】
表面配線工程の完了後、ステップＳ３０４のアッセンブル工程、ステップＳ４００の検査工程を経て、ステップＳ５００において製品として出荷される。
【００６４】
実施の形態に係る半導体集積回路の製造方法によれば、複数のビアを持つマルチカットビアを層間絶縁膜に形成することにより、１つのビアが接続不良を起こした場合においても他のビアで導通を取ることができるので、半導体集積回路の歩留まりを向上させることができる。また、ステップＳ１００の設計工程において、マルチカットビア周辺の隣接配線の敷設位置の最適化も行われているため、マルチカットビアの置換率が高く、信頼性の高い半導体集積回路を製造できる。
【００６５】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係る設計支援システムの一例を示すブロック図である。
【図２】本発明の実施の形態に係る半導体集積回路のレイアウト図の一例である。
【図３】本発明の実施の形態に係る半導体集積回路の設計方法を示すレイアウト図の一例である。
【図４】本発明の実施の形態に係る半導体集積回路の設計方法を示すレイアウト図の一例である。
【図５】本発明の実施の形態に係る半導体集積回路のビア置換方法を示す説明図である。
【図６】本発明の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。
【図７】本発明の実施の形態に係る半導体集積回路の設計方法を用いない場合の比較例を示すレイアウト図である。
【図８】本発明の実施の形態に係る半導体集積回路の製造方法の一例を示すフローチャートである。
【符号の説明】
【００６７】
１…ＣＰＵ
２…プログラム記憶装置
３…データ記憶装置
１０…内部回路領域
１３…概略配線手段
１４…詳細配線手段
１５…マルチカットビア置換手段
１６…ワイヤスプレッディング手段
１７…検証手段
１８…判定手段
２２…概略配線経路
３１…レイアウト情報記憶部
３２…セル配置情報記憶部
３３…配線情報記憶部
３４…見積もり情報記憶部
３５…置換情報記憶部
３６…ワイヤスプレッディング情報記憶部
３７…検証情報記憶部
６３…シングルカットビア
６４…マルチカットビア
１００ａ〜１００ｉ…矩形領域
１３１…概略経路割付手段
１３２…見積もり手段
１３３…修正手段
【技術分野】
【０００１】
本発明は、半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の設計に於いては、所望の回路動作が得られるように、論理機能や記憶機能を有するセル或いはブロックをチップ内に配置し、それらの入出力端子間をそれぞれ配線して、チップ領域上のパターンレイアウトを決定している。一般的なゲートアレイ方式による半導体集積回路は、セルが配置される領域、セル間の配線が施される領域及び周辺に設けられた入出力回路が配置される領域により構成されている。チップ上の配線には、複数の配線層が利用でき、水平・垂直方向の配線にそれぞれ別の層が割り当てられることが可能である。半導体集積回路のレイアウト設計では、計算機を用いて自動的にセルの配置や端子間の配線を最適化し、チップ領域全面のレイアウトパターンを決定している（例えば、特許文献１参照）。
【０００３】
近年、ウエハ上に製造するトランジスタや配線の寸法の微細化が進み、当初に意図した設計パターン通りに製造工程を実施することが困難になってきている。半導体基板上の層間絶縁膜に微細なホールを形成し、上下層の配線を接続するビアの加工技術も、益々困難化してきている。このため、実際に製造されるウエハ上の回路パターンが、製造変動要因による影響を大きく受けて電気的接続の信頼性不良に陥り、歩留まりの低下を引き起こす。特に、ゲート長１３０ｎｍ世代以降のテクノロジでは、ビアホールの接続不良に起因する欠陥の割合が増大している。このため、複数のホールを持つマルチカットビアを配線層間の接続に用いることにより、不良確率を極力減らすための工夫がなされている。
【０００４】
しかし、従来の自動レイアウト方法では、まず単一のビア（シングルカットビア）をチップ全面に敷設することを想定して詳細配線まで配線し、その後、周辺のレイアウト状況から許容される場合に限って、マルチカットビアへの置換を行っている。即ち、従来の自動レイアウト方法では、配線経路探索段階においてマルチカットビア敷設による隣接配線領域の消費を考慮していない。このため、マルチカットビア敷設を前提とした配線処理のグローバルな最適化ができない。仮に、ワイヤスプレッディング機能を用いて配線間隔を広げたとしても、所定のプロセスで規定される隣接配線間の最小間隔での配線セグメントの折れ曲がりや並行配線のクランクが局所的に集中する場所へのマルチカットビアの置換は困難である。このように、半導体集積回路の製造に悪影響を及ぼすレイアウトパターンを、配線処理後に最適化することには限界がある。
【特許文献１】特開平１１−２６５９４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、シングルカットビアからマルチカットビアへの置換率を高くでき、半導体集積回路の信頼性及び製造歩留まりを向上可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本願発明の第１の態様によれば、複数層の配線領域に概略配線経路を割り付け、概略配線経路のビア発生個数を見積もり、概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させる概略配線手段と；概略配線経路を読み出して、配線リソース消費情報を用いて複数層の配線領域に詳細配線を配線し、詳細配線結果を配線情報記憶部に記憶させる詳細配線手段と；詳細配線結果を読み出して、複数層の配線領域を接続するビアをマルチカットビアに置き換えるマルチカットビア置換手段とを備える半導体集積回路の設計支援システムが提供される。
【０００７】
本願発明の他の態様によれば、概略配線手段が、複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もり、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させるステップと；詳細配線手段が、前記概略配線経路を読み出して、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線し、詳細配線結果を前記配線情報記憶部に記憶させるステップと；マルチカットビア置換手段が、前記詳細配線結果を読み出して、前記複数層の配線領域を接続するビアをマルチカットビアに置き換えるステップとを含む半導体集積回路の設計方法が提供される。
【０００８】
本発明の他の態様によれば、概略配線手段が、複数層の配線領域に概略配線経路を割り付け、概略配線経路のビア発生個数を見積もり、概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させる手順と；詳細配線手段が、概略配線経路を読み出して、配線リソース消費情報を用いて複数層の配線領域に詳細配線を配線し、詳細配線結果を配線情報記憶部に記憶させる手順と；マルチカットビア置換手段が、詳細配線結果を読み出して、複数層の配線領域を接続するビアをマルチカットビアに置き換える手順とをコンピュータに実行させるための半導体集積回路の設計支援プログラムが提供される。
【０００９】
本願発明の他の態様によれば、設計支援システムにより、複数層の配線領域に概略配線経路を割り付け、概略配線経路のビア発生個数を見積もらせ、概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算させ、複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させ、概略配線経路を読み出させて、配線リソース消費情報を用いて複数層の配線領域に詳細配線を配線させ、詳細配線結果を配線情報記憶部に記憶させ、詳細配線結果を読み出させて、複数層の配線領域を接続するビアをマルチカットビアに置き換えさせる工程と；マルチカットビアに置き換えられた詳細配線結果のデータを用いてマスクを製造する工程と；マスクのパターンを半導体ウエハに転写する工程とを含む半導体集積回路の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、シングルカットビアからマルチカットビアへの置換率を高くでき、半導体集積回路の信頼性及び製造歩留まりを向上可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法が提供できる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（半導体集積回路の設計支援システム）
本発明の実施の形態に係る半導体集積回路の設計支援システムは、図１及び図２に示すように、複数層の配線領域に概略配線経路２２を割り付け、概略配線経路２２のビア発生個数を見積もり、概略配線経路２２に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、内部回路領域１０を分割した複数の矩形領域１００ａ〜１００ｉ毎に計算される配線混雑度を参照することによりマルチカットビア敷設による配線リソース消費量を考慮した配線混雑度の均一化を図りながら概略配線経路２２を割り当てる概略配線手段１３と、複数層の配線領域に詳細配線を配線する詳細配線手段１４と、複数層の配線領域を接続するビアをマルチカットビアに置き換えるマルチカットビア置換手段１５とを備える。「配線リソース消費情報」とは、内部回路領域１０内にマルチカットビアを敷設する際に消費し得る隣接配線トラック数（隣接配線経路数）の情報を指す。
【００１３】
概略配線手段１３、詳細配線手段１４及びマルチカットビア置換手段１５は、コンピュータシステムの演算処理部（ＣＰＵ）１の一部として構成できる。ＣＰＵ１には、操作者からの入力等を受け付ける入力装置５、ＣＰＵ１の処理結果やチップのレイアウト結果等を表示する表示装置６及び出力装置７及びＣＰＵ１の演算処理に必要な各種プログラム等を記憶するプログラム記憶装置２が接続されている。入力装置５、表示装置６及び出力装置７は、入出力制御部４に接続されている。ＣＰＵ１は、セル配置手段１１、高歩留まりセル置換手段１２、ワイヤスプレッディング手段１６、検証手段１７及び判定手段１８を更に備える。
【００１４】
セル配置手段１１は、データ記憶装置３に記憶されたフロアプラン及びセル接続情報等に基づいて、図１の設計支援システムのメモリ空間内に仮想的に配置された半導体集積回路のチップ領域内に、論理セル、マクロセル、入出力セル等を配置する。高歩留まりセル置換手段１２は、セル配置手段１１が配置したセルを、図２に例示するような高歩留まりセル２３に置換する。「高歩留まりセル」とは、歩留まりを考慮して、予めセルの外形（大きさ）やセルに含まれる素子や配線等の配置位置の最適化を行ったセルを指す。
【００１５】
概略配線手段１３は、概略経路割付手段１３１、見積もり手段１３２及びマルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３を備える。概略経路割付手段１３１は、データ記憶装置３に記憶されたレイアウト情報を抽出し、図２に例示するように、内部回路領域１０内に配置された同一の接続要求の端子８ａ，８ｂ，８ｃ，８ｄ，８ｅ間を接続するための概略配線経路を割り付ける。なお、内部回路領域１０は、概略配線格子１０１により複数の矩形領域１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ、１００ｈ及び１００ｉに分割されている。内部回路領域１０の周辺部には、入出力セルを配置するためのＩ／Ｏセル領域４０ａ，４０ｂ，４０ｃ，４０ｄが配置されている。
【００１６】
見積もり手段１３２は、概略配線経路２２をマルチカットビアで接続するために必要な配線リソース消費情報を計算するために、端子８ａ〜８ｄを結ぶ概略配線経路２２のスタイナ木の交点情報から、ビアの発生個数を見積もる。マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、見積もり手段１３２が見積もったビア発生個数を読み出して、配線リソース消費情報の計算を行うと共に、矩形領域１００ａ〜１００ｉ毎に計算されたマルチカットビアによる配線リソース消費量を考慮した配線混雑度に基づいて、配線混雑度均一化を図りながら概略配線経路割付の最適化を行って、概略配線経路２２を修正する。
【００１７】
配線リソース消費情報の具体的計算方法としては、マルチカットビア化による配線リソースの過剰消費を考慮して、後述する詳細配線工程の配線経路探索においてビア周辺の配線経路に課すコストを計算することにより、実現できる。例えば、矩形領域１００ａ〜１００ｉをＬ字型に通過する概略配線経路２２の周辺に、規定の確率でマルチカットビア化による配線リソースの過剰消費が生じると仮定する。図２では、矩形領域１００ｂ，１００ｄ，１００ｅ，１００ｆにおいて概略配線経路２２がＬ字型に通過している。この場合、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、マルチカットビア化による配線リソースの過剰消費分に相当するコストを、矩形領域１００ｂ，１００ｄ，１００ｅ，１００ｆに対して選択的に、配線リソース消費情報のマージンとして追加する。
【００１８】
「配線混雑度」は、例えば、矩形領域１００ａ〜１００ｉ内に予め設定された概略配線トラックの総数に対し、実際に割り付けられた概略配線の本数の割合を計算することにより評価できる。「概略配線経路割付の最適化」とは、例えば、上述した配線リソース消費情報、ビア周辺混雑緩和パラメータ、及び隣接配線制御パラメータ、等の配線経路探索に必要な各種パラメータを最適化することにより、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化が図られて概略配線経路２２が決定されることを意味する。
【００１９】
「ビア周辺混雑緩和パラメータ」とは、ビア周辺の配線をどの程度避けるかについての重み付けに関する条件を指す。「隣接配線制御パラメータ」とは、隣接配線の密集を抑制するための条件を指す。隣接配線制御パラメータとしては、第１層目の配線領域に設定された概略配線経路２２が配線混雑度の規定値を上回る場合に、第２層目以上の複数の配線領域に概略配線経路２２の一部を移動させて、配線混雑度を第１層目から第ｋ層目（ｋは２以上の整数）までの配線層で均一化するための条件等が設定される。
【００２０】
詳細配線手段１４は、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が最適化した配線リソース消費情報及び概略配線経路２２の配線結果を参照し、図３に示すように、概略配線格子１０１内に設定された詳細配線格子１０２上に、図３中の水平方向に延伸する下層配線４２，４３，４４と垂直方向に延伸する上層配線５２，５３，５４を配線し、下層配線４３と上層配線５２とをシングルカットビア６３で結線する。詳細配線格子１０２の格子サイズは、半導体集積回路のデザインルールに基づいて決定される。図３では、１つの概略配線格子１０１を、垂直及び水平方向にそれぞれ１１等分した細かさで規定されるサイズで詳細配線格子１０２が設定されている。詳細配線の配線格子の幅は、デザインルール上、最小の配線スペースに設定されている。
【００２１】
詳細配線手段１４は、複数の配線領域内に複数の仮想端子を配置し、複数の仮想端子間の配線経路を、迷路法又は線分探索法を用いて決定できる。「迷路法」は、仮想端子の一方をソース、他方をターゲットとして、ソースから波が広がるようにソースからの距離を矩形領域内にラベリングしていく。これにより、ソースとターゲットとの最短配線経路を計算することができる。迷路法を用いる場合には、詳細配線手段１４は、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が最適化した配線リソース消費情報を読み出して、ビアが敷設される矩形領域周辺に高いコストを課すことにより、ビア周辺の配線を避けた詳細配線の最短経路を求める。
【００２２】
一方、「線分探索法」は、複数の配線領域内に設定された仮想端子間の配線経路の候補となる線分を発生させ、線分数が最小となるように端子間の配線経路を探索することにより、迷路法に比べて配線の折れ曲がりの少ない経路を求めることができる。詳細配線手段１４は、線分探索法を用いる場合には、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が最適化した配線リソース消費情報を読み出して、ビアが敷設される矩形領域周辺に高いコストを課すことにより、ビア周辺を避け、配線の折れ曲がりの少ない経路を求める。
【００２３】
マルチカットビア置換手段１５は、詳細配線手段１４が結線した図３に示すシングルカットビア６３を、図４に示すようなマルチカットビア６４に置換する。図５にマルチカットビア置換手段１５による置換方法の一例を説明する。図５（ａ）に示すように、ここでは、垂直方向に延伸する下層配線４１と水平方向に延伸する上層配線５１とが単一のビア６１により接続されたレイアウト形状をオリジナルビアと仮定する。マルチカットビア置換手段１５は、まず、図５（ｂ）に示すように、上層配線５１上に重なるマルチカットビア２１Ｗを有する第１置換パターン、又は図５（ｃ）に示すように、下層配線４１上に重なるマルチカットビア２１Ｓを有する第２置換パターンを優先的に発生させる。
【００２４】
第１置換パターン及び第２置換パターンを発生させることにより、設計対象となる半導体集積回路のデザインルール違反を起こす場合には、マルチカットビア置換手段１５は、図５（ｄ）に示すように、上層配線５１の延伸方向に突出したマルチカットビア２１Ｅを有する第３置換パターン、又は、図５（ｅ）に示すように、下層配線４１の延伸方向に突出したマルチカットビア２１Ｎを有する第４置換パターンを発生させる。第３置換パターン及び第４置換パターンを発生させても更にデザインルール違反を起こしている場合は、マルチカットビアへの置換をやめ、図５（ａ）に示すオリジナルビアの状態に戻す。
【００２５】
ワイヤスプレッディング手段１６は、データ記憶装置３に記憶されたワイヤスプレディング情報を読み込んで、詳細配線手段１４及びマルチカットビア置換手段１５が配線した複数の配線の配線スペースを拡大する。検証手段１７は、半導体集積回路に配線ショート等の回路不具合箇所があるか否かの検証及び修正、ＤＲＣ又はＬＶＳ等による物理検証及び修正、ＯＰＣ／ＭＤＰ処理及び検証、及びリソグラフィー検証等を実行する。判定手段１８は、データ記憶装置３に記憶されたマルチカットビアの置換率の情報を読み出して、マルチカットビアの置換率が、規定の置換率を超えているか否かを判断する。
【００２６】
図１のデータ記憶装置３は、レイアウト情報記憶部３１、セル配置情報記憶部３２、配線情報記憶部３３、見積もり情報記憶部３４、置換情報記憶部３５、ワイヤスプレッディング情報記憶部３６及び検証情報記憶部３７を備える。レイアウト情報記憶部３１には、フロアプラン、ネットリスト、接続要求、タイミング制約、及び配置配線に関する種々のレイアウト情報が記憶される。なお、レイアウト情報は、デザイン及びライブラリに関して予め決められたフォーマットのデータ形式で作成された情報を、図示を省略したコンピュータネットワークを経由して入力装置５から入力してもよい。
【００２７】
セル配置情報記憶部３２には、論理セル、入出力セル、高歩留まりセルの形状情報や接続要求等の制約情報が記憶される。配線情報記憶部３３には、概略配線結果、詳細配線結果、マルチカットビア置換後の配線結果等の情報が記憶される。見積もり情報記憶部３４には、マルチカットビアの配線リソース消費情報の計算に必要な情報が記憶される。置換情報記憶部３５には、マルチカットビア置換に関する種々の情報が記憶される。ワイヤスプレッディング情報記憶部３６には、ワイヤスプレッディングを実行するための情報が記憶される。検証情報記憶部３７には、回路検証、物理検証、ＯＰＣ処理、ＭＤＰ処理及びリソグラフィー検証等に必要な情報が記憶される。
【００２８】
図１において、プログラム記憶装置２は、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ等を記憶する。入力装置５は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。操作者は、入力装置５より入出力データを指定したり、自動設計に必要な数値等の設定が可能である。また、入力装置５より、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示の入力も可能である。表示装置６及び出力装置７は、それぞれディスプレイ及びプリンタ装置等を含む。
【００２９】
後述する半導体集積回路の設計方法により更に明らかとなるが、実施の形態に係る半導体集積回路の設計支援システムによれば、概略配線手段１３の見積もり手段１３２が、概略配線経路２２のスタイナの木の交点情報からビア発生個数を見積もる。そして、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が、ビア発生個数に基づく配線リソース消費情報を計算し、配線混雑度均一化を図りながら概略配線経路割付の最適化を行って、概略配線経路２２を修正する。これにより、概略配線経路の割付において、配線リソース限界まで配線経路が割り付けられることが抑制されるため、詳細配線後におけるシングルカットビアからマルチカットビアへの置換率が向上する。この結果、電気的な回路不良要因である残留シングルカットビア数が減少し、信頼性及び製造歩留まりを向上させた半導体集積回路を設計可能な設計支援システムが提供できる。
【００３０】
（半導体集積回路の設計方法）
次に、図１に示す設計支援システムを用いた半導体集積回路の設計方法について、図６に示すフローチャートを用いて説明する。
【００３１】
ステップＳ１０において、フロアプラン、ネットリスト等の半導体集積回路のレイアウト設計に必要な種々のレイアウト情報が、入力装置５を介してレイアウト情報記憶部３１に記憶される。レイアウト情報は、図示を省略したコンピュータネットワークを経由して得られたデザイン及びライブラリに関して予め決められたフォーマットのデータ形式で作成されたレイアウト情報を用いることもできる。半導体集積回路のセル配置情報、見積もり情報、マルチカットビアの置換情報、ワイヤスプレッディング情報及び検証情報及びプログラム等も、入力装置５を介してセル配置情報記憶部３２、見積もり情報記憶部３４、置換情報記憶部３５、ワイヤスプレッディング情報記憶部３６、検証情報記憶部３７及びプログラム記憶装置２に記憶させる。
【００３２】
ステップＳ１１において、セル配置手段１１は、レイアウト情報記憶部３１に記憶されたレイアウト情報を読み出して、設計支援システムのメモリ空間内に仮想的に配置された半導体集積回路のチップ領域内に論理セル、マクロセル、入出力セル等を配置する。セルの配置結果は、セル配置情報記憶部３２に記憶される。
【００３３】
ステップＳ１２において、高歩留まりセル置換手段１２は、セルの配置結果を読み出して、既に配置されたセルを、図２に例示するような高歩留まりセル２３に置換する。
【００３４】
ステップＳ１３において、概略配線手段１３が概略配線を実行する。即ち、ステップＳ１３１において、概略経路割付手段１３１は、図２に例示するように、データ記憶装置３に記憶されたレイアウト情報を抽出し、チップ領域内の内部回路領域１０上に配置された同一接続要求の端子８ａ，８ｂ，８ｃ，８ｄ，８ｅ間を接続するための概略配線経路２２を割り付ける。概略配線経路２２の割付結果は、配線情報記憶部３３に記憶させる。
【００３５】
ステップＳ１３２において、見積もり手段１３２は、概略配線経路２２の割付結果を読み出して、端子８ａ〜８ｄを結ぶ概略配線経路２２のスタイナ木の交点情報を抽出し、交点情報からビアの発生個数を見積もる。ビアの発生個数の見積もり情報は、見積もり情報記憶部３４に記憶させる。
【００３６】
ステップＳ１３３において、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、概略配線経路２２をマルチカットビアの置換に最適な経路に修正する。即ち、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、見積もり手段１３２が見積もったビア発生個数を読み出して配線リソース消費情報の計算を行うと共に、マルチカットビアによる配線リソース消費量を考慮した配線混雑度に基づいて、配線混雑度均一化を図りながら概略配線経路割付の最適化を行う。
【００３７】
例えば、図２に示す矩形領域１００ａ〜１００ｉをＬ字型に通過する経路において、規定の確率でマルチカットビア化による配線リソースの過剰消費が生じると仮定する。マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、マルチカットビア敷設による配線の過剰消費分をマージンとして、Ｌ字型に通過する経路が存在する矩形領域１００ａ〜１００ｉの配線リソース消費情報に追加する。図２に示す例では、矩形領域１００ｂ，１００ｄ，１００ｅ，１００ｆにおいて概略配線経路２２がＬ字型に通過する。そのため、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、矩形領域１００ｂ，１００ｄ，１００ｅ，１００ｆの配線リソース消費情報のコストを高くする。
【００３８】
同様に、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３は、矩形領域１００ａ〜１００ｉ毎に計算される配線混雑度を照合しながら、矩形領域１００ａ〜１００ｉ上の複数の配線層の配線混雑度がそれぞれ均一になるようにビア周辺混雑緩和パラメータ及び隣接配線制御パラメータの各情報を最適化し、概略配線経路２２を修正する。これにより、ビアが配置されるＬ字型の概略配線経路２２周辺には、隣接配線が配置されにくくなる。概略配線経路２２の修正結果は、配線情報記憶部３３に記憶させる。
【００３９】
ステップＳ１４において、詳細配線手段１４は、マルチカットビアによる配線リソース消費量を考慮した配線混雑度均一化並びに配線経路修正手段１３３が最適化した配線リソース消費情報及び概略配線経路２２の割付結果を読み出して、図３に示すように、概略配線格子１０１上に設定された詳細配線格子１０２上に、下層配線４２，４３，４４と上層配線５２，５３，５４を配線する。詳細配線手段１４は、更に、下層配線４３と上層配線５２とをシングルカットビア６３で結線する。詳細配線の配線結果は、配線情報記憶部３３に記憶させる。
【００４０】
ステップＳ１５において、マルチカットビア置換手段１５は、詳細配線の配線結果を読み出して、置換情報記憶部３５に記憶されたマルチカットビア置換情報に基づき、図３に示すシングルカットビア６３を図４に示すマルチカットビア６４に置換する。マルチカットビア６４の置換結果は、配線情報記憶部３３に記憶させる。
【００４１】
ステップＳ１６において、判定手段１８は、マルチカットビア６４の置換結果を読み出して、レイアウト情報記憶部３１に記憶されたマルチカット置換率の規定値に基づいて、置換率を判定する。
【００４２】
置換率が規定値を超えていない場合は、判定手段１８は、ステップＳ１７において、セル配置情報記憶部３２に記憶されたセル配置情報及び配線情報記憶部３３に記憶された配線情報の一部を変更させ、ステップＳ１３へ進む（エンジニアリング変更オーダー（ＥＣＯ）工程）。ステップＳ１７に示されるＥＣＯ工程は、設計者が設定することもできるし、プログラム等を用いて自動的に設定してもよい。置換率が規定値を超えている場合は、ステップＳ１８に進む。
【００４３】
ステップＳ１８において、ワイヤスプレッディング手段１６は、配線情報記憶部３３からマルチカットビア置換後の配線情報を読み出して、ワイヤスプレッディング情報記憶部３６に記憶されたワイヤスプレッディング情報に基づく詳細配線のワイヤスプレッディング処理を実行する。ワイヤスプレッディング処理後の配線情報は、配線情報記憶部３３に記憶させる。
【００４４】
ステップＳ２１において、配線情報記憶部３３に記憶されたワイヤスプレッディング後の配線情報が、マスクデータとして表示装置６或いは出力装置７に出力される。
【００４５】
ステップＳ２２において、検証手段１７は、出力されたマスクデータを読み出して、検証情報記憶部３７に記憶されたＬＶＳ又はＤＲＣなどのソフトウェアを用いてマスクデータを検証する。検証結果は、検証情報記憶部３７に記憶させる。
【００４６】
ステップＳ２３において、検証手段１７は、ＬＶＳ・ＤＲＣ検証後の情報を参照して、検証情報記憶部３７に記憶されたＯＰＣ処理情報に基づきＯＰＣ処理及び検証を行う。ＯＰＣ処理の検証結果は、検証情報記憶部３７に記憶させる。
【００４７】
ステップＳ２４において、検証手段１７は、ＯＰＣ検証後の情報を参照して、検証情報記憶部３７に記憶されたリソグラフィールール等に基づきリソグラフィー検証を行う。リソグラフィー検証結果は、検証情報記憶部３７に記憶させる。その後、ステップＳ３０において、リソグラフィー検証結果を用いた製造工程が実施される。
【００４８】
比較例として、図７に、マルチカットビアへの変換を考慮しない場合のレイアウトパターン例を示す。下層配線４３及び上層配線５３間を接続するシングルカットビア６５の周囲には、下層配線４２，４４及び上層配線５２，５４が隣接している。このため、マルチカットビアへの変換を行うことができず、シングルカットビア６５として残存してしまう。
【００４９】
一方、図６に示す半導体集積回路の設計方法によれば、ステップＳ１３の概略配線工程において、マルチカットビアによる配線リソース消費量を考慮した配線混雑度の均一化を図りながら概略配線経路割り付けの最適化を行った概略配線経路２２に最適化される。これにより、図３に示すように、ビア周辺の隣接配線トラックを空けて詳細配線がなされるため、ステップＳ１４に示す詳細配線工程において、ビア周辺に詳細配線が配線されない。これにより、図４に示すように、詳細配線後のマルチカットビアへの置換が容易となり、マルチカットビア置換率が向上する。
【００５０】
また、図６に示す半導体集積回路の設計方法によれば、ステップＳ１３３に示す修正工程において、概略配線経路２２の最適化を行うことにより、配線同士の位置間隔が分散化されてパターンの寸法トレランスが向上する。このため、ステップＳ１８に示すワイヤスプレッディング処理を詳細配線後に実行しても、配線の折れ曲がりが発生しにくくなる。配線セグメントの不要なクランクも減り、ビア周辺の過剰な配線混雑も緩和され、その後の工程で置換を行うよりも高い置換率でシングルカットビアからマルチカットビアへの置換を行うことが可能となる。更に、リソグラフィー的に製造容易性を悪化させるパターンの発生も抑制できる。
【００５１】
このように、実施の形態に係る半導体集積回路の設計方法によれば、シングルカットビアに起因した接続信頼性不良が少なく、製造変動によるばらつきにロバストな半導体集積回路のレイアウト設計が可能となる。
【００５２】
（半導体集積回路の設計支援プログラム）
図６にフローを示した一連の設計処理は、図６と等価なアルゴリズムのプログラムにより、図１に示した設計支援システムを制御して実行できる。このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をプログラム記憶装置２に読み込ませることにより、実施の形態に係る自動設計の一連の自動設計の処理を実行することもできる。「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。また、これらの記録媒体に格納されたプログラムをコンピュータシステムを構成するプログラム記憶装置２にインストールすることもできる。所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置等を用いることもできる。更に、インターネット等のコンピュータネットワークを介して、このプログラムをプログラム記憶装置２に記憶させることも可能である。
【００５３】
（半導体集積回路の製造方法）
図１に示す設計支援システムを用いた半導体集積回路の製造方法の一例について、図８のフローチャートを用いて説明する。以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００５４】
ステップＳ１００において、半導体集積回路のレイアウト設計が行われる。即ち、図６のフローチャートを用いて説明したとおり、ステップＳ１３において、図２に示す内部回路領域１０内の複数の配線領域に割り付けられた概略配線経路２２をマルチカットビアで接続するために必要な配線リソース情報を計算して、矩形領域１００ａ〜１００ｉに対して計算される配線混雑度を矩形領域１００ａ〜１００ｉそれぞれの上層の配線層においてそれぞれ均一化するように、概略配線経路２２の割り付けの最適化をする。
【００５５】
更に、ステップＳ１４において、最適化後の概略配線経路２２の割付結果を読み出して、複数層の配線領域に詳細配線を配線させ、ステップＳ１５において、詳細配線の配線結果を読み出して、複数層の配線領域を接続するシングルカットビアをマルチカットビアに置き換える。
【００５６】
更に、ステップＳ１６において、置き換え後の配線情報を読み出して、置換率の規定値を満たすか否か判定する。ステップＳ１８において、詳細配線の配線スペースを緩和する。
【００５７】
そして、ステップＳ２１において、配線情報記憶部３３に記憶された配線スペース緩和後の配線情報を、表示装置６に表示させた後、ステップＳ２２〜Ｓ２４において表示装置６に表示されたレイアウトデータに対し、検証手段１７が、回路検証、ＬＶＳ・ＤＲＣ検証、ＯＰＣ・ＭＤＰ検証、リソグラフィー検証等を実行し、マスクデータの準備が完了する。
【００５８】
図８のステップＳ２００において、得られたマスクデータに基づいて、電子ビーム露光装置等のパターンジェネレータにより基板工程、配線工程、等にそれぞれ必要な枚数のマスク（レチクル）のセットを互いに所定の合わせ余裕で製造する。
【００５９】
ステップＳ３００において、ステップＳ２００で製造されたレチクルのセットを用いたチップ製造工程が行われる。チップ製造工程は、ステップＳ３０１に示す前工程、ステップＳ３０４に示す後工程からなる。まず、ステップＳ３０２に示すフロントエンド工程（基板工程）では、各工程（製造プロセス）に必要なそれぞれのレチクルを用いた逐次縮小露光装置（ステッパ）により、半導体ウエハ上に複数のチップパターンを周期的に配列させ、微細加工を行う。
【００６０】
即ち、例えば、ステップＳ３１０のシリコン基板上にシリコン酸化膜堆積工程、ステップＳ３１１のシリコン酸化膜上へのフォトレジスト膜塗布工程、ステップＳ３１２のフォトリソグラフィー工程により、シリコン酸化膜を選択的にエッチングする。更に、ステップＳ３１３におけるフォトレジスト膜とシリコン酸化膜をマスクとして用いた不純物イオンの選択的注入工程、ステップＳ３１４における、注入されたイオンの活性化処理等の種々の工程を繰り返し、レチクルセット中のレチクルを順に用いて行い、各セルのトランジスタ等を形成する。
【００６１】
ステップＳ３０２に示すフロントエンド工程の後は、ステップＳ３０３に示すバックエンド工程（表面配線工程）において、各工程に必要なレチクルを用いてステッパで所望のパターンを描画することにより、基板表面に対して配線処理が施される。即ち、ステップＳ３１５に示すように、表面配線工程のレチクルのセット中の１枚を用いて、例えばシリコン基板上に、ＣＶＤ法、ＰＶＤ法等により形成し、化学機械研磨（ＣＭＰ）法により表面を平坦化する。ステップＳ３１６に示すように、層間絶縁膜の上にフォトレジストを塗布し、ステップＳ３１７に示すフォトリソグラフィー工程によるフォトレジスト膜をパターニングし、エッチングマスクを形成する。
【００６２】
ステップＳ３１８において、エッチマスクを使用して、反応性イオンエッチング（ＲＩＥ）等を行い、層間絶縁膜に上下層の配線を接続するマルチカットビアを形成するための複数のビアホールを形成する。フォトレジストを除去し、表面を洗浄化した後、ステップＳ３１９において、複数のビア内に金属を堆積して、マルチカットビアを形成する。再びフォトリソグラフィー工程による新たなエッチングマスクを形成し、この金属膜をパターニングする等の一連の工程を、レチクルのセット中のレチクルを順に用いて繰り返して、多層配線構造を形成する。
【００６３】
表面配線工程の完了後、ステップＳ３０４のアッセンブル工程、ステップＳ４００の検査工程を経て、ステップＳ５００において製品として出荷される。
【００６４】
実施の形態に係る半導体集積回路の製造方法によれば、複数のビアを持つマルチカットビアを層間絶縁膜に形成することにより、１つのビアが接続不良を起こした場合においても他のビアで導通を取ることができるので、半導体集積回路の歩留まりを向上させることができる。また、ステップＳ１００の設計工程において、マルチカットビア周辺の隣接配線の敷設位置の最適化も行われているため、マルチカットビアの置換率が高く、信頼性の高い半導体集積回路を製造できる。
【００６５】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係る設計支援システムの一例を示すブロック図である。
【図２】本発明の実施の形態に係る半導体集積回路のレイアウト図の一例である。
【図３】本発明の実施の形態に係る半導体集積回路の設計方法を示すレイアウト図の一例である。
【図４】本発明の実施の形態に係る半導体集積回路の設計方法を示すレイアウト図の一例である。
【図５】本発明の実施の形態に係る半導体集積回路のビア置換方法を示す説明図である。
【図６】本発明の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。
【図７】本発明の実施の形態に係る半導体集積回路の設計方法を用いない場合の比較例を示すレイアウト図である。
【図８】本発明の実施の形態に係る半導体集積回路の製造方法の一例を示すフローチャートである。
【符号の説明】
【００６７】
１…ＣＰＵ
２…プログラム記憶装置
３…データ記憶装置
１０…内部回路領域
１３…概略配線手段
１４…詳細配線手段
１５…マルチカットビア置換手段
１６…ワイヤスプレッディング手段
１７…検証手段
１８…判定手段
２２…概略配線経路
３１…レイアウト情報記憶部
３２…セル配置情報記憶部
３３…配線情報記憶部
３４…見積もり情報記憶部
３５…置換情報記憶部
３６…ワイヤスプレッディング情報記憶部
３７…検証情報記憶部
６３…シングルカットビア
６４…マルチカットビア
１００ａ〜１００ｉ…矩形領域
１３１…概略経路割付手段
１３２…見積もり手段
１３３…修正手段
【特許請求の範囲】
【請求項１】
複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もり、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させる概略配線手段と、
前記概略配線経路を読み出して、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線し、詳細配線結果を前記配線情報記憶部に記憶させる詳細配線手段と、
前記詳細配線結果を読み出して、前記複数層の配線領域を接続するビアをマルチカットビアに置き換えるマルチカットビア置換手段
とを備えることを特徴とする半導体集積回路の設計支援システム。
【請求項２】
前記詳細配線手段は、前記複数層の配線領域内に複数の仮想端子を配置し、前記仮想端子間を迷路法及び線分探索法のいずれかを用いて配線することを特徴とする請求項１に記載の半導体集積回路の設計支援システム。
【請求項３】
概略配線手段が、複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もり、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させるステップと、
詳細配線手段が、前記概略配線経路を読み出して、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線し、詳細配線結果を前記配線情報記憶部に記憶させるステップと、
マルチカットビア置換手段が、前記詳細配線結果を読み出して、前記複数層の配線領域を接続するビアをマルチカットビアに置き換えるステップ
とを含むことを特徴とする半導体集積回路の設計方法。
【請求項４】
概略配線手段が、複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もり、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させる手順と、
詳細配線手段が、前記概略配線経路を読み出して、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線し、詳細配線結果を前記配線情報記憶部に記憶させる手順と、
マルチカットビア置換手段が、前記詳細配線結果を読み出して、前記複数層の配線領域を接続するビアをマルチカットビアに置き換える手順
とをコンピュータに実行させるための半導体集積回路の設計支援プログラム。
【請求項５】
設計支援システムにより、複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もらせ、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算させ、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させ、前記概略配線経路を読み出させて、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線させ、詳細配線結果を前記配線情報記憶部に記憶させ、前記詳細配線結果を読み出させて、前記複数層の配線領域を接続するビアをマルチカットビアに置き換えさせる工程と、
前記マルチカットビアに置き換えられた詳細配線結果のデータを用いてマスクを製造する工程と、
前記マスクのパターンを半導体ウエハに転写する工程
とを含むことを特徴とする半導体集積回路の製造方法。
【請求項１】
複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もり、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させる概略配線手段と、
前記概略配線経路を読み出して、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線し、詳細配線結果を前記配線情報記憶部に記憶させる詳細配線手段と、
前記詳細配線結果を読み出して、前記複数層の配線領域を接続するビアをマルチカットビアに置き換えるマルチカットビア置換手段
とを備えることを特徴とする半導体集積回路の設計支援システム。
【請求項２】
前記詳細配線手段は、前記複数層の配線領域内に複数の仮想端子を配置し、前記仮想端子間を迷路法及び線分探索法のいずれかを用いて配線することを特徴とする請求項１に記載の半導体集積回路の設計支援システム。
【請求項３】
概略配線手段が、複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もり、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させるステップと、
詳細配線手段が、前記概略配線経路を読み出して、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線し、詳細配線結果を前記配線情報記憶部に記憶させるステップと、
マルチカットビア置換手段が、前記詳細配線結果を読み出して、前記複数層の配線領域を接続するビアをマルチカットビアに置き換えるステップ
とを含むことを特徴とする半導体集積回路の設計方法。
【請求項４】
概略配線手段が、複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もり、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算し、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させる手順と、
詳細配線手段が、前記概略配線経路を読み出して、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線し、詳細配線結果を前記配線情報記憶部に記憶させる手順と、
マルチカットビア置換手段が、前記詳細配線結果を読み出して、前記複数層の配線領域を接続するビアをマルチカットビアに置き換える手順
とをコンピュータに実行させるための半導体集積回路の設計支援プログラム。
【請求項５】
設計支援システムにより、複数層の配線領域に概略配線経路を割り付け、前記概略配線経路のビア発生個数を見積もらせ、前記概略配線経路に基づいて詳細配線を施すにあたってマルチカットビアで接続するために必要な配線リソース消費情報を計算させ、前記複数層の配線領域を分割した複数の矩形領域毎に計算される配線混雑度を参照し、マルチカットビア敷設を含めた配線混雑度の均一化を図りながら概略配線経路を割り当てて配線情報記憶部に記憶させ、前記概略配線経路を読み出させて、前記配線リソース消費情報を用いて前記複数層の配線領域に詳細配線を配線させ、詳細配線結果を前記配線情報記憶部に記憶させ、前記詳細配線結果を読み出させて、前記複数層の配線領域を接続するビアをマルチカットビアに置き換えさせる工程と、
前記マルチカットビアに置き換えられた詳細配線結果のデータを用いてマスクを製造する工程と、
前記マスクのパターンを半導体ウエハに転写する工程
とを含むことを特徴とする半導体集積回路の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−１６４５３６（Ｐ２００７−１６４５３６Ａ）
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願番号】特願２００５−３６０９０７（Ｐ２００５−３６０９０７）
【出願日】平成１７年１２月１４日（２００５．１２．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（０００２２１１９９）東芝マイクロエレクトロニクス株式会社 (376)
【Ｆターム（参考）】
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願日】平成１７年１２月１４日（２００５．１２．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（０００２２１１９９）東芝マイクロエレクトロニクス株式会社 (376)
【Ｆターム（参考）】
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