固体撮像素子およびカメラシステム
【課題】チップ内の熱勾配を緩和することが可能で、ひいてはダークシェーディングを緩和することが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】第１チップは画素アレイ部が配置され、第２チップはロジック部およびレギュレータが配置され、レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、基準電圧と複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器とを含み、演算増幅器の出力は複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、演算増幅器にフィードバックされ、複数の出力トランジスタの電源側端子は外部電源電圧が供給される供給電源端子に接続され、演算増幅器は、基準電圧と複数の出力段トランジスタのノードで共通化された出力電圧を比較して複数の出力段トランジスタのゲート電圧を制御する。
【解決手段】第１チップは画素アレイ部が配置され、第２チップはロジック部およびレギュレータが配置され、レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、基準電圧と複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器とを含み、演算増幅器の出力は複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、演算増幅器にフィードバックされ、複数の出力トランジスタの電源側端子は外部電源電圧が供給される供給電源端子に接続され、演算増幅器は、基準電圧と複数の出力段トランジスタのノードで共通化された出力電圧を比較して複数の出力段トランジスタのゲート電圧を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、ＣＭＯＳ(Complimentary Metal Oxide Semiconductor)イメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
固体撮像素子（イメージセンサ）としてのＣＣＤ(Charge Coupled Device)の出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
【０００３】
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００４】
このような、ＣＭＯＳイメージセンサは、デジタルカメラやカムコーダー、監視カメラ、車載カメラなどの撮像装置において、撮像素子として広く用いられている。
【０００５】
図１は、画素を２次元アレイ状に配置したＣＭＯＳイメージセンサの一般的な構成例を示す図である。
【０００６】
図１のＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行選択回路１２、および読み出し回路（カラム処理回路：ＡＦＥ）１３により構成されている。
【０００７】
画素アレイ部１１は、画素回路がＭ行×Ｎ列のマトリックス状に配置されている。
行選択回路１２は、画素アレイ部１１の中の任意の行に配置された画素の動作を制御する。行選択回路１２は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
【０００８】
読み出し回路１３は、行選択回路１２により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３は、相関二重アンプリング回路（ＣＤＳ： Correlated Double Sampling）やアナログデジタルコンバータ（ＡＤＣ）を含む。
【０００９】
図２は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【００１０】
この画素回路２０は、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１を有する。画素回路２０は、この１個の光電変換素子２１に対して、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５の４つのトランジスタを能動素子として有する。
【００１１】
光電変換素子２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ２２は、光電変換素子２１とフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に転送信号（駆動信号）ＴＲＧが与えられる。
これにより、光電変換素子２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００１２】
リセットトランジスタ２３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１３】
フローティングディフュージョンＦＤには、増幅トランジスタ２４のゲートが接続されている。増幅トランジスタ２４は、選択トランジスタ２５を介して信号線２６（図１のＬＳＧＮ）に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ２５のゲートに与えられ、選択トランジスタ２５がオンする。
選択トランジスタ２５がオンすると、増幅トランジスタ２４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線２６に出力する。信号線２６を通じて、各画素から出力された電圧は、読み出し回路に出力される。
【００１４】
この画素のリセット動作とは、光電変換素子２１に蓄積されている電荷を、転送トランジスタ２２をオンし、光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子２１の電荷を受け取れるように、リセットトランジスタ２３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ２２をオンしている間、これと並行としてリセットトランジスタ２３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
【００１５】
一方読み出し動作では、まずリセットトランジスタ２３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ２５を通じて出力信号線２６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ２２をオンにして光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線２６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
【００１６】
転送制御線ＬＴＲＧ、リセット制御線ＬＲＳＴ、および選択制御線ＬＳＥＬは、行選択回路１２により選択的に駆動される。
【００１７】
画素回路の構成として、４トランジスタ構成（４Ｔｒ型）画素回路のほかに、３トランジスタ構成（３Ｔｒ型）、５トランジスタ構成（５Ｔｒ型）等を採用することが可能である。
３Ｔｒ型画素回路は、転送制御線ＬＴＲＧの電位に従って光電変換素子（ＰＤ）２１からフローティングディフュージョンＦＤへの電荷の移動を制御する転送トランジスタを備えていない。
【００１８】
ところで、ＣＭＯＳイメージセンサ等のように、複数のセンサがアイレ状に配置された構造を有する半導体装置においては、信号処理の高度化と小型化への要求が高まってきている。
これを実現するために、たとえば特許文献１ではチップを積層構造とすることで、今までと同等のチップサイズでより大きな信号処理回路を集積する手法が提案されている。
【００１９】
このような半導体装置は、アナログ信号を発生するセンサレイを搭載したチップ（以下、アナログチップと記載）と、信号処理用のロジック回路を搭載したチップ（以下、デジタルチップと記載）との積層構造を有する。
そして、半導体装置は、アナログチップに形成されたＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA）で接続した構造で、これらのチップを上下に積層することにより小型化を実現している。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１１-１５９９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
ところで、通常、イメージセンサのロジック用電源は外部から供給を行っている。そのため、外部からロジック用電源電圧を供給できない顧客への対応は行えていないのが現状である。
この対応として、イメージセンサチップ内に、ＬＤＯ（Low Drop Out ：低ドロップアウト)等の内部レギュレータを搭載することが考えられる。
【００２２】
しかし、内部レギュレータをチップ内に搭載することで、チップ面内の熱勾配問題が生じる。
この点は、上下チップに張り合わせた積層構造を有するイメージセンサに搭載した場合では、画素の直下に熱源が発生してしまうため特に問題といえる。
【００２３】
また、レギュレータを複数配置することも考えられるがエラーアンプが同一ノードを帰還するため、意図しない動作がおこる可能性がある。
【００２４】
本技術は、チップ内の熱勾配を緩和することが可能で、ひいてはダークシェーディングを緩和することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２５】
本技術の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部が配置され、上記第２チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する。
【００２６】
本技術の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部が配置され、上記第２チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する。
【発明の効果】
【００２７】
本技術によれば、チップ内の熱勾配を緩和することが可能で、ひいてはダークシェーディングを緩和することができる。
【図面の簡単な説明】
【００２８】
【図１】画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【図２】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【図３】本実施形態に係る固体撮像素子の積層構造の一例を示す図である。
【図４】本実施形態に係る２チップの積層構造を有する固体撮像素子の特徴的な構成を説明するための図である。
【図５】本実施形態に係る内部レギュレータの基本的な構成例を示す回路図である。
【図６】図５のレギュレータを第２チップに搭載した一例を示す図である。
【図７】図６のレギュレータの構成において、出力段アンプが外部供給電源に接続された例を示す図である。
【図８】本実施形態に係るレギュレータにおけるスタンバイ機能（スタンバイモード）と強制スタンバイ機能（強制スタンバイモード）を説明するための図である。
【図９】本実施形態に係るレギュレータにおける強制スタンバイ機能（強制スタンバイモード）をさらに説明するための図である。
【図１０】本実施形態に係る内部レギュレータの他の構成例を示す回路図である。
【図１１】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の基本的な構成例を示す図である。
【図１２】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図１３】本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示すブロック図である。
【図１４】本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２９】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の積層構造
２．レギュレータの構成およびチップにおける配置例
３．固体撮像素子の概要
４．カメラシステムの構成例
【００３０】
＜１．固体撮像素子の積層構造＞
図３は、本実施形態に係る固体撮像素子の積層構造の一例を示す図である。
本実施形態の固体撮像素子１００は、アレイ状に配置された、光電変換素子等を含む複数の画素（センサ）を有する。
【００３１】
固体撮像素子１００は、図３に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣＶ）により電気的に接続される。
この固体撮像素子１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
【００３２】
上下２チップの積層構造において、第１チップ１１０はアイレ状に複数の画素を含む画素アイレ部が配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路（ロジック回路）を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
【００３３】
そして、本実施形態に係る２チップの積層構造を有する固体撮像素子１００は、以下の特徴的な構成を有する。
図４は、本実施形態に係る２チップの積層構造を有する固体撮像素子の特徴的な構成を説明するための図である。
【００３４】
固体撮像素子１００は、図４に示すように、アナログチップである第１チップ１１０に画素アレイ部１３０が配置される。固体撮像素子１００は、デジタルチップである第２チップ１２０にロジック回路１４０およびロジック回路の内部電源となるＬＤＯからなる内部レギュレータ１５０が配置される。
このように、本実施形態に係る固体撮像素子１００は、内部レギュレータ（ＬＤＯ）を第２チップ１２０内に搭載し、外部からロジック電源を供給しない顧客への対応を可能としている。
【００３５】
内部レギュレータ１５０は、ＬＤＯによりロジック回路１４０に供給する電源の電圧を低下させることで、ロジック回路１４０のトランジスタで発生する電界を緩和し、特性の劣化を抑制（軽減）する。
なお、ＬＤＯとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。
【００３６】
ただし、レギュレータ（ＬＤＯ）を内部に搭載することで、チップ面内の熱勾配問題が生じる。この点は上下チップに張り合わせた積層構造を有する固体撮像素子１００に搭載した場合では、画素の直下に熱源が発生し、第１チップ側似影響を及ぼすおそれがある。
そのため、本レギュレータ（ＬＤＯ）１５０では、図４に示すように、エラーアンプ１５１を一つにし、出力段のみを複数（本例では４）の出力段アンプ（出力段トランジスタ）１５２〜１５５に分散させる構成を採用している。
その理由は、出力段を分散（分割）しチップ内の隅（図４の例では４隅）に分散させて配置することで、第２チップ１２０面内の熱勾配を緩和することが可能とするからである。
この効果として、チップ面内の熱勾配により生じたダークシェーディングを緩和することが可能である。
また、エラーアンプ１５１が一つのため帰還点も一つであり、複数のアンプがある構成より安定的である。
【００３７】
＜２．レギュレータの構成およびチップにおける配置例＞
図５は、本実施形態に係る内部レギュレータの基本的な構成例を示す回路図である。
図６は、図５のレギュレータを第２チップに搭載した一例を示す図である。
図７は、図６のレギュレータの構成において、出力段アンプが外部供給電源に接続された例を示す図である。
【００３８】
図５のレギュレータ１５０は、演算増幅器（エラーアンプ）１５１、複数の出力用ＰＭＯＳトランジスタ（電界効果トランジスタ）１５２〜１５５、基準電圧発生回路１５６、および帰還（フィードバック）用分圧抵抗Ｒ１，Ｒ２を有する。
なお、図５において、ＬＤ１〜ＬＤ４は電圧供給先にある負荷を示している。
【００３９】
基準電圧発生回路１５６は、バンドギャップ（ＢＧＲ）回路１５７および基準電圧発生用抵抗Ｒ３，Ｒ４を含んで構成されている。
基準電圧発生回路１５６は、直列接続された抵抗Ｒ３，Ｒ４が第２チップ１２０内のバンドギャップ（ＢＧＲ）回路１５７からの電流を受けて基準電圧ＶＲＥＦを発生してエラーアンプ１５１の一方の入力端子に供給する。
【００４０】
エラーアンプ１５１の他方の入力端子は、直列に接続された分圧抵抗Ｒ１，Ｒ２の接続点に接続される。
エラーアンプ１５１の出力端子は、複数の出力段トランジスタ１５２〜１５５のゲートにそれぞれ接続されている。
出力段トランジスタ１５２のソースはたとえば外部から供給される、たとえば１．８Ｖの電源電圧の供給電源端子ＶＴ１に接続され、ドレインはロジック回路１４０内の負荷ＬＤ１および第２チップ１２０の形成された接続端子ＴＣ１に接続されている。
出力段トランジスタ１５３のソースはたとえば外部から供給される、たとえば１．８Ｖの電源電圧の供給電源端子ＶＴ２に接続され、ドレインはロジック回路１４０内の負荷ＬＤ２および第２チップ１２０の形成された接続端子ＴＣ２に接続されている。
出力段トランジスタ１５４のソースはたとえば外部から供給される、たとえば１．８Ｖの電源電圧の供給電源端子ＶＴ３に接続され、ドレインはロジック回路１４０内の負荷ＬＤ３および第２チップ１２０の形成された接続端子ＴＣ３に接続されている。
出力段トランジスタ１５５のソースはたとえば外部から供給される、たとえば１．８Ｖの電源電圧の供給電源端子ＶＴ４に接続され、ドレインはロジック回路１４０内の負荷ＬＤ４および第２チップ１２０の形成された接続端子ＴＣ４に接続されている。
出力段トランジスタ１５２〜１５５の出力は負荷ＬＤ１〜ＬＤ４を駆動した後、一つのノードＮＤ１に接続されて、分圧抵抗Ｒ１の一端に共通に接続されている。このように、出力段トランジスタ１５２〜１５５の出力は平均化されて分圧抵抗を介してエラーアンプ１５１にフィードバックされる。
【００４１】
また、各出力段アンプの出力段トランジスタ１５２〜１５５のソースが接続される電源電圧の供給電源端子ＶＴ１〜ＶＴ４は、たとえば図７に示すように、外部供給電源１６０に接続される。
【００４２】
また、本実施形態においては、図６および図７に示すように、分割配置された出力段アンプのセンスライン（出力段トランジスタのドレイン側ライン）は接続端子ＴＣ１〜ＴＣ４を通して第２チップ１２０外の基板１７０を介して接続されている。
このように、基板接続することにより低い抵抗値がフィードバックすることが可能となる。
【００４３】
このレギュレータ１５０では、基準電圧ＶＲＥＦが入力されるエラーアンプ１５１により出力段の出力段トランジスタ１５２〜１５５のゲート電圧を制御する。
そして、レギュレータ１５０は、各出力段トランジスタ１５２〜１５５の出力が共通に接続された分圧抵抗Ｒ１、Ｒ２の中点がエラーアンプ１５１に入力されることでフィードバックがかかり、所望の定電圧を生成している。
【００４４】
また、本実施形態のレギュレータ１５０は、スタンバイ機能（スタンバイモード）と強制スタンバイ機能（強制スタンバイモード）を有する。
図８は、本実施形態に係るレギュレータにおけるスタンバイ機能（スタンバイモード）と強制スタンバイ機能（強制スタンバイモード）を説明するための図である。
【００４５】
スタンバイモードはスタンバイ制御信号ＳＴＢによりレギュレータ１５０Ａをスタンバイ状態にし、レギュレータ１５０Ａの出力を、たとえば図８に示すように、プルダウントランジスタ１５８により固定電位、たとえばＧＮＤレベルとする。
スタンバイモードでは、スタンバイ制御信号ＳＴＢによりＧＮＤレベルへのプルダウントランジスタ１５８を除き、内部トランジスタをすべてオフにし、ＢＧＲ１５７からの基準電流はカットする。このとき、レギュレータ１５０の出力はＧＮＤレベルとなる。
【００４６】
強制スタンバイモードは、強制スタンバイ制御信号ＦＳＴＢによりレギュレータ１５０Ａの機能をオフにし、レギュレータ１５０Ａの出力端子に外部からロジック電源用電圧を供給可能とする。
強制スタンバイモードは、強制スタンバイ制御信号ＦＳＴＢにより、レギュレータ１５０Ａをスタンバイ状態にし、たとえば図８に示すように、スイッチＳＷ１をオフにして、出力ノードＮＤ１をハイインピーダンスＨｉｚにする。
このとき、強制スタンバイ制御をスタンバイ制御よりも優勢する。
【００４７】
図９は、本実施形態に係るレギュレータにおける強制スタンバイ機能（強制スタンバイモード）をさらに説明するための図である。
【００４８】
図９のレギュレータ１５０Ｂは、強制スタンバイモード動作時、出力段トランジスタをオフ（カットオフ）させる回路としてスイッチＳＷ２を有する。
スイッチＳＷ２は、外部供給電源１６０とエラーアンプ１５１の出力間に接続され、強制スタンバイ制御信号ＦＳＴＢを受けてオンし、出力段トランジスタ１５２〜１５５のゲートを外部供給電源電圧レベルとしてカットオフさせる。
強制スタンバイモード時、エラーアンプ１５１内のトランジスタはすべてオフしているが、出力段トランジスタ１５２〜１５５の電源側がフローティング状態となる。その結果、レギュレータ１５０Ｂの出力段トランジスタ１５２〜１５５のボディダイオードを通して電源へ逆流してしまう。
それを回避するため、図９に示すように、レギュレータ１５０Ｂの外部供給電源とレギュレータ１５０Ｂに供給するロジック電源１８０を接続し、スイッチＳＷ２をオンにする。これにより、出力段トランジスタ１５２〜１５５のソース側とドレイン側が同電位となりボディダイオードを通して電源への逆流を回避することができる。
【００４９】
図５〜図９に示すレギュレータ１５０（１５０Ａ，１５０Ｂ）は、ロジック用電源電圧を供給可能な顧客に対しては、出力段から分圧抵抗にかけて基板１７０上で接続している。
このため、強制スタンバイモード時には基板１７０から直接外部のロジック電源電圧を供給可能とする。
ただし、レギュレータ１５０は、電源はフローディングでの動作となり出力段トランジスタのボディダイオードを通して、電源系へ電流が逆流してしまう。そこでモジュール内で出力段トランジスタのソード、ドレインを同電位にすることで逆流防止を実現している。
【００５０】
また、レギュレータ１５０では、スタンバイモード時の消費電流を抑えた設計を行っている。
スタンバイモード時は、回路内のトランジスタがすべてオフするように設計しているため、スタンバイ電流はトランジスタのオフリーク電流になる。
レギュレータ１５０内では出力段トランジスタ１５２〜１５５が最も消費電流が大きいため、リーク電流を見込んだ出力段のサイズを決定している。
また、出力段を分割配置することで、エラーアンプ１５１と出力段間で長距離配線が発生する。この長距離配線によるＲＣ容量はレギュレータ１５０の安定性を劣化させるため、ＲＣ容量を可能な限り下げるようにしている。
【００５１】
図１０は、本実施形態に係る内部レギュレータの他の構成例を示す回路図である。
【００５２】
図１０の内部レギュレータ１５０Ｃが図５等のレギュレータ１５０と基本的に異なる点は、出力トランジスタ１５２〜１５５の出力を、負荷ＬＤ１〜ＬＤ４を駆動する前の段階で共通に接続して電圧抵抗に接続していることにある。
この場合、基板による接続がないことから、外部からのロジック用電源電圧を供給できる場合に対応が困難である。
その他の構成は図５等のレギュレータ１５０と同様であり、同様の効果を得ることができる。
【００５３】
＜３．固体撮像素子の概要＞
本実施形態に係る固体撮像素子の一例としてＣＭＯＳイメージセンサの構成例について説明する。
【００５４】
＜３．１ 固体撮像素子の基本的な構成＞
図１１は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の基本的な構成例を示す図である。
【００５５】
図１１のＣＭＯＳイメージセンサ２００は、画素アレイ部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
【００５６】
この半導体装置としてのＣＭＯＳイメージセンサ２００は、図３の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部２１０が配置される。そしてたとえば、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０、並びにレギュレータ１５０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
【００５７】
画素アレイ部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００５８】
図１２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００５９】
この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
【００６０】
光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００６１】
リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００６２】
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００６３】
画素アレイ部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
【００６４】
行選択回路２２０は、画素アレイ部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
【００６５】
カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
【００６６】
＜３．２ 列並列ＡＤＣ搭載固体撮像装置の構成例＞
なお、本実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００６７】
図１３は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示すブロック図である。
【００６８】
この固体撮像素子３００は、図１３に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、ランプ信号発生器としてのデジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０を有する。
【００６９】
画素アレイ部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図１６に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
【００７０】
ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するシングルスロープ型ＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
【００７１】
ＡＤＣ群３５０においては、垂直信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【００７２】
なお、ここで採用される比較器３５１の具体的な構成については後で詳述する。
【００７３】
この半導体装置としてのＣＭＯＳイメージセンサ３００においても、図９の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部３１０やＡＤＣ群３５０の比較器３５１が配置される。
第２チップ１２０に、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０のカウンタ３５２、ラッチ３５３、ＤＡＣ３６０、アンプ回路３７０、信号処理回路３８０、水平転送線３９０、レギュレータ１５０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
【００７４】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態に係るレギュレータ１５０は、エラーアンプを一つ、複数の出力段トランジスタ、分圧抵抗を有する低ドロップアウト電圧レギュレータ（ＬＤＯ）である。
レギュレータ１５０は、エラーアンプの出力は複数の出力段トランジスタに接続され、出力段トランジスタの出力経路は一つのノードに接続され分圧抵抗を介しエラーアンプにフィードバックする構成を有する。
このレギュレータ１５０は、ロジック回路１４０が配置される第２チップ１２０に配置される。
【００７５】
このように、エラーアンプをひとつにすることで帰還点も一つとなり、複数のエラーアンプがあるより安定的な動作をする。
レギュレータをイメージセンサ内部に搭載した場合、レギュレータが熱源となりチップ面内に熱勾配が生じるが、本実施形態では、出力段がたとえばチップの隅に分割（分散）配置されている。これにより、チップ面内における熱勾配を緩和することができる。
上下チップ１１０，１２０に張り合わせた積層構造を有するイメージセンサにレギュレータを搭載した場合、画素の直下に熱源がくるため特に問題となる。
出力段トランジスタを分割し隅に配置することで熱勾配によって生じるダークシェーディングを緩和することができる。
また、ロジック用電源を供給不可の顧客への対応が可能である。
出力段を分割することによりロジック部へのＩＲドロップを緩和することができる。
【００７６】
出力段トランジスタからのセンスラインは分圧抵抗を介しフィードバックされることで所望の電圧を出力することから、出力段の電圧の変動はフィードバック構成により補正される。
【００７７】
また、レギュレータは、スタンバイモード機能を有する。
スタンバイ機能はスタンバイ制御信号によりＧＮＤレベルへのプルダウントランジスタを除き、内部トランジスタをすべてオフにし、ＢＧＲからの基準電流はカットする。このときレギュレータの出力はＧＮＤレベルにする。
したがって、スタンバイモード時すべてのトランジスタがオフしているため低消費電力である。オフリークのほんどは出力段トランジスタであるため、オフリークを考慮して出力段トランジスタのサイズを決定することができる。
【００７８】
レギュレータは、出力端子を有し、強制スタンバイ機能を有する。
強制スタンバイ機能は、強制スタンバイ制御信号によりレギュレータの機能をオフし、出力端子に外部からロジック電源用電圧を供給可能とする。
したがって、レギュレータをオフにすることで、外部電源からの供給が可能となる。
【００７９】
強制スタンバイモード時、レギュレータの外部供給電源とレギュレータに供給するロジック用電源を接続し、出力トランジスタをオフにする。これにより、出力段トランジスタ１５２〜１５５のソース側とドレイン側が同電位となりボディダイオードを通して電源への逆流を回避することができる。
【００８０】
また、本実施形態では、分割配置された出力段トランジスタのセンスラインは基板を介して接続し、エラーアンプにフィードバックする。このように、基板接続することで低い抵抗値でフィードバックが可能となる。
【００８１】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８２】
＜４．カメラシステムの構成例＞
図１４は、本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８３】
本カメラシステム４００は、図１４に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００，３００が適用可能な撮像デバイス４１０を有する。
さらに、カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【００８４】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【００８５】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８６】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００，２００，３００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【００８７】
なお、本技術は以下のような構成をとることができる。
（１）光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、
上記ロジック部に駆動電圧を供給するレギュレータと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部が配置され、
上記第２チップは、
少なくともロジック部およびレギュレータが配置され、
上記レギュレータは、
基準電圧を生成する基準電圧生成部と、
複数の出力段トランジスタと、
上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、
上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、
上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、
上記演算増幅器は、
上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する
固体撮像素子。
（２）上記複数の出力段トランジスタは、
上記第２チップにおいて分散させて配置されている
上記（１）記載の固体撮像素子。
（３）上記複数の出力段トランジスタは、
上記第２チップの隅に分散させて配置されている
上記（２）記載の固体撮像素子。
（４）上記分散させて配置された上記複数の出力段トランジスタのセンスラインは基板を介して接続され、上記演算増幅器にフィードバックされている。
上記（２）または（３）記載の固体撮像素子。
（５）上記基準電圧発生回路は、
一定の電流を供給するバンドギャップ回路（ＢＧＲ）と、
上記ＢＧＲによる電流を受けて基準電圧を生成して上記演算増幅器に供給する基準電圧発生抵抗と、を含む
上記（１）から（４）のいずれか一に記載の固体撮像素子。
（６）上記レギュレータは、
スタンバイ制御信号により出力を固定電位するトランジスタを除き、内部トランジスタをすべてオフFにし、上記ＢＧＲからの電流はカットするスタンバイ機能を有する
上記（５）記載の固体撮像素子。
（７）上記レギュレータは、
強制スタンバイ制御信号によりレギュレータとしての機能をオフにし、出力端子に外部からロジック電源用電圧を供給可能とする強制スタンバイ機能を有する
上記（１）から（６）のいずれか一に記載の固体撮像素子。
（８）上記レギュレータは、
強制スタンバイ動作時、出力段トランジスタをオフにする回路を含み、
強制スタンバイ時、上記演算増幅器内のトランジスタはすべてオフし、かつ、外部供給電源と上記ロジック用電源を接続して、出力段トランジスタの電源側端子と出力側端子を同電位とする
上記（７）記載の固体撮像素子。
（９）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、
上記ロジック部に駆動電圧を供給するレギュレータと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部が配置され、
上記第２チップは、
少なくともロジック部およびレギュレータが配置され、
上記レギュレータは、
基準電圧を生成する基準電圧生成部と、
複数の出力段トランジスタと、
上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、
上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、
上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、
上記演算増幅器は、
上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する
カメラシステム。
【符号の説明】
【００８８】
１００・・・固体撮像素子、１１０・・・第１チップ（アナログチップ）、１２０・・・第２チップ（ロジックチップ、デジタルチップ）、１３０・・・画素アレイ部、１４０・・・ロジック回路、１５０，１５０〜１５０Ｃ・・・レギュレータ、１５１・・・エラーアンプ（演算増幅器）、１５２〜１５５・・・出力段トランジスタ、１５６・・・基準電圧発生回路、１５７・・・ＢＧＲ、２００・・・固体撮像装置、２１０・・・画素アレイ部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００，３００Ａ〜３００Ｃ・・・固体撮像装置、３１０・・・画素アレイ部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、３９０・・・水平転送線、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
【技術分野】
【０００１】
本技術は、ＣＭＯＳ(Complimentary Metal Oxide Semiconductor)イメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
固体撮像素子（イメージセンサ）としてのＣＣＤ(Charge Coupled Device)の出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
【０００３】
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００４】
このような、ＣＭＯＳイメージセンサは、デジタルカメラやカムコーダー、監視カメラ、車載カメラなどの撮像装置において、撮像素子として広く用いられている。
【０００５】
図１は、画素を２次元アレイ状に配置したＣＭＯＳイメージセンサの一般的な構成例を示す図である。
【０００６】
図１のＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行選択回路１２、および読み出し回路（カラム処理回路：ＡＦＥ）１３により構成されている。
【０００７】
画素アレイ部１１は、画素回路がＭ行×Ｎ列のマトリックス状に配置されている。
行選択回路１２は、画素アレイ部１１の中の任意の行に配置された画素の動作を制御する。行選択回路１２は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
【０００８】
読み出し回路１３は、行選択回路１２により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３は、相関二重アンプリング回路（ＣＤＳ： Correlated Double Sampling）やアナログデジタルコンバータ（ＡＤＣ）を含む。
【０００９】
図２は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【００１０】
この画素回路２０は、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１を有する。画素回路２０は、この１個の光電変換素子２１に対して、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５の４つのトランジスタを能動素子として有する。
【００１１】
光電変換素子２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ２２は、光電変換素子２１とフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に転送信号（駆動信号）ＴＲＧが与えられる。
これにより、光電変換素子２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００１２】
リセットトランジスタ２３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１３】
フローティングディフュージョンＦＤには、増幅トランジスタ２４のゲートが接続されている。増幅トランジスタ２４は、選択トランジスタ２５を介して信号線２６（図１のＬＳＧＮ）に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ２５のゲートに与えられ、選択トランジスタ２５がオンする。
選択トランジスタ２５がオンすると、増幅トランジスタ２４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線２６に出力する。信号線２６を通じて、各画素から出力された電圧は、読み出し回路に出力される。
【００１４】
この画素のリセット動作とは、光電変換素子２１に蓄積されている電荷を、転送トランジスタ２２をオンし、光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子２１の電荷を受け取れるように、リセットトランジスタ２３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ２２をオンしている間、これと並行としてリセットトランジスタ２３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
【００１５】
一方読み出し動作では、まずリセットトランジスタ２３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ２５を通じて出力信号線２６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ２２をオンにして光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線２６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
【００１６】
転送制御線ＬＴＲＧ、リセット制御線ＬＲＳＴ、および選択制御線ＬＳＥＬは、行選択回路１２により選択的に駆動される。
【００１７】
画素回路の構成として、４トランジスタ構成（４Ｔｒ型）画素回路のほかに、３トランジスタ構成（３Ｔｒ型）、５トランジスタ構成（５Ｔｒ型）等を採用することが可能である。
３Ｔｒ型画素回路は、転送制御線ＬＴＲＧの電位に従って光電変換素子（ＰＤ）２１からフローティングディフュージョンＦＤへの電荷の移動を制御する転送トランジスタを備えていない。
【００１８】
ところで、ＣＭＯＳイメージセンサ等のように、複数のセンサがアイレ状に配置された構造を有する半導体装置においては、信号処理の高度化と小型化への要求が高まってきている。
これを実現するために、たとえば特許文献１ではチップを積層構造とすることで、今までと同等のチップサイズでより大きな信号処理回路を集積する手法が提案されている。
【００１９】
このような半導体装置は、アナログ信号を発生するセンサレイを搭載したチップ（以下、アナログチップと記載）と、信号処理用のロジック回路を搭載したチップ（以下、デジタルチップと記載）との積層構造を有する。
そして、半導体装置は、アナログチップに形成されたＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA）で接続した構造で、これらのチップを上下に積層することにより小型化を実現している。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２０１１-１５９９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
ところで、通常、イメージセンサのロジック用電源は外部から供給を行っている。そのため、外部からロジック用電源電圧を供給できない顧客への対応は行えていないのが現状である。
この対応として、イメージセンサチップ内に、ＬＤＯ（Low Drop Out ：低ドロップアウト)等の内部レギュレータを搭載することが考えられる。
【００２２】
しかし、内部レギュレータをチップ内に搭載することで、チップ面内の熱勾配問題が生じる。
この点は、上下チップに張り合わせた積層構造を有するイメージセンサに搭載した場合では、画素の直下に熱源が発生してしまうため特に問題といえる。
【００２３】
また、レギュレータを複数配置することも考えられるがエラーアンプが同一ノードを帰還するため、意図しない動作がおこる可能性がある。
【００２４】
本技術は、チップ内の熱勾配を緩和することが可能で、ひいてはダークシェーディングを緩和することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２５】
本技術の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部が配置され、上記第２チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する。
【００２６】
本技術の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、上記ロジック部に駆動電圧を供給するレギュレータと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、上記画素アレイ部が配置され、上記第２チップは、少なくともロジック部およびレギュレータが配置され、上記レギュレータは、基準電圧を生成する基準電圧生成部と、複数の出力段トランジスタと、上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、上記演算増幅器は、上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する。
【発明の効果】
【００２７】
本技術によれば、チップ内の熱勾配を緩和することが可能で、ひいてはダークシェーディングを緩和することができる。
【図面の簡単な説明】
【００２８】
【図１】画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【図２】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【図３】本実施形態に係る固体撮像素子の積層構造の一例を示す図である。
【図４】本実施形態に係る２チップの積層構造を有する固体撮像素子の特徴的な構成を説明するための図である。
【図５】本実施形態に係る内部レギュレータの基本的な構成例を示す回路図である。
【図６】図５のレギュレータを第２チップに搭載した一例を示す図である。
【図７】図６のレギュレータの構成において、出力段アンプが外部供給電源に接続された例を示す図である。
【図８】本実施形態に係るレギュレータにおけるスタンバイ機能（スタンバイモード）と強制スタンバイ機能（強制スタンバイモード）を説明するための図である。
【図９】本実施形態に係るレギュレータにおける強制スタンバイ機能（強制スタンバイモード）をさらに説明するための図である。
【図１０】本実施形態に係る内部レギュレータの他の構成例を示す回路図である。
【図１１】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の基本的な構成例を示す図である。
【図１２】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図１３】本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示すブロック図である。
【図１４】本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２９】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の積層構造
２．レギュレータの構成およびチップにおける配置例
３．固体撮像素子の概要
４．カメラシステムの構成例
【００３０】
＜１．固体撮像素子の積層構造＞
図３は、本実施形態に係る固体撮像素子の積層構造の一例を示す図である。
本実施形態の固体撮像素子１００は、アレイ状に配置された、光電変換素子等を含む複数の画素（センサ）を有する。
【００３１】
固体撮像素子１００は、図３に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣＶ）により電気的に接続される。
この固体撮像素子１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
【００３２】
上下２チップの積層構造において、第１チップ１１０はアイレ状に複数の画素を含む画素アイレ部が配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路（ロジック回路）を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
【００３３】
そして、本実施形態に係る２チップの積層構造を有する固体撮像素子１００は、以下の特徴的な構成を有する。
図４は、本実施形態に係る２チップの積層構造を有する固体撮像素子の特徴的な構成を説明するための図である。
【００３４】
固体撮像素子１００は、図４に示すように、アナログチップである第１チップ１１０に画素アレイ部１３０が配置される。固体撮像素子１００は、デジタルチップである第２チップ１２０にロジック回路１４０およびロジック回路の内部電源となるＬＤＯからなる内部レギュレータ１５０が配置される。
このように、本実施形態に係る固体撮像素子１００は、内部レギュレータ（ＬＤＯ）を第２チップ１２０内に搭載し、外部からロジック電源を供給しない顧客への対応を可能としている。
【００３５】
内部レギュレータ１５０は、ＬＤＯによりロジック回路１４０に供給する電源の電圧を低下させることで、ロジック回路１４０のトランジスタで発生する電界を緩和し、特性の劣化を抑制（軽減）する。
なお、ＬＤＯとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。
【００３６】
ただし、レギュレータ（ＬＤＯ）を内部に搭載することで、チップ面内の熱勾配問題が生じる。この点は上下チップに張り合わせた積層構造を有する固体撮像素子１００に搭載した場合では、画素の直下に熱源が発生し、第１チップ側似影響を及ぼすおそれがある。
そのため、本レギュレータ（ＬＤＯ）１５０では、図４に示すように、エラーアンプ１５１を一つにし、出力段のみを複数（本例では４）の出力段アンプ（出力段トランジスタ）１５２〜１５５に分散させる構成を採用している。
その理由は、出力段を分散（分割）しチップ内の隅（図４の例では４隅）に分散させて配置することで、第２チップ１２０面内の熱勾配を緩和することが可能とするからである。
この効果として、チップ面内の熱勾配により生じたダークシェーディングを緩和することが可能である。
また、エラーアンプ１５１が一つのため帰還点も一つであり、複数のアンプがある構成より安定的である。
【００３７】
＜２．レギュレータの構成およびチップにおける配置例＞
図５は、本実施形態に係る内部レギュレータの基本的な構成例を示す回路図である。
図６は、図５のレギュレータを第２チップに搭載した一例を示す図である。
図７は、図６のレギュレータの構成において、出力段アンプが外部供給電源に接続された例を示す図である。
【００３８】
図５のレギュレータ１５０は、演算増幅器（エラーアンプ）１５１、複数の出力用ＰＭＯＳトランジスタ（電界効果トランジスタ）１５２〜１５５、基準電圧発生回路１５６、および帰還（フィードバック）用分圧抵抗Ｒ１，Ｒ２を有する。
なお、図５において、ＬＤ１〜ＬＤ４は電圧供給先にある負荷を示している。
【００３９】
基準電圧発生回路１５６は、バンドギャップ（ＢＧＲ）回路１５７および基準電圧発生用抵抗Ｒ３，Ｒ４を含んで構成されている。
基準電圧発生回路１５６は、直列接続された抵抗Ｒ３，Ｒ４が第２チップ１２０内のバンドギャップ（ＢＧＲ）回路１５７からの電流を受けて基準電圧ＶＲＥＦを発生してエラーアンプ１５１の一方の入力端子に供給する。
【００４０】
エラーアンプ１５１の他方の入力端子は、直列に接続された分圧抵抗Ｒ１，Ｒ２の接続点に接続される。
エラーアンプ１５１の出力端子は、複数の出力段トランジスタ１５２〜１５５のゲートにそれぞれ接続されている。
出力段トランジスタ１５２のソースはたとえば外部から供給される、たとえば１．８Ｖの電源電圧の供給電源端子ＶＴ１に接続され、ドレインはロジック回路１４０内の負荷ＬＤ１および第２チップ１２０の形成された接続端子ＴＣ１に接続されている。
出力段トランジスタ１５３のソースはたとえば外部から供給される、たとえば１．８Ｖの電源電圧の供給電源端子ＶＴ２に接続され、ドレインはロジック回路１４０内の負荷ＬＤ２および第２チップ１２０の形成された接続端子ＴＣ２に接続されている。
出力段トランジスタ１５４のソースはたとえば外部から供給される、たとえば１．８Ｖの電源電圧の供給電源端子ＶＴ３に接続され、ドレインはロジック回路１４０内の負荷ＬＤ３および第２チップ１２０の形成された接続端子ＴＣ３に接続されている。
出力段トランジスタ１５５のソースはたとえば外部から供給される、たとえば１．８Ｖの電源電圧の供給電源端子ＶＴ４に接続され、ドレインはロジック回路１４０内の負荷ＬＤ４および第２チップ１２０の形成された接続端子ＴＣ４に接続されている。
出力段トランジスタ１５２〜１５５の出力は負荷ＬＤ１〜ＬＤ４を駆動した後、一つのノードＮＤ１に接続されて、分圧抵抗Ｒ１の一端に共通に接続されている。このように、出力段トランジスタ１５２〜１５５の出力は平均化されて分圧抵抗を介してエラーアンプ１５１にフィードバックされる。
【００４１】
また、各出力段アンプの出力段トランジスタ１５２〜１５５のソースが接続される電源電圧の供給電源端子ＶＴ１〜ＶＴ４は、たとえば図７に示すように、外部供給電源１６０に接続される。
【００４２】
また、本実施形態においては、図６および図７に示すように、分割配置された出力段アンプのセンスライン（出力段トランジスタのドレイン側ライン）は接続端子ＴＣ１〜ＴＣ４を通して第２チップ１２０外の基板１７０を介して接続されている。
このように、基板接続することにより低い抵抗値がフィードバックすることが可能となる。
【００４３】
このレギュレータ１５０では、基準電圧ＶＲＥＦが入力されるエラーアンプ１５１により出力段の出力段トランジスタ１５２〜１５５のゲート電圧を制御する。
そして、レギュレータ１５０は、各出力段トランジスタ１５２〜１５５の出力が共通に接続された分圧抵抗Ｒ１、Ｒ２の中点がエラーアンプ１５１に入力されることでフィードバックがかかり、所望の定電圧を生成している。
【００４４】
また、本実施形態のレギュレータ１５０は、スタンバイ機能（スタンバイモード）と強制スタンバイ機能（強制スタンバイモード）を有する。
図８は、本実施形態に係るレギュレータにおけるスタンバイ機能（スタンバイモード）と強制スタンバイ機能（強制スタンバイモード）を説明するための図である。
【００４５】
スタンバイモードはスタンバイ制御信号ＳＴＢによりレギュレータ１５０Ａをスタンバイ状態にし、レギュレータ１５０Ａの出力を、たとえば図８に示すように、プルダウントランジスタ１５８により固定電位、たとえばＧＮＤレベルとする。
スタンバイモードでは、スタンバイ制御信号ＳＴＢによりＧＮＤレベルへのプルダウントランジスタ１５８を除き、内部トランジスタをすべてオフにし、ＢＧＲ１５７からの基準電流はカットする。このとき、レギュレータ１５０の出力はＧＮＤレベルとなる。
【００４６】
強制スタンバイモードは、強制スタンバイ制御信号ＦＳＴＢによりレギュレータ１５０Ａの機能をオフにし、レギュレータ１５０Ａの出力端子に外部からロジック電源用電圧を供給可能とする。
強制スタンバイモードは、強制スタンバイ制御信号ＦＳＴＢにより、レギュレータ１５０Ａをスタンバイ状態にし、たとえば図８に示すように、スイッチＳＷ１をオフにして、出力ノードＮＤ１をハイインピーダンスＨｉｚにする。
このとき、強制スタンバイ制御をスタンバイ制御よりも優勢する。
【００４７】
図９は、本実施形態に係るレギュレータにおける強制スタンバイ機能（強制スタンバイモード）をさらに説明するための図である。
【００４８】
図９のレギュレータ１５０Ｂは、強制スタンバイモード動作時、出力段トランジスタをオフ（カットオフ）させる回路としてスイッチＳＷ２を有する。
スイッチＳＷ２は、外部供給電源１６０とエラーアンプ１５１の出力間に接続され、強制スタンバイ制御信号ＦＳＴＢを受けてオンし、出力段トランジスタ１５２〜１５５のゲートを外部供給電源電圧レベルとしてカットオフさせる。
強制スタンバイモード時、エラーアンプ１５１内のトランジスタはすべてオフしているが、出力段トランジスタ１５２〜１５５の電源側がフローティング状態となる。その結果、レギュレータ１５０Ｂの出力段トランジスタ１５２〜１５５のボディダイオードを通して電源へ逆流してしまう。
それを回避するため、図９に示すように、レギュレータ１５０Ｂの外部供給電源とレギュレータ１５０Ｂに供給するロジック電源１８０を接続し、スイッチＳＷ２をオンにする。これにより、出力段トランジスタ１５２〜１５５のソース側とドレイン側が同電位となりボディダイオードを通して電源への逆流を回避することができる。
【００４９】
図５〜図９に示すレギュレータ１５０（１５０Ａ，１５０Ｂ）は、ロジック用電源電圧を供給可能な顧客に対しては、出力段から分圧抵抗にかけて基板１７０上で接続している。
このため、強制スタンバイモード時には基板１７０から直接外部のロジック電源電圧を供給可能とする。
ただし、レギュレータ１５０は、電源はフローディングでの動作となり出力段トランジスタのボディダイオードを通して、電源系へ電流が逆流してしまう。そこでモジュール内で出力段トランジスタのソード、ドレインを同電位にすることで逆流防止を実現している。
【００５０】
また、レギュレータ１５０では、スタンバイモード時の消費電流を抑えた設計を行っている。
スタンバイモード時は、回路内のトランジスタがすべてオフするように設計しているため、スタンバイ電流はトランジスタのオフリーク電流になる。
レギュレータ１５０内では出力段トランジスタ１５２〜１５５が最も消費電流が大きいため、リーク電流を見込んだ出力段のサイズを決定している。
また、出力段を分割配置することで、エラーアンプ１５１と出力段間で長距離配線が発生する。この長距離配線によるＲＣ容量はレギュレータ１５０の安定性を劣化させるため、ＲＣ容量を可能な限り下げるようにしている。
【００５１】
図１０は、本実施形態に係る内部レギュレータの他の構成例を示す回路図である。
【００５２】
図１０の内部レギュレータ１５０Ｃが図５等のレギュレータ１５０と基本的に異なる点は、出力トランジスタ１５２〜１５５の出力を、負荷ＬＤ１〜ＬＤ４を駆動する前の段階で共通に接続して電圧抵抗に接続していることにある。
この場合、基板による接続がないことから、外部からのロジック用電源電圧を供給できる場合に対応が困難である。
その他の構成は図５等のレギュレータ１５０と同様であり、同様の効果を得ることができる。
【００５３】
＜３．固体撮像素子の概要＞
本実施形態に係る固体撮像素子の一例としてＣＭＯＳイメージセンサの構成例について説明する。
【００５４】
＜３．１ 固体撮像素子の基本的な構成＞
図１１は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の基本的な構成例を示す図である。
【００５５】
図１１のＣＭＯＳイメージセンサ２００は、画素アレイ部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
【００５６】
この半導体装置としてのＣＭＯＳイメージセンサ２００は、図３の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部２１０が配置される。そしてたとえば、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０、並びにレギュレータ１５０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
【００５７】
画素アレイ部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００５８】
図１２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００５９】
この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
【００６０】
光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００６１】
リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００６２】
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００６３】
画素アレイ部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
【００６４】
行選択回路２２０は、画素アレイ部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
【００６５】
カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
【００６６】
＜３．２ 列並列ＡＤＣ搭載固体撮像装置の構成例＞
なお、本実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００６７】
図１３は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示すブロック図である。
【００６８】
この固体撮像素子３００は、図１３に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、ランプ信号発生器としてのデジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０を有する。
【００６９】
画素アレイ部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図１６に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
【００７０】
ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するシングルスロープ型ＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
【００７１】
ＡＤＣ群３５０においては、垂直信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【００７２】
なお、ここで採用される比較器３５１の具体的な構成については後で詳述する。
【００７３】
この半導体装置としてのＣＭＯＳイメージセンサ３００においても、図９の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部３１０やＡＤＣ群３５０の比較器３５１が配置される。
第２チップ１２０に、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０のカウンタ３５２、ラッチ３５３、ＤＡＣ３６０、アンプ回路３７０、信号処理回路３８０、水平転送線３９０、レギュレータ１５０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
【００７４】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態に係るレギュレータ１５０は、エラーアンプを一つ、複数の出力段トランジスタ、分圧抵抗を有する低ドロップアウト電圧レギュレータ（ＬＤＯ）である。
レギュレータ１５０は、エラーアンプの出力は複数の出力段トランジスタに接続され、出力段トランジスタの出力経路は一つのノードに接続され分圧抵抗を介しエラーアンプにフィードバックする構成を有する。
このレギュレータ１５０は、ロジック回路１４０が配置される第２チップ１２０に配置される。
【００７５】
このように、エラーアンプをひとつにすることで帰還点も一つとなり、複数のエラーアンプがあるより安定的な動作をする。
レギュレータをイメージセンサ内部に搭載した場合、レギュレータが熱源となりチップ面内に熱勾配が生じるが、本実施形態では、出力段がたとえばチップの隅に分割（分散）配置されている。これにより、チップ面内における熱勾配を緩和することができる。
上下チップ１１０，１２０に張り合わせた積層構造を有するイメージセンサにレギュレータを搭載した場合、画素の直下に熱源がくるため特に問題となる。
出力段トランジスタを分割し隅に配置することで熱勾配によって生じるダークシェーディングを緩和することができる。
また、ロジック用電源を供給不可の顧客への対応が可能である。
出力段を分割することによりロジック部へのＩＲドロップを緩和することができる。
【００７６】
出力段トランジスタからのセンスラインは分圧抵抗を介しフィードバックされることで所望の電圧を出力することから、出力段の電圧の変動はフィードバック構成により補正される。
【００７７】
また、レギュレータは、スタンバイモード機能を有する。
スタンバイ機能はスタンバイ制御信号によりＧＮＤレベルへのプルダウントランジスタを除き、内部トランジスタをすべてオフにし、ＢＧＲからの基準電流はカットする。このときレギュレータの出力はＧＮＤレベルにする。
したがって、スタンバイモード時すべてのトランジスタがオフしているため低消費電力である。オフリークのほんどは出力段トランジスタであるため、オフリークを考慮して出力段トランジスタのサイズを決定することができる。
【００７８】
レギュレータは、出力端子を有し、強制スタンバイ機能を有する。
強制スタンバイ機能は、強制スタンバイ制御信号によりレギュレータの機能をオフし、出力端子に外部からロジック電源用電圧を供給可能とする。
したがって、レギュレータをオフにすることで、外部電源からの供給が可能となる。
【００７９】
強制スタンバイモード時、レギュレータの外部供給電源とレギュレータに供給するロジック用電源を接続し、出力トランジスタをオフにする。これにより、出力段トランジスタ１５２〜１５５のソース側とドレイン側が同電位となりボディダイオードを通して電源への逆流を回避することができる。
【００８０】
また、本実施形態では、分割配置された出力段トランジスタのセンスラインは基板を介して接続し、エラーアンプにフィードバックする。このように、基板接続することで低い抵抗値でフィードバックが可能となる。
【００８１】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００８２】
＜４．カメラシステムの構成例＞
図１４は、本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８３】
本カメラシステム４００は、図１４に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００，３００が適用可能な撮像デバイス４１０を有する。
さらに、カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【００８４】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【００８５】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８６】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００，２００，３００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【００８７】
なお、本技術は以下のような構成をとることができる。
（１）光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、
上記ロジック部に駆動電圧を供給するレギュレータと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部が配置され、
上記第２チップは、
少なくともロジック部およびレギュレータが配置され、
上記レギュレータは、
基準電圧を生成する基準電圧生成部と、
複数の出力段トランジスタと、
上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、
上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、
上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、
上記演算増幅器は、
上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する
固体撮像素子。
（２）上記複数の出力段トランジスタは、
上記第２チップにおいて分散させて配置されている
上記（１）記載の固体撮像素子。
（３）上記複数の出力段トランジスタは、
上記第２チップの隅に分散させて配置されている
上記（２）記載の固体撮像素子。
（４）上記分散させて配置された上記複数の出力段トランジスタのセンスラインは基板を介して接続され、上記演算増幅器にフィードバックされている。
上記（２）または（３）記載の固体撮像素子。
（５）上記基準電圧発生回路は、
一定の電流を供給するバンドギャップ回路（ＢＧＲ）と、
上記ＢＧＲによる電流を受けて基準電圧を生成して上記演算増幅器に供給する基準電圧発生抵抗と、を含む
上記（１）から（４）のいずれか一に記載の固体撮像素子。
（６）上記レギュレータは、
スタンバイ制御信号により出力を固定電位するトランジスタを除き、内部トランジスタをすべてオフFにし、上記ＢＧＲからの電流はカットするスタンバイ機能を有する
上記（５）記載の固体撮像素子。
（７）上記レギュレータは、
強制スタンバイ制御信号によりレギュレータとしての機能をオフにし、出力端子に外部からロジック電源用電圧を供給可能とする強制スタンバイ機能を有する
上記（１）から（６）のいずれか一に記載の固体撮像素子。
（８）上記レギュレータは、
強制スタンバイ動作時、出力段トランジスタをオフにする回路を含み、
強制スタンバイ時、上記演算増幅器内のトランジスタはすべてオフし、かつ、外部供給電源と上記ロジック用電源を接続して、出力段トランジスタの電源側端子と出力側端子を同電位とする
上記（７）記載の固体撮像素子。
（９）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、
上記ロジック部に駆動電圧を供給するレギュレータと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部が配置され、
上記第２チップは、
少なくともロジック部およびレギュレータが配置され、
上記レギュレータは、
基準電圧を生成する基準電圧生成部と、
複数の出力段トランジスタと、
上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、
上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、
上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、
上記演算増幅器は、
上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する
カメラシステム。
【符号の説明】
【００８８】
１００・・・固体撮像素子、１１０・・・第１チップ（アナログチップ）、１２０・・・第２チップ（ロジックチップ、デジタルチップ）、１３０・・・画素アレイ部、１４０・・・ロジック回路、１５０，１５０〜１５０Ｃ・・・レギュレータ、１５１・・・エラーアンプ（演算増幅器）、１５２〜１５５・・・出力段トランジスタ、１５６・・・基準電圧発生回路、１５７・・・ＢＧＲ、２００・・・固体撮像装置、２１０・・・画素アレイ部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００，３００Ａ〜３００Ｃ・・・固体撮像装置、３１０・・・画素アレイ部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、３９０・・・水平転送線、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、
上記ロジック部に駆動電圧を供給するレギュレータと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部が配置され、
上記第２チップは、
少なくともロジック部およびレギュレータが配置され、
上記レギュレータは、
基準電圧を生成する基準電圧生成部と、
複数の出力段トランジスタと、
上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、
上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、
上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、
上記演算増幅器は、
上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する
固体撮像素子。
【請求項２】
上記複数の出力段トランジスタは、
上記第２チップにおいて分散させて配置されている
請求項１記載の固体撮像素子。
【請求項３】
上記複数の出力段トランジスタは、
上記第２チップの隅に分散させて配置されている
請求項２記載の固体撮像素子。
【請求項４】
上記分散させて配置された上記複数の出力段トランジスタのセンスラインは基板を介して接続され、上記演算増幅器にフィードバックされている。
請求項２記載の固体撮像素子。
【請求項５】
上記基準電圧発生部は、
一定の電流を供給するバンドギャップ部（ＢＧＲ）と、
上記ＢＧＲによる電流を受けて基準電圧を生成して上記演算増幅器に供給する基準電圧発生抵抗と、を含む
請求項１記載の固体撮像素子。
【請求項６】
上記レギュレータは、
スタンバイ制御信号により出力を固定電位するトランジスタを除き、内部トランジスタをすべてオフにし、上記ＢＧＲからの電流はカットするスタンバイ機能を有する
請求項５記載の固体撮像素子。
【請求項７】
上記レギュレータは、
強制スタンバイ制御信号によりレギュレータとしての機能をオフにし、出力端子に外部からロジック電源用電圧を供給可能とする強制スタンバイ機能を有する
請求項１記載の固体撮像素子。
【請求項８】
上記レギュレータは、
強制スタンバイ動作時、出力段トランジスタをオフにする回路を含み、
強制スタンバイ時、上記演算増幅器内のトランジスタはすべてオフし、かつ、外部供給電源と上記ロジック電源を接続して、出力段トランジスタの電源側端子と出力側端子を同電位とする
請求項７記載の固体撮像素子。
【請求項９】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、
上記ロジック部に駆動電圧を供給するレギュレータと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部が配置され、
上記第２チップは、
少なくともロジック部およびレギュレータが配置され、
上記レギュレータは、
基準電圧を生成する基準電圧生成部と、
複数の出力段トランジスタと、
上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、
上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、
上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、
上記演算増幅器は、
上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する
カメラシステム。
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、
上記ロジック部に駆動電圧を供給するレギュレータと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部が配置され、
上記第２チップは、
少なくともロジック部およびレギュレータが配置され、
上記レギュレータは、
基準電圧を生成する基準電圧生成部と、
複数の出力段トランジスタと、
上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、
上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、
上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、
上記演算増幅器は、
上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する
固体撮像素子。
【請求項２】
上記複数の出力段トランジスタは、
上記第２チップにおいて分散させて配置されている
請求項１記載の固体撮像素子。
【請求項３】
上記複数の出力段トランジスタは、
上記第２チップの隅に分散させて配置されている
請求項２記載の固体撮像素子。
【請求項４】
上記分散させて配置された上記複数の出力段トランジスタのセンスラインは基板を介して接続され、上記演算増幅器にフィードバックされている。
請求項２記載の固体撮像素子。
【請求項５】
上記基準電圧発生部は、
一定の電流を供給するバンドギャップ部（ＢＧＲ）と、
上記ＢＧＲによる電流を受けて基準電圧を生成して上記演算増幅器に供給する基準電圧発生抵抗と、を含む
請求項１記載の固体撮像素子。
【請求項６】
上記レギュレータは、
スタンバイ制御信号により出力を固定電位するトランジスタを除き、内部トランジスタをすべてオフにし、上記ＢＧＲからの電流はカットするスタンバイ機能を有する
請求項５記載の固体撮像素子。
【請求項７】
上記レギュレータは、
強制スタンバイ制御信号によりレギュレータとしての機能をオフにし、出力端子に外部からロジック電源用電圧を供給可能とする強制スタンバイ機能を有する
請求項１記載の固体撮像素子。
【請求項８】
上記レギュレータは、
強制スタンバイ動作時、出力段トランジスタをオフにする回路を含み、
強制スタンバイ時、上記演算増幅器内のトランジスタはすべてオフし、かつ、外部供給電源と上記ロジック電源を接続して、出力段トランジスタの電源側端子と出力側端子を同電位とする
請求項７記載の固体撮像素子。
【請求項９】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
ロジック部を含み、上記画素アレイ部から画素信号の読み出しを行う画素信号読み出し部と、
上記ロジック部に駆動電圧を供給するレギュレータと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
上記画素アレイ部が配置され、
上記第２チップは、
少なくともロジック部およびレギュレータが配置され、
上記レギュレータは、
基準電圧を生成する基準電圧生成部と、
複数の出力段トランジスタと、
上記基準電圧と上記複数の出力段トランジスタの共通化された出力電圧を比較する演算増幅器と、を含み、
上記演算増幅器の出力は上記複数の出力段トランジスタのゲートに接続され、出力段トランジスタの出力経路は一つのノードに接続され、上記演算増幅器にフィードバックされ、
上記複数の出力トランジスタの電源側端子はそれぞれ外部電源電圧が供給される供給電源端子に接続され、
上記演算増幅器は、
上記基準電圧と上記複数の出力段トランジスタの上記ノードで共通化された出力電圧を比較して上記複数の出力段トランジスタのゲート電圧を制御する
カメラシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−９３５２７（Ｐ２０１３−９３５２７Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３６２９２（Ｐ２０１１−２３６２９２）
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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