固体撮像装置、撮像装置、および信号読み出し方法
【課題】接続部に不具合が生じた場合に同時に欠陥画素となる画素数を低減する。
【解決手段】本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする。
【解決手段】本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
【０００３】
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
【０００４】
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献1，2に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２１９３３９号公報
【特許文献２】特開２００６−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の特許文献1では、光電変換部が形成された第１の基板の1つの画素に対し、第２の基板に形成された1つの読出し回路が対応する例が開示されている。しかし、基板間の接続に用いるバンプの微細化が難しいため、画素の微細化への対応が困難である。また、上記の特許文献2では、第１の基板の複数画素に対し、第２の基板の１つの読出し回路が対応するように基板間の接続部（マイクロバンプおよびマイクロパッド）を共有する例が開示されている。しかし、１つの接続部に不具合が生じると、その接続部を共有する全ての画素が欠陥画素になるため、接続部を共有する画素数を徒に増やしても、基板間の接続部に不具合が生じた場合、同時に欠陥画素となる画素数も増えてしまう。
【０００９】
上記のようにバンプの微細化が難しいため、接続部をなるべく大きく形成することが望ましい。しかし、接続部をより大きく形成すると、接続部を共有する画素数が増え、接続部に不具合が生じた場合に同時に欠陥画素となる画素数も増えてしまうため、接続部を共有する画素数をなるべく少なくすることが望ましい。
【００１０】
本発明は、上述した課題に鑑みてなされたものであって、接続部に不具合が生じた場合に同時に欠陥画素となる画素数を低減することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする。
【００１２】
本発明の他の態様に係る撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする。
【００１３】
本発明の他の態様に係る信号読み出し方法は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、前記第１の基板に含まれる光電変換素子で信号を発生するステップと、前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するステップと、を有することを特徴とする。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の一実施形態による撮像装置が備える固体撮像装置の構成を示すブロック図である。
【図３】本発明の一実施形態による撮像装置が備える固体撮像装置の断面図および平面図である。
【図４】本発明の一実施形態による撮像装置が備える画素の回路構成を示す回路図である。
【図５】本発明の一実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図６】本発明の一実施形態による撮像装置が備える画素の配列を示す参考図である。
【図７】本発明の一実施形態における接続領域の配列を示す参考図である。
【図８】本発明の一実施形態における接続領域の大きさを示す断面図である。
【図９】本発明の一実施形態における接続領域との比較の対象となる接続領域の配列を示す参考図である。
【図１０】本発明の一実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図１１】本発明の一実施形態における間引き読み出し動作時に画素信号を読み出す画素の位置を示す参考図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
【００１６】
図1は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
【００１７】
図1に示す撮像装置は、撮像レンズ201、固体撮像装置202、画像処理部203、制御部204、液晶モニタ205、記憶媒体206、操作入力部207を有している。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
【００１８】
撮像レンズ201は、被写体からの光が形成する被写体像を、固体撮像装置202に配置された2次元の画素アレイ上に結像させる。固体撮像装置202は、多数の画素が配列された2次元の画素アレイ上に結像された被写体像に基づく画像信号を出力する。画像処理部203は、固体撮像装置202から出力された画像信号に対して、色信号処理、ゲイン処理、ホワイトバランス処理などの信号処理を施し、液晶モニタ205に表示または記憶媒体206に記憶できるフォーマットの信号に変換する機能を有する。
【００１９】
制御部204は、撮像装置内の各部分と電気的に接続され、撮像装置の制御を行う。制御部204の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。制御部204は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。液晶モニタ205は、画像処理部203で処理された画像信号に基づいて画像を表示する。記憶媒体206は、画像処理部203で処理された画像信号に基づく画像データを記憶する。操作入力部207は、ユーザーが操作するボタンやスイッチ等を有する。操作入力部207を介して、ユーザーの操作結果が制御部204に信号として入力される。例えば、撮影モードの設定、静止画のシャッターレリーズ、動画撮影の開始および終了の指示が操作入力部207を介して行われる。
【００２０】
図2は、固体撮像装置202の構成を示している。固体撮像装置202は、複数の画素1を有する画素部2と、垂直走査回路3と、列処理回路4と、水平読み出し回路5と、出力アンプ6と、制御回路7とを有する。図2に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００２１】
画素部2では、複数の画素1が2次元の行列状に配列されている。図2に示す画素の配列は一例であり、行数および列数は2以上であればよい。本実施形態では、固体撮像装置202が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置202が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
【００２２】
垂直走査回路3は、例えばシフトレジスタで構成されており、行単位で画素1の駆動制御を行う。この駆動制御には、画素1のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路3は、行毎に設けられている制御信号線8を介してそれぞれの画素1へ制御信号（制御パルス）を出力し、画素1を行毎に独立して制御する。垂直走査回路3が駆動制御を行うことによって、列毎に設けられている垂直信号線9へ画素1から画素信号が出力される。
【００２３】
列処理回路4は、列毎の垂直信号線9に接続されており、画素1から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。水平読み出し回路5は、例えばシフトレジスタで構成されており、画素信号を読み出す画素列を選択して、選択した画素列に係る列処理回路4を順次選択し、列処理回路4から画素信号を順次水平信号線10へ出力することにより画素信号を読み出す。出力アンプ6は、水平信号線10へ出力された画素信号に対して信号処理を行い、出力端子11を介して外部へ画素信号を出力する。制御回路7は、垂直走査回路3、列処理回路4、水平読み出し回路5等の動作の基準となるクロック信号や制御信号等を生成し、垂直走査回路3、列処理回路4、水平読み出し回路5等へ出力する。
【００２４】
図3は固体撮像装置202の断面構造（図3（a））および平面構造（図3（b））を示している。固体撮像装置202は、画素1を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。画素1を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、画素1の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００２５】
第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板20に照射された光は光電変換素子に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21との接続用の電極である多数のマイクロパッド22が形成されている。1画素毎あるいは複数画素毎に1つのマイクロパッド22が配置される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド22と対応する位置には、第１基板20との接続用の電極である多数のマイクロパッド23が形成されている。
【００２６】
マイクロパッド22とマイクロパッド23の間にはマイクロバンプ24が形成されている。第１基板20と第２基板21は、マイクロパッド22とマイクロパッド23が互いに対向するように重ねて配置され、マイクロパッド22とマイクロパッド23間がマイクロバンプ24によって電気的に接続されるように一体化されている。マイクロパッド22、マイクロバンプ24、マイクロパッド23は、第１基板20と第２基板21を接続する接続部を構成する。第１基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、マイクロパッド22、マイクロバンプ24、マイクロパッド23を介して第２基板21へ出力される。
【００２７】
第２基板21の2つの主面のうち一方の主面の周辺部には、第１基板20、第２基板21以外の系とのインターフェースとして使用されるパッド25が形成されている。パッド25に代えて、第２基板21を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。
【００２８】
画素1を構成する回路要素は第１基板20と第２基板21に分散して配置されている。画素1以外の垂直走査回路3、列処理回路4、水平読み出し回路5、出力アンプ6、制御回路7に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、垂直走査回路3、列処理回路4、水平読み出し回路5、出力アンプ6、制御回路7のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。画素1以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、画素1と同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。
【００２９】
図4は5画素分の画素1の回路構成を示している。画素1（5画素）は、光電変換素子PD1，PD2，PD3，PD4，PD5と、第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5と、電荷保持部FD（フローティングディフュージョン）と、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5と、第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5と、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5と、第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5と、選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5とを有する。図4に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００３０】
図4には5つの画素の回路要素が含まれる。第１画素は、光電変換素子PD1と、第１転送トランジスタTX1-1と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-1と、第２リセットトランジスタRST2-1と、アナログメモリMEM1と、第２増幅トランジスタSF2-1と、選択トランジスタSEL1とを有する。第２画素は、光電変換素子PD2と、第１転送トランジスタTX1-2と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-2と、第２リセットトランジスタRST2-2と、アナログメモリMEM2と、第２増幅トランジスタSF2-2と、選択トランジスタSEL2とを有する。
【００３１】
第３画素は、光電変換素子PD3と、第１転送トランジスタTX1-3と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-3と、第２リセットトランジスタRST2-3と、アナログメモリMEM3と、第２増幅トランジスタSF2-3と、選択トランジスタSEL3とを有する。第４画素は、光電変換素子PD4と、第１転送トランジスタTX1-4と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-4と、第２リセットトランジスタRST2-4と、アナログメモリMEM4と、第２増幅トランジスタSF2-4と、選択トランジスタSEL4とを有する。
【００３２】
第５画素は、光電変換素子PD5と、第１転送トランジスタTX1-5と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-5と、第２リセットトランジスタRST2-5と、アナログメモリMEM5と、第２増幅トランジスタSF2-5と、選択トランジスタSEL5とを有する。電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclとは、5つの画素で共有されている。
【００３３】
光電変換素子PD1，PD2，PD3，PD4，PD5の一端は接地されている。第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のドレイン端子は光電変換素子PD1，PD2，PD3，PD4，PD5の他端に接続されている。第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のゲート端子は垂直走査回路3に接続されている。
【００３４】
電荷保持部FDの一端は第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のソース端子に接続されており、電荷保持部FDの他端は接地されている。第１リセットトランジスタRST1のドレイン端子は電源電圧VDDに接続されており、第１リセットトランジスタRST1のソース端子は第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のソース端子に接続されている。第１リセットトランジスタRST1のゲート端子は垂直走査回路3に接続されている。
【００３５】
第１増幅トランジスタSF1のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタSF1の入力部であるゲート端子は第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のソース端子に接続されている。電流源26の一端は第１増幅トランジスタSF1のソース端子に接続されており、電流源26の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタSF1のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路3に接続されたトランジスタで電流源26を構成してもよい。クランプ容量Cclの一端は第１増幅トランジスタSF1のソース端子および電流源26の一端に接続されている。
【００３６】
第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のドレイン端子はクランプ容量Cclの他端に接続されている。第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のゲート端子は垂直走査回路3に接続されている。第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5のドレイン端子は電源電圧VDDに接続されており、第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5のソース端子は第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のソース端子に接続されている。第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5のゲート端子は垂直走査回路3に接続されている。
【００３７】
アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の一端は第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のソース端子に接続されており、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の他端は接地されている。第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5の入力部を構成するゲート端子は第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のソース端子に接続されている。選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5のドレイン端子は第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5のソース端子に接続されており、選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5のソース端子は垂直信号線9に接続されている。選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5のゲート端子は垂直走査回路3に接続されている。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００３８】
光電変換素子PD1，PD2，PD3，PD4，PD5は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5は、光電変換素子PD1，PD2，PD3，PD4，PD5に蓄積された信号電荷を電荷保持部FDに転送するトランジスタである。第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のオン／オフは、垂直走査回路3からの制御パルスによって制御される。電荷保持部FDは、光電変換素子PD1，PD2，PD3，PD4，PD5から転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。
【００３９】
第１リセットトランジスタRST1は、電荷保持部FDをリセットするトランジスタである。第１リセットトランジスタRST1のオン／オフは、垂直走査回路3からの制御パルスによって制御される。第１リセットトランジスタRST1と第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5を同時にオンにすることによって、光電変換素子PD1，PD2，PD3，PD4，PD5をリセットすることも可能である。電荷保持部FD／光電変換素子PD1，PD2，PD3，PD4，PD5のリセットは、電荷保持部FD／光電変換素子PD1，PD2，PD3，PD4，PD5に蓄積されている電荷量を制御して電荷保持部FD／光電変換素子PD1，PD2，PD3，PD4，PD5の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００４０】
第１増幅トランジスタSF1は、ゲート端子に入力される、電荷保持部FDに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源26は、第１増幅トランジスタSF1の負荷として機能し、第１増幅トランジスタSF1を駆動する電流を第１増幅トランジスタSF1に供給する。第１増幅トランジスタSF1と電流源26はソースフォロワ回路を構成する。
【００４１】
クランプ容量Cclは、第１増幅トランジスタSF1から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5は、クランプ容量Cclの他端の電圧レベルをサンプルホールドし、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に蓄積するトランジスタである。第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のオン／オフは、垂直走査回路3からの制御パルスによって制御される。
【００４２】
第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5は、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5をリセットするトランジスタである。第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5のオン／オフは、垂直走査回路3からの制御パルスによって制御される。アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5のリセットは、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に蓄積されている電荷量を制御してアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5は、第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5によってサンプルホールドされたアナログ信号を保持・蓄積する。
【００４３】
アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の容量は、電荷保持部FDの容量よりも大きな容量に設定される。アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００４４】
第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5は、ゲート端子に入力される、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5と、垂直信号線9に接続された、負荷となる電流源27とはソースフォロワ回路を構成する。選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5は、画素1を選択し、第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5の出力を垂直信号線9に伝えるトランジスタである。選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5のオン／オフは、垂直走査回路3からの制御パルスによって制御される。
【００４５】
図4に示す回路要素のうち、光電変換素子PD1，PD2，PD3，PD4，PD5、第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5、電荷保持部FD、第１リセットトランジスタRST1、第１増幅トランジスタSF1は第１基板20に配置されている。また、電流源26、クランプ容量Ccl、第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5、第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5、第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5、選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5は第２基板21に配置されている。
【００４６】
第１基板20と第２基板21の間には、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が配置されている。第１基板20の第１増幅トランジスタSF1から出力された増幅信号は、接続部を介して第２基板21へ出力される。
【００４７】
図4では、接続部が第１増幅トランジスタSF1のソース端子と、電流源26の一端およびクランプ容量Cclの一端との間の経路に配置されているが、これに限らない。接続部は、第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5から第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5までの電気的に接続された経路上のどこに配置されていてもよい。
【００４８】
例えば、第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のソース端子と、電荷保持部FDの一端、第１リセットトランジスタRST1のソース端子、および第１増幅トランジスタSF1のゲート端子との間の経路に接続部が配置されていてもよい。あるいは、クランプ容量Cclの他端と、第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のドレイン端子との間の経路に接続部が配置されていてもよい。
【００４９】
次に、図5を参照し、画素1の動作を説明する。図5は、垂直走査回路3から行毎に画素1に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。以下では、図4に示した5画素の単位で画素1の動作を説明する。
【００５０】
［期間T1の動作］
まず、垂直走査回路3から第１リセットトランジスタRST1に供給される制御パルスが“L”（Low）レベルから“H”（High）レベルに変化することで、第１リセットトランジスタRST1がオンとなる。同時に、垂直走査回路3から第１転送トランジスタTX1-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第１転送トランジスタTX1-1がオンとなる。これによって、第１画素の光電変換素子PD1がリセットされる。
【００５１】
続いて、垂直走査回路3から第１リセットトランジスタRST1に供給される制御パルスおよび垂直走査回路3から第１転送トランジスタTX1-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第１リセットトランジスタRST1および第１転送トランジスタTX1-1がオフとなる。これによって、第１画素の光電変換素子PD1のリセットが終了し、第１画素の露光（信号電荷の蓄積）が開始される。上記と同様にして、第２画素の光電変換素子PD2、第３画素の光電変換素子PD3、第４画素の光電変換素子PD4、第５画素の光電変換素子PD5が順にリセットされ、各画素の露光が開始される。
【００５２】
［期間T2の動作］
続いて、垂直走査回路3から第２リセットトランジスタRST2-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第２リセットトランジスタRST2-1がオンとなる。これによって、アナログメモリMEM1がリセットされる。同時に、垂直走査回路3から第２転送トランジスタTX2-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第２転送トランジスタTX2-1がオンとなる。これによって、クランプ容量Cclの他端の電位が電源電圧VDDにリセットされると共に、第２転送トランジスタTX2-1がクランプ容量Cclの他端の電位のサンプルホールドを開始する。
【００５３】
続いて、垂直走査回路3から第１リセットトランジスタRST1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第１リセットトランジスタRST1がオンとなる。これによって、電荷保持部FDがリセットされる。続いて、垂直走査回路3から第１リセットトランジスタRST1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第１リセットトランジスタRST1がオフとなる。これによって、電荷保持部FDのリセットが終了する。電荷保持部FDのリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部FDのリセットを行うことによって、電荷保持部FDのリーク電流によるノイズをより低減することができる。
【００５４】
続いて、垂直走査回路3から第２リセットトランジスタRST2-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第２リセットトランジスタRST2-1がオフとなる。これによって、アナログメモリMEM1のリセットが終了する。この時点でクランプ容量Cclは、第１増幅トランジスタSF1から出力される増幅信号（電荷保持部FDのリセット後の増幅信号）をクランプしている。
【００５５】
［期間T3の動作］
まず、垂直走査回路3から第１転送トランジスタTX1-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第１転送トランジスタTX1-1がオンとなる。これによって、光電変換素子PD1に蓄積されている信号電荷が、第１転送トランジスタTX1-1を介して電荷保持部FDに転送され、電荷保持部FDに蓄積される。これによって、第１画素の露光（信号電荷の蓄積）が終了する。期間T1における第１画素の露光開始から期間T3における第１画素の露光終了までの期間が露光期間（信号蓄積期間）である。続いて、垂直走査回路3から第１転送トランジスタTX1-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第１転送トランジスタTX1-1がオフとなる。
【００５６】
続いて、垂直走査回路3から第２転送トランジスタTX2-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第２転送トランジスタTX2-1がオフとなる。これによって、第２転送トランジスタTX2-1がクランプ容量Cclの他端の電位のサンプルホールドを終了する。
【００５７】
［期間T4の動作］
上述した期間T2，T3の動作は第１画素の動作である。期間T4では、第２画素、第３画素、第４画素、第５画素の各画素について、期間T2，T3の動作と同様の動作が行われる。なお、図5では、図面のスペースの制約から、各画素の露光期間の長さが異なっているが、各画素の露光期間の長さを同一とすることがより望ましい。
【００５８】
以下では、アナログメモリMEM1の一端の電位の変化について説明する。アナログメモリMEM2，MEM3，MEM4，MEM5の一端の電位の変化についても同様である。電荷保持部FDのリセットが終了した後に光電変換素子PD1から電荷保持部FDに信号電荷が転送されることによる電荷保持部FDの一端の電位の変化をΔVfd、第１増幅トランジスタSF1のゲインをα1とすると、光電変換素子PD1から電荷保持部FDに信号電荷が転送されることによる第１増幅トランジスタSF1のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。
【００５９】
アナログメモリMEM1と第２転送トランジスタTX2-1の合計のゲインをα2とすると、光電変換素子PD1から電荷保持部FDに信号電荷が転送された後の第２転送トランジスタTX2-1のサンプルホールドによるアナログメモリMEM1の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリMEM1のリセットが終了した時点のアナログメモリMEM1の一端の電位は電源電圧VDDであるため、光電変換素子PD1から電荷保持部FDに信号電荷が転送された後、第２転送トランジスタTX2-1によってサンプルホールドされたアナログメモリMEM1の一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VDD＋ΔVmem
＝VDD＋α1×α2×ΔVfd ・・・（１）
【００６０】
また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量Cclの容量値であり、CSHはアナログメモリMEM1の容量値である。ゲインの低下をより小さくするため、クランプ容量Cclの容量CLはアナログメモリMEM1の容量CSHよりも大きいことがより望ましい。
【００６１】
【数１】
【００６２】
［期間T5の動作］
期間T5では、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１画素からの信号の読み出しが行われる。垂直走査回路3から選択トランジスタSEL1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、選択トランジスタSEL1がオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタSEL1を介して垂直信号線9へ出力される。
【００６３】
続いて、垂直走査回路3から第２リセットトランジスタRST2-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第２リセットトランジスタRST2-1がオンとなる。これによって、アナログメモリMEM1がリセットされ、リセット時のアナログメモリMEM1の一端の電位に基づく信号が選択トランジスタSEL1を介して垂直信号線9へ出力される。
【００６４】
続いて、垂直走査回路3から第２リセットトランジスタRST2-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第２リセットトランジスタRST2-1がオフとなる。続いて、垂直走査回路3から選択トランジスタSEL1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、選択トランジスタSEL1がオフとなる。
【００６５】
列処理回路4は、（１）式に示した電位Vmemに基づく信号と、アナログメモリMEM1をリセットしたときのアナログメモリMEM1の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子PD1に蓄積された信号電荷が電荷保持部FDに転送された直後の電荷保持部FDの一端の電位と、電荷保持部FDの一端がリセットされた直後の電荷保持部FDの電位との差分ΔVfdに基づく信号である。したがって、アナログメモリMEM1をリセットすることによるノイズ成分と、電荷保持部FDをリセットすることによるノイズ成分とを抑圧した、光電変換素子PD1に蓄積された信号電荷に基づく信号成分を得ることができる。
【００６６】
列処理回路4から出力された信号は、水平読み出し回路5によって水平信号線10へ出力される。出力アンプ6は、水平信号線10へ出力された信号を処理し、出力端子11から画素信号として出力する。以上で、第１画素からの信号の読み出しが終了する。
【００６７】
［期間T6の動作］
続いて、第２画素、第３画素、第４画素、第５画素の各画素について、期間T5における第１画素の動作と同様の動作が行われる。
【００６８】
上記の動作では、光電変換素子PD1，PD2，PD3，PD4，PD5から電荷保持部FDに転送された信号電荷を電荷保持部FDが各画素1の読み出しタイミングまで保持していなければならない。電荷保持部FDが信号電荷を保持している期間中にノイズが発生すると、電荷保持部FDが保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。
【００６９】
電荷保持部FDが信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部FDのリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子PD1，PD2，PD3，PD4，PD5以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。
【００７０】
電荷保持部FDの容量をCfd、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタSF1のゲインをα1、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5と第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5の合計のゲインをα2とする。露光期間中に光電変換素子PD1，PD2，PD3，PD4，PD5で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に保持される信号電荷はA×α1×α2×Qphとなる。
【００７１】
光電変換素子PD1，PD2，PD3，PD4，PD5から電荷保持部FDに転送された信号電荷に基づく信号は第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5によってサンプルホールドされ、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に格納される。したがって、電荷保持部FDに信号電荷が転送されてからアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に信号電荷が格納されるまでの時間は短く、電荷保持部FDで発生したノイズは無視することができる。アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。
【００７２】
一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の容量値を設定する（例えば、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の容量値を電荷保持部FDの容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。
【００７３】
次に、図6を参照して、図4に示した回路要素を共有する画素1の平面上の配置について説明する。図6は、平面上での画素1の配列を示している。図6に示すように、画素1がアレイ状に配列されている。通常、画素にはカラーフィルタが設けられて色分解できるようになっており、赤色成分に対応するR画素、緑色成分に対応するG画素、青色成分に対応するB画素が設けられる。G画素は、水平方向にR画素と隣接するGr画素と、水平方向にB画素と隣接するGb画素とに区別される。これらの画素の配列は、図6に示すように、R画素、Gr画素、Gb画素、B画素の4画素を単位配列として、この単位配列を周期的に配列する、いわゆるベイヤー配列とされることが多い。
【００７４】
本実施形態において、回路要素を共有する5つの画素1は平面上の十字状の画素領域31（部分領域）を構成する。画素領域31は、十字状に並んだ5つの画素1を含む。より具体的には、画素領域31は、画素領域31の中心に位置する画素1（以下、中心画素と記載）と、中心画素の4つの辺にそれぞれ隣接する4つの画素1とを含む。本実施形態の画素1の配列は、複数の画素領域31を含む。
【００７５】
1つの画素領域31に対して、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む1つの接続部が設けられる。画素領域31上には、接続部と接続するための接続領域が設定される。図7は、接続領域が設定されている様子を示している。図7に示すように、画素領域31上に接続領域32が設定されている。マイクロバンプ24の形状が球状であるため、マイクロバンプ24の形状に合わせるように接続領域32の形状が円状となっているが、接続領域32の形状はこれに限らず、矩形状等でもよい。図8は、接続領域32の大きさを模式的に示す断面図である。第１基板20上の画素1の配列において、接続部33と接続する位置に接続領域32が設定される。
【００７６】
接続領域32の大きさは、マイクロバンプ24あるいはマイクロパッド22，23の平面的な大きさと同一である。言い換えると、マイクロバンプ24あるいはマイクロパッド22，23を平面的に見た場合のマイクロバンプ24あるいはマイクロパッド22，23の大きさと接続領域32の大きさとが同一である。したがって、以下の説明において、接続領域32の大きさに関する内容を、マイクロバンプ24あるいはマイクロパッド22，23を平面的に見た場合のマイクロバンプ24あるいはマイクロパッド22，23の大きさに関する内容に置き換えても同様の説明が成り立つ。
【００７７】
図7に示すように、接続領域32の中心位置は、対応する画素領域31の中心位置と略一致する。また、互いに隣接する接続領域32どうしが重ならない（接触しない）ように接続領域32が設定される。これは、互いに隣接する接続部どうしが重ならない（接触しない）ようにするためである。接続領域32の大きさおよびマイクロバンプ24あるいはマイクロパッド22，23の平面的な大きさは、画素領域31の中心に位置する中心画素の全体を含み、かつ、中心画素に隣接する4つの画素1の一部を含むように設定される。
【００７８】
画素1のピッチをPとすると、隣接する接続領域32どうしが重ならないようにするため、接続領域32の半径が約1.118Pよりも小さくなるように接続領域32が設定される。一方、図9に示すように、2×2の4つの画素1で回路要素を共有するよう固体撮像装置を構成し、4つの画素1を含む画素領域上に接続領域41を設定する場合、隣接する接続領域41どうしが重ならないようにするため、接続領域41の半径がPよりも小さくなるように接続領域41が設定される。つまり、本実施形態の接続領域32を、図9に示す接続領域41よりも大きくすることができる。前述したようにバンプの微細化が難しいため、接続部をなるべく大きく形成することが望ましく、本実施形態の接続領域32はこの要求を満たすことができる。また、3×3の9つの画素1で回路要素を共有するよう固体撮像装置を構成し、9つの画素1を含む画素領域上に接続領域を設定する場合と比較すると、本実施形態では回路要素を共有する画素数がより少ないので、接続部に不具合が生じた場合に同時に欠陥画素となる画素数をより少なくすることができる。
【００７９】
次に、画素1の他の動作を説明する。本実施形態の固体撮像装置202は、全ての画素1から画素信号を読み出す全画素読み出し動作と、一部の画素1からのみ画素信号を読み出す間引き読み出し動作との両方の動作を行うことが可能である。例えば、全画素読み出し動作によって静止画信号を読み出し、間引き読み出し動作によって動画信号を読み出すことが可能である。全画素読み出し動作は、図5に示した動作となる。以下では、間引き読み出し動作について説明する。
【００８０】
図10は、間引き読み出し動作時に垂直走査回路3から行毎に画素1に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。図10に示す動作は、5つの画素1のうち1つの画素1（第１画素）のみが動作する点以外は、図5に示した動作と同様であるので、詳細な説明を省略する。
【００８１】
図11は、間引き読み出し動作時に画素信号を読み出す画素1の位置を示している。十字状の画素領域31に含まれる5つの画素1のうち、画素領域31の中心に位置する中心画素34が、画素信号を読み出す画素1である。隣接する4つの画素領域31（第１の画素領域31、この第１の画素領域に隣接する第２の画素領域31、この第２の画素領域に隣接する第３の画素領域31、この第３の画素領域31および第１の画素領域31に隣接する画素領域）の各中心画素34（図11の領域35に含まれる4つの中心画素34）から画素信号を読み出すことによって、色再現に必要なR画素、Gr画素、Gb画素、B画素の各画素信号を読み出すことができる。
【００８２】
上記では、画素領域31の中心に位置する中心画素34から画素信号を読み出しているが、画素信号を読み出す画素1は中心画素34でなくてもよい。複数の画素領域31間で同一位置の画素1から画素信号を読み出すようにすれば、隣接する4つの画素領域31から色再現に必要な画素信号を読み出すことができる。例えば、R画素を中心画素とする画素領域31では中心画素の右側に位置するGr画素から画素信号を読み出し、Gb画素を中心画素とする画素領域31では中心画素の右側に位置するB画素から画素信号を読み出し、Gr画素を中心画素とする画素領域31では中心画素の右側に位置するR画素から画素信号を読み出し、B画素を中心画素とする画素領域31では中心画素の右側に位置するGb画素から画素信号を読み出せばよい。
【００８３】
上述したように、本実施形態によれば、画素を構成する回路要素を2枚の基板のそれぞれに配置し、複数の画素が配列された領域に十字状の部分領域（画素領域31）を設定し、部分領域に対応して接続部を設けることによって、例えば3×3の9つの画素からなる正方形状の部分領域を設定した場合と比較して、部分領域に含まれる画素数がより少なくなる。このため、接続部に不具合が生じた場合に同時に欠陥画素となる画素数を低減することができる。また、例えば2×2の4つの画素からなる正方形状の部分領域を設定した場合と比較して、微細化が困難な接続部をより大きく形成することができる。
【００８４】
また、5つの画素で十字状の部分領域を構成することによって、十字状の部分領域を構成する画素数を最小とし、接続部に不具合が生じた場合に同時に欠陥画素となる画素数をより低減することができる。
【００８５】
また、部分領域上で接続部と接続するための接続領域について、互いに隣接する接続領域どうしが重ならないようにし、接続領域が、十字状の部分領域の中心点を含む画素（中心画素）の全体を含み、かつ、この中心画素に隣接する画素の一部を含むようにすることによって、微細化が困難な接続部をより大きく形成することができる。
【００８６】
また、図10に示したように、部分領域に含まれる複数の画素のうち一部の画素のみから画素信号を出力する制御を行うことによって、間引き読み出し動作を行うことができる。さらに、ベイヤー配列上で隣接する4つの部分領域間で同一位置の画素のみから信号を出力する制御を行うことによって、色再現に必要な画素信号を読み出すことができる。さらに、画素信号を読み出す画素の位置がどの部分領域においても同一位置なので、制御がより簡易となる。
【００８７】
また、増幅回路から出力された増幅信号を蓄積する信号蓄積回路（アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5）を設けたことによって、信号品質の劣化を低減することができる。
【００８８】
また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第１増幅トランジスタSF1および電流源26を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やGND（グランド）電圧の上昇等の発生を低減することができる。
【００８９】
また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板に設ける信号蓄積用の領域の面積を小さくすることができる。
【００９０】
また、アナログメモリの容量値を電荷保持部の容量値よりも大きくする（例えば、アナログメモリの容量値を電荷保持部の容量値の5倍以上にする）ことによって、アナログメモリが保持する信号電荷が、電荷保持部が保持する信号電荷よりも大きくなる。このため、アナログメモリのリーク電流による信号劣化の影響を小さくすることができる。
【００９１】
また、クランプ容量および第２転送トランジスタを設けることによって、第１基板で発生するノイズの影響を低減することができる。第１基板で発生するノイズには、第１増幅トランジスタに接続される回路（例えば第１リセットトランジスタ）の動作に由来して第１増幅トランジスタの入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタの動作特性に由来するノイズ（例えば第１増幅トランジスタの回路閾値のばらつきによるノイズ）等がある。
【００９２】
また、アナログメモリをリセットしたときの信号と、光電変換素子から電荷保持部へ信号電荷を転送することによって発生する第１増幅トランジスタの出力の変動に応じた信号とを時分割で画素1から出力し、画素1の外部で各信号の差分処理を行うことによって、第２基板で発生するノイズの影響を低減することができる。第２基板で発生するノイズには、第２増幅トランジスタに接続される回路（例えば第２リセットトランジスタ）の動作に由来して第２増幅トランジスタの入力部で発生するノイズ（例えばリセットノイズ）等がある。
【００９３】
本発明に係る出力回路は例えば選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5に対応する。本発明に係る出力制御部は例えば垂直走査回路3に対応する。本発明に係る信号蓄積回路は例えばアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に対応する。本発明に係る増幅回路（増幅トランジスタ）は例えば第１増幅トランジスタSF1に対応する。本発明に係るノイズ低減回路は例えばクランプ容量Cclおよび第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5（トランジスタ）に対応する。本発明に係る転送回路は例えば第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5に対応する。
【００９４】
本発明に係る第１のリセット回路は例えば第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5および第１リセットトランジスタRST1に対応する。本発明に係る第２のリセット回路は例えば第１リセットトランジスタRST1に対応する。本発明に係る第２の増幅回路は例えば第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5に対応する。本発明に係る第３のリセット回路は例えば第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5に対応する。
【００９５】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている固体撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。
【００９６】
例えば、本発明の一態様に係る固体撮像装置は、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換手段と、
前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力手段と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする固体撮像装置。」
であってもよい。
【００９７】
例えば、本発明の一態様に係る撮像装置は、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換手段と、
前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力手段と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする撮像装置。」
であってもよい。
【００９８】
上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
【００９９】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられている固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記第１の基板に含まれる光電変換素子で信号を発生するモジュールと、
前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【０１００】
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
【０１０１】
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【０１０２】
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【０１０３】
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１０４】
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
【符号の説明】
【０１０５】
1・・・画素、2・・・画素部、3・・・垂直走査回路、4・・・列処理回路、5・・・水平読み出し回路、6・・・出力アンプ、7・・・制御回路、20・・・第１基板、21・・・第２基板、22，23・・・マイクロパッド、24・・・マイクロバンプ、25・・・パッド、26，27・・・電流源、201・・・撮像レンズ、202・・・固体撮像装置、203・・・画像処理部、204・・・制御部、205・・・液晶モニタ、206・・・記憶媒体、207・・・操作入力部、PD1，PD2，PD3，PD4，PD5・・・光電変換素子、TX1-1，TX1-2，TX1-3，TX1-4，TX1-5・・・第１転送トランジスタ、FD・・・電荷保持部、RST1・・・第１リセットトランジスタ、SF1・・・第１増幅トランジスタ、26・・・電流源、Ccl・・・クランプ容量、TX2-1，TX2-2，TX2-3，TX2-4，TX2-5・・・第２転送トランジスタ、RST2-1，RST2-2，RST2-3，RST2-4，RST2-5・・・第２リセットトランジスタ、MEM1，MEM2，MEM3，MEM4，MEM5・・・アナログメモリ、SF2-1，SF2-2，SF2-3，SF2-4，SF2-5・・・第２増幅トランジスタ、SEL1，SEL2，SEL3，SEL4，SEL5・・・選択トランジスタ
【技術分野】
【０００１】
本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
【０００３】
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
【０００４】
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献1，2に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２１９３３９号公報
【特許文献２】特開２００６−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の特許文献1では、光電変換部が形成された第１の基板の1つの画素に対し、第２の基板に形成された1つの読出し回路が対応する例が開示されている。しかし、基板間の接続に用いるバンプの微細化が難しいため、画素の微細化への対応が困難である。また、上記の特許文献2では、第１の基板の複数画素に対し、第２の基板の１つの読出し回路が対応するように基板間の接続部（マイクロバンプおよびマイクロパッド）を共有する例が開示されている。しかし、１つの接続部に不具合が生じると、その接続部を共有する全ての画素が欠陥画素になるため、接続部を共有する画素数を徒に増やしても、基板間の接続部に不具合が生じた場合、同時に欠陥画素となる画素数も増えてしまう。
【０００９】
上記のようにバンプの微細化が難しいため、接続部をなるべく大きく形成することが望ましい。しかし、接続部をより大きく形成すると、接続部を共有する画素数が増え、接続部に不具合が生じた場合に同時に欠陥画素となる画素数も増えてしまうため、接続部を共有する画素数をなるべく少なくすることが望ましい。
【００１０】
本発明は、上述した課題に鑑みてなされたものであって、接続部に不具合が生じた場合に同時に欠陥画素となる画素数を低減することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る固体撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする。
【００１２】
本発明の他の態様に係る撮像装置は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている撮像装置であって、前記画素は、前記第１の基板に含まれる光電変換素子と、前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、を有し、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする。
【００１３】
本発明の他の態様に係る信号読み出し方法は、複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、前記第１の基板に含まれる光電変換素子で信号を発生するステップと、前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するステップと、を有することを特徴とする。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の一実施形態による撮像装置が備える固体撮像装置の構成を示すブロック図である。
【図３】本発明の一実施形態による撮像装置が備える固体撮像装置の断面図および平面図である。
【図４】本発明の一実施形態による撮像装置が備える画素の回路構成を示す回路図である。
【図５】本発明の一実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図６】本発明の一実施形態による撮像装置が備える画素の配列を示す参考図である。
【図７】本発明の一実施形態における接続領域の配列を示す参考図である。
【図８】本発明の一実施形態における接続領域の大きさを示す断面図である。
【図９】本発明の一実施形態における接続領域との比較の対象となる接続領域の配列を示す参考図である。
【図１０】本発明の一実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図１１】本発明の一実施形態における間引き読み出し動作時に画素信号を読み出す画素の位置を示す参考図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
【００１６】
図1は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
【００１７】
図1に示す撮像装置は、撮像レンズ201、固体撮像装置202、画像処理部203、制御部204、液晶モニタ205、記憶媒体206、操作入力部207を有している。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
【００１８】
撮像レンズ201は、被写体からの光が形成する被写体像を、固体撮像装置202に配置された2次元の画素アレイ上に結像させる。固体撮像装置202は、多数の画素が配列された2次元の画素アレイ上に結像された被写体像に基づく画像信号を出力する。画像処理部203は、固体撮像装置202から出力された画像信号に対して、色信号処理、ゲイン処理、ホワイトバランス処理などの信号処理を施し、液晶モニタ205に表示または記憶媒体206に記憶できるフォーマットの信号に変換する機能を有する。
【００１９】
制御部204は、撮像装置内の各部分と電気的に接続され、撮像装置の制御を行う。制御部204の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。制御部204は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。液晶モニタ205は、画像処理部203で処理された画像信号に基づいて画像を表示する。記憶媒体206は、画像処理部203で処理された画像信号に基づく画像データを記憶する。操作入力部207は、ユーザーが操作するボタンやスイッチ等を有する。操作入力部207を介して、ユーザーの操作結果が制御部204に信号として入力される。例えば、撮影モードの設定、静止画のシャッターレリーズ、動画撮影の開始および終了の指示が操作入力部207を介して行われる。
【００２０】
図2は、固体撮像装置202の構成を示している。固体撮像装置202は、複数の画素1を有する画素部2と、垂直走査回路3と、列処理回路4と、水平読み出し回路5と、出力アンプ6と、制御回路7とを有する。図2に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００２１】
画素部2では、複数の画素1が2次元の行列状に配列されている。図2に示す画素の配列は一例であり、行数および列数は2以上であればよい。本実施形態では、固体撮像装置202が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置202が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
【００２２】
垂直走査回路3は、例えばシフトレジスタで構成されており、行単位で画素1の駆動制御を行う。この駆動制御には、画素1のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路3は、行毎に設けられている制御信号線8を介してそれぞれの画素1へ制御信号（制御パルス）を出力し、画素1を行毎に独立して制御する。垂直走査回路3が駆動制御を行うことによって、列毎に設けられている垂直信号線9へ画素1から画素信号が出力される。
【００２３】
列処理回路4は、列毎の垂直信号線9に接続されており、画素1から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。水平読み出し回路5は、例えばシフトレジスタで構成されており、画素信号を読み出す画素列を選択して、選択した画素列に係る列処理回路4を順次選択し、列処理回路4から画素信号を順次水平信号線10へ出力することにより画素信号を読み出す。出力アンプ6は、水平信号線10へ出力された画素信号に対して信号処理を行い、出力端子11を介して外部へ画素信号を出力する。制御回路7は、垂直走査回路3、列処理回路4、水平読み出し回路5等の動作の基準となるクロック信号や制御信号等を生成し、垂直走査回路3、列処理回路4、水平読み出し回路5等へ出力する。
【００２４】
図3は固体撮像装置202の断面構造（図3（a））および平面構造（図3（b））を示している。固体撮像装置202は、画素1を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。画素1を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、画素1の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００２５】
第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板20に照射された光は光電変換素子に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21との接続用の電極である多数のマイクロパッド22が形成されている。1画素毎あるいは複数画素毎に1つのマイクロパッド22が配置される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド22と対応する位置には、第１基板20との接続用の電極である多数のマイクロパッド23が形成されている。
【００２６】
マイクロパッド22とマイクロパッド23の間にはマイクロバンプ24が形成されている。第１基板20と第２基板21は、マイクロパッド22とマイクロパッド23が互いに対向するように重ねて配置され、マイクロパッド22とマイクロパッド23間がマイクロバンプ24によって電気的に接続されるように一体化されている。マイクロパッド22、マイクロバンプ24、マイクロパッド23は、第１基板20と第２基板21を接続する接続部を構成する。第１基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、マイクロパッド22、マイクロバンプ24、マイクロパッド23を介して第２基板21へ出力される。
【００２７】
第２基板21の2つの主面のうち一方の主面の周辺部には、第１基板20、第２基板21以外の系とのインターフェースとして使用されるパッド25が形成されている。パッド25に代えて、第２基板21を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。
【００２８】
画素1を構成する回路要素は第１基板20と第２基板21に分散して配置されている。画素1以外の垂直走査回路3、列処理回路4、水平読み出し回路5、出力アンプ6、制御回路7に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、垂直走査回路3、列処理回路4、水平読み出し回路5、出力アンプ6、制御回路7のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。画素1以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、画素1と同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。
【００２９】
図4は5画素分の画素1の回路構成を示している。画素1（5画素）は、光電変換素子PD1，PD2，PD3，PD4，PD5と、第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5と、電荷保持部FD（フローティングディフュージョン）と、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5と、第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5と、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5と、第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5と、選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5とを有する。図4に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００３０】
図4には5つの画素の回路要素が含まれる。第１画素は、光電変換素子PD1と、第１転送トランジスタTX1-1と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-1と、第２リセットトランジスタRST2-1と、アナログメモリMEM1と、第２増幅トランジスタSF2-1と、選択トランジスタSEL1とを有する。第２画素は、光電変換素子PD2と、第１転送トランジスタTX1-2と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-2と、第２リセットトランジスタRST2-2と、アナログメモリMEM2と、第２増幅トランジスタSF2-2と、選択トランジスタSEL2とを有する。
【００３１】
第３画素は、光電変換素子PD3と、第１転送トランジスタTX1-3と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-3と、第２リセットトランジスタRST2-3と、アナログメモリMEM3と、第２増幅トランジスタSF2-3と、選択トランジスタSEL3とを有する。第４画素は、光電変換素子PD4と、第１転送トランジスタTX1-4と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-4と、第２リセットトランジスタRST2-4と、アナログメモリMEM4と、第２増幅トランジスタSF2-4と、選択トランジスタSEL4とを有する。
【００３２】
第５画素は、光電変換素子PD5と、第１転送トランジスタTX1-5と、電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclと、第２転送トランジスタTX2-5と、第２リセットトランジスタRST2-5と、アナログメモリMEM5と、第２増幅トランジスタSF2-5と、選択トランジスタSEL5とを有する。電荷保持部FDと、第１リセットトランジスタRST1と、第１増幅トランジスタSF1と、電流源26と、クランプ容量Cclとは、5つの画素で共有されている。
【００３３】
光電変換素子PD1，PD2，PD3，PD4，PD5の一端は接地されている。第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のドレイン端子は光電変換素子PD1，PD2，PD3，PD4，PD5の他端に接続されている。第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のゲート端子は垂直走査回路3に接続されている。
【００３４】
電荷保持部FDの一端は第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のソース端子に接続されており、電荷保持部FDの他端は接地されている。第１リセットトランジスタRST1のドレイン端子は電源電圧VDDに接続されており、第１リセットトランジスタRST1のソース端子は第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のソース端子に接続されている。第１リセットトランジスタRST1のゲート端子は垂直走査回路3に接続されている。
【００３５】
第１増幅トランジスタSF1のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタSF1の入力部であるゲート端子は第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のソース端子に接続されている。電流源26の一端は第１増幅トランジスタSF1のソース端子に接続されており、電流源26の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタSF1のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路3に接続されたトランジスタで電流源26を構成してもよい。クランプ容量Cclの一端は第１増幅トランジスタSF1のソース端子および電流源26の一端に接続されている。
【００３６】
第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のドレイン端子はクランプ容量Cclの他端に接続されている。第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のゲート端子は垂直走査回路3に接続されている。第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5のドレイン端子は電源電圧VDDに接続されており、第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5のソース端子は第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のソース端子に接続されている。第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5のゲート端子は垂直走査回路3に接続されている。
【００３７】
アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の一端は第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のソース端子に接続されており、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の他端は接地されている。第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5の入力部を構成するゲート端子は第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のソース端子に接続されている。選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5のドレイン端子は第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5のソース端子に接続されており、選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5のソース端子は垂直信号線9に接続されている。選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5のゲート端子は垂直走査回路3に接続されている。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００３８】
光電変換素子PD1，PD2，PD3，PD4，PD5は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5は、光電変換素子PD1，PD2，PD3，PD4，PD5に蓄積された信号電荷を電荷保持部FDに転送するトランジスタである。第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のオン／オフは、垂直走査回路3からの制御パルスによって制御される。電荷保持部FDは、光電変換素子PD1，PD2，PD3，PD4，PD5から転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。
【００３９】
第１リセットトランジスタRST1は、電荷保持部FDをリセットするトランジスタである。第１リセットトランジスタRST1のオン／オフは、垂直走査回路3からの制御パルスによって制御される。第１リセットトランジスタRST1と第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5を同時にオンにすることによって、光電変換素子PD1，PD2，PD3，PD4，PD5をリセットすることも可能である。電荷保持部FD／光電変換素子PD1，PD2，PD3，PD4，PD5のリセットは、電荷保持部FD／光電変換素子PD1，PD2，PD3，PD4，PD5に蓄積されている電荷量を制御して電荷保持部FD／光電変換素子PD1，PD2，PD3，PD4，PD5の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００４０】
第１増幅トランジスタSF1は、ゲート端子に入力される、電荷保持部FDに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源26は、第１増幅トランジスタSF1の負荷として機能し、第１増幅トランジスタSF1を駆動する電流を第１増幅トランジスタSF1に供給する。第１増幅トランジスタSF1と電流源26はソースフォロワ回路を構成する。
【００４１】
クランプ容量Cclは、第１増幅トランジスタSF1から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5は、クランプ容量Cclの他端の電圧レベルをサンプルホールドし、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に蓄積するトランジスタである。第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のオン／オフは、垂直走査回路3からの制御パルスによって制御される。
【００４２】
第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5は、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5をリセットするトランジスタである。第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5のオン／オフは、垂直走査回路3からの制御パルスによって制御される。アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5のリセットは、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に蓄積されている電荷量を制御してアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5は、第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5によってサンプルホールドされたアナログ信号を保持・蓄積する。
【００４３】
アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の容量は、電荷保持部FDの容量よりも大きな容量に設定される。アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００４４】
第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5は、ゲート端子に入力される、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5と、垂直信号線9に接続された、負荷となる電流源27とはソースフォロワ回路を構成する。選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5は、画素1を選択し、第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5の出力を垂直信号線9に伝えるトランジスタである。選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5のオン／オフは、垂直走査回路3からの制御パルスによって制御される。
【００４５】
図4に示す回路要素のうち、光電変換素子PD1，PD2，PD3，PD4，PD5、第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5、電荷保持部FD、第１リセットトランジスタRST1、第１増幅トランジスタSF1は第１基板20に配置されている。また、電流源26、クランプ容量Ccl、第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5、第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5、第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5、選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5は第２基板21に配置されている。
【００４６】
第１基板20と第２基板21の間には、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が配置されている。第１基板20の第１増幅トランジスタSF1から出力された増幅信号は、接続部を介して第２基板21へ出力される。
【００４７】
図4では、接続部が第１増幅トランジスタSF1のソース端子と、電流源26の一端およびクランプ容量Cclの一端との間の経路に配置されているが、これに限らない。接続部は、第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5から第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5までの電気的に接続された経路上のどこに配置されていてもよい。
【００４８】
例えば、第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5のソース端子と、電荷保持部FDの一端、第１リセットトランジスタRST1のソース端子、および第１増幅トランジスタSF1のゲート端子との間の経路に接続部が配置されていてもよい。あるいは、クランプ容量Cclの他端と、第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5のドレイン端子との間の経路に接続部が配置されていてもよい。
【００４９】
次に、図5を参照し、画素1の動作を説明する。図5は、垂直走査回路3から行毎に画素1に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。以下では、図4に示した5画素の単位で画素1の動作を説明する。
【００５０】
［期間T1の動作］
まず、垂直走査回路3から第１リセットトランジスタRST1に供給される制御パルスが“L”（Low）レベルから“H”（High）レベルに変化することで、第１リセットトランジスタRST1がオンとなる。同時に、垂直走査回路3から第１転送トランジスタTX1-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第１転送トランジスタTX1-1がオンとなる。これによって、第１画素の光電変換素子PD1がリセットされる。
【００５１】
続いて、垂直走査回路3から第１リセットトランジスタRST1に供給される制御パルスおよび垂直走査回路3から第１転送トランジスタTX1-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第１リセットトランジスタRST1および第１転送トランジスタTX1-1がオフとなる。これによって、第１画素の光電変換素子PD1のリセットが終了し、第１画素の露光（信号電荷の蓄積）が開始される。上記と同様にして、第２画素の光電変換素子PD2、第３画素の光電変換素子PD3、第４画素の光電変換素子PD4、第５画素の光電変換素子PD5が順にリセットされ、各画素の露光が開始される。
【００５２】
［期間T2の動作］
続いて、垂直走査回路3から第２リセットトランジスタRST2-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第２リセットトランジスタRST2-1がオンとなる。これによって、アナログメモリMEM1がリセットされる。同時に、垂直走査回路3から第２転送トランジスタTX2-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第２転送トランジスタTX2-1がオンとなる。これによって、クランプ容量Cclの他端の電位が電源電圧VDDにリセットされると共に、第２転送トランジスタTX2-1がクランプ容量Cclの他端の電位のサンプルホールドを開始する。
【００５３】
続いて、垂直走査回路3から第１リセットトランジスタRST1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第１リセットトランジスタRST1がオンとなる。これによって、電荷保持部FDがリセットされる。続いて、垂直走査回路3から第１リセットトランジスタRST1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第１リセットトランジスタRST1がオフとなる。これによって、電荷保持部FDのリセットが終了する。電荷保持部FDのリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部FDのリセットを行うことによって、電荷保持部FDのリーク電流によるノイズをより低減することができる。
【００５４】
続いて、垂直走査回路3から第２リセットトランジスタRST2-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第２リセットトランジスタRST2-1がオフとなる。これによって、アナログメモリMEM1のリセットが終了する。この時点でクランプ容量Cclは、第１増幅トランジスタSF1から出力される増幅信号（電荷保持部FDのリセット後の増幅信号）をクランプしている。
【００５５】
［期間T3の動作］
まず、垂直走査回路3から第１転送トランジスタTX1-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第１転送トランジスタTX1-1がオンとなる。これによって、光電変換素子PD1に蓄積されている信号電荷が、第１転送トランジスタTX1-1を介して電荷保持部FDに転送され、電荷保持部FDに蓄積される。これによって、第１画素の露光（信号電荷の蓄積）が終了する。期間T1における第１画素の露光開始から期間T3における第１画素の露光終了までの期間が露光期間（信号蓄積期間）である。続いて、垂直走査回路3から第１転送トランジスタTX1-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第１転送トランジスタTX1-1がオフとなる。
【００５６】
続いて、垂直走査回路3から第２転送トランジスタTX2-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第２転送トランジスタTX2-1がオフとなる。これによって、第２転送トランジスタTX2-1がクランプ容量Cclの他端の電位のサンプルホールドを終了する。
【００５７】
［期間T4の動作］
上述した期間T2，T3の動作は第１画素の動作である。期間T4では、第２画素、第３画素、第４画素、第５画素の各画素について、期間T2，T3の動作と同様の動作が行われる。なお、図5では、図面のスペースの制約から、各画素の露光期間の長さが異なっているが、各画素の露光期間の長さを同一とすることがより望ましい。
【００５８】
以下では、アナログメモリMEM1の一端の電位の変化について説明する。アナログメモリMEM2，MEM3，MEM4，MEM5の一端の電位の変化についても同様である。電荷保持部FDのリセットが終了した後に光電変換素子PD1から電荷保持部FDに信号電荷が転送されることによる電荷保持部FDの一端の電位の変化をΔVfd、第１増幅トランジスタSF1のゲインをα1とすると、光電変換素子PD1から電荷保持部FDに信号電荷が転送されることによる第１増幅トランジスタSF1のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。
【００５９】
アナログメモリMEM1と第２転送トランジスタTX2-1の合計のゲインをα2とすると、光電変換素子PD1から電荷保持部FDに信号電荷が転送された後の第２転送トランジスタTX2-1のサンプルホールドによるアナログメモリMEM1の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリMEM1のリセットが終了した時点のアナログメモリMEM1の一端の電位は電源電圧VDDであるため、光電変換素子PD1から電荷保持部FDに信号電荷が転送された後、第２転送トランジスタTX2-1によってサンプルホールドされたアナログメモリMEM1の一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VDD＋ΔVmem
＝VDD＋α1×α2×ΔVfd ・・・（１）
【００６０】
また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量Cclの容量値であり、CSHはアナログメモリMEM1の容量値である。ゲインの低下をより小さくするため、クランプ容量Cclの容量CLはアナログメモリMEM1の容量CSHよりも大きいことがより望ましい。
【００６１】
【数１】
【００６２】
［期間T5の動作］
期間T5では、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１画素からの信号の読み出しが行われる。垂直走査回路3から選択トランジスタSEL1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、選択トランジスタSEL1がオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタSEL1を介して垂直信号線9へ出力される。
【００６３】
続いて、垂直走査回路3から第２リセットトランジスタRST2-1に供給される制御パルスが“L”レベルから“H”レベルに変化することで、第２リセットトランジスタRST2-1がオンとなる。これによって、アナログメモリMEM1がリセットされ、リセット時のアナログメモリMEM1の一端の電位に基づく信号が選択トランジスタSEL1を介して垂直信号線9へ出力される。
【００６４】
続いて、垂直走査回路3から第２リセットトランジスタRST2-1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、第２リセットトランジスタRST2-1がオフとなる。続いて、垂直走査回路3から選択トランジスタSEL1に供給される制御パルスが“H”レベルから“L”レベルに変化することで、選択トランジスタSEL1がオフとなる。
【００６５】
列処理回路4は、（１）式に示した電位Vmemに基づく信号と、アナログメモリMEM1をリセットしたときのアナログメモリMEM1の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子PD1に蓄積された信号電荷が電荷保持部FDに転送された直後の電荷保持部FDの一端の電位と、電荷保持部FDの一端がリセットされた直後の電荷保持部FDの電位との差分ΔVfdに基づく信号である。したがって、アナログメモリMEM1をリセットすることによるノイズ成分と、電荷保持部FDをリセットすることによるノイズ成分とを抑圧した、光電変換素子PD1に蓄積された信号電荷に基づく信号成分を得ることができる。
【００６６】
列処理回路4から出力された信号は、水平読み出し回路5によって水平信号線10へ出力される。出力アンプ6は、水平信号線10へ出力された信号を処理し、出力端子11から画素信号として出力する。以上で、第１画素からの信号の読み出しが終了する。
【００６７】
［期間T6の動作］
続いて、第２画素、第３画素、第４画素、第５画素の各画素について、期間T5における第１画素の動作と同様の動作が行われる。
【００６８】
上記の動作では、光電変換素子PD1，PD2，PD3，PD4，PD5から電荷保持部FDに転送された信号電荷を電荷保持部FDが各画素1の読み出しタイミングまで保持していなければならない。電荷保持部FDが信号電荷を保持している期間中にノイズが発生すると、電荷保持部FDが保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。
【００６９】
電荷保持部FDが信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部FDのリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子PD1，PD2，PD3，PD4，PD5以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。
【００７０】
電荷保持部FDの容量をCfd、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタSF1のゲインをα1、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5と第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5の合計のゲインをα2とする。露光期間中に光電変換素子PD1，PD2，PD3，PD4，PD5で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に保持される信号電荷はA×α1×α2×Qphとなる。
【００７１】
光電変換素子PD1，PD2，PD3，PD4，PD5から電荷保持部FDに転送された信号電荷に基づく信号は第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5によってサンプルホールドされ、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に格納される。したがって、電荷保持部FDに信号電荷が転送されてからアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に信号電荷が格納されるまでの時間は短く、電荷保持部FDで発生したノイズは無視することができる。アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。
【００７２】
一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の容量値を設定する（例えば、アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5の容量値を電荷保持部FDの容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。
【００７３】
次に、図6を参照して、図4に示した回路要素を共有する画素1の平面上の配置について説明する。図6は、平面上での画素1の配列を示している。図6に示すように、画素1がアレイ状に配列されている。通常、画素にはカラーフィルタが設けられて色分解できるようになっており、赤色成分に対応するR画素、緑色成分に対応するG画素、青色成分に対応するB画素が設けられる。G画素は、水平方向にR画素と隣接するGr画素と、水平方向にB画素と隣接するGb画素とに区別される。これらの画素の配列は、図6に示すように、R画素、Gr画素、Gb画素、B画素の4画素を単位配列として、この単位配列を周期的に配列する、いわゆるベイヤー配列とされることが多い。
【００７４】
本実施形態において、回路要素を共有する5つの画素1は平面上の十字状の画素領域31（部分領域）を構成する。画素領域31は、十字状に並んだ5つの画素1を含む。より具体的には、画素領域31は、画素領域31の中心に位置する画素1（以下、中心画素と記載）と、中心画素の4つの辺にそれぞれ隣接する4つの画素1とを含む。本実施形態の画素1の配列は、複数の画素領域31を含む。
【００７５】
1つの画素領域31に対して、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む1つの接続部が設けられる。画素領域31上には、接続部と接続するための接続領域が設定される。図7は、接続領域が設定されている様子を示している。図7に示すように、画素領域31上に接続領域32が設定されている。マイクロバンプ24の形状が球状であるため、マイクロバンプ24の形状に合わせるように接続領域32の形状が円状となっているが、接続領域32の形状はこれに限らず、矩形状等でもよい。図8は、接続領域32の大きさを模式的に示す断面図である。第１基板20上の画素1の配列において、接続部33と接続する位置に接続領域32が設定される。
【００７６】
接続領域32の大きさは、マイクロバンプ24あるいはマイクロパッド22，23の平面的な大きさと同一である。言い換えると、マイクロバンプ24あるいはマイクロパッド22，23を平面的に見た場合のマイクロバンプ24あるいはマイクロパッド22，23の大きさと接続領域32の大きさとが同一である。したがって、以下の説明において、接続領域32の大きさに関する内容を、マイクロバンプ24あるいはマイクロパッド22，23を平面的に見た場合のマイクロバンプ24あるいはマイクロパッド22，23の大きさに関する内容に置き換えても同様の説明が成り立つ。
【００７７】
図7に示すように、接続領域32の中心位置は、対応する画素領域31の中心位置と略一致する。また、互いに隣接する接続領域32どうしが重ならない（接触しない）ように接続領域32が設定される。これは、互いに隣接する接続部どうしが重ならない（接触しない）ようにするためである。接続領域32の大きさおよびマイクロバンプ24あるいはマイクロパッド22，23の平面的な大きさは、画素領域31の中心に位置する中心画素の全体を含み、かつ、中心画素に隣接する4つの画素1の一部を含むように設定される。
【００７８】
画素1のピッチをPとすると、隣接する接続領域32どうしが重ならないようにするため、接続領域32の半径が約1.118Pよりも小さくなるように接続領域32が設定される。一方、図9に示すように、2×2の4つの画素1で回路要素を共有するよう固体撮像装置を構成し、4つの画素1を含む画素領域上に接続領域41を設定する場合、隣接する接続領域41どうしが重ならないようにするため、接続領域41の半径がPよりも小さくなるように接続領域41が設定される。つまり、本実施形態の接続領域32を、図9に示す接続領域41よりも大きくすることができる。前述したようにバンプの微細化が難しいため、接続部をなるべく大きく形成することが望ましく、本実施形態の接続領域32はこの要求を満たすことができる。また、3×3の9つの画素1で回路要素を共有するよう固体撮像装置を構成し、9つの画素1を含む画素領域上に接続領域を設定する場合と比較すると、本実施形態では回路要素を共有する画素数がより少ないので、接続部に不具合が生じた場合に同時に欠陥画素となる画素数をより少なくすることができる。
【００７９】
次に、画素1の他の動作を説明する。本実施形態の固体撮像装置202は、全ての画素1から画素信号を読み出す全画素読み出し動作と、一部の画素1からのみ画素信号を読み出す間引き読み出し動作との両方の動作を行うことが可能である。例えば、全画素読み出し動作によって静止画信号を読み出し、間引き読み出し動作によって動画信号を読み出すことが可能である。全画素読み出し動作は、図5に示した動作となる。以下では、間引き読み出し動作について説明する。
【００８０】
図10は、間引き読み出し動作時に垂直走査回路3から行毎に画素1に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。図10に示す動作は、5つの画素1のうち1つの画素1（第１画素）のみが動作する点以外は、図5に示した動作と同様であるので、詳細な説明を省略する。
【００８１】
図11は、間引き読み出し動作時に画素信号を読み出す画素1の位置を示している。十字状の画素領域31に含まれる5つの画素1のうち、画素領域31の中心に位置する中心画素34が、画素信号を読み出す画素1である。隣接する4つの画素領域31（第１の画素領域31、この第１の画素領域に隣接する第２の画素領域31、この第２の画素領域に隣接する第３の画素領域31、この第３の画素領域31および第１の画素領域31に隣接する画素領域）の各中心画素34（図11の領域35に含まれる4つの中心画素34）から画素信号を読み出すことによって、色再現に必要なR画素、Gr画素、Gb画素、B画素の各画素信号を読み出すことができる。
【００８２】
上記では、画素領域31の中心に位置する中心画素34から画素信号を読み出しているが、画素信号を読み出す画素1は中心画素34でなくてもよい。複数の画素領域31間で同一位置の画素1から画素信号を読み出すようにすれば、隣接する4つの画素領域31から色再現に必要な画素信号を読み出すことができる。例えば、R画素を中心画素とする画素領域31では中心画素の右側に位置するGr画素から画素信号を読み出し、Gb画素を中心画素とする画素領域31では中心画素の右側に位置するB画素から画素信号を読み出し、Gr画素を中心画素とする画素領域31では中心画素の右側に位置するR画素から画素信号を読み出し、B画素を中心画素とする画素領域31では中心画素の右側に位置するGb画素から画素信号を読み出せばよい。
【００８３】
上述したように、本実施形態によれば、画素を構成する回路要素を2枚の基板のそれぞれに配置し、複数の画素が配列された領域に十字状の部分領域（画素領域31）を設定し、部分領域に対応して接続部を設けることによって、例えば3×3の9つの画素からなる正方形状の部分領域を設定した場合と比較して、部分領域に含まれる画素数がより少なくなる。このため、接続部に不具合が生じた場合に同時に欠陥画素となる画素数を低減することができる。また、例えば2×2の4つの画素からなる正方形状の部分領域を設定した場合と比較して、微細化が困難な接続部をより大きく形成することができる。
【００８４】
また、5つの画素で十字状の部分領域を構成することによって、十字状の部分領域を構成する画素数を最小とし、接続部に不具合が生じた場合に同時に欠陥画素となる画素数をより低減することができる。
【００８５】
また、部分領域上で接続部と接続するための接続領域について、互いに隣接する接続領域どうしが重ならないようにし、接続領域が、十字状の部分領域の中心点を含む画素（中心画素）の全体を含み、かつ、この中心画素に隣接する画素の一部を含むようにすることによって、微細化が困難な接続部をより大きく形成することができる。
【００８６】
また、図10に示したように、部分領域に含まれる複数の画素のうち一部の画素のみから画素信号を出力する制御を行うことによって、間引き読み出し動作を行うことができる。さらに、ベイヤー配列上で隣接する4つの部分領域間で同一位置の画素のみから信号を出力する制御を行うことによって、色再現に必要な画素信号を読み出すことができる。さらに、画素信号を読み出す画素の位置がどの部分領域においても同一位置なので、制御がより簡易となる。
【００８７】
また、増幅回路から出力された増幅信号を蓄積する信号蓄積回路（アナログメモリMEM1，MEM2，MEM3，MEM4，MEM5）を設けたことによって、信号品質の劣化を低減することができる。
【００８８】
また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第１増幅トランジスタSF1および電流源26を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やGND（グランド）電圧の上昇等の発生を低減することができる。
【００８９】
また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板に設ける信号蓄積用の領域の面積を小さくすることができる。
【００９０】
また、アナログメモリの容量値を電荷保持部の容量値よりも大きくする（例えば、アナログメモリの容量値を電荷保持部の容量値の5倍以上にする）ことによって、アナログメモリが保持する信号電荷が、電荷保持部が保持する信号電荷よりも大きくなる。このため、アナログメモリのリーク電流による信号劣化の影響を小さくすることができる。
【００９１】
また、クランプ容量および第２転送トランジスタを設けることによって、第１基板で発生するノイズの影響を低減することができる。第１基板で発生するノイズには、第１増幅トランジスタに接続される回路（例えば第１リセットトランジスタ）の動作に由来して第１増幅トランジスタの入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタの動作特性に由来するノイズ（例えば第１増幅トランジスタの回路閾値のばらつきによるノイズ）等がある。
【００９２】
また、アナログメモリをリセットしたときの信号と、光電変換素子から電荷保持部へ信号電荷を転送することによって発生する第１増幅トランジスタの出力の変動に応じた信号とを時分割で画素1から出力し、画素1の外部で各信号の差分処理を行うことによって、第２基板で発生するノイズの影響を低減することができる。第２基板で発生するノイズには、第２増幅トランジスタに接続される回路（例えば第２リセットトランジスタ）の動作に由来して第２増幅トランジスタの入力部で発生するノイズ（例えばリセットノイズ）等がある。
【００９３】
本発明に係る出力回路は例えば選択トランジスタSEL1，SEL2，SEL3，SEL4，SEL5に対応する。本発明に係る出力制御部は例えば垂直走査回路3に対応する。本発明に係る信号蓄積回路は例えばアナログメモリMEM1，MEM2，MEM3，MEM4，MEM5に対応する。本発明に係る増幅回路（増幅トランジスタ）は例えば第１増幅トランジスタSF1に対応する。本発明に係るノイズ低減回路は例えばクランプ容量Cclおよび第２転送トランジスタTX2-1，TX2-2，TX2-3，TX2-4，TX2-5（トランジスタ）に対応する。本発明に係る転送回路は例えば第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5に対応する。
【００９４】
本発明に係る第１のリセット回路は例えば第１転送トランジスタTX1-1，TX1-2，TX1-3，TX1-4，TX1-5および第１リセットトランジスタRST1に対応する。本発明に係る第２のリセット回路は例えば第１リセットトランジスタRST1に対応する。本発明に係る第２の増幅回路は例えば第２増幅トランジスタSF2-1，SF2-2，SF2-3，SF2-4，SF2-5に対応する。本発明に係る第３のリセット回路は例えば第２リセットトランジスタRST2-1，RST2-2，RST2-3，RST2-4，RST2-5に対応する。
【００９５】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている固体撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。
【００９６】
例えば、本発明の一態様に係る固体撮像装置は、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換手段と、
前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力手段と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする固体撮像装置。」
であってもよい。
【００９７】
例えば、本発明の一態様に係る撮像装置は、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換手段と、
前記光電変換手段で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力手段と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする撮像装置。」
であってもよい。
【００９８】
上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
【００９９】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられている固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記第１の基板に含まれる光電変換素子で信号を発生するモジュールと、
前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【０１００】
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
【０１０１】
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【０１０２】
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【０１０３】
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１０４】
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
【符号の説明】
【０１０５】
1・・・画素、2・・・画素部、3・・・垂直走査回路、4・・・列処理回路、5・・・水平読み出し回路、6・・・出力アンプ、7・・・制御回路、20・・・第１基板、21・・・第２基板、22，23・・・マイクロパッド、24・・・マイクロバンプ、25・・・パッド、26，27・・・電流源、201・・・撮像レンズ、202・・・固体撮像装置、203・・・画像処理部、204・・・制御部、205・・・液晶モニタ、206・・・記憶媒体、207・・・操作入力部、PD1，PD2，PD3，PD4，PD5・・・光電変換素子、TX1-1，TX1-2，TX1-3，TX1-4，TX1-5・・・第１転送トランジスタ、FD・・・電荷保持部、RST1・・・第１リセットトランジスタ、SF1・・・第１増幅トランジスタ、26・・・電流源、Ccl・・・クランプ容量、TX2-1，TX2-2，TX2-3，TX2-4，TX2-5・・・第２転送トランジスタ、RST2-1，RST2-2，RST2-3，RST2-4，RST2-5・・・第２リセットトランジスタ、MEM1，MEM2，MEM3，MEM4，MEM5・・・アナログメモリ、SF2-1，SF2-2，SF2-3，SF2-4，SF2-5・・・第２増幅トランジスタ、SEL1，SEL2，SEL3，SEL4，SEL5・・・選択トランジスタ
【特許請求の範囲】
【請求項１】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換素子と、
前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする固体撮像装置。
【請求項２】
前記部分領域は、十字形に並んだ５つの前記画素を含むことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記部分領域に含まれる複数の画素のうち一部の前記画素の前記出力回路のみから信号を出力する制御を行う出力制御部をさらに有することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記出力制御部は、複数の前記部分領域間で同一位置の画素の前記出力回路のみから信号を出力する制御を行うことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記複数の画素の配列は、４色に対応する画素を周期的に配列したベイヤー配列を構成しており、
前記出力制御部は、隣接する４つの前記部分領域間で同一位置の画素の前記出力回路のみから、前記４色に対応する信号を出力する制御を行うことを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記部分領域に含まれる複数の画素が、当該部分領域に対応する前記接続部を共有することを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記部分領域に対応する前記接続部と接続する接続領域が前記部分領域上に設定されることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記部分領域の中心点と、当該部分領域上の前記接続領域の中心点とが一致するように前記接続領域が設定されていることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記第１の基板上で互いに隣接する前記接続領域どうしが重ならないことを特徴とする請求項８に記載の固体撮像装置。
【請求項１０】
前記接続領域は、前記部分領域の中心点を含む画素の全体を含み、かつ、当該画素に隣接する画素の一部を含むことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記光電変換素子で発生し、前記接続部を経由した信号を蓄積する、前記第２の基板に含まれる信号蓄積回路をさらに有し、
前記出力回路は、前記信号蓄積回路に蓄積された信号を前記画素から出力することを特徴とする請求項１に記載の固体撮像装置。
【請求項１２】
前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路をさらに有し、
前記信号蓄積回路は、前記増幅回路から出力された前記増幅信号を蓄積し、
前記出力回路は、前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力することを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有し、
前記信号蓄積回路は、前記ノイズ低減回路によって前記ノイズが低減された前記増幅信号を蓄積することを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを含むことを特徴とする請求項１３に記載の固体撮像装置。
【請求項１５】
前記ノイズ低減回路は、
前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、
前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、
を有することを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する転送回路をさらに有し、
前記接続部は、前記転送回路から前記トランジスタまでの電気的に接続された経路において、前記転送回路と前記増幅トランジスタの間、前記増幅トランジスタと前記クランプ容量の間、または前記クランプ容量と前記トランジスタの間に配置されることを特徴とする請求項１５に記載の固体撮像装置。
【請求項１７】
前記接続部は、バンプであることを特徴とする請求項１に記載の固体撮像装置。
【請求項１８】
前記接続部は、前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有することを特徴とする請求項１に記載の固体撮像装置。
【請求項１９】
前記第２の基板は、前記光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項２０】
前記光電変換素子をリセットする第１のリセット回路と、
前記増幅回路の入力部をリセットする第２のリセット回路と、
前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する転送回路と、
前記信号蓄積回路に蓄積された前記増幅信号を増幅して第２の増幅信号を出力する第２の増幅回路と、
前記第２の増幅回路の入力部をリセットする第３のリセット回路と、
をさらに有することを特徴とする請求項１に記載の固体撮像装置。
【請求項２１】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換素子と、
前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする撮像装置。
【請求項２２】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
前記第１の基板に含まれる光電変換素子で信号を発生するステップと、
前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するステップと、
を有することを特徴とする信号読み出し方法。
【請求項１】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換素子と、
前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする固体撮像装置。
【請求項２】
前記部分領域は、十字形に並んだ５つの前記画素を含むことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記部分領域に含まれる複数の画素のうち一部の前記画素の前記出力回路のみから信号を出力する制御を行う出力制御部をさらに有することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記出力制御部は、複数の前記部分領域間で同一位置の画素の前記出力回路のみから信号を出力する制御を行うことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記複数の画素の配列は、４色に対応する画素を周期的に配列したベイヤー配列を構成しており、
前記出力制御部は、隣接する４つの前記部分領域間で同一位置の画素の前記出力回路のみから、前記４色に対応する信号を出力する制御を行うことを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記部分領域に含まれる複数の画素が、当該部分領域に対応する前記接続部を共有することを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記部分領域に対応する前記接続部と接続する接続領域が前記部分領域上に設定されることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記部分領域の中心点と、当該部分領域上の前記接続領域の中心点とが一致するように前記接続領域が設定されていることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記第１の基板上で互いに隣接する前記接続領域どうしが重ならないことを特徴とする請求項８に記載の固体撮像装置。
【請求項１０】
前記接続領域は、前記部分領域の中心点を含む画素の全体を含み、かつ、当該画素に隣接する画素の一部を含むことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記光電変換素子で発生し、前記接続部を経由した信号を蓄積する、前記第２の基板に含まれる信号蓄積回路をさらに有し、
前記出力回路は、前記信号蓄積回路に蓄積された信号を前記画素から出力することを特徴とする請求項１に記載の固体撮像装置。
【請求項１２】
前記光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路をさらに有し、
前記信号蓄積回路は、前記増幅回路から出力された前記増幅信号を蓄積し、
前記出力回路は、前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力することを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有し、
前記信号蓄積回路は、前記ノイズ低減回路によって前記ノイズが低減された前記増幅信号を蓄積することを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを含むことを特徴とする請求項１３に記載の固体撮像装置。
【請求項１５】
前記ノイズ低減回路は、
前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、
前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、
を有することを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する転送回路をさらに有し、
前記接続部は、前記転送回路から前記トランジスタまでの電気的に接続された経路において、前記転送回路と前記増幅トランジスタの間、前記増幅トランジスタと前記クランプ容量の間、または前記クランプ容量と前記トランジスタの間に配置されることを特徴とする請求項１５に記載の固体撮像装置。
【請求項１７】
前記接続部は、バンプであることを特徴とする請求項１に記載の固体撮像装置。
【請求項１８】
前記接続部は、前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有することを特徴とする請求項１に記載の固体撮像装置。
【請求項１９】
前記第２の基板は、前記光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項２０】
前記光電変換素子をリセットする第１のリセット回路と、
前記増幅回路の入力部をリセットする第２のリセット回路と、
前記光電変換素子で発生した信号を前記増幅回路の入力部に転送する転送回路と、
前記信号蓄積回路に蓄積された前記増幅信号を増幅して第２の増幅信号を出力する第２の増幅回路と、
前記第２の増幅回路の入力部をリセットする第３のリセット回路と、
をさらに有することを特徴とする請求項１に記載の固体撮像装置。
【請求項２１】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に含まれる光電変換素子と、
前記光電変換素子で発生し、前記接続部を経由した信号を前記画素から出力する、前記第２の基板に含まれる出力回路と、
を有し、
前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられていることを特徴とする撮像装置。
【請求項２２】
複数の画素を備え、当該画素を構成する回路要素が配置された第１の基板と第２の基板とが複数の接続部によって電気的に接続されており、前記第１の基板において、前記複数の画素が配列された領域は、前記画素を複数含み形状が十字形である複数の部分領域を含み、前記部分領域に対応して前記接続部が設けられている固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
前記第１の基板に含まれる光電変換素子で信号を発生するステップと、
前記光電変換素子で発生し、前記接続部を経由した信号を、前記第２の基板に含まれる出力回路を介して前記画素から出力するステップと、
を有することを特徴とする信号読み出し方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−９１５４（Ｐ２０１３−９１５４Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１４０４８６（Ｐ２０１１−１４０４８６）
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（００００００３７６）オリンパス株式会社 (11,466)
【Ｆターム（参考）】
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