固体撮像装置及びその製造方法
【課題】ジャンクションFETが形成されることを防止して黒スミアを抑制する。
【解決手段】 光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第1拡散層を形成する工程と、前記光電変換素子の形成領域の前記第1拡散層上に一導電型の第2拡散層を形成する工程と、前記トランジスタの形成領域の前記第1の拡散層上に、前記第2拡散層と連続するように一導電型の第3拡散層を形成する工程と、前記第3拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、前記ゲート電極を形成する工程と、前記ゲート電極及び突部上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする。
【解決手段】 光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第1拡散層を形成する工程と、前記光電変換素子の形成領域の前記第1拡散層上に一導電型の第2拡散層を形成する工程と、前記トランジスタの形成領域の前記第1の拡散層上に、前記第2拡散層と連続するように一導電型の第3拡散層を形成する工程と、前記第3拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、前記ゲート電極を形成する工程と、前記ゲート電極及び突部上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、黒スミアの発生を防止するようにした固体撮像装置及びその製造方法に関する。
【背景技術】
【0002】
携帯電話などに搭載される固体撮像装置として、CCD(電荷結合素子)型のイメージセンサと、CMOS型のイメージセンサと、がある。CCD型のイメージセンサは画質に優れ、CMOS型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のMOS型固体撮像装置が提案されている。閾値電圧変調方式のMOS型固体撮像装置については、例えば、特許文献1に開示されている。
【0003】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの3つの状態を繰り返すことで、画像出力を得ている。特許文献1によって開示されたイメージセンサは、各単位画素が、蓄積を行うための受光ダイオードと、読み出しを行うためのトランジスタとを有している。
【0004】
図12は特許文献1に開示されているイメージセンサを示す模式的断面図である。
【0005】
図12のイメージセンサは、基板119上において、各単位画素毎に、受光ダイオード111と絶縁ゲート型電界効果トランジスタ112とが隣接配置されている。トランジスタ112のゲート電極113はリング状に形成されており、ゲート電極113の中央の開口部分には、ソース領域114が形成されている。ゲート電極113の周辺にはドレイン領域115が形成されている。
【0006】
受光ダイオード111の開口領域から入射した光によって発生した電荷(光発生電荷)は、ゲート電極113下方のP型のウェル領域116に転送されて、この部分に形成されたキャリアポケット117に蓄積される。キャリアポケット117に蓄積された光発生電荷によってトランジスタ112の閾値電圧が変化する。これにより、入射光に対応した信号(画素信号)を、トランジスタ112のソース領域114から取り出すことができるようになっている。
【0007】
なお、特許文献1の装置では、同一列に配列された単位画素の出力は、共通のソース線を介して取り出されるようになっている。トランジスタ112のゲートに印加する電圧をライン毎に制御することで、共通のソース線に接続された各単位画素のうち所定のラインの単位画素からの選択的な読み出しを可能にしている。即ち、読み出しを行う単位画素(選択画素)のトランジスタ112には比較的高いゲート電圧を印加し、他の読み出しを行わない単位画素(非選択画素)のトランジスタ112には比較的低いゲート電圧を印加する。高いゲート電圧を印加したトランジスタの出力の方が低いゲート電圧を印加したトランジスタの出力よりも高く、ソース線から選択画素の出力を得ることができる。
【特許文献1】特開2001−177085号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
ところで、図12の単位画素のソース領域114形成工程においては、不純物として例えばリンを注入する。ところが、リンは拡散係数が高いことから、ソース領域形成に必要なドーズ量でのイオン注入によって、ソース領域114下方のウェル領域116の一部(斜線領域)までリンが拡散されてしまう。即ち、ソース領域114が比較的深い位置まで形成され、ソース領域114によってウェル領域116が侵食されてしまい、侵食された部分とその隣接部分とによる破線にて囲った領域132において、ジャンクション電界効果トランジスタ(以下、ジャンクションFETともいう)が形成されてしまう。
【0009】
図13は図12の単位画素の等価回路を示す説明図である。ゲート電極113周辺のドレイン領域115とN型の拡散層118とは電気的に接続されており、図13に示すように、ドレイン領域115からソース領域114にいたるリーク経路125が形成される。N型拡散層118とソース領域114との間には、領域132においてJFET(図13のジャンクショントランジスタTr1)が形成されている。
【0010】
図14は横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域114及びその下方のウェル領域116における濃度分布を示すグラフである。
【0011】
図14の曲線aはウェル領域116形成時の不純物注入による不純物濃度分布を示している。曲線aは、不純物を基板表面から若干離間したウェル領域116形成位置に対応した深さに注入したことを示している。これにより、ウェル領域116の拡散層118近傍における不純物濃度は比較的高い値となっている。
【0012】
曲線bはソース領域114形成時の不純物注入による不純物濃度分布を示している。基板表面近傍にソース領域114を形成するようにイオン注入が行われる。しかし、上述したように、ソース領域形成時のイオン注入によって不純物は比較的深い領域まで拡散する。これにより、ソース領域114の不純物濃度分布は、図14の曲線cに示すものとなる。曲線a,cの比較から明らかなように、ウェル領域116はソース領域114の下方領域において、ソース領域形成のための不純物の影響によって濃度が低下する。
【0013】
なお、ソース領域114下方以外の領域のウェル領域116では、ソース領域114によるこのような侵食は生じない。つまり、ゲート電極113直下に形成したキャリアポケット117及びその下方のウェル領域116は高い濃度のP型で形成されるのに対し、ソース領域114の下方のウェル領域116は侵食されてしまい、侵食された部分とそれに隣接する濃いP型のウェル領域116とによってジャンクションFETが形成される。
【0014】
曲線cに示すように、ソース領域114の下方のウェル領域116は電位障壁が著しく低下し、トランジスタ112が導通していない場合でも、ジャンクションFET(Tr1)は導通して、リーク経路125はドレイン領域115からソース領域114まで導通状態となる。このように、特許文献1の装置では、トランジスタ112が導通していない場合でも、ドレイン領域115とソース領域114との間にJFETによるリーク経路125が形成される。
【0015】
このため、トランジスタ112の特性は、特にゲート電圧Vgが比較的低いレベルの領域において、リーク電流の影響を受けてしまう。このリーク電流の影響によって、非選択画素の出力が大きくなり、正確な受光量を検出することができなくなってしまうことがある。例えば、一部に強い光が入射した場合には、この強い光の入射光の影響によって黒く表示される縦筋ノイズ(以下黒スミア)が発生してしまうことがあるという問題点があった。
【0016】
本発明はかかる問題点に鑑みてなされたものであって、ジャンクショントランジスタによるリーク電流を抑制し、変調トランジスタの特性を改善して、高画質化を図ることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0017】
本発明に係る固体撮像装置の製造方法は、光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第1拡散層を形成する工程と、前記光電変換素子の形成領域の前記第1拡散層上に一導電型の第2拡散層を形成する工程と、前記トランジスタの形成領域の前記第1の拡散層上に、前記第2拡散層と連続するように一導電型の第3拡散層を形成する工程と、前記第3拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、前記ゲート電極を形成する工程と、前記ゲート電極及び突部上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする。
【0018】
このような構成によれば、基板上に第1拡散層が形成され、この第1拡散層上に、第2及び第3拡散層が形成される。第2拡散層は、光電変換素子形成領域に形成されて、光発生電荷を発生させる。第3拡散層はトランジスタの形成領域に形成されて、第2拡散層からの光発生電荷が転送されて、トランジスタのチャネルの閾値電圧を制御する。ゲート電極の開口部の基板表面は突出した形状の突部が設けられる。ソース領域は、この突部の基板表面近傍に設けられる。突部が基板の他の部分から突出して形成されているので、ソース領域は基板の浅い範囲にのみ形成される。これにより、第1拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【0019】
また、前記ソース領域は、前記コンタクトホールを介して不純物を導入することによって形成することを特徴とする。
【0020】
このような構成によれば、基板上方に形成された絶縁膜には、突部上方においてコンタクトホールが形成される。このコンタクトホールを介して、ゲート電極の開口部の突部から不純物を導入して、ソース領域を形成する。これにより、ソース領域は基板の浅い範囲にのみ形成され、第1拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【0021】
また、前記突部は、前記基板のエッチングによって形成されることを特徴とする。
【0022】
また、前記突部は、前記基板表面に酸化膜を形成し、前記酸化膜をエッチングすることで形成されることを特徴とする。
【0023】
このような構成によれば、基板表面から突出した突部を形成することができる。
【0024】
また、本発明に係る固体撮像装置は、光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置において、基板と、前記光電変換素子及び前記トランジスタの形成領域の前記基板に形成された第1拡散層と、前記光電変換素子の形成領域の前記第1の拡散層上に形成された第2拡散層と、前記トランジスタの形成領域の前記第1の拡散層上に形成され、前記第2拡散層と連続して形成された第3拡散層と、前記第3拡散層上方の前記基板上に形成された、開口部を有するゲート電極と、前記ゲート電極の前記開口部の前記基板表面において突出した形状を有する突部と、前記ゲート電極及び突部を含む基板上方に形成された絶縁膜と、前記突部の基板表面近傍に形成されるソース領域と、前記突部上の前記絶縁膜に形成されたコンタクトホールとを具備したことを特徴とする。
【0025】
このような構成によれば、光電変換素子形成領域に発生した光発生電荷は、第2拡散層から第3拡散層に転送される。第3拡散層内に保持された光発生電荷によってトランジスタのチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号がトランジスタから出力される。ゲート電極の開口部には、突部が設けられる。基板上方に形成された絶縁膜には、突部上方においてコンタクトホールが形成される。ソース領域は、突部の基板表面近傍に形成される。従って、ソース領域は突部以外の基板表面の比較的浅い範囲に形成されることになる。即ち、第1拡散層とソース領域との間の距離が大きくなり、ジャンクショントランジスタは形成されにくくなって、黒スミアの発生を抑制することができる。
【0026】
また、前記ソース領域は、前記突部上から不純物の拡散によって形成されたことを特徴とする。
【0027】
このような構成によれば、コンタクトホールを介して、突部上から不純物を導入して、ソース領域を形成する。従って、ソース領域は基板の浅い範囲にのみ形成される。これにより、第1拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【発明を実施するための最良の形態】
【0028】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0029】
図1は本発明の一実施の形態に係る固体撮像装置の1センサセルの断面形状を示す模式的な断面図、図2は本実施の形態に係る固体撮像装置の1センサセルの平面形状を示す説明図である。なお、図1は図2のA−A’線断面図である。図3は素子の全体構造を等価回路によって示す回路ブロック図である。図4は本実施の形態におけるトランジスタ特性を示すグラフである。図5乃至図11は製造方法を素子の断面形状及びマスクの平面形状によって説明するための工程図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0030】
<センサセルの構造>
本実施の形態における固体撮像装置は、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を収集・蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで1画面の画像信号が得られる。
【0031】
先ず、図1及び図2を参照して各センサセルの構造について説明する。図2は1つのセンサセルを示している。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。なお、図1は図2のA−A’線で切断したセルの断面構造を示している。
【0032】
図2の平面図に示すように、単位画素であるセンサセル3内に、フォトダイオードPDと変調トランジスタTMとが隣接して設けられている。変調トランジスタTMとしては、例えば、NチャネルディプレッションMOSトランジスタが用いられる。
【0033】
光電変換素子形成領域であるフォトダイオードPD形成領域においては、基板1の表面に配線層を形成する段階において、光を透過する開口領域が形成される。基板1表面の比較的浅い位置には前記開口領域よりも広い領域のP型のウェルであり、光電変換素子によって発生した光発生電荷を収集する第2拡散層としての収集ウェル4が形成されている。収集ウェル4上には基板1の表面に、ピニング層としてのN型の拡散層32が形成されている。
【0034】
収集ウェル4と略同じ基板深さの位置には、変調トランジスタTM形成領域にP型のウェルであり、収集ウェル4に収集された光発生電荷が転送されて変調トランジスタTMを制御するための第3拡散層としての変調用ウェル5が形成されている。なお、図1の例では、収集ウェル4と変調用ウェル5とは、一体的に形成されたPウェル24の各部分によって構成されるが、別々に形成してもよい。
【0035】
変調用ウェル5上には、基板1表面に環状のゲート(リングゲート)6が形成されており、リングゲート6の中央の開口6e部分の基板1表面近傍領域には、高濃度N型領域であるソース領域7(図2の網線部)が形成されている。なお、図2ではリングゲート6及び後述するキャリアポケット等は円形状で示してあるが、楕円形状或いは任意の多角形状(例えば8角形状)であってもよい。
【0036】
リングゲート6は、図1に示すように、下層からポリシリコン層6a、タングステンシリサイド層6b及び酸化膜層6cによって構成されているが、例えばポリシリコン層からなる単層構造であってもよい。
【0037】
本実施の形態においては、開口6e部分には、基板1が突形状に形成されて、表面が他の部分よりも高い位置に形成された突部35が設けられる。ソース領域7は、図1に示すように、突部35の基板表面の近傍に形成される。
【0038】
リングゲート6の周囲にはN型のドレイン領域8が形成されている。ドレイン領域8の所定位置には、基板1表面近傍にN+層のドレインコンタクト領域(図示せず)が形成される。
【0039】
変調用ウェル5は変調トランジスタTMのチャネルの閾値電圧を制御するものである。変調用ウェル5内には、リングゲート6の下方にP型の高濃度領域であるキャリアポケット10(図2の斜線部)が形成されている。変調トランジスタTMは、変調用ウェル5、リングゲート6、ソース領域7及びドレイン領域8によって構成されて、変調用ウェル5(キャリアポケット10)に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【0040】
<センサセルの断面>
更に、図1を参照して、センサセル3の断面構造を詳細に説明する。
【0041】
隣接するセル同士のフォトダイオードPD形成領域(PD)と変調トランジスタTM形成領域(TM)との間にアイソレーション領域22が設けられている。基板1の比較的深い位置には、P型基板1の全域に第1拡散層としてのN型ウェル21,21’が形成されている。フォトダイオード形成領域のN型ウェル21上には、P型の収集ウェル4が形成されている。収集ウェル4上の基板表面側には、ピニング層であるN型の拡散層32が形成されている。N型ウェル21は基板の比較的深い位置まで形成されている。
【0042】
一方、変調トランジスタTM形成領域においては、基板1上にP型埋込層23が形成されている。P型埋込層23によってN型ウェル21’は基板の比較的浅い位置までに制限される。P型埋込層23上のN型ウェル21’上には、P型の変調用ウェル5が形成されている。変調用ウェル5内には、キャリアポケット10が形成されている。
【0043】
キャリアポケット10は、リングゲート6の下方に、平面的には環状に形成されている。キャリアポケット10は、P+拡散による十分に濃い濃度の拡散層である。
【0044】
変調トランジスタTM形成領域においては、基板表面にゲート酸化膜31を介してリングゲート6が形成され、リングゲート6下の基板表面にはチャネルを構成するN型の拡散層27が形成される。上述したように、リングゲート6は、導電材料によるポリシリコン層6a、タングステンシリサイド層6b及び絶縁層6cによる3層構造を有する。また、リングゲート6の側面にはサイドウォール6dが形成されている。
【0045】
リングゲート6の中央開口6e部分には、基板が突形状に形成されて表面が他の部分よりも高い位置に位置する突部35が形成される。突部35の表面近傍領域には、N+拡散層によるソース領域7が形成されている。ソース領域7とチャネル27とは近接している。なお、図1の例では、突部35の全体にチャネルドープされた例を示しているが、ソース領域7とチャネル27とが電気的に接続されていれば、突部35の全体にチャネルドープを施さなくてもよい。
【0046】
また、リングゲート6の周囲の基板表面にはN型拡散層が形成されてドレイン領域8を構成する。チャネルを構成するN型拡散層27はソース領域7とドレイン領域8とに電気的に接続される。また前記アイソレーション領域22はN型ウェル21、21’及びドレイン領域8とに電気的に接続される。
【0047】
ドレイン領域8、拡散層22、拡散層21、拡散層21’及び拡散層32がドレイン電圧の印加によって正の電位にバイアスされることによって、フォトダイオードPDの開口領域下方においては、拡散層32と収集ウェル4との境界面、拡散層21と収集ウェル4の境界面から空乏層が収集ウェル4の全体及びその周囲に広がる。空乏領域において、前記開口領域を介して入射した光による光発生電荷が生じる。そして、上述したように、発生した光発生電荷は収集ウェル4に収集されるようになっている。
【0048】
収集ウェル4に収集された電荷は、変調用ウェル5に転送されてキャリアポケット10に保持される。これにより、変調トランジスタTMのソース電位は、変調用ウェル5に転送された電荷の量、即ち、フォトダイオードPDへの入射光に応じたものとなる。
【0049】
リングゲート6及び突部35を含み、基板表面の全域に、層間絶縁膜41が形成されている。ソース領域7上、即ち、突部35上の層間絶縁膜41には、コンタクトホール42が形成されており、コンタクトホール42には導電材料(図示せず)が埋め込まれるようになってている。そして、この導電材料が層間絶縁膜41上に形成される図示しない配線層に接続されるようになっている。
【0050】
本実施の形態においては、後述するように、ソース領域7はコンタクトホール42を介したイオン注入によって形成される。この場合において、突部35の表面は、基板1の他の部分よりも高い位置に形成される。従って、ソース領域7形成のための不純物を突部35の表面から注入すると、形成されるソース領域7は、突部35以外の基板の表面近傍の比較的浅い位置までに拡散する。
【0051】
なお、図1では、ソース領域7は、突部35の表面から突部35以外の基板1の表面と略等しい位置まで形成されているが、ソース領域7は、突部35以外の基板1の表面から比較的浅い範囲に形成されていればよい。この構成によって、N型ウェル21’からソース領域7へのリーク電流の経路長が長くなり、リーク電流を流れにくくすることができる。
【0052】
<装置全体の回路構成>
次に、図3を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【0053】
固体撮像装置61は図2のセンサセル3を含むセンサセルアレイ62とセンサセルアレイ62中の各センサセル3を駆動する回路63〜65とを有している。センサセルアレイ62は、セル3をマトリクス状に配置して構成されている。センサセルアレイ62は、例えば、640×480のセル3と、オプティカルブラック(OB)のための領域(OB領域)を含む。OB領域を含めると、センサセルアレイ62は例えば712×500のセル3で構成される。
【0054】
各センサセル3は、光電変換を行うフォトダイオードPDと、光信号を検出して読み出すための変調トランジスタTMとを含む。フォトダイオードPDは入射光に応じた電荷(光発生電荷)を生じさせ、生じた電荷は収集ウェル4(図3では接続点PDWに相当)内に収集される。収集ウェル4に収集された光発生電荷は、変調トランジスタTMの閾値変調用の変調用ウェル5(図3では接続点TMWに相当)内のキャリアポケット10に転送されて保持される。
【0055】
変調トランジスタTMは、キャリアポケット10に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット10内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタTMのソース電圧は、キャリアポケット10内の電荷に応じたもの、即ち、フォトダイオードPDの入射光の明るさに対応したものとなる。
【0056】
このように各セル3は、変調トランジスタTMのリングゲート6、ソース領域7及びドレイン領域8に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。なお、ソース領域7からは、突部35及びコンタクトホール42内の導電材料43等を介して層間絶縁膜41上の図示しない配線に信号が出力される。
【0057】
図示しないセル3の各部には図3に示すように、垂直駆動走査回路63、ドレイン駆動回路64及び水平駆動走査回路65から信号が供給されるようになっている。垂直駆動走査回路63は、各行のゲート線67に走査信号を供給し、ドレイン駆動回路64は各列のドレイン領域8にドレイン電圧を印加する。また、水平駆動走査回路65は、各ソース線66に接続されたスイッチ68に駆動信号を供給する。
【0058】
各セル3は、センサセルアレイ62に水平方向に配列された複数のソース線66と垂直方向に配列された複数のゲート線67との交点に対応して設けられている。水平方向に配列された各ラインの各セル3は、変調トランジスタTMのリングゲート6が共通のゲート線67に接続され、垂直方向に配列された各列の各セル3は、変調トランジスタTMのソースが共通のソース線66に接続される。
【0059】
複数のゲート線67の1つにオン信号(選択ゲート電圧)を供給することで、オン信号が供給されたゲート線67に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線66を介して画素信号が出力される。垂直駆動走査回路63は1フレーム期間においてゲート線67にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が1ライン分同時に各ソース線66から読み出されて各スイッチ68に供給される。1ライン分の画素信号は水平駆動走査回路65によって、スイッチ68から画素毎に順次出力(ライン出力)される。
【0060】
各ソース線66に接続されたスイッチ68は、共通の定電流源(負荷回路)69を介して映像信号出力端子70に接続されている。各センサセル3の変調トランジスタTMのソースは定電流源69に接続されることになり、センサセル3のソースフォロワ回路が構成される。
【0061】
<作用>
上述した特許文献1の装置においても、同一列の全ての変調トランジスタのソース領域を共通接続して、選択行と非選択行とで変調トランジスタのゲートに印加する電圧を制御することで、所望の行の変調トランジスタのソース電圧を検出するようになっている。即ち、選択行の全画素について、ゲート電極の電位(Vg)を高く設定し、非選択行のゲート電極の電位(Vg)を接地電位とする。
【0062】
また、各単位画素同士のばらつきや、各種ノイズの除去のために、読出し動作において、選択行の光信号の読出し動作に続いて、非選択行の画素への電位付与状態はそのままにして、その選択行の画素を初期化し、引き続き、初期化した状態での閾値電圧を読み出す。そして、光発生電荷量に対応する閾値電圧と初期化した状態での閾値電圧の差の信号を算出し、正味の光信号成分を映像信号として出力する。
【0063】
特許文献1の装置における読み出し処理を変調トランジスタTMの特性を示す図4を用いて説明する。図4の特性Aは暗時におけるVg(ゲート電圧)−Vs(ソース電圧)特性を示し、特性Bは通常の光の入射時におけるVg−Vs特性を示し、特性Cは極めて強い光の入射時におけるVg−Vs特性を示し、特性Dはクリア時におけるVg−Vs特性を示している。
【0064】
図4において、矢印の範囲は、通常レベルの入射光が入射した選択行の画素に基づく画素信号のレベルVsaとその初期化後のノイズ成分による画素信号のレベルVnbとの差分を示している。また、レベルVcは極めて明るい入射光が入射した非選択行の画素に基づく画素信号のレベルを示している。通常の強さの光が入射した場合には、選択行の画素の画素信号として、レベルが(Vsa−Vnb)(矢印の範囲)の信号が得られる。
【0065】
いま、所定の列において、選択行の画素には通常レベルの入射光が入射し、非選択行の画素の1つに極めて明るい入射光が入射するものとする。選択行の画素に基づく初期化前の画素信号のレベルはVsaとなる。しかし、選択行の初期化後の画素信号のレベルVnbは、極めて強い光が入射した場合の非選択行の画素に基づく画素信号のレベルVcよりも低い。同一列ではソース領域は共通接続されていることから、初期化後の読み出し時には、より高いレベルVcが初期化後の画素信号のレベルとして得られる。即ち、選択行の画素の画素信号として、レベルが(Vsa−Vc)の信号が出力されることになる。(Vsa−Vc)は比較的小さい値であり、この画素信号出力に基づく表示は黒くなる。極めて強い光が入射した画素の初期化が行われるまでは、当該ソース線66に接続された各画素の出力は、全て比較的小さい値となって、画面表示は垂直方向の黒スミアとなる。
【0066】
これに対し、本実施の形態においては、ソース領域7の形成位置において基板表面を突形状に形成して突部35を設けることによって、強い光が入射した場合の黒スミアの発生を防止するようになっている。
【0067】
先ず、センサセル3のフォトダイオードPDの光検出及び光発生電荷の収集動作並びに変調トランジスタTMの読み出し動作について説明する。
【0068】
変調トランジスタTMのリングゲート6に低いゲート電圧を印加し、ドレイン領域8にトランジスタの動作に必要な例えば約2〜4Vの電圧(VDD)を印加する。これにより、N型ウェル21が空乏化する。また、ドレイン領域8とソース領域7との間に電界が生じる。
【0069】
フォトダイオードPDの開口領域2を介して入射した光が、空乏化したN型ウェル21に入射することで、電子−正孔対(光発生電荷)が生じる。P型の収集ウェル4は高濃度のP型不純物が導入されてポテンシャルが低くなっており、N型ウェル21に発生した光発生電荷は収集ウェル4に収集される。更に、光発生電荷は収集ウェル4から変調トランジスタ形成領域内の変調用ウェル5に転送されて、キャリアポケット10に蓄積される。
【0070】
この場合には、キャリアポケット10の下方における変調用ウェル5の膜厚が比較的薄く形成されており、光発生電荷は大部分が基板表面近傍のキャリアポケット10に蓄積される。これにより、高い変調効率を得ることができる。
【0071】
キャリアポケット10に蓄積された光発生電荷によって、変調トランジスタTMの閾値電圧が変化する。この状態で、選択画素のリングゲート6に例えば約2〜4Vのゲート電圧(選択ゲート電圧)を印加し、ドレイン領域8に例えば約2〜4Vの電圧VDDを印加する。更に、変調トランジスタTMのソース領域7に定電流源69によって一定の電流を流す。これにより、変調トランジスタTMはソースフォロワ回路を形成し、光発生電荷による変調トランジスタTMの閾値電圧の変動に追随してソース電位が変化して、出力電圧が変化する。即ち、入射光に応じた出力が得られる。
【0072】
初期化時には、キャリアポケット10、収集ウェル4及び変調用ウェル5内に残留する電荷を排出する。例えば、変調トランジスタTMのドレイン領域8及びリングゲート6に5V以上の高い正電圧を印加する。ソース領域7の下方においては、変調用ウェル5下方のN型ウェル21’の厚さは薄く、また、N型ウェル21’に面する基板1には高濃度のP型埋込層23が形成されているので、リングゲート6に印加した電圧による影響は変調用ウェル5(特にソース領域7下方)及びその隣接領域にのみ作用する。即ち、変調用ウェル5に急激なポテンシャル変化が生じ、光発生電荷を基板1側に掃き出すような強い電界が主として変調用ウェル5に印加されて、残留した光発生電荷は、低いリセット電圧でより確実に基板1に排出される。
【0073】
初期化後において、非選択画素のリングゲート6には、比較的低い電圧値の非選択ゲート電圧を印加すると共に、選択画素のリングゲート6には比較的高い電圧値の選択ゲート電圧を印加する。そして、共通接続されたソース線66から、選択画素の初期化後の信号出力を得る。
【0074】
本実施の形態においては、ソース領域7の形成位置においては、基板表面を突形状に形成して突部35を構成する。従って、コンタクトホール42を介したイオン注入時には、不純物は、突部35にインプラントされることになり、突部35以外の基板表面からの深さが比較的浅いソース領域7が形成される。これにより、リーク経路となるジャンクションFETが形成されにくくなって、黒スミアの発生を防止することができる。
【0075】
図4は破線太線によって本実施の形態におけるトランジスタ特性の変化を示している。本実施の形態におけるトランジスタ特性は、ソース領域7が突部35以外の基板表面からの深さが浅く形成されて、N型ウェル21’からソース領域7へのリーク電流経路が遮断されることから、変調トランジスタTMは低いゲート電圧の範囲においても、直線性が良好となる。図4は実線及び破線太線によって変調トランジスタTMの特性を示しており、各特性A〜Dは、破線太線にて変化を示すように、比較的低いゲート電圧の範囲においても、直線性に優れたVg−Vs特性となる。
【0076】
図4に示すように、強い光が入射した非選択画素においても、十分に低い非選択ゲート電圧を印加した場合には、画素信号の出力レベルVc’は初期化後の選択画素の画素信号レベルVnbよりも低くなる。これにより、同一列の各画素が共通のソース線66に接続されている場合でも、十分に高い選択ゲート電圧を変調トランジスタTMのリングゲート6に印加することによって、初期化前後の画素信号として選択画素から得た画素信号を得ることができる。即ち、極めて強い光が入射した場合でも、通常の明るさの光が入射した場合と同様に、選択画素に基づく初期化前後の信号が得られることになり、入射光量に応じた正常な画素信号を出力することができ、黒スミアの発生を防止することができる。
【0077】
<プロセス>
次に、素子の製造方法について図5乃至図11の工程図を参照して説明する。なお、図5乃至図11においては、左側に素子の断面形状を示し、右側に左側の素子の製造工程に用いるマスクの平面形状を示している。図5乃至図11においては、右側のA−A’切断線の位置における断面を左側の断面形状で示している。また、図5乃至図11において、基板上の矢印はイオン打ち込みを行うことを示している。
【0078】
図5(a)に示すように、用意したP基板1の全面に、例えばボロン(B)イオンをイオン打ち込みして、基板1表面側において、P型ウェル24を形成する。このP型ウェル24は、フォトダイオード形成領域において収集ウェル4を構成し、変調トランジスタ形成領域において、変調用ウェル5を構成する。
【0079】
次に、フォトダイオード形成領域以外の部分にレジストマスク91を形成して、例えば燐(リン(P))イオンの打ち込みを行ってN型ウェル21を形成する(図5(e))。このイオン注入はフォトダイオード形成領域について比較的深い位置まで行う(図5(b))。
【0080】
次に、基板1にリンのイオン打ち込みを行うことによって、P型ウェル24の下方にN型ウェルを形成する。こうして、フォトダイオード形成領域についてはN型ウェル21、変調トランジスタ形成領域についてはN型ウェル21’が形成される(図5(c))。
【0081】
次に、図5(f)に示すレジストマスク92を用いて、変調トランジスタ形成領域において、P型不純物を深くイオン注入して、P型埋込層23を形成する(図5(d))。更に、同一のレジストマスク92を用いて、基板1表面近傍に、変調トランジスタTMのチャネルを得るためのN型拡散層27を形成する。なお、N型拡散層27は、後述する突部35を形成するために、チャネルに必要な厚さよりも深い位置まで形成する。
【0082】
次に、図6(a),(e)に示すように、突部35の形成位置にレジストマスク93を形成し、突部35の領域以外についてエッチングを施して、基板1の表面に突形状の突部35を形成する(図6(b))。
【0083】
次に、図6(c),(f)に示すように、レジストマスク94を形成して、素子分離用のアイソレーション領域22を形成する。次いで、図6(d)に示すように、基板1表面にゲート酸化膜31を熱酸化によって形成する。
【0084】
次に、図7(a),(e)に示すように、レジストマスク95,96を用いて、リングゲート6下方の変調用ウェル5内に、濃いP+拡散層によるキャリアポケット10を形成する(図7(b))。リングゲート6の平面形状は環状である。
【0085】
次に、図7(c)に示すように、変調トランジスタTMのリングゲート6を形成するために、ゲート酸化膜31上に、ポリシリコン層97、タングステンシリサイド層98及び絶縁層99を形成する。次に、図7(d),(f)に示すように、レジストマスク100を用いたエッチングにより、3層構造のリングゲート6を形成する(図8(a))。
【0086】
次に、図8(b),(c)に示すように、リングゲート6の中央開口6eを塞ぐように形成されたレジストマスク101及びリングゲート6をマスクとして、N型不純物をイオン注入して、基板1表面にピニング層としてのN型拡散層32を形成する。
【0087】
次に、図8(c)に示すように、リングゲート6にサイドウォール6dを形成するために、酸化膜51を堆積させる。次いで、図8(d)に示すように、異方性エッチングによって、サイドウォール6dを形成する。
【0088】
次に、図9(a),(e)に示すように、リングゲート開口及びフォトダイオード形成領域を覆うレジストマスク102及びリングゲート6をマスクとして、N型不純物をイオン注入してドレイン領域8を形成する。
【0089】
次に、基板1表面上に層間絶縁膜41を形成した後、リングゲート6の開口中央の突部35表面に達するコンタクトホール42を形成する(図9(b),(f))。
【0090】
次に、図9(c)に示すように、コンタクトホール42を介した基板表面へのイオン注入によって、ソース領域7を形成する。ソース領域7は基板1の表面から突出した突部35の表面への不純物の注入により形成されていることから、不純物は突部35に拡散し、基板表面の比較的浅い部分のみにソース領域7が形成される。これにより、N型ウェル21’及びソース領域7によるジャンクションFETが形成されることを防止することができ、黒スミアの発生を抑制することができる。
【0091】
以後、コンタクトホール42に、導電材料を形成する。この導電材料は突部35の表面のソース領域7に接続されることになる。
【0092】
ところで、図6(a),(b)では、レジストマスク93を用いて、エッチングにより基板1の表面に突部35を形成するものと説明した。具体的には、図10又は図11に示す手法が考えられる。
【0093】
図10は基板1をエッチングする手法を示している。即ち、先ず、図10(a),(e)に示すように、基板1表面の全域に窒化膜120を堆積させ、次いで、突部35の形成位置にレジストマスク121を形成する。レジストマスク121を用いて窒化膜120をエッチングすることにより、窒化膜によるマスク120’を得る(図10(b),(f)))。
【0094】
次に、窒化膜120’をマスクとして、シリコン基板をエッチングする(図10(c))。最後に窒化膜120’を除去して、基板1の表面に突形状の突部35を形成する(図10(d))。
【0095】
また、図11は基板1上の酸化膜をエッチングする手法を示している。図11(a),(b),(e),(f)に示すように、突部35の形成位置に窒化膜120’を形成する点は図10と同様である。
【0096】
図11の例では、次に、窒化膜120’をマスクとして、シリコン基板を熱酸化させて酸化膜122を形成する。(図11(c))。最後に酸化膜122及び窒化膜120’をエッチング除去して、基板1の表面に突形状の突部35を形成する(図11(d))。
【0097】
なお、突部35を形成する工程は、ゲート電極6を形成する工程の前であれば、いずれのタイミングに実施してもよい。
【0098】
また、上記実施の形態では、ソース領域7をコンタクトホール42を介したイオン注入によって形成したが、層間絶縁膜41の形成前にソース領域7を形成してもよい。
【図面の簡単な説明】
【0099】
【図1】本実施の形態に係る固体撮像装置の1センサセルの断面形状を示す模式的な断面図。
【図2】本実施の形態に係る固体撮像装置の1センサセルの平面形状を示す説明図。
【図3】素子の全体構造を等価回路によって示す回路ブロック図。
【図4】本実施の形態におけるトランジスタ特性を示すグラフ。
【図5】素子の製造方法を説明するための工程図。
【図6】素子の製造方法を説明するための工程図。
【図7】素子の製造方法を説明するための工程図。
【図8】素子の製造方法を説明するための工程図。
【図9】素子の製造方法を説明するための平面図。
【図10】素子の製造方法を説明するための平面図。
【図11】素子の製造方法を説明するための平面図。
【図12】特許文献1に開示されているイメージセンサを示す模式的断面図。
【図13】図12の単位画素の等価回路を示す説明図。
【図14】横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域114及びその下方のウェル領域116における濃度分布を示すグラフ。
【符号の説明】
【0100】
1…基板、4…収集ウェル、5…変調用ウェル、6…リングゲート、7…ソース領域、8…ドレイン領域、10…キャリアポケット、35…突部、PD…フォトダイオード、TM…変調トランジスタ。
【技術分野】
【0001】
本発明は、黒スミアの発生を防止するようにした固体撮像装置及びその製造方法に関する。
【背景技術】
【0002】
携帯電話などに搭載される固体撮像装置として、CCD(電荷結合素子)型のイメージセンサと、CMOS型のイメージセンサと、がある。CCD型のイメージセンサは画質に優れ、CMOS型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のMOS型固体撮像装置が提案されている。閾値電圧変調方式のMOS型固体撮像装置については、例えば、特許文献1に開示されている。
【0003】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの3つの状態を繰り返すことで、画像出力を得ている。特許文献1によって開示されたイメージセンサは、各単位画素が、蓄積を行うための受光ダイオードと、読み出しを行うためのトランジスタとを有している。
【0004】
図12は特許文献1に開示されているイメージセンサを示す模式的断面図である。
【0005】
図12のイメージセンサは、基板119上において、各単位画素毎に、受光ダイオード111と絶縁ゲート型電界効果トランジスタ112とが隣接配置されている。トランジスタ112のゲート電極113はリング状に形成されており、ゲート電極113の中央の開口部分には、ソース領域114が形成されている。ゲート電極113の周辺にはドレイン領域115が形成されている。
【0006】
受光ダイオード111の開口領域から入射した光によって発生した電荷(光発生電荷)は、ゲート電極113下方のP型のウェル領域116に転送されて、この部分に形成されたキャリアポケット117に蓄積される。キャリアポケット117に蓄積された光発生電荷によってトランジスタ112の閾値電圧が変化する。これにより、入射光に対応した信号(画素信号)を、トランジスタ112のソース領域114から取り出すことができるようになっている。
【0007】
なお、特許文献1の装置では、同一列に配列された単位画素の出力は、共通のソース線を介して取り出されるようになっている。トランジスタ112のゲートに印加する電圧をライン毎に制御することで、共通のソース線に接続された各単位画素のうち所定のラインの単位画素からの選択的な読み出しを可能にしている。即ち、読み出しを行う単位画素(選択画素)のトランジスタ112には比較的高いゲート電圧を印加し、他の読み出しを行わない単位画素(非選択画素)のトランジスタ112には比較的低いゲート電圧を印加する。高いゲート電圧を印加したトランジスタの出力の方が低いゲート電圧を印加したトランジスタの出力よりも高く、ソース線から選択画素の出力を得ることができる。
【特許文献1】特開2001−177085号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
ところで、図12の単位画素のソース領域114形成工程においては、不純物として例えばリンを注入する。ところが、リンは拡散係数が高いことから、ソース領域形成に必要なドーズ量でのイオン注入によって、ソース領域114下方のウェル領域116の一部(斜線領域)までリンが拡散されてしまう。即ち、ソース領域114が比較的深い位置まで形成され、ソース領域114によってウェル領域116が侵食されてしまい、侵食された部分とその隣接部分とによる破線にて囲った領域132において、ジャンクション電界効果トランジスタ(以下、ジャンクションFETともいう)が形成されてしまう。
【0009】
図13は図12の単位画素の等価回路を示す説明図である。ゲート電極113周辺のドレイン領域115とN型の拡散層118とは電気的に接続されており、図13に示すように、ドレイン領域115からソース領域114にいたるリーク経路125が形成される。N型拡散層118とソース領域114との間には、領域132においてJFET(図13のジャンクショントランジスタTr1)が形成されている。
【0010】
図14は横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域114及びその下方のウェル領域116における濃度分布を示すグラフである。
【0011】
図14の曲線aはウェル領域116形成時の不純物注入による不純物濃度分布を示している。曲線aは、不純物を基板表面から若干離間したウェル領域116形成位置に対応した深さに注入したことを示している。これにより、ウェル領域116の拡散層118近傍における不純物濃度は比較的高い値となっている。
【0012】
曲線bはソース領域114形成時の不純物注入による不純物濃度分布を示している。基板表面近傍にソース領域114を形成するようにイオン注入が行われる。しかし、上述したように、ソース領域形成時のイオン注入によって不純物は比較的深い領域まで拡散する。これにより、ソース領域114の不純物濃度分布は、図14の曲線cに示すものとなる。曲線a,cの比較から明らかなように、ウェル領域116はソース領域114の下方領域において、ソース領域形成のための不純物の影響によって濃度が低下する。
【0013】
なお、ソース領域114下方以外の領域のウェル領域116では、ソース領域114によるこのような侵食は生じない。つまり、ゲート電極113直下に形成したキャリアポケット117及びその下方のウェル領域116は高い濃度のP型で形成されるのに対し、ソース領域114の下方のウェル領域116は侵食されてしまい、侵食された部分とそれに隣接する濃いP型のウェル領域116とによってジャンクションFETが形成される。
【0014】
曲線cに示すように、ソース領域114の下方のウェル領域116は電位障壁が著しく低下し、トランジスタ112が導通していない場合でも、ジャンクションFET(Tr1)は導通して、リーク経路125はドレイン領域115からソース領域114まで導通状態となる。このように、特許文献1の装置では、トランジスタ112が導通していない場合でも、ドレイン領域115とソース領域114との間にJFETによるリーク経路125が形成される。
【0015】
このため、トランジスタ112の特性は、特にゲート電圧Vgが比較的低いレベルの領域において、リーク電流の影響を受けてしまう。このリーク電流の影響によって、非選択画素の出力が大きくなり、正確な受光量を検出することができなくなってしまうことがある。例えば、一部に強い光が入射した場合には、この強い光の入射光の影響によって黒く表示される縦筋ノイズ(以下黒スミア)が発生してしまうことがあるという問題点があった。
【0016】
本発明はかかる問題点に鑑みてなされたものであって、ジャンクショントランジスタによるリーク電流を抑制し、変調トランジスタの特性を改善して、高画質化を図ることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0017】
本発明に係る固体撮像装置の製造方法は、光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第1拡散層を形成する工程と、前記光電変換素子の形成領域の前記第1拡散層上に一導電型の第2拡散層を形成する工程と、前記トランジスタの形成領域の前記第1の拡散層上に、前記第2拡散層と連続するように一導電型の第3拡散層を形成する工程と、前記第3拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、前記ゲート電極を形成する工程と、前記ゲート電極及び突部上に絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする。
【0018】
このような構成によれば、基板上に第1拡散層が形成され、この第1拡散層上に、第2及び第3拡散層が形成される。第2拡散層は、光電変換素子形成領域に形成されて、光発生電荷を発生させる。第3拡散層はトランジスタの形成領域に形成されて、第2拡散層からの光発生電荷が転送されて、トランジスタのチャネルの閾値電圧を制御する。ゲート電極の開口部の基板表面は突出した形状の突部が設けられる。ソース領域は、この突部の基板表面近傍に設けられる。突部が基板の他の部分から突出して形成されているので、ソース領域は基板の浅い範囲にのみ形成される。これにより、第1拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【0019】
また、前記ソース領域は、前記コンタクトホールを介して不純物を導入することによって形成することを特徴とする。
【0020】
このような構成によれば、基板上方に形成された絶縁膜には、突部上方においてコンタクトホールが形成される。このコンタクトホールを介して、ゲート電極の開口部の突部から不純物を導入して、ソース領域を形成する。これにより、ソース領域は基板の浅い範囲にのみ形成され、第1拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【0021】
また、前記突部は、前記基板のエッチングによって形成されることを特徴とする。
【0022】
また、前記突部は、前記基板表面に酸化膜を形成し、前記酸化膜をエッチングすることで形成されることを特徴とする。
【0023】
このような構成によれば、基板表面から突出した突部を形成することができる。
【0024】
また、本発明に係る固体撮像装置は、光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置において、基板と、前記光電変換素子及び前記トランジスタの形成領域の前記基板に形成された第1拡散層と、前記光電変換素子の形成領域の前記第1の拡散層上に形成された第2拡散層と、前記トランジスタの形成領域の前記第1の拡散層上に形成され、前記第2拡散層と連続して形成された第3拡散層と、前記第3拡散層上方の前記基板上に形成された、開口部を有するゲート電極と、前記ゲート電極の前記開口部の前記基板表面において突出した形状を有する突部と、前記ゲート電極及び突部を含む基板上方に形成された絶縁膜と、前記突部の基板表面近傍に形成されるソース領域と、前記突部上の前記絶縁膜に形成されたコンタクトホールとを具備したことを特徴とする。
【0025】
このような構成によれば、光電変換素子形成領域に発生した光発生電荷は、第2拡散層から第3拡散層に転送される。第3拡散層内に保持された光発生電荷によってトランジスタのチャネルの閾値電圧が制御されて、光発生電荷に応じた画素信号がトランジスタから出力される。ゲート電極の開口部には、突部が設けられる。基板上方に形成された絶縁膜には、突部上方においてコンタクトホールが形成される。ソース領域は、突部の基板表面近傍に形成される。従って、ソース領域は突部以外の基板表面の比較的浅い範囲に形成されることになる。即ち、第1拡散層とソース領域との間の距離が大きくなり、ジャンクショントランジスタは形成されにくくなって、黒スミアの発生を抑制することができる。
【0026】
また、前記ソース領域は、前記突部上から不純物の拡散によって形成されたことを特徴とする。
【0027】
このような構成によれば、コンタクトホールを介して、突部上から不純物を導入して、ソース領域を形成する。従って、ソース領域は基板の浅い範囲にのみ形成される。これにより、第1拡散層とソース領域によるジャンクショントランジスタは形成されにくくなり、黒スミアの発生を抑制することができる。
【発明を実施するための最良の形態】
【0028】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0029】
図1は本発明の一実施の形態に係る固体撮像装置の1センサセルの断面形状を示す模式的な断面図、図2は本実施の形態に係る固体撮像装置の1センサセルの平面形状を示す説明図である。なお、図1は図2のA−A’線断面図である。図3は素子の全体構造を等価回路によって示す回路ブロック図である。図4は本実施の形態におけるトランジスタ特性を示すグラフである。図5乃至図11は製造方法を素子の断面形状及びマスクの平面形状によって説明するための工程図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0030】
<センサセルの構造>
本実施の形態における固体撮像装置は、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を収集・蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで1画面の画像信号が得られる。
【0031】
先ず、図1及び図2を参照して各センサセルの構造について説明する。図2は1つのセンサセルを示している。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。なお、図1は図2のA−A’線で切断したセルの断面構造を示している。
【0032】
図2の平面図に示すように、単位画素であるセンサセル3内に、フォトダイオードPDと変調トランジスタTMとが隣接して設けられている。変調トランジスタTMとしては、例えば、NチャネルディプレッションMOSトランジスタが用いられる。
【0033】
光電変換素子形成領域であるフォトダイオードPD形成領域においては、基板1の表面に配線層を形成する段階において、光を透過する開口領域が形成される。基板1表面の比較的浅い位置には前記開口領域よりも広い領域のP型のウェルであり、光電変換素子によって発生した光発生電荷を収集する第2拡散層としての収集ウェル4が形成されている。収集ウェル4上には基板1の表面に、ピニング層としてのN型の拡散層32が形成されている。
【0034】
収集ウェル4と略同じ基板深さの位置には、変調トランジスタTM形成領域にP型のウェルであり、収集ウェル4に収集された光発生電荷が転送されて変調トランジスタTMを制御するための第3拡散層としての変調用ウェル5が形成されている。なお、図1の例では、収集ウェル4と変調用ウェル5とは、一体的に形成されたPウェル24の各部分によって構成されるが、別々に形成してもよい。
【0035】
変調用ウェル5上には、基板1表面に環状のゲート(リングゲート)6が形成されており、リングゲート6の中央の開口6e部分の基板1表面近傍領域には、高濃度N型領域であるソース領域7(図2の網線部)が形成されている。なお、図2ではリングゲート6及び後述するキャリアポケット等は円形状で示してあるが、楕円形状或いは任意の多角形状(例えば8角形状)であってもよい。
【0036】
リングゲート6は、図1に示すように、下層からポリシリコン層6a、タングステンシリサイド層6b及び酸化膜層6cによって構成されているが、例えばポリシリコン層からなる単層構造であってもよい。
【0037】
本実施の形態においては、開口6e部分には、基板1が突形状に形成されて、表面が他の部分よりも高い位置に形成された突部35が設けられる。ソース領域7は、図1に示すように、突部35の基板表面の近傍に形成される。
【0038】
リングゲート6の周囲にはN型のドレイン領域8が形成されている。ドレイン領域8の所定位置には、基板1表面近傍にN+層のドレインコンタクト領域(図示せず)が形成される。
【0039】
変調用ウェル5は変調トランジスタTMのチャネルの閾値電圧を制御するものである。変調用ウェル5内には、リングゲート6の下方にP型の高濃度領域であるキャリアポケット10(図2の斜線部)が形成されている。変調トランジスタTMは、変調用ウェル5、リングゲート6、ソース領域7及びドレイン領域8によって構成されて、変調用ウェル5(キャリアポケット10)に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【0040】
<センサセルの断面>
更に、図1を参照して、センサセル3の断面構造を詳細に説明する。
【0041】
隣接するセル同士のフォトダイオードPD形成領域(PD)と変調トランジスタTM形成領域(TM)との間にアイソレーション領域22が設けられている。基板1の比較的深い位置には、P型基板1の全域に第1拡散層としてのN型ウェル21,21’が形成されている。フォトダイオード形成領域のN型ウェル21上には、P型の収集ウェル4が形成されている。収集ウェル4上の基板表面側には、ピニング層であるN型の拡散層32が形成されている。N型ウェル21は基板の比較的深い位置まで形成されている。
【0042】
一方、変調トランジスタTM形成領域においては、基板1上にP型埋込層23が形成されている。P型埋込層23によってN型ウェル21’は基板の比較的浅い位置までに制限される。P型埋込層23上のN型ウェル21’上には、P型の変調用ウェル5が形成されている。変調用ウェル5内には、キャリアポケット10が形成されている。
【0043】
キャリアポケット10は、リングゲート6の下方に、平面的には環状に形成されている。キャリアポケット10は、P+拡散による十分に濃い濃度の拡散層である。
【0044】
変調トランジスタTM形成領域においては、基板表面にゲート酸化膜31を介してリングゲート6が形成され、リングゲート6下の基板表面にはチャネルを構成するN型の拡散層27が形成される。上述したように、リングゲート6は、導電材料によるポリシリコン層6a、タングステンシリサイド層6b及び絶縁層6cによる3層構造を有する。また、リングゲート6の側面にはサイドウォール6dが形成されている。
【0045】
リングゲート6の中央開口6e部分には、基板が突形状に形成されて表面が他の部分よりも高い位置に位置する突部35が形成される。突部35の表面近傍領域には、N+拡散層によるソース領域7が形成されている。ソース領域7とチャネル27とは近接している。なお、図1の例では、突部35の全体にチャネルドープされた例を示しているが、ソース領域7とチャネル27とが電気的に接続されていれば、突部35の全体にチャネルドープを施さなくてもよい。
【0046】
また、リングゲート6の周囲の基板表面にはN型拡散層が形成されてドレイン領域8を構成する。チャネルを構成するN型拡散層27はソース領域7とドレイン領域8とに電気的に接続される。また前記アイソレーション領域22はN型ウェル21、21’及びドレイン領域8とに電気的に接続される。
【0047】
ドレイン領域8、拡散層22、拡散層21、拡散層21’及び拡散層32がドレイン電圧の印加によって正の電位にバイアスされることによって、フォトダイオードPDの開口領域下方においては、拡散層32と収集ウェル4との境界面、拡散層21と収集ウェル4の境界面から空乏層が収集ウェル4の全体及びその周囲に広がる。空乏領域において、前記開口領域を介して入射した光による光発生電荷が生じる。そして、上述したように、発生した光発生電荷は収集ウェル4に収集されるようになっている。
【0048】
収集ウェル4に収集された電荷は、変調用ウェル5に転送されてキャリアポケット10に保持される。これにより、変調トランジスタTMのソース電位は、変調用ウェル5に転送された電荷の量、即ち、フォトダイオードPDへの入射光に応じたものとなる。
【0049】
リングゲート6及び突部35を含み、基板表面の全域に、層間絶縁膜41が形成されている。ソース領域7上、即ち、突部35上の層間絶縁膜41には、コンタクトホール42が形成されており、コンタクトホール42には導電材料(図示せず)が埋め込まれるようになってている。そして、この導電材料が層間絶縁膜41上に形成される図示しない配線層に接続されるようになっている。
【0050】
本実施の形態においては、後述するように、ソース領域7はコンタクトホール42を介したイオン注入によって形成される。この場合において、突部35の表面は、基板1の他の部分よりも高い位置に形成される。従って、ソース領域7形成のための不純物を突部35の表面から注入すると、形成されるソース領域7は、突部35以外の基板の表面近傍の比較的浅い位置までに拡散する。
【0051】
なお、図1では、ソース領域7は、突部35の表面から突部35以外の基板1の表面と略等しい位置まで形成されているが、ソース領域7は、突部35以外の基板1の表面から比較的浅い範囲に形成されていればよい。この構成によって、N型ウェル21’からソース領域7へのリーク電流の経路長が長くなり、リーク電流を流れにくくすることができる。
【0052】
<装置全体の回路構成>
次に、図3を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【0053】
固体撮像装置61は図2のセンサセル3を含むセンサセルアレイ62とセンサセルアレイ62中の各センサセル3を駆動する回路63〜65とを有している。センサセルアレイ62は、セル3をマトリクス状に配置して構成されている。センサセルアレイ62は、例えば、640×480のセル3と、オプティカルブラック(OB)のための領域(OB領域)を含む。OB領域を含めると、センサセルアレイ62は例えば712×500のセル3で構成される。
【0054】
各センサセル3は、光電変換を行うフォトダイオードPDと、光信号を検出して読み出すための変調トランジスタTMとを含む。フォトダイオードPDは入射光に応じた電荷(光発生電荷)を生じさせ、生じた電荷は収集ウェル4(図3では接続点PDWに相当)内に収集される。収集ウェル4に収集された光発生電荷は、変調トランジスタTMの閾値変調用の変調用ウェル5(図3では接続点TMWに相当)内のキャリアポケット10に転送されて保持される。
【0055】
変調トランジスタTMは、キャリアポケット10に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット10内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタTMのソース電圧は、キャリアポケット10内の電荷に応じたもの、即ち、フォトダイオードPDの入射光の明るさに対応したものとなる。
【0056】
このように各セル3は、変調トランジスタTMのリングゲート6、ソース領域7及びドレイン領域8に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。なお、ソース領域7からは、突部35及びコンタクトホール42内の導電材料43等を介して層間絶縁膜41上の図示しない配線に信号が出力される。
【0057】
図示しないセル3の各部には図3に示すように、垂直駆動走査回路63、ドレイン駆動回路64及び水平駆動走査回路65から信号が供給されるようになっている。垂直駆動走査回路63は、各行のゲート線67に走査信号を供給し、ドレイン駆動回路64は各列のドレイン領域8にドレイン電圧を印加する。また、水平駆動走査回路65は、各ソース線66に接続されたスイッチ68に駆動信号を供給する。
【0058】
各セル3は、センサセルアレイ62に水平方向に配列された複数のソース線66と垂直方向に配列された複数のゲート線67との交点に対応して設けられている。水平方向に配列された各ラインの各セル3は、変調トランジスタTMのリングゲート6が共通のゲート線67に接続され、垂直方向に配列された各列の各セル3は、変調トランジスタTMのソースが共通のソース線66に接続される。
【0059】
複数のゲート線67の1つにオン信号(選択ゲート電圧)を供給することで、オン信号が供給されたゲート線67に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線66を介して画素信号が出力される。垂直駆動走査回路63は1フレーム期間においてゲート線67にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が1ライン分同時に各ソース線66から読み出されて各スイッチ68に供給される。1ライン分の画素信号は水平駆動走査回路65によって、スイッチ68から画素毎に順次出力(ライン出力)される。
【0060】
各ソース線66に接続されたスイッチ68は、共通の定電流源(負荷回路)69を介して映像信号出力端子70に接続されている。各センサセル3の変調トランジスタTMのソースは定電流源69に接続されることになり、センサセル3のソースフォロワ回路が構成される。
【0061】
<作用>
上述した特許文献1の装置においても、同一列の全ての変調トランジスタのソース領域を共通接続して、選択行と非選択行とで変調トランジスタのゲートに印加する電圧を制御することで、所望の行の変調トランジスタのソース電圧を検出するようになっている。即ち、選択行の全画素について、ゲート電極の電位(Vg)を高く設定し、非選択行のゲート電極の電位(Vg)を接地電位とする。
【0062】
また、各単位画素同士のばらつきや、各種ノイズの除去のために、読出し動作において、選択行の光信号の読出し動作に続いて、非選択行の画素への電位付与状態はそのままにして、その選択行の画素を初期化し、引き続き、初期化した状態での閾値電圧を読み出す。そして、光発生電荷量に対応する閾値電圧と初期化した状態での閾値電圧の差の信号を算出し、正味の光信号成分を映像信号として出力する。
【0063】
特許文献1の装置における読み出し処理を変調トランジスタTMの特性を示す図4を用いて説明する。図4の特性Aは暗時におけるVg(ゲート電圧)−Vs(ソース電圧)特性を示し、特性Bは通常の光の入射時におけるVg−Vs特性を示し、特性Cは極めて強い光の入射時におけるVg−Vs特性を示し、特性Dはクリア時におけるVg−Vs特性を示している。
【0064】
図4において、矢印の範囲は、通常レベルの入射光が入射した選択行の画素に基づく画素信号のレベルVsaとその初期化後のノイズ成分による画素信号のレベルVnbとの差分を示している。また、レベルVcは極めて明るい入射光が入射した非選択行の画素に基づく画素信号のレベルを示している。通常の強さの光が入射した場合には、選択行の画素の画素信号として、レベルが(Vsa−Vnb)(矢印の範囲)の信号が得られる。
【0065】
いま、所定の列において、選択行の画素には通常レベルの入射光が入射し、非選択行の画素の1つに極めて明るい入射光が入射するものとする。選択行の画素に基づく初期化前の画素信号のレベルはVsaとなる。しかし、選択行の初期化後の画素信号のレベルVnbは、極めて強い光が入射した場合の非選択行の画素に基づく画素信号のレベルVcよりも低い。同一列ではソース領域は共通接続されていることから、初期化後の読み出し時には、より高いレベルVcが初期化後の画素信号のレベルとして得られる。即ち、選択行の画素の画素信号として、レベルが(Vsa−Vc)の信号が出力されることになる。(Vsa−Vc)は比較的小さい値であり、この画素信号出力に基づく表示は黒くなる。極めて強い光が入射した画素の初期化が行われるまでは、当該ソース線66に接続された各画素の出力は、全て比較的小さい値となって、画面表示は垂直方向の黒スミアとなる。
【0066】
これに対し、本実施の形態においては、ソース領域7の形成位置において基板表面を突形状に形成して突部35を設けることによって、強い光が入射した場合の黒スミアの発生を防止するようになっている。
【0067】
先ず、センサセル3のフォトダイオードPDの光検出及び光発生電荷の収集動作並びに変調トランジスタTMの読み出し動作について説明する。
【0068】
変調トランジスタTMのリングゲート6に低いゲート電圧を印加し、ドレイン領域8にトランジスタの動作に必要な例えば約2〜4Vの電圧(VDD)を印加する。これにより、N型ウェル21が空乏化する。また、ドレイン領域8とソース領域7との間に電界が生じる。
【0069】
フォトダイオードPDの開口領域2を介して入射した光が、空乏化したN型ウェル21に入射することで、電子−正孔対(光発生電荷)が生じる。P型の収集ウェル4は高濃度のP型不純物が導入されてポテンシャルが低くなっており、N型ウェル21に発生した光発生電荷は収集ウェル4に収集される。更に、光発生電荷は収集ウェル4から変調トランジスタ形成領域内の変調用ウェル5に転送されて、キャリアポケット10に蓄積される。
【0070】
この場合には、キャリアポケット10の下方における変調用ウェル5の膜厚が比較的薄く形成されており、光発生電荷は大部分が基板表面近傍のキャリアポケット10に蓄積される。これにより、高い変調効率を得ることができる。
【0071】
キャリアポケット10に蓄積された光発生電荷によって、変調トランジスタTMの閾値電圧が変化する。この状態で、選択画素のリングゲート6に例えば約2〜4Vのゲート電圧(選択ゲート電圧)を印加し、ドレイン領域8に例えば約2〜4Vの電圧VDDを印加する。更に、変調トランジスタTMのソース領域7に定電流源69によって一定の電流を流す。これにより、変調トランジスタTMはソースフォロワ回路を形成し、光発生電荷による変調トランジスタTMの閾値電圧の変動に追随してソース電位が変化して、出力電圧が変化する。即ち、入射光に応じた出力が得られる。
【0072】
初期化時には、キャリアポケット10、収集ウェル4及び変調用ウェル5内に残留する電荷を排出する。例えば、変調トランジスタTMのドレイン領域8及びリングゲート6に5V以上の高い正電圧を印加する。ソース領域7の下方においては、変調用ウェル5下方のN型ウェル21’の厚さは薄く、また、N型ウェル21’に面する基板1には高濃度のP型埋込層23が形成されているので、リングゲート6に印加した電圧による影響は変調用ウェル5(特にソース領域7下方)及びその隣接領域にのみ作用する。即ち、変調用ウェル5に急激なポテンシャル変化が生じ、光発生電荷を基板1側に掃き出すような強い電界が主として変調用ウェル5に印加されて、残留した光発生電荷は、低いリセット電圧でより確実に基板1に排出される。
【0073】
初期化後において、非選択画素のリングゲート6には、比較的低い電圧値の非選択ゲート電圧を印加すると共に、選択画素のリングゲート6には比較的高い電圧値の選択ゲート電圧を印加する。そして、共通接続されたソース線66から、選択画素の初期化後の信号出力を得る。
【0074】
本実施の形態においては、ソース領域7の形成位置においては、基板表面を突形状に形成して突部35を構成する。従って、コンタクトホール42を介したイオン注入時には、不純物は、突部35にインプラントされることになり、突部35以外の基板表面からの深さが比較的浅いソース領域7が形成される。これにより、リーク経路となるジャンクションFETが形成されにくくなって、黒スミアの発生を防止することができる。
【0075】
図4は破線太線によって本実施の形態におけるトランジスタ特性の変化を示している。本実施の形態におけるトランジスタ特性は、ソース領域7が突部35以外の基板表面からの深さが浅く形成されて、N型ウェル21’からソース領域7へのリーク電流経路が遮断されることから、変調トランジスタTMは低いゲート電圧の範囲においても、直線性が良好となる。図4は実線及び破線太線によって変調トランジスタTMの特性を示しており、各特性A〜Dは、破線太線にて変化を示すように、比較的低いゲート電圧の範囲においても、直線性に優れたVg−Vs特性となる。
【0076】
図4に示すように、強い光が入射した非選択画素においても、十分に低い非選択ゲート電圧を印加した場合には、画素信号の出力レベルVc’は初期化後の選択画素の画素信号レベルVnbよりも低くなる。これにより、同一列の各画素が共通のソース線66に接続されている場合でも、十分に高い選択ゲート電圧を変調トランジスタTMのリングゲート6に印加することによって、初期化前後の画素信号として選択画素から得た画素信号を得ることができる。即ち、極めて強い光が入射した場合でも、通常の明るさの光が入射した場合と同様に、選択画素に基づく初期化前後の信号が得られることになり、入射光量に応じた正常な画素信号を出力することができ、黒スミアの発生を防止することができる。
【0077】
<プロセス>
次に、素子の製造方法について図5乃至図11の工程図を参照して説明する。なお、図5乃至図11においては、左側に素子の断面形状を示し、右側に左側の素子の製造工程に用いるマスクの平面形状を示している。図5乃至図11においては、右側のA−A’切断線の位置における断面を左側の断面形状で示している。また、図5乃至図11において、基板上の矢印はイオン打ち込みを行うことを示している。
【0078】
図5(a)に示すように、用意したP基板1の全面に、例えばボロン(B)イオンをイオン打ち込みして、基板1表面側において、P型ウェル24を形成する。このP型ウェル24は、フォトダイオード形成領域において収集ウェル4を構成し、変調トランジスタ形成領域において、変調用ウェル5を構成する。
【0079】
次に、フォトダイオード形成領域以外の部分にレジストマスク91を形成して、例えば燐(リン(P))イオンの打ち込みを行ってN型ウェル21を形成する(図5(e))。このイオン注入はフォトダイオード形成領域について比較的深い位置まで行う(図5(b))。
【0080】
次に、基板1にリンのイオン打ち込みを行うことによって、P型ウェル24の下方にN型ウェルを形成する。こうして、フォトダイオード形成領域についてはN型ウェル21、変調トランジスタ形成領域についてはN型ウェル21’が形成される(図5(c))。
【0081】
次に、図5(f)に示すレジストマスク92を用いて、変調トランジスタ形成領域において、P型不純物を深くイオン注入して、P型埋込層23を形成する(図5(d))。更に、同一のレジストマスク92を用いて、基板1表面近傍に、変調トランジスタTMのチャネルを得るためのN型拡散層27を形成する。なお、N型拡散層27は、後述する突部35を形成するために、チャネルに必要な厚さよりも深い位置まで形成する。
【0082】
次に、図6(a),(e)に示すように、突部35の形成位置にレジストマスク93を形成し、突部35の領域以外についてエッチングを施して、基板1の表面に突形状の突部35を形成する(図6(b))。
【0083】
次に、図6(c),(f)に示すように、レジストマスク94を形成して、素子分離用のアイソレーション領域22を形成する。次いで、図6(d)に示すように、基板1表面にゲート酸化膜31を熱酸化によって形成する。
【0084】
次に、図7(a),(e)に示すように、レジストマスク95,96を用いて、リングゲート6下方の変調用ウェル5内に、濃いP+拡散層によるキャリアポケット10を形成する(図7(b))。リングゲート6の平面形状は環状である。
【0085】
次に、図7(c)に示すように、変調トランジスタTMのリングゲート6を形成するために、ゲート酸化膜31上に、ポリシリコン層97、タングステンシリサイド層98及び絶縁層99を形成する。次に、図7(d),(f)に示すように、レジストマスク100を用いたエッチングにより、3層構造のリングゲート6を形成する(図8(a))。
【0086】
次に、図8(b),(c)に示すように、リングゲート6の中央開口6eを塞ぐように形成されたレジストマスク101及びリングゲート6をマスクとして、N型不純物をイオン注入して、基板1表面にピニング層としてのN型拡散層32を形成する。
【0087】
次に、図8(c)に示すように、リングゲート6にサイドウォール6dを形成するために、酸化膜51を堆積させる。次いで、図8(d)に示すように、異方性エッチングによって、サイドウォール6dを形成する。
【0088】
次に、図9(a),(e)に示すように、リングゲート開口及びフォトダイオード形成領域を覆うレジストマスク102及びリングゲート6をマスクとして、N型不純物をイオン注入してドレイン領域8を形成する。
【0089】
次に、基板1表面上に層間絶縁膜41を形成した後、リングゲート6の開口中央の突部35表面に達するコンタクトホール42を形成する(図9(b),(f))。
【0090】
次に、図9(c)に示すように、コンタクトホール42を介した基板表面へのイオン注入によって、ソース領域7を形成する。ソース領域7は基板1の表面から突出した突部35の表面への不純物の注入により形成されていることから、不純物は突部35に拡散し、基板表面の比較的浅い部分のみにソース領域7が形成される。これにより、N型ウェル21’及びソース領域7によるジャンクションFETが形成されることを防止することができ、黒スミアの発生を抑制することができる。
【0091】
以後、コンタクトホール42に、導電材料を形成する。この導電材料は突部35の表面のソース領域7に接続されることになる。
【0092】
ところで、図6(a),(b)では、レジストマスク93を用いて、エッチングにより基板1の表面に突部35を形成するものと説明した。具体的には、図10又は図11に示す手法が考えられる。
【0093】
図10は基板1をエッチングする手法を示している。即ち、先ず、図10(a),(e)に示すように、基板1表面の全域に窒化膜120を堆積させ、次いで、突部35の形成位置にレジストマスク121を形成する。レジストマスク121を用いて窒化膜120をエッチングすることにより、窒化膜によるマスク120’を得る(図10(b),(f)))。
【0094】
次に、窒化膜120’をマスクとして、シリコン基板をエッチングする(図10(c))。最後に窒化膜120’を除去して、基板1の表面に突形状の突部35を形成する(図10(d))。
【0095】
また、図11は基板1上の酸化膜をエッチングする手法を示している。図11(a),(b),(e),(f)に示すように、突部35の形成位置に窒化膜120’を形成する点は図10と同様である。
【0096】
図11の例では、次に、窒化膜120’をマスクとして、シリコン基板を熱酸化させて酸化膜122を形成する。(図11(c))。最後に酸化膜122及び窒化膜120’をエッチング除去して、基板1の表面に突形状の突部35を形成する(図11(d))。
【0097】
なお、突部35を形成する工程は、ゲート電極6を形成する工程の前であれば、いずれのタイミングに実施してもよい。
【0098】
また、上記実施の形態では、ソース領域7をコンタクトホール42を介したイオン注入によって形成したが、層間絶縁膜41の形成前にソース領域7を形成してもよい。
【図面の簡単な説明】
【0099】
【図1】本実施の形態に係る固体撮像装置の1センサセルの断面形状を示す模式的な断面図。
【図2】本実施の形態に係る固体撮像装置の1センサセルの平面形状を示す説明図。
【図3】素子の全体構造を等価回路によって示す回路ブロック図。
【図4】本実施の形態におけるトランジスタ特性を示すグラフ。
【図5】素子の製造方法を説明するための工程図。
【図6】素子の製造方法を説明するための工程図。
【図7】素子の製造方法を説明するための工程図。
【図8】素子の製造方法を説明するための工程図。
【図9】素子の製造方法を説明するための平面図。
【図10】素子の製造方法を説明するための平面図。
【図11】素子の製造方法を説明するための平面図。
【図12】特許文献1に開示されているイメージセンサを示す模式的断面図。
【図13】図12の単位画素の等価回路を示す説明図。
【図14】横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域114及びその下方のウェル領域116における濃度分布を示すグラフ。
【符号の説明】
【0100】
1…基板、4…収集ウェル、5…変調用ウェル、6…リングゲート、7…ソース領域、8…ドレイン領域、10…キャリアポケット、35…突部、PD…フォトダイオード、TM…変調トランジスタ。
【特許請求の範囲】
【請求項1】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、
前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第1拡散層を形成する工程と、
前記光電変換素子の形成領域の前記第1拡散層上に一導電型の第2拡散層を形成する工程と、
前記トランジスタの形成領域の前記第1の拡散層上に、前記第2拡散層と連続するように一導電型の第3拡散層を形成する工程と、
前記第3拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、
前記ゲート電極を形成する工程と、
前記ゲート電極及び突部上に絶縁膜を形成する工程と、
前記絶縁膜にコンタクトホールを形成する工程と、
前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする固体撮像装置の製造方法。
【請求項2】
前記ソース領域は、前記コンタクトホールを介して不純物を導入することによって形成することを特徴とする請求項1に記載の固体撮像装置の製造方法。
【請求項3】
前記突部は、前記基板のエッチングによって形成されることを特徴とする請求項1に記載の固体撮像装置の製造方法。
【請求項4】
前記突部は、前記基板表面に酸化膜を形成し、前記酸化膜をエッチングすることで形成されることを特徴とする請求項1に記載の固体撮像装置の製造方法。
【請求項5】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置において、
基板と、
前記光電変換素子及び前記トランジスタの形成領域の前記基板に形成された第1拡散層と、
前記光電変換素子の形成領域の前記第1の拡散層上に形成された第2拡散層と、
前記トランジスタの形成領域の前記第1の拡散層上に形成され、前記第2拡散層と連続して形成された第3拡散層と、
前記第3拡散層上方の前記基板上に形成された、開口部を有するゲート電極と、
前記ゲート電極の前記開口部の前記基板表面において突出した形状を有する突部と、
前記ゲート電極及び突部を含む基板上方に形成された絶縁膜と、
前記突部の基板表面近傍に形成されるソース領域と、
前記突部上の前記絶縁膜に形成されたコンタクトホールとを具備したことを特徴とする固体撮像装置。
【請求項6】
前記ソース領域は、前記突部上から不純物の拡散によって形成されたことを特徴とする請求項5に記載の固体撮像装置。
【請求項1】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置の製造方法において、
前記光電変換素子及び前記トランジスタの形成領域の一導電型の基板に、逆導電型の第1拡散層を形成する工程と、
前記光電変換素子の形成領域の前記第1拡散層上に一導電型の第2拡散層を形成する工程と、
前記トランジスタの形成領域の前記第1の拡散層上に、前記第2拡散層と連続するように一導電型の第3拡散層を形成する工程と、
前記第3拡散層上方の前記基板上方に開口部を有して形成されるゲート電極の前記開口部の位置において、前記基板を突出させて突部を形成する工程と、
前記ゲート電極を形成する工程と、
前記ゲート電極及び突部上に絶縁膜を形成する工程と、
前記絶縁膜にコンタクトホールを形成する工程と、
前記突部の基板表面近傍にソース領域を形成する工程とを具備したことを特徴とする固体撮像装置の製造方法。
【請求項2】
前記ソース領域は、前記コンタクトホールを介して不純物を導入することによって形成することを特徴とする請求項1に記載の固体撮像装置の製造方法。
【請求項3】
前記突部は、前記基板のエッチングによって形成されることを特徴とする請求項1に記載の固体撮像装置の製造方法。
【請求項4】
前記突部は、前記基板表面に酸化膜を形成し、前記酸化膜をエッチングすることで形成されることを特徴とする請求項1に記載の固体撮像装置の製造方法。
【請求項5】
光電変換素子と該光電変換素子の隣に形成されたトランジスタとを含む固体撮像装置において、
基板と、
前記光電変換素子及び前記トランジスタの形成領域の前記基板に形成された第1拡散層と、
前記光電変換素子の形成領域の前記第1の拡散層上に形成された第2拡散層と、
前記トランジスタの形成領域の前記第1の拡散層上に形成され、前記第2拡散層と連続して形成された第3拡散層と、
前記第3拡散層上方の前記基板上に形成された、開口部を有するゲート電極と、
前記ゲート電極の前記開口部の前記基板表面において突出した形状を有する突部と、
前記ゲート電極及び突部を含む基板上方に形成された絶縁膜と、
前記突部の基板表面近傍に形成されるソース領域と、
前記突部上の前記絶縁膜に形成されたコンタクトホールとを具備したことを特徴とする固体撮像装置。
【請求項6】
前記ソース領域は、前記突部上から不純物の拡散によって形成されたことを特徴とする請求項5に記載の固体撮像装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2006−237309(P2006−237309A)
【公開日】平成18年9月7日(2006.9.7)
【国際特許分類】
【出願番号】特願2005−50332(P2005−50332)
【出願日】平成17年2月25日(2005.2.25)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成18年9月7日(2006.9.7)
【国際特許分類】
【出願日】平成17年2月25日(2005.2.25)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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