固体撮像装置
【課題】記憶部で発生するリーク電流の量を抑制した固体撮像装置を提供する。
【解決手段】前記固体撮像装置は、半導体基板７０に配置される複数の画素部と、複数の記憶部と、垂直走査回路６とを備える。前記半導体基板７０内には、第一導電型のウエル６１が形成される。前記複数の記憶部の各々は、ウエル６１に形成される書き込みトランジスタ３１を有する。ウエル６１と、書き込みトランジスタ３１のソース又はドレインである第二導電型の前記拡散領域７２とは接合される。垂直走査回路６は、前記記憶部に画素信号を記憶させるための記憶期間中に、ウエル６１と前記拡散領域７２との接合部の電界強度を低減させる所定電圧を、ウエル６１に印加する。
【解決手段】前記固体撮像装置は、半導体基板７０に配置される複数の画素部と、複数の記憶部と、垂直走査回路６とを備える。前記半導体基板７０内には、第一導電型のウエル６１が形成される。前記複数の記憶部の各々は、ウエル６１に形成される書き込みトランジスタ３１を有する。ウエル６１と、書き込みトランジスタ３１のソース又はドレインである第二導電型の前記拡散領域７２とは接合される。垂直走査回路６は、前記記憶部に画素信号を記憶させるための記憶期間中に、ウエル６１と前記拡散領域７２との接合部の電界強度を低減させる所定電圧を、ウエル６１に印加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ等に用いられる固体撮像装置に関し、特に、ＭＯＳイメージセンサの画質改善に関する。
【背景技術】
【０００２】
従来のＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサのシャッター方式は、全画素で同時にフォトダイオードの信号電荷を転送領域に転送し、その後順次読み出しを行うグローバルシャッター方式である。そのため、ＣＣＤイメージセンサでは、全画素で同時刻の画像を得ることができる。
【０００３】
一方、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを用いたＭＯＳイメージセンサのシャッター方式は、行走査によりフォトダイオードからの信号読出しを行うローリングシャッター方式である。
【０００４】
これまでのＭＯＳイメージセンサにおいては、ローリングシャッターが一般的であり、この点は、グローバルシャッターを基本とするＣＣＤイメージセンサとの主な違いの一つである。このローリングシャッター方式の固体撮像装置は、画面の行によって撮影時刻が異なる。したがって、ブロック内の先頭行と最終行では、画素信号の転送から読み出しまでの時間が異なるため、移動する物体を撮影したときに、画像が歪むといった現象が生じる。
【０００５】
このような課題に対して、特許文献１の固体撮像装置では、メモリ部を設けることでグローバルシャッター動作を可能にしている。
【０００６】
図６は上記特許文献１の固体撮像装置のブロック図である。図６に示すように、固体撮像装置２００は、光信号を電気信号に変換する画素セル２０１と、画素セル２０１を２次元状に配列した画素部２０２と、画素部２０２の垂直方向（行）を選択する垂直走査部２０３と、選択行からの画素信号のノイズを抑圧するノイズ抑圧部２３１と、ノイズ抑圧部２３１の出力信号を蓄積するメモリセル２２１を２次元的に配列したメモリ部２２２と、メモリ部２２２の垂直方向（メモリ行）を選択するメモリ用垂直走査部２２３と、選択されたメモリ行の信号を選択する水平選択部２０５と、水平選択部２０５を水平方向に順次選択する水平走査部２０６と、出力アンプ２１２とから構成されている。
【０００７】
図７は、図６に示す固体撮像装置２００に含まれるノイズ抑圧部２３１、メモリ部２２２および水平選択部２０５の回路図である。メモリセル２２１は、ノイズ抑圧部２３１の出力信号を蓄積するメモリ容量Ｃ３１と、メモリ容量Ｃ３１へ書き込むためのメモリ書き込みトランジスタＭ３１と、メモリ容量Ｃ３１に蓄積された信号を増幅するメモリ用アンプＡ３１と、メモリ用アンプＡ３１の出力を読み出すメモリ読み出しトランジスタＭ３２とから構成されている。以下においては、メモリ部を、記憶部ともいう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０７２１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載の固体撮像装置では、記憶部で信号電荷を蓄積する時間が最大で数百ｍｓｅｃと長くなるため、記憶部で発生する僅かなリーク電流でも無視することができず、出力にノイズが混入してしまう。
【００１０】
本発明は、このような問題を解決するためになされたものであり、固体撮像装置における記憶部で発生するリーク電流の量を抑制した固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様に係る固体撮像装置は、半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、電圧を印加する電圧印加部とを備え、前記半導体基板内には、第一導電型のウエルが形成され、前記複数の記憶部の各々は、前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、前記画素信号を記憶するための記憶容量とを有し、前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、前記ウエルと前記拡散領域とは接合され、前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。
【００１２】
すなわち、前記固体撮像装置は、半導体基板に配置される複数の画素部と、複数の記憶部と、電圧印加部とを備える。前記半導体基板内には、第一導電型のウエルが形成される。前記複数の記憶部の各々は、前記ウエルに形成される第一トランジスタを有する。前記ウエルと、前記第一トランジスタのソース又はドレインである第二導電型の前記拡散領域とは接合される。前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。
【００１３】
これにより、前記ウエルと、第一トランジスタの前記拡散領域との接合部の電界強度が低減する。その結果、第一トランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。
【００１４】
また、好ましくは、前記電圧印加部は、前記記憶期間中に、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエルに印加する。
【００１５】
また、好ましくは、前記電圧印加部は、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する。
【００１６】
また、好ましくは、前記複数の記憶部は複数のブロックに分割され、前記ウエルは、前記ブロック毎に電気的に分離され、前記電圧印加部は、各前記ブロックに対応する分離されたウエルに、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する。
【００１７】
また、好ましくは、前記複数の記憶部は行列状に配置され、分割された各前記ブロックは、前記複数の記憶部の行単位で設定され、前記固体撮像装置は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う。
【００１８】
また、好ましくは、前記半導体基板内には、第一絶縁分離部および第二絶縁分離部が形成され、前記複数の記憶部の各々は、前記第一トランジスタを含む少なくとも二つのトランジスタを有し、前記少なくとも二つのトランジスタの各々は前記第一絶縁分離部によって電気的に分離され、前記複数のブロックには、前記第二絶縁分離部によって前記ウエルが電気的に分離された複数のウエルがそれぞれ対応づけられ、前記半導体基板において、前記第二絶縁分離部の下端は、前記第一絶縁分離部の下端よりも深い位置にあり、前記半導体基板において、前記第二絶縁分離部の下端は、分離された前記ウエルの下端よりも深い位置にある。
【発明の効果】
【００１９】
本発明に係る固体撮像装置によれば、記憶部で発生するリーク電流の量を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態に係るカメラおよび固体撮像装置の概略構成を示す図である。
【図２】本発明の実施の形態に係る固体撮像装置における画素構成の一例を示す回路図である。
【図３Ａ】本発明の実施の形態に係る固体撮像装置における記憶回路の内部の一部に対応する回路図である。
【図３Ｂ】記憶回路に含まれる複数のトランジスタの概略断面図である。
【図４】本発明の実施の形態に係る固体撮像装置における主要な信号の時間変化を示すタイミングチャートである。
【図５】本発明の実施の形態に係る固体撮像装置における記憶回路の概略構成を示す図である。
【図６】従来の固体撮像装置のブロック図である。
【図７】従来の固体撮像装置に含まれるノイズ抑圧部、メモリ部および水平選択部の回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明を省略する場合がある。
【００２２】
なお、実施の形態において例示される各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
【００２３】
本実施の形態に係る固体撮像装置は、半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、電圧を印加する電圧印加部とを備え、前記半導体基板内には、第一導電型のウエルが形成され、前記複数の記憶部の各々は、前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、前記画素信号を記憶するための記憶容量とを有し、前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、前記ウエルと前記拡散領域とは接合され、前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。
【００２４】
このような構成により、固体撮像装置におけるメモリ部で発生するリーク電流の量を抑制した固体撮像装置を提供することができる。
【００２５】
本発明の実施の形態について述べる。
【００２６】
図１は、本発明の実施の形態に係る撮像装置（カメラ）および固体撮像装置の概略構成を示す図である。なお、図１における、矢印は、各種信号の送信方向を示す。
【００２７】
図１のカメラ１０００は、固体撮像装置４００と、レンズ４１０と、メカニカルシャッター４１１と、ＤＳＰ（デジタル信号処理回路）４２０と、画像表示デバイス４３０と、画像メモリ４４０とを備える。
【００２８】
なお、メカニカルシャッター４１１には、レンズシャッターあるいはフォーカルプレーンシャッターを用いる。メカニカルシャッター４１１がフォーカルプレーンシャッターである場合、メカニカルシャッター４１１は、２つの幕である先幕と後幕から構成される。また、この図における、直線矢印は、各種信号の送信方向を示す。
【００２９】
このカメラ１０００には、レンズ４１０を介して外部から光が入射される。入射した光は固体撮像装置４００により出力信号に変換され、当該出力信号は、出力線４を介して、出力インタフェース４２８から出力される。
【００３０】
そして、出力された出力信号はＤＳＰ４２０により処理されて映像信号として画像メモリ４４０へ出力され、当該映像信号は、画像メモリ４４０に記録される。また、当該映像信号は、画像表示デバイス４３０へ出力され、当該画像表示デバイス４３０において画像が表示される。
【００３１】
ＤＳＰ４２０は、画像処理回路４２１と、カメラシステム制御部４２２とを含む。画像処理回路４２１は、固体撮像装置４００の出力信号に対してノイズ除去等の処理を行って映像信号を生成する。
【００３２】
カメラシステム制御部４２２は、固体撮像装置４００における画素の走査タイミング及びゲインの制御を行う。ＤＳＰ４２０は、例えば固体撮像装置４００の画素内で共有される画素間での特性差に関する補正を行う。
【００３３】
通信タイミング制御部（タイミングジェネレータ）４５０は、外部端子を介して入力されたマスタークロックＣＬＫ０およびデータＤＡＴＡを受け取り、種々の内部クロックを生成する。そして、通信タイミング制御部４５０は、生成した内部クロックを利用して、後述の水平走査回路５、垂直走査回路６、ノイズ除去回路３、及び出力インタフェース４２８などを制御する。
【００３４】
なお、本実施の形態において、後述の記憶回路２と出力インタフェース４２８との間に、アナログ／デジタル信号処理部（ＡＤ変換部）が備えられても良い。
【００３５】
さらに、図１に示すように、固体撮像装置４００は、画素回路１と、記憶回路２と、ノイズ除去回路３と、出力線４と、水平走査回路５と、垂直走査回路６とを備える。ここでは、信号を蓄積する記憶回路２を画素回路１の外部に設置する構成としているが、構成はこれに限らない。例えば、記憶回路２が画素回路１内に設けられていても良い。
【００３６】
画素回路１からは、基準信号と出力信号が出力される。記憶回路２は基準信号と出力信号を保持する。ノイズ除去回路３は記憶回路２に保持されている基準信号と出力信号との差分を出力する。この差分は水平走査回路５の出力に同期して出力線４に出力される。垂直走査回路６は画素回路１、記憶回路２にパルス（電圧）を印加する。すなわち、垂直走査回路６は、電圧を印加する電圧印加部である。
【００３７】
図２は、本発明の実施の形態に係る固体撮像装置４００における画素構成の一例を示す回路図である。
【００３８】
図２中の破線で囲まれる部分は画素単位である画素部２ａである。後述の半導体基板７０には、複数の画素部２ａが行列状に配置される。各画素部２ａは、入射光量に応じた信号である画素信号を出力する。
【００３９】
画素部２ａは、フォトダイオード１０と、転送ＭＯＳトランジスタ１１と、リセットＭＯＳトランジスタ１２と、出力ＭＯＳトランジスタ１３とで構成される。
【００４０】
画素部２ａにおいて、フォトダイオード１０のアノードは接地され、カソードは転送ＭＯＳトランジスタ１１のドレインに接続される。転送ＭＯＳトランジスタ１１のソースはリセットＭＯＳトランジスタ１２のソースと出力ＭＯＳトランジスタ１３のゲートに接続され、ゲートは端子２３に接続される。この領域はフローティングディフュージョン（以後ＦＤと呼ぶ）と呼ばれる拡散容量を形成する。
【００４１】
リセットＭＯＳトランジスタ１２のドレインは電源に接続され、ゲートは端子２２に接続される。出力ＭＯＳトランジスタ１３のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ１４のドレインに接続される。
【００４２】
電流源２０は列信号線２１（図１および図２参照）に接続される。列信号線２１は、複数の画素部２ａの列毎に設けられる。行選択ＭＯＳトランジスタ１４は、ゲートは端子２４に接続され、導通しているときは出力ＭＯＳトランジスタ１３と電流源２０とでソースフォロアが形成される。
【００４３】
次に、図３Ａおよび図３Ｂを用いて、記憶回路２の内部構成について説明する。記憶回路２は、行列状に配置された複数の記憶部を含む。当該複数の記憶部は、記憶部３ａ、３ｂを含む。すなわち、記憶部３ａ、３ｂを含む複数の記憶部は、行列状に配置される。記憶部３ａ、３ｂは、前記列信号線２１毎に設けられる。記憶部３ａ、３ｂは、前記列信号線２１から転送される画素信号を記憶する。
【００４４】
図３Ａは、本発明の実施の形態に係る固体撮像装置４００における記憶回路２の内部の一部に対応する回路図である。具体的には、図３Ａは、記憶部３ａ、３ｂの回路図である。
【００４５】
図３Ｂは、記憶回路２に含まれる複数のトランジスタの概略断面図である。
【００４６】
図３Ａにおいて、列信号線２１は図２の列信号線２１である。記憶回路２は、記憶部３ａ、３ｂと、電流源３５と、読み出し列信号線３４とを含む。
【００４７】
記憶部３ａは、書き込みトランジスタ３１と、読み出しトランジスタ３３と、記憶トランジスタ３２とを含む。また、記憶部３ｂは、書き込みトランジスタ３６と、読み出しトランジスタ３８と、記憶トランジスタ３７とを含む。
【００４８】
書き込みトランジスタ３１、３６、読み出しトランジスタ３３、３８および記憶トランジスタ３２、３７は、ｎ型の電界効果トランジスタである。
【００４９】
書き込みトランジスタ３１、３６の各々は、前記複数の画素部２ａの各々から前記列信号線２１を介して前記画素信号を読み出すための第一トランジスタである。
なお、書き込みトランジスタ３１、３６、読み出しトランジスタ３３、３８および記憶トランジスタ３２、３７は、ｐ型の電界効果トランジスタであってもよい。
【００５０】
図３Ｂに示すように、半導体基板７０内には、ｐ型のウエル６１、６２が形成されている。なお、ウエル６１、６２の導電型は、ｎ型であってもよい。
【００５１】
ウエル６１、６２には、それぞれ、記憶部３ａ、３ｂが形成されている。すなわち、各記憶部はウエルに形成されている。半導体基板７０には、さらに、ウエルコンタクト６３、６４が形成されている。ウエルコンタクト６３、６４には、それぞれ、コンタクトプラグ６３ａ、６４ａが電気的に接続される。
【００５２】
ウエルコンタクト６３は、コンタクトプラグ６３ａを介して、ウエル６１に電圧を印加するために使用される。ウエルコンタクト６４は、コンタクトプラグ６４ａを介して、ウエル６２に電圧を印加するために使用される。
【００５３】
ウエル６１には、書き込みトランジスタ３１、記憶トランジスタ３２および図示しない読み出しトランジスタ３３が形成される。ウエル６２には、書き込みトランジスタ３６、記憶トランジスタ３７および図示しない読み出しトランジスタ３８が形成される。
【００５４】
書き込みトランジスタ３１は、ｎ型の拡散領域７１、７２と、ゲート電極７３とを含む。拡散領域７１、７２の各々は、書き込みトランジスタ３１のソースまたはドレインである。なお、ウエル６１、６２の導電型がｎ型である場合、拡散領域７１、７２の導電型は、ｐ型であってもよい。拡散領域７１、７２の各々と、ウエル６１とは接合される。
【００５５】
なお、書き込みトランジスタ３６および記憶トランジスタ３２、３７の構成は、書き込みトランジスタ３１と同様な構成である。以下においては書き込みトランジスタ３１のゲート電極７３を、単に、書き込みトランジスタ３１のゲートともいう。
【００５６】
詳細は後述するが、記憶トランジスタ３２、３７の各々は、前記画素信号を記憶する。記憶トランジスタ３２、３７は本発明における記憶容量に相当する。書き込みトランジスタ３１のソースまたはドレインは、前記記憶容量としての記憶トランジスタ３２のゲートに接続される。すなわち、書き込みトランジスタ３１のソース又はドレインである、第一導電型とは異なる第二導電型（ｎ型）の拡散領域は前記記憶容量に接続される。
【００５７】
記憶トランジスタ３２は、読み出しトランジスタ３３と電流源３５とでソースフォロアを形成する。また、記憶トランジスタ３７は、読み出しトランジスタ３８と電流源３５とでソースフォロアを形成する。
【００５８】
書き込みトランジスタ３１、３６のゲートは、それぞれ、端子４０、４２に接続される。また、読み出しトランジスタ３３、３８のゲートは、それぞれ、端子４１、４３に接続される。
【００５９】
また、書き込みトランジスタ３１に対応するウエル６１は、ウエルコンタクト６３およびコンタクトプラグ６３ａを介して、端子５０に電気的に接続される。また、書き込みトランジスタ３６に対応するウエル６２は、ウエルコンタクト６４およびコンタクトプラグ６４ａを介して、端子５１に電気的に接続される。
【００６０】
すなわち、記憶部３ａにおいて、読み出しトランジスタ３３及び記憶トランジスタ３２に対応するウエル６１は、端子５０に電気的に接続される。また、記憶部３ｂにおいて、読み出しトランジスタ３８及び記憶トランジスタ３７に対応するウエル６２は、端子５１に電気的に接続される。
【００６１】
なお、図３Ｂに示すように、前記半導体基板７０内には、第一絶縁分離部６０および第二絶縁分離部６５が形成される。第一絶縁分離部６０および第二絶縁分離部６５の詳細については後述する。
【００６２】
また、詳細は後述するが、記憶トランジスタ３２、３７の各々は、前記画素信号を記憶する。
【００６３】
次に、画素回路１から記憶回路２までの信号出力動作について説明する。画素部２ａに入射する光は、フォトダイオード１０で光電変換され、変換により生成された電荷は、所定の期間、フォトダイオード１０に蓄積される。初めに基準信号を読み出すために、リセットＭＯＳトランジスタをＯＮ状態とし、ＦＤをリセットする。行選択ＭＯＳトランジスタ１４をＯＮ状態とすることで、基準信号を列信号線２１に伝達する。列信号線２１を伝達する基準信号は、図１の記憶回路２に入力される。
【００６４】
列信号線２１から記憶回路２に基準信号が入力された状態で、書き込みトランジスタ３１をＯＮ状態とする。書き込みトランジスタ３１が導通することで列信号線２１の基準信号は記憶トランジスタ３２のゲートに導かれ、記憶トランジスタ３２のゲート容量に保持される。この基準信号を読み出す場合は、読み出しトランジスタ３３をＯＮ状態とすることで、記憶トランジスタ３２のゲート容量に蓄積された基準信号に応じた信号を読み出し列信号線３４から出力する。
【００６５】
続いて、上記リセット動作の後に、転送ＭＯＳトランジスタ１１をＯＮ状態とすることにより、フォトダイオード１０に蓄積されている電荷をＦＤに転送する。ＦＤにおいて、転送された電荷は電圧信号に変換され、当該電圧信号は、出力ＭＯＳトランジスタ１３のゲートに印加される。このとき、行選択ＭＯＳトランジスタ１４をＯＮ状態とすることで、出力信号を列信号線２１に伝達する。出力信号は、列信号線２１を介して、図１の記憶回路２に入力される。
【００６６】
列信号線２１から記憶回路２に出力信号が入力された状態で、書き込みトランジスタ３６をＯＮ状態とする。書き込みトランジスタ３６が導通することで、列信号線２１の出力信号は記憶トランジスタ３７のゲートに導かれ、記憶トランジスタ３７のゲート容量に保持される。この出力信号を読み出す場合は、読み出しトランジスタ３８をＯＮ状態とすることで、記憶トランジスタ３７のゲート容量に蓄積された出力信号に応じた信号を読み出し列信号線３４から出力する。
【００６７】
読み出し列信号線３４から出力される基準信号及び出力信号は、水平走査回路５によって任意の列が選択され、ノイズ除去回路３で差分演算を行った後、出力線４から出力される。この水平走査回路５の駆動周波数は限られており、瞬時に全画素分の出力信号を出力線４に送ることはできないため、記憶トランジスタ３７のゲート容量には最大で数百ｍｓｅｃもの期間、信号を蓄積する必要がある。
【００６８】
以下においては、記憶トランジスタのゲート容量に信号を蓄積する期間を、蓄積期間または記憶期間ともいう。
【００６９】
このゲート容量に接続するノード（ソース又はドレイン）、例えば、記憶トランジスタ３７のゲート電極に接続されるノードで蓄積期間内にリーク電流が発生した場合、記憶トランジスタ３７のゲート容量に蓄積されている信号にノイズが混入してしまうために、このノードでのリーク電流を抑制する必要がある。
【００７０】
図４は、本発明の実施の形態に係る固体撮像装置４００における主要な信号の時間変化を示すタイミングチャートである。
【００７１】
図４には、垂直走査回路６から図２及び図３Ａ中の端子２２、２３、２４、４０、４１、４２、４３、５０、５１に印加される制御信号が示されている。制御信号は、印加される端子の符号にＳを付した名称で表わされている。例えば、端子２２に印加される信号は、信号Ｓ２２と表される。
【００７２】
また、信号Ｓ４０は、端子４０に印加される書き込みトランジスタ３１のゲートに入力される信号である。信号Ｓ４２は、端子４２に印加される書き込みトランジスタ３６のゲートに入力される信号である。信号Ｓ４１は、端子４１に印加される読み出しトランジスタ３３のゲートに入力される信号である。信号Ｓ４３は、端子４３に印加される読み出しトランジスタ３８のゲートに入力される信号である。
【００７３】
信号Ｓ５０は、端子５０に印加される書き込みトランジスタ３１に対応するウエル６１に入力される信号である。信号Ｓ５１は、端子５１に印加される書き込みトランジスタ３６に対応するウエル６２に入力される信号である。
【００７４】
次に、本実施の形態に係る固体撮像装置４００の記憶回路２の動作について、図３Ａおよび図４を参照しながら説明する。以下の説明において、信号または信号線の２値的な高電圧状態および低電圧状態を、それぞれ、「Ｈレベル」および「Ｌレベル」とも称する。
【００７５】
図４中の時点ｔ３〜ｔ４において、画素部２ａから列信号線２１に基準信号Ｖｒｅｆが出力される。このとき、信号Ｓ４０、信号Ｓ４１がＨレベルになることで、垂直走査回路６は、書き込みトランジスタ３１、読み出しトランジスタ３３の各ゲートにＨレベルのパルス信号を与えて、書き込みトランジスタ３１、読み出しトランジスタ３３を導通させる。
【００７６】
書き込みトランジスタ３１が導通されることで、列信号線２１の基準信号Ｖｒｅｆは記憶トランジスタ３２のゲートに導かれ、記憶トランジスタ３２のゲート容量に保持される。このとき、読み出しトランジスタ３３も導通されているため、記憶トランジスタ３２、読み出しトランジスタ３３、電流源３５で構成されるソースフォロアも動作する。このため、後述する時点ｔ９では、記憶トランジスタ３２のゲート容量に蓄積された基準信号Ｖｒｅｆに応じた出力信号が、読み出し列信号線３４に出力される。
【００７７】
このように、書き込みトランジスタ３１が導通するとき、読み出しトランジスタ３３も導通しているため、記憶トランジスタ３２及び読み出しトランジスタ３３は電流源３５とともにソースフォロア、つまりアンプとして動作する。したがって、記憶トランジスタ３２のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線３４に出力することができる。
【００７８】
また、記憶部３ａに電気信号（画素信号）を保持するとき、記憶トランジスタ３２及び読み出しトランジスタ３３は、記憶部３ａに保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、記憶部３ａに電気信号（画素信号）を保持するとき、記憶部３ａに保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。
【００７９】
時点ｔ７〜ｔ８において、画素部２ａから列信号線２１に出力信号Ｖ１が出力される。このとき、信号Ｓ４２、信号Ｓ４３がＨレベルになることで、垂直走査回路６は、書き込みトランジスタ３６、読み出しトランジスタ３８の各ゲートにＨレベルのパルス信号を与えて、書き込みトランジスタ３６、読み出しトランジスタ３８を導通させる。
【００８０】
書き込みトランジスタ３６が導通されることで、列信号線２１の出力信号Ｖ１は記憶トランジスタ３７のゲートに導かれ、記憶トランジスタ３７のゲート容量に保持される。このとき、読み出しトランジスタ３８も導通されているため、記憶トランジスタ３７、読み出しトランジスタ３８、電流源３５で構成されるソースフォロアも動作する。このため、後述する時点ｔ１０では、記憶トランジスタ３７のゲート容量に蓄積された出力信号Ｖ１に応じた信号が、読み出し列信号線３４に出力される。
【００８１】
このように、書き込みトランジスタ３６が導通するとき、読み出しトランジスタ３８も導通しているため、記憶トランジスタ３７及び読み出しトランジスタ３８は電流源３５とともにソースフォロア、つまりアンプとして動作する。したがって、記憶トランジスタ３７のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線３４に出力することができる。
【００８２】
また、記憶部３ｂに電気信号（画素信号）を保持するとき、記憶トランジスタ３７及び読み出しトランジスタ３８は、記憶部３ｂに保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、記憶部３ｂに電気信号を保持するとき、記憶部３ｂに保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。
【００８３】
時点ｔ９では、信号Ｓ４１はＨレベルとなり、読み出しトランジスタ３３が導通されて基準信号Ｖｒｅｆに応じた出力信号が、読み出し列信号線３４に出力される。
【００８４】
時点ｔ１０では信号Ｓ４３はＨレベルとなり、読み出しトランジスタ３８が導通されて出力信号Ｖ１に応じた出力信号が、読み出し列信号線３４に出力される。
【００８５】
ここで、時点ｔ３から時点ｔ９の期間には、前述のゲート容量に、基準信号Ｖｒｅｆが蓄積されており、時点ｔ７から時点ｔ１０の期間には出力信号Ｖ１が蓄積されている。先に述べたように、この蓄積期間は、水平走査回路５の駆動周波数が限られるため、最大で数百ｍｓｅｃに及ぶ。
【００８６】
この長時間の蓄積期間中に、ゲート容量に接続するノード（ソース又はドレイン）、例えば、記憶トランジスタ３７のゲート電極に接続されるノードにおいて、蓄積期間内にリーク電流が発生した場合、記憶トランジスタ３７のゲート容量に蓄積されている信号にノイズが混入してしまう。そのため、記憶トランジスタ３７のゲート電極に接続されるノードでのリーク電流を抑制する必要がある。
【００８７】
リーク電流としては、接合リーク電流、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）、界面リークなどが挙げられる。特に、メモリに微細トランジスタを使用する場合には、パンチスルーを防ぐためにウエルの不純物濃度を高くする必要がある。この場合、書き込みトランジスタのソース又はドレインとウエルとのｐｎ接合部での電界強度が増加してしまい、ｐｎ接合部の電界強度に起因して発生する接合リーク電流が増加してしまう。
【００８８】
この書き込みトランジスタのソース又はドレインとウエルとのｐｎ接合部での電界強度を緩和するために、以下の処理を行う。
【００８９】
具体的には、垂直走査回路６が、蓄積期間中に、端子５０、５１等を用いて、書き込みトランジスタ（例えば、書き込みトランジスタ３１）が形成されているウエル（例えば、ウエル６１）に所定電圧を印加する。言い換えれば、前記電圧印加部としての垂直走査回路６は、前記記憶部に画素信号を記憶させるための記憶期間（蓄積期間）中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。
【００９０】
ここで、例えば、当該ウエルの導電型がｎ型であり、拡散領域の導電型がｐ型であるとする。この場合、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するために、前記所定電圧は、Ｈレベルの電圧である。
【００９１】
これにより、電圧が印加された書き込みトランジスタにおけるｐｎ接合部での電界強度を低減することができる。これにより、ｐｎ接合部で発生するリーク電流の量を抑制することができる。すなわち、書き込みトランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。
【００９２】
例えば、垂直走査回路６は、時点ｔ３から時点ｔ９の期間には信号Ｓ５０をＨレベルとし、時点ｔ７から時点ｔ１０の期間には信号Ｓ５１をＨレベルとする。
【００９３】
なお、ウエルへの電圧印加による読み出し動作への影響を避けるために、図４に示すように、信号Ｓ５０、Ｓ５１の印加開始時点は書き込みパルスの印加終了時点からタイムラグを設けても良い。当該書き込みパルスは、信号Ｓ４０、Ｓ４２のＨレベルの部分である。
【００９４】
ウエルへの電圧印加の終了時点において、蓄積信号にカップリングなどによるノイズが混入してしまうが、書き込みトランジスタのソース又はドレインとウエルとのｐｎ接合部の接合容量を小さくすることでノイズを低減することができる。また、同様にウエル電圧駆動がなされたリファレンス信号との差分演算を行うことによっても、ノイズを低減することができる。
【００９５】
ここで、端子５０、５１にそれぞれ印加する信号Ｓ５０、Ｓ５１の電圧は、ソース又はドレインとウエルとのｐｎ接合部に逆バイアスが印加される電圧であることが好ましい。当該ｐｎ接合部に順バイアスを印加した場合には電流が流れてしまうため、蓄積している信号が破壊されてしまう。
【００９６】
そこで、本実施の形態では、垂直走査回路６は、蓄積期間中に、書き込みトランジスタ３１のソース又はドレインと、ウエル６１との接合部（ｐｎ接合部）に逆バイアスを印加する。また、垂直走査回路６は、蓄積期間中に、書き込みトランジスタ３６のソース又はドレインと、ウエル６２との接合部（ｐｎ接合部）に逆バイアスを印加する。
【００９７】
具体的には、垂直走査回路６は、蓄積期間中に、書き込みトランジスタ３１のソース又はドレインと、ウエル６１との接合部に逆バイアスを印加するための電圧を有する信号Ｓ５０を、端子５０へ供給する。
【００９８】
また、垂直走査回路６は、蓄積期間中に、書き込みトランジスタ３６のソース又はドレインと、ウエル６２との接合部に逆バイアスを印加するための電圧を有する信号Ｓ５１を、端子５１へ供給する。
【００９９】
すなわち、前記電圧印加部としての垂直走査回路６は、前記記憶期間（蓄積期間）中に、前記ウエル６１と前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエル６１に印加する。拡散領域は、例えば、拡散領域７１または拡散領域７２である。当該接合部に逆バイアスを印加するための当該所定電圧は、前述した、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧である。
【０１００】
これにより、ウエル６１と前記拡散領域との接合部において発生するリーク電流の量を抑制することができる。すなわち、拡散領域としてのソースまたはドレインを有する書き込みトランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。
【０１０１】
また、仮に、信号の読み出し期間中において、記憶部が形成されているウエルに所定電圧が印加されたとする。読み出し期間とは、記憶部から画素信号を読み出す処理が行われる期間である。この場合、記憶部に含まれる読み出しトランジスタおよび記憶トランジスタのオン電流が変動してしまう等の不具合が生じてしまう。
【０１０２】
そのため、読み出し期間中において、記憶部が形成されているウエルに接地電圧が印加されることが好ましい。なお、当該ウエルの導電型がｎ型である場合は、読み出し期間中において、当該ウエルに電源電圧が印加されることが好ましい。
【０１０３】
具体的には、前記電圧印加部としての垂直走査回路６は、端子５０、５１等を用いて、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する。すなわち、記憶部が形成されているウエルには、読み出し期間中に接地電圧又は電源電圧が印加される。
【０１０４】
なお、ｐ型のウエルに対しては上述のように読出し期間中において、接地電圧が印加される。一方、ｎ型のウエルに対しては、読出し期間中において、電源電圧が印加されることになる。
【０１０５】
ここで、記憶部が、記憶部３ａであるとする。この場合、垂直走査回路６は、前記記憶部３ａから画素信号を読み出すための読み出し期間中に、当該記憶部３ａが形成されているウエル６１に接地電圧を印加する。すなわち、ウエル６１には、読み出し期間中に接地電圧が印加される。
【０１０６】
これにより、記憶部に含まれる読み出しトランジスタおよび記憶トランジスタのオン電流の変動を防止することができる。
【０１０７】
図５は、本発明の実施の形態に係る固体撮像装置４００における記憶回路２の概略構成を示す図である。図５に示すように、記憶回路２に含まれる複数の記憶部は複数のブロックＢＫに分割されている。これにより、記憶回路２は、記憶部に含まれるトランジスタに対応するウエルに印加する電圧をブロックＢＫ毎に調整することができる。
【０１０８】
ここで、ウエルの構成について詳細に説明する。
【０１０９】
半導体基板７０内にはｐ型のウエルが形成される。すなわち、前記半導体基板７０内には、第一導電型（ｐ型）のウエルが形成される。なお、半導体基板７０内に形成されるウエルはｎ型であってもよい。
【０１１０】
半導体基板７０内に形成されるウエルは、前記ブロックＢＫ毎に電気的に分離される。すなわち、半導体基板７０内に形成されるウエルは、複数のウエルに分離される。分離された複数のウエルのうちの２つは、例えば、図３Ｂのウエル６１，６２である。
【０１１１】
半導体基板７０内に形成されるウエルは、例えば、図３Ｂの第二絶縁分離部６５によって電気的および物理的に分離される。分離されたウエル６１、６２は、それぞれ、隣り合う２つのブロックＢＫに対応する。
【０１１２】
このため、ブロックＢＫの動作期間に応じてウエルに印加する電圧を容易に調整することができる。具体的には、垂直走査回路６は、ブロックＢＫに対応する複数の記憶部が蓄積期間中である、当該ブロックＢＫに対応するウエル（例えば、ウエル６１）に前述の所定電圧を印加する。また、垂直走査回路６は、ブロックＢＫに対応する複数の記憶部が読み出し期間中である、当該ブロックＢＫに対応するウエル（例えば、ウエル６２）に接地電圧を印加する。
【０１１３】
なお、当該ウエルの導電型がｎ型である場合、垂直走査回路６は、ブロックＢＫに対応する複数の記憶部が読み出し期間中である、当該ブロックＢＫに対応するウエルに電源電圧を印加する。
【０１１４】
すなわち、電圧印加部としての垂直走査回路６は、各前記ブロックＢＫに対応する分離されたウエルに、該ブロックＢＫの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する。これにより、各前記ブロックＢＫに対応する分離されたウエルには、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかが印加される。このように、垂直走査回路６は、ウエルに印加する電圧を切り替える。すなわち、異なる各ブロックＢＫに対応するウエルに、異なる電圧を印加できる。
【０１１５】
なお、半導体基板７０内に形成されるウエル全体に電圧を印加する場合、当該ウエルの容量及び抵抗が高いために高速にウエルを駆動することは難しい。このため、前述のように、半導体基板７０内に形成されるウエルをブロックＢＫ毎に電気的に分離することにより、ウエルの容量及び抵抗を極力小さくすることができる。その結果、分離された各ウエルを高速に駆動することができる。
【０１１６】
さらに、図５に示すように、分割された各前記ブロックＢＫは、前記複数の記憶部の行単位で設定される。これにより、ブロックＢＫを、行単位以外の単位で設定する構成よりも、さらなる効果を得ることができる。
【０１１７】
具体的には、上述のように、固体撮像装置４００の垂直走査回路６は、記憶部からの画素信号の読み出し動作は、複数の記憶部の行毎に行っている。すなわち、前記固体撮像装置４００は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う。
【０１１８】
そのため、ブロックＢＫを、前記複数の記憶部の行単位で設定する、すなわち、ブロックＢＫを行毎に分割することにより、信号を蓄積している記憶部に対応するウエルの電圧と、信号を読み出している記憶部のウエルの電圧とを容易に切り分けることができる。
【０１１９】
前述したように、蓄積期間中のブロックＢＫに対応するウエルには所定電圧が印加され、読み出し期間中のブロックＢＫに対応するウエルには接地電圧が印加される。この場合、図３Ａに示す記憶部３ａと記憶部３ｂは異なるブロックＢＫに属する（対応する）。そのため、独立してウエルに印加する電圧を調整することができる。
【０１２０】
なお、ブロックＢＫの設定単位は、行単位に限定されず、例えば、隣接する複数の記憶部単位であってもよい。
【０１２１】
ここで、蓄積期間中にウエルに所定電圧が印加されていても、当該ウエルに対応する記憶部のトランジスタは動作していない。そのため、ブロックＢＫ毎の記憶部に含まれる、書き込みトランジスタ、読み出しトランジスタおよび記憶トランジスタの各々に対応するウエルに印加する電圧は全て同じに設定されてもよい。
【０１２２】
次に、ウエルおよびトランジスタの電気的な分離構造について図３Ｂを用いて詳細に説明する。
【０１２３】
記憶部３ａに含まれる書き込みトランジスタ３１、読み出しトランジスタ３３および記憶トランジスタ３２の各々は、第一絶縁分離部６０によって電気的に分離されている。また、記憶部３ｂに含まれる書き込みトランジスタ３６、読み出しトランジスタ３８および記憶トランジスタ３７の各々は、第一絶縁分離部６０によって電気的に分離されている。これらのトランジスタは、ウエル６１、または、ウエル６２に形成されている。すなわち、記憶回路２に含まれる前記複数の記憶部の各々は、少なくとも二つのトランジスタを有し、前記少なくとも二つのトランジスタの各々は第一絶縁分離部６０によって電気的に分離される。
【０１２４】
第一絶縁分離部６０は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）という素子分離技術を用いて形成される。なお、図３Ｂには、便宜上、読み出しトランジスタ３３、３８は図示していない。
【０１２５】
また、前述したように、半導体基板７０には、半導体基板７０内に形成されるウエルが、第二絶縁分離部６５によって電気的および物理的に分離されたウエル６１、６２が形成される。ウエル６１、６２は、それぞれ、隣り合う２つのブロックＢＫに対応する。
【０１２６】
すなわち、図５の複数のブロックＢＫには、第二絶縁分離部６５によって半導体基板７０内に形成されるウエルが電気的に分離された複数のウエルがそれぞれ対応づけられる。
【０１２７】
ここで、半導体基板７０において、第二絶縁分離部６５は第一絶縁分離部６０よりも深い位置まで形成されている。すなわち、前記半導体基板７０において、前記第二絶縁分離部６５の下端は、前記第一絶縁分離部６０の下端よりも深い位置にある。
【０１２８】
また、半導体基板７０において、第二絶縁分離部６５は、ウエル６１、６２よりも深い位置まで形成されている。すなわち、前記半導体基板７０において、前記第二絶縁分離部６５の下端は、分離された前記ウエル６１、６２の下端よりも深い位置にある。
【０１２９】
第二絶縁分離部６５は、例えば、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）という素子分離技術を用いて形成される。
【０１３０】
このように、半導体基板７０において、深い位置まで形成された第二絶縁分離部６５によって各ブロックＢＫに対応するウエルを電気的に分離することができる。そのため、ブロック毎に独立してウエルに印加する電圧を調整することができる。
【０１３１】
図３Ｂでは、一例として、ウエル６１とウエル６２とが電気的に分離されている。この場合、拡散層を用いた分離構造よりも分離部の占有面積を小さくすることができる。そのため、チップコストの増加を抑えることもできる。
【０１３２】
このように、本実施の形態に係る固体撮像装置４００の記憶回路２において、記憶トランジスタ３２、３７は、保持容量（記憶容量）としての役割と、アンプ（増幅用のトランジスタ）としての役割の双方を担う。そのため、保持容量とアンプとを独立に備えていた従来技術における固体撮像装置と比較して、回路面積を縮小することを可能にし、且つ、接合リーク電流を抑制することを可能にする。
【０１３３】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０１３４】
例えば、本発明において使用される各トランジスタは、ｐ型、ｎ型のいずれであってもよい。
【０１３５】
また、記憶容量はトランジスタに限らず、その他の素子により構成されたものであってもよい。
【０１３６】
また、本発明に係る固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像装置を備えたムービーカメラも本発明に含まれる。
【０１３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３８】
本発明の固体撮像装置は、監視カメラ、ネットワークカメラ、車載カメラ、デジタルカメラ、携帯電話などに利用可能であり、これらの機器の撮像画像の画質向上を実現可能とする。
【符号の説明】
【０１３９】
１ 画素回路
２ａ 画素部
２ 記憶回路
３ａ、３ｂ 記憶部
３ ノイズ除去回路
５ 水平走査回路
６ 垂直走査回路
２０、３５ 電流源
２１ 列信号線
３１、３６ 書き込みトランジスタ
３２、３７ 記憶トランジスタ
３３、３８ 読み出しトランジスタ
３４ 読み出し列信号線
６０ 第一絶縁分離部
６５ 第二絶縁分離部
７０ 半導体基板
２００、４００ 固体撮像装置
１０００ カメラ
【技術分野】
【０００１】
本発明は、デジタルカメラ等に用いられる固体撮像装置に関し、特に、ＭＯＳイメージセンサの画質改善に関する。
【背景技術】
【０００２】
従来のＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサのシャッター方式は、全画素で同時にフォトダイオードの信号電荷を転送領域に転送し、その後順次読み出しを行うグローバルシャッター方式である。そのため、ＣＣＤイメージセンサでは、全画素で同時刻の画像を得ることができる。
【０００３】
一方、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを用いたＭＯＳイメージセンサのシャッター方式は、行走査によりフォトダイオードからの信号読出しを行うローリングシャッター方式である。
【０００４】
これまでのＭＯＳイメージセンサにおいては、ローリングシャッターが一般的であり、この点は、グローバルシャッターを基本とするＣＣＤイメージセンサとの主な違いの一つである。このローリングシャッター方式の固体撮像装置は、画面の行によって撮影時刻が異なる。したがって、ブロック内の先頭行と最終行では、画素信号の転送から読み出しまでの時間が異なるため、移動する物体を撮影したときに、画像が歪むといった現象が生じる。
【０００５】
このような課題に対して、特許文献１の固体撮像装置では、メモリ部を設けることでグローバルシャッター動作を可能にしている。
【０００６】
図６は上記特許文献１の固体撮像装置のブロック図である。図６に示すように、固体撮像装置２００は、光信号を電気信号に変換する画素セル２０１と、画素セル２０１を２次元状に配列した画素部２０２と、画素部２０２の垂直方向（行）を選択する垂直走査部２０３と、選択行からの画素信号のノイズを抑圧するノイズ抑圧部２３１と、ノイズ抑圧部２３１の出力信号を蓄積するメモリセル２２１を２次元的に配列したメモリ部２２２と、メモリ部２２２の垂直方向（メモリ行）を選択するメモリ用垂直走査部２２３と、選択されたメモリ行の信号を選択する水平選択部２０５と、水平選択部２０５を水平方向に順次選択する水平走査部２０６と、出力アンプ２１２とから構成されている。
【０００７】
図７は、図６に示す固体撮像装置２００に含まれるノイズ抑圧部２３１、メモリ部２２２および水平選択部２０５の回路図である。メモリセル２２１は、ノイズ抑圧部２３１の出力信号を蓄積するメモリ容量Ｃ３１と、メモリ容量Ｃ３１へ書き込むためのメモリ書き込みトランジスタＭ３１と、メモリ容量Ｃ３１に蓄積された信号を増幅するメモリ用アンプＡ３１と、メモリ用アンプＡ３１の出力を読み出すメモリ読み出しトランジスタＭ３２とから構成されている。以下においては、メモリ部を、記憶部ともいう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０７２１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載の固体撮像装置では、記憶部で信号電荷を蓄積する時間が最大で数百ｍｓｅｃと長くなるため、記憶部で発生する僅かなリーク電流でも無視することができず、出力にノイズが混入してしまう。
【００１０】
本発明は、このような問題を解決するためになされたものであり、固体撮像装置における記憶部で発生するリーク電流の量を抑制した固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様に係る固体撮像装置は、半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、電圧を印加する電圧印加部とを備え、前記半導体基板内には、第一導電型のウエルが形成され、前記複数の記憶部の各々は、前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、前記画素信号を記憶するための記憶容量とを有し、前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、前記ウエルと前記拡散領域とは接合され、前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。
【００１２】
すなわち、前記固体撮像装置は、半導体基板に配置される複数の画素部と、複数の記憶部と、電圧印加部とを備える。前記半導体基板内には、第一導電型のウエルが形成される。前記複数の記憶部の各々は、前記ウエルに形成される第一トランジスタを有する。前記ウエルと、前記第一トランジスタのソース又はドレインである第二導電型の前記拡散領域とは接合される。前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。
【００１３】
これにより、前記ウエルと、第一トランジスタの前記拡散領域との接合部の電界強度が低減する。その結果、第一トランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。
【００１４】
また、好ましくは、前記電圧印加部は、前記記憶期間中に、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエルに印加する。
【００１５】
また、好ましくは、前記電圧印加部は、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する。
【００１６】
また、好ましくは、前記複数の記憶部は複数のブロックに分割され、前記ウエルは、前記ブロック毎に電気的に分離され、前記電圧印加部は、各前記ブロックに対応する分離されたウエルに、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する。
【００１７】
また、好ましくは、前記複数の記憶部は行列状に配置され、分割された各前記ブロックは、前記複数の記憶部の行単位で設定され、前記固体撮像装置は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う。
【００１８】
また、好ましくは、前記半導体基板内には、第一絶縁分離部および第二絶縁分離部が形成され、前記複数の記憶部の各々は、前記第一トランジスタを含む少なくとも二つのトランジスタを有し、前記少なくとも二つのトランジスタの各々は前記第一絶縁分離部によって電気的に分離され、前記複数のブロックには、前記第二絶縁分離部によって前記ウエルが電気的に分離された複数のウエルがそれぞれ対応づけられ、前記半導体基板において、前記第二絶縁分離部の下端は、前記第一絶縁分離部の下端よりも深い位置にあり、前記半導体基板において、前記第二絶縁分離部の下端は、分離された前記ウエルの下端よりも深い位置にある。
【発明の効果】
【００１９】
本発明に係る固体撮像装置によれば、記憶部で発生するリーク電流の量を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態に係るカメラおよび固体撮像装置の概略構成を示す図である。
【図２】本発明の実施の形態に係る固体撮像装置における画素構成の一例を示す回路図である。
【図３Ａ】本発明の実施の形態に係る固体撮像装置における記憶回路の内部の一部に対応する回路図である。
【図３Ｂ】記憶回路に含まれる複数のトランジスタの概略断面図である。
【図４】本発明の実施の形態に係る固体撮像装置における主要な信号の時間変化を示すタイミングチャートである。
【図５】本発明の実施の形態に係る固体撮像装置における記憶回路の概略構成を示す図である。
【図６】従来の固体撮像装置のブロック図である。
【図７】従来の固体撮像装置に含まれるノイズ抑圧部、メモリ部および水平選択部の回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明を省略する場合がある。
【００２２】
なお、実施の形態において例示される各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
【００２３】
本実施の形態に係る固体撮像装置は、半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、前記複数の画素部の列毎に設けられた列信号線と、前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、電圧を印加する電圧印加部とを備え、前記半導体基板内には、第一導電型のウエルが形成され、前記複数の記憶部の各々は、前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、前記画素信号を記憶するための記憶容量とを有し、前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、前記ウエルと前記拡散領域とは接合され、前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。
【００２４】
このような構成により、固体撮像装置におけるメモリ部で発生するリーク電流の量を抑制した固体撮像装置を提供することができる。
【００２５】
本発明の実施の形態について述べる。
【００２６】
図１は、本発明の実施の形態に係る撮像装置（カメラ）および固体撮像装置の概略構成を示す図である。なお、図１における、矢印は、各種信号の送信方向を示す。
【００２７】
図１のカメラ１０００は、固体撮像装置４００と、レンズ４１０と、メカニカルシャッター４１１と、ＤＳＰ（デジタル信号処理回路）４２０と、画像表示デバイス４３０と、画像メモリ４４０とを備える。
【００２８】
なお、メカニカルシャッター４１１には、レンズシャッターあるいはフォーカルプレーンシャッターを用いる。メカニカルシャッター４１１がフォーカルプレーンシャッターである場合、メカニカルシャッター４１１は、２つの幕である先幕と後幕から構成される。また、この図における、直線矢印は、各種信号の送信方向を示す。
【００２９】
このカメラ１０００には、レンズ４１０を介して外部から光が入射される。入射した光は固体撮像装置４００により出力信号に変換され、当該出力信号は、出力線４を介して、出力インタフェース４２８から出力される。
【００３０】
そして、出力された出力信号はＤＳＰ４２０により処理されて映像信号として画像メモリ４４０へ出力され、当該映像信号は、画像メモリ４４０に記録される。また、当該映像信号は、画像表示デバイス４３０へ出力され、当該画像表示デバイス４３０において画像が表示される。
【００３１】
ＤＳＰ４２０は、画像処理回路４２１と、カメラシステム制御部４２２とを含む。画像処理回路４２１は、固体撮像装置４００の出力信号に対してノイズ除去等の処理を行って映像信号を生成する。
【００３２】
カメラシステム制御部４２２は、固体撮像装置４００における画素の走査タイミング及びゲインの制御を行う。ＤＳＰ４２０は、例えば固体撮像装置４００の画素内で共有される画素間での特性差に関する補正を行う。
【００３３】
通信タイミング制御部（タイミングジェネレータ）４５０は、外部端子を介して入力されたマスタークロックＣＬＫ０およびデータＤＡＴＡを受け取り、種々の内部クロックを生成する。そして、通信タイミング制御部４５０は、生成した内部クロックを利用して、後述の水平走査回路５、垂直走査回路６、ノイズ除去回路３、及び出力インタフェース４２８などを制御する。
【００３４】
なお、本実施の形態において、後述の記憶回路２と出力インタフェース４２８との間に、アナログ／デジタル信号処理部（ＡＤ変換部）が備えられても良い。
【００３５】
さらに、図１に示すように、固体撮像装置４００は、画素回路１と、記憶回路２と、ノイズ除去回路３と、出力線４と、水平走査回路５と、垂直走査回路６とを備える。ここでは、信号を蓄積する記憶回路２を画素回路１の外部に設置する構成としているが、構成はこれに限らない。例えば、記憶回路２が画素回路１内に設けられていても良い。
【００３６】
画素回路１からは、基準信号と出力信号が出力される。記憶回路２は基準信号と出力信号を保持する。ノイズ除去回路３は記憶回路２に保持されている基準信号と出力信号との差分を出力する。この差分は水平走査回路５の出力に同期して出力線４に出力される。垂直走査回路６は画素回路１、記憶回路２にパルス（電圧）を印加する。すなわち、垂直走査回路６は、電圧を印加する電圧印加部である。
【００３７】
図２は、本発明の実施の形態に係る固体撮像装置４００における画素構成の一例を示す回路図である。
【００３８】
図２中の破線で囲まれる部分は画素単位である画素部２ａである。後述の半導体基板７０には、複数の画素部２ａが行列状に配置される。各画素部２ａは、入射光量に応じた信号である画素信号を出力する。
【００３９】
画素部２ａは、フォトダイオード１０と、転送ＭＯＳトランジスタ１１と、リセットＭＯＳトランジスタ１２と、出力ＭＯＳトランジスタ１３とで構成される。
【００４０】
画素部２ａにおいて、フォトダイオード１０のアノードは接地され、カソードは転送ＭＯＳトランジスタ１１のドレインに接続される。転送ＭＯＳトランジスタ１１のソースはリセットＭＯＳトランジスタ１２のソースと出力ＭＯＳトランジスタ１３のゲートに接続され、ゲートは端子２３に接続される。この領域はフローティングディフュージョン（以後ＦＤと呼ぶ）と呼ばれる拡散容量を形成する。
【００４１】
リセットＭＯＳトランジスタ１２のドレインは電源に接続され、ゲートは端子２２に接続される。出力ＭＯＳトランジスタ１３のドレインは電源に接続され、ソースは行選択ＭＯＳトランジスタ１４のドレインに接続される。
【００４２】
電流源２０は列信号線２１（図１および図２参照）に接続される。列信号線２１は、複数の画素部２ａの列毎に設けられる。行選択ＭＯＳトランジスタ１４は、ゲートは端子２４に接続され、導通しているときは出力ＭＯＳトランジスタ１３と電流源２０とでソースフォロアが形成される。
【００４３】
次に、図３Ａおよび図３Ｂを用いて、記憶回路２の内部構成について説明する。記憶回路２は、行列状に配置された複数の記憶部を含む。当該複数の記憶部は、記憶部３ａ、３ｂを含む。すなわち、記憶部３ａ、３ｂを含む複数の記憶部は、行列状に配置される。記憶部３ａ、３ｂは、前記列信号線２１毎に設けられる。記憶部３ａ、３ｂは、前記列信号線２１から転送される画素信号を記憶する。
【００４４】
図３Ａは、本発明の実施の形態に係る固体撮像装置４００における記憶回路２の内部の一部に対応する回路図である。具体的には、図３Ａは、記憶部３ａ、３ｂの回路図である。
【００４５】
図３Ｂは、記憶回路２に含まれる複数のトランジスタの概略断面図である。
【００４６】
図３Ａにおいて、列信号線２１は図２の列信号線２１である。記憶回路２は、記憶部３ａ、３ｂと、電流源３５と、読み出し列信号線３４とを含む。
【００４７】
記憶部３ａは、書き込みトランジスタ３１と、読み出しトランジスタ３３と、記憶トランジスタ３２とを含む。また、記憶部３ｂは、書き込みトランジスタ３６と、読み出しトランジスタ３８と、記憶トランジスタ３７とを含む。
【００４８】
書き込みトランジスタ３１、３６、読み出しトランジスタ３３、３８および記憶トランジスタ３２、３７は、ｎ型の電界効果トランジスタである。
【００４９】
書き込みトランジスタ３１、３６の各々は、前記複数の画素部２ａの各々から前記列信号線２１を介して前記画素信号を読み出すための第一トランジスタである。
なお、書き込みトランジスタ３１、３６、読み出しトランジスタ３３、３８および記憶トランジスタ３２、３７は、ｐ型の電界効果トランジスタであってもよい。
【００５０】
図３Ｂに示すように、半導体基板７０内には、ｐ型のウエル６１、６２が形成されている。なお、ウエル６１、６２の導電型は、ｎ型であってもよい。
【００５１】
ウエル６１、６２には、それぞれ、記憶部３ａ、３ｂが形成されている。すなわち、各記憶部はウエルに形成されている。半導体基板７０には、さらに、ウエルコンタクト６３、６４が形成されている。ウエルコンタクト６３、６４には、それぞれ、コンタクトプラグ６３ａ、６４ａが電気的に接続される。
【００５２】
ウエルコンタクト６３は、コンタクトプラグ６３ａを介して、ウエル６１に電圧を印加するために使用される。ウエルコンタクト６４は、コンタクトプラグ６４ａを介して、ウエル６２に電圧を印加するために使用される。
【００５３】
ウエル６１には、書き込みトランジスタ３１、記憶トランジスタ３２および図示しない読み出しトランジスタ３３が形成される。ウエル６２には、書き込みトランジスタ３６、記憶トランジスタ３７および図示しない読み出しトランジスタ３８が形成される。
【００５４】
書き込みトランジスタ３１は、ｎ型の拡散領域７１、７２と、ゲート電極７３とを含む。拡散領域７１、７２の各々は、書き込みトランジスタ３１のソースまたはドレインである。なお、ウエル６１、６２の導電型がｎ型である場合、拡散領域７１、７２の導電型は、ｐ型であってもよい。拡散領域７１、７２の各々と、ウエル６１とは接合される。
【００５５】
なお、書き込みトランジスタ３６および記憶トランジスタ３２、３７の構成は、書き込みトランジスタ３１と同様な構成である。以下においては書き込みトランジスタ３１のゲート電極７３を、単に、書き込みトランジスタ３１のゲートともいう。
【００５６】
詳細は後述するが、記憶トランジスタ３２、３７の各々は、前記画素信号を記憶する。記憶トランジスタ３２、３７は本発明における記憶容量に相当する。書き込みトランジスタ３１のソースまたはドレインは、前記記憶容量としての記憶トランジスタ３２のゲートに接続される。すなわち、書き込みトランジスタ３１のソース又はドレインである、第一導電型とは異なる第二導電型（ｎ型）の拡散領域は前記記憶容量に接続される。
【００５７】
記憶トランジスタ３２は、読み出しトランジスタ３３と電流源３５とでソースフォロアを形成する。また、記憶トランジスタ３７は、読み出しトランジスタ３８と電流源３５とでソースフォロアを形成する。
【００５８】
書き込みトランジスタ３１、３６のゲートは、それぞれ、端子４０、４２に接続される。また、読み出しトランジスタ３３、３８のゲートは、それぞれ、端子４１、４３に接続される。
【００５９】
また、書き込みトランジスタ３１に対応するウエル６１は、ウエルコンタクト６３およびコンタクトプラグ６３ａを介して、端子５０に電気的に接続される。また、書き込みトランジスタ３６に対応するウエル６２は、ウエルコンタクト６４およびコンタクトプラグ６４ａを介して、端子５１に電気的に接続される。
【００６０】
すなわち、記憶部３ａにおいて、読み出しトランジスタ３３及び記憶トランジスタ３２に対応するウエル６１は、端子５０に電気的に接続される。また、記憶部３ｂにおいて、読み出しトランジスタ３８及び記憶トランジスタ３７に対応するウエル６２は、端子５１に電気的に接続される。
【００６１】
なお、図３Ｂに示すように、前記半導体基板７０内には、第一絶縁分離部６０および第二絶縁分離部６５が形成される。第一絶縁分離部６０および第二絶縁分離部６５の詳細については後述する。
【００６２】
また、詳細は後述するが、記憶トランジスタ３２、３７の各々は、前記画素信号を記憶する。
【００６３】
次に、画素回路１から記憶回路２までの信号出力動作について説明する。画素部２ａに入射する光は、フォトダイオード１０で光電変換され、変換により生成された電荷は、所定の期間、フォトダイオード１０に蓄積される。初めに基準信号を読み出すために、リセットＭＯＳトランジスタをＯＮ状態とし、ＦＤをリセットする。行選択ＭＯＳトランジスタ１４をＯＮ状態とすることで、基準信号を列信号線２１に伝達する。列信号線２１を伝達する基準信号は、図１の記憶回路２に入力される。
【００６４】
列信号線２１から記憶回路２に基準信号が入力された状態で、書き込みトランジスタ３１をＯＮ状態とする。書き込みトランジスタ３１が導通することで列信号線２１の基準信号は記憶トランジスタ３２のゲートに導かれ、記憶トランジスタ３２のゲート容量に保持される。この基準信号を読み出す場合は、読み出しトランジスタ３３をＯＮ状態とすることで、記憶トランジスタ３２のゲート容量に蓄積された基準信号に応じた信号を読み出し列信号線３４から出力する。
【００６５】
続いて、上記リセット動作の後に、転送ＭＯＳトランジスタ１１をＯＮ状態とすることにより、フォトダイオード１０に蓄積されている電荷をＦＤに転送する。ＦＤにおいて、転送された電荷は電圧信号に変換され、当該電圧信号は、出力ＭＯＳトランジスタ１３のゲートに印加される。このとき、行選択ＭＯＳトランジスタ１４をＯＮ状態とすることで、出力信号を列信号線２１に伝達する。出力信号は、列信号線２１を介して、図１の記憶回路２に入力される。
【００６６】
列信号線２１から記憶回路２に出力信号が入力された状態で、書き込みトランジスタ３６をＯＮ状態とする。書き込みトランジスタ３６が導通することで、列信号線２１の出力信号は記憶トランジスタ３７のゲートに導かれ、記憶トランジスタ３７のゲート容量に保持される。この出力信号を読み出す場合は、読み出しトランジスタ３８をＯＮ状態とすることで、記憶トランジスタ３７のゲート容量に蓄積された出力信号に応じた信号を読み出し列信号線３４から出力する。
【００６７】
読み出し列信号線３４から出力される基準信号及び出力信号は、水平走査回路５によって任意の列が選択され、ノイズ除去回路３で差分演算を行った後、出力線４から出力される。この水平走査回路５の駆動周波数は限られており、瞬時に全画素分の出力信号を出力線４に送ることはできないため、記憶トランジスタ３７のゲート容量には最大で数百ｍｓｅｃもの期間、信号を蓄積する必要がある。
【００６８】
以下においては、記憶トランジスタのゲート容量に信号を蓄積する期間を、蓄積期間または記憶期間ともいう。
【００６９】
このゲート容量に接続するノード（ソース又はドレイン）、例えば、記憶トランジスタ３７のゲート電極に接続されるノードで蓄積期間内にリーク電流が発生した場合、記憶トランジスタ３７のゲート容量に蓄積されている信号にノイズが混入してしまうために、このノードでのリーク電流を抑制する必要がある。
【００７０】
図４は、本発明の実施の形態に係る固体撮像装置４００における主要な信号の時間変化を示すタイミングチャートである。
【００７１】
図４には、垂直走査回路６から図２及び図３Ａ中の端子２２、２３、２４、４０、４１、４２、４３、５０、５１に印加される制御信号が示されている。制御信号は、印加される端子の符号にＳを付した名称で表わされている。例えば、端子２２に印加される信号は、信号Ｓ２２と表される。
【００７２】
また、信号Ｓ４０は、端子４０に印加される書き込みトランジスタ３１のゲートに入力される信号である。信号Ｓ４２は、端子４２に印加される書き込みトランジスタ３６のゲートに入力される信号である。信号Ｓ４１は、端子４１に印加される読み出しトランジスタ３３のゲートに入力される信号である。信号Ｓ４３は、端子４３に印加される読み出しトランジスタ３８のゲートに入力される信号である。
【００７３】
信号Ｓ５０は、端子５０に印加される書き込みトランジスタ３１に対応するウエル６１に入力される信号である。信号Ｓ５１は、端子５１に印加される書き込みトランジスタ３６に対応するウエル６２に入力される信号である。
【００７４】
次に、本実施の形態に係る固体撮像装置４００の記憶回路２の動作について、図３Ａおよび図４を参照しながら説明する。以下の説明において、信号または信号線の２値的な高電圧状態および低電圧状態を、それぞれ、「Ｈレベル」および「Ｌレベル」とも称する。
【００７５】
図４中の時点ｔ３〜ｔ４において、画素部２ａから列信号線２１に基準信号Ｖｒｅｆが出力される。このとき、信号Ｓ４０、信号Ｓ４１がＨレベルになることで、垂直走査回路６は、書き込みトランジスタ３１、読み出しトランジスタ３３の各ゲートにＨレベルのパルス信号を与えて、書き込みトランジスタ３１、読み出しトランジスタ３３を導通させる。
【００７６】
書き込みトランジスタ３１が導通されることで、列信号線２１の基準信号Ｖｒｅｆは記憶トランジスタ３２のゲートに導かれ、記憶トランジスタ３２のゲート容量に保持される。このとき、読み出しトランジスタ３３も導通されているため、記憶トランジスタ３２、読み出しトランジスタ３３、電流源３５で構成されるソースフォロアも動作する。このため、後述する時点ｔ９では、記憶トランジスタ３２のゲート容量に蓄積された基準信号Ｖｒｅｆに応じた出力信号が、読み出し列信号線３４に出力される。
【００７７】
このように、書き込みトランジスタ３１が導通するとき、読み出しトランジスタ３３も導通しているため、記憶トランジスタ３２及び読み出しトランジスタ３３は電流源３５とともにソースフォロア、つまりアンプとして動作する。したがって、記憶トランジスタ３２のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線３４に出力することができる。
【００７８】
また、記憶部３ａに電気信号（画素信号）を保持するとき、記憶トランジスタ３２及び読み出しトランジスタ３３は、記憶部３ａに保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、記憶部３ａに電気信号（画素信号）を保持するとき、記憶部３ａに保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。
【００７９】
時点ｔ７〜ｔ８において、画素部２ａから列信号線２１に出力信号Ｖ１が出力される。このとき、信号Ｓ４２、信号Ｓ４３がＨレベルになることで、垂直走査回路６は、書き込みトランジスタ３６、読み出しトランジスタ３８の各ゲートにＨレベルのパルス信号を与えて、書き込みトランジスタ３６、読み出しトランジスタ３８を導通させる。
【００８０】
書き込みトランジスタ３６が導通されることで、列信号線２１の出力信号Ｖ１は記憶トランジスタ３７のゲートに導かれ、記憶トランジスタ３７のゲート容量に保持される。このとき、読み出しトランジスタ３８も導通されているため、記憶トランジスタ３７、読み出しトランジスタ３８、電流源３５で構成されるソースフォロアも動作する。このため、後述する時点ｔ１０では、記憶トランジスタ３７のゲート容量に蓄積された出力信号Ｖ１に応じた信号が、読み出し列信号線３４に出力される。
【００８１】
このように、書き込みトランジスタ３６が導通するとき、読み出しトランジスタ３８も導通しているため、記憶トランジスタ３７及び読み出しトランジスタ３８は電流源３５とともにソースフォロア、つまりアンプとして動作する。したがって、記憶トランジスタ３７のゲート容量に蓄積された電気信号に応じた出力信号を増幅して効率よく読み出し列信号線３４に出力することができる。
【００８２】
また、記憶部３ｂに電気信号（画素信号）を保持するとき、記憶トランジスタ３７及び読み出しトランジスタ３８は、記憶部３ｂに保持されている電気信号を読み出すときと同様に導通状態にされる。つまり、記憶部３ｂに電気信号を保持するとき、記憶部３ｂに保持されている電気信号を読み出すときの状態と同じ状態になるので、保持している信号値を正確に保持し読み出すことができる。
【００８３】
時点ｔ９では、信号Ｓ４１はＨレベルとなり、読み出しトランジスタ３３が導通されて基準信号Ｖｒｅｆに応じた出力信号が、読み出し列信号線３４に出力される。
【００８４】
時点ｔ１０では信号Ｓ４３はＨレベルとなり、読み出しトランジスタ３８が導通されて出力信号Ｖ１に応じた出力信号が、読み出し列信号線３４に出力される。
【００８５】
ここで、時点ｔ３から時点ｔ９の期間には、前述のゲート容量に、基準信号Ｖｒｅｆが蓄積されており、時点ｔ７から時点ｔ１０の期間には出力信号Ｖ１が蓄積されている。先に述べたように、この蓄積期間は、水平走査回路５の駆動周波数が限られるため、最大で数百ｍｓｅｃに及ぶ。
【００８６】
この長時間の蓄積期間中に、ゲート容量に接続するノード（ソース又はドレイン）、例えば、記憶トランジスタ３７のゲート電極に接続されるノードにおいて、蓄積期間内にリーク電流が発生した場合、記憶トランジスタ３７のゲート容量に蓄積されている信号にノイズが混入してしまう。そのため、記憶トランジスタ３７のゲート電極に接続されるノードでのリーク電流を抑制する必要がある。
【００８７】
リーク電流としては、接合リーク電流、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）、界面リークなどが挙げられる。特に、メモリに微細トランジスタを使用する場合には、パンチスルーを防ぐためにウエルの不純物濃度を高くする必要がある。この場合、書き込みトランジスタのソース又はドレインとウエルとのｐｎ接合部での電界強度が増加してしまい、ｐｎ接合部の電界強度に起因して発生する接合リーク電流が増加してしまう。
【００８８】
この書き込みトランジスタのソース又はドレインとウエルとのｐｎ接合部での電界強度を緩和するために、以下の処理を行う。
【００８９】
具体的には、垂直走査回路６が、蓄積期間中に、端子５０、５１等を用いて、書き込みトランジスタ（例えば、書き込みトランジスタ３１）が形成されているウエル（例えば、ウエル６１）に所定電圧を印加する。言い換えれば、前記電圧印加部としての垂直走査回路６は、前記記憶部に画素信号を記憶させるための記憶期間（蓄積期間）中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する。
【００９０】
ここで、例えば、当該ウエルの導電型がｎ型であり、拡散領域の導電型がｐ型であるとする。この場合、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するために、前記所定電圧は、Ｈレベルの電圧である。
【００９１】
これにより、電圧が印加された書き込みトランジスタにおけるｐｎ接合部での電界強度を低減することができる。これにより、ｐｎ接合部で発生するリーク電流の量を抑制することができる。すなわち、書き込みトランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。
【００９２】
例えば、垂直走査回路６は、時点ｔ３から時点ｔ９の期間には信号Ｓ５０をＨレベルとし、時点ｔ７から時点ｔ１０の期間には信号Ｓ５１をＨレベルとする。
【００９３】
なお、ウエルへの電圧印加による読み出し動作への影響を避けるために、図４に示すように、信号Ｓ５０、Ｓ５１の印加開始時点は書き込みパルスの印加終了時点からタイムラグを設けても良い。当該書き込みパルスは、信号Ｓ４０、Ｓ４２のＨレベルの部分である。
【００９４】
ウエルへの電圧印加の終了時点において、蓄積信号にカップリングなどによるノイズが混入してしまうが、書き込みトランジスタのソース又はドレインとウエルとのｐｎ接合部の接合容量を小さくすることでノイズを低減することができる。また、同様にウエル電圧駆動がなされたリファレンス信号との差分演算を行うことによっても、ノイズを低減することができる。
【００９５】
ここで、端子５０、５１にそれぞれ印加する信号Ｓ５０、Ｓ５１の電圧は、ソース又はドレインとウエルとのｐｎ接合部に逆バイアスが印加される電圧であることが好ましい。当該ｐｎ接合部に順バイアスを印加した場合には電流が流れてしまうため、蓄積している信号が破壊されてしまう。
【００９６】
そこで、本実施の形態では、垂直走査回路６は、蓄積期間中に、書き込みトランジスタ３１のソース又はドレインと、ウエル６１との接合部（ｐｎ接合部）に逆バイアスを印加する。また、垂直走査回路６は、蓄積期間中に、書き込みトランジスタ３６のソース又はドレインと、ウエル６２との接合部（ｐｎ接合部）に逆バイアスを印加する。
【００９７】
具体的には、垂直走査回路６は、蓄積期間中に、書き込みトランジスタ３１のソース又はドレインと、ウエル６１との接合部に逆バイアスを印加するための電圧を有する信号Ｓ５０を、端子５０へ供給する。
【００９８】
また、垂直走査回路６は、蓄積期間中に、書き込みトランジスタ３６のソース又はドレインと、ウエル６２との接合部に逆バイアスを印加するための電圧を有する信号Ｓ５１を、端子５１へ供給する。
【００９９】
すなわち、前記電圧印加部としての垂直走査回路６は、前記記憶期間（蓄積期間）中に、前記ウエル６１と前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエル６１に印加する。拡散領域は、例えば、拡散領域７１または拡散領域７２である。当該接合部に逆バイアスを印加するための当該所定電圧は、前述した、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧である。
【０１００】
これにより、ウエル６１と前記拡散領域との接合部において発生するリーク電流の量を抑制することができる。すなわち、拡散領域としてのソースまたはドレインを有する書き込みトランジスタを含む記憶部で発生するリーク電流の量を抑制することができる。
【０１０１】
また、仮に、信号の読み出し期間中において、記憶部が形成されているウエルに所定電圧が印加されたとする。読み出し期間とは、記憶部から画素信号を読み出す処理が行われる期間である。この場合、記憶部に含まれる読み出しトランジスタおよび記憶トランジスタのオン電流が変動してしまう等の不具合が生じてしまう。
【０１０２】
そのため、読み出し期間中において、記憶部が形成されているウエルに接地電圧が印加されることが好ましい。なお、当該ウエルの導電型がｎ型である場合は、読み出し期間中において、当該ウエルに電源電圧が印加されることが好ましい。
【０１０３】
具体的には、前記電圧印加部としての垂直走査回路６は、端子５０、５１等を用いて、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する。すなわち、記憶部が形成されているウエルには、読み出し期間中に接地電圧又は電源電圧が印加される。
【０１０４】
なお、ｐ型のウエルに対しては上述のように読出し期間中において、接地電圧が印加される。一方、ｎ型のウエルに対しては、読出し期間中において、電源電圧が印加されることになる。
【０１０５】
ここで、記憶部が、記憶部３ａであるとする。この場合、垂直走査回路６は、前記記憶部３ａから画素信号を読み出すための読み出し期間中に、当該記憶部３ａが形成されているウエル６１に接地電圧を印加する。すなわち、ウエル６１には、読み出し期間中に接地電圧が印加される。
【０１０６】
これにより、記憶部に含まれる読み出しトランジスタおよび記憶トランジスタのオン電流の変動を防止することができる。
【０１０７】
図５は、本発明の実施の形態に係る固体撮像装置４００における記憶回路２の概略構成を示す図である。図５に示すように、記憶回路２に含まれる複数の記憶部は複数のブロックＢＫに分割されている。これにより、記憶回路２は、記憶部に含まれるトランジスタに対応するウエルに印加する電圧をブロックＢＫ毎に調整することができる。
【０１０８】
ここで、ウエルの構成について詳細に説明する。
【０１０９】
半導体基板７０内にはｐ型のウエルが形成される。すなわち、前記半導体基板７０内には、第一導電型（ｐ型）のウエルが形成される。なお、半導体基板７０内に形成されるウエルはｎ型であってもよい。
【０１１０】
半導体基板７０内に形成されるウエルは、前記ブロックＢＫ毎に電気的に分離される。すなわち、半導体基板７０内に形成されるウエルは、複数のウエルに分離される。分離された複数のウエルのうちの２つは、例えば、図３Ｂのウエル６１，６２である。
【０１１１】
半導体基板７０内に形成されるウエルは、例えば、図３Ｂの第二絶縁分離部６５によって電気的および物理的に分離される。分離されたウエル６１、６２は、それぞれ、隣り合う２つのブロックＢＫに対応する。
【０１１２】
このため、ブロックＢＫの動作期間に応じてウエルに印加する電圧を容易に調整することができる。具体的には、垂直走査回路６は、ブロックＢＫに対応する複数の記憶部が蓄積期間中である、当該ブロックＢＫに対応するウエル（例えば、ウエル６１）に前述の所定電圧を印加する。また、垂直走査回路６は、ブロックＢＫに対応する複数の記憶部が読み出し期間中である、当該ブロックＢＫに対応するウエル（例えば、ウエル６２）に接地電圧を印加する。
【０１１３】
なお、当該ウエルの導電型がｎ型である場合、垂直走査回路６は、ブロックＢＫに対応する複数の記憶部が読み出し期間中である、当該ブロックＢＫに対応するウエルに電源電圧を印加する。
【０１１４】
すなわち、電圧印加部としての垂直走査回路６は、各前記ブロックＢＫに対応する分離されたウエルに、該ブロックＢＫの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する。これにより、各前記ブロックＢＫに対応する分離されたウエルには、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかが印加される。このように、垂直走査回路６は、ウエルに印加する電圧を切り替える。すなわち、異なる各ブロックＢＫに対応するウエルに、異なる電圧を印加できる。
【０１１５】
なお、半導体基板７０内に形成されるウエル全体に電圧を印加する場合、当該ウエルの容量及び抵抗が高いために高速にウエルを駆動することは難しい。このため、前述のように、半導体基板７０内に形成されるウエルをブロックＢＫ毎に電気的に分離することにより、ウエルの容量及び抵抗を極力小さくすることができる。その結果、分離された各ウエルを高速に駆動することができる。
【０１１６】
さらに、図５に示すように、分割された各前記ブロックＢＫは、前記複数の記憶部の行単位で設定される。これにより、ブロックＢＫを、行単位以外の単位で設定する構成よりも、さらなる効果を得ることができる。
【０１１７】
具体的には、上述のように、固体撮像装置４００の垂直走査回路６は、記憶部からの画素信号の読み出し動作は、複数の記憶部の行毎に行っている。すなわち、前記固体撮像装置４００は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う。
【０１１８】
そのため、ブロックＢＫを、前記複数の記憶部の行単位で設定する、すなわち、ブロックＢＫを行毎に分割することにより、信号を蓄積している記憶部に対応するウエルの電圧と、信号を読み出している記憶部のウエルの電圧とを容易に切り分けることができる。
【０１１９】
前述したように、蓄積期間中のブロックＢＫに対応するウエルには所定電圧が印加され、読み出し期間中のブロックＢＫに対応するウエルには接地電圧が印加される。この場合、図３Ａに示す記憶部３ａと記憶部３ｂは異なるブロックＢＫに属する（対応する）。そのため、独立してウエルに印加する電圧を調整することができる。
【０１２０】
なお、ブロックＢＫの設定単位は、行単位に限定されず、例えば、隣接する複数の記憶部単位であってもよい。
【０１２１】
ここで、蓄積期間中にウエルに所定電圧が印加されていても、当該ウエルに対応する記憶部のトランジスタは動作していない。そのため、ブロックＢＫ毎の記憶部に含まれる、書き込みトランジスタ、読み出しトランジスタおよび記憶トランジスタの各々に対応するウエルに印加する電圧は全て同じに設定されてもよい。
【０１２２】
次に、ウエルおよびトランジスタの電気的な分離構造について図３Ｂを用いて詳細に説明する。
【０１２３】
記憶部３ａに含まれる書き込みトランジスタ３１、読み出しトランジスタ３３および記憶トランジスタ３２の各々は、第一絶縁分離部６０によって電気的に分離されている。また、記憶部３ｂに含まれる書き込みトランジスタ３６、読み出しトランジスタ３８および記憶トランジスタ３７の各々は、第一絶縁分離部６０によって電気的に分離されている。これらのトランジスタは、ウエル６１、または、ウエル６２に形成されている。すなわち、記憶回路２に含まれる前記複数の記憶部の各々は、少なくとも二つのトランジスタを有し、前記少なくとも二つのトランジスタの各々は第一絶縁分離部６０によって電気的に分離される。
【０１２４】
第一絶縁分離部６０は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）という素子分離技術を用いて形成される。なお、図３Ｂには、便宜上、読み出しトランジスタ３３、３８は図示していない。
【０１２５】
また、前述したように、半導体基板７０には、半導体基板７０内に形成されるウエルが、第二絶縁分離部６５によって電気的および物理的に分離されたウエル６１、６２が形成される。ウエル６１、６２は、それぞれ、隣り合う２つのブロックＢＫに対応する。
【０１２６】
すなわち、図５の複数のブロックＢＫには、第二絶縁分離部６５によって半導体基板７０内に形成されるウエルが電気的に分離された複数のウエルがそれぞれ対応づけられる。
【０１２７】
ここで、半導体基板７０において、第二絶縁分離部６５は第一絶縁分離部６０よりも深い位置まで形成されている。すなわち、前記半導体基板７０において、前記第二絶縁分離部６５の下端は、前記第一絶縁分離部６０の下端よりも深い位置にある。
【０１２８】
また、半導体基板７０において、第二絶縁分離部６５は、ウエル６１、６２よりも深い位置まで形成されている。すなわち、前記半導体基板７０において、前記第二絶縁分離部６５の下端は、分離された前記ウエル６１、６２の下端よりも深い位置にある。
【０１２９】
第二絶縁分離部６５は、例えば、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）という素子分離技術を用いて形成される。
【０１３０】
このように、半導体基板７０において、深い位置まで形成された第二絶縁分離部６５によって各ブロックＢＫに対応するウエルを電気的に分離することができる。そのため、ブロック毎に独立してウエルに印加する電圧を調整することができる。
【０１３１】
図３Ｂでは、一例として、ウエル６１とウエル６２とが電気的に分離されている。この場合、拡散層を用いた分離構造よりも分離部の占有面積を小さくすることができる。そのため、チップコストの増加を抑えることもできる。
【０１３２】
このように、本実施の形態に係る固体撮像装置４００の記憶回路２において、記憶トランジスタ３２、３７は、保持容量（記憶容量）としての役割と、アンプ（増幅用のトランジスタ）としての役割の双方を担う。そのため、保持容量とアンプとを独立に備えていた従来技術における固体撮像装置と比較して、回路面積を縮小することを可能にし、且つ、接合リーク電流を抑制することを可能にする。
【０１３３】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０１３４】
例えば、本発明において使用される各トランジスタは、ｐ型、ｎ型のいずれであってもよい。
【０１３５】
また、記憶容量はトランジスタに限らず、その他の素子により構成されたものであってもよい。
【０１３６】
また、本発明に係る固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像装置を備えたムービーカメラも本発明に含まれる。
【０１３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３８】
本発明の固体撮像装置は、監視カメラ、ネットワークカメラ、車載カメラ、デジタルカメラ、携帯電話などに利用可能であり、これらの機器の撮像画像の画質向上を実現可能とする。
【符号の説明】
【０１３９】
１ 画素回路
２ａ 画素部
２ 記憶回路
３ａ、３ｂ 記憶部
３ ノイズ除去回路
５ 水平走査回路
６ 垂直走査回路
２０、３５ 電流源
２１ 列信号線
３１、３６ 書き込みトランジスタ
３２、３７ 記憶トランジスタ
３３、３８ 読み出しトランジスタ
３４ 読み出し列信号線
６０ 第一絶縁分離部
６５ 第二絶縁分離部
７０ 半導体基板
２００、４００ 固体撮像装置
１０００ カメラ
【特許請求の範囲】
【請求項１】
半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、
前記複数の画素部の列毎に設けられた列信号線と、
前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、
電圧を印加する電圧印加部とを備え、
前記半導体基板内には、第一導電型のウエルが形成され、
前記複数の記憶部の各々は、
前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、
前記画素信号を記憶するための記憶容量とを有し、
前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、
前記ウエルと前記拡散領域とは接合され、
前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する
固体撮像装置。
【請求項２】
前記電圧印加部は、前記記憶期間中に、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエルに印加する
請求項１に記載の固体撮像装置。
【請求項３】
前記電圧印加部は、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する
請求項１または２に記載の固体撮像装置。
【請求項４】
前記複数の記憶部は複数のブロックに分割され、
前記ウエルは、前記ブロック毎に電気的に分離され、
前記電圧印加部は、各前記ブロックに対応する分離されたウエルに、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記複数の記憶部は行列状に配置され、
分割された各前記ブロックは、前記複数の記憶部の行単位で設定され、
前記固体撮像装置は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う
請求項４に記載の固体撮像装置。
【請求項６】
前記半導体基板内には、第一絶縁分離部および第二絶縁分離部が形成され、
前記複数の記憶部の各々は、前記第一トランジスタを含む少なくとも二つのトランジスタを有し、
前記少なくとも二つのトランジスタの各々は前記第一絶縁分離部によって電気的に分離され、
前記複数のブロックには、前記第二絶縁分離部によって前記ウエルが電気的に分離された複数のウエルがそれぞれ対応づけられ、
前記半導体基板において、前記第二絶縁分離部の下端は、前記第一絶縁分離部の下端よりも深い位置にあり、
前記半導体基板において、前記第二絶縁分離部の下端は、分離された前記ウエルの下端よりも深い位置にある
請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項１】
半導体基板に行列状に配置され、入射光量に応じた信号である画素信号を出力する複数の画素部と、
前記複数の画素部の列毎に設けられた列信号線と、
前記列信号線毎に設けられ、前記列信号線から転送される画素信号を記憶する複数の記憶部と、
電圧を印加する電圧印加部とを備え、
前記半導体基板内には、第一導電型のウエルが形成され、
前記複数の記憶部の各々は、
前記ウエルに形成され、前記複数の画素部の各々から前記列信号線を介して前記画素信号を読み出すための第一トランジスタと、
前記画素信号を記憶するための記憶容量とを有し、
前記第一トランジスタのソース又はドレインである、前記第一導電型とは異なる第二導電型の拡散領域は前記記憶容量に接続され、
前記ウエルと前記拡散領域とは接合され、
前記電圧印加部は、前記記憶部に画素信号を記憶させるための記憶期間中に、前記ウエルと前記拡散領域との接合部の電界強度を低減させる所定電圧を、前記ウエルに印加する
固体撮像装置。
【請求項２】
前記電圧印加部は、前記記憶期間中に、前記ウエルと前記拡散領域との接合部に逆バイアスを印加するための前記所定電圧を、前記ウエルに印加する
請求項１に記載の固体撮像装置。
【請求項３】
前記電圧印加部は、前記記憶部から画素信号を読み出すための読み出し期間中に、接地電圧又は電源電圧を前記ウエルに印加する
請求項１または２に記載の固体撮像装置。
【請求項４】
前記複数の記憶部は複数のブロックに分割され、
前記ウエルは、前記ブロック毎に電気的に分離され、
前記電圧印加部は、各前記ブロックに対応する分離されたウエルに、該ブロックの動作期間に応じて、前記所定電圧、接地電圧および電源電圧のいずれかを印加する
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記複数の記憶部は行列状に配置され、
分割された各前記ブロックは、前記複数の記憶部の行単位で設定され、
前記固体撮像装置は、前記複数の記憶部の行単位で、画素信号を読み出す処理を行う
請求項４に記載の固体撮像装置。
【請求項６】
前記半導体基板内には、第一絶縁分離部および第二絶縁分離部が形成され、
前記複数の記憶部の各々は、前記第一トランジスタを含む少なくとも二つのトランジスタを有し、
前記少なくとも二つのトランジスタの各々は前記第一絶縁分離部によって電気的に分離され、
前記複数のブロックには、前記第二絶縁分離部によって前記ウエルが電気的に分離された複数のウエルがそれぞれ対応づけられ、
前記半導体基板において、前記第二絶縁分離部の下端は、前記第一絶縁分離部の下端よりも深い位置にあり、
前記半導体基板において、前記第二絶縁分離部の下端は、分離された前記ウエルの下端よりも深い位置にある
請求項１〜５のいずれか１項に記載の固体撮像装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−５９０１０（Ｐ２０１３−５９０１０Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９７６６０（Ｐ２０１１−１９７６６０）
【出願日】平成２３年９月９日（２０１１．９．９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月９日（２０１１．９．９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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