圧電発振回路
【課題】簡単な回路構成により負性抵抗を増加して起動特性を改善した圧電発振回路を提供する。
【解決手段】この圧電発振回路５０は、発振の立ち上がり時間を早める高速起動回路５と、圧電発振回路５０を構成する共振回路２０上に接続されたコンデンサＣ１（容量素子）を電気的に断接するＰＭＯＳトランジスタ（断接手段）６と、を備えて構成されている。尚、共振回路２０は、圧電振動子接続端子Ｘ１、Ｘ２に接続された圧電振動子と、圧電振動子接続端子Ｘ１、Ｘ２とグランドＧ間に接続されたコンデンサＣ１、Ｃ２と、ＰＭＯＳトランジスタ６のドレインと電源Ｖｃｃ間に接続されたコンデンサＣ３と、抵抗Ｒと、発振段トランジスタＴｒ１と、を備えている。
【解決手段】この圧電発振回路５０は、発振の立ち上がり時間を早める高速起動回路５と、圧電発振回路５０を構成する共振回路２０上に接続されたコンデンサＣ１（容量素子）を電気的に断接するＰＭＯＳトランジスタ（断接手段）６と、を備えて構成されている。尚、共振回路２０は、圧電振動子接続端子Ｘ１、Ｘ２に接続された圧電振動子と、圧電振動子接続端子Ｘ１、Ｘ２とグランドＧ間に接続されたコンデンサＣ１、Ｃ２と、ＰＭＯＳトランジスタ６のドレインと電源Ｖｃｃ間に接続されたコンデンサＣ３と、抵抗Ｒと、発振段トランジスタＴｒ１と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電発振回路に関し、さらに詳しくは、起動時の発振立ち上がり特性を改善する回路構成に関するものである。
【背景技術】
【０００２】
携帯電話は長時間の連続使用が可能なように基準発振源として使用している水晶発振器を間欠的に動作させて低消費電力化を図っている。このように間欠動作させる水晶発振器にあっては、駆動開始から所望の出力信号を発振するまでに要する起動時間が短時間であることが望まれている。
起動時間を短縮化する従来技術として特許文献１には、圧電振動子と、増幅回路と、高速起動用回路とを備え、高速起動用回路がＮＰＮ型トランジスタを電源電圧Ｖｃｃラインと圧電振動子の一端の間に順方向接続し、電源電圧ＶｃｃラインとＮＰＮ型トランジスタのベースとの間に容量を挿入接続した構成であり、電源電圧Ｖｃｃ投入後、所定時間ＮＰＮ型トランジスタを介して電源電圧Ｖｃｃラインから圧電振動子に起動促進用電圧を印加する圧電発振器について開示されている。
【特許文献１】ＷＯ０２／００７３０２
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、最近は水晶発振器の低電圧化が進み、特許文献１に開示されている従来技術では充分な効果が得られないといった問題がある。
また、圧電振動子の多種多様化（小型化、高周波化）が進むにつれて、圧電振動子の構造等により、等価抵抗が高くなるものも出てきた。等価抵抗の増加は、発振回路の負性抵抗を下げることになるため、高速起動の妨げになってしまう。このようなことから従来の高速起動回路だけでは要求を満たすことができない場合があり、更に高速化する方法が求められている。
【０００４】
即ち、従来技術によれば発振回路に十分電流を流して、十分な負性抵抗を得ることにより起動を早めることができるが、低消費、低電圧化の流れの中で発振回路の電流は必要最小限まで軽減した設計が求められ、発振回路自身で起動を早めるのは困難となってきている。そこで何らかの補助機能が必要となってくる。
本発明は、かかる課題に鑑み、従来の起動時間を短縮化する技術に加えて、負性抵抗を増加させる他の手段として、発振回路の回路容量を減少させるためにスイッチ手段を備え、電源起動時の所定時間だけスイッチ手段により回路容量を切り離すことにより、簡単な回路構成で負性抵抗を増加して起動特性を改善した圧電発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明はかかる課題を解決するために、発振の立ち上がり時間を早める高速起動回路を備えた圧電発振回路であって、前記高速起動回路は、該圧電発振回路の発振ループ中の容量素子を電気的に断接する断接手段を備え、前記断接手段は、該圧電発振回路の電源立ち上げ時の所定時間だけ、前記容量素子を前記圧電発振回路から電気的に切り離すことにより、該圧電発振回路の負性抵抗を増加させることを特徴とする。
本発明の高速起動回路は、圧電発振回路を構成する容量を減少させるための断接手段を備えている。その断接手段を駆動するタイミングは、圧電発振回路の電源立ち上げ時の所定時間だけ動作させて、その間、圧電発振回路に接続された容量素子を回路から切り離し、それ以降は回路に接続するように動作するものである。これにより、発振回路が立ち上がる所定時間、発振回路の負性抵抗が増加して起動時間を高速化することができる。尚、断接手段により容量素子を切り離した場合、回路に容量が全くなくなってしまうと発振回路が構成されず発振不能となるが、実際には振動子接続パッドなどの微小な寄生容量が存在するために発振が停止することはない。
【０００６】
また、前記圧電発振回路が圧電振動子の両端と接地間に容量素子を夫々接続し、前記断接手段を前記容量素子の何れか一方に備えたことを特徴とする。
圧電振動子の両端に容量素子を夫々接続した圧電発振回路では、負性抵抗に寄与する容量素子は２つ存在する。負性抵抗はこの容量素子の積に反比例して増加するので、２つの容量素子の何れか一方に断接手段を備えて容量素子を切り離して負性抵抗を増加させることができる。これにより、少ない回路構成により負性抵抗を増加させることができる。
【０００７】
また、前記断接手段を各容量素子に夫々個別に備えたことを特徴とする。
圧電振動子の両端に容量素子を夫々接続した圧電発振回路では、負性抵抗に寄与する容量素子は２つ存在する。負性抵抗はこの容量素子の積に反比例して増加するので、２つの容量素子に断接手段を備えて回路から切り離すことにより、それぞれ微小な寄生容量分のみで回路が構成され、更に大きな負性抵抗を得ることができる。
【０００８】
また、前記断接手段を前記圧電振動子と前記容量素子により構成される直列回路上に備えたことを特徴とする。
圧電振動子と容量素子とが直列接続された構成の圧電発振回路において容量素子を切り離す場合は、この直列回路上のどこかに断接手段を備えればよい。これにより、断接手段の設置場所を限定することなく、設計の自由度を拡げることができる。
【０００９】
また、前記各容量素子のそれぞれの一端を互いに接続し、その接続点と接地との間に前記断接手段を備えたことを特徴とする。
理想的には２つの容量素子を同時に回路から切り離すことが必要である。しかし、各容量素子ごとに断接手段を設けると部品点数が増加する。そこで本発明では、各容量素子の接続点と接地側との間に断接手段を備えるものである。これにより、二つの容量素子の切り離しを１個の断接手段で兼用し、部品点数を削減することができる。
【００１０】
また、前記断接手段は、ＰＭＯＳ又はＮＭＯＳトランジスタであることを特徴とする。
ＭＯＳトランジスタは、ゲート端子に電圧を供給するだけで、ソースとドレイン間のインピーダンスが変化してスイッチの機能を果たす。また、ゲート電圧の極性に応じてＰＭＯＳ又はＮＭＯＳを使い分けることにより、位相を合わせることができる。これにより、断接制御を電圧により容易に行うことができる。
【００１１】
また、前記所定時間は、少なくとも前記圧電発振回路の発振が安定するまでの時間以内であることを特徴とする。
発振回路の負荷容量が小さい状態では発振が不安定になり易い。そこで、断接手段により容量素子を切り離しておく時間を極力短時間とし、発振が安定するまでの時間より短くなるように設定している。。これにより、発振が安定した期間で共振回路の容量素子を回路に接続することができる。
【００１２】
また、前記高速起動回路は、前記負性抵抗を増加させるために、前記圧電発振回路の電源立ち上げ時の前記所定時間だけ発振段電流を増加させる電流注入手段を更に備えたことを特徴とする。
負性抵抗Ｒｉは、−Ｒｉ＝［（ｑ／ｋＴ）／ω2Ｃ１・Ｃ２］×Ｉｃにより求めることができる。ここで、ω＝２πｆ、ｆは発振周波数、ｑは電子の電荷量（＝１．６０２ｅ−１９［C］）、ｋはボルツマン定数（＝１．３８ｅ−２３［m2 kg s-2 K-1］）、Ｔは絶対温度、Ｉｃは発振段電流、Ｃ１、Ｃ２は回路容量である。この式から、Ｒｉを増加させるためには、発振段電流Ｉｃを増やせばよいことが解る。そこで本発明では、この発振段電流Ｉｃを電源立ち上げ時の所定時間だけ増加させる電流注入手段を更に備えるものである。これにより、更に負性抵抗を増加して起動時間を早くすることができる。
【００１３】
また、前記高速起動回路の他に、圧電振動子の起動時の電流である初期振動子電流を増加させるために、前記圧電発振回路の電源立ち上げ時に前記圧電振動子両端に電位差を発生させる初期振動子電流増加手段を更に備えたことを特徴とする。
起動時間を短縮する他の方法としては、初期振動子電流を増加させる方法がある。初期振動子電流Ｉｘは、Ｉｘ＝√（Ｃ１／Ｌ１）×Ｖｘにより求めることができる。ここで、Ｌ１は振動子の等価直列インダクタンス、Ｃ１は振動子の等価直列容量、Ｖｘは圧電振動子両端の電位差である。この式から、Ｉｘを増加させるためには、圧電振動子両端の電位差Ｖｘを増加させればよいことが解る。そこで本発明では、この振動子両端の電位差Ｖｘを圧電発振回路の電源立ち上げ時の所定時間だけ増加させる初期振動子電流増加手段を更に備えるものである。これにより、初期振動子電流Ｉｘを増加させて起動時間を更に早くすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００１５】
図１は本発明の第１の実施形態に係る圧電発振回路の回路図である。この圧電発振回路５０は、発振の立ち上がり時間を早める高速起動回路５と、圧電振動子Ｘｔａｌと、前記圧電振動子Ｘｔａｌの接続端子Ｘ１、Ｘ２と、一端が接地されたコンデンサＣ１と、前記接続端子Ｘ１と前記コンデンサＣ１（容量素子）の他端との接続を電気的に断接するＰＭＯＳトランジスタ（断接手段）６と、前記接続端子Ｘ２とグランドＧ（接地）間に接続されたコンデンサＣ２と、ＰＭＯＳトランジスタ６のドレインと電源Ｖｃｃ間に接続されたコンデンサＣ３と、直流バイアス用の複数の抵抗Ｒと、発振段トランジスタＴｒ１と、を備えている。
そしてＰＭＯＳトランジスタ６は、圧電発振回路５０の電源立ち上げ時の所定時間ｔだけ、コンデンサＣ１を発振ループから電気的に切り離すことにより、圧電発振回路５０の負性抵抗を増加させるものである（これを機能２と呼ぶ。詳細は後述する）。
【００１６】
即ち、本実施形態の高速起動回路５は、圧電発振回路５０の負荷容量を減少させるためのＰＭＯＳトランジスタ６を備えている。このＰＭＯＳトランジスタ６を駆動するタイミングは、圧電発振回路５０の電源立ち上げ時の所定時間ｔだけ動作させて、その間、コンデンサＣ１を発振ループから切り離し、それ以降は発振ループに接続するように動作するものである。これにより、圧電発振回路５０が立ち上がる所定時間、圧電発振回路５０の負性抵抗（圧電振動子Ｘｔａｌを除いて接続端子Ｘ１、Ｘ２から回路側を見たときの抵抗）を増加させ、起動時間を高速化することができる。尚、ＰＭＯＳトランジスタ６により容量素子を切り離した場合、回路に容量が全くなくなってしまうと発振不能となるが、実際には接続端子Ｘ１、Ｘ２に寄生容量が存在するために発振が停止することはない（詳細は後述する）。
【００１７】
また、圧電振動子Ｘｔａｌの両端と接地間にコンデンサＣ１、Ｃ２が夫々挿入された本実施例では、コンデンサＣ１、Ｃ２のいずれもが負性抵抗に寄与している。ここで、負性抵抗はこのコンデンサＣ１、Ｃ２の積に反比例して増加するので、２つのコンデンサの何れか一方にＰＭＯＳトランジスタ６を備えるようにして回路を断接しても負性抵抗を増加させることができる。これにより、少ない回路構成により負性抵抗を増加させることができる。
また、本実施形態ではＰＭＯＳトランジスタを使用したが、ＭＯＳトランジスタは、ゲート端子に電圧を供給するだけで、ソースとドレイン間のインピーダンスが変化してスイッチの機能を果たすことができるので、ゲート電圧の極性に基づいてＰＭＯＳ又はＮＭＯＳを使い分けることにより、位相を合わせることができる。これにより、断接制御を電圧により容易に行うことができる。
【００１８】
また、高速起動回路５は、負性抵抗を増加させるために、圧電発振回路５０の電源立ち上げ時の所定時間ｔだけ発振段電流Ｉｃを増加させる電流注入手段（機能１と呼ぶ）を更に備えるものである。
即ち、負性抵抗Ｒｉは、
−Ｒｉ＝［（ｑ／ｋＴ）／ω2Ｃ１Ｃ２］・Ｉｃ（式１）
により求めることができる。ここで、ω＝２πｆ、ｆは発振周波数、ｑは電子の電荷量（＝１．６０２ｅ−１９［C］）、ｋはボルツマン定数（＝１．３８ｅ−２３［m2 kg s-2 K-1］）、Ｔは絶対温度、Ｉｃは発振段電流、Ｃ１、Ｃ２は回路容量である。この式１から、Ｒｉを増加させるためには、発振段電流Ｉｃを増やせばよいことが解る。そこで本実施形態では、この発振段電流Ｉｃを電源立ち上げ時の所定時間だけ増加させる電流注入手段（機能１）を更に備えるものである。これにより、更に負性抵抗を増加して起動時間を早くすることができる。
【００１９】
図２は本発明を実現するための基本回路を示す図である。同じ構成要素には図１と同じ参照番号を付して説明する。ここではピアース型発振回路を例として上げているが、回路構成はこれに限るものではない。まず、同一出願人より、起動特性を早めるための一つの方法である負性抵抗の増加を実現するため、発振段電流を起動の瞬間のみ増加する回路を提案している（発振段電流の増加は負性抵抗を増やし、起動時間を早める効果がある）。図２の高速起動回路５から出力される信号Ａのラインによりこれを実現させている。信号Ａのラインに起動の瞬間のみ電流を流すことで、発振段トランジスタＴｒｌに定常時より大きな電流を流し、負性抵抗を得るものである。
【００２０】
図３はラインＡに流れる電流の様子を示す図である。即ち、電源電圧Ｖｃｃを立ち上げた瞬間に電流を流し、時間と共に電流が減少する。そして定常時は電流がゼロになるようにしている。
図１の実施形態では、更に起動時間を早めるために、圧電発振回路５０の負荷容量(圧電振動子の両端から見た回路側の合成容量)を起動の瞬間だけ小さくし、一定時間後に所定の負荷容量となる回路を備えている。負荷容量が小さいほど、発振回路の負性抵抗が大きくなり（式１参照）、この方法でも起動時間を短くすることが可能となる。
【００２１】
ここで、負荷容量について説明する。従来の設計常識によれば、定常時（設計値）の負荷容量を極力小さくした設計とすれば起動時間を短縮できるように思われる。しかしながら、発振回路の負荷容量を小さくする設計とすると、容量変化に対する周波数感度が高くなり、発振回路の安定性が悪くなることが知られている。従って、定常時の負荷容量を小さくする設計とすることは通常行わない。そこで本実施形態では発振回路が安定するまでの短い時間内のみ、負荷容量が小さくなるようにＰＭＯＳトランジスタ６を制御し、一定時間後に所定の負荷容量となるような高速起動回路としている。
即ち、図２の、発振回路内に設けたＰＭＯＳトランジスタ６のＯＮ／ＯＦＦで、負荷容量を切替える。高速起動回路５のＢより発生する制御信号で負荷容量の切替えを制御する。このときＸ１端子−ＧＮＤ間にあるＣ１を回路的に切り離すわけであるが、本来Ｃ１を切り離すと回路的に発振回路が構成されず理論的には発振しない。しかし、図７に示すように、Ｘｌ端子のＥＳＤ容量やコンデンサＣ３の寄生容量Ｃｘ３がＸｌ端子側に発生するようなレイアウト設計とすることで、これら寄生容量によってＸ１−ＧＮＤ間のＣ１と等価的な位置に容量が形成されるので、発振回路が発振することができる。
【００２２】
図５は高速起動回路の詳細を示す図である。実線枠内が時定数回路である。この時定数回路で、電源がＯＮされた後の、高速起動回路の動作時間を決めている。具体的にはＡラインの電流量や流す時間、ＢラインのＯＮ−ＯＦＦタイミング時間によって動作時間を設定している。即ち、Ｒ５、Ｃ４の値を調整することで、動作時間を調整することができる。
ここで、ＡラインにつながるトランジスタＴｒ３がＯＮするとＡに電流が流れる。これが発振回路への注入電流となる。電源ＯＮの瞬間、トランジスタＴｒ２がＯＮしＶ２はＬｏｗになり、トランジスタＴｒ３がＯＮする。この後時間と共にＶ１電圧が低下し、トランジスタＴｒ２がＯＦＦしＶ２電圧がＨｉｇｈとなり、トランジスタＴｒ３がＯＦＦすることになる。なお、Ｄｌは電源ＶｃｃＯＦＦ時にＶｌ電圧が負電位となって、過大な逆電圧がトランジスタＴｒ２に加わらないよう防止するためのものである。
【００２３】
本実施形態では、これと同じ時定数回路を使ってＢの制御電圧を生成している。Ｖ１電圧は電源ＯＮの瞬間、高電位となり時間と共に下がっていく。この電圧を利用して、発振回路の負荷容量切替えＳＷ制御を行なう。図４に示すように、電源をＯＮした瞬間、ラインＢはＨｉｇｈとなり、ＰＭＯＳトランジスタ６がＯＦＦする。やがて一定時間ｔ後にラインＢはＬｏｗになり、ＰＭＯＳトランジスタ６がＯＮする。
ここで、Ａの注入電流と、Ｂの負荷容量切替を同じタイミングで行うことで、高速起動時間をより一層効果的に短縮することができる。これは共に発振が安定するまでの限られた時間内のみ動作させるという目的から、有効動作時間がほぼ一致するから、制御を合わせて最大の効果を得るためである。また、時定数回路の共通化で素子数を削減でき小型化を実現する効果もある。尚、ＩＣ化の場合、素子数削減は面積の小型化に大きく影響しその効果は大きい。
【００２４】
図６は本発明の第２の実施形態に係る圧電発振回路の回路図である。同じ構成要素には図１と同じ参照番号を付し、重複する説明は省略する。図６（ａ）の圧電発振回路５１は、ＰＭＯＳトランジスタ６をコンデンサＣ１とグランドＧ間に接続する。また、ＰＭＯＳトランジスタ６をコンデンサＣ１側ではなく、コンデンサＣ２側に入れるようにしても良い。また、ＰＭＯＳトランジスタ６をコンデンサＣ１とＣ２の両方に入れても構わない。また、図６（ｂ）のように、コンデンサＣ１とＣ２のそれぞれの接地側を接続し、その接続点Ａとグランド間にＰＭＯＳトランジスタ６を接続しても良い。即ち、理想的には２つのコンデンサＣ１、Ｃ２を同時に回路から切り離すことが必要である。しかし、各コンデンサごとにＰＭＯＳトランジスタ６を設けると、２つ必要となり部品点数が増加する。そこで本実施形態では、各コンデンサＣ１、Ｃ２の接地側を接続し、ここにＰＭＯＳトランジスタ６を挿入することで、二つのコンデンサの切り離しを１個のＰＭＯＳトランジスタ６で兼用している。これにより部品点数を削減することができる。
【００２５】
図８は本発明の第３の実施形態に係る圧電発振回路の回路図である。同じ構成要素には図１と同じ参照番号を付し、重複する説明は省略する。この圧電発振回路５２は、図１の圧電発振回路５０に高速起動回路５の他に、初期振動子電流を増加させるために、圧電発振回路５２の電源立ち上げ時の所定時間だけ圧電振動子Ｘｔａｌ両端の電位差を増加させる初期振動子電流増加手段８を更に備えたものである（これを機能３と呼ぶ）。機能３の接続先は圧電振動子のどちらの端子でもよく、その時々の回路構成で効果が大きい方を選択すると良い。
即ち、起動時間を短縮する他の方法としては、初期振動子電流を増加させる方法がある。初期振動子電流Ｉｘは、
Ｉｘ＝√（Ｃ１／Ｌ１）×Ｖｘ（式２）
により求めることができる。ここで、Ｌ１は振動子の等価直列インダクタンス、Ｃ１は振動子の等価直列容量、Ｖｘは振動子両端の電位差である。この式２から、Ｉｘを増加させるためには、Ｘｔａｌ両端の電位差Ｖｘを増加させればよいことが解る。そこで本実施形態では、このＸｔａｌ両端の電位差Ｖｘを圧電発振回路５２の電源立ち上げ時の所定時間だけ増加させる初期振動子電流増加手段８を更に備えるものである。これにより、初期振動子電流Ｉｘを増加させて起動時間を早くすることができる。
【００２６】
図９は実施形態の機能１〜３による出力バッファ９（トランジスタＴｒ１のベースに接続）の起動特性をシミュレーションした結果である。縦軸に出力電圧（Ｖ）、横軸に時間（ｍＳｅｃ）を表している。図９（ａ）は、高速起動回路を使用しない場合の特性図、図９（ｂ）は機能３のみの特性図、図９（ｃ）は機能１と機能３を組み合わせた特性図、図９（ｄ）は機能１、２、３全てを組み合わせた特性図である。尚、図９（ｂ）と（ｃ）は既に同一出願人により出願済みである。この図から解るとおり、図９（ａ）の高速起動回路を使用しない場合では、出力の立ち上がりが約１．２ｍｓｅｃかかっている。これに対して図９（ｂ）の機能３のみでは約０．７ｍｓｅｃで発振が立ち上がっている。また、図９（ｃ）の機能１と機能３の組み合わせでは、約０．５ｍｓｅｃで発振が立ち上がっている。更に図９（ｄ）の全ての機能を組み合わせた場合は、約０．３ｍｓｅｃで発振が立ち上がっていることが解る。このように、明らかに各機能は夫々起動特性を改善していることが解る。従って、使用形態でどのような特性を要求するかにより、選択して組合すことが重要である。
以上説明した実施例ではピアース型発振回路を例としたが、本発明はコルピッツ型発振回路等で構成することも可能であり、発振回路構成はこれに限定されない。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る圧電発振回路の回路図である。
【図２】本発明を実現するための基本回路を示す図である。
【図３】ラインＡに流れる電流の様子を示す図である。
【図４】ラインＢの電圧の様子を示す図である。
【図５】高速起動回路の詳細を示す図である。
【図６】本発明の第２の実施形態に係る圧電発振回路の回路図である。
【図７】寄生容量について説明する図である。
【図８】本発明の第３の実施形態に係る圧電発振回路の回路図である。
【図９】実施形態の機能１〜３による出力バッファの起動特性をシミュレーションした結果を示す図である。
【符号の説明】
【００２８】
５ 高速起動回路、６ ＰＭＯＳトランジスタ、５０ 圧電発振回路、Ｃ１、Ｃ２、Ｃ３ コンデンサ、Ｘ１、Ｘ２ 圧電振動子接続端子、Ｘｔａｌ 圧電振動子 、Ｒ 抵抗、Ｔｒ１ 発振段トランジスタ
【技術分野】
【０００１】
本発明は、圧電発振回路に関し、さらに詳しくは、起動時の発振立ち上がり特性を改善する回路構成に関するものである。
【背景技術】
【０００２】
携帯電話は長時間の連続使用が可能なように基準発振源として使用している水晶発振器を間欠的に動作させて低消費電力化を図っている。このように間欠動作させる水晶発振器にあっては、駆動開始から所望の出力信号を発振するまでに要する起動時間が短時間であることが望まれている。
起動時間を短縮化する従来技術として特許文献１には、圧電振動子と、増幅回路と、高速起動用回路とを備え、高速起動用回路がＮＰＮ型トランジスタを電源電圧Ｖｃｃラインと圧電振動子の一端の間に順方向接続し、電源電圧ＶｃｃラインとＮＰＮ型トランジスタのベースとの間に容量を挿入接続した構成であり、電源電圧Ｖｃｃ投入後、所定時間ＮＰＮ型トランジスタを介して電源電圧Ｖｃｃラインから圧電振動子に起動促進用電圧を印加する圧電発振器について開示されている。
【特許文献１】ＷＯ０２／００７３０２
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、最近は水晶発振器の低電圧化が進み、特許文献１に開示されている従来技術では充分な効果が得られないといった問題がある。
また、圧電振動子の多種多様化（小型化、高周波化）が進むにつれて、圧電振動子の構造等により、等価抵抗が高くなるものも出てきた。等価抵抗の増加は、発振回路の負性抵抗を下げることになるため、高速起動の妨げになってしまう。このようなことから従来の高速起動回路だけでは要求を満たすことができない場合があり、更に高速化する方法が求められている。
【０００４】
即ち、従来技術によれば発振回路に十分電流を流して、十分な負性抵抗を得ることにより起動を早めることができるが、低消費、低電圧化の流れの中で発振回路の電流は必要最小限まで軽減した設計が求められ、発振回路自身で起動を早めるのは困難となってきている。そこで何らかの補助機能が必要となってくる。
本発明は、かかる課題に鑑み、従来の起動時間を短縮化する技術に加えて、負性抵抗を増加させる他の手段として、発振回路の回路容量を減少させるためにスイッチ手段を備え、電源起動時の所定時間だけスイッチ手段により回路容量を切り離すことにより、簡単な回路構成で負性抵抗を増加して起動特性を改善した圧電発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明はかかる課題を解決するために、発振の立ち上がり時間を早める高速起動回路を備えた圧電発振回路であって、前記高速起動回路は、該圧電発振回路の発振ループ中の容量素子を電気的に断接する断接手段を備え、前記断接手段は、該圧電発振回路の電源立ち上げ時の所定時間だけ、前記容量素子を前記圧電発振回路から電気的に切り離すことにより、該圧電発振回路の負性抵抗を増加させることを特徴とする。
本発明の高速起動回路は、圧電発振回路を構成する容量を減少させるための断接手段を備えている。その断接手段を駆動するタイミングは、圧電発振回路の電源立ち上げ時の所定時間だけ動作させて、その間、圧電発振回路に接続された容量素子を回路から切り離し、それ以降は回路に接続するように動作するものである。これにより、発振回路が立ち上がる所定時間、発振回路の負性抵抗が増加して起動時間を高速化することができる。尚、断接手段により容量素子を切り離した場合、回路に容量が全くなくなってしまうと発振回路が構成されず発振不能となるが、実際には振動子接続パッドなどの微小な寄生容量が存在するために発振が停止することはない。
【０００６】
また、前記圧電発振回路が圧電振動子の両端と接地間に容量素子を夫々接続し、前記断接手段を前記容量素子の何れか一方に備えたことを特徴とする。
圧電振動子の両端に容量素子を夫々接続した圧電発振回路では、負性抵抗に寄与する容量素子は２つ存在する。負性抵抗はこの容量素子の積に反比例して増加するので、２つの容量素子の何れか一方に断接手段を備えて容量素子を切り離して負性抵抗を増加させることができる。これにより、少ない回路構成により負性抵抗を増加させることができる。
【０００７】
また、前記断接手段を各容量素子に夫々個別に備えたことを特徴とする。
圧電振動子の両端に容量素子を夫々接続した圧電発振回路では、負性抵抗に寄与する容量素子は２つ存在する。負性抵抗はこの容量素子の積に反比例して増加するので、２つの容量素子に断接手段を備えて回路から切り離すことにより、それぞれ微小な寄生容量分のみで回路が構成され、更に大きな負性抵抗を得ることができる。
【０００８】
また、前記断接手段を前記圧電振動子と前記容量素子により構成される直列回路上に備えたことを特徴とする。
圧電振動子と容量素子とが直列接続された構成の圧電発振回路において容量素子を切り離す場合は、この直列回路上のどこかに断接手段を備えればよい。これにより、断接手段の設置場所を限定することなく、設計の自由度を拡げることができる。
【０００９】
また、前記各容量素子のそれぞれの一端を互いに接続し、その接続点と接地との間に前記断接手段を備えたことを特徴とする。
理想的には２つの容量素子を同時に回路から切り離すことが必要である。しかし、各容量素子ごとに断接手段を設けると部品点数が増加する。そこで本発明では、各容量素子の接続点と接地側との間に断接手段を備えるものである。これにより、二つの容量素子の切り離しを１個の断接手段で兼用し、部品点数を削減することができる。
【００１０】
また、前記断接手段は、ＰＭＯＳ又はＮＭＯＳトランジスタであることを特徴とする。
ＭＯＳトランジスタは、ゲート端子に電圧を供給するだけで、ソースとドレイン間のインピーダンスが変化してスイッチの機能を果たす。また、ゲート電圧の極性に応じてＰＭＯＳ又はＮＭＯＳを使い分けることにより、位相を合わせることができる。これにより、断接制御を電圧により容易に行うことができる。
【００１１】
また、前記所定時間は、少なくとも前記圧電発振回路の発振が安定するまでの時間以内であることを特徴とする。
発振回路の負荷容量が小さい状態では発振が不安定になり易い。そこで、断接手段により容量素子を切り離しておく時間を極力短時間とし、発振が安定するまでの時間より短くなるように設定している。。これにより、発振が安定した期間で共振回路の容量素子を回路に接続することができる。
【００１２】
また、前記高速起動回路は、前記負性抵抗を増加させるために、前記圧電発振回路の電源立ち上げ時の前記所定時間だけ発振段電流を増加させる電流注入手段を更に備えたことを特徴とする。
負性抵抗Ｒｉは、−Ｒｉ＝［（ｑ／ｋＴ）／ω2Ｃ１・Ｃ２］×Ｉｃにより求めることができる。ここで、ω＝２πｆ、ｆは発振周波数、ｑは電子の電荷量（＝１．６０２ｅ−１９［C］）、ｋはボルツマン定数（＝１．３８ｅ−２３［m2 kg s-2 K-1］）、Ｔは絶対温度、Ｉｃは発振段電流、Ｃ１、Ｃ２は回路容量である。この式から、Ｒｉを増加させるためには、発振段電流Ｉｃを増やせばよいことが解る。そこで本発明では、この発振段電流Ｉｃを電源立ち上げ時の所定時間だけ増加させる電流注入手段を更に備えるものである。これにより、更に負性抵抗を増加して起動時間を早くすることができる。
【００１３】
また、前記高速起動回路の他に、圧電振動子の起動時の電流である初期振動子電流を増加させるために、前記圧電発振回路の電源立ち上げ時に前記圧電振動子両端に電位差を発生させる初期振動子電流増加手段を更に備えたことを特徴とする。
起動時間を短縮する他の方法としては、初期振動子電流を増加させる方法がある。初期振動子電流Ｉｘは、Ｉｘ＝√（Ｃ１／Ｌ１）×Ｖｘにより求めることができる。ここで、Ｌ１は振動子の等価直列インダクタンス、Ｃ１は振動子の等価直列容量、Ｖｘは圧電振動子両端の電位差である。この式から、Ｉｘを増加させるためには、圧電振動子両端の電位差Ｖｘを増加させればよいことが解る。そこで本発明では、この振動子両端の電位差Ｖｘを圧電発振回路の電源立ち上げ時の所定時間だけ増加させる初期振動子電流増加手段を更に備えるものである。これにより、初期振動子電流Ｉｘを増加させて起動時間を更に早くすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００１５】
図１は本発明の第１の実施形態に係る圧電発振回路の回路図である。この圧電発振回路５０は、発振の立ち上がり時間を早める高速起動回路５と、圧電振動子Ｘｔａｌと、前記圧電振動子Ｘｔａｌの接続端子Ｘ１、Ｘ２と、一端が接地されたコンデンサＣ１と、前記接続端子Ｘ１と前記コンデンサＣ１（容量素子）の他端との接続を電気的に断接するＰＭＯＳトランジスタ（断接手段）６と、前記接続端子Ｘ２とグランドＧ（接地）間に接続されたコンデンサＣ２と、ＰＭＯＳトランジスタ６のドレインと電源Ｖｃｃ間に接続されたコンデンサＣ３と、直流バイアス用の複数の抵抗Ｒと、発振段トランジスタＴｒ１と、を備えている。
そしてＰＭＯＳトランジスタ６は、圧電発振回路５０の電源立ち上げ時の所定時間ｔだけ、コンデンサＣ１を発振ループから電気的に切り離すことにより、圧電発振回路５０の負性抵抗を増加させるものである（これを機能２と呼ぶ。詳細は後述する）。
【００１６】
即ち、本実施形態の高速起動回路５は、圧電発振回路５０の負荷容量を減少させるためのＰＭＯＳトランジスタ６を備えている。このＰＭＯＳトランジスタ６を駆動するタイミングは、圧電発振回路５０の電源立ち上げ時の所定時間ｔだけ動作させて、その間、コンデンサＣ１を発振ループから切り離し、それ以降は発振ループに接続するように動作するものである。これにより、圧電発振回路５０が立ち上がる所定時間、圧電発振回路５０の負性抵抗（圧電振動子Ｘｔａｌを除いて接続端子Ｘ１、Ｘ２から回路側を見たときの抵抗）を増加させ、起動時間を高速化することができる。尚、ＰＭＯＳトランジスタ６により容量素子を切り離した場合、回路に容量が全くなくなってしまうと発振不能となるが、実際には接続端子Ｘ１、Ｘ２に寄生容量が存在するために発振が停止することはない（詳細は後述する）。
【００１７】
また、圧電振動子Ｘｔａｌの両端と接地間にコンデンサＣ１、Ｃ２が夫々挿入された本実施例では、コンデンサＣ１、Ｃ２のいずれもが負性抵抗に寄与している。ここで、負性抵抗はこのコンデンサＣ１、Ｃ２の積に反比例して増加するので、２つのコンデンサの何れか一方にＰＭＯＳトランジスタ６を備えるようにして回路を断接しても負性抵抗を増加させることができる。これにより、少ない回路構成により負性抵抗を増加させることができる。
また、本実施形態ではＰＭＯＳトランジスタを使用したが、ＭＯＳトランジスタは、ゲート端子に電圧を供給するだけで、ソースとドレイン間のインピーダンスが変化してスイッチの機能を果たすことができるので、ゲート電圧の極性に基づいてＰＭＯＳ又はＮＭＯＳを使い分けることにより、位相を合わせることができる。これにより、断接制御を電圧により容易に行うことができる。
【００１８】
また、高速起動回路５は、負性抵抗を増加させるために、圧電発振回路５０の電源立ち上げ時の所定時間ｔだけ発振段電流Ｉｃを増加させる電流注入手段（機能１と呼ぶ）を更に備えるものである。
即ち、負性抵抗Ｒｉは、
−Ｒｉ＝［（ｑ／ｋＴ）／ω2Ｃ１Ｃ２］・Ｉｃ（式１）
により求めることができる。ここで、ω＝２πｆ、ｆは発振周波数、ｑは電子の電荷量（＝１．６０２ｅ−１９［C］）、ｋはボルツマン定数（＝１．３８ｅ−２３［m2 kg s-2 K-1］）、Ｔは絶対温度、Ｉｃは発振段電流、Ｃ１、Ｃ２は回路容量である。この式１から、Ｒｉを増加させるためには、発振段電流Ｉｃを増やせばよいことが解る。そこで本実施形態では、この発振段電流Ｉｃを電源立ち上げ時の所定時間だけ増加させる電流注入手段（機能１）を更に備えるものである。これにより、更に負性抵抗を増加して起動時間を早くすることができる。
【００１９】
図２は本発明を実現するための基本回路を示す図である。同じ構成要素には図１と同じ参照番号を付して説明する。ここではピアース型発振回路を例として上げているが、回路構成はこれに限るものではない。まず、同一出願人より、起動特性を早めるための一つの方法である負性抵抗の増加を実現するため、発振段電流を起動の瞬間のみ増加する回路を提案している（発振段電流の増加は負性抵抗を増やし、起動時間を早める効果がある）。図２の高速起動回路５から出力される信号Ａのラインによりこれを実現させている。信号Ａのラインに起動の瞬間のみ電流を流すことで、発振段トランジスタＴｒｌに定常時より大きな電流を流し、負性抵抗を得るものである。
【００２０】
図３はラインＡに流れる電流の様子を示す図である。即ち、電源電圧Ｖｃｃを立ち上げた瞬間に電流を流し、時間と共に電流が減少する。そして定常時は電流がゼロになるようにしている。
図１の実施形態では、更に起動時間を早めるために、圧電発振回路５０の負荷容量(圧電振動子の両端から見た回路側の合成容量)を起動の瞬間だけ小さくし、一定時間後に所定の負荷容量となる回路を備えている。負荷容量が小さいほど、発振回路の負性抵抗が大きくなり（式１参照）、この方法でも起動時間を短くすることが可能となる。
【００２１】
ここで、負荷容量について説明する。従来の設計常識によれば、定常時（設計値）の負荷容量を極力小さくした設計とすれば起動時間を短縮できるように思われる。しかしながら、発振回路の負荷容量を小さくする設計とすると、容量変化に対する周波数感度が高くなり、発振回路の安定性が悪くなることが知られている。従って、定常時の負荷容量を小さくする設計とすることは通常行わない。そこで本実施形態では発振回路が安定するまでの短い時間内のみ、負荷容量が小さくなるようにＰＭＯＳトランジスタ６を制御し、一定時間後に所定の負荷容量となるような高速起動回路としている。
即ち、図２の、発振回路内に設けたＰＭＯＳトランジスタ６のＯＮ／ＯＦＦで、負荷容量を切替える。高速起動回路５のＢより発生する制御信号で負荷容量の切替えを制御する。このときＸ１端子−ＧＮＤ間にあるＣ１を回路的に切り離すわけであるが、本来Ｃ１を切り離すと回路的に発振回路が構成されず理論的には発振しない。しかし、図７に示すように、Ｘｌ端子のＥＳＤ容量やコンデンサＣ３の寄生容量Ｃｘ３がＸｌ端子側に発生するようなレイアウト設計とすることで、これら寄生容量によってＸ１−ＧＮＤ間のＣ１と等価的な位置に容量が形成されるので、発振回路が発振することができる。
【００２２】
図５は高速起動回路の詳細を示す図である。実線枠内が時定数回路である。この時定数回路で、電源がＯＮされた後の、高速起動回路の動作時間を決めている。具体的にはＡラインの電流量や流す時間、ＢラインのＯＮ−ＯＦＦタイミング時間によって動作時間を設定している。即ち、Ｒ５、Ｃ４の値を調整することで、動作時間を調整することができる。
ここで、ＡラインにつながるトランジスタＴｒ３がＯＮするとＡに電流が流れる。これが発振回路への注入電流となる。電源ＯＮの瞬間、トランジスタＴｒ２がＯＮしＶ２はＬｏｗになり、トランジスタＴｒ３がＯＮする。この後時間と共にＶ１電圧が低下し、トランジスタＴｒ２がＯＦＦしＶ２電圧がＨｉｇｈとなり、トランジスタＴｒ３がＯＦＦすることになる。なお、Ｄｌは電源ＶｃｃＯＦＦ時にＶｌ電圧が負電位となって、過大な逆電圧がトランジスタＴｒ２に加わらないよう防止するためのものである。
【００２３】
本実施形態では、これと同じ時定数回路を使ってＢの制御電圧を生成している。Ｖ１電圧は電源ＯＮの瞬間、高電位となり時間と共に下がっていく。この電圧を利用して、発振回路の負荷容量切替えＳＷ制御を行なう。図４に示すように、電源をＯＮした瞬間、ラインＢはＨｉｇｈとなり、ＰＭＯＳトランジスタ６がＯＦＦする。やがて一定時間ｔ後にラインＢはＬｏｗになり、ＰＭＯＳトランジスタ６がＯＮする。
ここで、Ａの注入電流と、Ｂの負荷容量切替を同じタイミングで行うことで、高速起動時間をより一層効果的に短縮することができる。これは共に発振が安定するまでの限られた時間内のみ動作させるという目的から、有効動作時間がほぼ一致するから、制御を合わせて最大の効果を得るためである。また、時定数回路の共通化で素子数を削減でき小型化を実現する効果もある。尚、ＩＣ化の場合、素子数削減は面積の小型化に大きく影響しその効果は大きい。
【００２４】
図６は本発明の第２の実施形態に係る圧電発振回路の回路図である。同じ構成要素には図１と同じ参照番号を付し、重複する説明は省略する。図６（ａ）の圧電発振回路５１は、ＰＭＯＳトランジスタ６をコンデンサＣ１とグランドＧ間に接続する。また、ＰＭＯＳトランジスタ６をコンデンサＣ１側ではなく、コンデンサＣ２側に入れるようにしても良い。また、ＰＭＯＳトランジスタ６をコンデンサＣ１とＣ２の両方に入れても構わない。また、図６（ｂ）のように、コンデンサＣ１とＣ２のそれぞれの接地側を接続し、その接続点Ａとグランド間にＰＭＯＳトランジスタ６を接続しても良い。即ち、理想的には２つのコンデンサＣ１、Ｃ２を同時に回路から切り離すことが必要である。しかし、各コンデンサごとにＰＭＯＳトランジスタ６を設けると、２つ必要となり部品点数が増加する。そこで本実施形態では、各コンデンサＣ１、Ｃ２の接地側を接続し、ここにＰＭＯＳトランジスタ６を挿入することで、二つのコンデンサの切り離しを１個のＰＭＯＳトランジスタ６で兼用している。これにより部品点数を削減することができる。
【００２５】
図８は本発明の第３の実施形態に係る圧電発振回路の回路図である。同じ構成要素には図１と同じ参照番号を付し、重複する説明は省略する。この圧電発振回路５２は、図１の圧電発振回路５０に高速起動回路５の他に、初期振動子電流を増加させるために、圧電発振回路５２の電源立ち上げ時の所定時間だけ圧電振動子Ｘｔａｌ両端の電位差を増加させる初期振動子電流増加手段８を更に備えたものである（これを機能３と呼ぶ）。機能３の接続先は圧電振動子のどちらの端子でもよく、その時々の回路構成で効果が大きい方を選択すると良い。
即ち、起動時間を短縮する他の方法としては、初期振動子電流を増加させる方法がある。初期振動子電流Ｉｘは、
Ｉｘ＝√（Ｃ１／Ｌ１）×Ｖｘ（式２）
により求めることができる。ここで、Ｌ１は振動子の等価直列インダクタンス、Ｃ１は振動子の等価直列容量、Ｖｘは振動子両端の電位差である。この式２から、Ｉｘを増加させるためには、Ｘｔａｌ両端の電位差Ｖｘを増加させればよいことが解る。そこで本実施形態では、このＸｔａｌ両端の電位差Ｖｘを圧電発振回路５２の電源立ち上げ時の所定時間だけ増加させる初期振動子電流増加手段８を更に備えるものである。これにより、初期振動子電流Ｉｘを増加させて起動時間を早くすることができる。
【００２６】
図９は実施形態の機能１〜３による出力バッファ９（トランジスタＴｒ１のベースに接続）の起動特性をシミュレーションした結果である。縦軸に出力電圧（Ｖ）、横軸に時間（ｍＳｅｃ）を表している。図９（ａ）は、高速起動回路を使用しない場合の特性図、図９（ｂ）は機能３のみの特性図、図９（ｃ）は機能１と機能３を組み合わせた特性図、図９（ｄ）は機能１、２、３全てを組み合わせた特性図である。尚、図９（ｂ）と（ｃ）は既に同一出願人により出願済みである。この図から解るとおり、図９（ａ）の高速起動回路を使用しない場合では、出力の立ち上がりが約１．２ｍｓｅｃかかっている。これに対して図９（ｂ）の機能３のみでは約０．７ｍｓｅｃで発振が立ち上がっている。また、図９（ｃ）の機能１と機能３の組み合わせでは、約０．５ｍｓｅｃで発振が立ち上がっている。更に図９（ｄ）の全ての機能を組み合わせた場合は、約０．３ｍｓｅｃで発振が立ち上がっていることが解る。このように、明らかに各機能は夫々起動特性を改善していることが解る。従って、使用形態でどのような特性を要求するかにより、選択して組合すことが重要である。
以上説明した実施例ではピアース型発振回路を例としたが、本発明はコルピッツ型発振回路等で構成することも可能であり、発振回路構成はこれに限定されない。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る圧電発振回路の回路図である。
【図２】本発明を実現するための基本回路を示す図である。
【図３】ラインＡに流れる電流の様子を示す図である。
【図４】ラインＢの電圧の様子を示す図である。
【図５】高速起動回路の詳細を示す図である。
【図６】本発明の第２の実施形態に係る圧電発振回路の回路図である。
【図７】寄生容量について説明する図である。
【図８】本発明の第３の実施形態に係る圧電発振回路の回路図である。
【図９】実施形態の機能１〜３による出力バッファの起動特性をシミュレーションした結果を示す図である。
【符号の説明】
【００２８】
５ 高速起動回路、６ ＰＭＯＳトランジスタ、５０ 圧電発振回路、Ｃ１、Ｃ２、Ｃ３ コンデンサ、Ｘ１、Ｘ２ 圧電振動子接続端子、Ｘｔａｌ 圧電振動子 、Ｒ 抵抗、Ｔｒ１ 発振段トランジスタ
【特許請求の範囲】
【請求項１】
発振の立ち上がり時間を早める高速起動回路を備えた圧電発振回路であって、
前記高速起動回路は、該圧電発振回路の発振ループ中の容量素子を電気的に断接する断接手段を備え、
前記断接手段は、該圧電発振回路の電源立ち上げ時の所定時間だけ、前記容量素子を前記圧電発振回路から電気的に切り離すことにより、該圧電発振回路の負性抵抗を増加させることを特徴とする圧電発振回路。
【請求項２】
前記圧電発振回路の有する圧電振動子の両端にそれぞれ容量素子が接続され、前記断接手段を前記容量素子の何れか一方に備えたことを特徴とする請求項１に記載の圧電発振回路。
【請求項３】
前記断接手段を前記容量素子に夫々個別に備えたことを特徴とする請求項１に記載の圧電発振回路。
【請求項４】
前記断接手段を前記圧電振動子と前記容量素子により構成される直列回路上に備えたことを特徴とする請求項１、２又は３に記載の圧電発振回路。
【請求項５】
前記各容量素子のそれぞれの一端を互いに接続し、前記各容量素子の接続点と接地との間に前記断接手段を備えたことを特徴とする請求項１、２又は３に記載の圧電発振回路。
【請求項６】
前記断接手段は、ＰＭＯＳ又はＮＭＯＳトランジスタであることを特徴とする請求項１乃至５の何れか一項に記載の圧電発振回路。
【請求項７】
前記所定時間は、少なくとも前記圧電発振回路の発振が安定するまでの時間以内であることを特徴とする請求項１に記載の圧電発振回路。
【請求項８】
前記高速起動回路は、前記負性抵抗を増加させるために、前記圧電発振回路の電源立ち上げ時の前記所定時間だけ発振段電流を増加させる電流注入手段を更に備えたことを特徴とする請求項１乃至７の何れか一項に記載の圧電発振回路。
【請求項９】
前記高速起動回路の他に、初期振動子電流を増加させるために、前記圧電発振回路の電源立ち上げ時の前記所定時間だけ前記圧電振動子両端の電位差を増加させる初期振動子電流増加手段を更に備えたことを特徴とする請求項１乃至８の何れか一項に記載の圧電発振回路。
【請求項１】
発振の立ち上がり時間を早める高速起動回路を備えた圧電発振回路であって、
前記高速起動回路は、該圧電発振回路の発振ループ中の容量素子を電気的に断接する断接手段を備え、
前記断接手段は、該圧電発振回路の電源立ち上げ時の所定時間だけ、前記容量素子を前記圧電発振回路から電気的に切り離すことにより、該圧電発振回路の負性抵抗を増加させることを特徴とする圧電発振回路。
【請求項２】
前記圧電発振回路の有する圧電振動子の両端にそれぞれ容量素子が接続され、前記断接手段を前記容量素子の何れか一方に備えたことを特徴とする請求項１に記載の圧電発振回路。
【請求項３】
前記断接手段を前記容量素子に夫々個別に備えたことを特徴とする請求項１に記載の圧電発振回路。
【請求項４】
前記断接手段を前記圧電振動子と前記容量素子により構成される直列回路上に備えたことを特徴とする請求項１、２又は３に記載の圧電発振回路。
【請求項５】
前記各容量素子のそれぞれの一端を互いに接続し、前記各容量素子の接続点と接地との間に前記断接手段を備えたことを特徴とする請求項１、２又は３に記載の圧電発振回路。
【請求項６】
前記断接手段は、ＰＭＯＳ又はＮＭＯＳトランジスタであることを特徴とする請求項１乃至５の何れか一項に記載の圧電発振回路。
【請求項７】
前記所定時間は、少なくとも前記圧電発振回路の発振が安定するまでの時間以内であることを特徴とする請求項１に記載の圧電発振回路。
【請求項８】
前記高速起動回路は、前記負性抵抗を増加させるために、前記圧電発振回路の電源立ち上げ時の前記所定時間だけ発振段電流を増加させる電流注入手段を更に備えたことを特徴とする請求項１乃至７の何れか一項に記載の圧電発振回路。
【請求項９】
前記高速起動回路の他に、初期振動子電流を増加させるために、前記圧電発振回路の電源立ち上げ時の前記所定時間だけ前記圧電振動子両端の電位差を増加させる初期振動子電流増加手段を更に備えたことを特徴とする請求項１乃至８の何れか一項に記載の圧電発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−１３６０３２（Ｐ２００８−１３６０３２Ａ）
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願番号】特願２００６−３２１２４３（Ｐ２００６−３２１２４３）
【出願日】平成１８年１１月２９日（２００６．１１．２９）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願日】平成１８年１１月２９日（２００６．１１．２９）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
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