基準電圧生成回路、ドライバ、電気光学装置及び電子機器
【課題】多様な電気光学パネルの表示特性に対応する、汎用性の高い階調電圧を生成できる基準電圧生成回路、ドライバ、電気光学装置及び電子機器を提供すること。
【解決手段】基準電圧生成回路は、ラダー抵抗回路１０、選択回路１００、サンプルホールド部２００を含む。ラダー抵抗回路１０は、第１の電源電圧ＶＧＭＨと第２の電源電圧ＶＧＭＬとの間に直列に接続された複数の抵抗ＲＡ０〜ＲＡｎを有し、ＲＡ０〜ＲＡｎによって抵抗分割された第１〜第ｎの分割電圧を出力する。選択回路１００は、ラダー抵抗回路１０が出力する第１〜第ｎの分割電圧のいずれかに対応する出力電圧ＶＱＡを、選択信号ＤＡに基づいて選択して出力する。サンプルホールド部２００は、複数のサンプルホールド回路を有し、各サンプルホールド回路が選択回路１００の出力電圧ＶＱＡをサンプリングしてホールドする。
【解決手段】基準電圧生成回路は、ラダー抵抗回路１０、選択回路１００、サンプルホールド部２００を含む。ラダー抵抗回路１０は、第１の電源電圧ＶＧＭＨと第２の電源電圧ＶＧＭＬとの間に直列に接続された複数の抵抗ＲＡ０〜ＲＡｎを有し、ＲＡ０〜ＲＡｎによって抵抗分割された第１〜第ｎの分割電圧を出力する。選択回路１００は、ラダー抵抗回路１０が出力する第１〜第ｎの分割電圧のいずれかに対応する出力電圧ＶＱＡを、選択信号ＤＡに基づいて選択して出力する。サンプルホールド部２００は、複数のサンプルホールド回路を有し、各サンプルホールド回路が選択回路１００の出力電圧ＶＱＡをサンプリングしてホールドする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧生成回路、ドライバ、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、携帯電話機やプロジェクターなどの電子機器に用いられる液晶パネル（広義には電気光学パネル）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
そして近年、携帯電話機やプロジェクターなどに用いられる液晶パネル画像表示には、映像が本来持っている色調表現を正確に再生できることが要求されている。
【０００４】
一般に、画像表示を行うための映像信号は、液晶パネルの表示特性に応じて階調補正が行われており、正確な色調表現を実現するためには、液晶パネルの表示特性に最適な階調補正（γ補正）を行うことが要求される。
【０００５】
この階調補正は、階調電圧生成回路（広義には、基準電圧生成回路）により行われる。階調電圧生成回路は、液晶パネルの表示特性に対応した階調電圧を生成する。このような階調電圧生成回路は、ラダー抵抗により構成することができ、ラダー抵抗を構成する各抵抗回路の両端の電圧が、階調データに対応した多値の階調電圧として出力される。
【０００６】
ところで、液晶パネルには様々な製品が存在し、製品ごとに異なる表示特性を持っている。また、同じ製品の液晶パネルであっても複数の表示特性を持っている。例えば、液晶の劣化を防止するために極性反転駆動が行われるが、正極期間での表示特性（γカーブ）と負極期間での表示特性（γカーブ）は同じではない。また、例えば、液晶パネルの表示が赤青緑の３原色からなる場合には、赤青緑の表示特性は異なっており、各色の正極期間での表示特性と負極期間での表示特性も同じではない。
【０００７】
このような多様な表示特性に対応した階調補正を実現するために、例えば特許文献１には、制御信号に基づいて抵抗値が可変制御される可変抵抗回路を含むラダー抵抗回路により、階調電圧を調節できる構成の階調電圧生成回路が開示されている。
【０００８】
しかし、特許文献１に開示された技術では、設計時にあらかじめ設定された範囲内でしか可変抵抗回路の抵抗値を変化させることができないため、階調電圧を調節できる範囲が限られてしまうという問題があった。
【特許文献１】特開２００３−２３３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の幾つかの態様によれば、多様な電気光学パネルの表示特性に対応する、汎用性の高い階調電圧を生成できる基準電圧生成回路、ドライバ、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【００１０】
本発明は、少なくとも１つの基準電圧を生成する基準電圧生成回路であって、第１の電源電圧が供給される第１の電源線と、第２の電源電圧が供給される第２の電源線との間に直列に接続された複数の抵抗を有し、前記複数の抵抗の各抵抗によって抵抗分割された第１〜第ｎ(ｎは自然数)の分割電圧を出力するラダー抵抗回路と、前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧のいずれかに対応する出力電圧を、選択信号に基づいて選択して出力する選択回路と、複数のサンプルホールド回路を有し、前記複数のサンプルホールド回路の各サンプルホールド回路が前記選択回路の前記出力電圧をサンプリングしてホールドするサンプルホールド部と、を含む基準電圧生成回路に関係する。
【００１１】
本発明では、ラダー抵抗回路は、第１の電源電圧と第２の電源電圧の間に直列に接続された複数の抵抗によって抵抗分割された第１〜第ｎの分割電圧を出力する。選択回路は、ラダー抵抗回路が出力する第１〜第ｎの分割電圧のいずれかに対応する出力電圧を選択信号に基づいて選択して出力する。そしてサンプルホールド部では、その複数のサンプルホールド回路の各サンプルホールド回路が選択回路の出力電圧をサンプリングしてホールドする。このようにすれば、複数のサンプルホールド回路のそれぞれが、ラダー抵抗回路が出力する第１〜第ｎの分割電圧のうちの任意の１つをサンプリングしてホールドするため、基準電圧を第１〜第ｎの分割電圧から自由な組み合わせと順序で選ぶことができ、汎用性の高い基準電圧を生成することができる。
【００１２】
また本発明では、前記選択回路は、出力ノードと第１〜第ｎの入力ノードとの間にそれぞれ設けられた第１〜第ｎのスイッチ素子を有し、前記第１〜第ｎの入力ノードには、それぞれ前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧が入力され、前記選択信号に基づいて、前記第１〜第ｎのスイッチ素子のうちのいずれかのスイッチ素子がオンし、他のスイッチ素子がオフすることで、前記選択回路の前記出力ノードに前記出力電圧が出力されてもよい。
【００１３】
このような選択回路によれば、第１〜第ｎのスイッチ素子のうちの選択されたスイッチ素子がオンし、他のスイッチ素子はオフすることで、ラダー抵抗回路が出力する第１〜第ｎの分割電圧のいずれかに対応する出力電圧を選択信号に基づいて選択して出力できるようになる。
【００１４】
また本発明では、前記選択回路は、前記選択信号に基づいて、第１〜第ｍ(ｍは自然数)の出力期間のうちの各出力期間において、前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧のいずれかに対応する出力電圧を選択して出力し、前記サンプルホールド部は、前記複数のサンプルホールド回路として第１〜第ｍのサンプルホールド回路を有し、前記少なくとも１つの基準電圧として第１〜第ｍの基準電圧からなるｍ個の基準電圧を出力し、前記第１〜第ｍのサンプルホールド回路のうちの第ｉ(ｉは、１≦ｉ≦ｍの整数)のサンプルホールド回路は、サンプリング指示信号に基づいて、前記第１〜第ｍの出力期間のうちの第ｉの出力期間において前記選択回路の前記出力電圧をサンプリングし、前記第１〜第ｍの基準電圧のうちの第ｉの基準電圧としてホールドして出力してもよい。
【００１５】
このように、選択回路は、選択信号に基づいて第１〜第ｍの各出力期間において、ラダー抵抗回路が出力する第１〜第ｎの分割電圧のいずれかを選択して出力する。また、サンプルホールド部の第ｉのサンプルホールド回路は、サンプリング指示信号に基づいて第ｉの出力期間において選択回路の出力電圧をサンプリングし、第ｉの基準電圧としてホールドして出力する。このようにすることで、ラダー抵抗回路が出力する第１〜第ｎの分割電圧から自由な組み合わせと順序で第１〜第ｍの基準電圧を選ぶことができるようになる。特に例えばｎ＞ｍの関係が成り立つ場合には、基準電圧の調整の自由度が、より一層高まる。
【００１６】
また本発明では、前記サンプルホールド部は、第１のサンプルホールド部と第２のサンプルホールド部を有し、前記第１のサンプルホールド部は、周期的に繰り返される第１の期間と第２の期間のうちの前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした電圧をホールドし、前記第２のサンプルホールド部は、前記第２の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間にサンプリングした電圧をホールドしてもよい。
【００１７】
このようなサンプルホールド部によれば、第１のサンプルホールド部は、第１の期間において選択回路の出力電圧をサンプリングし、第２の期間において第１の期間にサンプリングした電圧をホールドすることで１組目の基準電圧を生成する。また第２のサンプルホールド部は、第２の期間において選択回路の出力電圧をサンプリングし、第１の期間において第２の期間にサンプリングした電圧をホールドすることで、１組目の基準電圧と独立した組み合わせの２組目の基準電圧を生成する。このようにすれば、独立した２組の基準電圧を交互に生成することができる。
【００１８】
また本発明では、前記サンプルホールド部は、前記第１の期間において、出力指示信号に基づいて、前記第２のサンプルホールド部がホールドする電圧を選択して出力し、前記第２の期間において、前記出力指示信号に基づいて、前記第１のサンプルホールド部がホールドする電圧を選択して出力してもよい。
【００１９】
このように、第１の期間において、出力指示信号に基づいて第２のサンプルホールド部がホールドする電圧を選択して出力し、第２の期間において、出力指示信号に基づいて第１のサンプルホールド部がホールドする電圧を選択して出力することで、２組の基準電圧を交互に出力させることができる。
【００２０】
また本発明では、前記複数のサンプルホールド回路の各サンプルホールド回路は、フリップアラウンド型サンプルホールド回路でもよい。
【００２１】
このようなフリップアラウンド型サンプルホールド回路を用いれば、サンプルホールド回路に電圧のサンプルホールド機能を持たせることができる共に、いわゆるオフセットフリーを実現できるため、バラツキの少ない高精度の基準電圧を生成できる。
【００２２】
また本発明では、前記各サンプルホールド回路は、演算増幅器と、前記演算増幅器の第１の入力端子と前記各サンプルホールド回路の入力ノードとの間に設けられ、サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタとを含み、前記サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力してもよい。
【００２３】
このようにすれば、サンプリング期間において入力ノードへの入力電圧をサンプリング用キャパシタにサンプリングし、サンプリング用キャパシタのフリップアラウンド動作を行うことで、サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力できるようになる。
【００２４】
また本発明では、前記各サンプルホールド回路は、その第２の入力端子にアナログ基準電源電圧が設定される演算増幅器と、前記各サンプルホールド回路の前記入力ノードと前記演算増幅器の第１の入力端子との間に設けられたサンプリング用スイッチ素子及びサンプリング用キャパシタと、前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと前記演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子と、を含んでもよい。
【００２５】
このようにすれば、サンプリング用スイッチ素子や帰還用スイッチ素子を用いてサンプリング用キャパシタへの入力電圧のサンプリングを実現し、フリップアラウンド用スイッチ素子を用いて、サンプリング用キャパシタのフリップアラウンド動作を実現できる。
【００２６】
また本発明では、前記サンプリング期間においては、前記サンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記フリップアラウンド用スイッチ素子がオフになり、前記サンプリング用キャパシタには前記入力ノードの入力電圧に応じた電荷が蓄積され、ホールド期間においては、前記サンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記フリップアラウンド用スイッチ素子がオンになり、前記各サンプルホールド回路は、前記サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を出力してもよい。
【００２７】
このように、サンプリング期間においてサンプリング用スイッチ素子及び帰還用スイッチ素子がオンになることで、演算増幅器のイマジナリーショート機能を利用して、サンプリング用キャパシタに入力電圧に応じた電荷を蓄積できる。またホールド期間においてフリップアラウンド用スイッチ素子をオンにすることで、サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、各サンプルホールド回路の出力ノードに出力できる。
【００２８】
また本発明では、前記少なくとも１つの基準電圧は、電気光学装置の階調表現に使用するための階調電圧であって、前記第１のサンプルホールド部は、前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした前記選択回路の前記出力電圧を負極用階調電圧としてホールドして出力し、前記第２のサンプルホールド部は、前記第２の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間でサンプリングした前記選択回路の前記出力電圧を正極用階調電圧としてホールドして出力してもよい。
【００２９】
このようにすれば、電気光学装置の階調表現に使用される正極用階調電圧と負極用階調電圧を生成し、交互に出力することができる。また、正極用階調電圧と負極用階調電圧を、ラダー抵抗が出力する第１〜第ｎの分割電圧から自由な組み合わせと順序で選ぶとことができるため、汎用性の高い階調電圧を生成することができる。
【００３０】
また本発明では、前記少なくとも１つの基準電圧は、電気光学装置の階調表現に使用するための階調電圧であって、１回目の前記第１の期間と前記第２の期間はそれぞれ第１の分割期間と第２の分割期間であり、２回目の前記第1の期間と前記第２の期間はそれぞれ第３の分割期間と第４の分割期間であり、３回目の前記第1の期間と前記第２の期間はそれぞれ第５の分割期間と第６の分割期間であり、前記第１のサンプルホールド部は、前記第１の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の分割期間において、前記第１の分割期間でサンプリングした前記選択回路の前記出力電圧を第２の色成分の正極用階調電圧としてホールドして出力し、前記第３の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第４の分割期間において、前記第３の分割期間でサンプリングした前記選択回路の前記出力電圧を第１の色成分の負極用階調電圧としてホールドして出力し、前記第５の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第６の分割期間において、前記第５の分割期間でサンプリングした前記選択回路の前記出力電圧を第３の色成分の負極用階調電圧としてホールドして出力し、前記第２のサンプルホールド部は、前記第２の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第３の分割期間において、前記第２の分割期間でサンプリングした前記選択回路の前記出力電圧を第３の色成分の正極用階調電圧としてホールドして出力し、前記第４の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第５の分割期間において、前記第４の分割期間でサンプリングした前記選択回路の前記出力電圧を第２の色成分の負極用階調電圧としてホールドして出力し、前記第６の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の分割期間において、前記第６の分割期間でサンプリングした前記選択回路の前記出力電圧を第１の色成分の正極用階調電圧としてホールドして出力してもよい。
【００３１】
このようにすれば、電気光学装置において階調表現に使用される第１〜第３の色成分の正極用階調電圧と第１〜第３の色成分の負極用階調電圧を生成し、周期的に出力することができる。また、各階調電圧を、ラダー抵抗が出力する第１〜第ｎの分割電圧から自由な組み合わせと順序で選ぶとことができるため、汎用性の高い階調電圧を生成することができる。
【００３２】
また本発明は、前記第１の分割期間の前半期間及び、前記第４の分割期間の前半期間が、前記電気光学装置が有する電気光学パネルの対向電極に供給される対向電圧の極性反転期間に設定されてもよい。
【００３３】
このようにすれば、極性反転後の第１及び第４の分割期間の前半期間を、電気光学パネルの対向電極に供給される対向電圧の安定化期間として利用できる。
【００３４】
また本発明は、上記のいずれかに記載の基準電圧生成回路を含むドライバに関係する。
【００３５】
また本発明は、上記に記載のドライバを含む電気光学装置に関係する。
【００３６】
また本発明は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３８】
１．ドライバ、電気光学装置
図１に本実施形態の基準電圧生成回路（階調電圧生成回路、γ補正回路）を含むドライバ４８０（集積回路装置）及びこのドライバ４８０を含む電気光学装置６００の構成例を示す。なお本実施形態のドライバ４８０及び電気光学装置６００は図１の構成に限定されず、その構成要素の一部（例えば走査ドライバ、メモリ等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３９】
また以下では、本発明の基準電圧生成回路をドライバ４８０の階調電圧生成回路４３０に適用した例について説明する。ただし、本発明の基準電圧生成回路は、階調電圧生成回路４３０以外にも、複数の組み合わせの基準電圧を切り替える回路や、基準電圧を時分割に出力する回路にも適用可能である。例えば、ドライバ４８０の電源回路４９０に適用することもできる。
【００４０】
電気光学パネル４００（電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子、ＥＬ素子）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル４００（狭義には表示パネル）は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。
【００４１】
ドライバ４８０（集積回路装置）は、電気光学パネルのデータ線に供給するデータ信号（電圧信号、電流信号）と走査線に供給する走査信号を生成する。
【００４２】
メモリ４２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ４２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ４２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ４２２のワード線の選択処理を行う。カラムアドレスデコーダ４２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ４２２のビット線の選択処理を行う。ライト／リード回路４２８（ＭＰＵライト／リード回路）はメモリセルアレイ４２２への画像データのライト処理や、メモリセルアレイ４２２からの画像データのリード処理を行う。
【００４３】
ロジック回路４４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【００４４】
制御回路４４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路４３０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路４９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ４２４、カラムアドレスデコーダ４２６、ライト／リード回路４２８を用いたメモリへのライト／リード処理を制御する。
【００４５】
表示タイミング制御回路４４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ４２０から電気光学パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４４６は、ホストからのアクセス毎に内部パルスを発生してメモリ４２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４４８は、ドットクロックにより動画のＲＧＢデータをメモリ４２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４４６、ＲＧＢインターフェース回路４４８のいずれか一方のみを設ける構成としてもよい。
【００４６】
データドライバ４５０は、電気光学パネル４００（電気光学装置）のデータ線を駆動するためのデータ信号（電圧、電流）を生成する回路である。具体的にはデータドライバ４５０は、メモリ４２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路４３０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線に出力する。
【００４７】
走査ドライバ４７０は電気光学パネル４００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として電気光学パネルの各走査線に出力する。なお走査ドライバ４７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【００４８】
電源回路４９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ４５０、走査ドライバ４７０、階調電圧生成回路４３０などに供給する。
【００４９】
階調電圧生成回路４３０は階調電圧を生成してデータドライバ４５０に供給する回路である。具体的には階調電圧生成回路４３０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。
【００５０】
２．階調電圧生成回路
次に本発明の基準電圧生成回路が適用される階調電圧生成回路４３０の具体例について説明する。この階調電圧生成回路４３０は、電気光学装置６００の階調表現に使用するための階調電圧を生成するための回路である。この場合には、本発明の基準電圧生成回路は、少なくとも１つの基準電圧として複数の階調電圧を生成する。ただし、本発明の基準電圧生成回路は少なくとも１つの基準電圧を生成するものであればよく、例えば１つの基準電圧を生成するものであってもよい。
【００５１】
まず、本実施形態の比較例の階調電圧生成回路について図２を用いて説明する。この比較例の階調電圧生成回路は、複数の可変抵抗回路Ｒ０〜Ｒｓ＋１（ｓは０以上の整数）を含むラダー抵抗回路５０により構成される。可変抵抗回路Ｒ０〜Ｒｓ＋１は、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間に直列に接続されており、これらの電源電圧の間を抵抗分割して階調電圧Ｖ０〜Ｖｓを出力する。これにより、表示特性に合わせた階調電圧Ｖ０〜Ｖｓを生成することができる。
【００５２】
しかしながら、この比較例の階調電圧生成回路には、可変抵抗回路Ｒ０〜Ｒｓ＋１があらかじめ決められた範囲内でしか抵抗値を設定できないために、階調電圧を調整できる範囲が狭いという課題があった。
【００５３】
図３に、以上の課題を解決できる本実施形態の階調電圧生成回路（基準電圧生成回路、γ補正回路）の構成例を示す。この階調電圧生成回路は、ラダー抵抗回路１０、選択回路１００、サンプルホールド部２００を含む。なおこれらの一部の構成要素（例えば選択回路）を省略したり、他の構成要素を追加するなどの変形実施も可能である。
【００５４】
ラダー抵抗回路１０は、複数の抵抗ＲＡ０〜ＲＡｎ(ｎは２以上の整数)を含む。抵抗ＲＡ０〜ＲＡｎは、第１の電源線である電源線ＶＨＬと第２の電源線である電源線ＶＬＬの間に直列に接続される。電源線ＶＨＬには、第１の電源電圧である高電圧側の電源電圧ＶＧＭＨが供給され、電源線ＶＬＬには、第２の電源電圧である低電圧側の電源電圧ＶＧＭＬが供給される。なお、電源線ＶＨＬに低電圧側の電源電圧が供給され、電源線ＶＬＬに高電圧側の電源電圧が供給されてもよい。また、抵抗ＲＡ０〜ＲＡｎは例えばポリ抵抗などで構成することができる。
【００５５】
抵抗ＲＡ０〜ＲＡｎは、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間の電圧を抵抗分割する。抵抗分割された電圧は、第１〜第ｎの分割電圧ＶＡ１〜ＶＡｎとして出力される。
【００５６】
例えば抵抗ＲＡ０と抵抗ＲＡ１の間のノードをノードＮＡ１とし、抵抗ＲＡ１と抵抗ＲＡ２の間のノードをノードＮＡ２とし、抵抗ＲＡｊ−１と抵抗ＲＡｊの間のノードをノードＮＡｊとする（ｊは１≦ｊ≦ｎの整数）。そうすると、ノードＮＡ１に分割電圧ＶＡ１が出力され、ノードＮＡ２に分割電圧ＶＡ２が出力され、ノードＮＡｊに分割電圧ＶＡｊが出力される。
【００５７】
選択回路１００は、ラダー抵抗回路１０が出力する分割電圧ＶＡ１〜ＶＡｎを受けて、出力電圧ＶＱＡを出力する。選択信号ＤＡに基づいて、分割電圧ＶＡ１〜ＶＡｎのいずれかが選択され、出力電圧ＶＱＡとして出力される。
【００５８】
具体的には、ノードＮＡ１〜ＮＡｎから分割電圧ＶＡ１〜ＶＡｎが入力され、図示しない制御回路から選択信号ＤＡを受けて分割電圧ＶＡ１〜ＶＡｎのいずれかを選択し、対応する出力電圧ＶＱＡをノードＮＱＡに出力する。
【００５９】
サンプルホールド部２００は、複数のサンプルホールド回路２４０−１〜２４０−Ｎを有する。サンプルホールド回路２４０−１〜２４０−Ｎは、各サンプルホールド回路が選択回路１００の出力電圧ＶＱＡをサンプリングしてホールドし、階調電圧（広義には基準電圧）を生成する。
【００６０】
具体的には、サンプルホールド回路２４０−１〜２４０−Ｎは、各サンプルホールド回路が独立して出力電圧ＶＱＡをサンプルホールドする。例えば出力電圧ＶＱＡは、ラダー抵抗回路１０の分割電圧ＶＡ１〜ＶＡｎのいずれかであり、各サンプルホールド回路は、ホールドした出力電圧ＶＱＡに対応する電圧を階調電圧として出力する。
【００６１】
例えば、サンプルホールド回路２４０−１〜２４０−Ｎのいずれか１つが分割電圧ＶＡ１〜ＶＡｎのいずれか１つをサンプリングし、サンプルホールド回路２４０−１〜２４０−Ｎの他の１つが分割電圧ＶＡ１〜ＶＡｎの他の１つをサンプリングすることができる。そして、各サンプルホールド回路が、それぞれ異なる電圧の階調電圧を出力する。
【００６２】
ここで、サンプルホールド回路２４０−１〜２４０−Ｎは、図３に示すサンプリング指示信号ＤＢを受けてサンプルホールドすることもできる。例えば、サンプリング指示信号ＤＢがサンプルホールド回路２４０−１のサンプリングを指示する信号である場合には、サンプルホールド回路２４０−１が選択回路１００の出力電圧ＶＱＡをサンプリングする。
【００６３】
なお、サンプルホールド回路２４０−１〜２４０−Ｎは、そのうちの複数のサンプルホールド回路が、出力電圧ＶＱＡとして選択された同じ分割電圧をサンプルホールドし、同じ電圧の階調電圧を出力してもよい。また、サンプルホールド回路２４０−１〜２４０−Ｎは、時分割で出力電圧ＶＱＡをサンプルホールドし、階調電圧を出力してもよい。
【００６４】
例えば、図２に示す本実施形態の比較例の階調電圧生成回路は、可変抵抗より構成されるラダー抵抗を用いて階調電圧を出力するために、その階調電圧の調整範囲が可変抵抗の調整範囲によって制限されてしまうという問題があった。
【００６５】
この点、図３に示す本実施形態の階調電圧生成回路によれば、ラダー抵抗回路１０の分割電圧ＶＡ１〜ＶＡｎから任意の組み合わせと順序で階調電圧を生成することができるため、階調電圧を広い範囲で調整することができる。すなわち、電気光学パネル４００に様々な製品が使用されたとしても、製品ごとに最適な階調電圧を生成することができる。例えば、ラダー抵抗回路が、電源電圧をｎ＝２５６個に抵抗分割して出力し、その中から電気光学パネルの階調特性に合ったＮ＝６４個の階調電圧を選び出すように構成することで、汎用性の高い階調電圧生成回路を実現することができる。
【００６６】
３．選択回路
図４に選択回路１００の具体例を示す。この選択回路１００は、第１〜第ｎのスイッチ素子ＳＡ１〜ＳＡｎを有する。第１〜第ｎのスイッチ素子ＳＡ１〜ＳＡｎは、出力ノードＮＱＡと第１〜第ｎの入力ノードＮＡ１〜ＮＡｎの間にそれぞれ設けられる。
【００６７】
具体的には、スイッチ素子ＳＡ１の一端が入力ノードＮＡ１に接続され、他の一端が出力ノードＮＱＡに接続される。また、スイッチ素子ＳＡ２の一端が入力ノードＮＡ２に接続され、他の一端が出力ノードＮＱＡに接続される。同様に、スイッチ素子ＳＡｊ（ｊは１≦ｊ≦ｎの整数）の一端が入力ノードＮＡｊに接続され、他の一端が出力ノードＮＱＡに接続される。
【００６８】
また、入力ノードＮＡ１〜ＮＡｎにはそれぞれ、図３のラダー抵抗回路１０からの分割電圧ＶＡ１〜ＶＡｎが入力される。
【００６９】
そして、選択回路１００は、図示しない制御回路（スイッチ信号生成回路）から例えば複数ビットの選択信号ＤＡ［０：ｑ］（ｑは、１以上の整数）を受け、スイッチ素子ＳＡ１〜ＳＡｎのうちのいずれかのスイッチ素子がオンし、他のスイッチ素子がオフする。これにより、選択回路１００の出力ノードＮＱＡに出力電圧ＶＱＡが出力される。
【００７０】
具体的には、選択信号ＤＡ［０：ｑ］によってスイッチ素子ＳＡ１が選択される場合には、スイッチ素子ＳＡ１がオンし、スイッチ素子ＳＡ２〜ＳＡｎがオフすることで、分割電圧ＶＡ１が出力電圧ＶＱＡとして出力される。また、選択信号ＤＡ［０：ｑ］によってスイッチ素子ＳＡ２が選択される場合には、スイッチ素子ＳＡ２がオンし、スイッチ素子ＳＡ１とスイッチ素子ＳＡ３〜ＳＡｎがオフすることで、分割電圧ＶＡ２が出力電圧ＶＱＡとして出力される。同様に、選択信号ＤＡ［０：ｑ］によってスイッチ素子ＳＡｊが選択される場合には、スイッチ素子ＳＡｊがオンし、スイッチ素子ＳＡ１〜ＳＡｊ−１とスイッチ素子ＳＡｊ＋１〜ＳＡｎがオフすることで、分割電圧ＶＡｊが出力電圧ＶＱＡとして出力される。
【００７１】
ここで、選択回路１００は、分割電圧ＶＡ１〜ＶＡｎから選択された出力電圧ＶＱＡを時分割に出力してもよい。例えば、第１〜第ｍ(ｍは自然数)の出力期間のうちの各出力期間において、分割電圧ＶＡ１〜ＶＡｎのいずれかに対応する出力電圧ＶＱＡを選択して出力してもよい。また、スイッチ素子ＳＡ１〜ＳＡｎは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。
【００７２】
図４の構成によれば、ラダー抵抗回路１０の出力する分割電圧ＶＡ１〜ＶＡｎのいずれかを任意に選択する選択回路を実現できる。
【００７３】
４．サンプルホールド部
図５及び図７にサンプルホールド部２００の第１、第２の構成例を示す。図５のサンプルホールド部は、ラダー抵抗回路１０が出力するｎ個の分割電圧から任意のｍ個の階調電圧をサンプルホールドして出力できる。しかし、図５の第１の構成例には課題もある。それは、サンプリング期間中に階調電圧を出力できないことである。そこで、図７の第２の構成例では、２つのサンプルホールド部にサンプルホールドと出力を交互に行わせることによって、この課題を解決している。
【００７４】
ここで、図５及び図７のサンプルホールド部２００は、例えば、ｎ個の分割電圧からｎ個よりも少ないｍ個（図７ではｐ個）の階調電圧をサンプルホールドして出力することができる。具体的には、例えば、２５６個の分割電圧から６４個の階調電圧をサンプルホールドして出力することができる。この場合、２５６個の分割電圧の間隔は６４個の階調電圧に必要な間隔よりも十分小さいため、液晶パネルの表示特性に近い階調電圧を、高精度且つ容易に選択することができる。
【００７５】
ただし、ｎ個の分割電圧がｍ個（ｐ個）の階調電圧よりも個数が少なくてもよく、ｎ個の分割電圧がｍ個（ｐ個）の階調電圧と同数であってもよい。
【００７６】
４．１．第１の構成例
まず最初に、図５の第１の構成例について説明する。図５にはサンプルホールド部２００の構成例のみ示しているが、このサンプルホールド部２００は図１の選択回路１００からの出力電圧ＶＱＡをサンプリングする。まず、第１の構成例における選択回路１００の動作について説明する。
【００７７】
図３の選択回路１００は、選択信号ＤＡ［０：ｑ］を受けて、第１〜第ｍ(ｍは自然数)の出力期間のうちの各出力期間において、出力電圧ＶＱＡを出力する。出力電圧ＶＱＡは、各出力期間において、ラダー抵抗回路１０が出力する第１〜第ｎの分割電圧ＶＡ１〜ＶＡｎのいずれかに対応する。そして、出力される出力電圧ＶＱＡは、第１〜第ｍの出力期間のうちの各出力期間で異なる電圧を出力することができる。
【００７８】
なお、この選択回路１００は、第１〜第ｍの出力期間のうちの一部の出力期間または全出力期間で同一の分割電圧を選択して出力電圧ＶＱＡとして出力してもよい。
【００７９】
そして、図５に示すように、サンプルホールド部２００は第１〜第ｍのサンプルホールド回路ＳＨＡ１〜ＳＨＡｍを有する。これらのサンプルホールド回路ＳＨＡ１〜ＳＨＡｍは、少なくとも１つの階調電圧としてｍ個の階調電圧を出力する。ｍ個の階調電圧は、第１〜第ｍの階調電圧ＶＧＡ１〜ＶＧＡｍからなる。ここで、第ｉ(ｉは、１≦ｉ≦ｍの整数)のサンプルホールド回路ＳＨＡｉは、第ｉの出力期間において選択回路１００の出力電圧ＶＱＡをサンプリングする。サンプリングは、図示しない制御回路等からの例えば複数ビットのサンプリング指示信号ＤＢ［０：ｒ］（ｒは、１以上の整数）に基づいて行われる。サンプリングされた出力電圧ＶＱＡはホールドされ、第ｉの階調電圧ＶＧＡｉとして出力される。
【００８０】
具体的には、選択回路１００の出力電圧ＶＱＡは、出力ノードＮＱＡに出力され、サンプルホールド回路ＳＨＡ１〜ＳＡＨｍに入力される。サンプルホールド回路ＳＨＡ１〜ＳＡＨｍは、ノードＮＧＡ１〜ＮＧＡｍに階調電圧ＶＧＡ１〜ＶＧＡｍを出力する。また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｍには、サンプリング指示信号ＤＢ［０：ｒ］が入力される。
【００８１】
次に、図６を用いて、第１〜第ｍの出力期間が周期的に繰り返す場合の動作例について説明する。
【００８２】
図６のＡ１に示すように、第１の出力期間ＴＱ１において、選択信号ＤＡ［０：ｑ］は、分割電圧ＶＡ１の選択を選択回路１００に指示する。これにより、選択回路１００はラダー抵抗１０が出力する分割電圧ＶＡ１〜ＶＡｎの中から分割電圧ＶＡ１を選択し、Ａ２に示すように出力電圧ＶＱＡとして分割電圧ＶＡ１を出力する。
【００８３】
そして、図６のＡ３に示すように、第１の出力期間ＴＱ１において、サンプリング指示信号ＤＢ［０：ｒ］は、サンプルホールド回路ＳＨＡ１に対してサンプリングを行うことを指示する。これにより、図６のＡ４に示すように、サンプルホールド回路ＳＨＡ１は、選択回路１００が出力する分割電圧ＶＡ１をサンプリングする。サンプリングは、出力期間ＴＱ１に対応するサンプリング期間ＴＳＡ１において行われる。そして、図６のＡ５に示すように、出力期間ＴＱ２〜ＴＱｍに対応するホールド期間ＴＨＡ１においては、サンプルホールド回路ＳＨＡ１は、出力期間ＴＱ１でサンプリングした分割電圧ＶＡ１をホールドし、階調電圧ＶＧＡ１として出力する。
【００８４】
また、第２の出力期間ＴＱ２においては、選択回路１００は、図６のＡ６に示す選択信号ＤＡ［０：ｑ］に従って分割電圧ＶＡ３を選択し、図６のＡ７に示すように出力電圧ＶＱＡとして分割電圧ＶＡ３を出力する。そして、サンプルホールド回路ＳＨＡ２は、図６のＡ８に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、図６のＡ９に示すように出力期間ＴＱ２に対応するサンプリング期間ＴＳＡ２において分割電圧ＶＡ３をサンプリングする。そして、図６のＡ１０に示すように、出力期間ＴＱ３〜ＴＱｍ及び次回の出力期間ＴＱ１に対応するホールド期間ＴＨＡ２においては、サンプルホールド回路ＳＨＡ１は、出力期間ＴＱ１でサンプリングした分割電圧ＶＡ１をホールドし、階調電圧ＶＧＡ２として出力する。
【００８５】
以降一般には、第ｉの出力期間ＴＱｉにおいて、選択回路１００は、Ａ１１に示す選択信号ＤＡ［０：ｑ］に従って分割電圧ＶＡｈを選択し、Ａ１２に示すように出力電圧ＶＱＡとして分割電圧ＶＡｈを出力する。そして、サンプルホールド回路ＳＨＡｉは、Ａ１３に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、Ａ１４に示すように出力期間ＴＱｉに対応するサンプリング期間ＴＳＡｉにおいて分割電圧ＶＡｈをサンプリングする。Ａ１５に示すように、出力期間ＴＱｉ＋１〜ＴＱｍ及び次回の出力期間ＴＱ１〜ＴＱｉ−１に対応するホールド期間ＴＨＡｉにおいては、サンプルホールド回路ＳＨＡｉは、出力期間ＴＱｉでサンプリングした分割電圧ＶＡｈをホールドし、階調電圧ＶＧＡｉとして出力する。
【００８６】
図５のサンプルホールド部２００は、同様の動作を図６のＡ１６に示す出力期間ＴＱｍまで繰り返し、出力期間ＴＱ１〜ＴＱｍにおける１回分の動作を完了する。これにより、このサンプルホールド部２００は、ｍ個の階調電圧ＶＧＡ１〜ＶＧＡｍを生成して出力する。図６では、出力期間ＴＱ１〜ＴＱｍを周期的に繰り返し、図５のサンプルホールド部２００は、階調電圧ＶＧＡ１〜ＶＧＡｍを周期的に生成して出力する。
【００８７】
なお、このサンプルホールド部２００が周期的に生成する階調電圧ＶＧＡ１〜ＶＧＡｍは、周期ごとに異なってもよく、毎周期同じでもよい。また例えば、複数の階調電圧のセットを周期的に生成することもできる。また、階調電圧ＶＧＡ１〜ＶＧＡｍは、それぞれが異なる電圧であってもよく、一部または全部が同一の電圧であってもよい。
【００８８】
また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｍは、それぞれのホールド期間ＴＨＡ１〜ＴＨＡｍにおいて、ホールドしている電圧を階調電圧として期間の全部で出力してもよいし、期間の一部でのみ出力してもよい。また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｍの出力全てを階調電圧として利用してもよく、一部を階調電圧として利用してもよい。例えば、一部をデータドライバ４５０の階調電圧として出力し、他の一部を電源回路４９０の出力に代えて利用してもよい。
【００８９】
このように、図５の第１の構成例によれば、ラダー抵抗回路１０が出力するｎ個の分割電圧から任意のｍ個の階調電圧をサンプルホールドするサンプルホールド部２００を実現できる。また、第１の構成例によれば、階調電圧を広い範囲で調整することができるため、様々な液晶パネルの表示特性に対応できる汎用性の高い階調電圧生成回路を提供することができる。
【００９０】
しかしながら、この第１の構成例では、階調電圧のサンプルホールドと出力を１組のサンプルホールド部２００によって行っているために、サンプルホールド回路ＳＨＡ１〜ＳＨＡｍがサンプリングしている間は階調電圧を出力できないという課題がある。
【００９１】
例えば、本実施形態の階調電圧生成回路が１水平期間ごとに６４階調の階調電圧を図１のデータドライバ４５０に供給している（例えば正極階調電圧と負極階調電圧）とする。そうすると、１水平期間において、階調電圧生成回路が６４回のサンプリング動作を行うことになり、その６４回のサンプリング動作に要する期間の分だけ、データドライバ４５０が階調電圧を利用できる期間が短くなるという課題がある。
【００９２】
そこで、図７に示す第２の構成例では、２つのサンプルホールド部を設け、一方のサンプルホールド部がサンプリングしている期間は、他方に階調電圧を出力させることによって、この課題を解決している。
【００９３】
４．２．第２の構成例
以下では、図７に示すサンプルホールド部の第２の構成例について説明する。このサンプルホールド部２００は、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２を有する。そして、第１の期間と第２の期間があり、周期的に繰り返される。この第１のサンプルホールド部２２０−１は、第１の期間において選択回路１００の出力電圧ＶＧＡをサンプリングする。そして、続く第２の期間において、第１の期間にサンプリングした電圧をホールドする。第２のサンプルホールド部２２０−２は、第２の期間において選択回路１００の出力電圧ＶＧＡをサンプリングする。そして、続く第１の期間において、第１の期間にサンプリングした電圧をホールドする。
【００９４】
そして、図７のサンプルホールド部２００は、図示しない制御回路等からの出力指示信号ＰＯＬを受けて、階調電圧ＶＧＢ１〜ＶＧＢｐを出力する。このとき、第１の期間においては、第２のサンプルホールド部がホールドする電圧を選択して出力し、第２の期間においては、第１のサンプルホールド部がホールドする電圧を選択して出力する。
【００９５】
具体的には、第１のサンプルホールド部２２０−１は、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐを有し、第２のサンプルホールド部２２０−２は、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐを有する。サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐとＳＨＢ２１〜ＳＨＢ２ｐには、選択回路１００の出力電圧ＶＱＡが入力される。また、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐとＳＨＢ２１〜ＳＨＢ２ｐは、ノードＮＧＢ１〜ＮＧＢｐに階調電圧ＶＧＢ１〜ＶＧＢｐを出力する。
【００９６】
そして、第１の期間においては、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐがサンプリング指示信号ＤＢ［０：ｒ］を受けて選択回路１００の出力ＶＱＡをサンプリングし、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐが第２の期間においてサンプリングした電圧をホールドする。また、第２の期間においては、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐがサンプリング指示信号ＤＢ［０：ｒ］を受けて選択回路１００の出力ＶＱＡをサンプリングし、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐが第１の期間においてサンプリングした電圧をホールドする。そして、出力指示信号ＰＯＬは、ホールドを行っている方のサンプルホールド部を選択して、そのホールドしている電圧を階調電圧ＶＧＢ１〜ＶＧＢｐとして出力させる。
【００９７】
以上に説明したように、２つのサンプルホールド部を設けることによって、一方のサンプルホールド部にｐ個の階調電圧を生成させ、その間は他方のサンプルホールド部に他のｐ個の階調電圧を出力させておくことができる。例えば、２組のｐ個の階調電圧を交互に生成して出力することもできるし、３組以上の複数組のｐ個の階調電圧を周期的に生成して出力することもできる。
【００９８】
次に、図８を用いて本実施形態の動作を具体的に説明する。図８のＢ１に示すように、第１のサンプルホールド部２２０−１は、第１の期間ＴＢ１に対応するサンプリング期間ＴＳＢ１において、選択回路１００の出力電圧ＶＧＡをサンプリングする。このサンプリングは、サンプリング指示信号ＤＢ［０：ｒ］に基づいて行われる。そして、図８のＢ２に示すように、第２の期間ＴＢ２に対応するホールド期間ＴＨＢ１において、図８のＢ１に示すサンプリング期間ＴＳＢ１でサンプリングした電圧をホールドしている。ここで、図８のＢ３に示すように、出力指示信号ＰＯＬは第２の信号レベルＰＢ２である。これにより、図８のＢ４に示すように、第１のサンプルホールド部２２０−１がホールドしている電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【００９９】
続いて、図８のＢ５に示すように、第２のサンプルホールド部２２０−２は、第２の期間ＴＢ２に対応するサンプリング期間ＴＳＢ２において、選択回路１００の出力電圧ＶＧＡをサンプリングする。このサンプリングは、サンプリング指示信号ＤＢ［０：ｒ］に基づいて行われる。そして、図８のＢ６に示すように、第２の期間ＴＢ１に対応するホールド期間ＴＨＢ２において、図８のＢ５に示すサンプリング期間ＴＳＢ２でサンプリングした電圧をホールドしている。ここで、図８のＢ７に示すように、出力指示信号ＰＯＬは第１の信号レベルＰＢ１である。これにより、図８のＢ８に示すように、第２のサンプルホールド部２２０−２がホールドしている電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１００】
このとき、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２は、それぞれのサンプリング期間ＴＳＢ１とＴＳＢ２において、図５のサンプルホールド部２００と同様なサンプルホールド動作を行う。ここでは、第１のサンプルホールド部２２０−１のサンプリング期間ＴＳＢ１におけるサンプルホールド動作を例にとって説明する。
【０１０１】
図８のＢ９に示すように、第１の出力期間ＴＱＢ１において、選択回路１００は、選択信号ＤＡ［０：ｑ］に従って例えば分割電圧ＶＡ１を選択し、出力電圧ＶＱＡとして分割電圧ＶＡ１を出力する。そして、サンプルホールド回路ＳＨＢ１１は、図８のＢ１０に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、分割電圧ＶＡ１をサンプリングする。出力期間ＴＱＢ２〜ＴＱＢｍにおいては、サンプルホールド回路ＳＨＢ１１は、出力期間ＴＱＢ１でサンプリングした分割電圧ＶＡ１をホールドする。出力期間ＴＱＢ２〜ＴＱＢｐにおいても同様にサンプルホールド回路ＳＨＢ１２〜ＳＨＢ１ｐがサンプルホールド動作を行い、ｐ個の階調電圧を生成することができる。
【０１０２】
このように、図７の第２の構成例によれば、複数の組の階調電圧を繰り返し出力できる。また、２つのサンプルホールド部のうち一方のサンプルホールド部が階調電圧を出力している間に、他方のサンプルホールド部が階調電圧をサンプリングすることができる。これにより、２つのサンプルホールド部が交互に階調電圧を出力するため、図５の第１の構成例ではサンプリング期間に階調電圧を出力できなかったという課題を解決している。
【０１０３】
５．正負独立及びＲＧＢ正負独立の階調電圧
ところで、代表的な電気光学パネル４００である液晶パネルでは、極性反転における正極性と負極性で表示特性が異なっているため、この表示特性を正確に階調補正するためには、各極性の表示特性に適した階調電圧が必要である。このような場合に本実施形態の階調電圧生成回路を適用すれば、複数の組の階調電圧として各極性の表示特性に適した階調電圧を出力させることができる。そこで以下では、図９、図１０を用いて、本実施形態の階調電圧生成回路の具体的な適用例として、１水平期間ごとに極性反転を行う電気光学装置６００に適用した場合の動作について説明する。
【０１０４】
５．１．正負独立の階調電圧
最初に、図９に示す動作例について説明する。図９に示すのは、複数の組の階調電圧として正極用階調電圧と負極用階調電圧を１水平期間ごとに交互に出力する場合である。この動作例では、図８のＢ４に示す第２のサンプルホールド部の出力に対応して正極用階調電圧が出力され、図８のＢ８に示す第１のサンプルホールド部の出力に対応して負極用階調電圧が出力される。
【０１０５】
具体的には、図９の第１の期間ＴＥ１、第２の期間ＴＥ２は、図８のＴＢ１、ＴＢ２に対応し、それぞれが電気光学装置６００の１水平期間に相当する。また、図９のＴＱＥ１〜ＴＱＥ６４は、図８のＴＱＢ１〜ＴＱＢｐに対応し、図９のＶＧＥ１〜ＶＧＥ６４は、図８のＶＧＢ１〜ＶＧＢｐに対応する。また、図９のＰＥ１、ＰＥ２は、図８のＰＢ１、ＰＢ２に対応し、図９のＴＳＥ１、ＴＳＥ２、ＴＨＥ１、ＴＨＥ２は、図８のＴＳＢ１、ＴＳＢ２、ＴＨＢ１、ＴＨＢ２に対応する。
【０１０６】
そして、図９のＥ１に示すように、第１の期間ＴＥ１において、第１のサンプルホールド部２２０−１は選択回路１００の出力電圧ＶＱＡをサンプリングする。次に、図９のＥ２に示すように、続く第２の期間ＴＥ２において、第１の期間ＴＥ１にサンプリングした選択回路１００の出力電圧ＶＱＡをホールドし、図９のＥ３に示すように、負極用階調電圧として出力する。そして、図９のＥ４に示すように、第２の期間ＴＥ２において、第２のサンプルホールド部２２０−２は選択回路１００の出力電圧ＶＱＡをサンプリングする。次に、図９のＥ５に示すように、続く第１の期間ＴＥ１において、第２の期間ＴＥ２でサンプリングした選択回路１００の出力電圧ＶＱＡをホールドし、図９のＥ６に示すように、正極用階調電圧として出力する。
【０１０７】
このように、本実施形態の階調電圧生成回路によれば、正極用階調電圧と負極用階調電圧を１水平期間ごとに交互に出力することができる。
【０１０８】
５．２．ＲＧＢ正負独立の階調電圧生成回路
しかし、近年では、例えばプロジェクターや携帯電話の画像表示には、優れた色調表現が求められており、正負のみ独立した階調補正では十分でない場合がある。そのため、より精度の高い階調補正を実現するために、その画像表示の色成分ごとに独立した階調補正を行うことが必要とされている。そこで、図１０を用いて、このような階調補正に本実施形態の階調電圧生成回路を適用した例として、ＲＧＢ独立かつ正負独立の階調補正を行う電気光学装置６００に適用した場合の動作例について説明する。
【０１０９】
この動作例では、１水平期間に正極Ｒ（第１の色成分の正極用階調電圧）、正極Ｇ（第２の色成分の正極用階調電圧）、正極Ｂ（第３の色成分の正極用階調電圧）を出力する。そして、次の１水平期間に負極Ｒ（第１の色成分の負極用階調電圧）、負極Ｇ（第２の色成分の負極用階調電圧）、負極Ｂ（第３の色成分の負極用階調電圧）を出力する。そして、これらの水平期間を交互に繰り返す。
【０１１０】
具体的には、図１０の第１の分割期間ＴＦ１と第２の分割期間ＴＦ２は、１回目の第１の期間と第２の期間であり、第３の分割期間ＴＦ３と第４の分割期間ＴＦ４は、２回目の第１の期間と第２の期間であり、第５の分割期間ＴＦ５と第６の分割期間ＴＦ６は、３回目の第１の期間と第２の期間である。これら第１の期間と第２の期間は、図８の期間ＴＢ１と期間ＴＢ２に対応する。また、図１０のＰＦ１、ＰＦ２は、図８のＰＢ１、ＰＢ２に対応する。また、図１０の正極Ｒ、正極Ｂ、負極Ｇは、図８の第２のサンプルホールド部の出力に対応し、図１０の正極Ｇ、負極Ｒ、負極Ｂは、図８の第１のサンプルホールド部の出力に対応する。
【０１１１】
そして、図１０のＦ１に示すように、第１のサンプルホールド部２２０−１は、分割期間ＴＦ１において、選択回路１００の出力電圧ＶＱＡをサンプリングする。次に、図１０のＦ２に示すように、続く分割期間ＴＦ２において、分割期間ＴＦ１でサンプリングした選択回路１００の出力電圧ＶＱＡをホールドし、図１０のＦ３に示すように、正極Ｇとして出力する。そして、図１０のＦ４に示すように、第２のサンプルホールド部２２０−２は、分割期間ＴＦ２において、選択回路１００の出力電圧ＶＱＡをサンプリングする。次に、図１０のＦ５に示すように、続く分割期間ＴＦ３において、分割期間ＴＦ２でサンプリングした選択回路１００の出力電圧ＶＱＡをホールドし、図１０のＦ６に示すように、正極Ｂとして出力する。
【０１１２】
そして、同様に、第１のサンプルホールド部２２０−１は、分割期間ＴＦ３においてサンプリングし、続く分割期間ＴＦ４においてホールドし、負極Ｒとして出力する。次に、第２のサンプルホールド部２２０−２は、分割期間ＴＦ４においてサンプリングし、続く分割期間ＴＦ５においてホールドし、負極Ｇとして出力する。次に、第１のサンプルホールド部２２０−１は、分割期間ＴＦ５においてサンプリングし、続く分割期間ＴＦ６においてホールドし、負極Ｂとして出力する。次に、第２のサンプルホールド部２２０−２は、分割期間ＴＦ６においてサンプリングし、続く分割期間ＴＦ１においてホールドし、正極Ｒとして出力する。
【０１１３】
このように、本実施形態の階調電圧生成回路によれば、ＲＧＢ独立の正極用階調電圧と負極用階調電圧を繰り返し出力することができる。
【０１１４】
５．３．極性反転期間の設定
以上では、本実施形態の階調電圧生成回路を極性反転動作を行う電気光学装置６００に適用した場合について述べた。ここで、この電気光学装置６００においては、電気光学パネル４００の対向電極に供給される対向電圧ＶＣＯＭは、極性反転時にその電圧の極性が反転される。例えば、１水平期間ごとに極性反転する場合には、対向電圧ＶＣＯＭも１水平期間ごとに反転される。このとき、この対向電圧ＶＣＯＭの反転に応じて、対向電極に寄生する液晶容量などが充電されるため、その充電が終了するまで対向電圧ＶＣＯＭは所定の電圧に設定されない。
【０１１５】
そこで、図１０に示すように、本実施形態の階調電圧生成回路では、極性反転期間ＴＦ１１とＴＦ４１が設定されている。この極性反転期間は、電気光学装置６００が有する電気光学パネル４００の対向電極に供給される対向電圧ＶＣＯＭの極性反転期間である。これにより、極性反転後に対向電圧ＶＣＯＭを所定の電圧に設定するための期間を確保できる。ここで、極性反転期間ＴＦ１１は、第１の分割期間ＴＦ１の前半期間に設定され、極性反転期間ＴＥ４１は、第４の分割期間ＴＦ４の前半期間に設定される。
【０１１６】
具体的には、分割期間ＴＦ１の前半期間である極性反転期間ＴＦ１１において、対向電圧ＶＣＯＭが安定化され、分割期間ＴＦ４の前半期間である極性反転期間ＴＦ４１において、対向電圧ＶＣＯＭが安定化される。他の動作については、図１０を用いて上に述べた通りであるため、省略する。
【０１１７】
例えば、極性反転期間ＴＦ１１とＴＦ４１を分割電圧ＶＡ１〜ＶＡｎの安定期間として利用することもできる。極性反転期間ＴＦ１１を例にとれば、極性反転にともなってラダー抵抗回路１０の電源線ＶＨＬに供給する電源電圧と電源線ＶＬＬに供給する電源電圧を入れ替える場合には、極性反転期間ＴＦ１１を分割電圧ＶＡ１〜ＶＡｎの安定期間として利用できる。そして、極性反転期間ＴＦ１１の終了後に第１のサンプルホールド部がサンプリングを開始することで、安定した分割電圧ＶＡ１〜ＶＡｎをサンプリングできる。なお、極性反転に関わらず電源線ＶＨＬに供給する電源電圧と電源線ＶＬＬに供給する電源電圧が同じ場合には、図１０のように分割期間ＴＦ１の最初から第１のサンプルホールド部がサンプリングすることもできる。
【０１１８】
本実施形態の階調電圧生成回路によれば、電気光学パネルの対向電極に供給される対向電圧が極性反転した後に、その対向電圧を安定化するための期間として、極性反転期間を利用できる。また、極性反転にともなってラダー抵抗回路１０の電源電圧を入れ替える場合には、極性反転期間ＴＦ１１とＴＦ４１を分割電圧ＶＡ１〜ＶＡｎの安定期間として利用できる。従って、サンプルホールド部２２０−１、２２０−２は正確な分割電圧ＶＡ１〜ＶＡｎをサンプリングできるため、高精度の基準電圧を生成することができる。
【０１１９】
６．フリップアラウンド型サンプルホールド回路
図３等に示すサンプルホールド回路２４０−１〜２４０−Ｎの各サンプルホールド回路は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。これら各サンプルホールド回路は、同様のフリップアラウンド型サンプルホールド回路により構成できるため、以下では、代表してサンプルホールド回路２４０−１について説明する。ここでフリップアラウンド型サンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。
【０１２０】
図１１（Ａ）、図１１（Ｂ）を用いてフリップアラウンド型サンプルホールド回路について更に詳細に説明する。
【０１２１】
例えば図１１（Ａ）、図１１（Ｂ）において、フリップアラウンド型サンプルホールド回路により構成されるサンプルホールド回路２４０−１は、演算増幅器ＯＰＣと、サンプリング用キャパシタＣＣを含む。
【０１２２】
サンプリング用キャパシタＣＣは、演算増幅器ＯＰＣの反転入力端子（広義には第１の入力端子）とサンプルホールド回路２４０−１の入力ノードＶＩＣとの間に設けられる。そして図１１（Ａ）に示すようにキャパシタＣＣには、サンプリング期間において入力ノードＮＩＣの入力電圧ＶＩＣに応じた電荷が蓄積される。
【０１２３】
なお図１１（Ａ）に示すようにサンプリング期間では演算増幅器ＯＰＣの出力がＯＰＣの反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰＣの非反転入力端子（広義には第２の入力端子）は、アナログ基準電源電圧ＡＧＮＤに設定される。従って演算増幅器ＯＰＣのイマジナリーショート機能により、キャパシタＣＣの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＣには、入力電圧ＶＩＣに応じた電荷が蓄積されるようになる。
【０１２４】
ここで、アナログ基準電源電圧ＡＧＮＤは、演算増幅器の高電位側電源電圧をＶＤＤとし、低電位側電源電圧をＶＳＳとした場合に、ＶＤＤ〜ＶＳＳの任意の電圧である。例えば、ＶＤＤとＶＳＳの間（中間）の電圧であり、この場合には、ＡＧＮＤ＝ＶＳＳ＋（ＶＤＤ−ＶＳＳ）／ＭＬ（ＭＬ＞１）と表すことができる。例えばＭＬ＝２の場合、ＡＧＮＤ＝ＶＳＳ＋（ＶＤＤ−ＶＳＳ）／２と表すことができ、ＶＳＳ＝０ならば、ＡＧＮＤ＝ＶＤＤ／２と表すことができる。
【０１２５】
次に、図１１（Ｂ）に示すようにホールド期間においては、サンプルホールド回路２４０−１は、サンプリング期間においてサンプリング用キャパシタＣＣに蓄積された電荷に応じた出力電圧ＶＯＣを、その出力ノードＮＯＣに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＣの他端を、演算増幅器ＯＰＣの出力端子に接続するフリップアラウンド動作を行うことで、キャパシタＣＣに蓄積された電荷に応じた出力電圧ＶＯＣを出力する。
【０１２６】
以上のようなフリップアラウンド型サンプルホールド回路によりサンプルホールド回路２４０−１を構成すれば、いわゆるオフセットフリーを実現できる。
【０１２７】
例えば演算増幅器ＯＰＣの反転入力端子と非反転入力端子の間に発生するオフセット電圧をＶＯＦとし、説明を簡素化するためにアナログ基準電源電圧ＡＧＮＤを仮に０Ｖとし、サンプリング期間での入力電圧をＶＩＣ＝ＶＩとし、キャパシタＣＣの容量値をＣＳとする。すると、サンプリング期間において蓄積される電荷Ｑは下式のように表される。
【０１２８】
Ｑ＝（ＶＩ−ＶＯＦ）×ＣＳ （１）
一方、ホールド期間でのノードＮＥＧの電圧をＶＸとし、出力電圧をＶＯＣとすると、ホールド期間において蓄積される電荷Ｑ’は下式のように表される。
【０１２９】
Ｑ’＝（ＶＯＣ−ＶＸ）×ＣＳ （２）
また演算増幅器ＯＰＣの増幅率をＡとすると、ＶＯＣは下式のように表される。
【０１３０】
ＶＯＣ＝−Ａ×（ＶＸ−ＶＯＦ） （３）
すると電荷保存の法則によりＱ＝Ｑ’となるため、下式が成立する。
【０１３１】
（ＶＩ−ＶＯＦ）×ＣＳ＝（ＶＯＣ−ＶＸ）×ＣＳ （４）
従って上式（３）、（４）により、
ＶＯＣ＝ＶＩ−ＶＯＦ＋ＶＸ＝ＶＩ−ＶＯＦ＋ＶＯＦ−ＶＯＣ／Ａ
が成立する。従って、サンプルホールド回路２４０−１の出力電圧ＶＯＣは下式のように表される。
【０１３２】
ＶＯＣ＝｛１／（１＋１／Ａ）｝×ＶＩ （５）
上式（５）から明らかなように、サンプルホールド回路２４０−１の出力電圧ＶＯＣは、オフセット電圧ＶＯＦに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。
【０１３３】
例えば階調電圧生成回路４３０のサンプルホールド回路２４０−１〜２４０−Ｎにより階調電圧が出力される場合に、出力電圧ＶＯＣにオフセット電圧ＶＯＦが表れると、出力電圧ＶＯＣのバラツキにより階調電圧に誤差が生じてしまい、表示品質が劣化する。
【０１３４】
この点、フリップアラウンド型サンプルホールド回路を用いれば、オフセットをキャンセルできるため、出力電圧ＶＯＣのバラツキを最小限に抑えることができる。従って、誤差の少ない高精度の階調電圧をデータドライバ４５０に供給でき、表示品質を向上できる。
【０１３５】
次に、図１２（Ａ）、図１２（Ｂ）にフリップアラウンド型サンプルホールド回路を用いたサンプルホールド回路２４０−１の詳細な構成例を示す。
【０１３６】
図１２（Ａ）、図１２（Ｂ）のサンプルホールド回路２４０−１は、演算増幅器ＯＰＤと、サンプリング用スイッチ素子ＳＳＤと、サンプリング用キャパシタＣＤと、帰還用スイッチ素子ＳＦＤと、フリップアラウンド用スイッチ素子ＳＡＤを含む。また、出力用スイッチ素子ＳＯＤを含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子ＳＳＤ、ＳＡＤ、ＳＦＤ、ＳＯＤは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。
【０１３７】
そして、演算増幅器ＯＰＤの非反転入力端子（第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。サンプリング用スイッチ素子ＳＳＤ及びサンプリング用キャパシタＣＤは、サンプルホールド回路２４０−１の入力ノードＮＩＤと演算増幅器ＯＰＤの反転入力端子（第１の入力端子）との間に設けられる。帰還用スイッチ素子ＳＦＤは、演算増幅器ＯＰＤの出力端子とＯＰＤの反転入力端子との間に設けられる。フリップアラウンド用スイッチ素子ＳＡＤは、スイッチ素子ＳＳＤとキャパシタＣＤとの間の接続ノードＮＳと、演算増幅器ＯＰＤの出力端子との間に設けられる。
【０１３８】
そして、図１２（Ａ）に示すようにサンプリング期間においては、サンプリング用スイッチ素子ＳＳＤ及び帰還用スイッチ素子ＳＦＤがオンになると共に、フリップアラウンド用スイッチ素子ＳＡＤがオフになる。これにより、図１２（Ａ）で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。
【０１３９】
一方、図１２（Ｂ）に示すようにホールド期間においては、サンプリング用スイッチ素子ＳＳＤ及び帰還用スイッチ素子ＳＦＤがオフになると共に、フリップアラウンド用スイッチ素子ＳＡＤがオンになる。これにより、図１２（Ｂ）で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
【０１４０】
また、出力用スイッチ素子ＳＯＤは、演算増幅器ＯＰＤの出力端子とサンプルホールド回路２４０−１の出力ノードＮＯＤとの間に設けられる。そして図１２（Ａ）に示すようにサンプリング期間においては、出力用スイッチ素子ＳＯＤはオフになる。これにより、サンプルホールド回路２４０−１の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。
【０１４１】
一方、図１２（Ｂ）に示すように、ホールド期間においては、出力用スイッチ素子ＳＯＤはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧ＶＯＤを出力できる。
【０１４２】
ここで、出力用スイッチ素子ＳＯＤは、フリップアラウンド型サンプルホールド回路のサンプルホールド動作と独立してオン、オフすることもできる。例えば、図７、図８で説明したサンプルホールド部２００のサンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐ、ＳＨＢ２１〜ＳＨＢ２ｐが、フリップアラウンド型サンプルホールド回路で構成される場合である。具体的には、例えば図７のサンプルホールド回路ＳＨＢ１１は、サンプリング指示信号ＤＢ［０：ｒ］に従って、図８の期間ＴＢ１の出力期間ＴＱ１においてサンプリングし、他の出力期間はホールドしている。しかし、出力用スイッチ素子ＳＯＤは、サンプリング指示信号ＤＢ［０：ｒ］とは異なる信号である出力指示信号ＰＯＬに従って、期間ＴＢ１においてオフし、期間ＴＢ２においてオンしている。
【０１４３】
次に、図６を用いて、図５のサンプルホールド回路ＳＨＡ１がフリップアラウンド型サンプルホールド回路で構成される場合を例に、図１２（Ａ）、図１２（Ｂ）の回路動作を説明する。図１２（Ａ）、図１２（Ｂ）のノードＮＩＤには、選択回路１００の出力電圧ＶＧＡが入力される。
【０１４４】
図６のサンプリングサンプリング期間ＴＳＡ１においては、サンプリング指示信号ＤＢ［０：ｒ］を受けて、サンプリング用スイッチ素子ＳＳＤ、帰還用スイッチ素子ＳＦＤに入力されるスイッチ制御信号がアクティブ（Ｈレベル）になるため、スイッチ素子ＳＳＤ、ＳＦＤはオンになる。一方、フリップアラウンド用スイッチ素子ＳＡＤ、出力用スイッチ素子ＳＯＤに入力されるスイッチ制御信号が非アクティブ（Ｌレベル）になるため、スイッチ素子ＳＡＤ、ＳＯＤはオフになる。
【０１４５】
また、図６のホールド期間ＴＨＡ１においては、サンプリング指示信号ＤＢ［０：ｒ］を受けて、スイッチ素子ＳＳＤ、ＳＦＤに入力されるスイッチ制御信号が非アクティブになるため、ＳＳＤ、ＳＦＤはオフになる。一方、スイッチ素子ＳＡＤ、ＳＯＤに入力されるスイッチ制御信号がアクティブになるため、ＳＡＤ、ＳＯＤはオンになる。
【０１４６】
そして、図６のＡ４に示すように、サンプリング期間ＴＳＡ１においてＡ２の電圧ＶＡ１をサンプリングし、サンプリング用キャパシタＣＤには電圧ＶＡ１に応じた電荷が蓄積される。このとき、スイッチ素子ＳＯＤはオフのため、電圧ＶＯＤは階調電圧として出力されない。次に、Ａ５に示すように、ホールド期間ＴＨＡ１においてサンプリング用キャパシタＣＤに蓄積された電荷に応じた電圧である電圧ＶＡ１をホールドし、電圧ＶＯＤとして出力する。そして、スイッチ素子ＳＯＤはオンのため、電圧ＶＯＤは階調電圧として出力される。従って、図７の階調電圧ＶＧＡ１として電圧ＶＡ１が出力される。
【０１４７】
７．詳細な構成例
次に、図１３に本実施形態の詳細な構成例を示す。図１３の階調電圧生成回路は、２５６階調のラダー抵抗回路の出力電圧から６４階調の階調電圧ＶＧＥ１〜ＶＧＥ６４を生成して出力することができる。この階調電圧生成回路は、図３に対応して、ラダー抵抗回路１０、選択回路１００、サンプルホールド部２００を含む。なお、図１３では、ラダー抵抗回路１０と選択回路１００をまとめて、ラダー抵抗回路＆選択回路としている。
【０１４８】
そして、ラダー抵抗回路１０は、直列に接続された抵抗ＲＥ０〜ＲＥ２５６を有する。この抵抗ＲＥ０〜ＲＥ２５６は、図３の抵抗ＲＡ０〜ＲＡｎに対応し、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間の電圧を抵抗分割し、２５６個の分割電圧を出力する。
【０１４９】
選択回路１００は、図４のスイッチ素子ＳＡ１〜ＳＡｎに対応するスイッチ素子ＳＥ１〜ＳＥ２５６を有する。このスイッチ素子ＳＥ１〜ＳＥ２５６は、抵抗ＲＥ０〜ＲＥ２５６の各抵抗の間のノードと出力ノードＮＱＥとの間に設けられる。例えば、スイッチ素子ＳＥ１は、抵抗ＲＥ０とＲＥ１の間のノードと出力ノードＮＱＥとの間に設けられ、スイッチ素子ＳＥ２は、抵抗ＲＥ１とＲＥ２の間のノードと出力ノードＮＱＥとの間に設けられる。
【０１５０】
サンプルホールド部２００は、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２を有する。第１のサンプルホールド部２２０−１は、図７のサンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐに対応するサンプルホールド回路ＳＨＥ１０１〜ＳＨＥ１６４を含み、第２のサンプルホールド部２２０−２は、図７のサンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐに対応するサンプルホールド回路ＳＨＥ２０１〜ＳＨＥ２６４を含む。
【０１５１】
そして、これらのサンプルホールド回路はそれぞれ、図１２で説明したフリップアラウンド型サンプルホールド回路で構成される。例えば、サンプルホールド回路ＳＨＥ１０１は、図１２に対応して、演算増幅器ＯＰＥ１０１と、サンプリング用スイッチ素子ＳＳＥ１０１と、サンプリング用キャパシタＣＥ１０１と、帰還用スイッチ素子ＳＦＥ１０１と、フリップアラウンド用スイッチ素子ＳＡＥ１０１と、出力用スイッチ素子ＳＯＥ１０１を含む。
【０１５２】
そして、選択回路１００は、選択信号ＤＡ［０：ｑ］を受けて、ラダー抵抗回路１０の出力する２５６個の電圧のうちいずれかを選択して電圧ＶＱＥとして出力する。次に、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２が、サンプリング指示信号ＤＢ［０：ｒ］を受けて、電圧ＶＱＥをサンプリングしてホールドする。そして、出力指示信号ＰＯＬを受けて、階調電圧ＶＧＥ１〜ＶＧＥ６４を出力する。
【０１５３】
ここで、図９を例に本実施形態の階調電圧生成回路の具体的な動作を説明する。なお、本実施形態の動作は、図９に制限されるものではなく、例えば図８、図１０に示す動作例にも適用できる。
【０１５４】
図９の第１の期間ＴＥ１においては、第１のサンプルホールド部２２０−１が電圧ＶＱＥをサンプリングし、第２のサンプルホールド部２２０−２が第２の期間ＴＥ２においてサンプリングした電圧をホールドし、正極性階調電圧として出力する。一方、図９の第２の期間ＴＥ２においては、第２のサンプルホールド部２２０−２が電圧ＶＱＥをサンプリングし、第１のサンプルホールド部２２０−１が第１の期間ＴＥ１においてサンプリングした電圧をホールドし、負極用階調電圧として出力する。
【０１５５】
具体的には、例えばサンプルホールド回路ＳＨＥ１０１は次のように動作する。ここで、ラダー抵抗回路１０の抵抗ＲＥ１とＲＥ２の間の電圧を電圧ＶＥ２とする。そして、期間ＴＥ１の期間ＴＱＥ１において、選択回路１００は、選択信号ＤＡ［０：ｑ］を受けて電圧ＶＥ２を選択している。そうすると、選択回路１００は、スイッチ素子ＳＥ２がオンし、他のスイッチ素子がオフし、電圧ＶＱＥとして電圧ＶＥ２を出力する。
【０１５６】
そして、サンプルホールド回路ＳＨＥ１０１は、期間ＴＥ１の期間ＴＱＥ１において、電圧ＶＥ２をサンプリングし、期間ＴＥ１の残りの期間と期間ＴＥ２において、電圧ＶＥ２をホールドする。ここで、スイッチ素子ＳＯＥ１０１は、出力指示信号ＰＯＬを受けて、期間ＴＥ１においてオフし、期間ＴＥ２においてオンする。これにより、サンプルホールド回路ＳＨＥ１０１は、期間ＴＥ２において、ホールドする電圧ＶＥ２を階調電圧ＶＧＥ１として出力する。
【０１５７】
ここで、サンプルホールド回路ＳＨＥ１０１は、サンプリングする期間において、スイッチ素子ＳＳＥ１０１、ＳＦＥ１０１がオンし、ＳＡＥ１０１がオフする。そして、ホールドする期間において、スイッチ素子ＳＳＥ１０１、ＳＦＥ１０１がオフし、ＳＡＥ１０１がオンする。
【０１５８】
このように、図１３に示す詳細な構成例によれば、本実施形態の階調電圧生成回路を実現できる。
【０１５９】
８．ドライバ
ところで、本実施形態の階調電圧生成回路が出力する階調電圧は、例えば図１のデータドライバ４５０に供給される。このデータドライバ４５０は、液晶パネルなどの電気光学パネル４００のデータ線にデータ信号を供給するものである。以下では、図１４、図１５を用いて、データドライバ４５０（ソースドライバ）の構成例について説明する。
【０１６０】
最初に、図１４の構成例について説明する。図１４のデータドライバは、Ｄ／Ａ変換回路４５２、データ線駆動回路４６０−１〜４６０−Ｍを含む。そして図１４では、１つのＤ／Ａ変換回路４５２が、複数のデータ線駆動回路４６０−１〜４６０−Ｍ（第１〜第Ｍのデータ線駆動回路）により共用される。なおデータ線駆動回路等を表示パネルの各データ線毎に設けてもよいし、データ線駆動回路が複数のデータ線に時分割にデータ信号を供給するようにしてもよい。またデータドライバ（集積回路装置）の一部又は全部を表示パネル上に一体に形成してもよい。
【０１６１】
Ｄ／Ａ変換回路４５２（電圧生成回路）は、例えば図１のメモリ４２０から階調データＤＧ（画像データ、表示データ）を受ける。そして階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。
【０１６２】
具体的には、Ｄ／Ａ変換回路４５２は、階調データを受け、階調データに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を、第１〜第Ｍのサンプリング期間の各サンプリング期間に時分割に出力する。
【０１６３】
データ線駆動回路４６０−１〜４６０−Ｍは階調生成アンプ４６２−１〜４６２−Ｍ（ＧＡ１〜ＧＡＭ）を含む。これらの階調生成アンプ４６２−１〜４６２−Ｍの各々は、第１〜第Ｍのサンプリング期間の各サンプリング期間においてＤ／Ａ変換回路４５２から出力された第１、第２の階調電圧ＶＧ１、ＶＧ２をサンプリングし、ＶＧ１とＶＧ２の間の階調電圧を生成する。
【０１６４】
具体的には、階調電圧ＶＧ１、ＶＧ２は、Ｄ／Ａ変換回路４５２に入力される複数の階調電圧（例えばＶＭ１〜ＶＭ６４）において隣り合う階調電圧（例えばＶＭ１とＶＭ２、ＶＭ２とＶＭ３）になる。そして、階調電圧ＶＧ１、ＶＧ２をサンプリングし、階調データＤＧに応じて、ＶＧ１、ＶＧ２、または（ＶＧ１＋ＶＧ２）／２を生成する。
【０１６５】
なお、ＶＧ１とＶＧ２の間の階調電圧は、（ＶＧ１＋ＶＧ２）／２に限らずＶＧ１とＶＧ２の間の電圧であればよく、１個でなく複数個であってもよい。
【０１６６】
次に、図１５にデータドライバ４５０の第２の構成例を示す。図１５では、データ線駆動回路４６０−１〜４６０−Ｍは、階調生成アンプ４６２−１〜４６２−Ｍの後段に設けられた駆動アンプ４６４−１〜４６４−Ｍを更に含む。なお駆動アンプ４６４−１〜４６４−Ｍを設けない変形実施も可能である。
【０１６７】
データ線駆動回路４６０−１〜４６０−Ｍが含む駆動アンプ４６４−１〜４６４−Ｍ（ＤＡ１〜ＤＡＭ）は、第１〜第Ｍのサンプリング期間の後の駆動アンプ用サンプリング期間において、階調生成アンプ４６２−１〜４６２−Ｍの出力電圧をサンプリングする。そして駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングされた出力電圧を出力する。
【０１６８】
図１４、図１５の構成によれば、Ｄ／Ａ変換回路４５２が時分割に第１、第２の階調電圧ＶＧ１、ＶＧ２を出力したとしても、階調生成アンプ４６２−１〜４６２−Ｍのサンプリング機能により、第１〜第Ｍの各サンプリング期間での電圧の適正なサンプリングが可能になる。
【０１６９】
例えば、データ線駆動回路をサンプルホールド機能を持たないアンプ、例えばボルテージフォロア型のアンプで構成した場合、各データ線駆動回路毎に同じ構成のＤ／Ａ変換回路を設ける必要があり、Ｄ／Ａ変換回路のレイアウト面積が原因となって集積回路装置の大規模化を招く。
【０１７０】
この点、本実施形態では、階調生成アンプや駆動アンプにサンプルホールド機能を持たせたことにより、複数のデータ線駆動回路４６０−１〜４６０−Ｍに対して１つのＤ／Ａ変換回路４５２を共有することができる。従って、集積回路装置内でのＤ／Ａ変換回路４５２の占有面積を削減でき、集積回路装置の小規模化を図れる。
【０１７１】
また、本実施形態のデータドライバによれば、階調生成アンプ４６２により階調電圧を生成できるため、図１の階調電圧生成回路４３０が生成する階調電圧の個数を削減できる。これにより階調電圧線の本数を削減できると共に、Ｄ／Ａ変換回路４５２の回路規模を削減できる。
【０１７２】
例えば階調データＤＧが８ビットであり、階調数が２８＝２５６階調である場合に、従来の手法では、階調電圧生成回路４３０は２５６個の階調電圧を生成する必要があり、Ｄ／Ａ変換回路４５２には、これらの２５６個の階調電圧の中から階調データＤＧに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路４３０やＤ／Ａ変換回路４５２の大規模化を招く。また階調電圧線の本数も２５６本になるため、配線領域の占有面積も大きくなる。
【０１７３】
この点、本実施形態のデータドライバによれば、階調生成アンプ４６２により階調電圧が生成されるため、階調電圧生成回路４３０は例えば１２８個の階調電圧を生成すればよく、Ｄ／Ａ変換回路４５２には、これらの１２８個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法に比べて回路規模の大幅な削減が可能になる。また階調電圧線の本数も１２８本にすることができ、配線領域の面積も大幅に削減できる。なお、実際には、階調生成アンプ４６２が第１、第２の階調電圧ＶＧ１、ＶＧ２を分割した電圧を生成するため、上記の場合に階調電圧線は１２８＋１＝１２９本必要になる。
【０１７４】
また、本実施形態のデータドライバによれば、例えば図１０で説明した階調電圧生成回路が正極ＲＧＢと負極ＲＧＢを時分割で出力する場合のように、階調電圧線をＲ用（赤）、Ｇ用（緑）、Ｂ用（青）に時分割に共用できるという利点もある。
【０１７５】
ここで、Ｒ用、Ｇ用、Ｂ用に、各々、６４本の階調電圧線が必要な場合には、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設ける手法では、６４×３＝１９２本の階調電圧線が必要になる。
【０１７６】
この点、本実施形態では、１本の階調電圧線をＲ用、Ｇ用、Ｂ用に時分割に使用しているため、６４本の階調電圧線で済むようになり、階調電圧線の配線領域を大幅に削減でき、集積回路装置の小面積化を図ることができる。
【０１７７】
なお、本発明のデータドライバは、サンプルホールド機能は持つが階調電圧を生成しないアンプで構成したデータ線駆動回路を用いてもよく、ボルテージフォロア型のアンプで構成したデータ線駆動回路を用い、各データ線駆動回路毎にＤ／Ａ変換回路を設けてもよい。
【０１７８】
９．電子機器
図１６（Ａ）、図１６（Ｂ）に本実施形態のドライバ４８０を含む電子機器や電気光学装置６００の構成例を示す。なお図１６（Ａ）、図１６（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１７９】
図１６（Ａ）、図１６（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、ドライバ４８０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１６（Ｂ）の画像処理コントローラ５００は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１８０】
図１６（Ａ）の場合には、ドライバ４８０としてメモリ内蔵のものを用いることができる。即ちこの場合にはドライバ４８０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１６（Ｂ）の場合には、ドライバ４８０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ５００の内蔵メモリに書き込まれる。そしてドライバ４８０は、画像処理コントローラ５００の制御の下で、電気光学パネル４００を駆動する。
【０１８１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１の入力端子、第２の入力端子、基準電圧、第１の電源電圧、第２の電源電圧等）と共に記載された用語（反転入力端子、非反転入力端子、階調電圧、ＶＧＭＨ、ＶＧＭＬ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また基準電圧生成回路（階調電圧生成回路）、選択回路、サンプルホールド部、データ線駆動回路、階調生成アンプ、駆動アンプ、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１８２】
【図１】本実施形態のドライバ、電気光学装置の構成例。
【図２】階調電圧生成回路の比較例。
【図３】本実施形態の階調電圧生成回路の構成例。
【図４】選択回路の構成例。
【図５】サンプルホールド部の第１の構成例。
【図６】本実施形態の動作を説明するための第１の信号波形例。
【図７】サンプルホールド部の第２の構成例。
【図８】本実施形態の動作を説明するための第２の信号波形例。
【図９】本実施形態の動作を説明するための第３の信号波形例。
【図１０】本実施形態の動作を説明するための第４の信号波形例。
【図１１】図１１（Ａ）、図１１（Ｂ）はフリップアラウンド型サンプルホールド回路の説明図。
【図１２】図１２（Ａ）、図１２（Ｂ）はフリップアラウンド型サンプルホールド回路の詳細な構成例。
【図１３】階調電圧生成回路の詳細な構成例。
【図１４】データドライバの第１の変形例。
【図１５】データドライバの第２の変形例。
【図１６】図１６（Ａ）、図１６（Ｂ）は電子機器の構成例。
【符号の説明】
【０１８３】
ＲＡ０〜ＲＡｎ 抵抗、ＶＡ１〜ＶＡｎ 第１〜第ｎの分割電圧、
ＶＧＭＨ、ＶＧＭＬ 第１、第２の電源電圧、ＶＨＬ、ＶＬＬ 第１、第２の電源線、
ＶＱＡ 選択回路の出力電圧、ＤＡ 選択信号、ＳＡ１〜ＳＡｎ スイッチ素子、
ＤＢ サンプリング指示信号、ＶＧＡ１〜ＶＧＡｍ 基準電圧、ＰＯＬ 出力指示信号、
ＣＣ サンプリング用キャパシタ、ＯＰＣ 演算増幅器、
ＳＳＤ サンプリング用スイッチ素子、ＳＦＤ 帰還用スイッチ素子、
ＳＡＤ フリップアラウンド用スイッチ素子、ＳＯＤ 出力用スイッチ素子、
ＴＢ１、ＴＢ２ 第１、第２の期間、ＴＦ１〜ＴＦ６ 第１〜第６の分割期間、
ＴＦ１１、ＴＦ４１ 極性反転期間、ＴＱ１〜ＴＱｍ 第１〜第ｍの出力期間、
１０ ラダー抵抗回路、１００ 選択回路、２００ サンプルホールド部、
２２０−１〜２２０−Ｎ サンプルホールド回路、
４００ 電気光学パネル、４１０ ホストデバイス、４２０ メモリ、
４２２ メモリセルアレイ、４２４ ローアドレスデコーダ、
４２６ カラムアドレスデコーダ、４２８ ライト／リード回路、
４３０ 階調電圧生成回路、４４０ ロジック回路、４４２ 制御回路、
４４４ 表示タイミング制御回路、４４６ ホストインターフェース回路、
４４８ ＲＧＢインターフェース回路、４５０ データドライバ、
４５２ Ｄ／Ａ変換回路、４６０−１〜４６０−Ｍ データ線駆動回路、
４６２−１〜４６２−Ｍ 階調生成アンプ、４６４−１〜４６４−Ｍ 駆動アンプ、
４７０ 走査ドライバ、４８０ ドライバ、４９０ 電源回路、
５００ 画像処理コントローラ、６００ 電気光学装置
【技術分野】
【０００１】
本発明は、基準電圧生成回路、ドライバ、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、携帯電話機やプロジェクターなどの電子機器に用いられる液晶パネル（広義には電気光学パネル）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
そして近年、携帯電話機やプロジェクターなどに用いられる液晶パネル画像表示には、映像が本来持っている色調表現を正確に再生できることが要求されている。
【０００４】
一般に、画像表示を行うための映像信号は、液晶パネルの表示特性に応じて階調補正が行われており、正確な色調表現を実現するためには、液晶パネルの表示特性に最適な階調補正（γ補正）を行うことが要求される。
【０００５】
この階調補正は、階調電圧生成回路（広義には、基準電圧生成回路）により行われる。階調電圧生成回路は、液晶パネルの表示特性に対応した階調電圧を生成する。このような階調電圧生成回路は、ラダー抵抗により構成することができ、ラダー抵抗を構成する各抵抗回路の両端の電圧が、階調データに対応した多値の階調電圧として出力される。
【０００６】
ところで、液晶パネルには様々な製品が存在し、製品ごとに異なる表示特性を持っている。また、同じ製品の液晶パネルであっても複数の表示特性を持っている。例えば、液晶の劣化を防止するために極性反転駆動が行われるが、正極期間での表示特性（γカーブ）と負極期間での表示特性（γカーブ）は同じではない。また、例えば、液晶パネルの表示が赤青緑の３原色からなる場合には、赤青緑の表示特性は異なっており、各色の正極期間での表示特性と負極期間での表示特性も同じではない。
【０００７】
このような多様な表示特性に対応した階調補正を実現するために、例えば特許文献１には、制御信号に基づいて抵抗値が可変制御される可変抵抗回路を含むラダー抵抗回路により、階調電圧を調節できる構成の階調電圧生成回路が開示されている。
【０００８】
しかし、特許文献１に開示された技術では、設計時にあらかじめ設定された範囲内でしか可変抵抗回路の抵抗値を変化させることができないため、階調電圧を調節できる範囲が限られてしまうという問題があった。
【特許文献１】特開２００３−２３３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の幾つかの態様によれば、多様な電気光学パネルの表示特性に対応する、汎用性の高い階調電圧を生成できる基準電圧生成回路、ドライバ、電気光学装置及び電子機器を提供できる。
【課題を解決するための手段】
【００１０】
本発明は、少なくとも１つの基準電圧を生成する基準電圧生成回路であって、第１の電源電圧が供給される第１の電源線と、第２の電源電圧が供給される第２の電源線との間に直列に接続された複数の抵抗を有し、前記複数の抵抗の各抵抗によって抵抗分割された第１〜第ｎ(ｎは自然数)の分割電圧を出力するラダー抵抗回路と、前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧のいずれかに対応する出力電圧を、選択信号に基づいて選択して出力する選択回路と、複数のサンプルホールド回路を有し、前記複数のサンプルホールド回路の各サンプルホールド回路が前記選択回路の前記出力電圧をサンプリングしてホールドするサンプルホールド部と、を含む基準電圧生成回路に関係する。
【００１１】
本発明では、ラダー抵抗回路は、第１の電源電圧と第２の電源電圧の間に直列に接続された複数の抵抗によって抵抗分割された第１〜第ｎの分割電圧を出力する。選択回路は、ラダー抵抗回路が出力する第１〜第ｎの分割電圧のいずれかに対応する出力電圧を選択信号に基づいて選択して出力する。そしてサンプルホールド部では、その複数のサンプルホールド回路の各サンプルホールド回路が選択回路の出力電圧をサンプリングしてホールドする。このようにすれば、複数のサンプルホールド回路のそれぞれが、ラダー抵抗回路が出力する第１〜第ｎの分割電圧のうちの任意の１つをサンプリングしてホールドするため、基準電圧を第１〜第ｎの分割電圧から自由な組み合わせと順序で選ぶことができ、汎用性の高い基準電圧を生成することができる。
【００１２】
また本発明では、前記選択回路は、出力ノードと第１〜第ｎの入力ノードとの間にそれぞれ設けられた第１〜第ｎのスイッチ素子を有し、前記第１〜第ｎの入力ノードには、それぞれ前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧が入力され、前記選択信号に基づいて、前記第１〜第ｎのスイッチ素子のうちのいずれかのスイッチ素子がオンし、他のスイッチ素子がオフすることで、前記選択回路の前記出力ノードに前記出力電圧が出力されてもよい。
【００１３】
このような選択回路によれば、第１〜第ｎのスイッチ素子のうちの選択されたスイッチ素子がオンし、他のスイッチ素子はオフすることで、ラダー抵抗回路が出力する第１〜第ｎの分割電圧のいずれかに対応する出力電圧を選択信号に基づいて選択して出力できるようになる。
【００１４】
また本発明では、前記選択回路は、前記選択信号に基づいて、第１〜第ｍ(ｍは自然数)の出力期間のうちの各出力期間において、前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧のいずれかに対応する出力電圧を選択して出力し、前記サンプルホールド部は、前記複数のサンプルホールド回路として第１〜第ｍのサンプルホールド回路を有し、前記少なくとも１つの基準電圧として第１〜第ｍの基準電圧からなるｍ個の基準電圧を出力し、前記第１〜第ｍのサンプルホールド回路のうちの第ｉ(ｉは、１≦ｉ≦ｍの整数)のサンプルホールド回路は、サンプリング指示信号に基づいて、前記第１〜第ｍの出力期間のうちの第ｉの出力期間において前記選択回路の前記出力電圧をサンプリングし、前記第１〜第ｍの基準電圧のうちの第ｉの基準電圧としてホールドして出力してもよい。
【００１５】
このように、選択回路は、選択信号に基づいて第１〜第ｍの各出力期間において、ラダー抵抗回路が出力する第１〜第ｎの分割電圧のいずれかを選択して出力する。また、サンプルホールド部の第ｉのサンプルホールド回路は、サンプリング指示信号に基づいて第ｉの出力期間において選択回路の出力電圧をサンプリングし、第ｉの基準電圧としてホールドして出力する。このようにすることで、ラダー抵抗回路が出力する第１〜第ｎの分割電圧から自由な組み合わせと順序で第１〜第ｍの基準電圧を選ぶことができるようになる。特に例えばｎ＞ｍの関係が成り立つ場合には、基準電圧の調整の自由度が、より一層高まる。
【００１６】
また本発明では、前記サンプルホールド部は、第１のサンプルホールド部と第２のサンプルホールド部を有し、前記第１のサンプルホールド部は、周期的に繰り返される第１の期間と第２の期間のうちの前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした電圧をホールドし、前記第２のサンプルホールド部は、前記第２の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間にサンプリングした電圧をホールドしてもよい。
【００１７】
このようなサンプルホールド部によれば、第１のサンプルホールド部は、第１の期間において選択回路の出力電圧をサンプリングし、第２の期間において第１の期間にサンプリングした電圧をホールドすることで１組目の基準電圧を生成する。また第２のサンプルホールド部は、第２の期間において選択回路の出力電圧をサンプリングし、第１の期間において第２の期間にサンプリングした電圧をホールドすることで、１組目の基準電圧と独立した組み合わせの２組目の基準電圧を生成する。このようにすれば、独立した２組の基準電圧を交互に生成することができる。
【００１８】
また本発明では、前記サンプルホールド部は、前記第１の期間において、出力指示信号に基づいて、前記第２のサンプルホールド部がホールドする電圧を選択して出力し、前記第２の期間において、前記出力指示信号に基づいて、前記第１のサンプルホールド部がホールドする電圧を選択して出力してもよい。
【００１９】
このように、第１の期間において、出力指示信号に基づいて第２のサンプルホールド部がホールドする電圧を選択して出力し、第２の期間において、出力指示信号に基づいて第１のサンプルホールド部がホールドする電圧を選択して出力することで、２組の基準電圧を交互に出力させることができる。
【００２０】
また本発明では、前記複数のサンプルホールド回路の各サンプルホールド回路は、フリップアラウンド型サンプルホールド回路でもよい。
【００２１】
このようなフリップアラウンド型サンプルホールド回路を用いれば、サンプルホールド回路に電圧のサンプルホールド機能を持たせることができる共に、いわゆるオフセットフリーを実現できるため、バラツキの少ない高精度の基準電圧を生成できる。
【００２２】
また本発明では、前記各サンプルホールド回路は、演算増幅器と、前記演算増幅器の第１の入力端子と前記各サンプルホールド回路の入力ノードとの間に設けられ、サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタとを含み、前記サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力してもよい。
【００２３】
このようにすれば、サンプリング期間において入力ノードへの入力電圧をサンプリング用キャパシタにサンプリングし、サンプリング用キャパシタのフリップアラウンド動作を行うことで、サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力できるようになる。
【００２４】
また本発明では、前記各サンプルホールド回路は、その第２の入力端子にアナログ基準電源電圧が設定される演算増幅器と、前記各サンプルホールド回路の前記入力ノードと前記演算増幅器の第１の入力端子との間に設けられたサンプリング用スイッチ素子及びサンプリング用キャパシタと、前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと前記演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子と、を含んでもよい。
【００２５】
このようにすれば、サンプリング用スイッチ素子や帰還用スイッチ素子を用いてサンプリング用キャパシタへの入力電圧のサンプリングを実現し、フリップアラウンド用スイッチ素子を用いて、サンプリング用キャパシタのフリップアラウンド動作を実現できる。
【００２６】
また本発明では、前記サンプリング期間においては、前記サンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記フリップアラウンド用スイッチ素子がオフになり、前記サンプリング用キャパシタには前記入力ノードの入力電圧に応じた電荷が蓄積され、ホールド期間においては、前記サンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記フリップアラウンド用スイッチ素子がオンになり、前記各サンプルホールド回路は、前記サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を出力してもよい。
【００２７】
このように、サンプリング期間においてサンプリング用スイッチ素子及び帰還用スイッチ素子がオンになることで、演算増幅器のイマジナリーショート機能を利用して、サンプリング用キャパシタに入力電圧に応じた電荷を蓄積できる。またホールド期間においてフリップアラウンド用スイッチ素子をオンにすることで、サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、各サンプルホールド回路の出力ノードに出力できる。
【００２８】
また本発明では、前記少なくとも１つの基準電圧は、電気光学装置の階調表現に使用するための階調電圧であって、前記第１のサンプルホールド部は、前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした前記選択回路の前記出力電圧を負極用階調電圧としてホールドして出力し、前記第２のサンプルホールド部は、前記第２の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間でサンプリングした前記選択回路の前記出力電圧を正極用階調電圧としてホールドして出力してもよい。
【００２９】
このようにすれば、電気光学装置の階調表現に使用される正極用階調電圧と負極用階調電圧を生成し、交互に出力することができる。また、正極用階調電圧と負極用階調電圧を、ラダー抵抗が出力する第１〜第ｎの分割電圧から自由な組み合わせと順序で選ぶとことができるため、汎用性の高い階調電圧を生成することができる。
【００３０】
また本発明では、前記少なくとも１つの基準電圧は、電気光学装置の階調表現に使用するための階調電圧であって、１回目の前記第１の期間と前記第２の期間はそれぞれ第１の分割期間と第２の分割期間であり、２回目の前記第1の期間と前記第２の期間はそれぞれ第３の分割期間と第４の分割期間であり、３回目の前記第1の期間と前記第２の期間はそれぞれ第５の分割期間と第６の分割期間であり、前記第１のサンプルホールド部は、前記第１の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の分割期間において、前記第１の分割期間でサンプリングした前記選択回路の前記出力電圧を第２の色成分の正極用階調電圧としてホールドして出力し、前記第３の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第４の分割期間において、前記第３の分割期間でサンプリングした前記選択回路の前記出力電圧を第１の色成分の負極用階調電圧としてホールドして出力し、前記第５の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第６の分割期間において、前記第５の分割期間でサンプリングした前記選択回路の前記出力電圧を第３の色成分の負極用階調電圧としてホールドして出力し、前記第２のサンプルホールド部は、前記第２の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第３の分割期間において、前記第２の分割期間でサンプリングした前記選択回路の前記出力電圧を第３の色成分の正極用階調電圧としてホールドして出力し、前記第４の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第５の分割期間において、前記第４の分割期間でサンプリングした前記選択回路の前記出力電圧を第２の色成分の負極用階調電圧としてホールドして出力し、前記第６の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の分割期間において、前記第６の分割期間でサンプリングした前記選択回路の前記出力電圧を第１の色成分の正極用階調電圧としてホールドして出力してもよい。
【００３１】
このようにすれば、電気光学装置において階調表現に使用される第１〜第３の色成分の正極用階調電圧と第１〜第３の色成分の負極用階調電圧を生成し、周期的に出力することができる。また、各階調電圧を、ラダー抵抗が出力する第１〜第ｎの分割電圧から自由な組み合わせと順序で選ぶとことができるため、汎用性の高い階調電圧を生成することができる。
【００３２】
また本発明は、前記第１の分割期間の前半期間及び、前記第４の分割期間の前半期間が、前記電気光学装置が有する電気光学パネルの対向電極に供給される対向電圧の極性反転期間に設定されてもよい。
【００３３】
このようにすれば、極性反転後の第１及び第４の分割期間の前半期間を、電気光学パネルの対向電極に供給される対向電圧の安定化期間として利用できる。
【００３４】
また本発明は、上記のいずれかに記載の基準電圧生成回路を含むドライバに関係する。
【００３５】
また本発明は、上記に記載のドライバを含む電気光学装置に関係する。
【００３６】
また本発明は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３８】
１．ドライバ、電気光学装置
図１に本実施形態の基準電圧生成回路（階調電圧生成回路、γ補正回路）を含むドライバ４８０（集積回路装置）及びこのドライバ４８０を含む電気光学装置６００の構成例を示す。なお本実施形態のドライバ４８０及び電気光学装置６００は図１の構成に限定されず、その構成要素の一部（例えば走査ドライバ、メモリ等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３９】
また以下では、本発明の基準電圧生成回路をドライバ４８０の階調電圧生成回路４３０に適用した例について説明する。ただし、本発明の基準電圧生成回路は、階調電圧生成回路４３０以外にも、複数の組み合わせの基準電圧を切り替える回路や、基準電圧を時分割に出力する回路にも適用可能である。例えば、ドライバ４８０の電源回路４９０に適用することもできる。
【００４０】
電気光学パネル４００（電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子、ＥＬ素子）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル４００（狭義には表示パネル）は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。
【００４１】
ドライバ４８０（集積回路装置）は、電気光学パネルのデータ線に供給するデータ信号（電圧信号、電流信号）と走査線に供給する走査信号を生成する。
【００４２】
メモリ４２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ４２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ４２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ４２２のワード線の選択処理を行う。カラムアドレスデコーダ４２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ４２２のビット線の選択処理を行う。ライト／リード回路４２８（ＭＰＵライト／リード回路）はメモリセルアレイ４２２への画像データのライト処理や、メモリセルアレイ４２２からの画像データのリード処理を行う。
【００４３】
ロジック回路４４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。
【００４４】
制御回路４４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路４３０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路４９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ４２４、カラムアドレスデコーダ４２６、ライト／リード回路４２８を用いたメモリへのライト／リード処理を制御する。
【００４５】
表示タイミング制御回路４４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ４２０から電気光学パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４４６は、ホストからのアクセス毎に内部パルスを発生してメモリ４２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４４８は、ドットクロックにより動画のＲＧＢデータをメモリ４２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４４６、ＲＧＢインターフェース回路４４８のいずれか一方のみを設ける構成としてもよい。
【００４６】
データドライバ４５０は、電気光学パネル４００（電気光学装置）のデータ線を駆動するためのデータ信号（電圧、電流）を生成する回路である。具体的にはデータドライバ４５０は、メモリ４２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路４３０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線に出力する。
【００４７】
走査ドライバ４７０は電気光学パネル４００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として電気光学パネルの各走査線に出力する。なお走査ドライバ４７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
【００４８】
電源回路４９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ４５０、走査ドライバ４７０、階調電圧生成回路４３０などに供給する。
【００４９】
階調電圧生成回路４３０は階調電圧を生成してデータドライバ４５０に供給する回路である。具体的には階調電圧生成回路４３０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。
【００５０】
２．階調電圧生成回路
次に本発明の基準電圧生成回路が適用される階調電圧生成回路４３０の具体例について説明する。この階調電圧生成回路４３０は、電気光学装置６００の階調表現に使用するための階調電圧を生成するための回路である。この場合には、本発明の基準電圧生成回路は、少なくとも１つの基準電圧として複数の階調電圧を生成する。ただし、本発明の基準電圧生成回路は少なくとも１つの基準電圧を生成するものであればよく、例えば１つの基準電圧を生成するものであってもよい。
【００５１】
まず、本実施形態の比較例の階調電圧生成回路について図２を用いて説明する。この比較例の階調電圧生成回路は、複数の可変抵抗回路Ｒ０〜Ｒｓ＋１（ｓは０以上の整数）を含むラダー抵抗回路５０により構成される。可変抵抗回路Ｒ０〜Ｒｓ＋１は、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間に直列に接続されており、これらの電源電圧の間を抵抗分割して階調電圧Ｖ０〜Ｖｓを出力する。これにより、表示特性に合わせた階調電圧Ｖ０〜Ｖｓを生成することができる。
【００５２】
しかしながら、この比較例の階調電圧生成回路には、可変抵抗回路Ｒ０〜Ｒｓ＋１があらかじめ決められた範囲内でしか抵抗値を設定できないために、階調電圧を調整できる範囲が狭いという課題があった。
【００５３】
図３に、以上の課題を解決できる本実施形態の階調電圧生成回路（基準電圧生成回路、γ補正回路）の構成例を示す。この階調電圧生成回路は、ラダー抵抗回路１０、選択回路１００、サンプルホールド部２００を含む。なおこれらの一部の構成要素（例えば選択回路）を省略したり、他の構成要素を追加するなどの変形実施も可能である。
【００５４】
ラダー抵抗回路１０は、複数の抵抗ＲＡ０〜ＲＡｎ(ｎは２以上の整数)を含む。抵抗ＲＡ０〜ＲＡｎは、第１の電源線である電源線ＶＨＬと第２の電源線である電源線ＶＬＬの間に直列に接続される。電源線ＶＨＬには、第１の電源電圧である高電圧側の電源電圧ＶＧＭＨが供給され、電源線ＶＬＬには、第２の電源電圧である低電圧側の電源電圧ＶＧＭＬが供給される。なお、電源線ＶＨＬに低電圧側の電源電圧が供給され、電源線ＶＬＬに高電圧側の電源電圧が供給されてもよい。また、抵抗ＲＡ０〜ＲＡｎは例えばポリ抵抗などで構成することができる。
【００５５】
抵抗ＲＡ０〜ＲＡｎは、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間の電圧を抵抗分割する。抵抗分割された電圧は、第１〜第ｎの分割電圧ＶＡ１〜ＶＡｎとして出力される。
【００５６】
例えば抵抗ＲＡ０と抵抗ＲＡ１の間のノードをノードＮＡ１とし、抵抗ＲＡ１と抵抗ＲＡ２の間のノードをノードＮＡ２とし、抵抗ＲＡｊ−１と抵抗ＲＡｊの間のノードをノードＮＡｊとする（ｊは１≦ｊ≦ｎの整数）。そうすると、ノードＮＡ１に分割電圧ＶＡ１が出力され、ノードＮＡ２に分割電圧ＶＡ２が出力され、ノードＮＡｊに分割電圧ＶＡｊが出力される。
【００５７】
選択回路１００は、ラダー抵抗回路１０が出力する分割電圧ＶＡ１〜ＶＡｎを受けて、出力電圧ＶＱＡを出力する。選択信号ＤＡに基づいて、分割電圧ＶＡ１〜ＶＡｎのいずれかが選択され、出力電圧ＶＱＡとして出力される。
【００５８】
具体的には、ノードＮＡ１〜ＮＡｎから分割電圧ＶＡ１〜ＶＡｎが入力され、図示しない制御回路から選択信号ＤＡを受けて分割電圧ＶＡ１〜ＶＡｎのいずれかを選択し、対応する出力電圧ＶＱＡをノードＮＱＡに出力する。
【００５９】
サンプルホールド部２００は、複数のサンプルホールド回路２４０−１〜２４０−Ｎを有する。サンプルホールド回路２４０−１〜２４０−Ｎは、各サンプルホールド回路が選択回路１００の出力電圧ＶＱＡをサンプリングしてホールドし、階調電圧（広義には基準電圧）を生成する。
【００６０】
具体的には、サンプルホールド回路２４０−１〜２４０−Ｎは、各サンプルホールド回路が独立して出力電圧ＶＱＡをサンプルホールドする。例えば出力電圧ＶＱＡは、ラダー抵抗回路１０の分割電圧ＶＡ１〜ＶＡｎのいずれかであり、各サンプルホールド回路は、ホールドした出力電圧ＶＱＡに対応する電圧を階調電圧として出力する。
【００６１】
例えば、サンプルホールド回路２４０−１〜２４０−Ｎのいずれか１つが分割電圧ＶＡ１〜ＶＡｎのいずれか１つをサンプリングし、サンプルホールド回路２４０−１〜２４０−Ｎの他の１つが分割電圧ＶＡ１〜ＶＡｎの他の１つをサンプリングすることができる。そして、各サンプルホールド回路が、それぞれ異なる電圧の階調電圧を出力する。
【００６２】
ここで、サンプルホールド回路２４０−１〜２４０−Ｎは、図３に示すサンプリング指示信号ＤＢを受けてサンプルホールドすることもできる。例えば、サンプリング指示信号ＤＢがサンプルホールド回路２４０−１のサンプリングを指示する信号である場合には、サンプルホールド回路２４０−１が選択回路１００の出力電圧ＶＱＡをサンプリングする。
【００６３】
なお、サンプルホールド回路２４０−１〜２４０−Ｎは、そのうちの複数のサンプルホールド回路が、出力電圧ＶＱＡとして選択された同じ分割電圧をサンプルホールドし、同じ電圧の階調電圧を出力してもよい。また、サンプルホールド回路２４０−１〜２４０−Ｎは、時分割で出力電圧ＶＱＡをサンプルホールドし、階調電圧を出力してもよい。
【００６４】
例えば、図２に示す本実施形態の比較例の階調電圧生成回路は、可変抵抗より構成されるラダー抵抗を用いて階調電圧を出力するために、その階調電圧の調整範囲が可変抵抗の調整範囲によって制限されてしまうという問題があった。
【００６５】
この点、図３に示す本実施形態の階調電圧生成回路によれば、ラダー抵抗回路１０の分割電圧ＶＡ１〜ＶＡｎから任意の組み合わせと順序で階調電圧を生成することができるため、階調電圧を広い範囲で調整することができる。すなわち、電気光学パネル４００に様々な製品が使用されたとしても、製品ごとに最適な階調電圧を生成することができる。例えば、ラダー抵抗回路が、電源電圧をｎ＝２５６個に抵抗分割して出力し、その中から電気光学パネルの階調特性に合ったＮ＝６４個の階調電圧を選び出すように構成することで、汎用性の高い階調電圧生成回路を実現することができる。
【００６６】
３．選択回路
図４に選択回路１００の具体例を示す。この選択回路１００は、第１〜第ｎのスイッチ素子ＳＡ１〜ＳＡｎを有する。第１〜第ｎのスイッチ素子ＳＡ１〜ＳＡｎは、出力ノードＮＱＡと第１〜第ｎの入力ノードＮＡ１〜ＮＡｎの間にそれぞれ設けられる。
【００６７】
具体的には、スイッチ素子ＳＡ１の一端が入力ノードＮＡ１に接続され、他の一端が出力ノードＮＱＡに接続される。また、スイッチ素子ＳＡ２の一端が入力ノードＮＡ２に接続され、他の一端が出力ノードＮＱＡに接続される。同様に、スイッチ素子ＳＡｊ（ｊは１≦ｊ≦ｎの整数）の一端が入力ノードＮＡｊに接続され、他の一端が出力ノードＮＱＡに接続される。
【００６８】
また、入力ノードＮＡ１〜ＮＡｎにはそれぞれ、図３のラダー抵抗回路１０からの分割電圧ＶＡ１〜ＶＡｎが入力される。
【００６９】
そして、選択回路１００は、図示しない制御回路（スイッチ信号生成回路）から例えば複数ビットの選択信号ＤＡ［０：ｑ］（ｑは、１以上の整数）を受け、スイッチ素子ＳＡ１〜ＳＡｎのうちのいずれかのスイッチ素子がオンし、他のスイッチ素子がオフする。これにより、選択回路１００の出力ノードＮＱＡに出力電圧ＶＱＡが出力される。
【００７０】
具体的には、選択信号ＤＡ［０：ｑ］によってスイッチ素子ＳＡ１が選択される場合には、スイッチ素子ＳＡ１がオンし、スイッチ素子ＳＡ２〜ＳＡｎがオフすることで、分割電圧ＶＡ１が出力電圧ＶＱＡとして出力される。また、選択信号ＤＡ［０：ｑ］によってスイッチ素子ＳＡ２が選択される場合には、スイッチ素子ＳＡ２がオンし、スイッチ素子ＳＡ１とスイッチ素子ＳＡ３〜ＳＡｎがオフすることで、分割電圧ＶＡ２が出力電圧ＶＱＡとして出力される。同様に、選択信号ＤＡ［０：ｑ］によってスイッチ素子ＳＡｊが選択される場合には、スイッチ素子ＳＡｊがオンし、スイッチ素子ＳＡ１〜ＳＡｊ−１とスイッチ素子ＳＡｊ＋１〜ＳＡｎがオフすることで、分割電圧ＶＡｊが出力電圧ＶＱＡとして出力される。
【００７１】
ここで、選択回路１００は、分割電圧ＶＡ１〜ＶＡｎから選択された出力電圧ＶＱＡを時分割に出力してもよい。例えば、第１〜第ｍ(ｍは自然数)の出力期間のうちの各出力期間において、分割電圧ＶＡ１〜ＶＡｎのいずれかに対応する出力電圧ＶＱＡを選択して出力してもよい。また、スイッチ素子ＳＡ１〜ＳＡｎは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。
【００７２】
図４の構成によれば、ラダー抵抗回路１０の出力する分割電圧ＶＡ１〜ＶＡｎのいずれかを任意に選択する選択回路を実現できる。
【００７３】
４．サンプルホールド部
図５及び図７にサンプルホールド部２００の第１、第２の構成例を示す。図５のサンプルホールド部は、ラダー抵抗回路１０が出力するｎ個の分割電圧から任意のｍ個の階調電圧をサンプルホールドして出力できる。しかし、図５の第１の構成例には課題もある。それは、サンプリング期間中に階調電圧を出力できないことである。そこで、図７の第２の構成例では、２つのサンプルホールド部にサンプルホールドと出力を交互に行わせることによって、この課題を解決している。
【００７４】
ここで、図５及び図７のサンプルホールド部２００は、例えば、ｎ個の分割電圧からｎ個よりも少ないｍ個（図７ではｐ個）の階調電圧をサンプルホールドして出力することができる。具体的には、例えば、２５６個の分割電圧から６４個の階調電圧をサンプルホールドして出力することができる。この場合、２５６個の分割電圧の間隔は６４個の階調電圧に必要な間隔よりも十分小さいため、液晶パネルの表示特性に近い階調電圧を、高精度且つ容易に選択することができる。
【００７５】
ただし、ｎ個の分割電圧がｍ個（ｐ個）の階調電圧よりも個数が少なくてもよく、ｎ個の分割電圧がｍ個（ｐ個）の階調電圧と同数であってもよい。
【００７６】
４．１．第１の構成例
まず最初に、図５の第１の構成例について説明する。図５にはサンプルホールド部２００の構成例のみ示しているが、このサンプルホールド部２００は図１の選択回路１００からの出力電圧ＶＱＡをサンプリングする。まず、第１の構成例における選択回路１００の動作について説明する。
【００７７】
図３の選択回路１００は、選択信号ＤＡ［０：ｑ］を受けて、第１〜第ｍ(ｍは自然数)の出力期間のうちの各出力期間において、出力電圧ＶＱＡを出力する。出力電圧ＶＱＡは、各出力期間において、ラダー抵抗回路１０が出力する第１〜第ｎの分割電圧ＶＡ１〜ＶＡｎのいずれかに対応する。そして、出力される出力電圧ＶＱＡは、第１〜第ｍの出力期間のうちの各出力期間で異なる電圧を出力することができる。
【００７８】
なお、この選択回路１００は、第１〜第ｍの出力期間のうちの一部の出力期間または全出力期間で同一の分割電圧を選択して出力電圧ＶＱＡとして出力してもよい。
【００７９】
そして、図５に示すように、サンプルホールド部２００は第１〜第ｍのサンプルホールド回路ＳＨＡ１〜ＳＨＡｍを有する。これらのサンプルホールド回路ＳＨＡ１〜ＳＨＡｍは、少なくとも１つの階調電圧としてｍ個の階調電圧を出力する。ｍ個の階調電圧は、第１〜第ｍの階調電圧ＶＧＡ１〜ＶＧＡｍからなる。ここで、第ｉ(ｉは、１≦ｉ≦ｍの整数)のサンプルホールド回路ＳＨＡｉは、第ｉの出力期間において選択回路１００の出力電圧ＶＱＡをサンプリングする。サンプリングは、図示しない制御回路等からの例えば複数ビットのサンプリング指示信号ＤＢ［０：ｒ］（ｒは、１以上の整数）に基づいて行われる。サンプリングされた出力電圧ＶＱＡはホールドされ、第ｉの階調電圧ＶＧＡｉとして出力される。
【００８０】
具体的には、選択回路１００の出力電圧ＶＱＡは、出力ノードＮＱＡに出力され、サンプルホールド回路ＳＨＡ１〜ＳＡＨｍに入力される。サンプルホールド回路ＳＨＡ１〜ＳＡＨｍは、ノードＮＧＡ１〜ＮＧＡｍに階調電圧ＶＧＡ１〜ＶＧＡｍを出力する。また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｍには、サンプリング指示信号ＤＢ［０：ｒ］が入力される。
【００８１】
次に、図６を用いて、第１〜第ｍの出力期間が周期的に繰り返す場合の動作例について説明する。
【００８２】
図６のＡ１に示すように、第１の出力期間ＴＱ１において、選択信号ＤＡ［０：ｑ］は、分割電圧ＶＡ１の選択を選択回路１００に指示する。これにより、選択回路１００はラダー抵抗１０が出力する分割電圧ＶＡ１〜ＶＡｎの中から分割電圧ＶＡ１を選択し、Ａ２に示すように出力電圧ＶＱＡとして分割電圧ＶＡ１を出力する。
【００８３】
そして、図６のＡ３に示すように、第１の出力期間ＴＱ１において、サンプリング指示信号ＤＢ［０：ｒ］は、サンプルホールド回路ＳＨＡ１に対してサンプリングを行うことを指示する。これにより、図６のＡ４に示すように、サンプルホールド回路ＳＨＡ１は、選択回路１００が出力する分割電圧ＶＡ１をサンプリングする。サンプリングは、出力期間ＴＱ１に対応するサンプリング期間ＴＳＡ１において行われる。そして、図６のＡ５に示すように、出力期間ＴＱ２〜ＴＱｍに対応するホールド期間ＴＨＡ１においては、サンプルホールド回路ＳＨＡ１は、出力期間ＴＱ１でサンプリングした分割電圧ＶＡ１をホールドし、階調電圧ＶＧＡ１として出力する。
【００８４】
また、第２の出力期間ＴＱ２においては、選択回路１００は、図６のＡ６に示す選択信号ＤＡ［０：ｑ］に従って分割電圧ＶＡ３を選択し、図６のＡ７に示すように出力電圧ＶＱＡとして分割電圧ＶＡ３を出力する。そして、サンプルホールド回路ＳＨＡ２は、図６のＡ８に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、図６のＡ９に示すように出力期間ＴＱ２に対応するサンプリング期間ＴＳＡ２において分割電圧ＶＡ３をサンプリングする。そして、図６のＡ１０に示すように、出力期間ＴＱ３〜ＴＱｍ及び次回の出力期間ＴＱ１に対応するホールド期間ＴＨＡ２においては、サンプルホールド回路ＳＨＡ１は、出力期間ＴＱ１でサンプリングした分割電圧ＶＡ１をホールドし、階調電圧ＶＧＡ２として出力する。
【００８５】
以降一般には、第ｉの出力期間ＴＱｉにおいて、選択回路１００は、Ａ１１に示す選択信号ＤＡ［０：ｑ］に従って分割電圧ＶＡｈを選択し、Ａ１２に示すように出力電圧ＶＱＡとして分割電圧ＶＡｈを出力する。そして、サンプルホールド回路ＳＨＡｉは、Ａ１３に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、Ａ１４に示すように出力期間ＴＱｉに対応するサンプリング期間ＴＳＡｉにおいて分割電圧ＶＡｈをサンプリングする。Ａ１５に示すように、出力期間ＴＱｉ＋１〜ＴＱｍ及び次回の出力期間ＴＱ１〜ＴＱｉ−１に対応するホールド期間ＴＨＡｉにおいては、サンプルホールド回路ＳＨＡｉは、出力期間ＴＱｉでサンプリングした分割電圧ＶＡｈをホールドし、階調電圧ＶＧＡｉとして出力する。
【００８６】
図５のサンプルホールド部２００は、同様の動作を図６のＡ１６に示す出力期間ＴＱｍまで繰り返し、出力期間ＴＱ１〜ＴＱｍにおける１回分の動作を完了する。これにより、このサンプルホールド部２００は、ｍ個の階調電圧ＶＧＡ１〜ＶＧＡｍを生成して出力する。図６では、出力期間ＴＱ１〜ＴＱｍを周期的に繰り返し、図５のサンプルホールド部２００は、階調電圧ＶＧＡ１〜ＶＧＡｍを周期的に生成して出力する。
【００８７】
なお、このサンプルホールド部２００が周期的に生成する階調電圧ＶＧＡ１〜ＶＧＡｍは、周期ごとに異なってもよく、毎周期同じでもよい。また例えば、複数の階調電圧のセットを周期的に生成することもできる。また、階調電圧ＶＧＡ１〜ＶＧＡｍは、それぞれが異なる電圧であってもよく、一部または全部が同一の電圧であってもよい。
【００８８】
また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｍは、それぞれのホールド期間ＴＨＡ１〜ＴＨＡｍにおいて、ホールドしている電圧を階調電圧として期間の全部で出力してもよいし、期間の一部でのみ出力してもよい。また、サンプルホールド回路ＳＨＡ１〜ＳＨＡｍの出力全てを階調電圧として利用してもよく、一部を階調電圧として利用してもよい。例えば、一部をデータドライバ４５０の階調電圧として出力し、他の一部を電源回路４９０の出力に代えて利用してもよい。
【００８９】
このように、図５の第１の構成例によれば、ラダー抵抗回路１０が出力するｎ個の分割電圧から任意のｍ個の階調電圧をサンプルホールドするサンプルホールド部２００を実現できる。また、第１の構成例によれば、階調電圧を広い範囲で調整することができるため、様々な液晶パネルの表示特性に対応できる汎用性の高い階調電圧生成回路を提供することができる。
【００９０】
しかしながら、この第１の構成例では、階調電圧のサンプルホールドと出力を１組のサンプルホールド部２００によって行っているために、サンプルホールド回路ＳＨＡ１〜ＳＨＡｍがサンプリングしている間は階調電圧を出力できないという課題がある。
【００９１】
例えば、本実施形態の階調電圧生成回路が１水平期間ごとに６４階調の階調電圧を図１のデータドライバ４５０に供給している（例えば正極階調電圧と負極階調電圧）とする。そうすると、１水平期間において、階調電圧生成回路が６４回のサンプリング動作を行うことになり、その６４回のサンプリング動作に要する期間の分だけ、データドライバ４５０が階調電圧を利用できる期間が短くなるという課題がある。
【００９２】
そこで、図７に示す第２の構成例では、２つのサンプルホールド部を設け、一方のサンプルホールド部がサンプリングしている期間は、他方に階調電圧を出力させることによって、この課題を解決している。
【００９３】
４．２．第２の構成例
以下では、図７に示すサンプルホールド部の第２の構成例について説明する。このサンプルホールド部２００は、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２を有する。そして、第１の期間と第２の期間があり、周期的に繰り返される。この第１のサンプルホールド部２２０−１は、第１の期間において選択回路１００の出力電圧ＶＧＡをサンプリングする。そして、続く第２の期間において、第１の期間にサンプリングした電圧をホールドする。第２のサンプルホールド部２２０−２は、第２の期間において選択回路１００の出力電圧ＶＧＡをサンプリングする。そして、続く第１の期間において、第１の期間にサンプリングした電圧をホールドする。
【００９４】
そして、図７のサンプルホールド部２００は、図示しない制御回路等からの出力指示信号ＰＯＬを受けて、階調電圧ＶＧＢ１〜ＶＧＢｐを出力する。このとき、第１の期間においては、第２のサンプルホールド部がホールドする電圧を選択して出力し、第２の期間においては、第１のサンプルホールド部がホールドする電圧を選択して出力する。
【００９５】
具体的には、第１のサンプルホールド部２２０−１は、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐを有し、第２のサンプルホールド部２２０−２は、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐを有する。サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐとＳＨＢ２１〜ＳＨＢ２ｐには、選択回路１００の出力電圧ＶＱＡが入力される。また、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐとＳＨＢ２１〜ＳＨＢ２ｐは、ノードＮＧＢ１〜ＮＧＢｐに階調電圧ＶＧＢ１〜ＶＧＢｐを出力する。
【００９６】
そして、第１の期間においては、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐがサンプリング指示信号ＤＢ［０：ｒ］を受けて選択回路１００の出力ＶＱＡをサンプリングし、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐが第２の期間においてサンプリングした電圧をホールドする。また、第２の期間においては、サンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐがサンプリング指示信号ＤＢ［０：ｒ］を受けて選択回路１００の出力ＶＱＡをサンプリングし、サンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐが第１の期間においてサンプリングした電圧をホールドする。そして、出力指示信号ＰＯＬは、ホールドを行っている方のサンプルホールド部を選択して、そのホールドしている電圧を階調電圧ＶＧＢ１〜ＶＧＢｐとして出力させる。
【００９７】
以上に説明したように、２つのサンプルホールド部を設けることによって、一方のサンプルホールド部にｐ個の階調電圧を生成させ、その間は他方のサンプルホールド部に他のｐ個の階調電圧を出力させておくことができる。例えば、２組のｐ個の階調電圧を交互に生成して出力することもできるし、３組以上の複数組のｐ個の階調電圧を周期的に生成して出力することもできる。
【００９８】
次に、図８を用いて本実施形態の動作を具体的に説明する。図８のＢ１に示すように、第１のサンプルホールド部２２０−１は、第１の期間ＴＢ１に対応するサンプリング期間ＴＳＢ１において、選択回路１００の出力電圧ＶＧＡをサンプリングする。このサンプリングは、サンプリング指示信号ＤＢ［０：ｒ］に基づいて行われる。そして、図８のＢ２に示すように、第２の期間ＴＢ２に対応するホールド期間ＴＨＢ１において、図８のＢ１に示すサンプリング期間ＴＳＢ１でサンプリングした電圧をホールドしている。ここで、図８のＢ３に示すように、出力指示信号ＰＯＬは第２の信号レベルＰＢ２である。これにより、図８のＢ４に示すように、第１のサンプルホールド部２２０−１がホールドしている電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【００９９】
続いて、図８のＢ５に示すように、第２のサンプルホールド部２２０−２は、第２の期間ＴＢ２に対応するサンプリング期間ＴＳＢ２において、選択回路１００の出力電圧ＶＧＡをサンプリングする。このサンプリングは、サンプリング指示信号ＤＢ［０：ｒ］に基づいて行われる。そして、図８のＢ６に示すように、第２の期間ＴＢ１に対応するホールド期間ＴＨＢ２において、図８のＢ５に示すサンプリング期間ＴＳＢ２でサンプリングした電圧をホールドしている。ここで、図８のＢ７に示すように、出力指示信号ＰＯＬは第１の信号レベルＰＢ１である。これにより、図８のＢ８に示すように、第２のサンプルホールド部２２０−２がホールドしている電圧が階調電圧ＶＧＢ１〜ＶＧＢｐとして出力される。
【０１００】
このとき、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２は、それぞれのサンプリング期間ＴＳＢ１とＴＳＢ２において、図５のサンプルホールド部２００と同様なサンプルホールド動作を行う。ここでは、第１のサンプルホールド部２２０−１のサンプリング期間ＴＳＢ１におけるサンプルホールド動作を例にとって説明する。
【０１０１】
図８のＢ９に示すように、第１の出力期間ＴＱＢ１において、選択回路１００は、選択信号ＤＡ［０：ｑ］に従って例えば分割電圧ＶＡ１を選択し、出力電圧ＶＱＡとして分割電圧ＶＡ１を出力する。そして、サンプルホールド回路ＳＨＢ１１は、図８のＢ１０に示すサンプリング指示信号ＤＢ［０：ｒ］に従って、分割電圧ＶＡ１をサンプリングする。出力期間ＴＱＢ２〜ＴＱＢｍにおいては、サンプルホールド回路ＳＨＢ１１は、出力期間ＴＱＢ１でサンプリングした分割電圧ＶＡ１をホールドする。出力期間ＴＱＢ２〜ＴＱＢｐにおいても同様にサンプルホールド回路ＳＨＢ１２〜ＳＨＢ１ｐがサンプルホールド動作を行い、ｐ個の階調電圧を生成することができる。
【０１０２】
このように、図７の第２の構成例によれば、複数の組の階調電圧を繰り返し出力できる。また、２つのサンプルホールド部のうち一方のサンプルホールド部が階調電圧を出力している間に、他方のサンプルホールド部が階調電圧をサンプリングすることができる。これにより、２つのサンプルホールド部が交互に階調電圧を出力するため、図５の第１の構成例ではサンプリング期間に階調電圧を出力できなかったという課題を解決している。
【０１０３】
５．正負独立及びＲＧＢ正負独立の階調電圧
ところで、代表的な電気光学パネル４００である液晶パネルでは、極性反転における正極性と負極性で表示特性が異なっているため、この表示特性を正確に階調補正するためには、各極性の表示特性に適した階調電圧が必要である。このような場合に本実施形態の階調電圧生成回路を適用すれば、複数の組の階調電圧として各極性の表示特性に適した階調電圧を出力させることができる。そこで以下では、図９、図１０を用いて、本実施形態の階調電圧生成回路の具体的な適用例として、１水平期間ごとに極性反転を行う電気光学装置６００に適用した場合の動作について説明する。
【０１０４】
５．１．正負独立の階調電圧
最初に、図９に示す動作例について説明する。図９に示すのは、複数の組の階調電圧として正極用階調電圧と負極用階調電圧を１水平期間ごとに交互に出力する場合である。この動作例では、図８のＢ４に示す第２のサンプルホールド部の出力に対応して正極用階調電圧が出力され、図８のＢ８に示す第１のサンプルホールド部の出力に対応して負極用階調電圧が出力される。
【０１０５】
具体的には、図９の第１の期間ＴＥ１、第２の期間ＴＥ２は、図８のＴＢ１、ＴＢ２に対応し、それぞれが電気光学装置６００の１水平期間に相当する。また、図９のＴＱＥ１〜ＴＱＥ６４は、図８のＴＱＢ１〜ＴＱＢｐに対応し、図９のＶＧＥ１〜ＶＧＥ６４は、図８のＶＧＢ１〜ＶＧＢｐに対応する。また、図９のＰＥ１、ＰＥ２は、図８のＰＢ１、ＰＢ２に対応し、図９のＴＳＥ１、ＴＳＥ２、ＴＨＥ１、ＴＨＥ２は、図８のＴＳＢ１、ＴＳＢ２、ＴＨＢ１、ＴＨＢ２に対応する。
【０１０６】
そして、図９のＥ１に示すように、第１の期間ＴＥ１において、第１のサンプルホールド部２２０−１は選択回路１００の出力電圧ＶＱＡをサンプリングする。次に、図９のＥ２に示すように、続く第２の期間ＴＥ２において、第１の期間ＴＥ１にサンプリングした選択回路１００の出力電圧ＶＱＡをホールドし、図９のＥ３に示すように、負極用階調電圧として出力する。そして、図９のＥ４に示すように、第２の期間ＴＥ２において、第２のサンプルホールド部２２０−２は選択回路１００の出力電圧ＶＱＡをサンプリングする。次に、図９のＥ５に示すように、続く第１の期間ＴＥ１において、第２の期間ＴＥ２でサンプリングした選択回路１００の出力電圧ＶＱＡをホールドし、図９のＥ６に示すように、正極用階調電圧として出力する。
【０１０７】
このように、本実施形態の階調電圧生成回路によれば、正極用階調電圧と負極用階調電圧を１水平期間ごとに交互に出力することができる。
【０１０８】
５．２．ＲＧＢ正負独立の階調電圧生成回路
しかし、近年では、例えばプロジェクターや携帯電話の画像表示には、優れた色調表現が求められており、正負のみ独立した階調補正では十分でない場合がある。そのため、より精度の高い階調補正を実現するために、その画像表示の色成分ごとに独立した階調補正を行うことが必要とされている。そこで、図１０を用いて、このような階調補正に本実施形態の階調電圧生成回路を適用した例として、ＲＧＢ独立かつ正負独立の階調補正を行う電気光学装置６００に適用した場合の動作例について説明する。
【０１０９】
この動作例では、１水平期間に正極Ｒ（第１の色成分の正極用階調電圧）、正極Ｇ（第２の色成分の正極用階調電圧）、正極Ｂ（第３の色成分の正極用階調電圧）を出力する。そして、次の１水平期間に負極Ｒ（第１の色成分の負極用階調電圧）、負極Ｇ（第２の色成分の負極用階調電圧）、負極Ｂ（第３の色成分の負極用階調電圧）を出力する。そして、これらの水平期間を交互に繰り返す。
【０１１０】
具体的には、図１０の第１の分割期間ＴＦ１と第２の分割期間ＴＦ２は、１回目の第１の期間と第２の期間であり、第３の分割期間ＴＦ３と第４の分割期間ＴＦ４は、２回目の第１の期間と第２の期間であり、第５の分割期間ＴＦ５と第６の分割期間ＴＦ６は、３回目の第１の期間と第２の期間である。これら第１の期間と第２の期間は、図８の期間ＴＢ１と期間ＴＢ２に対応する。また、図１０のＰＦ１、ＰＦ２は、図８のＰＢ１、ＰＢ２に対応する。また、図１０の正極Ｒ、正極Ｂ、負極Ｇは、図８の第２のサンプルホールド部の出力に対応し、図１０の正極Ｇ、負極Ｒ、負極Ｂは、図８の第１のサンプルホールド部の出力に対応する。
【０１１１】
そして、図１０のＦ１に示すように、第１のサンプルホールド部２２０−１は、分割期間ＴＦ１において、選択回路１００の出力電圧ＶＱＡをサンプリングする。次に、図１０のＦ２に示すように、続く分割期間ＴＦ２において、分割期間ＴＦ１でサンプリングした選択回路１００の出力電圧ＶＱＡをホールドし、図１０のＦ３に示すように、正極Ｇとして出力する。そして、図１０のＦ４に示すように、第２のサンプルホールド部２２０−２は、分割期間ＴＦ２において、選択回路１００の出力電圧ＶＱＡをサンプリングする。次に、図１０のＦ５に示すように、続く分割期間ＴＦ３において、分割期間ＴＦ２でサンプリングした選択回路１００の出力電圧ＶＱＡをホールドし、図１０のＦ６に示すように、正極Ｂとして出力する。
【０１１２】
そして、同様に、第１のサンプルホールド部２２０−１は、分割期間ＴＦ３においてサンプリングし、続く分割期間ＴＦ４においてホールドし、負極Ｒとして出力する。次に、第２のサンプルホールド部２２０−２は、分割期間ＴＦ４においてサンプリングし、続く分割期間ＴＦ５においてホールドし、負極Ｇとして出力する。次に、第１のサンプルホールド部２２０−１は、分割期間ＴＦ５においてサンプリングし、続く分割期間ＴＦ６においてホールドし、負極Ｂとして出力する。次に、第２のサンプルホールド部２２０−２は、分割期間ＴＦ６においてサンプリングし、続く分割期間ＴＦ１においてホールドし、正極Ｒとして出力する。
【０１１３】
このように、本実施形態の階調電圧生成回路によれば、ＲＧＢ独立の正極用階調電圧と負極用階調電圧を繰り返し出力することができる。
【０１１４】
５．３．極性反転期間の設定
以上では、本実施形態の階調電圧生成回路を極性反転動作を行う電気光学装置６００に適用した場合について述べた。ここで、この電気光学装置６００においては、電気光学パネル４００の対向電極に供給される対向電圧ＶＣＯＭは、極性反転時にその電圧の極性が反転される。例えば、１水平期間ごとに極性反転する場合には、対向電圧ＶＣＯＭも１水平期間ごとに反転される。このとき、この対向電圧ＶＣＯＭの反転に応じて、対向電極に寄生する液晶容量などが充電されるため、その充電が終了するまで対向電圧ＶＣＯＭは所定の電圧に設定されない。
【０１１５】
そこで、図１０に示すように、本実施形態の階調電圧生成回路では、極性反転期間ＴＦ１１とＴＦ４１が設定されている。この極性反転期間は、電気光学装置６００が有する電気光学パネル４００の対向電極に供給される対向電圧ＶＣＯＭの極性反転期間である。これにより、極性反転後に対向電圧ＶＣＯＭを所定の電圧に設定するための期間を確保できる。ここで、極性反転期間ＴＦ１１は、第１の分割期間ＴＦ１の前半期間に設定され、極性反転期間ＴＥ４１は、第４の分割期間ＴＦ４の前半期間に設定される。
【０１１６】
具体的には、分割期間ＴＦ１の前半期間である極性反転期間ＴＦ１１において、対向電圧ＶＣＯＭが安定化され、分割期間ＴＦ４の前半期間である極性反転期間ＴＦ４１において、対向電圧ＶＣＯＭが安定化される。他の動作については、図１０を用いて上に述べた通りであるため、省略する。
【０１１７】
例えば、極性反転期間ＴＦ１１とＴＦ４１を分割電圧ＶＡ１〜ＶＡｎの安定期間として利用することもできる。極性反転期間ＴＦ１１を例にとれば、極性反転にともなってラダー抵抗回路１０の電源線ＶＨＬに供給する電源電圧と電源線ＶＬＬに供給する電源電圧を入れ替える場合には、極性反転期間ＴＦ１１を分割電圧ＶＡ１〜ＶＡｎの安定期間として利用できる。そして、極性反転期間ＴＦ１１の終了後に第１のサンプルホールド部がサンプリングを開始することで、安定した分割電圧ＶＡ１〜ＶＡｎをサンプリングできる。なお、極性反転に関わらず電源線ＶＨＬに供給する電源電圧と電源線ＶＬＬに供給する電源電圧が同じ場合には、図１０のように分割期間ＴＦ１の最初から第１のサンプルホールド部がサンプリングすることもできる。
【０１１８】
本実施形態の階調電圧生成回路によれば、電気光学パネルの対向電極に供給される対向電圧が極性反転した後に、その対向電圧を安定化するための期間として、極性反転期間を利用できる。また、極性反転にともなってラダー抵抗回路１０の電源電圧を入れ替える場合には、極性反転期間ＴＦ１１とＴＦ４１を分割電圧ＶＡ１〜ＶＡｎの安定期間として利用できる。従って、サンプルホールド部２２０−１、２２０−２は正確な分割電圧ＶＡ１〜ＶＡｎをサンプリングできるため、高精度の基準電圧を生成することができる。
【０１１９】
６．フリップアラウンド型サンプルホールド回路
図３等に示すサンプルホールド回路２４０−１〜２４０−Ｎの各サンプルホールド回路は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。これら各サンプルホールド回路は、同様のフリップアラウンド型サンプルホールド回路により構成できるため、以下では、代表してサンプルホールド回路２４０−１について説明する。ここでフリップアラウンド型サンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。
【０１２０】
図１１（Ａ）、図１１（Ｂ）を用いてフリップアラウンド型サンプルホールド回路について更に詳細に説明する。
【０１２１】
例えば図１１（Ａ）、図１１（Ｂ）において、フリップアラウンド型サンプルホールド回路により構成されるサンプルホールド回路２４０−１は、演算増幅器ＯＰＣと、サンプリング用キャパシタＣＣを含む。
【０１２２】
サンプリング用キャパシタＣＣは、演算増幅器ＯＰＣの反転入力端子（広義には第１の入力端子）とサンプルホールド回路２４０−１の入力ノードＶＩＣとの間に設けられる。そして図１１（Ａ）に示すようにキャパシタＣＣには、サンプリング期間において入力ノードＮＩＣの入力電圧ＶＩＣに応じた電荷が蓄積される。
【０１２３】
なお図１１（Ａ）に示すようにサンプリング期間では演算増幅器ＯＰＣの出力がＯＰＣの反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰＣの非反転入力端子（広義には第２の入力端子）は、アナログ基準電源電圧ＡＧＮＤに設定される。従って演算増幅器ＯＰＣのイマジナリーショート機能により、キャパシタＣＣの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＣには、入力電圧ＶＩＣに応じた電荷が蓄積されるようになる。
【０１２４】
ここで、アナログ基準電源電圧ＡＧＮＤは、演算増幅器の高電位側電源電圧をＶＤＤとし、低電位側電源電圧をＶＳＳとした場合に、ＶＤＤ〜ＶＳＳの任意の電圧である。例えば、ＶＤＤとＶＳＳの間（中間）の電圧であり、この場合には、ＡＧＮＤ＝ＶＳＳ＋（ＶＤＤ−ＶＳＳ）／ＭＬ（ＭＬ＞１）と表すことができる。例えばＭＬ＝２の場合、ＡＧＮＤ＝ＶＳＳ＋（ＶＤＤ−ＶＳＳ）／２と表すことができ、ＶＳＳ＝０ならば、ＡＧＮＤ＝ＶＤＤ／２と表すことができる。
【０１２５】
次に、図１１（Ｂ）に示すようにホールド期間においては、サンプルホールド回路２４０−１は、サンプリング期間においてサンプリング用キャパシタＣＣに蓄積された電荷に応じた出力電圧ＶＯＣを、その出力ノードＮＯＣに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＣの他端を、演算増幅器ＯＰＣの出力端子に接続するフリップアラウンド動作を行うことで、キャパシタＣＣに蓄積された電荷に応じた出力電圧ＶＯＣを出力する。
【０１２６】
以上のようなフリップアラウンド型サンプルホールド回路によりサンプルホールド回路２４０−１を構成すれば、いわゆるオフセットフリーを実現できる。
【０１２７】
例えば演算増幅器ＯＰＣの反転入力端子と非反転入力端子の間に発生するオフセット電圧をＶＯＦとし、説明を簡素化するためにアナログ基準電源電圧ＡＧＮＤを仮に０Ｖとし、サンプリング期間での入力電圧をＶＩＣ＝ＶＩとし、キャパシタＣＣの容量値をＣＳとする。すると、サンプリング期間において蓄積される電荷Ｑは下式のように表される。
【０１２８】
Ｑ＝（ＶＩ−ＶＯＦ）×ＣＳ （１）
一方、ホールド期間でのノードＮＥＧの電圧をＶＸとし、出力電圧をＶＯＣとすると、ホールド期間において蓄積される電荷Ｑ’は下式のように表される。
【０１２９】
Ｑ’＝（ＶＯＣ−ＶＸ）×ＣＳ （２）
また演算増幅器ＯＰＣの増幅率をＡとすると、ＶＯＣは下式のように表される。
【０１３０】
ＶＯＣ＝−Ａ×（ＶＸ−ＶＯＦ） （３）
すると電荷保存の法則によりＱ＝Ｑ’となるため、下式が成立する。
【０１３１】
（ＶＩ−ＶＯＦ）×ＣＳ＝（ＶＯＣ−ＶＸ）×ＣＳ （４）
従って上式（３）、（４）により、
ＶＯＣ＝ＶＩ−ＶＯＦ＋ＶＸ＝ＶＩ−ＶＯＦ＋ＶＯＦ−ＶＯＣ／Ａ
が成立する。従って、サンプルホールド回路２４０−１の出力電圧ＶＯＣは下式のように表される。
【０１３２】
ＶＯＣ＝｛１／（１＋１／Ａ）｝×ＶＩ （５）
上式（５）から明らかなように、サンプルホールド回路２４０−１の出力電圧ＶＯＣは、オフセット電圧ＶＯＦに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。
【０１３３】
例えば階調電圧生成回路４３０のサンプルホールド回路２４０−１〜２４０−Ｎにより階調電圧が出力される場合に、出力電圧ＶＯＣにオフセット電圧ＶＯＦが表れると、出力電圧ＶＯＣのバラツキにより階調電圧に誤差が生じてしまい、表示品質が劣化する。
【０１３４】
この点、フリップアラウンド型サンプルホールド回路を用いれば、オフセットをキャンセルできるため、出力電圧ＶＯＣのバラツキを最小限に抑えることができる。従って、誤差の少ない高精度の階調電圧をデータドライバ４５０に供給でき、表示品質を向上できる。
【０１３５】
次に、図１２（Ａ）、図１２（Ｂ）にフリップアラウンド型サンプルホールド回路を用いたサンプルホールド回路２４０−１の詳細な構成例を示す。
【０１３６】
図１２（Ａ）、図１２（Ｂ）のサンプルホールド回路２４０−１は、演算増幅器ＯＰＤと、サンプリング用スイッチ素子ＳＳＤと、サンプリング用キャパシタＣＤと、帰還用スイッチ素子ＳＦＤと、フリップアラウンド用スイッチ素子ＳＡＤを含む。また、出力用スイッチ素子ＳＯＤを含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子ＳＳＤ、ＳＡＤ、ＳＦＤ、ＳＯＤは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。
【０１３７】
そして、演算増幅器ＯＰＤの非反転入力端子（第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。サンプリング用スイッチ素子ＳＳＤ及びサンプリング用キャパシタＣＤは、サンプルホールド回路２４０−１の入力ノードＮＩＤと演算増幅器ＯＰＤの反転入力端子（第１の入力端子）との間に設けられる。帰還用スイッチ素子ＳＦＤは、演算増幅器ＯＰＤの出力端子とＯＰＤの反転入力端子との間に設けられる。フリップアラウンド用スイッチ素子ＳＡＤは、スイッチ素子ＳＳＤとキャパシタＣＤとの間の接続ノードＮＳと、演算増幅器ＯＰＤの出力端子との間に設けられる。
【０１３８】
そして、図１２（Ａ）に示すようにサンプリング期間においては、サンプリング用スイッチ素子ＳＳＤ及び帰還用スイッチ素子ＳＦＤがオンになると共に、フリップアラウンド用スイッチ素子ＳＡＤがオフになる。これにより、図１２（Ａ）で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。
【０１３９】
一方、図１２（Ｂ）に示すようにホールド期間においては、サンプリング用スイッチ素子ＳＳＤ及び帰還用スイッチ素子ＳＦＤがオフになると共に、フリップアラウンド用スイッチ素子ＳＡＤがオンになる。これにより、図１２（Ｂ）で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
【０１４０】
また、出力用スイッチ素子ＳＯＤは、演算増幅器ＯＰＤの出力端子とサンプルホールド回路２４０−１の出力ノードＮＯＤとの間に設けられる。そして図１２（Ａ）に示すようにサンプリング期間においては、出力用スイッチ素子ＳＯＤはオフになる。これにより、サンプルホールド回路２４０−１の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。
【０１４１】
一方、図１２（Ｂ）に示すように、ホールド期間においては、出力用スイッチ素子ＳＯＤはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧ＶＯＤを出力できる。
【０１４２】
ここで、出力用スイッチ素子ＳＯＤは、フリップアラウンド型サンプルホールド回路のサンプルホールド動作と独立してオン、オフすることもできる。例えば、図７、図８で説明したサンプルホールド部２００のサンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐ、ＳＨＢ２１〜ＳＨＢ２ｐが、フリップアラウンド型サンプルホールド回路で構成される場合である。具体的には、例えば図７のサンプルホールド回路ＳＨＢ１１は、サンプリング指示信号ＤＢ［０：ｒ］に従って、図８の期間ＴＢ１の出力期間ＴＱ１においてサンプリングし、他の出力期間はホールドしている。しかし、出力用スイッチ素子ＳＯＤは、サンプリング指示信号ＤＢ［０：ｒ］とは異なる信号である出力指示信号ＰＯＬに従って、期間ＴＢ１においてオフし、期間ＴＢ２においてオンしている。
【０１４３】
次に、図６を用いて、図５のサンプルホールド回路ＳＨＡ１がフリップアラウンド型サンプルホールド回路で構成される場合を例に、図１２（Ａ）、図１２（Ｂ）の回路動作を説明する。図１２（Ａ）、図１２（Ｂ）のノードＮＩＤには、選択回路１００の出力電圧ＶＧＡが入力される。
【０１４４】
図６のサンプリングサンプリング期間ＴＳＡ１においては、サンプリング指示信号ＤＢ［０：ｒ］を受けて、サンプリング用スイッチ素子ＳＳＤ、帰還用スイッチ素子ＳＦＤに入力されるスイッチ制御信号がアクティブ（Ｈレベル）になるため、スイッチ素子ＳＳＤ、ＳＦＤはオンになる。一方、フリップアラウンド用スイッチ素子ＳＡＤ、出力用スイッチ素子ＳＯＤに入力されるスイッチ制御信号が非アクティブ（Ｌレベル）になるため、スイッチ素子ＳＡＤ、ＳＯＤはオフになる。
【０１４５】
また、図６のホールド期間ＴＨＡ１においては、サンプリング指示信号ＤＢ［０：ｒ］を受けて、スイッチ素子ＳＳＤ、ＳＦＤに入力されるスイッチ制御信号が非アクティブになるため、ＳＳＤ、ＳＦＤはオフになる。一方、スイッチ素子ＳＡＤ、ＳＯＤに入力されるスイッチ制御信号がアクティブになるため、ＳＡＤ、ＳＯＤはオンになる。
【０１４６】
そして、図６のＡ４に示すように、サンプリング期間ＴＳＡ１においてＡ２の電圧ＶＡ１をサンプリングし、サンプリング用キャパシタＣＤには電圧ＶＡ１に応じた電荷が蓄積される。このとき、スイッチ素子ＳＯＤはオフのため、電圧ＶＯＤは階調電圧として出力されない。次に、Ａ５に示すように、ホールド期間ＴＨＡ１においてサンプリング用キャパシタＣＤに蓄積された電荷に応じた電圧である電圧ＶＡ１をホールドし、電圧ＶＯＤとして出力する。そして、スイッチ素子ＳＯＤはオンのため、電圧ＶＯＤは階調電圧として出力される。従って、図７の階調電圧ＶＧＡ１として電圧ＶＡ１が出力される。
【０１４７】
７．詳細な構成例
次に、図１３に本実施形態の詳細な構成例を示す。図１３の階調電圧生成回路は、２５６階調のラダー抵抗回路の出力電圧から６４階調の階調電圧ＶＧＥ１〜ＶＧＥ６４を生成して出力することができる。この階調電圧生成回路は、図３に対応して、ラダー抵抗回路１０、選択回路１００、サンプルホールド部２００を含む。なお、図１３では、ラダー抵抗回路１０と選択回路１００をまとめて、ラダー抵抗回路＆選択回路としている。
【０１４８】
そして、ラダー抵抗回路１０は、直列に接続された抵抗ＲＥ０〜ＲＥ２５６を有する。この抵抗ＲＥ０〜ＲＥ２５６は、図３の抵抗ＲＡ０〜ＲＡｎに対応し、電源電圧ＶＧＭＨと電源電圧ＶＧＭＬの間の電圧を抵抗分割し、２５６個の分割電圧を出力する。
【０１４９】
選択回路１００は、図４のスイッチ素子ＳＡ１〜ＳＡｎに対応するスイッチ素子ＳＥ１〜ＳＥ２５６を有する。このスイッチ素子ＳＥ１〜ＳＥ２５６は、抵抗ＲＥ０〜ＲＥ２５６の各抵抗の間のノードと出力ノードＮＱＥとの間に設けられる。例えば、スイッチ素子ＳＥ１は、抵抗ＲＥ０とＲＥ１の間のノードと出力ノードＮＱＥとの間に設けられ、スイッチ素子ＳＥ２は、抵抗ＲＥ１とＲＥ２の間のノードと出力ノードＮＱＥとの間に設けられる。
【０１５０】
サンプルホールド部２００は、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２を有する。第１のサンプルホールド部２２０−１は、図７のサンプルホールド回路ＳＨＢ１１〜ＳＨＢ１ｐに対応するサンプルホールド回路ＳＨＥ１０１〜ＳＨＥ１６４を含み、第２のサンプルホールド部２２０−２は、図７のサンプルホールド回路ＳＨＢ２１〜ＳＨＢ２ｐに対応するサンプルホールド回路ＳＨＥ２０１〜ＳＨＥ２６４を含む。
【０１５１】
そして、これらのサンプルホールド回路はそれぞれ、図１２で説明したフリップアラウンド型サンプルホールド回路で構成される。例えば、サンプルホールド回路ＳＨＥ１０１は、図１２に対応して、演算増幅器ＯＰＥ１０１と、サンプリング用スイッチ素子ＳＳＥ１０１と、サンプリング用キャパシタＣＥ１０１と、帰還用スイッチ素子ＳＦＥ１０１と、フリップアラウンド用スイッチ素子ＳＡＥ１０１と、出力用スイッチ素子ＳＯＥ１０１を含む。
【０１５２】
そして、選択回路１００は、選択信号ＤＡ［０：ｑ］を受けて、ラダー抵抗回路１０の出力する２５６個の電圧のうちいずれかを選択して電圧ＶＱＥとして出力する。次に、第１のサンプルホールド部２２０−１と第２のサンプルホールド部２２０−２が、サンプリング指示信号ＤＢ［０：ｒ］を受けて、電圧ＶＱＥをサンプリングしてホールドする。そして、出力指示信号ＰＯＬを受けて、階調電圧ＶＧＥ１〜ＶＧＥ６４を出力する。
【０１５３】
ここで、図９を例に本実施形態の階調電圧生成回路の具体的な動作を説明する。なお、本実施形態の動作は、図９に制限されるものではなく、例えば図８、図１０に示す動作例にも適用できる。
【０１５４】
図９の第１の期間ＴＥ１においては、第１のサンプルホールド部２２０−１が電圧ＶＱＥをサンプリングし、第２のサンプルホールド部２２０−２が第２の期間ＴＥ２においてサンプリングした電圧をホールドし、正極性階調電圧として出力する。一方、図９の第２の期間ＴＥ２においては、第２のサンプルホールド部２２０−２が電圧ＶＱＥをサンプリングし、第１のサンプルホールド部２２０−１が第１の期間ＴＥ１においてサンプリングした電圧をホールドし、負極用階調電圧として出力する。
【０１５５】
具体的には、例えばサンプルホールド回路ＳＨＥ１０１は次のように動作する。ここで、ラダー抵抗回路１０の抵抗ＲＥ１とＲＥ２の間の電圧を電圧ＶＥ２とする。そして、期間ＴＥ１の期間ＴＱＥ１において、選択回路１００は、選択信号ＤＡ［０：ｑ］を受けて電圧ＶＥ２を選択している。そうすると、選択回路１００は、スイッチ素子ＳＥ２がオンし、他のスイッチ素子がオフし、電圧ＶＱＥとして電圧ＶＥ２を出力する。
【０１５６】
そして、サンプルホールド回路ＳＨＥ１０１は、期間ＴＥ１の期間ＴＱＥ１において、電圧ＶＥ２をサンプリングし、期間ＴＥ１の残りの期間と期間ＴＥ２において、電圧ＶＥ２をホールドする。ここで、スイッチ素子ＳＯＥ１０１は、出力指示信号ＰＯＬを受けて、期間ＴＥ１においてオフし、期間ＴＥ２においてオンする。これにより、サンプルホールド回路ＳＨＥ１０１は、期間ＴＥ２において、ホールドする電圧ＶＥ２を階調電圧ＶＧＥ１として出力する。
【０１５７】
ここで、サンプルホールド回路ＳＨＥ１０１は、サンプリングする期間において、スイッチ素子ＳＳＥ１０１、ＳＦＥ１０１がオンし、ＳＡＥ１０１がオフする。そして、ホールドする期間において、スイッチ素子ＳＳＥ１０１、ＳＦＥ１０１がオフし、ＳＡＥ１０１がオンする。
【０１５８】
このように、図１３に示す詳細な構成例によれば、本実施形態の階調電圧生成回路を実現できる。
【０１５９】
８．ドライバ
ところで、本実施形態の階調電圧生成回路が出力する階調電圧は、例えば図１のデータドライバ４５０に供給される。このデータドライバ４５０は、液晶パネルなどの電気光学パネル４００のデータ線にデータ信号を供給するものである。以下では、図１４、図１５を用いて、データドライバ４５０（ソースドライバ）の構成例について説明する。
【０１６０】
最初に、図１４の構成例について説明する。図１４のデータドライバは、Ｄ／Ａ変換回路４５２、データ線駆動回路４６０−１〜４６０−Ｍを含む。そして図１４では、１つのＤ／Ａ変換回路４５２が、複数のデータ線駆動回路４６０−１〜４６０−Ｍ（第１〜第Ｍのデータ線駆動回路）により共用される。なおデータ線駆動回路等を表示パネルの各データ線毎に設けてもよいし、データ線駆動回路が複数のデータ線に時分割にデータ信号を供給するようにしてもよい。またデータドライバ（集積回路装置）の一部又は全部を表示パネル上に一体に形成してもよい。
【０１６１】
Ｄ／Ａ変換回路４５２（電圧生成回路）は、例えば図１のメモリ４２０から階調データＤＧ（画像データ、表示データ）を受ける。そして階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。
【０１６２】
具体的には、Ｄ／Ａ変換回路４５２は、階調データを受け、階調データに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を、第１〜第Ｍのサンプリング期間の各サンプリング期間に時分割に出力する。
【０１６３】
データ線駆動回路４６０−１〜４６０−Ｍは階調生成アンプ４６２−１〜４６２−Ｍ（ＧＡ１〜ＧＡＭ）を含む。これらの階調生成アンプ４６２−１〜４６２−Ｍの各々は、第１〜第Ｍのサンプリング期間の各サンプリング期間においてＤ／Ａ変換回路４５２から出力された第１、第２の階調電圧ＶＧ１、ＶＧ２をサンプリングし、ＶＧ１とＶＧ２の間の階調電圧を生成する。
【０１６４】
具体的には、階調電圧ＶＧ１、ＶＧ２は、Ｄ／Ａ変換回路４５２に入力される複数の階調電圧（例えばＶＭ１〜ＶＭ６４）において隣り合う階調電圧（例えばＶＭ１とＶＭ２、ＶＭ２とＶＭ３）になる。そして、階調電圧ＶＧ１、ＶＧ２をサンプリングし、階調データＤＧに応じて、ＶＧ１、ＶＧ２、または（ＶＧ１＋ＶＧ２）／２を生成する。
【０１６５】
なお、ＶＧ１とＶＧ２の間の階調電圧は、（ＶＧ１＋ＶＧ２）／２に限らずＶＧ１とＶＧ２の間の電圧であればよく、１個でなく複数個であってもよい。
【０１６６】
次に、図１５にデータドライバ４５０の第２の構成例を示す。図１５では、データ線駆動回路４６０−１〜４６０−Ｍは、階調生成アンプ４６２−１〜４６２−Ｍの後段に設けられた駆動アンプ４６４−１〜４６４−Ｍを更に含む。なお駆動アンプ４６４−１〜４６４−Ｍを設けない変形実施も可能である。
【０１６７】
データ線駆動回路４６０−１〜４６０−Ｍが含む駆動アンプ４６４−１〜４６４−Ｍ（ＤＡ１〜ＤＡＭ）は、第１〜第Ｍのサンプリング期間の後の駆動アンプ用サンプリング期間において、階調生成アンプ４６２−１〜４６２−Ｍの出力電圧をサンプリングする。そして駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングされた出力電圧を出力する。
【０１６８】
図１４、図１５の構成によれば、Ｄ／Ａ変換回路４５２が時分割に第１、第２の階調電圧ＶＧ１、ＶＧ２を出力したとしても、階調生成アンプ４６２−１〜４６２−Ｍのサンプリング機能により、第１〜第Ｍの各サンプリング期間での電圧の適正なサンプリングが可能になる。
【０１６９】
例えば、データ線駆動回路をサンプルホールド機能を持たないアンプ、例えばボルテージフォロア型のアンプで構成した場合、各データ線駆動回路毎に同じ構成のＤ／Ａ変換回路を設ける必要があり、Ｄ／Ａ変換回路のレイアウト面積が原因となって集積回路装置の大規模化を招く。
【０１７０】
この点、本実施形態では、階調生成アンプや駆動アンプにサンプルホールド機能を持たせたことにより、複数のデータ線駆動回路４６０−１〜４６０−Ｍに対して１つのＤ／Ａ変換回路４５２を共有することができる。従って、集積回路装置内でのＤ／Ａ変換回路４５２の占有面積を削減でき、集積回路装置の小規模化を図れる。
【０１７１】
また、本実施形態のデータドライバによれば、階調生成アンプ４６２により階調電圧を生成できるため、図１の階調電圧生成回路４３０が生成する階調電圧の個数を削減できる。これにより階調電圧線の本数を削減できると共に、Ｄ／Ａ変換回路４５２の回路規模を削減できる。
【０１７２】
例えば階調データＤＧが８ビットであり、階調数が２８＝２５６階調である場合に、従来の手法では、階調電圧生成回路４３０は２５６個の階調電圧を生成する必要があり、Ｄ／Ａ変換回路４５２には、これらの２５６個の階調電圧の中から階調データＤＧに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路４３０やＤ／Ａ変換回路４５２の大規模化を招く。また階調電圧線の本数も２５６本になるため、配線領域の占有面積も大きくなる。
【０１７３】
この点、本実施形態のデータドライバによれば、階調生成アンプ４６２により階調電圧が生成されるため、階調電圧生成回路４３０は例えば１２８個の階調電圧を生成すればよく、Ｄ／Ａ変換回路４５２には、これらの１２８個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法に比べて回路規模の大幅な削減が可能になる。また階調電圧線の本数も１２８本にすることができ、配線領域の面積も大幅に削減できる。なお、実際には、階調生成アンプ４６２が第１、第２の階調電圧ＶＧ１、ＶＧ２を分割した電圧を生成するため、上記の場合に階調電圧線は１２８＋１＝１２９本必要になる。
【０１７４】
また、本実施形態のデータドライバによれば、例えば図１０で説明した階調電圧生成回路が正極ＲＧＢと負極ＲＧＢを時分割で出力する場合のように、階調電圧線をＲ用（赤）、Ｇ用（緑）、Ｂ用（青）に時分割に共用できるという利点もある。
【０１７５】
ここで、Ｒ用、Ｇ用、Ｂ用に、各々、６４本の階調電圧線が必要な場合には、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設ける手法では、６４×３＝１９２本の階調電圧線が必要になる。
【０１７６】
この点、本実施形態では、１本の階調電圧線をＲ用、Ｇ用、Ｂ用に時分割に使用しているため、６４本の階調電圧線で済むようになり、階調電圧線の配線領域を大幅に削減でき、集積回路装置の小面積化を図ることができる。
【０１７７】
なお、本発明のデータドライバは、サンプルホールド機能は持つが階調電圧を生成しないアンプで構成したデータ線駆動回路を用いてもよく、ボルテージフォロア型のアンプで構成したデータ線駆動回路を用い、各データ線駆動回路毎にＤ／Ａ変換回路を設けてもよい。
【０１７８】
９．電子機器
図１６（Ａ）、図１６（Ｂ）に本実施形態のドライバ４８０を含む電子機器や電気光学装置６００の構成例を示す。なお図１６（Ａ）、図１６（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１７９】
図１６（Ａ）、図１６（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、ドライバ４８０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１６（Ｂ）の画像処理コントローラ５００は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１８０】
図１６（Ａ）の場合には、ドライバ４８０としてメモリ内蔵のものを用いることができる。即ちこの場合にはドライバ４８０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１６（Ｂ）の場合には、ドライバ４８０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ５００の内蔵メモリに書き込まれる。そしてドライバ４８０は、画像処理コントローラ５００の制御の下で、電気光学パネル４００を駆動する。
【０１８１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１の入力端子、第２の入力端子、基準電圧、第１の電源電圧、第２の電源電圧等）と共に記載された用語（反転入力端子、非反転入力端子、階調電圧、ＶＧＭＨ、ＶＧＭＬ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また基準電圧生成回路（階調電圧生成回路）、選択回路、サンプルホールド部、データ線駆動回路、階調生成アンプ、駆動アンプ、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１８２】
【図１】本実施形態のドライバ、電気光学装置の構成例。
【図２】階調電圧生成回路の比較例。
【図３】本実施形態の階調電圧生成回路の構成例。
【図４】選択回路の構成例。
【図５】サンプルホールド部の第１の構成例。
【図６】本実施形態の動作を説明するための第１の信号波形例。
【図７】サンプルホールド部の第２の構成例。
【図８】本実施形態の動作を説明するための第２の信号波形例。
【図９】本実施形態の動作を説明するための第３の信号波形例。
【図１０】本実施形態の動作を説明するための第４の信号波形例。
【図１１】図１１（Ａ）、図１１（Ｂ）はフリップアラウンド型サンプルホールド回路の説明図。
【図１２】図１２（Ａ）、図１２（Ｂ）はフリップアラウンド型サンプルホールド回路の詳細な構成例。
【図１３】階調電圧生成回路の詳細な構成例。
【図１４】データドライバの第１の変形例。
【図１５】データドライバの第２の変形例。
【図１６】図１６（Ａ）、図１６（Ｂ）は電子機器の構成例。
【符号の説明】
【０１８３】
ＲＡ０〜ＲＡｎ 抵抗、ＶＡ１〜ＶＡｎ 第１〜第ｎの分割電圧、
ＶＧＭＨ、ＶＧＭＬ 第１、第２の電源電圧、ＶＨＬ、ＶＬＬ 第１、第２の電源線、
ＶＱＡ 選択回路の出力電圧、ＤＡ 選択信号、ＳＡ１〜ＳＡｎ スイッチ素子、
ＤＢ サンプリング指示信号、ＶＧＡ１〜ＶＧＡｍ 基準電圧、ＰＯＬ 出力指示信号、
ＣＣ サンプリング用キャパシタ、ＯＰＣ 演算増幅器、
ＳＳＤ サンプリング用スイッチ素子、ＳＦＤ 帰還用スイッチ素子、
ＳＡＤ フリップアラウンド用スイッチ素子、ＳＯＤ 出力用スイッチ素子、
ＴＢ１、ＴＢ２ 第１、第２の期間、ＴＦ１〜ＴＦ６ 第１〜第６の分割期間、
ＴＦ１１、ＴＦ４１ 極性反転期間、ＴＱ１〜ＴＱｍ 第１〜第ｍの出力期間、
１０ ラダー抵抗回路、１００ 選択回路、２００ サンプルホールド部、
２２０−１〜２２０−Ｎ サンプルホールド回路、
４００ 電気光学パネル、４１０ ホストデバイス、４２０ メモリ、
４２２ メモリセルアレイ、４２４ ローアドレスデコーダ、
４２６ カラムアドレスデコーダ、４２８ ライト／リード回路、
４３０ 階調電圧生成回路、４４０ ロジック回路、４４２ 制御回路、
４４４ 表示タイミング制御回路、４４６ ホストインターフェース回路、
４４８ ＲＧＢインターフェース回路、４５０ データドライバ、
４５２ Ｄ／Ａ変換回路、４６０−１〜４６０−Ｍ データ線駆動回路、
４６２−１〜４６２−Ｍ 階調生成アンプ、４６４−１〜４６４−Ｍ 駆動アンプ、
４７０ 走査ドライバ、４８０ ドライバ、４９０ 電源回路、
５００ 画像処理コントローラ、６００ 電気光学装置
【特許請求の範囲】
【請求項１】
少なくとも１つの基準電圧を生成する基準電圧生成回路であって、
第１の電源電圧が供給される第１の電源線と、第２の電源電圧が供給される第２の電源線との間に直列に接続された複数の抵抗を有し、前記複数の抵抗の各抵抗によって抵抗分割された第１〜第ｎ(ｎは自然数)の分割電圧を出力するラダー抵抗回路と、
前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧のいずれかに対応する出力電圧を、選択信号に基づいて選択して出力する選択回路と、
複数のサンプルホールド回路を有し、前記複数のサンプルホールド回路の各サンプルホールド回路が前記選択回路の前記出力電圧をサンプリングしてホールドするサンプルホールド部と、
を含むことを特徴とする基準電圧生成回路。
【請求項２】
請求項１において、
前記選択回路は、
出力ノードと第１〜第ｎの入力ノードとの間にそれぞれ設けられた第１〜第ｎのスイッチ素子を有し、
前記第１〜第ｎの入力ノードには、それぞれ前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧が入力され、
前記選択信号に基づいて、前記第１〜第ｎのスイッチ素子のうちのいずれかのスイッチ素子がオンし、他のスイッチ素子がオフすることで、前記選択回路の前記出力ノードに前記出力電圧が出力されることを特徴とする基準電圧生成回路。
【請求項３】
請求項１又は２において、
前記選択回路は、
前記選択信号に基づいて、第１〜第ｍ(ｍは自然数)の出力期間のうちの各出力期間において、前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧のいずれかに対応する出力電圧を選択して出力し、
前記サンプルホールド部は、
前記複数のサンプルホールド回路として第１〜第ｍのサンプルホールド回路を有し、前記少なくとも１つの基準電圧として第１〜第ｍの基準電圧からなるｍ個の基準電圧を出力し、
前記第１〜第ｍのサンプルホールド回路のうちの第ｉ(ｉは、１≦ｉ≦ｍの整数)のサンプルホールド回路は、サンプリング指示信号に基づいて、前記第１〜第ｍの出力期間のうちの第ｉの出力期間において前記選択回路の前記出力電圧をサンプリングし、前記第１〜第ｍの基準電圧のうちの第ｉの基準電圧としてホールドして出力することを特徴とする基準電圧生成回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記サンプルホールド部は、
第１のサンプルホールド部と第２のサンプルホールド部を有し、
前記第１のサンプルホールド部は、
周期的に繰り返される第１の期間と第２の期間のうちの前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした電圧をホールドし、
前記第２のサンプルホールド部は、
前記第２の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間にサンプリングした電圧をホールドすることを特徴とする基準電圧生成回路。
【請求項５】
請求項４において、
前記サンプルホールド部は、
前記第１の期間において、出力指示信号に基づいて、前記第２のサンプルホールド部がホールドする電圧を選択して出力し、
前記第２の期間において、前記出力指示信号に基づいて、前記第１のサンプルホールド部がホールドする電圧を選択して出力することを特徴とする基準電圧生成回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記複数のサンプルホールド回路の各サンプルホールド回路は、
フリップアラウンド型サンプルホールド回路であることを特徴とする基準電圧生成回路。
【請求項７】
請求項６において、
前記各サンプルホールド回路は、
演算増幅器と、
前記演算増幅器の第１の入力端子と前記各サンプルホールド回路の入力ノードとの間に設けられ、サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタとを含み、
前記サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力することを特徴とする基準電圧生成回路。
【請求項８】
請求項６において、
前記各サンプルホールド回路は、
その第２の入力端子にアナログ基準電源電圧が設定される演算増幅器と、
前記各サンプルホールド回路の前記入力ノードと前記演算増幅器の第１の入力端子との間に設けられたサンプリング用スイッチ素子及びサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、
前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと前記演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子と、
を含むことを特徴とする基準電圧生成回路。
【請求項９】
請求項８において、
前記サンプリング期間においては、前記サンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記フリップアラウンド用スイッチ素子がオフになり、前記サンプリング用キャパシタには前記入力ノードの入力電圧に応じた電荷が蓄積され、
前記ホールド期間においては、前記サンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記フリップアラウンド用スイッチ素子がオンになり、
前記各サンプルホールド回路は、
前記サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を出力することを特徴とする基準電圧生成回路。
【請求項１０】
請求項４乃至９のいずれかにおいて、
前記少なくとも１つの基準電圧は、電気光学装置の階調表現に使用するための階調電圧であって、
前記第１のサンプルホールド部は、
前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした前記選択回路の前記出力電圧を負極用階調電圧としてホールドして出力し、
前記第２のサンプルホールド部は、
前記第２の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間でサンプリングした前記選択回路の前記出力電圧を正極用階調電圧としてホールドして出力することを特徴とする基準電圧生成回路。
【請求項１１】
請求項４乃至９のいずれかにおいて、
前記少なくとも１つの基準電圧は、電気光学装置の階調表現に使用するための階調電圧であって、
１回目の前記第１の期間と前記第２の期間はそれぞれ第１の分割期間と第２の分割期間であり、２回目の前記第1の期間と前記第２の期間はそれぞれ第３の分割期間と第４の分割期間であり、３回目の前記第1の期間と前記第２の期間はそれぞれ第５の分割期間と第６の分割期間であり、
前記第１のサンプルホールド部は、
前記第１の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の分割期間において、前記第１の分割期間でサンプリングした前記選択回路の前記出力電圧を第２の色成分の正極用階調電圧としてホールドして出力し、
前記第３の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第４の分割期間において、前記第３の分割期間でサンプリングした前記選択回路の前記出力電圧を第１の色成分の負極用階調電圧としてホールドして出力し、
前記第５の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第６の分割期間において、前記第５の分割期間でサンプリングした前記選択回路の前記出力電圧を第３の色成分の負極用階調電圧としてホールドして出力し、
前記第２のサンプルホールド部は、
前記第２の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第３の分割期間において、前記第２の分割期間でサンプリングした前記選択回路の前記出力電圧を第３の色成分の正極用階調電圧としてホールドして出力し、
前記第４の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第５の分割期間において、前記第４の分割期間でサンプリングした前記選択回路の前記出力電圧を第２の色成分の負極用階調電圧としてホールドして出力し、
前記第６の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の分割期間において、前記第６の分割期間でサンプリングした前記選択回路の前記出力電圧を第１の色成分の正極用階調電圧としてホールドして出力することを特徴とする基準電圧生成回路。
【請求項１２】
請求項１１において、
前記第１の分割期間の前半期間及び、前記第４の分割期間の前半期間が、前記電気光学装置が有する電気光学パネルの対向電極に供給される対向電圧の極性反転期間に設定されることを特徴とする基準電圧生成回路。
【請求項１３】
請求項１乃至１２のいずれかに記載の基準電圧生成回路を含むことを特徴とするドライバ。
【請求項１４】
請求項１３に記載のドライバを含むことを特徴とする電気光学装置。
【請求項１５】
請求項１４に記載の電気光学装置を含むことを特徴とする電子機器。
【請求項１】
少なくとも１つの基準電圧を生成する基準電圧生成回路であって、
第１の電源電圧が供給される第１の電源線と、第２の電源電圧が供給される第２の電源線との間に直列に接続された複数の抵抗を有し、前記複数の抵抗の各抵抗によって抵抗分割された第１〜第ｎ(ｎは自然数)の分割電圧を出力するラダー抵抗回路と、
前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧のいずれかに対応する出力電圧を、選択信号に基づいて選択して出力する選択回路と、
複数のサンプルホールド回路を有し、前記複数のサンプルホールド回路の各サンプルホールド回路が前記選択回路の前記出力電圧をサンプリングしてホールドするサンプルホールド部と、
を含むことを特徴とする基準電圧生成回路。
【請求項２】
請求項１において、
前記選択回路は、
出力ノードと第１〜第ｎの入力ノードとの間にそれぞれ設けられた第１〜第ｎのスイッチ素子を有し、
前記第１〜第ｎの入力ノードには、それぞれ前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧が入力され、
前記選択信号に基づいて、前記第１〜第ｎのスイッチ素子のうちのいずれかのスイッチ素子がオンし、他のスイッチ素子がオフすることで、前記選択回路の前記出力ノードに前記出力電圧が出力されることを特徴とする基準電圧生成回路。
【請求項３】
請求項１又は２において、
前記選択回路は、
前記選択信号に基づいて、第１〜第ｍ(ｍは自然数)の出力期間のうちの各出力期間において、前記ラダー抵抗回路が出力する前記第１〜第ｎの分割電圧のいずれかに対応する出力電圧を選択して出力し、
前記サンプルホールド部は、
前記複数のサンプルホールド回路として第１〜第ｍのサンプルホールド回路を有し、前記少なくとも１つの基準電圧として第１〜第ｍの基準電圧からなるｍ個の基準電圧を出力し、
前記第１〜第ｍのサンプルホールド回路のうちの第ｉ(ｉは、１≦ｉ≦ｍの整数)のサンプルホールド回路は、サンプリング指示信号に基づいて、前記第１〜第ｍの出力期間のうちの第ｉの出力期間において前記選択回路の前記出力電圧をサンプリングし、前記第１〜第ｍの基準電圧のうちの第ｉの基準電圧としてホールドして出力することを特徴とする基準電圧生成回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記サンプルホールド部は、
第１のサンプルホールド部と第２のサンプルホールド部を有し、
前記第１のサンプルホールド部は、
周期的に繰り返される第１の期間と第２の期間のうちの前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした電圧をホールドし、
前記第２のサンプルホールド部は、
前記第２の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間にサンプリングした電圧をホールドすることを特徴とする基準電圧生成回路。
【請求項５】
請求項４において、
前記サンプルホールド部は、
前記第１の期間において、出力指示信号に基づいて、前記第２のサンプルホールド部がホールドする電圧を選択して出力し、
前記第２の期間において、前記出力指示信号に基づいて、前記第１のサンプルホールド部がホールドする電圧を選択して出力することを特徴とする基準電圧生成回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記複数のサンプルホールド回路の各サンプルホールド回路は、
フリップアラウンド型サンプルホールド回路であることを特徴とする基準電圧生成回路。
【請求項７】
請求項６において、
前記各サンプルホールド回路は、
演算増幅器と、
前記演算増幅器の第１の入力端子と前記各サンプルホールド回路の入力ノードとの間に設けられ、サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタとを含み、
前記サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力することを特徴とする基準電圧生成回路。
【請求項８】
請求項６において、
前記各サンプルホールド回路は、
その第２の入力端子にアナログ基準電源電圧が設定される演算増幅器と、
前記各サンプルホールド回路の前記入力ノードと前記演算増幅器の第１の入力端子との間に設けられたサンプリング用スイッチ素子及びサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、
前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと前記演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子と、
を含むことを特徴とする基準電圧生成回路。
【請求項９】
請求項８において、
前記サンプリング期間においては、前記サンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記フリップアラウンド用スイッチ素子がオフになり、前記サンプリング用キャパシタには前記入力ノードの入力電圧に応じた電荷が蓄積され、
前記ホールド期間においては、前記サンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記フリップアラウンド用スイッチ素子がオンになり、
前記各サンプルホールド回路は、
前記サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を出力することを特徴とする基準電圧生成回路。
【請求項１０】
請求項４乃至９のいずれかにおいて、
前記少なくとも１つの基準電圧は、電気光学装置の階調表現に使用するための階調電圧であって、
前記第１のサンプルホールド部は、
前記第１の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の期間において、前記第１の期間にサンプリングした前記選択回路の前記出力電圧を負極用階調電圧としてホールドして出力し、
前記第２のサンプルホールド部は、
前記第２の期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の期間において、前記第２の期間でサンプリングした前記選択回路の前記出力電圧を正極用階調電圧としてホールドして出力することを特徴とする基準電圧生成回路。
【請求項１１】
請求項４乃至９のいずれかにおいて、
前記少なくとも１つの基準電圧は、電気光学装置の階調表現に使用するための階調電圧であって、
１回目の前記第１の期間と前記第２の期間はそれぞれ第１の分割期間と第２の分割期間であり、２回目の前記第1の期間と前記第２の期間はそれぞれ第３の分割期間と第４の分割期間であり、３回目の前記第1の期間と前記第２の期間はそれぞれ第５の分割期間と第６の分割期間であり、
前記第１のサンプルホールド部は、
前記第１の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第２の分割期間において、前記第１の分割期間でサンプリングした前記選択回路の前記出力電圧を第２の色成分の正極用階調電圧としてホールドして出力し、
前記第３の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第４の分割期間において、前記第３の分割期間でサンプリングした前記選択回路の前記出力電圧を第１の色成分の負極用階調電圧としてホールドして出力し、
前記第５の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第６の分割期間において、前記第５の分割期間でサンプリングした前記選択回路の前記出力電圧を第３の色成分の負極用階調電圧としてホールドして出力し、
前記第２のサンプルホールド部は、
前記第２の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第３の分割期間において、前記第２の分割期間でサンプリングした前記選択回路の前記出力電圧を第３の色成分の正極用階調電圧としてホールドして出力し、
前記第４の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第５の分割期間において、前記第４の分割期間でサンプリングした前記選択回路の前記出力電圧を第２の色成分の負極用階調電圧としてホールドして出力し、
前記第６の分割期間において、前記選択回路の前記出力電圧をサンプリングし、続く前記第１の分割期間において、前記第６の分割期間でサンプリングした前記選択回路の前記出力電圧を第１の色成分の正極用階調電圧としてホールドして出力することを特徴とする基準電圧生成回路。
【請求項１２】
請求項１１において、
前記第１の分割期間の前半期間及び、前記第４の分割期間の前半期間が、前記電気光学装置が有する電気光学パネルの対向電極に供給される対向電圧の極性反転期間に設定されることを特徴とする基準電圧生成回路。
【請求項１３】
請求項１乃至１２のいずれかに記載の基準電圧生成回路を含むことを特徴とするドライバ。
【請求項１４】
請求項１３に記載のドライバを含むことを特徴とする電気光学装置。
【請求項１５】
請求項１４に記載の電気光学装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００９−１６８８４２（Ｐ２００９−１６８８４２Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−３４６０（Ｐ２００８−３４６０）
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
[ Back to top ]