差動入力を有する直交出力低雑音トランスコンダクタンス増幅器
【課題】差動入力を有する直交出力低雑音トランスコンダクタンス増幅器を提供する。
【解決手段】低雑音トランスコンダクタンス増幅器２００は、差動ＲＦ入力信号を受信するように構成されたＰＭＯＳトランスコンダクタンス部１１０と、ＰＭＯＳトランスコンダクタンス部に結合されたＰＭＯＳカスコード部１３０と、ＲＦ差動入力信号を受信するように構成されたＮＭＯＳトランスコンダクタンス部１２０と、ＮＭＯＳトランスコンダクタンス部に結合されたＮＭＯＳカスコード部１４０と、を含み、ＰＭＯＳカスコード部及びＮＭＯＳカスコード部は、差動直交出力信号ｇｍｐｑ、ｇｍｎｑ及び差動同相出力信号ｇｍｐｉ、ｇｍｎｉを提供する。ＲＦ信号を増幅するための方法は、差動ＲＦ入力信号を受信することと、差動ＲＦ入力信号を電流信号に変換することと、電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供する。
【解決手段】低雑音トランスコンダクタンス増幅器２００は、差動ＲＦ入力信号を受信するように構成されたＰＭＯＳトランスコンダクタンス部１１０と、ＰＭＯＳトランスコンダクタンス部に結合されたＰＭＯＳカスコード部１３０と、ＲＦ差動入力信号を受信するように構成されたＮＭＯＳトランスコンダクタンス部１２０と、ＮＭＯＳトランスコンダクタンス部に結合されたＮＭＯＳカスコード部１４０と、を含み、ＰＭＯＳカスコード部及びＮＭＯＳカスコード部は、差動直交出力信号ｇｍｐｑ、ｇｍｎｑ及び差動同相出力信号ｇｍｐｉ、ｇｍｎｉを提供する。ＲＦ信号を増幅するための方法は、差動ＲＦ入力信号を受信することと、差動ＲＦ入力信号を電流信号に変換することと、電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、概して、増幅器に関するものであり、より具体的には、差動ＲＦ入力信号を受信すること及び増幅された差動同相及び直交（Ｉ／Ｑ）出力信号を提供することが可能な低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）に関するものである。
【背景技術】
【０００２】
低コストで、小型化され、電力的に効率的な通信システムの需要が増大していることで、より高いレベルの機能を集積回路内に組み入れる必要性が急激に高くなっている。これらの集積回路の面積及び関連するコストを最小化するために、高レベルの干渉が存在する可能性がある環境において低雑音増幅を提供するための斬新で革新的な手段が非常に望ましい。しかしながら、該利益は、要求される性能の低下、例えば直線性の低下及び／又は電力消費量の増大、という犠牲の下では享受すべきでない。新たに策定されてきている通信規格は、受信機の感度低下に関して厳しい要求を有しているため既存の性能要求を維持することが重要であり、さらに競争上の優位性を維持するために受信機の電力消費量を最小化しなければならない。
【０００３】
以前の低雑音増幅器のクラスは、概して、電圧によって制御される電流源として動作する（すなわち、入力された電圧信号に基づいて出力電流を提供する）低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）を含む。従来のＬＮＴＡ設計は、その機能を２つのブロック、すなわち、ＬＮＡ（低雑音増幅）ブロック及びそれに後続するＴＡ（トランスコンダクタンス増幅）ブロックに区分している。この区分は、設計者が既存のＬＮＡ知的財産権を再利用するのを可能にするが、より多くの電力とより大きいダイ面積を使用し、その結果直線性が低下しそれにより干渉信号に対する耐性が低下する可能性がある最適でない設計となるおそれがある。従来の方法で区分されたＬＮＴＡ設計は、ＬＮＡ／ＴＡの組み合わせから適切なトランスコンダクタンスを得るために相当な電圧利得を提供しなければならないＬＮＡ段によって基本的に制限されることがある。さらに、ＬＮＡは、ＴＡ段の寄生キャパシタンスを共振させるために誘導負荷も利用することも可能である。インダクタは、集積回路上においてダイ面積のかなりの量を占める可能性があるためコストをさらに増大させるおそれがあり、及び適切な動作のためのさらなる同調ステップを要求することがある。さらに、従来のＬＮＴＡ設計は、同相出力信号及び直交出力信号の両方を提供するために増幅器回路を重複させ、それによって集積回路上のサイズ要求をさらに増大させることができる。
【０００４】
従って、向上された直線性及び動作帯域幅とともに、電力及びダイ面積の点で相当の節約を提供することが可能な単段ＬＮＴＡが必要である。
【発明の概要】
【０００５】
本発明の典型的実施形態は、低雑音トランスコンダクタンス増幅を提供するためのデバイス及び方法を対象とする。
【０００６】
一実施形態においては、低雑音トランスコンダクタンス増幅を提供するためのデバイスが提示される。前記デバイスは、差動ＲＦ入力信号を受信するように構成されたＰＭＯＳトランスコンダクタンス部と、前記ＰＭＯＳトランスコンダクタンス部に結合されたＰＭＯＳカスコード部と、を含むことができる。前記デバイスは、前記ＲＦ差動入力信号を受信するように構成されたＮＭＯＳトランスコンダクタンス部と、前記ＮＭＯＳトランスコンダクタンス部に結合されたＮＭＯＳカスコード部とを含むこともでき、前記ＰＭＯＳ及びＮＭＯＳカスコード部は、差動直交出力信号及び差動同相出力信号を提供することができる。
【０００７】
他の実施形態においては、ＲＦ信号を増幅するための方法が提示される。前記方法は、差動ＲＦ入力信号を受信することと、前記差動ＲＦ入力信号を電流信号に変換することと、前記電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供すること、とを含むことができる。
【０００８】
他の実施形態は、差動ＲＦ入力信号を受信するための手段と、前記差動ＲＦ入力信号を電流信号に変換するための手段と、前記電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供するための手段とを備える、低雑音トランスコンダクタンス増幅を提供するためのデバイス、を含むことができる。
【図面の簡単な説明】
【０００９】
添付図は、本発明の実施形態に関する説明の一助として提示され、これらの実施形態を制限するためではなく単にこれらの実施形態を例示することのみを目的として提供される。
【図１】図１は、低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）の実施形態の典型的ブロック図である。
【図２】図２は、ＬＮＴＡの他の実施形態の典型的な最高レベルの回路図である。
【図３】図３は、ＬＮＴＡの実施形態において用いることができる典型的なゲートバイアス制御システムを示した図である。
【図４】図４は、モバイルデバイスのトランシーバにおけるＬＮＴＡの典型的な利用を示した図である。
【図５】図５は、ＬＮＴＡの実施形態と関連づけられたプロセスの典型的なフローチャートである。
【詳細な説明】
【００１０】
本発明の特定の実施形態を対象とする以下の説明及び関連図面において本発明の態様が開示される。本発明の適用範囲から逸脱することなしに代替実施形態を案出することができる。さらに、本発明の該当する詳細を曖昧にしないようにするために本発明のよく知られた要素は詳細には説明されないか又は省略される。
【００１１】
“典型的な”という表現は、ここでは、“１つの例、事例、又は実例”を意味するために用いられる。ここにおいて“典型的な”として説明されるいずれの実施形態も、その他の実施形態よりも好ましい又は有利であるとは必ずしも解釈すべきではない。同様に、“本発明の実施形態”という表現は、本発明のすべての実施形態が説明される特徴、利点又は動作モードを含むように要求するわけではない。
【００１２】
ここにおいて用いられる用語は、特定の実施形態のみについて説明することを目的とするものであり、本発明の実施形態を制限することは意図されない。ここにおいて用いられる場合において、単数形は、文脈上別の意味であることが明示されない限り、複数形を含むことが意図される。ここにおいて用いられるときの表現“備える”、“備え”、“含む”及び／又は“含み”は、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を明示するものであるが、１つ以上のその他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はその集まりの存在又は追加を排除するものではないことがさらに理解されるであろう。
【００１３】
さらに、多くの実施形態は、例えば計算デバイスの要素によって行われるべき一連の動作に関して説明される。ここにおいて説明される様々な動作は、特定の回路（例えば、特定用途向け集積回路（ＡＳＩＣ））によって、１つ以上のプロセッサによって実行されるプログラム命令によって、又は両方の組み合わせによって行うことができることが認識されるであろう。さらに、ここにおいて説明されるこれらの一連の動作は、実行された時点でここにおいて説明される機能を実行することを関連づけられたプロセッサに行わせることになる対応する一組のコンピュータ命令を格納しているあらゆる形態のコンピュータによって読み取り可能な記憶媒体内において全体を具現化することができる。従って、本発明の様々な態様は、幾つかの異なる形態で具現化することができ、これらはすべて、請求される主題の適用範囲内であることが企図されている。さらに、ここにおいて説明される実施形態の各々に関して、該実施形態の対応する形態は、ここにおいては、例えば説明される動作を行う “ように構成された論理”として説明することができる。
【００１４】
図１は、単段低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）１００の典型的なブロック図である。ＬＮＴＡ１００は、ＰＭＯＳトランスコンダクタンス部１１０と、ＮＭＯＳトランスコンダクタンス部１２０と、ＰＭＯＳカスコード部１３０と、ＮＭＯＳカスコード部１４０と、第１のゲートバイアス部１３５と、第２のゲートバイアス部１４５と、を含むことができる。ＰＭＯＳトランスコンダクタンス部１１０は、正のラインＲＦｉｐと負のラインＲＦｉｎとを含む差動ＲＦ入力信号を受信することができる。ＰＭＯＳトランスコンダクタンス部１１０は、入力信号の振幅とＰＭＯＳトランスコンダクタンス部１１０のトランスコンダクタンスの積に比例する大きさを有する電流を含む第１の差動中間信号を提供することができる。第１の差動中間信号は、正の同相ライン（ｇｍｐｉ）出力信号及び正の直交ライン（ｇｍｐｑ）出力信号を生成するためにＰＭＯＳカスコード部１３０によって搬送される。
【００１５】
ＮＭＯＳトランスコンダクタンス部１２０は、正のラインＲＦｉｐと負のラインＲＦｉｎと含む差動ＲＦ入力信号を受信することもできる。ＮＭＯＳトランスコンダクタンス部１２０は、第２の差動中間信号を提供することができる。第２の差動中間信号は、ＮＭＯＳカスコード部１４０によって増幅及び処理して負の同相（ｇｍｎｉ）ライン出力信号及び負の直交ライン（ｇｍｎｑ）出力信号を生成することができる。
【００１６】
機能的には、トランスコンダクタンス部１１０、１２０は、ＲＦｉｐ／ＲＦｉｎにおける差動入力信号を電流に変換することができる。カスコード部１３０、１４０は、この電流を非常に低い損失で出力部（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）に搬送するための電流バッファとして働くことができる。これは、カスコード部１３０、１４０がトランスコンダクタンス部１１０／１２０に対して低インピーダンスを、及び（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）において高出力インピーダンスを提示することによって達成することができる。
【００１７】
差動ＲＦ入力をＰＭＯＳトランスコンダクタンス部１１０及びＮＭＯＳトランスコンダクタンス部１２０内に直接提供することは、高トランスコンダクタンス（例えば、入力電圧信号に関連する高電流利得）という利益を提供することができる。トランスコンダクタンス部１１０、１２０において高いトランスコンダクタンスを有することによって、初期電圧利得を有する前置増幅器に関する要求を軽減させることができ、これは、追加の同調回路の必要性を取り除き、それによって集積回路内におけるインダクタ数を最小にすることができる。ＰＭＯＳ及びＮＭＯＳカスコード部１３０、１４０は、負荷内に引き渡される電流の量を最大化し、ＬＮＴＡ１００の効率を向上させるために望ましいものであることができる高出力インピーダンスを提供することができる。
【００１８】
図１をさらに参照し、ＬＮＴＡ１００は、第１のゲートバイアス部１３５と、第２のゲートバイアス部１４５とを含むことができる。ゲートバイアス部は、ＬＮＴＡ１００の適切な動作のためにカスコード部１３０、１４０における各トランジスタに対してゲートバイアス電圧を提供することができる。一実施形態においては、ゲートバイアス部１３５、１４５の両方は、ＰＭＯＳカスコード部１３０及びＮＭＯＳカスコード部１４０内のトランジスタに対して一定の電圧バイアスを提供することができる。
【００１９】
他の実施形態においては、ゲートバイアス部１３５は、ＰＭＯＳカスコード部１３０に対して一定のゲートバイアス電圧を提供することができ、ゲートバイアス部１４５は、ＮＭＯＳカスコード部１４０内のトランジスタに対して動的に変化するゲートバイアス電圧を提供することができる。この実施形態においては、ゲートバイアス部１４５は、ＮＭＯＳカスコード部１４０のトランジスタ内における電圧変動を補償するためにＬＮＴＡ１００の出力に基づいてバイアス電圧を提供するゲートバイアス制御システムであることができる。さらに他の実施形態においては、ゲートバイアス部１３５及び１４５は、上述される前実施形態とは逆にすることができ、ゲートバイアス部１３５は、ゲートバイアス制御システムを利用することができ、ゲートバイアス部１４５は、一定のバイアスゲート電圧を用いることができる。
【００２０】
ゲートバイアス制御システムは、カスコード部内でのトランジスタのマッチングをこれまでよりもはるかに容易にし、その一方で追加の同調回路及びその関連するインダクタの使用を最小にするという利点を提供することができる。以下において、一定ゲート電圧バイアシング回路及びゲートバイアス制御システムの両方に関する詳細がさらに詳細に示される。
【００２１】
従って、本開示の実施形態は、低雑音トランスコンダクタンス増幅を提供するためのデバイスを含むことができる。デバイスは、差動ＲＦ入力信号を受信するように構成されたＰＭＯＳトランスコンダクタンス部（例えば１１０）と、ＰＭＯＳトランスコンダクタンス部に結合されたＰＭＯＳカスコード部（例えば１３０）とを含むことができる。デバイスは、ＲＦ差動入力信号を受信するように構成されたＮＭＯＳトランスコンダクタンス部（例えば１２０）と、ＮＭＯＳトランスコンダクタンス部に結合されたＮＭＯＳカスコード部（例えば１４０）とをさらに含むことができ、ＰＭＯＳカスコード部及びＮＭＯＳカスコード部は、差動直交出力信号及び差動同相出力信号を提供する。
【００２２】
本開示の他の実施形態は、ＲＦ信号を増幅するための方法を含むことができ、前記方法は、差動ＲＦ入力信号を受信することと、差動ＲＦ入力信号を電流信号に変換することと、電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供すること、とを含むことができる。
【００２３】
図２は、単段低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）２００の典型的な回路図である。ＬＮＴＡ２００は、ＰＭＯＳトランジスタ２１５、２２０を含むＰＭＯＳトランスコンダクタンス部１１０と、ＰＭＯＳトランジスタ２２５、２３０、２３５、２４０を含むＰＭＯＳカスコード部１３０と、ＮＭＯＳトランジスタ２８０と２８５とを含むＮＭＯＳトランスコンダクタンス部１２０と、ＮＭＯＳトランジスタ２６０、２６５、２７０、２７５を含むＮＭＯＳカスコード部１４０と、を含むことができる。
【００２４】
ＰＭＯＳトランスコンダクタンス部１１０において、ＰＭＯＳトランジスタ２１５のゲートラインは、（キャパシタ２５０を介して）差動ＲＦ入力のマイナスラインに静電結合することができる。ＰＭＯＳトランジスタ２１５のソースラインは、Ｉsourceを受信するために電流源２１０に結合し及びそのドレインラインはＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２２５及び２３０のソースラインに接続することができる。さらにＰＭＯＳトランスコンダクタンス部１１０を参照し、ＰＭＯＳトランジスタ２２０のゲートラインは、（キャパシタ２５５を介して）差動ＲＦ入力の正のラインに静電結合することができる。ＰＭＯＳトランジスタ２２０は、そのソースラインを介してソース２１０からソース電流Ｉsourceを受信することができる。ＰＭＯＳトランジスタ２２０のドレインラインは、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２３５及び２４０のソースラインに結合することができる。
【００２５】
ＰＭＯＳカスコード部１３０において、ＰＭＯＳトランジスタ２２５のソースラインは、トランジスタ２３０のソースライン及びトランジスタ２１５のドレインラインに結合することができる。ＰＭＯＳトランジスタ２２５のドレインラインは、差動直交出力信号（ｇｍｐｑ）の正のラインを提供するために、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２６０のドレインラインに結合することができる。ＰＭＯＳトランジスタ２２５のゲートラインは、ゲートバイアシング回路２４５に結合することができる。
【００２６】
ＰＭＯＳトランジスタ２３０のソースラインは、ＰＭＯＳトランジスタ２２５のソースライン及びトランジスタ２１５のドレインラインに結合することができる。ＰＭＯＳトランジスタ２３０のドレインラインは、差動同相出力信号（ｇｍｐｉ）の正のラインを提供するために、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２６５のドレインラインに結合することができる。ＰＭＯＳトランジスタ２３０のゲートラインは、ゲートバイアシング回路２４５に結合することができる。
【００２７】
ＰＭＯＳトランジスタ２３５のソースラインは、ＰＭＯＳトランジスタ２４０のソースライン及びトランジスタ２２０のドレインラインに結合することができる。ＰＭＯＳトランジスタ２３５のドレインラインは、差動同相出力信号（ｇｍｎｉ）の負のラインを提供するために、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２７０のドレインラインに結合することができる。ＰＭＯＳトランジスタ２３５のゲートラインは、ゲートバイアシング回路２４５に結合することができる。
【００２８】
ＰＭＯＳトランジスタ２４０のソースラインは、ＰＭＯＳトランジスタ２３５のソースライン及びトランジスタ２２０のドレインラインに結合することができる。ＰＭＯＳトランジスタ２４０のドレインラインは、差動直交出力信号（ｇｍｎｑ）の負のラインを提供するために、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２７５のドレインラインに結合することができる。ＰＭＯＳトランジスタ２４０のゲートラインは、ゲートバイアシング回路２４５に結合することができる。
【００２９】
ゲートバイアシング回路２４５は、ＰＭＯＳカスコード部１３０が適切に動作するように一定バイアシング電圧を各ＰＭＯＳトランジスタ２２５乃至２４０に提供することができる。ゲートバイアシング回路２４５は、適切なプルアップ抵抗器を有する電圧源を含むことができ、及びバイアシング回路のために用いられる従来の回路構成を利用することができる。
【００３０】
さらにＮＭＯＳトランスコンダクタンス部１２０を有する図２に示される実施形態を参照し、ＮＭＯＳトランジスタ２８５のゲートラインは、差動ＲＦ入力部の負のラインに接続することができる。ＮＭＯＳトランジスタ２８５のソースラインは、ソース縮退インダクタ（source degeneration inductor）（Ｌｓ）２９０に結合し、そのドレインラインはＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２６５及び２６０のソースラインに接続することができる。さらにＮＭＯＳトランスコンダクタンス部１２０を参照し、ＮＭＯＳトランジスタ２８０のゲートラインは差動ＲＦ入力の正のラインに接続することができる。ＮＭＯＳトランジスタ２８０のソースラインは、ソース縮退インダクタ（Ｌｓ）２９０に結合することができる。ＮＭＯＳトランジスタ２８０のドレインラインは、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２７５及び２７０のソースラインに結合することができる。
【００３１】
ＮＭＯＳカスコード部１４０において、ＮＭＯＳトランジスタ２６０のソースラインは、ＮＭＯＳトランジスタ２６５のソースライン及びＮＭＯＳトランジスタ２８５のドレインラインに結合することができる。ＮＭＯＳトランジスタ２６０のドレインラインは、差動直交出力信号（ｇｍｐｑ）の正のラインを提供するために、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２２５のドレインラインに結合することができる。ＮＭＯＳトランジスタ２６０のゲートラインは、電圧Ｖｇｂ１を受信するためにゲートバイアス制御２９５に結合することができる。
【００３２】
ＮＭＯＳトランジスタ２６５のソースラインは、ＮＭＯＳトランジスタ２６０のソースライン及びＮＭＯＳトランジスタ２８５のドレインラインに結合することができる。ＮＭＯＳトランジスタ２６５のドレインラインは、差動同相出力信号ｇｍｐｉの正のラインを提供するために、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２３０のドレインラインに結合することができる。ＮＭＯＳトランジスタ２６５のゲートラインは、電圧Ｖｇｂ２を受信するためにゲートバイアス制御２９５に結合することができる。
【００３３】
ＮＭＯＳトランジスタ２７０のソースラインは、ＮＭＯＳトランジスタ２７５のソースライン及びＮＭＯＳトランジスタ２８０のドレインラインに結合することができる。ＮＭＯＳトランジスタ２７０のドレインラインは、差動同相出力信号（ｇｍｎｉ）の負のラインを提供するために、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２３５のドレインラインに結合することができる。ＮＭＯＳトランジスタ２７０のゲートラインは、電圧Ｖｇｂ３を受信するためにゲートバイアス制御２９５に結合することができる。
【００３４】
ＮＭＯＳトランジスタ２７５のソースラインは、ＮＭＯＳトランジスタ２７０のソースライン及びＮＭＯＳトランジスタ２８０のドレインラインに結合することができる。ＮＭＯＳトランジスタ２７５のドレインラインは、差動直交出力信号（ｇｍｎｑ）の負のラインを提供するために、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２４０のドレインラインに結合することができる。ＮＭＯＳトランジスタ２７５のゲートラインは、電圧Ｖｇｂ４を受信するためにゲートバイアス制御２９５に結合することができる。
【００３５】
ゲートバイアシング制御２９５は、ＮＭＯＳカスケード部１４０におけるＮＭＯＳトランジスタ２６０乃至２７５のためのゲートバイアス電圧の各々を動的に調整することができる。ゲートバイアス制御２９５は、差動同相出力信号及び差動直交出力信号（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）を入力として受信し、それらに基づき、ＮＭＯＳトランジスタ２６０乃至２７５のためのゲート電圧Ｖｇｂ１、Ｖｇｂ２、Ｖｇｂ３、及びＶｇｂ３をそれぞれ提供することができる。ゲートバイアス電圧を動的に調整することによって、ＮＭＯＳトランジスタ２６０乃至２７５をマッチングさせるための公差を軽減することができ、同調回路（例えば、インダクタを用いたタンク回路）を回避することができる。ゲートバイアス制御システム２９５は、ソース縮退インダクタＬｓに対して補償電流をさらに提供することができる。補償電流は、ＬＮＴＡ内におけるトランジスタの両端間の電圧を平衡化するために用いることができる。補償電流は、（ｇｍｐｉ、ｇｍｎｉ、ｇｍｐｑ、ｇｍｎｑ）における同相モード電圧がＶｃｏｍｍｏｎ＿ｒｅｆｅｒｎｅｃｅと等しくなるように調整するために用いることができる。ゲートバイアス制御２９５の詳細が以下に示される。
【００３６】
図１の説明において示されるように、本発明のその他の実施形態（示されない）は、ＰＭＯＳカスケード部１３０及びＮＭＯＳカスケード部１４０の両方においてゲートバイアシング回路を用いることを含むことができる。ここで、カスケード部１３０、１４０の両方は、一定ゲート電圧によってバイアスが印加されたこれらトランジスタゲートラインを有することができる。さらに他の実施形態においては、ＰＭＯＳカスケード部１３０は、ＰＭＯＳトランジスタ２２５乃至２４０に動的にバイアスを印加するためにゲートバイアス制御システムを利用することができ、ＮＭＯＳカスケード部１４０は、ＮＭＯＳトランジスタ２６０乃至２７５の各々に対して一定バイアス電圧を提供してそれによってｇｍｐｑ、ｇｍｎｑ、等のための一定の電圧を提供するためにゲートバイアス回路を利用することができる。
【００３７】
図２に示されるように、ＬＮＴＡ２００の単段設計は、相補ＮＭＯＳ／ＰＭＯＳ差動入力対の並列接続を通じて容易にすることができ、単一のＮＭＯＳ差動対又はＰＭＯＳ差動入力対のいずれよりも大きいトランスコンダクタンスを提供することができる。ＬＮＴＡ２００入力は、ＮＭＯＳトランジスタ入力対２８０、２８５のラジアン遷移周波数（ωｔ）とソース縮退インダクタＬｓ２９０の積に等しい実入力インピーダンスを合成することによってソースインピーダンスにマッチングさせることができ、これは、最大のトランスコンダクタンスを得るためにＰＭＯＳ入力対２１５−２２０を自由に最適化することを可能にし、ＰＭＯＳ差動対２１５−２２０の容量性リアクタンスのみがマッチングされる。ＰＭＯＳ／ＮＭＯＳ差動対２１５−２２０／２８５−２８０の結合された容量性リアクタンスは、入力インダクタＬｇ（示されていない）及びソース縮退インダクタＬｓ２９０によって共振させることができる。
【００３８】
差動ＰＭＯＳ／ＮＭＯＳ対２１５−２２０／２８０−２８５のドレイン接続は２つに分割することができ、各経路は、４つの直交出力（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）の各々のための高出力インピーダンスを実現するためにカスケード接続トランジスタ（cascading transistor）を通じて接続することができる。直交出力（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）の各々に関して別々の接続を有することは、それらを互いに隔離することができ及びＩ及びＱ混合経路を通ってＬＮＴＡ２００まで戻るときにベースバンドＩ部とＱ部との間に共通経路が存在しないように保証することができる。カスコードトランジスタの利用は、概してＩ／Ｑミキサの切り替え動作によって壊されることになる直交出力からＮＭＯＳ／ＰＭＯＳ差動対を隔離するという利益を提供することができる。カスコードトランジスタは、ＰＭＯＳ／ＮＭＯＳ入力差動対デバイスの（典型的に）高い出力コンダクタンスをＬＮＴＡの出力電圧スイングから隔離することによってＬＮＴＡの安定性及び直線性を向上させることも可能である。
【００３９】
単段ＬＮＴＡ２００は、後続するトランスコンダクタンス段を駆動するために用いられる高利得の誘導的に負荷がかけられたＬＮＡ段から成る２段設計を回避する。並列に接続される相補的なＮＭＯＳ及びＰＭＯＳ差動入力の使用は、実ソースインピーダンスに対するインピーダンスマッチを提供する一方でトランスコンダクタンスを最適化することができる。さらに、ＬＮＴＡ２００のカスコード接続された直交出力回路は、ＬＮＴＡ入力を出力から隔離することができ、さらに４つのＬＮＴＡ出力を互いに隔離することができる。
【００４０】
図３は、ＬＮＴＡの様々な実施形態において用いることができる典型的なゲートバイアス制御システム３００を示す。ゲートバイアス制御システム３００は、同相チャネル及び直交チャネルの両方を示す。各チャネルは同じ動作ブロックを利用するため、以下の説明は、直交制御に焦点を合わせるが、これらの機能ブロックは同相チャネルに対しても当てはめることが可能であることが理解されるべきである。
【００４１】
最初に、正の直交信号は、同相モード誤り信号を生成するため加算器ブロック３４０Ａにおいて負の直交信号と加算することができる。正の直交信号及び負の直交信号は、差分ブロック３５０Ａにおいて“差分を求めて（ｄｉｆｆｅｒｅｎｃｅ）”差動モード誤り信号を生成することも可能である。同相モード誤り信号は、差分ブロック３３０Ａにおいて電圧基準（Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）と比較することができる。Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅは、出力信号（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）から形成された所望の同相モード電圧である。この比較された信号は、ブロック３１０Ａにおいて差分モード誤りと加算してＶｇｂ１（ＮＭＯＳトランジスタ２６０のためのゲートバイアス電圧）を生成することができる。比較された信号は、ブロック３２０Ａにおいて差動モード誤り信号との“差分を求めて”Ｖｇｂ２（ＮＭＯＳトランジスタ２６５のためのゲートバイアス電圧）を生成することも可能である。
【００４２】
ブロック３１０Ｂ乃至３５０Ｂにおいて同相チャネルを用いて同様の動作を行い、Ｖｇｂ３（ＮＭＯＳトランジスタ２７０のためのゲートバイアス電圧）及びＶｇｂ４（ＮＭＯＳトランジスタ２７５のためのゲートバイアス電圧）を生成することができる。数学的には、ゲートバイアス電圧と同相信号及び直交信号との関係は以下のように表すことができる。
【００４３】
Ｖｇｂ１＝（（ｇｍｐｑ＋ｇｍｎｑ）−Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）＋（ｇｍｐｑ−ｇｍｎｑ）／２
Ｖｇｂ４＝（（ｇｍｐｑ＋ｇｍｎｑ）−Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）−（ｇｍｐｑ−ｇｍｎｑ）／２
Ｖｇｂ２＝（（ｇｍｐｉ＋ｇｍｎｉ）−Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）＋（ｇｍｐｉ−ｇｍｎｉ）／２
Ｖｇｂ３＝（（ｇｍｐｉ＋ｇｍｎｉ）−Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）−（ｇｍｐｉ−ｇｍｎｉ）／２
ゲートバイアス制御３００は、Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ信号に基づいて出力信号（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）から形成された同相モード電圧を制御し、差動モード電圧（ｇｍｐｉ−ｇｍｎｉ）及び（ｇｍｐｑ−ｇｍｎｑ）をゼロに駆動する。
【００４４】
図４は、モバイルデバイス４００のトランシーバにおける低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）の典型的な利用を示す。モバイルデバイス４００は、ネットワークを通じてデータ及び／又はコマンドを交換することができるプラットフォーム４１０を有することができる。プラットフォーム４１０は、送信機と（受信機のフロントエンド部のみが明示される）受信機とをさらに含むことができるトランシーバ４１５を含むことができる。トランシーバは、プロセッサ４２０、又はその他のコントローラ、マイクロプロセッサ、ＡＳＩＣ、論理回路、又はその他のタイプのデータ処理デバイスに動作可能に結合することができる。プロセッサ４２０は、ＵＥ４００のメモリ４３０に格納することが可能な論理を実行することができる。メモリ４３０は、読み取り専用メモリ及び／又はランダムアクセスメモリ（ＲＡＭ及びＲＯＭ）、ＥＥＰＲＯＭ、フラッシュカード、又は該プラットフォームに共通するいずれかのメモリ、から成ることができる。
【００４５】
コマンドを提供するための様々な論理要素は、ここにおい開示される機能を達成させるために個別の要素、プロセッサにおいて実行されるソフトウェアモジュール、又はソフトウェアとハードウェアの組み合わせにおいて具現化することができる。例えば、プロセッサ４２０及びメモリ４３０はすべて、ここにおいて開示される様々な機能を読み込み、格納し、及び実行するために協力的に用いることができ、このため、これらの機能を果たすための論理は、様々な要素にわたって分散させることができる。代替として、これらの機能は、１つの個別の構成要素内に（例えば、プロセッサ４２０内の埋め込まれたメモリ内に）組み入れることが可能である。従って、図４のモバイル端末４００の特徴は、単なる例であるにすぎないとみなされるべきであり、本発明は例示される特徴又は配置に限定されない。
【００４６】
図４をさらに参照し、トランシーバ４１５は、ＬＮＴＡを含む典型的な受信機フロントエンドの幾つかの詳細を示す。受信機フロントエンドは、ＲＦ入力信号をアンテナ４４０から受信することができる。ＲＦ入力信号は、シングルエンド方式であることができ、ブロック４５０によってフィルタリングして雑音を除去して差動ＲＦ入力信号に変換することができる。ＲＦ入力信号の差動形態は、同相モード雑音を除去してより高い品質の信号を提供することができるという利点を有することができる。これで、フィルタリングされた、差動ＲＦ入力信号をＬＮＴＡ４６０に供給することができる。ＬＮＴＡは、差動ＲＦ入力信号（ＲＦｉｐ、ＲＦｉｎ）を増幅して差動同相出力信号及び差動直交出力信号（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）を提供することができる。これらの信号は、直交変調器及びその他のミキサ及び／又は増幅器によってさらに処理してベースバンドＩ信号及びＱ信号を生成することができ、フィルタ４３０を通じてミキサ４３５内にこれらの信号を渡す。ベースバンド信号は、後続して処理してこれらの信号から情報を抽出することができる。
【００４７】
図５は、低雑音トランスコンダクタンス増幅器の実施形態と関連するプロセスの典型的フローチャート５００を示す。差動ＲＦ入力信号は、ＬＮＴＡの入力部において受信することができる（Ｂ５１０）。この信号は、ＰＭＯＳトランスコンダクタンス部１１０及びＮＭＯＳトランスコンダクタンス部１２０の入力部において受信することができる。差動ＲＦ入力信号は、電流信号に変換することができる（Ｂ５２０）。各トランスコンダクタンス部１１０及び１２０は、この変換を行うことができる。電流信号は、バッファリングして出力差動直交信号及び出力差動同相信号を提供することができる（Ｂ５３０）。このバッファリングは、ＰＭＯＳカスコード部１３０及びＮＭＯＳカスコード部１４０によって行うことができる。これらの出力信号は、ゲートバイアス電圧を調整するために用いることができる（Ｂ５４０）。このブロックは、ゲートバイアス制御２９５によって実行することができる。
【００４８】
本発明の実施形態は、あらゆるポータブルデバイスとともに用いることができ、例示される実施形態に限定されない。例えば、モバイル端末は、携帯電話と、アクセス端末と、音楽プレイヤーと、ラジオと、ＧＰＳ受信機と、ラップトップコンピュータと、パーソナルデジタルアシスタントと、等を含むことができる。
【００４９】
情報及び信号は、様々な異なる技術及び技法のうちのいずれかを用いて表すことができることを当業者は理解するであろう。例えば、上記の説明全体を通じて言及されることができるデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場、磁気粒子、光学場、光学粒子、又はそのいずれかの組合せを用いて表すことができる。
【００５０】
さらに、ここにおいて開示される実施形態に関係させて説明される様々な例示的論理ブロック、モジュール、回路、及びアルゴリズム上のステップは、電子ハードウェア、コンピュータソフトウェア、又は両方の組み合わせとして実装することができる。ハードウェアとソフトウェアのこの互換性を明確に例示するため、上記においては、様々な例示的構成要素、ブロック、モジュール、回路、及びステップが、各々の機能の観点で一般的に説明されている。該機能がハードウェアとして又はソフトウェアとして実装されるかは、全体的システムに対する特定の用途上の及び設計上の制約事項に依存する。当業者は、説明されている機能を各々の特定の用途に合わせて様々な形で実装することができるが、これらの実装決定は、本発明の適用範囲からの逸脱を生じさせるものであるとは解釈すべきではない。
１つ以上の典型的実施形態において、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はその組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、コンピュータによって読み取り可能な媒体において１つ以上の命令又は符号として格納すること又は送信することができる。コンピュータによって読み取り可能な媒体は、コンピュータ記憶媒体と、１つの場所から他の場所へのコンピュータプログラムの転送を容易にするあらゆる媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び制限することなしに、該コンピュータによって読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又はその他の光学ディスクストレージ、磁気ディスクストレージ又はその他の磁気記憶デバイス、又はコンピュータによってアクセス可能な命令又はデータ構造の形態で希望されるプログラムコードを搬送又は格納するために用いることができるその他の媒体、を備えることができる。さらに、いずれの接続もコンピュータによって読み取り可能な媒体であると適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線（twisted pair）、デジタル加入者ライン（ＤＳＬ）、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、ＤＳＬ、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、媒体の定義の中に含まれる。ここにおいて用いられるときのディスク（ｄｉｓｋ及びｄｉｓｃ）は、コンパクトディスク（ＣＤ）（ｄｉｓｃ）と、レーザーディスク（登録商標）（ｄｉｓｃ）と、光ディスク（ｄｉｓｃ）と、デジタルバーサタイルディスク（ＤＶＤ）（ｄｉｓｃ）と、フロッピー（登録商標）ディスク（ｄｉｓｋ）と、ブルーレイディスク（ｄｉｓｃ）と、を含み、ここで、ｄｉｓｋは通常は磁気的にデータを複製し、ｄｉｓｃは、レーザを用いて光学的にデータを複製する。上記の組合せも、コンピュータによって読み取り可能な媒体の適用範囲に含めるべきである。
【００５１】
従って、本発明は、示される例には限定されず、ここにおいて説明される機能を実行するためのあらゆる手段が本発明の実施形態に含まれる。例えば、上述される様々な典型的実施形態は、ＭＯＳタイプのトランジスタを採用する一方で、その他の実施形態は、その他の既知のトランジスタのタイプを利用することができる。
【００５２】
上記の開示は、本発明の例示的な実施形態を示す一方で、ここにおいては、添付された請求項によって定義される本発明の適用範囲から逸脱することなしに様々な変更及び修正を行うことが可能であることが注目されるべきである。ここにおいて説明される本発明の実施形態による方法請求項の機能、ステップ及び／又は動作は、いずれかの特定の順序で実行する必要がない。さらに、本発明の要素は、単数形で説明又は請求することができるが、単数形に限定することが明示されない限り複数形が企図される。
【技術分野】
【０００１】
本開示の実施形態は、概して、増幅器に関するものであり、より具体的には、差動ＲＦ入力信号を受信すること及び増幅された差動同相及び直交（Ｉ／Ｑ）出力信号を提供することが可能な低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）に関するものである。
【背景技術】
【０００２】
低コストで、小型化され、電力的に効率的な通信システムの需要が増大していることで、より高いレベルの機能を集積回路内に組み入れる必要性が急激に高くなっている。これらの集積回路の面積及び関連するコストを最小化するために、高レベルの干渉が存在する可能性がある環境において低雑音増幅を提供するための斬新で革新的な手段が非常に望ましい。しかしながら、該利益は、要求される性能の低下、例えば直線性の低下及び／又は電力消費量の増大、という犠牲の下では享受すべきでない。新たに策定されてきている通信規格は、受信機の感度低下に関して厳しい要求を有しているため既存の性能要求を維持することが重要であり、さらに競争上の優位性を維持するために受信機の電力消費量を最小化しなければならない。
【０００３】
以前の低雑音増幅器のクラスは、概して、電圧によって制御される電流源として動作する（すなわち、入力された電圧信号に基づいて出力電流を提供する）低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）を含む。従来のＬＮＴＡ設計は、その機能を２つのブロック、すなわち、ＬＮＡ（低雑音増幅）ブロック及びそれに後続するＴＡ（トランスコンダクタンス増幅）ブロックに区分している。この区分は、設計者が既存のＬＮＡ知的財産権を再利用するのを可能にするが、より多くの電力とより大きいダイ面積を使用し、その結果直線性が低下しそれにより干渉信号に対する耐性が低下する可能性がある最適でない設計となるおそれがある。従来の方法で区分されたＬＮＴＡ設計は、ＬＮＡ／ＴＡの組み合わせから適切なトランスコンダクタンスを得るために相当な電圧利得を提供しなければならないＬＮＡ段によって基本的に制限されることがある。さらに、ＬＮＡは、ＴＡ段の寄生キャパシタンスを共振させるために誘導負荷も利用することも可能である。インダクタは、集積回路上においてダイ面積のかなりの量を占める可能性があるためコストをさらに増大させるおそれがあり、及び適切な動作のためのさらなる同調ステップを要求することがある。さらに、従来のＬＮＴＡ設計は、同相出力信号及び直交出力信号の両方を提供するために増幅器回路を重複させ、それによって集積回路上のサイズ要求をさらに増大させることができる。
【０００４】
従って、向上された直線性及び動作帯域幅とともに、電力及びダイ面積の点で相当の節約を提供することが可能な単段ＬＮＴＡが必要である。
【発明の概要】
【０００５】
本発明の典型的実施形態は、低雑音トランスコンダクタンス増幅を提供するためのデバイス及び方法を対象とする。
【０００６】
一実施形態においては、低雑音トランスコンダクタンス増幅を提供するためのデバイスが提示される。前記デバイスは、差動ＲＦ入力信号を受信するように構成されたＰＭＯＳトランスコンダクタンス部と、前記ＰＭＯＳトランスコンダクタンス部に結合されたＰＭＯＳカスコード部と、を含むことができる。前記デバイスは、前記ＲＦ差動入力信号を受信するように構成されたＮＭＯＳトランスコンダクタンス部と、前記ＮＭＯＳトランスコンダクタンス部に結合されたＮＭＯＳカスコード部とを含むこともでき、前記ＰＭＯＳ及びＮＭＯＳカスコード部は、差動直交出力信号及び差動同相出力信号を提供することができる。
【０００７】
他の実施形態においては、ＲＦ信号を増幅するための方法が提示される。前記方法は、差動ＲＦ入力信号を受信することと、前記差動ＲＦ入力信号を電流信号に変換することと、前記電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供すること、とを含むことができる。
【０００８】
他の実施形態は、差動ＲＦ入力信号を受信するための手段と、前記差動ＲＦ入力信号を電流信号に変換するための手段と、前記電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供するための手段とを備える、低雑音トランスコンダクタンス増幅を提供するためのデバイス、を含むことができる。
【図面の簡単な説明】
【０００９】
添付図は、本発明の実施形態に関する説明の一助として提示され、これらの実施形態を制限するためではなく単にこれらの実施形態を例示することのみを目的として提供される。
【図１】図１は、低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）の実施形態の典型的ブロック図である。
【図２】図２は、ＬＮＴＡの他の実施形態の典型的な最高レベルの回路図である。
【図３】図３は、ＬＮＴＡの実施形態において用いることができる典型的なゲートバイアス制御システムを示した図である。
【図４】図４は、モバイルデバイスのトランシーバにおけるＬＮＴＡの典型的な利用を示した図である。
【図５】図５は、ＬＮＴＡの実施形態と関連づけられたプロセスの典型的なフローチャートである。
【詳細な説明】
【００１０】
本発明の特定の実施形態を対象とする以下の説明及び関連図面において本発明の態様が開示される。本発明の適用範囲から逸脱することなしに代替実施形態を案出することができる。さらに、本発明の該当する詳細を曖昧にしないようにするために本発明のよく知られた要素は詳細には説明されないか又は省略される。
【００１１】
“典型的な”という表現は、ここでは、“１つの例、事例、又は実例”を意味するために用いられる。ここにおいて“典型的な”として説明されるいずれの実施形態も、その他の実施形態よりも好ましい又は有利であるとは必ずしも解釈すべきではない。同様に、“本発明の実施形態”という表現は、本発明のすべての実施形態が説明される特徴、利点又は動作モードを含むように要求するわけではない。
【００１２】
ここにおいて用いられる用語は、特定の実施形態のみについて説明することを目的とするものであり、本発明の実施形態を制限することは意図されない。ここにおいて用いられる場合において、単数形は、文脈上別の意味であることが明示されない限り、複数形を含むことが意図される。ここにおいて用いられるときの表現“備える”、“備え”、“含む”及び／又は“含み”は、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を明示するものであるが、１つ以上のその他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はその集まりの存在又は追加を排除するものではないことがさらに理解されるであろう。
【００１３】
さらに、多くの実施形態は、例えば計算デバイスの要素によって行われるべき一連の動作に関して説明される。ここにおいて説明される様々な動作は、特定の回路（例えば、特定用途向け集積回路（ＡＳＩＣ））によって、１つ以上のプロセッサによって実行されるプログラム命令によって、又は両方の組み合わせによって行うことができることが認識されるであろう。さらに、ここにおいて説明されるこれらの一連の動作は、実行された時点でここにおいて説明される機能を実行することを関連づけられたプロセッサに行わせることになる対応する一組のコンピュータ命令を格納しているあらゆる形態のコンピュータによって読み取り可能な記憶媒体内において全体を具現化することができる。従って、本発明の様々な態様は、幾つかの異なる形態で具現化することができ、これらはすべて、請求される主題の適用範囲内であることが企図されている。さらに、ここにおいて説明される実施形態の各々に関して、該実施形態の対応する形態は、ここにおいては、例えば説明される動作を行う “ように構成された論理”として説明することができる。
【００１４】
図１は、単段低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）１００の典型的なブロック図である。ＬＮＴＡ１００は、ＰＭＯＳトランスコンダクタンス部１１０と、ＮＭＯＳトランスコンダクタンス部１２０と、ＰＭＯＳカスコード部１３０と、ＮＭＯＳカスコード部１４０と、第１のゲートバイアス部１３５と、第２のゲートバイアス部１４５と、を含むことができる。ＰＭＯＳトランスコンダクタンス部１１０は、正のラインＲＦｉｐと負のラインＲＦｉｎとを含む差動ＲＦ入力信号を受信することができる。ＰＭＯＳトランスコンダクタンス部１１０は、入力信号の振幅とＰＭＯＳトランスコンダクタンス部１１０のトランスコンダクタンスの積に比例する大きさを有する電流を含む第１の差動中間信号を提供することができる。第１の差動中間信号は、正の同相ライン（ｇｍｐｉ）出力信号及び正の直交ライン（ｇｍｐｑ）出力信号を生成するためにＰＭＯＳカスコード部１３０によって搬送される。
【００１５】
ＮＭＯＳトランスコンダクタンス部１２０は、正のラインＲＦｉｐと負のラインＲＦｉｎと含む差動ＲＦ入力信号を受信することもできる。ＮＭＯＳトランスコンダクタンス部１２０は、第２の差動中間信号を提供することができる。第２の差動中間信号は、ＮＭＯＳカスコード部１４０によって増幅及び処理して負の同相（ｇｍｎｉ）ライン出力信号及び負の直交ライン（ｇｍｎｑ）出力信号を生成することができる。
【００１６】
機能的には、トランスコンダクタンス部１１０、１２０は、ＲＦｉｐ／ＲＦｉｎにおける差動入力信号を電流に変換することができる。カスコード部１３０、１４０は、この電流を非常に低い損失で出力部（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）に搬送するための電流バッファとして働くことができる。これは、カスコード部１３０、１４０がトランスコンダクタンス部１１０／１２０に対して低インピーダンスを、及び（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）において高出力インピーダンスを提示することによって達成することができる。
【００１７】
差動ＲＦ入力をＰＭＯＳトランスコンダクタンス部１１０及びＮＭＯＳトランスコンダクタンス部１２０内に直接提供することは、高トランスコンダクタンス（例えば、入力電圧信号に関連する高電流利得）という利益を提供することができる。トランスコンダクタンス部１１０、１２０において高いトランスコンダクタンスを有することによって、初期電圧利得を有する前置増幅器に関する要求を軽減させることができ、これは、追加の同調回路の必要性を取り除き、それによって集積回路内におけるインダクタ数を最小にすることができる。ＰＭＯＳ及びＮＭＯＳカスコード部１３０、１４０は、負荷内に引き渡される電流の量を最大化し、ＬＮＴＡ１００の効率を向上させるために望ましいものであることができる高出力インピーダンスを提供することができる。
【００１８】
図１をさらに参照し、ＬＮＴＡ１００は、第１のゲートバイアス部１３５と、第２のゲートバイアス部１４５とを含むことができる。ゲートバイアス部は、ＬＮＴＡ１００の適切な動作のためにカスコード部１３０、１４０における各トランジスタに対してゲートバイアス電圧を提供することができる。一実施形態においては、ゲートバイアス部１３５、１４５の両方は、ＰＭＯＳカスコード部１３０及びＮＭＯＳカスコード部１４０内のトランジスタに対して一定の電圧バイアスを提供することができる。
【００１９】
他の実施形態においては、ゲートバイアス部１３５は、ＰＭＯＳカスコード部１３０に対して一定のゲートバイアス電圧を提供することができ、ゲートバイアス部１４５は、ＮＭＯＳカスコード部１４０内のトランジスタに対して動的に変化するゲートバイアス電圧を提供することができる。この実施形態においては、ゲートバイアス部１４５は、ＮＭＯＳカスコード部１４０のトランジスタ内における電圧変動を補償するためにＬＮＴＡ１００の出力に基づいてバイアス電圧を提供するゲートバイアス制御システムであることができる。さらに他の実施形態においては、ゲートバイアス部１３５及び１４５は、上述される前実施形態とは逆にすることができ、ゲートバイアス部１３５は、ゲートバイアス制御システムを利用することができ、ゲートバイアス部１４５は、一定のバイアスゲート電圧を用いることができる。
【００２０】
ゲートバイアス制御システムは、カスコード部内でのトランジスタのマッチングをこれまでよりもはるかに容易にし、その一方で追加の同調回路及びその関連するインダクタの使用を最小にするという利点を提供することができる。以下において、一定ゲート電圧バイアシング回路及びゲートバイアス制御システムの両方に関する詳細がさらに詳細に示される。
【００２１】
従って、本開示の実施形態は、低雑音トランスコンダクタンス増幅を提供するためのデバイスを含むことができる。デバイスは、差動ＲＦ入力信号を受信するように構成されたＰＭＯＳトランスコンダクタンス部（例えば１１０）と、ＰＭＯＳトランスコンダクタンス部に結合されたＰＭＯＳカスコード部（例えば１３０）とを含むことができる。デバイスは、ＲＦ差動入力信号を受信するように構成されたＮＭＯＳトランスコンダクタンス部（例えば１２０）と、ＮＭＯＳトランスコンダクタンス部に結合されたＮＭＯＳカスコード部（例えば１４０）とをさらに含むことができ、ＰＭＯＳカスコード部及びＮＭＯＳカスコード部は、差動直交出力信号及び差動同相出力信号を提供する。
【００２２】
本開示の他の実施形態は、ＲＦ信号を増幅するための方法を含むことができ、前記方法は、差動ＲＦ入力信号を受信することと、差動ＲＦ入力信号を電流信号に変換することと、電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供すること、とを含むことができる。
【００２３】
図２は、単段低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）２００の典型的な回路図である。ＬＮＴＡ２００は、ＰＭＯＳトランジスタ２１５、２２０を含むＰＭＯＳトランスコンダクタンス部１１０と、ＰＭＯＳトランジスタ２２５、２３０、２３５、２４０を含むＰＭＯＳカスコード部１３０と、ＮＭＯＳトランジスタ２８０と２８５とを含むＮＭＯＳトランスコンダクタンス部１２０と、ＮＭＯＳトランジスタ２６０、２６５、２７０、２７５を含むＮＭＯＳカスコード部１４０と、を含むことができる。
【００２４】
ＰＭＯＳトランスコンダクタンス部１１０において、ＰＭＯＳトランジスタ２１５のゲートラインは、（キャパシタ２５０を介して）差動ＲＦ入力のマイナスラインに静電結合することができる。ＰＭＯＳトランジスタ２１５のソースラインは、Ｉsourceを受信するために電流源２１０に結合し及びそのドレインラインはＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２２５及び２３０のソースラインに接続することができる。さらにＰＭＯＳトランスコンダクタンス部１１０を参照し、ＰＭＯＳトランジスタ２２０のゲートラインは、（キャパシタ２５５を介して）差動ＲＦ入力の正のラインに静電結合することができる。ＰＭＯＳトランジスタ２２０は、そのソースラインを介してソース２１０からソース電流Ｉsourceを受信することができる。ＰＭＯＳトランジスタ２２０のドレインラインは、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２３５及び２４０のソースラインに結合することができる。
【００２５】
ＰＭＯＳカスコード部１３０において、ＰＭＯＳトランジスタ２２５のソースラインは、トランジスタ２３０のソースライン及びトランジスタ２１５のドレインラインに結合することができる。ＰＭＯＳトランジスタ２２５のドレインラインは、差動直交出力信号（ｇｍｐｑ）の正のラインを提供するために、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２６０のドレインラインに結合することができる。ＰＭＯＳトランジスタ２２５のゲートラインは、ゲートバイアシング回路２４５に結合することができる。
【００２６】
ＰＭＯＳトランジスタ２３０のソースラインは、ＰＭＯＳトランジスタ２２５のソースライン及びトランジスタ２１５のドレインラインに結合することができる。ＰＭＯＳトランジスタ２３０のドレインラインは、差動同相出力信号（ｇｍｐｉ）の正のラインを提供するために、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２６５のドレインラインに結合することができる。ＰＭＯＳトランジスタ２３０のゲートラインは、ゲートバイアシング回路２４５に結合することができる。
【００２７】
ＰＭＯＳトランジスタ２３５のソースラインは、ＰＭＯＳトランジスタ２４０のソースライン及びトランジスタ２２０のドレインラインに結合することができる。ＰＭＯＳトランジスタ２３５のドレインラインは、差動同相出力信号（ｇｍｎｉ）の負のラインを提供するために、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２７０のドレインラインに結合することができる。ＰＭＯＳトランジスタ２３５のゲートラインは、ゲートバイアシング回路２４５に結合することができる。
【００２８】
ＰＭＯＳトランジスタ２４０のソースラインは、ＰＭＯＳトランジスタ２３５のソースライン及びトランジスタ２２０のドレインラインに結合することができる。ＰＭＯＳトランジスタ２４０のドレインラインは、差動直交出力信号（ｇｍｎｑ）の負のラインを提供するために、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２７５のドレインラインに結合することができる。ＰＭＯＳトランジスタ２４０のゲートラインは、ゲートバイアシング回路２４５に結合することができる。
【００２９】
ゲートバイアシング回路２４５は、ＰＭＯＳカスコード部１３０が適切に動作するように一定バイアシング電圧を各ＰＭＯＳトランジスタ２２５乃至２４０に提供することができる。ゲートバイアシング回路２４５は、適切なプルアップ抵抗器を有する電圧源を含むことができ、及びバイアシング回路のために用いられる従来の回路構成を利用することができる。
【００３０】
さらにＮＭＯＳトランスコンダクタンス部１２０を有する図２に示される実施形態を参照し、ＮＭＯＳトランジスタ２８５のゲートラインは、差動ＲＦ入力部の負のラインに接続することができる。ＮＭＯＳトランジスタ２８５のソースラインは、ソース縮退インダクタ（source degeneration inductor）（Ｌｓ）２９０に結合し、そのドレインラインはＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２６５及び２６０のソースラインに接続することができる。さらにＮＭＯＳトランスコンダクタンス部１２０を参照し、ＮＭＯＳトランジスタ２８０のゲートラインは差動ＲＦ入力の正のラインに接続することができる。ＮＭＯＳトランジスタ２８０のソースラインは、ソース縮退インダクタ（Ｌｓ）２９０に結合することができる。ＮＭＯＳトランジスタ２８０のドレインラインは、ＮＭＯＳカスコード部１４０におけるＮＭＯＳトランジスタ２７５及び２７０のソースラインに結合することができる。
【００３１】
ＮＭＯＳカスコード部１４０において、ＮＭＯＳトランジスタ２６０のソースラインは、ＮＭＯＳトランジスタ２６５のソースライン及びＮＭＯＳトランジスタ２８５のドレインラインに結合することができる。ＮＭＯＳトランジスタ２６０のドレインラインは、差動直交出力信号（ｇｍｐｑ）の正のラインを提供するために、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２２５のドレインラインに結合することができる。ＮＭＯＳトランジスタ２６０のゲートラインは、電圧Ｖｇｂ１を受信するためにゲートバイアス制御２９５に結合することができる。
【００３２】
ＮＭＯＳトランジスタ２６５のソースラインは、ＮＭＯＳトランジスタ２６０のソースライン及びＮＭＯＳトランジスタ２８５のドレインラインに結合することができる。ＮＭＯＳトランジスタ２６５のドレインラインは、差動同相出力信号ｇｍｐｉの正のラインを提供するために、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２３０のドレインラインに結合することができる。ＮＭＯＳトランジスタ２６５のゲートラインは、電圧Ｖｇｂ２を受信するためにゲートバイアス制御２９５に結合することができる。
【００３３】
ＮＭＯＳトランジスタ２７０のソースラインは、ＮＭＯＳトランジスタ２７５のソースライン及びＮＭＯＳトランジスタ２８０のドレインラインに結合することができる。ＮＭＯＳトランジスタ２７０のドレインラインは、差動同相出力信号（ｇｍｎｉ）の負のラインを提供するために、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２３５のドレインラインに結合することができる。ＮＭＯＳトランジスタ２７０のゲートラインは、電圧Ｖｇｂ３を受信するためにゲートバイアス制御２９５に結合することができる。
【００３４】
ＮＭＯＳトランジスタ２７５のソースラインは、ＮＭＯＳトランジスタ２７０のソースライン及びＮＭＯＳトランジスタ２８０のドレインラインに結合することができる。ＮＭＯＳトランジスタ２７５のドレインラインは、差動直交出力信号（ｇｍｎｑ）の負のラインを提供するために、ＰＭＯＳカスコード部１３０におけるＰＭＯＳトランジスタ２４０のドレインラインに結合することができる。ＮＭＯＳトランジスタ２７５のゲートラインは、電圧Ｖｇｂ４を受信するためにゲートバイアス制御２９５に結合することができる。
【００３５】
ゲートバイアシング制御２９５は、ＮＭＯＳカスケード部１４０におけるＮＭＯＳトランジスタ２６０乃至２７５のためのゲートバイアス電圧の各々を動的に調整することができる。ゲートバイアス制御２９５は、差動同相出力信号及び差動直交出力信号（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）を入力として受信し、それらに基づき、ＮＭＯＳトランジスタ２６０乃至２７５のためのゲート電圧Ｖｇｂ１、Ｖｇｂ２、Ｖｇｂ３、及びＶｇｂ３をそれぞれ提供することができる。ゲートバイアス電圧を動的に調整することによって、ＮＭＯＳトランジスタ２６０乃至２７５をマッチングさせるための公差を軽減することができ、同調回路（例えば、インダクタを用いたタンク回路）を回避することができる。ゲートバイアス制御システム２９５は、ソース縮退インダクタＬｓに対して補償電流をさらに提供することができる。補償電流は、ＬＮＴＡ内におけるトランジスタの両端間の電圧を平衡化するために用いることができる。補償電流は、（ｇｍｐｉ、ｇｍｎｉ、ｇｍｐｑ、ｇｍｎｑ）における同相モード電圧がＶｃｏｍｍｏｎ＿ｒｅｆｅｒｎｅｃｅと等しくなるように調整するために用いることができる。ゲートバイアス制御２９５の詳細が以下に示される。
【００３６】
図１の説明において示されるように、本発明のその他の実施形態（示されない）は、ＰＭＯＳカスケード部１３０及びＮＭＯＳカスケード部１４０の両方においてゲートバイアシング回路を用いることを含むことができる。ここで、カスケード部１３０、１４０の両方は、一定ゲート電圧によってバイアスが印加されたこれらトランジスタゲートラインを有することができる。さらに他の実施形態においては、ＰＭＯＳカスケード部１３０は、ＰＭＯＳトランジスタ２２５乃至２４０に動的にバイアスを印加するためにゲートバイアス制御システムを利用することができ、ＮＭＯＳカスケード部１４０は、ＮＭＯＳトランジスタ２６０乃至２７５の各々に対して一定バイアス電圧を提供してそれによってｇｍｐｑ、ｇｍｎｑ、等のための一定の電圧を提供するためにゲートバイアス回路を利用することができる。
【００３７】
図２に示されるように、ＬＮＴＡ２００の単段設計は、相補ＮＭＯＳ／ＰＭＯＳ差動入力対の並列接続を通じて容易にすることができ、単一のＮＭＯＳ差動対又はＰＭＯＳ差動入力対のいずれよりも大きいトランスコンダクタンスを提供することができる。ＬＮＴＡ２００入力は、ＮＭＯＳトランジスタ入力対２８０、２８５のラジアン遷移周波数（ωｔ）とソース縮退インダクタＬｓ２９０の積に等しい実入力インピーダンスを合成することによってソースインピーダンスにマッチングさせることができ、これは、最大のトランスコンダクタンスを得るためにＰＭＯＳ入力対２１５−２２０を自由に最適化することを可能にし、ＰＭＯＳ差動対２１５−２２０の容量性リアクタンスのみがマッチングされる。ＰＭＯＳ／ＮＭＯＳ差動対２１５−２２０／２８５−２８０の結合された容量性リアクタンスは、入力インダクタＬｇ（示されていない）及びソース縮退インダクタＬｓ２９０によって共振させることができる。
【００３８】
差動ＰＭＯＳ／ＮＭＯＳ対２１５−２２０／２８０−２８５のドレイン接続は２つに分割することができ、各経路は、４つの直交出力（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）の各々のための高出力インピーダンスを実現するためにカスケード接続トランジスタ（cascading transistor）を通じて接続することができる。直交出力（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）の各々に関して別々の接続を有することは、それらを互いに隔離することができ及びＩ及びＱ混合経路を通ってＬＮＴＡ２００まで戻るときにベースバンドＩ部とＱ部との間に共通経路が存在しないように保証することができる。カスコードトランジスタの利用は、概してＩ／Ｑミキサの切り替え動作によって壊されることになる直交出力からＮＭＯＳ／ＰＭＯＳ差動対を隔離するという利益を提供することができる。カスコードトランジスタは、ＰＭＯＳ／ＮＭＯＳ入力差動対デバイスの（典型的に）高い出力コンダクタンスをＬＮＴＡの出力電圧スイングから隔離することによってＬＮＴＡの安定性及び直線性を向上させることも可能である。
【００３９】
単段ＬＮＴＡ２００は、後続するトランスコンダクタンス段を駆動するために用いられる高利得の誘導的に負荷がかけられたＬＮＡ段から成る２段設計を回避する。並列に接続される相補的なＮＭＯＳ及びＰＭＯＳ差動入力の使用は、実ソースインピーダンスに対するインピーダンスマッチを提供する一方でトランスコンダクタンスを最適化することができる。さらに、ＬＮＴＡ２００のカスコード接続された直交出力回路は、ＬＮＴＡ入力を出力から隔離することができ、さらに４つのＬＮＴＡ出力を互いに隔離することができる。
【００４０】
図３は、ＬＮＴＡの様々な実施形態において用いることができる典型的なゲートバイアス制御システム３００を示す。ゲートバイアス制御システム３００は、同相チャネル及び直交チャネルの両方を示す。各チャネルは同じ動作ブロックを利用するため、以下の説明は、直交制御に焦点を合わせるが、これらの機能ブロックは同相チャネルに対しても当てはめることが可能であることが理解されるべきである。
【００４１】
最初に、正の直交信号は、同相モード誤り信号を生成するため加算器ブロック３４０Ａにおいて負の直交信号と加算することができる。正の直交信号及び負の直交信号は、差分ブロック３５０Ａにおいて“差分を求めて（ｄｉｆｆｅｒｅｎｃｅ）”差動モード誤り信号を生成することも可能である。同相モード誤り信号は、差分ブロック３３０Ａにおいて電圧基準（Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）と比較することができる。Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅは、出力信号（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）から形成された所望の同相モード電圧である。この比較された信号は、ブロック３１０Ａにおいて差分モード誤りと加算してＶｇｂ１（ＮＭＯＳトランジスタ２６０のためのゲートバイアス電圧）を生成することができる。比較された信号は、ブロック３２０Ａにおいて差動モード誤り信号との“差分を求めて”Ｖｇｂ２（ＮＭＯＳトランジスタ２６５のためのゲートバイアス電圧）を生成することも可能である。
【００４２】
ブロック３１０Ｂ乃至３５０Ｂにおいて同相チャネルを用いて同様の動作を行い、Ｖｇｂ３（ＮＭＯＳトランジスタ２７０のためのゲートバイアス電圧）及びＶｇｂ４（ＮＭＯＳトランジスタ２７５のためのゲートバイアス電圧）を生成することができる。数学的には、ゲートバイアス電圧と同相信号及び直交信号との関係は以下のように表すことができる。
【００４３】
Ｖｇｂ１＝（（ｇｍｐｑ＋ｇｍｎｑ）−Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）＋（ｇｍｐｑ−ｇｍｎｑ）／２
Ｖｇｂ４＝（（ｇｍｐｑ＋ｇｍｎｑ）−Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）−（ｇｍｐｑ−ｇｍｎｑ）／２
Ｖｇｂ２＝（（ｇｍｐｉ＋ｇｍｎｉ）−Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）＋（ｇｍｐｉ−ｇｍｎｉ）／２
Ｖｇｂ３＝（（ｇｍｐｉ＋ｇｍｎｉ）−Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ）−（ｇｍｐｉ−ｇｍｎｉ）／２
ゲートバイアス制御３００は、Ｖｃｏｍｍｏｎ＿ｒｅｆｅｒｅｎｃｅ信号に基づいて出力信号（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）から形成された同相モード電圧を制御し、差動モード電圧（ｇｍｐｉ−ｇｍｎｉ）及び（ｇｍｐｑ−ｇｍｎｑ）をゼロに駆動する。
【００４４】
図４は、モバイルデバイス４００のトランシーバにおける低雑音トランスコンダクタンス増幅器（ＬＮＴＡ）の典型的な利用を示す。モバイルデバイス４００は、ネットワークを通じてデータ及び／又はコマンドを交換することができるプラットフォーム４１０を有することができる。プラットフォーム４１０は、送信機と（受信機のフロントエンド部のみが明示される）受信機とをさらに含むことができるトランシーバ４１５を含むことができる。トランシーバは、プロセッサ４２０、又はその他のコントローラ、マイクロプロセッサ、ＡＳＩＣ、論理回路、又はその他のタイプのデータ処理デバイスに動作可能に結合することができる。プロセッサ４２０は、ＵＥ４００のメモリ４３０に格納することが可能な論理を実行することができる。メモリ４３０は、読み取り専用メモリ及び／又はランダムアクセスメモリ（ＲＡＭ及びＲＯＭ）、ＥＥＰＲＯＭ、フラッシュカード、又は該プラットフォームに共通するいずれかのメモリ、から成ることができる。
【００４５】
コマンドを提供するための様々な論理要素は、ここにおい開示される機能を達成させるために個別の要素、プロセッサにおいて実行されるソフトウェアモジュール、又はソフトウェアとハードウェアの組み合わせにおいて具現化することができる。例えば、プロセッサ４２０及びメモリ４３０はすべて、ここにおいて開示される様々な機能を読み込み、格納し、及び実行するために協力的に用いることができ、このため、これらの機能を果たすための論理は、様々な要素にわたって分散させることができる。代替として、これらの機能は、１つの個別の構成要素内に（例えば、プロセッサ４２０内の埋め込まれたメモリ内に）組み入れることが可能である。従って、図４のモバイル端末４００の特徴は、単なる例であるにすぎないとみなされるべきであり、本発明は例示される特徴又は配置に限定されない。
【００４６】
図４をさらに参照し、トランシーバ４１５は、ＬＮＴＡを含む典型的な受信機フロントエンドの幾つかの詳細を示す。受信機フロントエンドは、ＲＦ入力信号をアンテナ４４０から受信することができる。ＲＦ入力信号は、シングルエンド方式であることができ、ブロック４５０によってフィルタリングして雑音を除去して差動ＲＦ入力信号に変換することができる。ＲＦ入力信号の差動形態は、同相モード雑音を除去してより高い品質の信号を提供することができるという利点を有することができる。これで、フィルタリングされた、差動ＲＦ入力信号をＬＮＴＡ４６０に供給することができる。ＬＮＴＡは、差動ＲＦ入力信号（ＲＦｉｐ、ＲＦｉｎ）を増幅して差動同相出力信号及び差動直交出力信号（ｇｍｐｑ、ｇｍｎｑ、ｇｍｐｉ、ｇｍｎｉ）を提供することができる。これらの信号は、直交変調器及びその他のミキサ及び／又は増幅器によってさらに処理してベースバンドＩ信号及びＱ信号を生成することができ、フィルタ４３０を通じてミキサ４３５内にこれらの信号を渡す。ベースバンド信号は、後続して処理してこれらの信号から情報を抽出することができる。
【００４７】
図５は、低雑音トランスコンダクタンス増幅器の実施形態と関連するプロセスの典型的フローチャート５００を示す。差動ＲＦ入力信号は、ＬＮＴＡの入力部において受信することができる（Ｂ５１０）。この信号は、ＰＭＯＳトランスコンダクタンス部１１０及びＮＭＯＳトランスコンダクタンス部１２０の入力部において受信することができる。差動ＲＦ入力信号は、電流信号に変換することができる（Ｂ５２０）。各トランスコンダクタンス部１１０及び１２０は、この変換を行うことができる。電流信号は、バッファリングして出力差動直交信号及び出力差動同相信号を提供することができる（Ｂ５３０）。このバッファリングは、ＰＭＯＳカスコード部１３０及びＮＭＯＳカスコード部１４０によって行うことができる。これらの出力信号は、ゲートバイアス電圧を調整するために用いることができる（Ｂ５４０）。このブロックは、ゲートバイアス制御２９５によって実行することができる。
【００４８】
本発明の実施形態は、あらゆるポータブルデバイスとともに用いることができ、例示される実施形態に限定されない。例えば、モバイル端末は、携帯電話と、アクセス端末と、音楽プレイヤーと、ラジオと、ＧＰＳ受信機と、ラップトップコンピュータと、パーソナルデジタルアシスタントと、等を含むことができる。
【００４９】
情報及び信号は、様々な異なる技術及び技法のうちのいずれかを用いて表すことができることを当業者は理解するであろう。例えば、上記の説明全体を通じて言及されることができるデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場、磁気粒子、光学場、光学粒子、又はそのいずれかの組合せを用いて表すことができる。
【００５０】
さらに、ここにおいて開示される実施形態に関係させて説明される様々な例示的論理ブロック、モジュール、回路、及びアルゴリズム上のステップは、電子ハードウェア、コンピュータソフトウェア、又は両方の組み合わせとして実装することができる。ハードウェアとソフトウェアのこの互換性を明確に例示するため、上記においては、様々な例示的構成要素、ブロック、モジュール、回路、及びステップが、各々の機能の観点で一般的に説明されている。該機能がハードウェアとして又はソフトウェアとして実装されるかは、全体的システムに対する特定の用途上の及び設計上の制約事項に依存する。当業者は、説明されている機能を各々の特定の用途に合わせて様々な形で実装することができるが、これらの実装決定は、本発明の適用範囲からの逸脱を生じさせるものであるとは解釈すべきではない。
１つ以上の典型的実施形態において、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はその組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、コンピュータによって読み取り可能な媒体において１つ以上の命令又は符号として格納すること又は送信することができる。コンピュータによって読み取り可能な媒体は、コンピュータ記憶媒体と、１つの場所から他の場所へのコンピュータプログラムの転送を容易にするあらゆる媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び制限することなしに、該コンピュータによって読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又はその他の光学ディスクストレージ、磁気ディスクストレージ又はその他の磁気記憶デバイス、又はコンピュータによってアクセス可能な命令又はデータ構造の形態で希望されるプログラムコードを搬送又は格納するために用いることができるその他の媒体、を備えることができる。さらに、いずれの接続もコンピュータによって読み取り可能な媒体であると適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線（twisted pair）、デジタル加入者ライン（ＤＳＬ）、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、ＤＳＬ、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、媒体の定義の中に含まれる。ここにおいて用いられるときのディスク（ｄｉｓｋ及びｄｉｓｃ）は、コンパクトディスク（ＣＤ）（ｄｉｓｃ）と、レーザーディスク（登録商標）（ｄｉｓｃ）と、光ディスク（ｄｉｓｃ）と、デジタルバーサタイルディスク（ＤＶＤ）（ｄｉｓｃ）と、フロッピー（登録商標）ディスク（ｄｉｓｋ）と、ブルーレイディスク（ｄｉｓｃ）と、を含み、ここで、ｄｉｓｋは通常は磁気的にデータを複製し、ｄｉｓｃは、レーザを用いて光学的にデータを複製する。上記の組合せも、コンピュータによって読み取り可能な媒体の適用範囲に含めるべきである。
【００５１】
従って、本発明は、示される例には限定されず、ここにおいて説明される機能を実行するためのあらゆる手段が本発明の実施形態に含まれる。例えば、上述される様々な典型的実施形態は、ＭＯＳタイプのトランジスタを採用する一方で、その他の実施形態は、その他の既知のトランジスタのタイプを利用することができる。
【００５２】
上記の開示は、本発明の例示的な実施形態を示す一方で、ここにおいては、添付された請求項によって定義される本発明の適用範囲から逸脱することなしに様々な変更及び修正を行うことが可能であることが注目されるべきである。ここにおいて説明される本発明の実施形態による方法請求項の機能、ステップ及び／又は動作は、いずれかの特定の順序で実行する必要がない。さらに、本発明の要素は、単数形で説明又は請求することができるが、単数形に限定することが明示されない限り複数形が企図される。
【特許請求の範囲】
【請求項１】
低雑音トランスコンダクタンス増幅を提供するためのデバイスであって、
差動ＲＦ入力信号を受信するように構成されたＰＭＯＳトランスコンダクタンス部と、
前記ＰＭＯＳトランスコンダクタンス部に結合されたＰＭＯＳカスコード部と、
前記ＲＦ差動入力信号を受信するように構成されたＮＭＯＳトランスコンダクタンス部と、
前記ＮＭＯＳトランスコンダクタンス部に結合されたＮＭＯＳカスコード部と、を備え、前記ＰＭＯＳカスコード部及びＮＭＯＳカスコード部は、差動直交出力信号及び差動同相出力信号を提供する、低雑音トランスコンダクタンス増幅を提供するためのデバイス。
【請求項２】
前記ＰＭＯＳカスコード部は、
前記ＮＭＯＳカスコード部に結合されたドレインラインを有する第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのソースラインに結合されたソースラインと、前記ＮＭＯＳカスコード部に結合されたドレインラインとを有する第２のＰＭＯＳトランジスタと、
前記ＮＭＯＳカスコード部に結合されたドレインラインを有する第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのソースラインに結合されたソースラインと、前記ＮＭＯＳカスコード部に結合されたドレインラインと、を有する第４のＰＭＯＳトランジスタと、をさらに備え、前記第１、第２、第３及び第４のＰＭＯＳトランジスタのゲートラインは、第１のゲートバイアス部に結合される請求項１に記載のデバイス。
【請求項３】
前記ＮＭＯＳカスコード部は、
前記第１のＰＭＯＳトランジスタのドレインラインに結合されたドレインラインを有する第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのソースラインに結合されたソースラインと、前記第２のＰＭＯＳトランジスタのドレインラインに結合されたドレインラインと、を有する第２のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインラインに結合されたドレインラインを有する第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯトランジスタのソースラインに結合されたソースラインと、前記第４のＰＭＯＳトランジスタのドレインラインに結合されたドレインラインと、を有する第４のＮＭＯＳトランジスタと、をさらに備え、前記第１、第２、第３及び第４のＮＭＯＳトランジスタの前記ゲートラインは、第２のゲートバイアス部に結合される請求項２に記載のデバイス。
【請求項４】
前記第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのドレインラインは、前記差動直交出力信号の正のラインを提供し、
前記第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのドレインラインは、前記差動同相出力信号の正のラインを提供し、
前記第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタのドレインラインは、前記差動同相出力信号の負のラインを提供し、
前記第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタのドレインラインは、前記差動直交出力信号の負のラインを提供する請求項３に記載のデバイス。
【請求項５】
前記ＰＭＯＳトランスコンダクタンス部は、
電流源に結合されたソースラインと、前記第１及び第２のＰＭＯＳトランジスタのソースラインに結合されたドレインラインと、前記ＲＦ差動入力信号の負のラインに静電結合されたゲートラインと、を有する第５のＰＭＯＳトランジスタと、
電流源に結合されたソースラインと、前記第３及び第４のＰＭＯＳトランジスタのソースラインに結合されたドレインラインと、前記ＲＦ差動入力信号の正のラインに静電結合されたゲートラインと、を有する第６のＰＭＯＳトランジスタと、をさらに備える請求項３に記載のデバイス。
【請求項６】
前記ＮＭＯＳトランスコンダクタンス部は、
ソース縮退インダクタに結合されたソースラインと、前記第１及び第２のＮＭＯＳトランジスタのソースラインに結合されたドレインラインと、前記ＲＦ差動入力信号の負のラインに直接結合されたゲートラインと、を有する第５のＮＭＯＳトランジスタと、
前記ソース縮退インダクタに結合されたソースラインと、前記第３及び第４のＮＭＯＳトランジスタのソースラインに結合されたドレインラインと、前記ＲＦ差動入力信号の正のラインに直接結合されたゲートラインと、を有する第６のＮＭＯＳトランジスタと、をさらに備える請求項５に記載のデバイス。
【請求項７】
前記第１のゲートバイアス部は、前記第１、第２、第３、及び第４のＰＭＯＳトランジスタのゲートラインに共通のバイアス電圧を提供する第１のゲートバイアシング回路を備え、前記第２のゲートバイアス部は、前記第１、第２、第３、及び第４のＮＭＯＳトランジスタのゲートラインに共通のバイアス電圧を提供する第２のゲートバイアシング回路を備える請求項３に記載のデバイス。
【請求項８】
前記第１のゲートバイアシング回路は、
前記第１、第２、第３、及び第４のＰＭＯＳトランジスタのゲートラインに結合された少なくとも１つのプルアップ抵抗器と、
前記少なくとも１つのプルアップ抵抗器に結合された電源と、をさらに備える請求項７に記載のデバイス。
【請求項９】
前記第１のゲートバイアス部は、前記第１、第２、第３、及び第４のＰＭＯＳトランジスタのゲートに共通のバイアス電圧を提供するゲートバイアシング回路を備え、前記第２のゲートバイアス部は、前記差動同相出力信号及び差動直交出力信号に基づいて前記第１、第２、第３、及び第４のＮＭＯＳトランジスタのゲートラインのための電圧の各々を動的に調整するゲートバイアス制御システムを備える請求項６に記載のデバイス。
【請求項１０】
前記ゲートバイアス制御システムは、前記ソース縮退インダクタに補償電流を提供する請求項９に記載のデバイス。
【請求項１１】
前記ゲートバイアス制御システムは、
差動制御信号を受信し及び同相モード誤り信号を生成する第１の加算器モジュールと、
前記差動制御信号を受信し及び差動モード誤り信号を生成する第１の差分モジュールと、
前記同相モード誤り信号及び基準電圧を受信し、及び比較された信号を生成する第２の差分モジュールと、
前記比較された信号及び前記差動モード誤り信号を受信し、第１のバイアス電圧を生成する第２の加算器モジュールと
前記比較された信号及び前記差動モード誤り信号を受信し、及び第２のバイアス電圧を生成する第３の差分モジュールと、をさらに備える請求項９に記載のデバイス。
【請求項１２】
前記差動制御信号は、前記差動直交入力信号を備え、前記第１のバイアス電圧は、前記第１のＮＭＯＳトランジスタのゲート電圧を備え、前記第２のバイアス電圧は、前記第４のＮＭＯＳトランジスタのためのゲート電圧を備える請求項１１に記載のデバイス。
【請求項１３】
前記差動制御信号は、前記差動同相出力信号を備え、前記第１のバイアス電圧は、第２のＮＭＯＳトランジスタのためのゲート電圧を備え、前記第２のバイアス電圧は、前記第３のＮＭＯＳトランジスタのためのゲート電圧を備える請求項１１に記載のデバイス。
【請求項１４】
前記第１のゲートバイアス部は、前記第１、第２、第３、及び第４のＮＭＯＳトランジスタのゲートに共通のバイアス電圧を提供するゲートバイアシング回路を備え、前記第２のゲートバイアス部は、前記差動同相出力信号及び差動直交出力信号に基づいて前記第１、第２、第３、及び第４のＰＭＯＳトランジスタのゲートラインための電圧の各々を別々に調整するゲートバイアス制御システムを備える請求項６に記載のデバイス。
【請求項１５】
ＲＦ信号を増幅するための方法であって、
差動ＲＦ入力信号を受信することと、
前記差動ＲＦ入力信号を電流信号に変換することと、
前記電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供すること、とを備える、ＲＦ信号を増幅するための方法。
【請求項１６】
前記差動ＲＦ入力信号に基づいて第１の組の電流信号を提供することと、
前記第１の組の電流信号を前記差動直交出力信号及び前記差動同相出力信号の正のラインに変換すること、とをさらに備える請求項１５に記載の方法。
【請求項１７】
前記差動ＲＦ入力信号に基づいて第２の組の電流信号を提供することと、
前記第２の組の電流信号を前記差動直交出力信号及び前記差動同相出力信号の負のラインに変換すること、とをさらに備える請求項１５に記載の方法。
【請求項１８】
前記差動直交出力信号及び前記差動同相出力信号を受信することと、
前記差動同相出力信号及び差動直交出力信号に基づいてゲートバイアス電圧を動的に調整すること、とをさらに備える請求項１５に記載の方法。
【請求項１９】
前記差動直交出力信号の正のライン及び負のラインを加算して同相モード誤り信号を生成することと、
前記差動直交出力信号の正のライン及び負のラインを減算して差動モード誤り信号を生成することと、
前記同相モード誤り信号及び基準電圧を減算して比較された信号を生成することと、
前記比較された信号及び前記差動モード誤り信号を加算して第１のゲートバイアス電圧を生成することと、
前記比較された信号及び前記差動モード誤り信号を減算して第４のゲートバイアス電圧を生成すること、とをさらに備える請求項１８に記載の方法。
【請求項２０】
前記差動同相出力信号の正のライン及び負のラインを加算して同相モード誤り信号を生成することと、
前記差動同相出力信号の正のライン及び負のラインを減算して差動モード誤り信号を生成することと、
前記同相モード誤り信号及び基準電圧を減算して比較された信号を生成することと、
前記比較された信号及び前記差動モード誤り信号を加算して第２のゲートバイアス電圧を生成することと、
前記比較された信号及び前記差動モード誤り信号を減算して第３のゲートバイアス電圧を生成すること、とをさらに備える請求項１８に記載の方法。
【請求項２１】
低雑音トランスコンダクタンス増幅を提供するためのデバイスであって、
差動ＲＦ入力信号を受信するための手段と、
前記差動ＲＦ入力信号を電流信号に変換するための手段と、
前記電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供するための手段と、を備える、低雑音トランスコンダクタンス増幅を提供するためのデバイス。
【請求項２２】
前記差動ＲＦ入力信号に基づいて第１の組の電流信号を提供するための手段と、
前記第１の組の電流信号を前記差動直交出力信号及び前記差動同相出力信号の正のラインに変換するための手段と、をさらに備える請求項２１に記載のデバイス。
【請求項２３】
前記差動ＲＦ入力信号に基づいて第２の組の電流信号を提供するための手段と、
前記第２の組の電流信号を前記差動直交出力信号及び前記差動同相出力信号の負のラインに変換するための手段と、をさらに備える請求項２１に記載のデバイス。
【請求項２４】
前記差動直交出力信号及び差動同相出力信号を受信するための手段と、
前記差動同相出力信号及び前記差動直交出力信号に基づいてゲートバイアス電圧を動的に調整するための手段と、をさらに備える請求項２１に記載のデバイス。
【請求項２５】
前記差動直交出力信号の正のライン及び負のラインを加算して同相モード誤り信号を生成するための手段と、
前記差動直交出力信号の正のライン及び負のラインを減算して差動モード誤り信号を生成するための手段と、
前記同相モード誤り信号及び基準電圧を減算して比較された信号を生成するための手段と、
前記比較された信号及び前記差動モード誤り信号を加算して第１のゲートバイアス電圧を生成するための手段と、
前記比較された信号及び差動モード誤り信号を減算するための並びに第４のゲートバイアス電圧を生成するための手段と、をさらに備える請求項２４に記載のデバイス。
【請求項２６】
前記差動同相出力信号の正のライン及び負のラインを加算して同相モード誤り信号を生成するための手段と、
前記差動同相出力信号の正のライン及び負のラインを減算して差動モード誤り信号を生成するための手段と、
前記同相モード誤り信号及び基準電圧を減算して比較された信号を生成するための手段と、
前記比較された信号及び前記差動モード誤り信号を加算して第２のゲートバイアス電圧を生成するための手段と、
前記比較された信号及び前記差動モード誤り信号を減算して第３のゲートバイアス電圧を生成するための手段と、をさらに備える請求項２４に記載のデバイス。
【請求項１】
低雑音トランスコンダクタンス増幅を提供するためのデバイスであって、
差動ＲＦ入力信号を受信するように構成されたＰＭＯＳトランスコンダクタンス部と、
前記ＰＭＯＳトランスコンダクタンス部に結合されたＰＭＯＳカスコード部と、
前記ＲＦ差動入力信号を受信するように構成されたＮＭＯＳトランスコンダクタンス部と、
前記ＮＭＯＳトランスコンダクタンス部に結合されたＮＭＯＳカスコード部と、を備え、前記ＰＭＯＳカスコード部及びＮＭＯＳカスコード部は、差動直交出力信号及び差動同相出力信号を提供する、低雑音トランスコンダクタンス増幅を提供するためのデバイス。
【請求項２】
前記ＰＭＯＳカスコード部は、
前記ＮＭＯＳカスコード部に結合されたドレインラインを有する第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのソースラインに結合されたソースラインと、前記ＮＭＯＳカスコード部に結合されたドレインラインとを有する第２のＰＭＯＳトランジスタと、
前記ＮＭＯＳカスコード部に結合されたドレインラインを有する第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのソースラインに結合されたソースラインと、前記ＮＭＯＳカスコード部に結合されたドレインラインと、を有する第４のＰＭＯＳトランジスタと、をさらに備え、前記第１、第２、第３及び第４のＰＭＯＳトランジスタのゲートラインは、第１のゲートバイアス部に結合される請求項１に記載のデバイス。
【請求項３】
前記ＮＭＯＳカスコード部は、
前記第１のＰＭＯＳトランジスタのドレインラインに結合されたドレインラインを有する第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのソースラインに結合されたソースラインと、前記第２のＰＭＯＳトランジスタのドレインラインに結合されたドレインラインと、を有する第２のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインラインに結合されたドレインラインを有する第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯトランジスタのソースラインに結合されたソースラインと、前記第４のＰＭＯＳトランジスタのドレインラインに結合されたドレインラインと、を有する第４のＮＭＯＳトランジスタと、をさらに備え、前記第１、第２、第３及び第４のＮＭＯＳトランジスタの前記ゲートラインは、第２のゲートバイアス部に結合される請求項２に記載のデバイス。
【請求項４】
前記第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのドレインラインは、前記差動直交出力信号の正のラインを提供し、
前記第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのドレインラインは、前記差動同相出力信号の正のラインを提供し、
前記第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタのドレインラインは、前記差動同相出力信号の負のラインを提供し、
前記第４のＰＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタのドレインラインは、前記差動直交出力信号の負のラインを提供する請求項３に記載のデバイス。
【請求項５】
前記ＰＭＯＳトランスコンダクタンス部は、
電流源に結合されたソースラインと、前記第１及び第２のＰＭＯＳトランジスタのソースラインに結合されたドレインラインと、前記ＲＦ差動入力信号の負のラインに静電結合されたゲートラインと、を有する第５のＰＭＯＳトランジスタと、
電流源に結合されたソースラインと、前記第３及び第４のＰＭＯＳトランジスタのソースラインに結合されたドレインラインと、前記ＲＦ差動入力信号の正のラインに静電結合されたゲートラインと、を有する第６のＰＭＯＳトランジスタと、をさらに備える請求項３に記載のデバイス。
【請求項６】
前記ＮＭＯＳトランスコンダクタンス部は、
ソース縮退インダクタに結合されたソースラインと、前記第１及び第２のＮＭＯＳトランジスタのソースラインに結合されたドレインラインと、前記ＲＦ差動入力信号の負のラインに直接結合されたゲートラインと、を有する第５のＮＭＯＳトランジスタと、
前記ソース縮退インダクタに結合されたソースラインと、前記第３及び第４のＮＭＯＳトランジスタのソースラインに結合されたドレインラインと、前記ＲＦ差動入力信号の正のラインに直接結合されたゲートラインと、を有する第６のＮＭＯＳトランジスタと、をさらに備える請求項５に記載のデバイス。
【請求項７】
前記第１のゲートバイアス部は、前記第１、第２、第３、及び第４のＰＭＯＳトランジスタのゲートラインに共通のバイアス電圧を提供する第１のゲートバイアシング回路を備え、前記第２のゲートバイアス部は、前記第１、第２、第３、及び第４のＮＭＯＳトランジスタのゲートラインに共通のバイアス電圧を提供する第２のゲートバイアシング回路を備える請求項３に記載のデバイス。
【請求項８】
前記第１のゲートバイアシング回路は、
前記第１、第２、第３、及び第４のＰＭＯＳトランジスタのゲートラインに結合された少なくとも１つのプルアップ抵抗器と、
前記少なくとも１つのプルアップ抵抗器に結合された電源と、をさらに備える請求項７に記載のデバイス。
【請求項９】
前記第１のゲートバイアス部は、前記第１、第２、第３、及び第４のＰＭＯＳトランジスタのゲートに共通のバイアス電圧を提供するゲートバイアシング回路を備え、前記第２のゲートバイアス部は、前記差動同相出力信号及び差動直交出力信号に基づいて前記第１、第２、第３、及び第４のＮＭＯＳトランジスタのゲートラインのための電圧の各々を動的に調整するゲートバイアス制御システムを備える請求項６に記載のデバイス。
【請求項１０】
前記ゲートバイアス制御システムは、前記ソース縮退インダクタに補償電流を提供する請求項９に記載のデバイス。
【請求項１１】
前記ゲートバイアス制御システムは、
差動制御信号を受信し及び同相モード誤り信号を生成する第１の加算器モジュールと、
前記差動制御信号を受信し及び差動モード誤り信号を生成する第１の差分モジュールと、
前記同相モード誤り信号及び基準電圧を受信し、及び比較された信号を生成する第２の差分モジュールと、
前記比較された信号及び前記差動モード誤り信号を受信し、第１のバイアス電圧を生成する第２の加算器モジュールと
前記比較された信号及び前記差動モード誤り信号を受信し、及び第２のバイアス電圧を生成する第３の差分モジュールと、をさらに備える請求項９に記載のデバイス。
【請求項１２】
前記差動制御信号は、前記差動直交入力信号を備え、前記第１のバイアス電圧は、前記第１のＮＭＯＳトランジスタのゲート電圧を備え、前記第２のバイアス電圧は、前記第４のＮＭＯＳトランジスタのためのゲート電圧を備える請求項１１に記載のデバイス。
【請求項１３】
前記差動制御信号は、前記差動同相出力信号を備え、前記第１のバイアス電圧は、第２のＮＭＯＳトランジスタのためのゲート電圧を備え、前記第２のバイアス電圧は、前記第３のＮＭＯＳトランジスタのためのゲート電圧を備える請求項１１に記載のデバイス。
【請求項１４】
前記第１のゲートバイアス部は、前記第１、第２、第３、及び第４のＮＭＯＳトランジスタのゲートに共通のバイアス電圧を提供するゲートバイアシング回路を備え、前記第２のゲートバイアス部は、前記差動同相出力信号及び差動直交出力信号に基づいて前記第１、第２、第３、及び第４のＰＭＯＳトランジスタのゲートラインための電圧の各々を別々に調整するゲートバイアス制御システムを備える請求項６に記載のデバイス。
【請求項１５】
ＲＦ信号を増幅するための方法であって、
差動ＲＦ入力信号を受信することと、
前記差動ＲＦ入力信号を電流信号に変換することと、
前記電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供すること、とを備える、ＲＦ信号を増幅するための方法。
【請求項１６】
前記差動ＲＦ入力信号に基づいて第１の組の電流信号を提供することと、
前記第１の組の電流信号を前記差動直交出力信号及び前記差動同相出力信号の正のラインに変換すること、とをさらに備える請求項１５に記載の方法。
【請求項１７】
前記差動ＲＦ入力信号に基づいて第２の組の電流信号を提供することと、
前記第２の組の電流信号を前記差動直交出力信号及び前記差動同相出力信号の負のラインに変換すること、とをさらに備える請求項１５に記載の方法。
【請求項１８】
前記差動直交出力信号及び前記差動同相出力信号を受信することと、
前記差動同相出力信号及び差動直交出力信号に基づいてゲートバイアス電圧を動的に調整すること、とをさらに備える請求項１５に記載の方法。
【請求項１９】
前記差動直交出力信号の正のライン及び負のラインを加算して同相モード誤り信号を生成することと、
前記差動直交出力信号の正のライン及び負のラインを減算して差動モード誤り信号を生成することと、
前記同相モード誤り信号及び基準電圧を減算して比較された信号を生成することと、
前記比較された信号及び前記差動モード誤り信号を加算して第１のゲートバイアス電圧を生成することと、
前記比較された信号及び前記差動モード誤り信号を減算して第４のゲートバイアス電圧を生成すること、とをさらに備える請求項１８に記載の方法。
【請求項２０】
前記差動同相出力信号の正のライン及び負のラインを加算して同相モード誤り信号を生成することと、
前記差動同相出力信号の正のライン及び負のラインを減算して差動モード誤り信号を生成することと、
前記同相モード誤り信号及び基準電圧を減算して比較された信号を生成することと、
前記比較された信号及び前記差動モード誤り信号を加算して第２のゲートバイアス電圧を生成することと、
前記比較された信号及び前記差動モード誤り信号を減算して第３のゲートバイアス電圧を生成すること、とをさらに備える請求項１８に記載の方法。
【請求項２１】
低雑音トランスコンダクタンス増幅を提供するためのデバイスであって、
差動ＲＦ入力信号を受信するための手段と、
前記差動ＲＦ入力信号を電流信号に変換するための手段と、
前記電流信号をバッファリングして差動直交出力信号及び差動同相出力信号を提供するための手段と、を備える、低雑音トランスコンダクタンス増幅を提供するためのデバイス。
【請求項２２】
前記差動ＲＦ入力信号に基づいて第１の組の電流信号を提供するための手段と、
前記第１の組の電流信号を前記差動直交出力信号及び前記差動同相出力信号の正のラインに変換するための手段と、をさらに備える請求項２１に記載のデバイス。
【請求項２３】
前記差動ＲＦ入力信号に基づいて第２の組の電流信号を提供するための手段と、
前記第２の組の電流信号を前記差動直交出力信号及び前記差動同相出力信号の負のラインに変換するための手段と、をさらに備える請求項２１に記載のデバイス。
【請求項２４】
前記差動直交出力信号及び差動同相出力信号を受信するための手段と、
前記差動同相出力信号及び前記差動直交出力信号に基づいてゲートバイアス電圧を動的に調整するための手段と、をさらに備える請求項２１に記載のデバイス。
【請求項２５】
前記差動直交出力信号の正のライン及び負のラインを加算して同相モード誤り信号を生成するための手段と、
前記差動直交出力信号の正のライン及び負のラインを減算して差動モード誤り信号を生成するための手段と、
前記同相モード誤り信号及び基準電圧を減算して比較された信号を生成するための手段と、
前記比較された信号及び前記差動モード誤り信号を加算して第１のゲートバイアス電圧を生成するための手段と、
前記比較された信号及び差動モード誤り信号を減算するための並びに第４のゲートバイアス電圧を生成するための手段と、をさらに備える請求項２４に記載のデバイス。
【請求項２６】
前記差動同相出力信号の正のライン及び負のラインを加算して同相モード誤り信号を生成するための手段と、
前記差動同相出力信号の正のライン及び負のラインを減算して差動モード誤り信号を生成するための手段と、
前記同相モード誤り信号及び基準電圧を減算して比較された信号を生成するための手段と、
前記比較された信号及び前記差動モード誤り信号を加算して第２のゲートバイアス電圧を生成するための手段と、
前記比較された信号及び前記差動モード誤り信号を減算して第３のゲートバイアス電圧を生成するための手段と、をさらに備える請求項２４に記載のデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−６６１８４（Ｐ２０１３−６６１８４Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−２２７３９３（Ｐ２０１２−２２７３９３）
【出願日】平成２４年１０月１２日（２０１２．１０．１２）
【分割の表示】特願２０１１−５０１００５（Ｐ２０１１−５０１００５）の分割
【原出願日】平成２１年３月２０日（２００９．３．２０）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１２−２２７３９３（Ｐ２０１２−２２７３９３）
【出願日】平成２４年１０月１２日（２０１２．１０．１２）
【分割の表示】特願２０１１−５０１００５（Ｐ２０１１−５０１００５）の分割
【原出願日】平成２１年３月２０日（２００９．３．２０）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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