平面表示装置
【課題】表示品位の低下を防止できる液晶表示装置を提供する。
【解決手段】複数の薄膜トランジスタ７を信号電極12にて縦方向に電気的に接続する。薄膜トランジスタ７それぞれのゲート電極32にゲート信号回路11を電気的に接続させる。薄膜トランジスタ７をオン、オフするゲート信号を、第２の電極群13を介してゲート信号回路11にて縦方向にシフト転送させる。薄膜トランジスタ７へと供給したゲート信号のゲート波形が、ゲート信号回路11からの第２の電極群13を介したクロック信号にて一水平期間毎に縦方向に１ラインずつ順次転送させる。ゲート信号が遅延したりゲート信号のゲート波形がなまったりしなくなる。
【解決手段】複数の薄膜トランジスタ７を信号電極12にて縦方向に電気的に接続する。薄膜トランジスタ７それぞれのゲート電極32にゲート信号回路11を電気的に接続させる。薄膜トランジスタ７をオン、オフするゲート信号を、第２の電極群13を介してゲート信号回路11にて縦方向にシフト転送させる。薄膜トランジスタ７へと供給したゲート信号のゲート波形が、ゲート信号回路11からの第２の電極群13を介したクロック信号にて一水平期間毎に縦方向に１ラインずつ順次転送させる。ゲート信号が遅延したりゲート信号のゲート波形がなまったりしなくなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、透光性基板上の複数の画素毎にスイッチング素子が設けられた平面表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置は、ノート型のパーソナルコンピュータに限らず、モニタ用途やテレビ用途など広い範囲に用いられている。そして、これに伴って画面サイズが大きくなる傾向にある。また、画素数もＶＧＡからＸＧＡへと大きくなる傾向にあり、今後とも画面サイズおよび画素数が拡大すると予測される。
【０００３】
そして、これら画面サイズおよび画素数の拡大に伴って、画素にデータを書き込むための画素書き込み用の薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)をオン、オフするゲート信号の波形のなまりや遅延が問題となっている。このゲート信号の波形のなまりや遅延は、画面サイズが大きくなるに連れて配線の長さが増してしまい、この配線が一定の抵抗および容量を負荷として有することによって生じるものである。
【０００４】
従来、この種の液晶表示装置としては、基板上の横方向に複数本の走査線が形成されているとともに、この基板上の縦方向に複数本の信号線が形成されている。そして、これら走査線および信号線の各交差部のそれぞれに画素が設けられており、これら走査線の左側に走査線駆動回路が電気的に接続されている(例えば、特許文献１参照。)。
【特許文献１】特開２００３−２９２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の液晶表示装置は、各走査線の左側の走査線駆動回路からゲート信号が供給されるが、このゲート信号を各画素のそれぞれに供給する途中の走査線の電極抵抗や負荷容量によって、このゲート信号が各走査線の右側の出口において波形がなまってしまう。このため、この液晶表示装置の各画素の書き込み時間が、ゲート信号の供給側と終端側とで異なることによって、画質の低下を招いてしまう。
【０００６】
すなわち、液晶表示装置の画面が大きくなることによって、この画面中の各画素における電極抵抗が大きくなることとなり、これら画素数が増大することによって、これら画素の負荷容量が大きくなることとなるから、この現象がより顕著になる。したがって、ゲート信号の波形のなまりや遅延が、画面の表示品位の低下を引き起こすという問題の解決が課題となっていた。
【０００７】
そこで、従来は、液晶表示装置の電極の厚みや材料を変えることによって、この液晶表示装置の各画素における電極抵抗や負荷容量を下げるなどしている。ところが、電極の厚みや材料を変えて各画素における電極抵抗や負荷容量を下げる方法では、新材料の採用やプロセスの新規開発などが必要であるから、新規な設備投資やコストアップの原因となり開発期間も長くなりがちである。また、液晶表示装置の画面サイズの拡大や画素数の増大は、今後も続くと考えられるため、上述の従来の方法ではさらなる改善が容易ではなく、表示品位の低下の防止が容易ではないという問題を有している。
【０００８】
本発明は、このような点に鑑みなされたもので、表示品位の低下を防止できる平面表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、透光性基板と、この透光性基板上に縦横にマトリクス状に配設された複数の画素と、少なくともゲート電極を有し前記複数の画素毎に設けられこれら画素にデータを書き込む複数のスイッチング素子と、これら複数のスイッチング素子のそれぞれを縦方向に電気的に接続し前記画素にデータが供給可能な第１の電極群と、前記複数の画素毎に設けられ前記スイッチング素子のゲート電極に電気的に接続されこれらスイッチング素子のそれぞれをオン、オフさせる信号を供給するとともに、この信号を縦方向に転送させる転送回路と、これら転送回路を縦方向に互いに電気的に接続させる第２の電極群とを具備したものである。
【００１０】
そして、透光性基板上に縦横に配設された複数の画素毎に設けられている複数のスイッチング素子のそれぞれが、第１の電極群にて縦方向に電気的に接続されており、これらスイッチング素子のゲート電極に転送回路を電気的に接続させて、これら転送回路にてスイッチング素子をオン、オフさせる信号を第２の電極群を介して縦方向に転送させることにより、これらスイッチング素子をオン、オフさせる信号の遅延や、波形のなまりを防止できるから、表示品位の低下を防止できる。
【発明の効果】
【００１１】
本発明によれば、複数のスイッチング素子のそれぞれを第１の電極群にて縦方向に電気的に接続させ、これらスイッチング素子のゲート電極に転送回路を電気的に接続させて、これら転送回路にてスイッチング素子をオン、オフさせる信号を第２の電極群を介して縦方向に転送させることにより、これらスイッチング素子をオン、オフさせる信号の遅延や、波形のなまりを防止できるから、表示品位の低下を防止できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の液晶表示装置の一実施の形態の構成を図面を参照して説明する。
【００１３】
図１および図２において、１は平面表示装置としての液晶表示装置である。この液晶表示装置１は、アクティブマトリクス型のトップゲートタイプである薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)方式の液晶パネルである。
【００１４】
そして、この液晶表示装置１は、図１に示すように、薄膜トランジスタ基板としての電極基板である略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板３を有している。
【００１５】
このガラス基板３の一主面である表面上の中央部には、図１に示すように、画像表示領域としての画面部４が形成されている。この画面部４には、表示画素としての複数の画素５が縦横にマトリクス状に配設されている。これら複数の画素５は、ガラス基板３の縦方向に沿って複数、例えばｎ個形成されており、このガラス基板３の横方向に沿って複数、例えばｍ個形成されている。したがって、これら複数の画素５は、ガラス基板３上にｎ×ｍ個形成されている。
【００１６】
さらに、これら画素５のそれぞれには、図示しない補助容量、画素電極６、およびスイッチング素子としての薄膜トランジスタ７がそれぞれ１つずつ配置されている。すなわち、これら補助容量、画素電極６および薄膜トランジスタ７のそれぞれは、各画素５毎に設けられている。ここで、各薄膜トランジスタ７のドレイン電極39に補助容量が電気的に接続されている。
【００１７】
また、ガラス基板３の表面の各画素５には、図１に示すように、転送回路としての回路ブロックであるゲート信号回路11がそれぞれ設けられている。このゲート信号回路11は、横方向に長手方向を有する細長矩形状に形成されている、さらに、このゲート信号回路11は、各画素５に設けられている薄膜トランジスタ７のゲート電極32に電気的に接続されている。また、このゲート信号回路11は、このゲート信号回路11が設けられている画素５内に設けられている薄膜トランジスタ７を駆動させる駆動回路である。
【００１８】
さらに、このゲート信号回路11は、各画素５毎に設けられており、これら各画素５に設けられている薄膜トランジスタ７をオン、オフさせるためのゲート波形を有するゲート信号を供給するとともに、これらゲート信号を縦方向に沿って転送させる。すなわち、このゲート信号回路11は、画素書き込みのための書き込み用薄膜トランジスタ７のためのゲート波形を発生するとともに、画素データ書き込みパルスであるゲート信号のゲート波形を縦方向にシフト転送させる機能を有している。ここで、このゲート信号回路11は、図３に示すように、Ｄフリップフロップ１段にて構成されており、このＤフリップフロップ１段が縦方向に接続されているとともに、これらゲート信号回路11の出力側がカスケード接続されて縦接続されている。
【００１９】
さらに、図２に示すように、ガラス基板３の画面部４には、画素データを供給するための第１の電極群としての信号電極12が、この画面部４の各画素５間に縦方向に沿って配線されている。この信号電極12は、ゲート信号回路11と同じ層に形成されている。すなわち、このゲート信号回路11は、信号電極12と同位置に積層されている。さらに、これら信号電極12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。そして、これら信号電極12は、縦方向に沿った一列の薄膜トランジスタ７それぞれのソース電極38に電気的に接続されている。すなわち、これら信号電極12は、縦方向に沿った一列の薄膜トランジスタ７を縦方向に沿って電気的に接続させるとともに、これら薄膜トランジスタ７が設けられている各画素５に画像データを供給可能とさせる。
【００２０】
また、これら信号電極12と薄膜トランジスタ７との間は、画面部４の各画素５間に縦方向に沿って第２の電極群13が配線されている。この第２の電極群13は、信号電極12と同じ層に同じ材料で同一の工程で形成されている。すなわち、この第２の電極群13は、信号電極12と同位置に積層されている。さらに、この第２の電極群13は、縦方向に沿った一列のゲート信号回路11それぞれの横方向の一端部間を電気的に接続させている。具体的に、この第２の電極群13は、各ゲート信号回路11の一端部近傍で分断されており、これら分断された両端部のそれぞれがゲート信号回路11に電気的に接続されている。すなわち、この第２の電極群13は、縦方向に沿った一列のゲート信号回路11を縦方向に沿って共通して互いに電気的に接続させている。
【００２１】
さらに、信号電極12と画素電極６との間にも、クロック信号供給用の第２の電極群13が、画面部４の各画素５間に縦方向に沿って配線されている。この第２の電極群13は、縦方向に沿った一列のゲート信号回路11それぞれの横方向の他端部間を電気的に接続させている。具体的に、この第２の電極群13は、各ゲート信号回路11の他端部近傍で分岐されており、この分岐された端部がゲート信号回路11に電気的に接続されている。そして、この第２の電極群13は、ゲート信号回路11をシフト動作させるためのクロック信号を、各ゲート信号回路11に供給するために設けられている。
【００２２】
したがって、これら第２の電極群13は、ガラス基板３の縦方向および横方向のそれぞれに沿った略格子状に形成されている。すなわち、この第２の電極群13は、水平方向および垂直方向のそれぞれに沿った略格子状に形成されている。さらに、これら第２の電極群13の間に補助容量、画素電極６および薄膜トランジスタ７のそれぞれが設けられている。さらに、これら補助容量、画素電極６および薄膜トランジスタ７のそれぞれは、ゲート信号回路11間に設けられている。
【００２３】
次いで、ガラス基板３の表面には、図２に示すように、シリコン窒化膜や酸化シリコン膜などで構成されたアンダーコート層21が積層されて成膜されている。このアンダーコート層21上には、トップゲート型構造としてのトップゲートタイプの半導体素子としての薄膜トランジスタ７が１画素構成要素として配設されている。これら薄膜トランジスタ７は、これら薄膜トランジスタ７が設けられている各画素５にデータを書き込むための画素データ書き込み用である。
【００２４】
そして、これら薄膜トランジスタ７は、アンダーコート層21上に形成された半導体層としての活性層22を備えている。この活性層22は、多結晶半導体としてのポリシリコン(ｐ−Ｓｉ)にて構成された多結晶半導体層としてのポリシリコン半導体層である。なお、この活性層22は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)をエキシマレーザにてレーザアニールしてからパターニングして作成した島状のポリシリコン薄膜である。
【００２５】
さらに、この活性層22の中央部には、チャネル部としてのチャネル領域23が設けられている。また、このチャネル領域23の両端部には、ソース領域24およびドレイン領域25がそれぞれ形成されている。ここで、これらチャネル領域23、ソース領域24およびドレイン領域25にて活性層22が構成されており、これらソース領域24およびドレイン領域25は、チャネル領域23の両側に接続されている。
【００２６】
そして、各薄膜トランジスタ７のチャネル領域23、ソース領域24およびドレイン領域25のそれぞれを含むアンダーコート層21上には、絶縁性を有する配線絶縁層としてのシリコン酸化膜であるゲート絶縁膜31が積層されて成膜されている。このゲート絶縁膜31は、活性層22を含むアンダーコート層21上に配置されている。
【００２７】
さらに、各薄膜トランジスタ７のチャネル領域23に対向したゲート絶縁膜31上には、単一の平面視細長矩形状のゲート電極32が積層されて成膜されている。このゲート電極32は、ゲート絶縁膜31を介して各薄膜トランジスタ７のチャネル領域23上に対向して絶縁されている。
【００２８】
また、このゲート電極32から離間されたゲート絶縁膜31上には、補助容量が積層されている。そして、この補助容量およびゲート電極32のそれぞれを含むゲート絶縁膜31上には、層間絶縁層としての層間絶縁膜33が積層されて成膜されている。さらに、これら層間絶縁膜33およびゲート絶縁膜31には、これら層間絶縁膜33およびゲート絶縁膜31のそれぞれを貫通した第１の開口部としての導通部である複数のコンタクトホール34,35が開口されて設けられている。
【００２９】
ここで、これらコンタクトホール34,35は、薄膜トランジスタ７のゲート電極32の両側に位置する、この薄膜トランジスタ７のソース領域24およびドレイン領域25上に設けられている。そして、コンタクトホール34は、薄膜トランジスタ７のソース領域24に連通して開口している。また、コンタクトホール35は、薄膜トランジスタ７のドレイン領域25に連通して開口している。
【００３０】
さらに、薄膜トランジスタ７のソース領域24に連通したコンタクトホール34を含む層間絶縁膜33上には、ソース電極38が積層されて成膜されている。したがって、このソース電極38は、薄膜トランジスタ７のソース領域24に電気的に接続されている。また、薄膜トランジスタ７のドレイン領域25に連通したコンタクトホール35を含む層間絶縁膜33上には、ドレイン電極39が積層されて設けられている。このドレイン電極39は、補助容量に電気的に接続されている。また、このドレイン電極39は、コンタクトホール35を介して薄膜トランジスタ７のドレイン領域25に電気的に接続されて導通されている。ここで、これらソース電極38およびドレイン電極39は、ゲート電極32から離間されて、このゲート電極32に対して絶縁されている。
【００３１】
なお、これらソース電極38、ドレイン電極39、活性層22、ゲート絶縁膜31、ゲート電極32および層間絶縁膜33にて薄膜トランジスタ７が構成されている。よって、これら薄膜トランジスタ７は、ガラス基板３の画面部４上にマトリクス状の半導体層パターンとして形成されている。
【００３２】
さらに、各薄膜トランジスタ７のソース電極38およびドレイン電極39を含む層間絶縁膜33上には、保護膜としてのパッシベーション膜である平坦化膜41が積層されて成膜されている。この平坦化膜41には、この平坦化膜41を貫通した導通部としてのコンタクトホール42が開口されて設けられている。このコンタクトホール42は、薄膜トランジスタ７のドレイン電極39に連通して開口している。
【００３３】
そして、このコンタクトホール42を含む平坦化膜41上には、ＩＴＯ薄膜である画素電極６が積層されて成膜されている。この画素電極６は、コンタクトホール42を介して薄膜トランジスタ７のドレイン電極39に電気的に接続されて導通されている。ここで、この画素電極６は、薄膜トランジスタ７にて制御される。さらに、この画素電極６を含んだ平坦化膜41上には、配向膜43が積層されて成膜されている。
【００３４】
一方、アレイ基板２の表面には、矩形平板状の対向基板51が対向して配設されている。この対向基板51は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板52を備えている。このガラス基板52におけるアレイ基板２に対向した側の一主面である表面には、カラーフィルタ層53が積層されて設けられている。このカラーフィルタ層53は、少なくとも２色以上である１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つのドットが繰り返し配置されて構成された色層である。
【００３５】
また、このカラーフィルタ層53は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の各画素５に対応して対向するように設けられている。さらに、このカラーフィルタ層53の表面には、共通電極としての矩形平板状の対向電極54が積層されて設けられている。この対向電極54は、対向基板51の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の画面部４全体に亘って対向する矩形状の大きな電極である。言い換えると、この対向電極54は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の画素電極６と相対するように配置されている。さらに、この対向電極54上には、配向膜55が積層されて成膜されている。
【００３６】
そして、この対向基板51は、この対向基板51の配向膜55をアレイ基板２の配向膜43に対向させた状態で、この対向基板51にアレイ基板２が取り付けられている。すなわち、このアレイ基板２の画素電極６は、対向基板51の対向電極54に対向して配設されている。さらに、これら対向基板51の配向膜55とアレイ基板２の配向膜43との間には、図示しない液晶が挟持されて介挿されて封止されて光変調層としての液晶層56が形成されている。この液晶層56は、アレイ基板２の画素電極６と対向基板51の対向電極54との間に液晶容量を形成させる。
【００３７】
次に、上記一実施の形態の液晶表示装置の製造方法を説明する。
【００３８】
まず、プラズマＣＶＤ工程として、ガラス基板３上にプラズマＣＶＤ(Chemical Vapor Deposition)法でアンダーコート層21を形成する。
【００３９】
この後、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などで、このアンダーコート層21上に非晶質半導体薄膜であるアモルファスシリコン薄膜を堆積する。
【００４０】
次いで、レーザ照射工程として、このアモルファスシリコン薄膜にパルスレーザビームを照射してレーザアニールして、このアモルファスシリコン薄膜をエキシマレーザ溶融結晶化させて多結晶半導体薄膜であるポリシリコン薄膜にする。このとき、パルスレーザビームとしては、光線としてのエネルギビームであるエキシマレーザビームである。
【００４１】
この後、第１のドライエッチング工程として、このポリシリコン薄膜の表面にレジストを形成してから、このレジストをマスクとして用いてドライエッチングして島状にパターニングする。
【００４２】
次いで、ゲート絶縁膜形成工程として、これら島状のポリシリコン薄膜を含むアンダーコート層21上に、ＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにて、シリコン酸化膜(ＳｉＯＸ)などによるゲート絶縁膜31を形成する。
【００４３】
この後、第１の金属層形成工程として、薄膜トランジスタ７のチャネル領域23となる部分のポリシリコン薄膜上に、モリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにて成膜してからパターニングして信号電極12および第２の電極群13などを形成する。
【００４４】
この後、これら信号電極12および第２の電極群13と同じ層にゲート信号回路11を形成する。
【００４５】
この状態で、第１のイオンドーピング工程として、ゲート電極32をマスクとして用いて、薄膜トランジスタ７のソース領域24およびドレイン領域25となる部分のポリシリコン薄膜62の両側部にｎ型のリン(Ｐ)やｐ型のボロン(Ｂ)などの不純物Ｍを高濃度にイオンドーピングしてｎ＋層あるいはｐ＋層として、薄膜トランジスタ７のソース領域24およびドレイン領域25のそれぞれを形成する。
【００４６】
この後、各薄膜トランジスタ７の活性層22をアニールして、これら薄膜トランジスタ７の活性層22にドーピングした不純物を活性化させる。
【００４７】
次いで、プラズマＣＶＤ工程として、各薄膜トランジスタ７それぞれのゲート電極32を含むゲート絶縁膜31上に、酸化シリコン膜などを成膜して層間絶縁膜33を形成する。
【００４８】
この後、フォトリソ工程として、この層間絶縁膜33およびゲート絶縁膜31をパターニングしてコンタクトホール34,35を開口させて、各薄膜トランジスタ７のソース領域24およびドレイン領域25のそれぞれの一部を露出させる。
【００４９】
この状態で、第２の金属層形成工程として、これらコンタクトホール34,35を含む層間絶縁膜33上の全面にスパッタ法などにて金属層を成膜する。この後、各薄膜トランジスタ７のソース電極38およびドレイン電極39となる金属層上にフォトレジストを形成する。
【００５０】
次いで、第２のドライエッチング工程として、このフォトレジストをマスクとして用いて、各薄膜トランジスタ７のソース電極38およびドレイン電極39となる部分以外の金属層をドライエッチングにて除去して、各薄膜トランジスタ７のソース電極38およびドレイン電極39のそれぞれを形成する。
【００５１】
この後、これらソース電極38およびドレイン電極39上のフォトレジストを剥離して除去する。
【００５２】
さらに、平坦化膜形成工程として、これらソース電極38およびドレイン電極39のそれぞれを含む層間絶縁膜33上にシリコン窒化膜(ＳｉＮＸ)である平坦化膜41を形成して、各薄膜トランジスタ７を完成する。
【００５３】
この後、フォトリソ工程にて、この平坦化膜41にコンタクトホール42を形成して、薄膜トランジスタ７のドレイン電極39の一部を露出させる。
【００５４】
この状態で、このコンタクトホール42を含む平坦化膜41上に透明導電膜をスパッタしてからパターニングして画素電極６を形成する。この後、この画素電極６を含む平坦化膜41上に配向膜43を形成してアレイ基板２を製造する。
【００５５】
この後、このアレイ基板２の配向膜43側に、対向基板51の配向膜55側を対向させて取り付けた後、これらアレイ基板２の配向膜43と対向基板51の配向膜55との間に液晶層56を介挿させて封止して液晶表示装置１とする。
【００５６】
上述したように、上記一実施の形態によれば、信号電極12にて縦方向に電気的に接続されている複数の薄膜トランジスタ７それぞれのゲート電極32にゲート信号回路11を電気的に接続させて、これら各薄膜トランジスタ７をオン、オフさせるゲート信号を第２の電極群13を介してゲート信号回路11にて縦方向にシフト転送させる構成とした。
【００５７】
この結果、各画素５の薄膜トランジスタ７へと供給されたゲート信号のゲート波形が、ゲート信号回路11からのクロック信号によって、一水平期間毎に縦方向に１ラインずつ順次転送される。したがって、従来のように横からゲート信号を供給する液晶表示装置とは異なり、このゲート信号が遅延したり、このゲート信号のゲート波形がなまったりするようなことが生じなくなる。
【００５８】
また、このゲート波形の伝送波形は、縦方向に沿って各画素５間をシフト転送されるだけなので、各ゲート信号回路11を縦方向に接続させる第２の電極群13をそれほど低抵抗にする必要がないから、この第２の電極群13の電極幅をそれほど大きくする必要もない。さらに、ゲート信号回路11を設けることによって、ガラス基板３の画面部４上に余分な面積が取られてしまうが、これらゲート信号回路11を最近の微細プロセスにて形成することによって、これらゲート信号回路11の大きさを小さくできるから、これらゲート信号回路11を設けても余り不利益にならない。
【００５９】
したがって、従来の液晶表示装置とは異なり、ゲート波形の伝送を画面部４の走査方向に一斉にできるから、従来の液晶表示装置で生じていたゲート信号のゲート波形のひずみを原理的に削減できる。このため、画面部４の横方向へのサイズの制約を解消できるとともに、電極領域を従来の液晶表示装置と同等にできるので、液晶表示装置１の画面部４の表示品位の低下を防止できる。
【００６０】
なお、上記一実施の形態では、ゲート信号回路11、信号電極12および第２の電極群13のそれぞれを同じ層に形成したが、これらゲート信号回路11および第２の電極群13のそれぞれを、信号電極12より下層に積層させることもできる。そして、これらゲート信号回路11および第２の電極群13のそれぞれを信号電極12の下層に積層させることによって、これらゲート信号回路11および第２の電極群13それぞれの配線領域を従来の液晶表示装置と同様にできる。
【００６１】
さらに、トップゲートタイプの薄膜トランジスタ７について説明したが、ボトムゲート型構造であるボトムゲートタイプの薄膜トランジスタ７であっても対応させて用いることができる。
【００６２】
また、アレイ基板２と対向基板51との間に光変調層として液晶層56を介挿させた液晶表示装置１について説明したが、例えば光変調層を液晶材料に代えて有機発光材料としてのエレクトロルミネッセンス(Electro Luminescence:ＥＬ)材料とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の平面表示装置の第１の実施の形態を示す説明平面図である。
【図２】同上平面表示装置を示す説明断面図である。
【図３】同上平面表示装置の転送回路を示すブロック図である。
【符号の説明】
【００６４】
１ 平面表示装置としての液晶表示装置
３ 透光性基板としてのガラス基板
５ 画素
７ スイッチング素子としての薄膜トランジスタ
11 転送回路としてのゲート信号回路
12 第１の電極群としての信号電極
13 第２の電極群
32 ゲート電極
【技術分野】
【０００１】
本発明は、透光性基板上の複数の画素毎にスイッチング素子が設けられた平面表示装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置は、ノート型のパーソナルコンピュータに限らず、モニタ用途やテレビ用途など広い範囲に用いられている。そして、これに伴って画面サイズが大きくなる傾向にある。また、画素数もＶＧＡからＸＧＡへと大きくなる傾向にあり、今後とも画面サイズおよび画素数が拡大すると予測される。
【０００３】
そして、これら画面サイズおよび画素数の拡大に伴って、画素にデータを書き込むための画素書き込み用の薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)をオン、オフするゲート信号の波形のなまりや遅延が問題となっている。このゲート信号の波形のなまりや遅延は、画面サイズが大きくなるに連れて配線の長さが増してしまい、この配線が一定の抵抗および容量を負荷として有することによって生じるものである。
【０００４】
従来、この種の液晶表示装置としては、基板上の横方向に複数本の走査線が形成されているとともに、この基板上の縦方向に複数本の信号線が形成されている。そして、これら走査線および信号線の各交差部のそれぞれに画素が設けられており、これら走査線の左側に走査線駆動回路が電気的に接続されている(例えば、特許文献１参照。)。
【特許文献１】特開２００３−２９２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の液晶表示装置は、各走査線の左側の走査線駆動回路からゲート信号が供給されるが、このゲート信号を各画素のそれぞれに供給する途中の走査線の電極抵抗や負荷容量によって、このゲート信号が各走査線の右側の出口において波形がなまってしまう。このため、この液晶表示装置の各画素の書き込み時間が、ゲート信号の供給側と終端側とで異なることによって、画質の低下を招いてしまう。
【０００６】
すなわち、液晶表示装置の画面が大きくなることによって、この画面中の各画素における電極抵抗が大きくなることとなり、これら画素数が増大することによって、これら画素の負荷容量が大きくなることとなるから、この現象がより顕著になる。したがって、ゲート信号の波形のなまりや遅延が、画面の表示品位の低下を引き起こすという問題の解決が課題となっていた。
【０００７】
そこで、従来は、液晶表示装置の電極の厚みや材料を変えることによって、この液晶表示装置の各画素における電極抵抗や負荷容量を下げるなどしている。ところが、電極の厚みや材料を変えて各画素における電極抵抗や負荷容量を下げる方法では、新材料の採用やプロセスの新規開発などが必要であるから、新規な設備投資やコストアップの原因となり開発期間も長くなりがちである。また、液晶表示装置の画面サイズの拡大や画素数の増大は、今後も続くと考えられるため、上述の従来の方法ではさらなる改善が容易ではなく、表示品位の低下の防止が容易ではないという問題を有している。
【０００８】
本発明は、このような点に鑑みなされたもので、表示品位の低下を防止できる平面表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、透光性基板と、この透光性基板上に縦横にマトリクス状に配設された複数の画素と、少なくともゲート電極を有し前記複数の画素毎に設けられこれら画素にデータを書き込む複数のスイッチング素子と、これら複数のスイッチング素子のそれぞれを縦方向に電気的に接続し前記画素にデータが供給可能な第１の電極群と、前記複数の画素毎に設けられ前記スイッチング素子のゲート電極に電気的に接続されこれらスイッチング素子のそれぞれをオン、オフさせる信号を供給するとともに、この信号を縦方向に転送させる転送回路と、これら転送回路を縦方向に互いに電気的に接続させる第２の電極群とを具備したものである。
【００１０】
そして、透光性基板上に縦横に配設された複数の画素毎に設けられている複数のスイッチング素子のそれぞれが、第１の電極群にて縦方向に電気的に接続されており、これらスイッチング素子のゲート電極に転送回路を電気的に接続させて、これら転送回路にてスイッチング素子をオン、オフさせる信号を第２の電極群を介して縦方向に転送させることにより、これらスイッチング素子をオン、オフさせる信号の遅延や、波形のなまりを防止できるから、表示品位の低下を防止できる。
【発明の効果】
【００１１】
本発明によれば、複数のスイッチング素子のそれぞれを第１の電極群にて縦方向に電気的に接続させ、これらスイッチング素子のゲート電極に転送回路を電気的に接続させて、これら転送回路にてスイッチング素子をオン、オフさせる信号を第２の電極群を介して縦方向に転送させることにより、これらスイッチング素子をオン、オフさせる信号の遅延や、波形のなまりを防止できるから、表示品位の低下を防止できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の液晶表示装置の一実施の形態の構成を図面を参照して説明する。
【００１３】
図１および図２において、１は平面表示装置としての液晶表示装置である。この液晶表示装置１は、アクティブマトリクス型のトップゲートタイプである薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)方式の液晶パネルである。
【００１４】
そして、この液晶表示装置１は、図１に示すように、薄膜トランジスタ基板としての電極基板である略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板３を有している。
【００１５】
このガラス基板３の一主面である表面上の中央部には、図１に示すように、画像表示領域としての画面部４が形成されている。この画面部４には、表示画素としての複数の画素５が縦横にマトリクス状に配設されている。これら複数の画素５は、ガラス基板３の縦方向に沿って複数、例えばｎ個形成されており、このガラス基板３の横方向に沿って複数、例えばｍ個形成されている。したがって、これら複数の画素５は、ガラス基板３上にｎ×ｍ個形成されている。
【００１６】
さらに、これら画素５のそれぞれには、図示しない補助容量、画素電極６、およびスイッチング素子としての薄膜トランジスタ７がそれぞれ１つずつ配置されている。すなわち、これら補助容量、画素電極６および薄膜トランジスタ７のそれぞれは、各画素５毎に設けられている。ここで、各薄膜トランジスタ７のドレイン電極39に補助容量が電気的に接続されている。
【００１７】
また、ガラス基板３の表面の各画素５には、図１に示すように、転送回路としての回路ブロックであるゲート信号回路11がそれぞれ設けられている。このゲート信号回路11は、横方向に長手方向を有する細長矩形状に形成されている、さらに、このゲート信号回路11は、各画素５に設けられている薄膜トランジスタ７のゲート電極32に電気的に接続されている。また、このゲート信号回路11は、このゲート信号回路11が設けられている画素５内に設けられている薄膜トランジスタ７を駆動させる駆動回路である。
【００１８】
さらに、このゲート信号回路11は、各画素５毎に設けられており、これら各画素５に設けられている薄膜トランジスタ７をオン、オフさせるためのゲート波形を有するゲート信号を供給するとともに、これらゲート信号を縦方向に沿って転送させる。すなわち、このゲート信号回路11は、画素書き込みのための書き込み用薄膜トランジスタ７のためのゲート波形を発生するとともに、画素データ書き込みパルスであるゲート信号のゲート波形を縦方向にシフト転送させる機能を有している。ここで、このゲート信号回路11は、図３に示すように、Ｄフリップフロップ１段にて構成されており、このＤフリップフロップ１段が縦方向に接続されているとともに、これらゲート信号回路11の出力側がカスケード接続されて縦接続されている。
【００１９】
さらに、図２に示すように、ガラス基板３の画面部４には、画素データを供給するための第１の電極群としての信号電極12が、この画面部４の各画素５間に縦方向に沿って配線されている。この信号電極12は、ゲート信号回路11と同じ層に形成されている。すなわち、このゲート信号回路11は、信号電極12と同位置に積層されている。さらに、これら信号電極12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。そして、これら信号電極12は、縦方向に沿った一列の薄膜トランジスタ７それぞれのソース電極38に電気的に接続されている。すなわち、これら信号電極12は、縦方向に沿った一列の薄膜トランジスタ７を縦方向に沿って電気的に接続させるとともに、これら薄膜トランジスタ７が設けられている各画素５に画像データを供給可能とさせる。
【００２０】
また、これら信号電極12と薄膜トランジスタ７との間は、画面部４の各画素５間に縦方向に沿って第２の電極群13が配線されている。この第２の電極群13は、信号電極12と同じ層に同じ材料で同一の工程で形成されている。すなわち、この第２の電極群13は、信号電極12と同位置に積層されている。さらに、この第２の電極群13は、縦方向に沿った一列のゲート信号回路11それぞれの横方向の一端部間を電気的に接続させている。具体的に、この第２の電極群13は、各ゲート信号回路11の一端部近傍で分断されており、これら分断された両端部のそれぞれがゲート信号回路11に電気的に接続されている。すなわち、この第２の電極群13は、縦方向に沿った一列のゲート信号回路11を縦方向に沿って共通して互いに電気的に接続させている。
【００２１】
さらに、信号電極12と画素電極６との間にも、クロック信号供給用の第２の電極群13が、画面部４の各画素５間に縦方向に沿って配線されている。この第２の電極群13は、縦方向に沿った一列のゲート信号回路11それぞれの横方向の他端部間を電気的に接続させている。具体的に、この第２の電極群13は、各ゲート信号回路11の他端部近傍で分岐されており、この分岐された端部がゲート信号回路11に電気的に接続されている。そして、この第２の電極群13は、ゲート信号回路11をシフト動作させるためのクロック信号を、各ゲート信号回路11に供給するために設けられている。
【００２２】
したがって、これら第２の電極群13は、ガラス基板３の縦方向および横方向のそれぞれに沿った略格子状に形成されている。すなわち、この第２の電極群13は、水平方向および垂直方向のそれぞれに沿った略格子状に形成されている。さらに、これら第２の電極群13の間に補助容量、画素電極６および薄膜トランジスタ７のそれぞれが設けられている。さらに、これら補助容量、画素電極６および薄膜トランジスタ７のそれぞれは、ゲート信号回路11間に設けられている。
【００２３】
次いで、ガラス基板３の表面には、図２に示すように、シリコン窒化膜や酸化シリコン膜などで構成されたアンダーコート層21が積層されて成膜されている。このアンダーコート層21上には、トップゲート型構造としてのトップゲートタイプの半導体素子としての薄膜トランジスタ７が１画素構成要素として配設されている。これら薄膜トランジスタ７は、これら薄膜トランジスタ７が設けられている各画素５にデータを書き込むための画素データ書き込み用である。
【００２４】
そして、これら薄膜トランジスタ７は、アンダーコート層21上に形成された半導体層としての活性層22を備えている。この活性層22は、多結晶半導体としてのポリシリコン(ｐ−Ｓｉ)にて構成された多結晶半導体層としてのポリシリコン半導体層である。なお、この活性層22は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)をエキシマレーザにてレーザアニールしてからパターニングして作成した島状のポリシリコン薄膜である。
【００２５】
さらに、この活性層22の中央部には、チャネル部としてのチャネル領域23が設けられている。また、このチャネル領域23の両端部には、ソース領域24およびドレイン領域25がそれぞれ形成されている。ここで、これらチャネル領域23、ソース領域24およびドレイン領域25にて活性層22が構成されており、これらソース領域24およびドレイン領域25は、チャネル領域23の両側に接続されている。
【００２６】
そして、各薄膜トランジスタ７のチャネル領域23、ソース領域24およびドレイン領域25のそれぞれを含むアンダーコート層21上には、絶縁性を有する配線絶縁層としてのシリコン酸化膜であるゲート絶縁膜31が積層されて成膜されている。このゲート絶縁膜31は、活性層22を含むアンダーコート層21上に配置されている。
【００２７】
さらに、各薄膜トランジスタ７のチャネル領域23に対向したゲート絶縁膜31上には、単一の平面視細長矩形状のゲート電極32が積層されて成膜されている。このゲート電極32は、ゲート絶縁膜31を介して各薄膜トランジスタ７のチャネル領域23上に対向して絶縁されている。
【００２８】
また、このゲート電極32から離間されたゲート絶縁膜31上には、補助容量が積層されている。そして、この補助容量およびゲート電極32のそれぞれを含むゲート絶縁膜31上には、層間絶縁層としての層間絶縁膜33が積層されて成膜されている。さらに、これら層間絶縁膜33およびゲート絶縁膜31には、これら層間絶縁膜33およびゲート絶縁膜31のそれぞれを貫通した第１の開口部としての導通部である複数のコンタクトホール34,35が開口されて設けられている。
【００２９】
ここで、これらコンタクトホール34,35は、薄膜トランジスタ７のゲート電極32の両側に位置する、この薄膜トランジスタ７のソース領域24およびドレイン領域25上に設けられている。そして、コンタクトホール34は、薄膜トランジスタ７のソース領域24に連通して開口している。また、コンタクトホール35は、薄膜トランジスタ７のドレイン領域25に連通して開口している。
【００３０】
さらに、薄膜トランジスタ７のソース領域24に連通したコンタクトホール34を含む層間絶縁膜33上には、ソース電極38が積層されて成膜されている。したがって、このソース電極38は、薄膜トランジスタ７のソース領域24に電気的に接続されている。また、薄膜トランジスタ７のドレイン領域25に連通したコンタクトホール35を含む層間絶縁膜33上には、ドレイン電極39が積層されて設けられている。このドレイン電極39は、補助容量に電気的に接続されている。また、このドレイン電極39は、コンタクトホール35を介して薄膜トランジスタ７のドレイン領域25に電気的に接続されて導通されている。ここで、これらソース電極38およびドレイン電極39は、ゲート電極32から離間されて、このゲート電極32に対して絶縁されている。
【００３１】
なお、これらソース電極38、ドレイン電極39、活性層22、ゲート絶縁膜31、ゲート電極32および層間絶縁膜33にて薄膜トランジスタ７が構成されている。よって、これら薄膜トランジスタ７は、ガラス基板３の画面部４上にマトリクス状の半導体層パターンとして形成されている。
【００３２】
さらに、各薄膜トランジスタ７のソース電極38およびドレイン電極39を含む層間絶縁膜33上には、保護膜としてのパッシベーション膜である平坦化膜41が積層されて成膜されている。この平坦化膜41には、この平坦化膜41を貫通した導通部としてのコンタクトホール42が開口されて設けられている。このコンタクトホール42は、薄膜トランジスタ７のドレイン電極39に連通して開口している。
【００３３】
そして、このコンタクトホール42を含む平坦化膜41上には、ＩＴＯ薄膜である画素電極６が積層されて成膜されている。この画素電極６は、コンタクトホール42を介して薄膜トランジスタ７のドレイン電極39に電気的に接続されて導通されている。ここで、この画素電極６は、薄膜トランジスタ７にて制御される。さらに、この画素電極６を含んだ平坦化膜41上には、配向膜43が積層されて成膜されている。
【００３４】
一方、アレイ基板２の表面には、矩形平板状の対向基板51が対向して配設されている。この対向基板51は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板52を備えている。このガラス基板52におけるアレイ基板２に対向した側の一主面である表面には、カラーフィルタ層53が積層されて設けられている。このカラーフィルタ層53は、少なくとも２色以上である１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つのドットが繰り返し配置されて構成された色層である。
【００３５】
また、このカラーフィルタ層53は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の各画素５に対応して対向するように設けられている。さらに、このカラーフィルタ層53の表面には、共通電極としての矩形平板状の対向電極54が積層されて設けられている。この対向電極54は、対向基板51の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の画面部４全体に亘って対向する矩形状の大きな電極である。言い換えると、この対向電極54は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の画素電極６と相対するように配置されている。さらに、この対向電極54上には、配向膜55が積層されて成膜されている。
【００３６】
そして、この対向基板51は、この対向基板51の配向膜55をアレイ基板２の配向膜43に対向させた状態で、この対向基板51にアレイ基板２が取り付けられている。すなわち、このアレイ基板２の画素電極６は、対向基板51の対向電極54に対向して配設されている。さらに、これら対向基板51の配向膜55とアレイ基板２の配向膜43との間には、図示しない液晶が挟持されて介挿されて封止されて光変調層としての液晶層56が形成されている。この液晶層56は、アレイ基板２の画素電極６と対向基板51の対向電極54との間に液晶容量を形成させる。
【００３７】
次に、上記一実施の形態の液晶表示装置の製造方法を説明する。
【００３８】
まず、プラズマＣＶＤ工程として、ガラス基板３上にプラズマＣＶＤ(Chemical Vapor Deposition)法でアンダーコート層21を形成する。
【００３９】
この後、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などで、このアンダーコート層21上に非晶質半導体薄膜であるアモルファスシリコン薄膜を堆積する。
【００４０】
次いで、レーザ照射工程として、このアモルファスシリコン薄膜にパルスレーザビームを照射してレーザアニールして、このアモルファスシリコン薄膜をエキシマレーザ溶融結晶化させて多結晶半導体薄膜であるポリシリコン薄膜にする。このとき、パルスレーザビームとしては、光線としてのエネルギビームであるエキシマレーザビームである。
【００４１】
この後、第１のドライエッチング工程として、このポリシリコン薄膜の表面にレジストを形成してから、このレジストをマスクとして用いてドライエッチングして島状にパターニングする。
【００４２】
次いで、ゲート絶縁膜形成工程として、これら島状のポリシリコン薄膜を含むアンダーコート層21上に、ＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにて、シリコン酸化膜(ＳｉＯＸ)などによるゲート絶縁膜31を形成する。
【００４３】
この後、第１の金属層形成工程として、薄膜トランジスタ７のチャネル領域23となる部分のポリシリコン薄膜上に、モリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにて成膜してからパターニングして信号電極12および第２の電極群13などを形成する。
【００４４】
この後、これら信号電極12および第２の電極群13と同じ層にゲート信号回路11を形成する。
【００４５】
この状態で、第１のイオンドーピング工程として、ゲート電極32をマスクとして用いて、薄膜トランジスタ７のソース領域24およびドレイン領域25となる部分のポリシリコン薄膜62の両側部にｎ型のリン(Ｐ)やｐ型のボロン(Ｂ)などの不純物Ｍを高濃度にイオンドーピングしてｎ＋層あるいはｐ＋層として、薄膜トランジスタ７のソース領域24およびドレイン領域25のそれぞれを形成する。
【００４６】
この後、各薄膜トランジスタ７の活性層22をアニールして、これら薄膜トランジスタ７の活性層22にドーピングした不純物を活性化させる。
【００４７】
次いで、プラズマＣＶＤ工程として、各薄膜トランジスタ７それぞれのゲート電極32を含むゲート絶縁膜31上に、酸化シリコン膜などを成膜して層間絶縁膜33を形成する。
【００４８】
この後、フォトリソ工程として、この層間絶縁膜33およびゲート絶縁膜31をパターニングしてコンタクトホール34,35を開口させて、各薄膜トランジスタ７のソース領域24およびドレイン領域25のそれぞれの一部を露出させる。
【００４９】
この状態で、第２の金属層形成工程として、これらコンタクトホール34,35を含む層間絶縁膜33上の全面にスパッタ法などにて金属層を成膜する。この後、各薄膜トランジスタ７のソース電極38およびドレイン電極39となる金属層上にフォトレジストを形成する。
【００５０】
次いで、第２のドライエッチング工程として、このフォトレジストをマスクとして用いて、各薄膜トランジスタ７のソース電極38およびドレイン電極39となる部分以外の金属層をドライエッチングにて除去して、各薄膜トランジスタ７のソース電極38およびドレイン電極39のそれぞれを形成する。
【００５１】
この後、これらソース電極38およびドレイン電極39上のフォトレジストを剥離して除去する。
【００５２】
さらに、平坦化膜形成工程として、これらソース電極38およびドレイン電極39のそれぞれを含む層間絶縁膜33上にシリコン窒化膜(ＳｉＮＸ)である平坦化膜41を形成して、各薄膜トランジスタ７を完成する。
【００５３】
この後、フォトリソ工程にて、この平坦化膜41にコンタクトホール42を形成して、薄膜トランジスタ７のドレイン電極39の一部を露出させる。
【００５４】
この状態で、このコンタクトホール42を含む平坦化膜41上に透明導電膜をスパッタしてからパターニングして画素電極６を形成する。この後、この画素電極６を含む平坦化膜41上に配向膜43を形成してアレイ基板２を製造する。
【００５５】
この後、このアレイ基板２の配向膜43側に、対向基板51の配向膜55側を対向させて取り付けた後、これらアレイ基板２の配向膜43と対向基板51の配向膜55との間に液晶層56を介挿させて封止して液晶表示装置１とする。
【００５６】
上述したように、上記一実施の形態によれば、信号電極12にて縦方向に電気的に接続されている複数の薄膜トランジスタ７それぞれのゲート電極32にゲート信号回路11を電気的に接続させて、これら各薄膜トランジスタ７をオン、オフさせるゲート信号を第２の電極群13を介してゲート信号回路11にて縦方向にシフト転送させる構成とした。
【００５７】
この結果、各画素５の薄膜トランジスタ７へと供給されたゲート信号のゲート波形が、ゲート信号回路11からのクロック信号によって、一水平期間毎に縦方向に１ラインずつ順次転送される。したがって、従来のように横からゲート信号を供給する液晶表示装置とは異なり、このゲート信号が遅延したり、このゲート信号のゲート波形がなまったりするようなことが生じなくなる。
【００５８】
また、このゲート波形の伝送波形は、縦方向に沿って各画素５間をシフト転送されるだけなので、各ゲート信号回路11を縦方向に接続させる第２の電極群13をそれほど低抵抗にする必要がないから、この第２の電極群13の電極幅をそれほど大きくする必要もない。さらに、ゲート信号回路11を設けることによって、ガラス基板３の画面部４上に余分な面積が取られてしまうが、これらゲート信号回路11を最近の微細プロセスにて形成することによって、これらゲート信号回路11の大きさを小さくできるから、これらゲート信号回路11を設けても余り不利益にならない。
【００５９】
したがって、従来の液晶表示装置とは異なり、ゲート波形の伝送を画面部４の走査方向に一斉にできるから、従来の液晶表示装置で生じていたゲート信号のゲート波形のひずみを原理的に削減できる。このため、画面部４の横方向へのサイズの制約を解消できるとともに、電極領域を従来の液晶表示装置と同等にできるので、液晶表示装置１の画面部４の表示品位の低下を防止できる。
【００６０】
なお、上記一実施の形態では、ゲート信号回路11、信号電極12および第２の電極群13のそれぞれを同じ層に形成したが、これらゲート信号回路11および第２の電極群13のそれぞれを、信号電極12より下層に積層させることもできる。そして、これらゲート信号回路11および第２の電極群13のそれぞれを信号電極12の下層に積層させることによって、これらゲート信号回路11および第２の電極群13それぞれの配線領域を従来の液晶表示装置と同様にできる。
【００６１】
さらに、トップゲートタイプの薄膜トランジスタ７について説明したが、ボトムゲート型構造であるボトムゲートタイプの薄膜トランジスタ７であっても対応させて用いることができる。
【００６２】
また、アレイ基板２と対向基板51との間に光変調層として液晶層56を介挿させた液晶表示装置１について説明したが、例えば光変調層を液晶材料に代えて有機発光材料としてのエレクトロルミネッセンス(Electro Luminescence:ＥＬ)材料とした有機自己発光型表示装置、すなわちエレクトロルミネッセンス表示装置などの平面表示装置であっても対応させて用いることができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の平面表示装置の第１の実施の形態を示す説明平面図である。
【図２】同上平面表示装置を示す説明断面図である。
【図３】同上平面表示装置の転送回路を示すブロック図である。
【符号の説明】
【００６４】
１ 平面表示装置としての液晶表示装置
３ 透光性基板としてのガラス基板
５ 画素
７ スイッチング素子としての薄膜トランジスタ
11 転送回路としてのゲート信号回路
12 第１の電極群としての信号電極
13 第２の電極群
32 ゲート電極
【特許請求の範囲】
【請求項１】
透光性基板と、
この透光性基板上に縦横にマトリクス状に配設された複数の画素と、
少なくともゲート電極を有し前記複数の画素毎に設けられこれら画素にデータを書き込む複数のスイッチング素子と、
これら複数のスイッチング素子のそれぞれを縦方向に電気的に接続し前記画素にデータが供給可能な第１の電極群と、
前記複数の画素毎に設けられ前記スイッチング素子のゲート電極に電気的に接続されこれらスイッチング素子のそれぞれをオン、オフさせる信号を供給するとともに、この信号を縦方向に転送させる転送回路と、
これら転送回路を縦方向に互いに電気的に接続させる第２の電極群と
を具備したことを特徴とした平面表示装置。
【請求項２】
第２の電極群は、縦方向および横方向のそれぞれに沿った略格子状に形成されている
ことを特徴とした請求項１記載の平面表示装置。
【請求項３】
第２の電極群は、第１の電極群と同じ層に設けられている
ことを特徴とした請求項１または２記載の平面表示装置。
【請求項４】
転送回路は、第１の電極群と同じ層に設けられている
ことを特徴とした請求項１ないし３いずれか記載の平面表示装置。
【請求項１】
透光性基板と、
この透光性基板上に縦横にマトリクス状に配設された複数の画素と、
少なくともゲート電極を有し前記複数の画素毎に設けられこれら画素にデータを書き込む複数のスイッチング素子と、
これら複数のスイッチング素子のそれぞれを縦方向に電気的に接続し前記画素にデータが供給可能な第１の電極群と、
前記複数の画素毎に設けられ前記スイッチング素子のゲート電極に電気的に接続されこれらスイッチング素子のそれぞれをオン、オフさせる信号を供給するとともに、この信号を縦方向に転送させる転送回路と、
これら転送回路を縦方向に互いに電気的に接続させる第２の電極群と
を具備したことを特徴とした平面表示装置。
【請求項２】
第２の電極群は、縦方向および横方向のそれぞれに沿った略格子状に形成されている
ことを特徴とした請求項１記載の平面表示装置。
【請求項３】
第２の電極群は、第１の電極群と同じ層に設けられている
ことを特徴とした請求項１または２記載の平面表示装置。
【請求項４】
転送回路は、第１の電極群と同じ層に設けられている
ことを特徴とした請求項１ないし３いずれか記載の平面表示装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００７−５２３７０（Ｐ２００７−５２３７０Ａ）
【公開日】平成１９年３月１日（２００７．３．１）
【国際特許分類】
【出願番号】特願２００５−２３９０４７（Ｐ２００５−２３９０４７）
【出願日】平成１７年８月１９日（２００５．８．１９）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
【公開日】平成１９年３月１日（２００７．３．１）
【国際特許分類】
【出願日】平成１７年８月１９日（２００５．８．１９）
【出願人】（３０２０２０２０７）東芝松下ディスプレイテクノロジー株式会社 (2,170)
【Ｆターム（参考）】
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