撮像素子、撮像装置、並びに、製造装置および方法
【課題】黒レベルの基準値の検出をより正確に行うことができるようにする。
【解決手段】本開示の撮像素子は、有効画素領域の画素値の黒レベルの基準値を検出するための領域であり、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を備える。本開示は撮像素子、撮像装置、並びに、製造装置および方法に適用することができる。
【解決手段】本開示の撮像素子は、有効画素領域の画素値の黒レベルの基準値を検出するための領域であり、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を備える。本開示は撮像素子、撮像装置、並びに、製造装置および方法に適用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子、撮像装置、並びに、製造装置および方法に関し、特に、黒レベルの基準値の検出をより正確に行うことができるようにした撮像素子、撮像装置、並びに、製造装置および方法に関する。
【背景技術】
【０００２】
一般にデジタルカメラやカムコーダに用いられる撮像装置は、画像を形成する信号を出力する画素が形成された有効画素領域と、遮光膜にて遮光された画素、すなわちオプティカルブラック（以下OB（Optical Black））画素とを有する。このOB画素の出力信号は、暗信号の基準となるため、OB画素は有効画素と同等の暗電流を持ち、撮像装置内に入射した光による出力信号の変動が起こらないことが好ましい。ところで、ビデオカメラやデジタルスチルカメラなどにおいて、CCD（Charge Coupled Device）イメージセンサやCMOS（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子が広く使用されている。
【０００３】
これらの撮像素子に共通して、感度の向上は重要な課題であるが、その１つの解決策として裏面照射型のCMOSイメージセンサによる感度向上技術が開発された（例えば、特許文献１参照）。
【０００４】
この裏面照射型のCMOSイメージセンサにおいてもOB画素は、表面型のCMOSイメージセンサと同じく有効画素領域の外側に形成され、遮光膜で覆われている以外は有効領域内と同じセンサ構造が使用されている。また、OB画素と周辺回路の間には、カラーフィルター・集光レンズの形状均一性を目的に、ダミー画素領域を形成するのが一般的である。
【０００５】
しかしながら、裏面照射型のCMOSイメージセンサは、その構造上、OB領域に長波長光の回りこみ現象が発生しやすかった。従来の表面型のCMOSイメージセンサの場合、シリコン（Si）光電変換領域より更に深いSub基板領域膜厚が十分存在するため、入射光の長波長帯がOB領域に入る可能性は低かった。これに対して、裏面照射型のCMOSイメージセンサでは光電変換領域であるシリコン（Si）膜厚が薄く、入射された光は光電変換が行なわれるまで、Si-配線層界面、配線、並びに、さらに下層で反射を繰り返す恐れがあった。
【０００６】
その中でOB領域に一定量入射されてしまうため、裏面照射型のCMOSイメージセンサは、表面型のCMOSイメージセンサに比べ、長波長光がOB領域に入射される確率が高くなる恐れがあった。
【０００７】
OB領域に長波長帯の光が入射され光電変換が起こると、黒レベル誤認識が発生し、画像に色付き不具合が発生する可能性があるため極力軽減する事が望ましい。
【０００８】
このOB画素の出力信号を安定化させるため、光を入射したときに不要な電荷がOB画素に入ることを抑制するために、様々な技術が考えられた。その技術の１つとして、OB画素の光電変換領域の面積を縮小、すなわち感度を低下させることで、暗信号の基準を維持しつつ、余分な光を検出しないOB画素の形成が提言された（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１７６９５１号公報
【特許文献２】特開２００６−３４４８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に記載の手法を裏面照射型のCMOSイメージセンサに適用しても、長波長光の感度を低下させることは困難であった。
【００１１】
その理由として表面照射型のCMOSイメージセンサであれば、P型領域にて微小確率で発生した電子はシリコン基板のNsub領域に逃げる事が可能であるが、裏面照射型のCMOSイメージセンサの場合、シリコン基板のNsub領域が無い為、逃げ場を失った電子が、安定化を求めてOB領域のフォトダイオードに流入してしまう恐れがあった。
【００１２】
本開示は、このような状況に鑑みてなされたものであり、光の回り込みによる誤差発生を抑制し、黒レベルの基準値の検出をより正確に行うことができるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
本開示の一側面は、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を備える撮像素子である。
【００１４】
前記伝送路領域は、N型の領域であるようにすることができる。
【００１５】
前記伝送路領域は、前記オプティカルブラック画素領域の光電変換素子に接触しないように形成されるようにすることができる。
【００１６】
前記オプティカルブラック画素領域の光電変換素子は、前記半導体基板の界面近傍に、有効画素領域の光電変換素子より薄く形成されるようにすることができる。
【００１７】
前記伝送路領域は、前記オプティカルブラック画素領域の内部から外部に向けて水平方向にポテンシャルが低くなるようにポテンシャル勾配が形成されるようにすることができる。
【００１８】
前記伝送路領域は、前記オプティカルブラック画素領域に隣接する、画素出力が利用されないダミー画素領域の画素の光電変換素子に前記電荷を伝送するように形成されるようにすることができる。
【００１９】
前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より外側に配置されるようにすることができる。
【００２０】
前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より内側に配置されるようにすることができる。
【００２１】
前記ダミー画素領域において、前記半導体基板の界面から前記伝送路領域に達するゲート電極をさらに備えることができる。
【００２２】
前記オプティカルブラック画素領域は、有効画素領域の近傍に設けられるようにすることができる。
【００２３】
本開示の他の側面は、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を有する撮像素子を備える撮像装置である。
【００２４】
本開示のさらに他の側面は、半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する伝送路領域形成部を備える製造装置である。
【００２５】
前記伝送路領域形成部は、前記半導体領域の表面側界面にレジストを塗布し、所定の位置にレジスト開口領域を形成し、N型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成することができる。
【００２６】
前記伝送路領域形成部は、形成された前記伝送路領域が、前記オプティカルブラック画素領域の光電変換素子と接触しない深さに、前記N型不純物を注入することができる。
【００２７】
前記伝送路領域形成部は、前記半導体基板の画素分離領域のP型不純物濃度をN型に反転させる程度の濃度の前記N型不純物を注入することができる。
【００２８】
前記伝送路領域形成部は、前記半導体基板の裏面側に絶縁膜を形成後、前記半導体基板の裏面側からN型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成することができる。
【００２９】
本開示のさらに他の側面は、また、製造装置の製造方法であって、伝送路領域形成部が、半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する製造方法である。
【００３０】
本開示の一側面においては、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、オプティカルブラック画素領域の半導体基板内部に存在する電荷を、オプティカルブラック画素領域の外部に伝送する伝送路領域が備えられる。
【００３１】
本開示の他の側面においては、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、オプティカルブラック画素領域の半導体基板内部に存在する電荷を、オプティカルブラック画素領域の外部に伝送する伝送路領域を有する撮像素子が備えられる。
【００３２】
本開示のさらに他の側面においては、半導体基板の、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、オプティカルブラック画素領域の半導体基板内部に存在する電荷をオプティカルブラック画素領域の外部に伝送する伝送路領域が形成される。
【発明の効果】
【００３３】
本開示によれば、黒レベルの基準を検出することができる。特に、黒レベルの基準値の検出をより正確に行うことができる。
【図面の簡単な説明】
【００３４】
【図１】OB画素領域への光の回り込みの様子を説明する図である。
【図２】OB画素領域への光の回り込みの様子を説明する図である。
【図３】本技術を適用した撮像素子の主な構成例を示す図である。
【図４】本技術を適用した撮像素子の主な構成例を示す図である。
【図５】伝送路領域を説明する図である。
【図６】本技術を適用した製造装置の主な構成例を示すブロック図である。
【図７】製造処理の流れの例を説明するフローチャートである。
【図８】製造工程を説明する図である。
【図９】製造工程を説明する図である。
【図１０】製造工程を説明する図である。
【図１１】製造工程を説明する図である。
【図１２】製造工程を説明する図である。
【図１３】製造工程を説明する図である。
【図１４】本技術を適用した製造装置の、他の構成例を示すブロック図である。
【図１５】製造処理の流れの、他の例を説明するフローチャートである。
【図１６】製造工程を説明する図である。
【図１７】製造工程を説明する図である。
【図１８】本技術を適用した撮像素子の、他の構成例を示す図である。
【図１９】本技術を適用した製造装置の、さらに他の構成例を示すブロック図である。
【図２０】製造処理の流れの、さらに他の例を説明するフローチャートである。
【図２１】本技術を適用した撮像素子の、さらに他の構成例を示す図である。
【図２２】本技術を適用した撮像素子の、さらに他の構成例を示す図である。
【図２３】本技術を適用した撮像装置の主な構成例を示す図である。
【発明を実施するための形態】
【００３５】
以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子）
２．第２の実施の形態（製造装置応用例）
３．第３の実施の形態（撮像素子応用例）
４．第４の実施の形態（撮像素子応用例）
５．第５の実施の形態（撮像装置）
【００３６】
＜１．第１の実施の形態＞
［光の回り込み］
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）イメージセンサ等の撮像素子を用いる撮像装置等においては、撮像素子において得られる画像信号に対して、その黒レベルを基準値に補正するクランプ処理が行われる。
【００３７】
例えば、撮像素子の有効画素領域外に、基準とする黒レベルを検出する画素領域（OB（Optical Black）画素領域）が設けられ、その画素値を用いて有効画素領域内の各画素値の補正が行われる。
【００３８】
OB画素領域の各画素の構造は、遮光膜によって外部からの光の入射が遮られていること以外、有効画素領域の画素と同様である。したがって、理論的には、そのOB画素領域の画素値を黒レベルの基準値とすることにより、有効画素領域の各画素の画素値から入射光以外の影響を排除することができる（正しい輝度値を得ることができる）。
【００３９】
しかしながら、実際には、例えば、図１に示されるように、OB画素領域近傍の有効画素領域に、太陽光のような非常に強い光１が照射されると、その入射光が、撮像素子内部でOB画素領域に侵入する（光の回り込みが発生する）場合がある。
【００４０】
図１の例の場合、有効画素領域のOB画素領域近傍に照射された強い光１によって、OB画素領域の一部分（領域２）において画素値が浮いている。つまり、白色で示される領域２の画素値は、理論上は、黒色で示される他のOB画素領域の画素値と同じ値となる筈であるが、図１の例の場合、黒色で示される他のOB画素領域の画素値よりも大きくなってしまっている。
【００４１】
特に、フォトダイオードの光が入射する側の反対側に配線層が形成される裏面照射型のイメージセンサの場合、このような光の回り込みが発生し易い。
【００４２】
図２にCMOSイメージセンサの断面図を示す。図２に示される撮像素子１０は、裏面照射型のCMOSイメージセンサである。図２に示されるように、半導体基板２０には、フォトダイオード等の光電変換素子が形成されるセンサ部２１と、センサ部２１同士の間の画素分離領域２２とが形成される。
【００４３】
また、半導体基板２０の裏面側（図中上側）に、絶縁膜５１、カラーフィルタ層５３、および集光レンズ５４が積層される。また、OB画素領域１２およびダミー画素領域１３には、その領域の画素に入射する光を遮光する遮光膜５２も積層される。
【００４４】
また、半導体基板２０の表面側（図中下側）には、シリコン（Si）−配線層間膜界面３１および配線層が形成される。配線層には、配線４１および配線層間膜４２が形成される。
【００４５】
図２には、有効画素領域１１、OB画素領域１２、およびダミー画素領域１３のそれぞれの一部の画素の構造が模式的に示されている。
【００４６】
有効画素領域１１の、OB画素領域１２近傍の画素に入射した強い光源６１からの光の一部が、撮像素子１０内部で、配線層や界面等において反射し、OB画素領域１２の遮光膜５２の裏側に侵入する場合がある。
【００４７】
このように、OB画素領域１２の遮光膜５２の裏側に侵入した光が、OB画素領域１２の画素のフォトダイオードによって光電変換されると、その画素の画素値が浮いてしまう。つまり、光の回り込みが発生する。
【００４８】
このように、裏面照射型のCMOSイメージセンサは、その構造上、光の回り込みが発生し易い特徴を有する。
【００４９】
このようにOB画素領域の画素値が浮いてしまうと、クランプ処理において、黒レベルの基準値が浮くことになるので、有効画素領域の画素値を正しく補正することができなかった。つまり、従来の場合、強い入射光に対するロバスト性が低かった。
【００５０】
［撮像素子］
そこで、本開示においては、強い入射光に対するロバスト性を向上させ、クランプ処理をより適切に行うことができるようにする技術について説明する。
【００５１】
図３は、本技術を適用した撮像装置の主な構成例を示す図である。図３に示される撮像素子１００は、裏面照射型のCMOSイメージセンサである。図３に示されるように、撮像素子１００の光照射面には、中央部に有効画素領域１０１が形成され、その有効画素領域１０１を囲むようにOB画素領域１０２が形成される。また、そのOB画素領域１０２を囲むようにダミー画素領域１０３が形成され、さらにその外側が周辺回路が形成される周辺回路１０４となっている。
【００５２】
図４は、この撮像素子１００の、各領域の構成を説明するための断面図である。図中上側が、光照射面（裏面側）となる。すなわち、被写体からの光は、図中上から下に向かって撮像素子１００に入射する。
【００５３】
撮像素子１００は、その入射光の進行方向に対して多層構造を有する。つまり、撮像素子１００に入射された光は、各層を透過するように進行する。
【００５４】
なお、図４においては、有効画素領域１０１乃至ダミー画素領域１０３の一部の画素（各領域の境界近傍）の構成と、周辺回路１０４の一部の構成のみが示されている。
【００５５】
有効画素領域１０１乃至ダミー画素領域１０３において、撮像素子１００の半導体基板１２０には、フォトダイオード等の光電変換素子であるセンサ部１２１が画素毎に形成される。このセンサ部１２１同士の間は、画素分離領域１２２となる。
【００５６】
有効画素領域１０１乃至ダミー画素領域１０３の各画素の構成は、基本的に同様である。ただし、ダミー画素領域１０３は、有効画素領域１０１およびOB画素領域１０２の画素特性を安定させるために設けられた領域であるので、この領域の画素出力は、基本的に使用されない（暗出力（黒レベル）基準には用いられない）。なお、ダミー画素領域１０３は、カラーフィルタ層１５３や集光レンズ１５４形成時のOB画素領域１０２から周辺回路１０４までのパターン間差による形状変化を抑制する役目も担っている。
【００５７】
また、OB画素領域１０２とダミー画素領域１０３の各画素は、絶縁膜１５１中に形成される遮光膜１５２により、その画素から光が入射しないように遮光されている。したがって理想的には、OB画素領域の画素出力が暗出力（黒レベル）基準となる。実際には、有効画素領域１０１からの光の回り込み等により画素値が浮いてしまうことがあるので、撮像素子１００は、この影響を抑制するように構成されている。
【００５８】
例えば、OB画素領域１０２の各画素のセンサ部１２１は、感度を低下させるために、半導体基板１２０の深部まで形成されず、表面側の浅い領域のみに形成されている。
【００５９】
また、半導体基板１２０の、有効画素領域１０１の各画素のセンサ部１２１と交わらない程深部（裏面側）には、OB画素領域１０２からダミー画素領域１０３に対して、電子の通り道となる伝送路領域１２３が形成されている。
【００６０】
半導体基板１２０の表面側には、シリコン（Si）−配線層間膜界面１３１と配線層１４０が積層される。配線層１４０には、複数層の配線１４１と、絶縁材により構成される、各配線１４１間の配線層間膜１４２とが形成される。
【００６１】
半導体基板１２０の裏面側には、絶縁膜１５１、カラーフィルタ層１５３、および集光レンズ１５４が積層される。上述したように、OB画素領域１０２とダミー画素領域１０３の絶縁膜１５１内には、光を遮光する遮光膜１５２が形成される。これにより画像での黒レベル設定と、周辺回路への光入射によるデバイス弊害の防止とを実現している。
【００６２】
周辺回路１０４には、読み出しゲート、読み出した信号電荷を垂直方向に転送する垂直電荷転送部、および、水平電荷転送部等が形成される。
【００６３】
図５は、伝送路領域１２３を説明する図である。図５にグラデーションで示されるように、伝送路領域１２３は、OB画素領域１０２からダミー画素領域１０３に向けて、ダミー画素領域１０３側に行くほどポテンシャルが低くなるポテンシャル勾配を有する。つまり、伝送路領域１２３には、OB画素領域１０２の内部から外部に向けて水平方向にポテンシャルが低くなるようにポテンシャル勾配が形成される。
【００６４】
上述したように、OB画素領域１０２においては、センサ部１２１が浅く形成されているので、伝送路領域１２３はセンサ部１２１と接触しないように形成される。これに対して、図４や図５に示されるように、ダミー画素領域１０３においては、センサ部１２１と伝送路領域１２３が接触するように形成されている。
【００６５】
図５に示されるように、有効画素領域１０１からOB画素領域１０２に進入した電荷は、周囲よりポテンシャルが低く設定されている伝送路領域１２３に進入し、さらに、伝送路領域１２３のポテンシャル勾配によって、ダミー画素領域１０３側に誘導される。そして、ダミー画素領域１０３に誘導された電荷は、ダミー画素領域１０３のセンサ部１２１に進入し、蓄積される。
【００６６】
このように、伝送路領域１２３によって、OB画素領域１０２に進入した電荷が、OB画素領域１０２の外に誘導されるので、撮像素子１００は、OB画素領域１０２のセンサ部１２１に蓄積される可能性を低減させることができる。すなわち、撮像素子１００は、光の回り込みによるOB画素領域１０２の画素値の浮きを抑制することができ、より正確な黒レベルの基準値を検出することができる。
【００６７】
なお、以上においては、有効画素領域１０１乃至ダミー画素領域１０３の各領域を２画素ずつ示しているが、各領域の画素数（幅）は任意である。
【００６８】
［製造］
以下に、撮像素子１００の製造方法の例について説明する。
【００６９】
図６は、撮像素子１００を製造する製造装置の主な構成例を示すブロック図である。図６に示されるように、製造装置２００は、制御部２０１、深部N型不純物領域形成部２１１、画素分離領域形成部２１２、伝送路領域形成部２１３、浅いN型不純物領域形成部２１４、周辺回路部形成部２１５、配線層形成部２１６、基盤除去部２１７、絶縁膜形成部２１８、遮光膜形成部２１９、フィルタ形成部２１０、および集光レンズ形成部２２１を有する。また、製造装置２００は、入力部２３１、出力部２３２、記憶部２３３、通信部２３４、およびドライブ２３５を有する。
【００７０】
制御部２０１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、その他の各部を制御し、撮像素子１００の製造に関する処理を行う。例えば、制御部２０１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、CPUは、記憶部２３３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行する上において必要なデータなども適宜記憶される。
【００７１】
深部N型不純物領域形成部２１１乃至集光レンズ形成部２２１は、制御部２０１に制御され、撮像素子１００を製造する各工程の処理を行う。
【００７２】
入力部２３１は、キーボード、マウス、タッチパネル、および外部入力端子などよりなり、ユーザ指示や外部からの情報の入力を受け付け、制御部２０１に供給する。出力部２３２は、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、スピーカ、並びに外部出力端子などよりなり、制御部２０１から供給される各種情報を画像、音声、若しくは、アナログ信号やデジタルデータとして出力する。
【００７３】
記憶部２３３は、フラッシュメモリ等SSD（Solid State Drive）やハードディスクなどよりなり、制御部２０１から供給される情報を記憶したり、制御部２０１からの要求に従って、記憶している情報を読み出して供給したりする。
【００７４】
通信部２３４は、例えば、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなり、インターネットを含むネットワークを介して、外部の装置との通信処理を行う。例えば、通信部２３４は、制御部２０１から供給される情報を通信相手に送信したり、通信相手から受信した情報を制御部２０１に供給したりする。
【００７５】
ドライブ２３５は、必要に応じて制御部２０１に接続される。そして、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア２４１がそのドライブ２３５に適宜装着される。そして、そのドライブ２３５を介してリムーバブルメディア２４１から読み出されたコンピュータプログラムが、必要に応じて記憶部２３３にインストールされる。
【００７６】
図７のフローチャートを参照して、製造処理の流れの例を説明する。なお、適宜、図８乃至図１３を参照して説明する。図８乃至図１３は、製造処理の各工程の様子を説明する図である。
【００７７】
製造処理が開始されると、ステップＳ１０１において、深部N型不純物領域形成部２１１は、制御部２０１に制御されて、図８に示されるようなN型半導体基板３０１に深部N型不純物領域を形成する。
【００７８】
より具体的に説明すると、深部N型不純物領域形成部２１１は、N型半導体基板３０１の表面側に、図９に示されるように、レジスト３１１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、深部N型不純物領域形成部２１１は、イオン注入１を行い、深部Ｎ型不順物領域３１２を形成する。このとき、OB画素領域１０２にはイオン注入１が行われない。また、深部Ｎ型不純物領域３１２の深さ、すなわちイオン注入１のエネルギーに応じてレジスト３１１の膜厚が決定される。イオン注入１が終了すると、レジスト３１１が剥離される。
【００７９】
ステップＳ１０２において、画素分離領域形成部２１２は、制御部２０１に制御されて、N型半導体基板３０１に画素分離領域１２２を形成する。
【００８０】
より具体的に説明すると、画素分離領域形成部２１２は、N型半導体基板３０１の表面側に、図１０に示されるように、レジスト３２１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、イオン注入２を行い、画素分離領域１２２を形成する。ここで、画素分離領域幅は後述されるセンサ部１２１の面積を拡大するために極力狭くすることが望ましい。一般的には、レジスト開口幅はレジスト膜厚によって限界値が設定される。そのため、イオン注入のエネルギーに合わせて、最適なレジスト膜厚と開口幅が設定されるようにすることが望ましい。イオン注入２が終了すると、レジスト３２１が剥離される。
【００８１】
ステップＳ１０３において、伝送路領域形成部２１３は、制御部２０１に制御されて、N型半導体基板３０１のOB画素領域１０２およびダミー画素領域１０３に、伝送路領域１２３を形成する。
【００８２】
より具体的に説明すると、伝送路領域形成部２１３は、N型半導体基板３０１の表面側に、図１１に示されるように、レジスト３３１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、伝送路領域形成部２１３は、イオン注入３を行い、伝送路領域１２３を形成する。このとき、イオン注入２はＮ型不純物で実施される。また、注入深さは後述されるOB画素領域１０２のセンサ部１２１との分離が可能な範囲内で注入深さが決定される。また、注入される不純物濃度は画素分離領域１２２のＰ型不純物濃度をＮ型に反転させる濃度が必要となる。イオン注入３が終了すると、レジスト３３１が剥離される。
【００８３】
ステップＳ１０４において、浅いN型不純物領域形成部２１４は、制御部２０１に制御されて、N型半導体基板３０１に浅いN型不純物領域（センサ部１２１）を形成する。
【００８４】
より具体的に説明すると、浅いN型不純物領域形成部２１４は、N型半導体基板３０１の表面側に、図１２に示されるように、レジスト３４１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、浅いN型不純物領域形成部２１４は、イオン注入４を行い、浅いＮ型不純物領域３４２を形成する。このとき注入される領域は、有効画素領域１０１、ＯＢ画素領域１０２、ダミー画素領域１０３の全てが対象となる。このとき、浅いＮ型不純物領域３４２がOB画素領域１０２のセンサ部１２１となり、暗信号出力の基準を決定する。イオン注入４が終了すると、レジスト３４１が剥離される。
【００８５】
ステップＳ１０５において、周辺回路部形成部２１５は、制御部２０１に制御されて、周辺回路１０４を形成する。
【００８６】
ステップＳ１０６において、配線層形成部２１６は、制御部２０１に制御されて、配線層１４０を形成する。
【００８７】
ステップＳ１０７において、基盤除去部２１７は、制御部２０１に制御されて、図１３に示されるように、N型半導体基板３０１の裏面側の不要な部分（点線に囲まれる部分）を例えばCMP等により研磨することで除去する。
【００８８】
ステップＳ１０８において、絶縁膜形成部２１８は、制御部２０１に制御されて、半導体基板１２０の裏面側に絶縁膜１５１を形成する。
【００８９】
ステップＳ１０９において、遮光膜形成部２１９は、制御部２０１に制御されて、絶縁膜１５１内に遮光膜１５２を形成する。
【００９０】
ステップＳ１１０において、フィルタ形成部２２０は、制御部２０１に制御されて、絶縁膜１５１の裏面側に、例えばベイヤ配列等のカラーフィルタ層１５３を形成する。
【００９１】
ステップＳ１１１において、集光レンズ形成部２２１は、制御部２０１に制御されて、カラーフィルタ層１５３の裏面側に、画素毎の集光レンズ１５４を形成する。
【００９２】
以上のようにして、図４に示されるような構成の撮像素子１００が製造される。つまり、製造装置２００は、特別に複雑な工程を必要とせずに、撮像素子１００を容易に製造することができる。
【００９３】
なお、以上においては、センサ部１２１を深いＮ型不純物領域３１２と浅いＮ型不純物領域３４２により形成されるように説明したが、実際には、センサ部１２１は、電荷転送に必要なポテンシャル勾配形成、暗電流抑制を行うために表面をＰ型不純物層で覆うなど、複数の不純物注入プロセスを経ることによって形成される。
【００９４】
また、上述した工程順は、矛盾が生じない限り、任意で設定可能である。
【００９５】
＜２．第２の実施の形態＞
［製造］
なお、伝送路領域１２３を形成するためのイオン注入は、裏面側から行うこともできる。
【００９６】
図１４は、その場合の、撮像素子１００を製造する製造装置の構成例を示すブロック図である。図１４に示される製造装置４００は、基本的に図６の製造装置２００と同様の装置であり、同様の構成を有し、同様の処理を行う。
【００９７】
ただし、製造装置４００の場合、伝送路領域形成部２１３が省略され、代わりに、伝送路領域形成部４１３を有する。
【００９８】
伝送路領域形成部４１３は、伝送路領域形成部２１３と同様に、伝送路領域１２３を形成する処理を行うが、絶縁膜１５１形成後に処理を行う。
【００９９】
図１５のフローチャートを参照してこの場合の製造処理の流れの例を説明する。必要に応じて、図１６および図１７を参照して説明する。
【０１００】
ステップＳ２０１およびステップＳ２０２の各処理は、図７のステップＳ１０１およびステップＳ１０２の各処理と同様に行われる。その後、ステップＳ１０３の処理が省略され、ステップＳ２０３乃至ステップＳ２０７の各処理が、図７のステップＳ１０４乃至ステップＳ１０８の各処理と同様に行われる。
【０１０１】
この時点で、図１６に示されるように、N型半導体基板３０１には、伝送路領域１２３が形成されていない。
【０１０２】
ステップＳ２０８において、伝送路領域形成部４１３は、制御部２０１に制御されて、N型半導体基板３０１のOB画素領域１０２およびダミー画素領域１０３に、伝送路領域１２３を形成する。
【０１０３】
より具体的には、伝送路領域形成部４１３は、N型半導体基板３０１の裏面側（絶縁膜１５１の裏面側）に、図１７に示されるように、レジスト４２１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、裏面側からイオン注入５を行い、伝送路領域１２３を形成する。このとき、不純物の活性化を行う熱処理は、配線形成後に行うため、例えばレーザーアニールなどの領域限定での活性化手法を採用するのが望ましい。
【０１０４】
ステップＳ２０９乃至ステップＳ２１１の各処理は、図７のステップＳ１０９乃至ステップＳ１１１の各処理と同様に実行される。
【０１０５】
以上のように各処理を実行することにより、製造装置４００は、図４に示されるような構成の撮像素子１００を、特別に複雑な工程を必要とせずに、容易に製造することができる。
【０１０６】
＜３．第３の実施の形態＞
［撮像素子］
本技術は、OB画素領域１０２の深い領域で光電変換した電子をダミー画素領域１０３に排出することを特徴としており、電子の転送が重要な要素となる。ダミー画素領域１０３での電荷転送の効率を上げるために、例えば、半導体基板１２０のダミー画素領域１０３に、ゲート（Gate）電極を埋め込むようにしてもよい。
【０１０７】
図１８にその場合の撮像素子１００の構成例を示す。図１８に示されるように、この場合、ダミー画素領域１０３において、半導体基板１２０に表面側から、ゲート（Gate）電極４５１が伝送路領域１２３に達するように埋め込まれている。
【０１０８】
このような構造にすることで、撮像素子１００は、このゲート電極４５１を介して、深い領域に存在する電子を汲みだすことが容易になる。したがって、撮像素子１００は、この場合も、黒レベルの基準値の検出をより正確に行うことができる。
【０１０９】
［製造］
その場合の製造装置の構成例を図１９に示す。図１９に示される製造装置６００は、基本的に製造装置２００と同様の装置であり、同様の構成を有し、同様の処理を行う。
【０１１０】
ただし、製造装置６００は、ゲート電極形成部６１１をさらに有する。
【０１１１】
この場合の製造処理の流れの例を図２０のフローチャートを参照して説明する。
【０１１２】
ステップＳ３０１乃至ステップＳ３０４の各処理は、図７のステップＳ１０１乃至ステップＳ１０４の各処理と同様に行われる。
【０１１３】
ステップＳ１０５において、ゲート電極形成部６１１は、制御部２０１に制御されて、半導体基板１２０のダミー画素領域１０３に、ゲート電極４５１を形成する。
【０１１４】
以下、ステップＳ３０６乃至ステップＳ３１２の各処理は、ステップＳ１０５乃至ステップＳ１１１の各処理と同様に行われる。
【０１１５】
以上のように各処理を実行することにより、製造装置６００は、図１８に示されるような構成の撮像素子１００を、特別に複雑な工程を必要とせずに、容易に製造することができる。
【０１１６】
＜４．第４の実施の形態＞
［撮像素子］
なお、有効画素領域１０１乃至周辺回路１０４の配置は、図３を参照して説明した例に限らない。有効画素領域１０１の近傍に設けられたOB画素領域１０２に、ダミー画素領域１０３等のような画素値を利用しない他の領域が隣接していればよい。
【０１１７】
例えば、図２１に示されるように、OB画素領域１０２の内側、すなわち、OB画素領域１０２と有効画素領域１０１との間に、ダミー画素領域が設けられていてもよく、伝送路領域を、そのダミー画素領域に向けて形成するようにしてもよい。
【０１１８】
図２１に示される撮像素子７００は、基本的に撮像素子１００と同様の構成を有するが、さらに、OB画素領域１０２と有効画素領域１０１との間にもダミー画素領域（内側）７０１を有する。このダミー画素領域（内側）７０１は、ダミー画素領域１０３と同様の領域である。
【０１１９】
図２２に、その撮像素子７００の断面図を示す。図２２に示されるように、伝送路領域７２３は、半導体基板１２０内に、OB画素領域１０２からダミー画素領域（内側）７０１に向けて形成される（ダミー画素領域１０３に向けてではない）。
【０１２０】
伝送路領域７２３のポテンシャル勾配は、ダミー画素領域（内側）７０１側に行くほど低くなるように形成される。
【０１２１】
それ以外は、撮像素子１００と同様である。したがって、伝送路領域７２３によって、OB画素領域１０２に進入した電荷が、OB画素領域１０２の外に誘導されるので、撮像素子７００は、OB画素領域１０２のセンサ部１２１に蓄積される可能性を低減させることができる。すなわち、撮像素子７００は、光の回り込みによるOB画素領域１０２の画素値の浮きを抑制することができ、より正確な黒レベルの基準値を検出することができる。
【０１２２】
なお、この撮像素子７００は、第１の実施の形態および第２の実施の形態において説明したのと同様の工程で製造することができる。また、第３の実施の形態において上述したように、半導体基板１２０のダミー画素領域（内側）７０１にゲート電極を設けるようにしてもよい。
【０１２３】
＜５．第５の実施の形態＞
［撮像装置］
図２３は、本技術を適用した撮像装置の構成例を示す図である。図２３に示される撮像装置８００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
【０１２４】
図２３に示されるように撮像装置８００は、レンズ部８１１、CMOSセンサ８１２、A/D変換部８１３、操作部８１４、制御部８１５、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９を有する。
【０１２５】
レンズ部８１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光し、CMOSセンサ８１２に供給する。
【０１２６】
CMOSセンサ８１２は、上述で説明した構造を有する固体撮像素子であり、OB画素領域内に伝送路領域が設けられている。
【０１２７】
A/D変換器８１３は、CMOSセンサ８１２から、所定のタイミングで供給された画素毎の電圧信号を、デジタルの画像信号（以下、適宜、画素信号ともいう）に変換し、所定のタイミングで順次、画像処理部８１６に供給する。
【０１２８】
操作部８１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部８１５に供給する。
【０１２９】
制御部８１５は、操作部８１４により入力されたユーザの操作入力に対応する信号に基づいて、レンズ部８１１、CMOSセンサ８１２、A/D変換器８１３、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９の駆動を制御し、各部に撮像に関する処理を行わせる。
【０１３０】
画像処理部８１６は、A/D変換器８１３から供給された画像信号に対して、例えば、黒レベル補正や、混色補正、欠陥補正、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部８１６は、画像処理を施した画像信号を表示部８１７およびコーデック処理部８１８に供給する。
【０１３１】
表示部８１７は、例えば、液晶ディスプレイ等として構成され、画像処理部８１６からの画像信号に基づいて、被写体の画像を表示する。
【０１３２】
コーデック処理部８１８は、画像処理部８１６からの画像信号に対して、所定の方式の符号化処理を施し、符号化処理の結果得られた画像データを記録部８１９に供給する。
【０１３３】
記録部８１９は、コーデック処理部８１８からの画像データを記録する。記録部８１９に記録された画像データは、必要に応じて画像処理部８１６に読み出されることで、表示部８１７に供給され、対応する画像が表示される。
【０１３４】
撮像装置８００のCMOSセンサ８１２は、上述したように光の回り込みに対するロバスト性を向上させ、黒レベルの検出をより正確に行うことができる。したがって、画像処理部８１６は、クランプ処理をより適切に行うことができる。
【０１３５】
なお、本技術を適用した固体撮像素子や画像処理部を備える撮像装置は、上述した構成に限らず、他の構成であってもよい。
【０１３６】
上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
【０１３７】
この記録媒体は、例えば、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア２４１（図６、図１４、および図１９）により構成される。このリムーバブルメディア２４１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。また、上述した記録媒体は、このようなリムーバブルメディア２４１だけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されている制御部２０１（図６、図１４、および図１９）のROMや、記憶部２３３（図６、図１４、および図１９）に含まれるハードディスクなどにより構成されるようにしてもよい。
【０１３８】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【０１３９】
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１４０】
また、本明細書において、システムとは、複数のデバイス（装置）により構成される装置全体を表すものである。
【０１４１】
また、以上において、１つの装置（または処理部）として説明した構成が、複数の装置（または処理部）として構成されるようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成が、まとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成が付加されるようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部が他の装置（または他の処理部）の構成に含まれるようにしてもよい。つまり、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４２】
なお、本技術は以下のような構成も取ることができる。
（１） 半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を備える
撮像素子。
（２） 前記伝送路領域は、N型の領域である
前記（１）に記載の撮像素子。
（３） 前記伝送路領域は、前記オプティカルブラック画素領域の光電変換素子に接触しないように形成される
前記（１）または（２）に記載の撮像素子。
（４） 前記オプティカルブラック画素領域の光電変換素子は、前記半導体基板の界面近傍に、有効画素領域の光電変換素子より薄く形成される
前記（１）乃至（３）のいずれかに記載の撮像素子。
（５） 前記伝送路領域は、前記オプティカルブラック画素領域の内部から外部に向けて水平方向にポテンシャルが低くなるようにポテンシャル勾配が形成される
前記（１）乃至（４）のいずれかに記載の撮像素子。
（６） 前記伝送路領域は、前記オプティカルブラック画素領域に隣接する、画素出力が利用されないダミー画素領域の画素の光電変換素子に前記電荷を伝送するように形成される
前記（１）乃至（５）のいずれかに記載の撮像素子。
（７） 前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より外側に配置される
前記（６）に記載の撮像素子。
（８） 前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より内側に配置される
前記（６）または（７）に記載の撮像素子。
（９） 前記ダミー画素領域において、前記半導体基板の界面から前記伝送路領域に達するゲート電極をさらに備える
前記（６）乃至（８）のいずれかに記載の撮像素子。
（１０） 前記オプティカルブラック画素領域は、有効画素領域の近傍に設けられる
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１） 半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を有する撮像素子
を備える撮像装置。
（１２） 半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する伝送路領域形成部を備える
製造装置。
（１３） 前記伝送路領域形成部は、前記半導体領域の表面側界面にレジストを塗布し、所定の位置にレジスト開口領域を形成し、N型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成する
前記（１２）に記載の製造装置。
（１４） 前記伝送路領域形成部は、形成された前記伝送路領域が、前記オプティカルブラック画素領域の光電変換素子と接触しない深さに、前記N型不純物を注入する
前記（１３）に記載の製造装置。
（１５） 前記伝送路領域形成部は、前記半導体基板の画素分離領域のP型不純物濃度をN型に反転させる程度の濃度の前記N型不純物を注入する
前記（１３）または（１４）に記載の製造装置。
（１６） 前記伝送路領域形成部は、前記半導体基板の裏面側に絶縁膜を形成後、前記半導体基板の裏面側からN型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成する
前記（１２）に記載の製造装置。
（１７） 製造装置の製造方法であって、
伝送路領域形成部が、半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する
製造方法。
【符号の説明】
【０１４３】
１００ 撮像素子， １０１ 有効画素領域， １０２ OB画素領域， １０３ ダミー画素領域， １０４ 周辺回路， １２３ 伝送路領域， ２００ 製造装置， ２１３ 伝送路領域形成部， ４００ 製造装置， ４１３ 伝送路領域形成部， ４５１ ゲート（Gate）電極， ６００ 製造装置， ６１１ ゲート電極形成部， ７００ 撮像素子， ７０１ ダミー画素領域， ７２３ 伝送路領域， ８００ 撮像装置， ８１２ CMOSセンサ
【技術分野】
【０００１】
本開示は、撮像素子、撮像装置、並びに、製造装置および方法に関し、特に、黒レベルの基準値の検出をより正確に行うことができるようにした撮像素子、撮像装置、並びに、製造装置および方法に関する。
【背景技術】
【０００２】
一般にデジタルカメラやカムコーダに用いられる撮像装置は、画像を形成する信号を出力する画素が形成された有効画素領域と、遮光膜にて遮光された画素、すなわちオプティカルブラック（以下OB（Optical Black））画素とを有する。このOB画素の出力信号は、暗信号の基準となるため、OB画素は有効画素と同等の暗電流を持ち、撮像装置内に入射した光による出力信号の変動が起こらないことが好ましい。ところで、ビデオカメラやデジタルスチルカメラなどにおいて、CCD（Charge Coupled Device）イメージセンサやCMOS（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子が広く使用されている。
【０００３】
これらの撮像素子に共通して、感度の向上は重要な課題であるが、その１つの解決策として裏面照射型のCMOSイメージセンサによる感度向上技術が開発された（例えば、特許文献１参照）。
【０００４】
この裏面照射型のCMOSイメージセンサにおいてもOB画素は、表面型のCMOSイメージセンサと同じく有効画素領域の外側に形成され、遮光膜で覆われている以外は有効領域内と同じセンサ構造が使用されている。また、OB画素と周辺回路の間には、カラーフィルター・集光レンズの形状均一性を目的に、ダミー画素領域を形成するのが一般的である。
【０００５】
しかしながら、裏面照射型のCMOSイメージセンサは、その構造上、OB領域に長波長光の回りこみ現象が発生しやすかった。従来の表面型のCMOSイメージセンサの場合、シリコン（Si）光電変換領域より更に深いSub基板領域膜厚が十分存在するため、入射光の長波長帯がOB領域に入る可能性は低かった。これに対して、裏面照射型のCMOSイメージセンサでは光電変換領域であるシリコン（Si）膜厚が薄く、入射された光は光電変換が行なわれるまで、Si-配線層界面、配線、並びに、さらに下層で反射を繰り返す恐れがあった。
【０００６】
その中でOB領域に一定量入射されてしまうため、裏面照射型のCMOSイメージセンサは、表面型のCMOSイメージセンサに比べ、長波長光がOB領域に入射される確率が高くなる恐れがあった。
【０００７】
OB領域に長波長帯の光が入射され光電変換が起こると、黒レベル誤認識が発生し、画像に色付き不具合が発生する可能性があるため極力軽減する事が望ましい。
【０００８】
このOB画素の出力信号を安定化させるため、光を入射したときに不要な電荷がOB画素に入ることを抑制するために、様々な技術が考えられた。その技術の１つとして、OB画素の光電変換領域の面積を縮小、すなわち感度を低下させることで、暗信号の基準を維持しつつ、余分な光を検出しないOB画素の形成が提言された（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１７６９５１号公報
【特許文献２】特開２００６−３４４８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に記載の手法を裏面照射型のCMOSイメージセンサに適用しても、長波長光の感度を低下させることは困難であった。
【００１１】
その理由として表面照射型のCMOSイメージセンサであれば、P型領域にて微小確率で発生した電子はシリコン基板のNsub領域に逃げる事が可能であるが、裏面照射型のCMOSイメージセンサの場合、シリコン基板のNsub領域が無い為、逃げ場を失った電子が、安定化を求めてOB領域のフォトダイオードに流入してしまう恐れがあった。
【００１２】
本開示は、このような状況に鑑みてなされたものであり、光の回り込みによる誤差発生を抑制し、黒レベルの基準値の検出をより正確に行うことができるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
本開示の一側面は、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を備える撮像素子である。
【００１４】
前記伝送路領域は、N型の領域であるようにすることができる。
【００１５】
前記伝送路領域は、前記オプティカルブラック画素領域の光電変換素子に接触しないように形成されるようにすることができる。
【００１６】
前記オプティカルブラック画素領域の光電変換素子は、前記半導体基板の界面近傍に、有効画素領域の光電変換素子より薄く形成されるようにすることができる。
【００１７】
前記伝送路領域は、前記オプティカルブラック画素領域の内部から外部に向けて水平方向にポテンシャルが低くなるようにポテンシャル勾配が形成されるようにすることができる。
【００１８】
前記伝送路領域は、前記オプティカルブラック画素領域に隣接する、画素出力が利用されないダミー画素領域の画素の光電変換素子に前記電荷を伝送するように形成されるようにすることができる。
【００１９】
前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より外側に配置されるようにすることができる。
【００２０】
前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より内側に配置されるようにすることができる。
【００２１】
前記ダミー画素領域において、前記半導体基板の界面から前記伝送路領域に達するゲート電極をさらに備えることができる。
【００２２】
前記オプティカルブラック画素領域は、有効画素領域の近傍に設けられるようにすることができる。
【００２３】
本開示の他の側面は、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を有する撮像素子を備える撮像装置である。
【００２４】
本開示のさらに他の側面は、半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する伝送路領域形成部を備える製造装置である。
【００２５】
前記伝送路領域形成部は、前記半導体領域の表面側界面にレジストを塗布し、所定の位置にレジスト開口領域を形成し、N型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成することができる。
【００２６】
前記伝送路領域形成部は、形成された前記伝送路領域が、前記オプティカルブラック画素領域の光電変換素子と接触しない深さに、前記N型不純物を注入することができる。
【００２７】
前記伝送路領域形成部は、前記半導体基板の画素分離領域のP型不純物濃度をN型に反転させる程度の濃度の前記N型不純物を注入することができる。
【００２８】
前記伝送路領域形成部は、前記半導体基板の裏面側に絶縁膜を形成後、前記半導体基板の裏面側からN型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成することができる。
【００２９】
本開示のさらに他の側面は、また、製造装置の製造方法であって、伝送路領域形成部が、半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する製造方法である。
【００３０】
本開示の一側面においては、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、オプティカルブラック画素領域の半導体基板内部に存在する電荷を、オプティカルブラック画素領域の外部に伝送する伝送路領域が備えられる。
【００３１】
本開示の他の側面においては、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、オプティカルブラック画素領域の半導体基板内部に存在する電荷を、オプティカルブラック画素領域の外部に伝送する伝送路領域を有する撮像素子が備えられる。
【００３２】
本開示のさらに他の側面においては、半導体基板の、半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、オプティカルブラック画素領域の半導体基板内部に存在する電荷をオプティカルブラック画素領域の外部に伝送する伝送路領域が形成される。
【発明の効果】
【００３３】
本開示によれば、黒レベルの基準を検出することができる。特に、黒レベルの基準値の検出をより正確に行うことができる。
【図面の簡単な説明】
【００３４】
【図１】OB画素領域への光の回り込みの様子を説明する図である。
【図２】OB画素領域への光の回り込みの様子を説明する図である。
【図３】本技術を適用した撮像素子の主な構成例を示す図である。
【図４】本技術を適用した撮像素子の主な構成例を示す図である。
【図５】伝送路領域を説明する図である。
【図６】本技術を適用した製造装置の主な構成例を示すブロック図である。
【図７】製造処理の流れの例を説明するフローチャートである。
【図８】製造工程を説明する図である。
【図９】製造工程を説明する図である。
【図１０】製造工程を説明する図である。
【図１１】製造工程を説明する図である。
【図１２】製造工程を説明する図である。
【図１３】製造工程を説明する図である。
【図１４】本技術を適用した製造装置の、他の構成例を示すブロック図である。
【図１５】製造処理の流れの、他の例を説明するフローチャートである。
【図１６】製造工程を説明する図である。
【図１７】製造工程を説明する図である。
【図１８】本技術を適用した撮像素子の、他の構成例を示す図である。
【図１９】本技術を適用した製造装置の、さらに他の構成例を示すブロック図である。
【図２０】製造処理の流れの、さらに他の例を説明するフローチャートである。
【図２１】本技術を適用した撮像素子の、さらに他の構成例を示す図である。
【図２２】本技術を適用した撮像素子の、さらに他の構成例を示す図である。
【図２３】本技術を適用した撮像装置の主な構成例を示す図である。
【発明を実施するための形態】
【００３５】
以下、本技術を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子）
２．第２の実施の形態（製造装置応用例）
３．第３の実施の形態（撮像素子応用例）
４．第４の実施の形態（撮像素子応用例）
５．第５の実施の形態（撮像装置）
【００３６】
＜１．第１の実施の形態＞
［光の回り込み］
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）イメージセンサ等の撮像素子を用いる撮像装置等においては、撮像素子において得られる画像信号に対して、その黒レベルを基準値に補正するクランプ処理が行われる。
【００３７】
例えば、撮像素子の有効画素領域外に、基準とする黒レベルを検出する画素領域（OB（Optical Black）画素領域）が設けられ、その画素値を用いて有効画素領域内の各画素値の補正が行われる。
【００３８】
OB画素領域の各画素の構造は、遮光膜によって外部からの光の入射が遮られていること以外、有効画素領域の画素と同様である。したがって、理論的には、そのOB画素領域の画素値を黒レベルの基準値とすることにより、有効画素領域の各画素の画素値から入射光以外の影響を排除することができる（正しい輝度値を得ることができる）。
【００３９】
しかしながら、実際には、例えば、図１に示されるように、OB画素領域近傍の有効画素領域に、太陽光のような非常に強い光１が照射されると、その入射光が、撮像素子内部でOB画素領域に侵入する（光の回り込みが発生する）場合がある。
【００４０】
図１の例の場合、有効画素領域のOB画素領域近傍に照射された強い光１によって、OB画素領域の一部分（領域２）において画素値が浮いている。つまり、白色で示される領域２の画素値は、理論上は、黒色で示される他のOB画素領域の画素値と同じ値となる筈であるが、図１の例の場合、黒色で示される他のOB画素領域の画素値よりも大きくなってしまっている。
【００４１】
特に、フォトダイオードの光が入射する側の反対側に配線層が形成される裏面照射型のイメージセンサの場合、このような光の回り込みが発生し易い。
【００４２】
図２にCMOSイメージセンサの断面図を示す。図２に示される撮像素子１０は、裏面照射型のCMOSイメージセンサである。図２に示されるように、半導体基板２０には、フォトダイオード等の光電変換素子が形成されるセンサ部２１と、センサ部２１同士の間の画素分離領域２２とが形成される。
【００４３】
また、半導体基板２０の裏面側（図中上側）に、絶縁膜５１、カラーフィルタ層５３、および集光レンズ５４が積層される。また、OB画素領域１２およびダミー画素領域１３には、その領域の画素に入射する光を遮光する遮光膜５２も積層される。
【００４４】
また、半導体基板２０の表面側（図中下側）には、シリコン（Si）−配線層間膜界面３１および配線層が形成される。配線層には、配線４１および配線層間膜４２が形成される。
【００４５】
図２には、有効画素領域１１、OB画素領域１２、およびダミー画素領域１３のそれぞれの一部の画素の構造が模式的に示されている。
【００４６】
有効画素領域１１の、OB画素領域１２近傍の画素に入射した強い光源６１からの光の一部が、撮像素子１０内部で、配線層や界面等において反射し、OB画素領域１２の遮光膜５２の裏側に侵入する場合がある。
【００４７】
このように、OB画素領域１２の遮光膜５２の裏側に侵入した光が、OB画素領域１２の画素のフォトダイオードによって光電変換されると、その画素の画素値が浮いてしまう。つまり、光の回り込みが発生する。
【００４８】
このように、裏面照射型のCMOSイメージセンサは、その構造上、光の回り込みが発生し易い特徴を有する。
【００４９】
このようにOB画素領域の画素値が浮いてしまうと、クランプ処理において、黒レベルの基準値が浮くことになるので、有効画素領域の画素値を正しく補正することができなかった。つまり、従来の場合、強い入射光に対するロバスト性が低かった。
【００５０】
［撮像素子］
そこで、本開示においては、強い入射光に対するロバスト性を向上させ、クランプ処理をより適切に行うことができるようにする技術について説明する。
【００５１】
図３は、本技術を適用した撮像装置の主な構成例を示す図である。図３に示される撮像素子１００は、裏面照射型のCMOSイメージセンサである。図３に示されるように、撮像素子１００の光照射面には、中央部に有効画素領域１０１が形成され、その有効画素領域１０１を囲むようにOB画素領域１０２が形成される。また、そのOB画素領域１０２を囲むようにダミー画素領域１０３が形成され、さらにその外側が周辺回路が形成される周辺回路１０４となっている。
【００５２】
図４は、この撮像素子１００の、各領域の構成を説明するための断面図である。図中上側が、光照射面（裏面側）となる。すなわち、被写体からの光は、図中上から下に向かって撮像素子１００に入射する。
【００５３】
撮像素子１００は、その入射光の進行方向に対して多層構造を有する。つまり、撮像素子１００に入射された光は、各層を透過するように進行する。
【００５４】
なお、図４においては、有効画素領域１０１乃至ダミー画素領域１０３の一部の画素（各領域の境界近傍）の構成と、周辺回路１０４の一部の構成のみが示されている。
【００５５】
有効画素領域１０１乃至ダミー画素領域１０３において、撮像素子１００の半導体基板１２０には、フォトダイオード等の光電変換素子であるセンサ部１２１が画素毎に形成される。このセンサ部１２１同士の間は、画素分離領域１２２となる。
【００５６】
有効画素領域１０１乃至ダミー画素領域１０３の各画素の構成は、基本的に同様である。ただし、ダミー画素領域１０３は、有効画素領域１０１およびOB画素領域１０２の画素特性を安定させるために設けられた領域であるので、この領域の画素出力は、基本的に使用されない（暗出力（黒レベル）基準には用いられない）。なお、ダミー画素領域１０３は、カラーフィルタ層１５３や集光レンズ１５４形成時のOB画素領域１０２から周辺回路１０４までのパターン間差による形状変化を抑制する役目も担っている。
【００５７】
また、OB画素領域１０２とダミー画素領域１０３の各画素は、絶縁膜１５１中に形成される遮光膜１５２により、その画素から光が入射しないように遮光されている。したがって理想的には、OB画素領域の画素出力が暗出力（黒レベル）基準となる。実際には、有効画素領域１０１からの光の回り込み等により画素値が浮いてしまうことがあるので、撮像素子１００は、この影響を抑制するように構成されている。
【００５８】
例えば、OB画素領域１０２の各画素のセンサ部１２１は、感度を低下させるために、半導体基板１２０の深部まで形成されず、表面側の浅い領域のみに形成されている。
【００５９】
また、半導体基板１２０の、有効画素領域１０１の各画素のセンサ部１２１と交わらない程深部（裏面側）には、OB画素領域１０２からダミー画素領域１０３に対して、電子の通り道となる伝送路領域１２３が形成されている。
【００６０】
半導体基板１２０の表面側には、シリコン（Si）−配線層間膜界面１３１と配線層１４０が積層される。配線層１４０には、複数層の配線１４１と、絶縁材により構成される、各配線１４１間の配線層間膜１４２とが形成される。
【００６１】
半導体基板１２０の裏面側には、絶縁膜１５１、カラーフィルタ層１５３、および集光レンズ１５４が積層される。上述したように、OB画素領域１０２とダミー画素領域１０３の絶縁膜１５１内には、光を遮光する遮光膜１５２が形成される。これにより画像での黒レベル設定と、周辺回路への光入射によるデバイス弊害の防止とを実現している。
【００６２】
周辺回路１０４には、読み出しゲート、読み出した信号電荷を垂直方向に転送する垂直電荷転送部、および、水平電荷転送部等が形成される。
【００６３】
図５は、伝送路領域１２３を説明する図である。図５にグラデーションで示されるように、伝送路領域１２３は、OB画素領域１０２からダミー画素領域１０３に向けて、ダミー画素領域１０３側に行くほどポテンシャルが低くなるポテンシャル勾配を有する。つまり、伝送路領域１２３には、OB画素領域１０２の内部から外部に向けて水平方向にポテンシャルが低くなるようにポテンシャル勾配が形成される。
【００６４】
上述したように、OB画素領域１０２においては、センサ部１２１が浅く形成されているので、伝送路領域１２３はセンサ部１２１と接触しないように形成される。これに対して、図４や図５に示されるように、ダミー画素領域１０３においては、センサ部１２１と伝送路領域１２３が接触するように形成されている。
【００６５】
図５に示されるように、有効画素領域１０１からOB画素領域１０２に進入した電荷は、周囲よりポテンシャルが低く設定されている伝送路領域１２３に進入し、さらに、伝送路領域１２３のポテンシャル勾配によって、ダミー画素領域１０３側に誘導される。そして、ダミー画素領域１０３に誘導された電荷は、ダミー画素領域１０３のセンサ部１２１に進入し、蓄積される。
【００６６】
このように、伝送路領域１２３によって、OB画素領域１０２に進入した電荷が、OB画素領域１０２の外に誘導されるので、撮像素子１００は、OB画素領域１０２のセンサ部１２１に蓄積される可能性を低減させることができる。すなわち、撮像素子１００は、光の回り込みによるOB画素領域１０２の画素値の浮きを抑制することができ、より正確な黒レベルの基準値を検出することができる。
【００６７】
なお、以上においては、有効画素領域１０１乃至ダミー画素領域１０３の各領域を２画素ずつ示しているが、各領域の画素数（幅）は任意である。
【００６８】
［製造］
以下に、撮像素子１００の製造方法の例について説明する。
【００６９】
図６は、撮像素子１００を製造する製造装置の主な構成例を示すブロック図である。図６に示されるように、製造装置２００は、制御部２０１、深部N型不純物領域形成部２１１、画素分離領域形成部２１２、伝送路領域形成部２１３、浅いN型不純物領域形成部２１４、周辺回路部形成部２１５、配線層形成部２１６、基盤除去部２１７、絶縁膜形成部２１８、遮光膜形成部２１９、フィルタ形成部２１０、および集光レンズ形成部２２１を有する。また、製造装置２００は、入力部２３１、出力部２３２、記憶部２３３、通信部２３４、およびドライブ２３５を有する。
【００７０】
制御部２０１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、その他の各部を制御し、撮像素子１００の製造に関する処理を行う。例えば、制御部２０１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、CPUは、記憶部２３３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行する上において必要なデータなども適宜記憶される。
【００７１】
深部N型不純物領域形成部２１１乃至集光レンズ形成部２２１は、制御部２０１に制御され、撮像素子１００を製造する各工程の処理を行う。
【００７２】
入力部２３１は、キーボード、マウス、タッチパネル、および外部入力端子などよりなり、ユーザ指示や外部からの情報の入力を受け付け、制御部２０１に供給する。出力部２３２は、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、スピーカ、並びに外部出力端子などよりなり、制御部２０１から供給される各種情報を画像、音声、若しくは、アナログ信号やデジタルデータとして出力する。
【００７３】
記憶部２３３は、フラッシュメモリ等SSD（Solid State Drive）やハードディスクなどよりなり、制御部２０１から供給される情報を記憶したり、制御部２０１からの要求に従って、記憶している情報を読み出して供給したりする。
【００７４】
通信部２３４は、例えば、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなり、インターネットを含むネットワークを介して、外部の装置との通信処理を行う。例えば、通信部２３４は、制御部２０１から供給される情報を通信相手に送信したり、通信相手から受信した情報を制御部２０１に供給したりする。
【００７５】
ドライブ２３５は、必要に応じて制御部２０１に接続される。そして、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア２４１がそのドライブ２３５に適宜装着される。そして、そのドライブ２３５を介してリムーバブルメディア２４１から読み出されたコンピュータプログラムが、必要に応じて記憶部２３３にインストールされる。
【００７６】
図７のフローチャートを参照して、製造処理の流れの例を説明する。なお、適宜、図８乃至図１３を参照して説明する。図８乃至図１３は、製造処理の各工程の様子を説明する図である。
【００７７】
製造処理が開始されると、ステップＳ１０１において、深部N型不純物領域形成部２１１は、制御部２０１に制御されて、図８に示されるようなN型半導体基板３０１に深部N型不純物領域を形成する。
【００７８】
より具体的に説明すると、深部N型不純物領域形成部２１１は、N型半導体基板３０１の表面側に、図９に示されるように、レジスト３１１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、深部N型不純物領域形成部２１１は、イオン注入１を行い、深部Ｎ型不順物領域３１２を形成する。このとき、OB画素領域１０２にはイオン注入１が行われない。また、深部Ｎ型不純物領域３１２の深さ、すなわちイオン注入１のエネルギーに応じてレジスト３１１の膜厚が決定される。イオン注入１が終了すると、レジスト３１１が剥離される。
【００７９】
ステップＳ１０２において、画素分離領域形成部２１２は、制御部２０１に制御されて、N型半導体基板３０１に画素分離領域１２２を形成する。
【００８０】
より具体的に説明すると、画素分離領域形成部２１２は、N型半導体基板３０１の表面側に、図１０に示されるように、レジスト３２１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、イオン注入２を行い、画素分離領域１２２を形成する。ここで、画素分離領域幅は後述されるセンサ部１２１の面積を拡大するために極力狭くすることが望ましい。一般的には、レジスト開口幅はレジスト膜厚によって限界値が設定される。そのため、イオン注入のエネルギーに合わせて、最適なレジスト膜厚と開口幅が設定されるようにすることが望ましい。イオン注入２が終了すると、レジスト３２１が剥離される。
【００８１】
ステップＳ１０３において、伝送路領域形成部２１３は、制御部２０１に制御されて、N型半導体基板３０１のOB画素領域１０２およびダミー画素領域１０３に、伝送路領域１２３を形成する。
【００８２】
より具体的に説明すると、伝送路領域形成部２１３は、N型半導体基板３０１の表面側に、図１１に示されるように、レジスト３３１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、伝送路領域形成部２１３は、イオン注入３を行い、伝送路領域１２３を形成する。このとき、イオン注入２はＮ型不純物で実施される。また、注入深さは後述されるOB画素領域１０２のセンサ部１２１との分離が可能な範囲内で注入深さが決定される。また、注入される不純物濃度は画素分離領域１２２のＰ型不純物濃度をＮ型に反転させる濃度が必要となる。イオン注入３が終了すると、レジスト３３１が剥離される。
【００８３】
ステップＳ１０４において、浅いN型不純物領域形成部２１４は、制御部２０１に制御されて、N型半導体基板３０１に浅いN型不純物領域（センサ部１２１）を形成する。
【００８４】
より具体的に説明すると、浅いN型不純物領域形成部２１４は、N型半導体基板３０１の表面側に、図１２に示されるように、レジスト３４１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、浅いN型不純物領域形成部２１４は、イオン注入４を行い、浅いＮ型不純物領域３４２を形成する。このとき注入される領域は、有効画素領域１０１、ＯＢ画素領域１０２、ダミー画素領域１０３の全てが対象となる。このとき、浅いＮ型不純物領域３４２がOB画素領域１０２のセンサ部１２１となり、暗信号出力の基準を決定する。イオン注入４が終了すると、レジスト３４１が剥離される。
【００８５】
ステップＳ１０５において、周辺回路部形成部２１５は、制御部２０１に制御されて、周辺回路１０４を形成する。
【００８６】
ステップＳ１０６において、配線層形成部２１６は、制御部２０１に制御されて、配線層１４０を形成する。
【００８７】
ステップＳ１０７において、基盤除去部２１７は、制御部２０１に制御されて、図１３に示されるように、N型半導体基板３０１の裏面側の不要な部分（点線に囲まれる部分）を例えばCMP等により研磨することで除去する。
【００８８】
ステップＳ１０８において、絶縁膜形成部２１８は、制御部２０１に制御されて、半導体基板１２０の裏面側に絶縁膜１５１を形成する。
【００８９】
ステップＳ１０９において、遮光膜形成部２１９は、制御部２０１に制御されて、絶縁膜１５１内に遮光膜１５２を形成する。
【００９０】
ステップＳ１１０において、フィルタ形成部２２０は、制御部２０１に制御されて、絶縁膜１５１の裏面側に、例えばベイヤ配列等のカラーフィルタ層１５３を形成する。
【００９１】
ステップＳ１１１において、集光レンズ形成部２２１は、制御部２０１に制御されて、カラーフィルタ層１５３の裏面側に、画素毎の集光レンズ１５４を形成する。
【００９２】
以上のようにして、図４に示されるような構成の撮像素子１００が製造される。つまり、製造装置２００は、特別に複雑な工程を必要とせずに、撮像素子１００を容易に製造することができる。
【００９３】
なお、以上においては、センサ部１２１を深いＮ型不純物領域３１２と浅いＮ型不純物領域３４２により形成されるように説明したが、実際には、センサ部１２１は、電荷転送に必要なポテンシャル勾配形成、暗電流抑制を行うために表面をＰ型不純物層で覆うなど、複数の不純物注入プロセスを経ることによって形成される。
【００９４】
また、上述した工程順は、矛盾が生じない限り、任意で設定可能である。
【００９５】
＜２．第２の実施の形態＞
［製造］
なお、伝送路領域１２３を形成するためのイオン注入は、裏面側から行うこともできる。
【００９６】
図１４は、その場合の、撮像素子１００を製造する製造装置の構成例を示すブロック図である。図１４に示される製造装置４００は、基本的に図６の製造装置２００と同様の装置であり、同様の構成を有し、同様の処理を行う。
【００９７】
ただし、製造装置４００の場合、伝送路領域形成部２１３が省略され、代わりに、伝送路領域形成部４１３を有する。
【００９８】
伝送路領域形成部４１３は、伝送路領域形成部２１３と同様に、伝送路領域１２３を形成する処理を行うが、絶縁膜１５１形成後に処理を行う。
【００９９】
図１５のフローチャートを参照してこの場合の製造処理の流れの例を説明する。必要に応じて、図１６および図１７を参照して説明する。
【０１００】
ステップＳ２０１およびステップＳ２０２の各処理は、図７のステップＳ１０１およびステップＳ１０２の各処理と同様に行われる。その後、ステップＳ１０３の処理が省略され、ステップＳ２０３乃至ステップＳ２０７の各処理が、図７のステップＳ１０４乃至ステップＳ１０８の各処理と同様に行われる。
【０１０１】
この時点で、図１６に示されるように、N型半導体基板３０１には、伝送路領域１２３が形成されていない。
【０１０２】
ステップＳ２０８において、伝送路領域形成部４１３は、制御部２０１に制御されて、N型半導体基板３０１のOB画素領域１０２およびダミー画素領域１０３に、伝送路領域１２３を形成する。
【０１０３】
より具体的には、伝送路領域形成部４１３は、N型半導体基板３０１の裏面側（絶縁膜１５１の裏面側）に、図１７に示されるように、レジスト４２１を塗布し、マスクとリソグラフィ技術を用いてレジスト開口領域を形成する。その後、裏面側からイオン注入５を行い、伝送路領域１２３を形成する。このとき、不純物の活性化を行う熱処理は、配線形成後に行うため、例えばレーザーアニールなどの領域限定での活性化手法を採用するのが望ましい。
【０１０４】
ステップＳ２０９乃至ステップＳ２１１の各処理は、図７のステップＳ１０９乃至ステップＳ１１１の各処理と同様に実行される。
【０１０５】
以上のように各処理を実行することにより、製造装置４００は、図４に示されるような構成の撮像素子１００を、特別に複雑な工程を必要とせずに、容易に製造することができる。
【０１０６】
＜３．第３の実施の形態＞
［撮像素子］
本技術は、OB画素領域１０２の深い領域で光電変換した電子をダミー画素領域１０３に排出することを特徴としており、電子の転送が重要な要素となる。ダミー画素領域１０３での電荷転送の効率を上げるために、例えば、半導体基板１２０のダミー画素領域１０３に、ゲート（Gate）電極を埋め込むようにしてもよい。
【０１０７】
図１８にその場合の撮像素子１００の構成例を示す。図１８に示されるように、この場合、ダミー画素領域１０３において、半導体基板１２０に表面側から、ゲート（Gate）電極４５１が伝送路領域１２３に達するように埋め込まれている。
【０１０８】
このような構造にすることで、撮像素子１００は、このゲート電極４５１を介して、深い領域に存在する電子を汲みだすことが容易になる。したがって、撮像素子１００は、この場合も、黒レベルの基準値の検出をより正確に行うことができる。
【０１０９】
［製造］
その場合の製造装置の構成例を図１９に示す。図１９に示される製造装置６００は、基本的に製造装置２００と同様の装置であり、同様の構成を有し、同様の処理を行う。
【０１１０】
ただし、製造装置６００は、ゲート電極形成部６１１をさらに有する。
【０１１１】
この場合の製造処理の流れの例を図２０のフローチャートを参照して説明する。
【０１１２】
ステップＳ３０１乃至ステップＳ３０４の各処理は、図７のステップＳ１０１乃至ステップＳ１０４の各処理と同様に行われる。
【０１１３】
ステップＳ１０５において、ゲート電極形成部６１１は、制御部２０１に制御されて、半導体基板１２０のダミー画素領域１０３に、ゲート電極４５１を形成する。
【０１１４】
以下、ステップＳ３０６乃至ステップＳ３１２の各処理は、ステップＳ１０５乃至ステップＳ１１１の各処理と同様に行われる。
【０１１５】
以上のように各処理を実行することにより、製造装置６００は、図１８に示されるような構成の撮像素子１００を、特別に複雑な工程を必要とせずに、容易に製造することができる。
【０１１６】
＜４．第４の実施の形態＞
［撮像素子］
なお、有効画素領域１０１乃至周辺回路１０４の配置は、図３を参照して説明した例に限らない。有効画素領域１０１の近傍に設けられたOB画素領域１０２に、ダミー画素領域１０３等のような画素値を利用しない他の領域が隣接していればよい。
【０１１７】
例えば、図２１に示されるように、OB画素領域１０２の内側、すなわち、OB画素領域１０２と有効画素領域１０１との間に、ダミー画素領域が設けられていてもよく、伝送路領域を、そのダミー画素領域に向けて形成するようにしてもよい。
【０１１８】
図２１に示される撮像素子７００は、基本的に撮像素子１００と同様の構成を有するが、さらに、OB画素領域１０２と有効画素領域１０１との間にもダミー画素領域（内側）７０１を有する。このダミー画素領域（内側）７０１は、ダミー画素領域１０３と同様の領域である。
【０１１９】
図２２に、その撮像素子７００の断面図を示す。図２２に示されるように、伝送路領域７２３は、半導体基板１２０内に、OB画素領域１０２からダミー画素領域（内側）７０１に向けて形成される（ダミー画素領域１０３に向けてではない）。
【０１２０】
伝送路領域７２３のポテンシャル勾配は、ダミー画素領域（内側）７０１側に行くほど低くなるように形成される。
【０１２１】
それ以外は、撮像素子１００と同様である。したがって、伝送路領域７２３によって、OB画素領域１０２に進入した電荷が、OB画素領域１０２の外に誘導されるので、撮像素子７００は、OB画素領域１０２のセンサ部１２１に蓄積される可能性を低減させることができる。すなわち、撮像素子７００は、光の回り込みによるOB画素領域１０２の画素値の浮きを抑制することができ、より正確な黒レベルの基準値を検出することができる。
【０１２２】
なお、この撮像素子７００は、第１の実施の形態および第２の実施の形態において説明したのと同様の工程で製造することができる。また、第３の実施の形態において上述したように、半導体基板１２０のダミー画素領域（内側）７０１にゲート電極を設けるようにしてもよい。
【０１２３】
＜５．第５の実施の形態＞
［撮像装置］
図２３は、本技術を適用した撮像装置の構成例を示す図である。図２３に示される撮像装置８００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
【０１２４】
図２３に示されるように撮像装置８００は、レンズ部８１１、CMOSセンサ８１２、A/D変換部８１３、操作部８１４、制御部８１５、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９を有する。
【０１２５】
レンズ部８１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光し、CMOSセンサ８１２に供給する。
【０１２６】
CMOSセンサ８１２は、上述で説明した構造を有する固体撮像素子であり、OB画素領域内に伝送路領域が設けられている。
【０１２７】
A/D変換器８１３は、CMOSセンサ８１２から、所定のタイミングで供給された画素毎の電圧信号を、デジタルの画像信号（以下、適宜、画素信号ともいう）に変換し、所定のタイミングで順次、画像処理部８１６に供給する。
【０１２８】
操作部８１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部８１５に供給する。
【０１２９】
制御部８１５は、操作部８１４により入力されたユーザの操作入力に対応する信号に基づいて、レンズ部８１１、CMOSセンサ８１２、A/D変換器８１３、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９の駆動を制御し、各部に撮像に関する処理を行わせる。
【０１３０】
画像処理部８１６は、A/D変換器８１３から供給された画像信号に対して、例えば、黒レベル補正や、混色補正、欠陥補正、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部８１６は、画像処理を施した画像信号を表示部８１７およびコーデック処理部８１８に供給する。
【０１３１】
表示部８１７は、例えば、液晶ディスプレイ等として構成され、画像処理部８１６からの画像信号に基づいて、被写体の画像を表示する。
【０１３２】
コーデック処理部８１８は、画像処理部８１６からの画像信号に対して、所定の方式の符号化処理を施し、符号化処理の結果得られた画像データを記録部８１９に供給する。
【０１３３】
記録部８１９は、コーデック処理部８１８からの画像データを記録する。記録部８１９に記録された画像データは、必要に応じて画像処理部８１６に読み出されることで、表示部８１７に供給され、対応する画像が表示される。
【０１３４】
撮像装置８００のCMOSセンサ８１２は、上述したように光の回り込みに対するロバスト性を向上させ、黒レベルの検出をより正確に行うことができる。したがって、画像処理部８１６は、クランプ処理をより適切に行うことができる。
【０１３５】
なお、本技術を適用した固体撮像素子や画像処理部を備える撮像装置は、上述した構成に限らず、他の構成であってもよい。
【０１３６】
上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
【０１３７】
この記録媒体は、例えば、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア２４１（図６、図１４、および図１９）により構成される。このリムーバブルメディア２４１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。また、上述した記録媒体は、このようなリムーバブルメディア２４１だけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されている制御部２０１（図６、図１４、および図１９）のROMや、記憶部２３３（図６、図１４、および図１９）に含まれるハードディスクなどにより構成されるようにしてもよい。
【０１３８】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【０１３９】
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１４０】
また、本明細書において、システムとは、複数のデバイス（装置）により構成される装置全体を表すものである。
【０１４１】
また、以上において、１つの装置（または処理部）として説明した構成が、複数の装置（または処理部）として構成されるようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成が、まとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成が付加されるようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部が他の装置（または他の処理部）の構成に含まれるようにしてもよい。つまり、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４２】
なお、本技術は以下のような構成も取ることができる。
（１） 半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を備える
撮像素子。
（２） 前記伝送路領域は、N型の領域である
前記（１）に記載の撮像素子。
（３） 前記伝送路領域は、前記オプティカルブラック画素領域の光電変換素子に接触しないように形成される
前記（１）または（２）に記載の撮像素子。
（４） 前記オプティカルブラック画素領域の光電変換素子は、前記半導体基板の界面近傍に、有効画素領域の光電変換素子より薄く形成される
前記（１）乃至（３）のいずれかに記載の撮像素子。
（５） 前記伝送路領域は、前記オプティカルブラック画素領域の内部から外部に向けて水平方向にポテンシャルが低くなるようにポテンシャル勾配が形成される
前記（１）乃至（４）のいずれかに記載の撮像素子。
（６） 前記伝送路領域は、前記オプティカルブラック画素領域に隣接する、画素出力が利用されないダミー画素領域の画素の光電変換素子に前記電荷を伝送するように形成される
前記（１）乃至（５）のいずれかに記載の撮像素子。
（７） 前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より外側に配置される
前記（６）に記載の撮像素子。
（８） 前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より内側に配置される
前記（６）または（７）に記載の撮像素子。
（９） 前記ダミー画素領域において、前記半導体基板の界面から前記伝送路領域に達するゲート電極をさらに備える
前記（６）乃至（８）のいずれかに記載の撮像素子。
（１０） 前記オプティカルブラック画素領域は、有効画素領域の近傍に設けられる
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１） 半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を有する撮像素子
を備える撮像装置。
（１２） 半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する伝送路領域形成部を備える
製造装置。
（１３） 前記伝送路領域形成部は、前記半導体領域の表面側界面にレジストを塗布し、所定の位置にレジスト開口領域を形成し、N型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成する
前記（１２）に記載の製造装置。
（１４） 前記伝送路領域形成部は、形成された前記伝送路領域が、前記オプティカルブラック画素領域の光電変換素子と接触しない深さに、前記N型不純物を注入する
前記（１３）に記載の製造装置。
（１５） 前記伝送路領域形成部は、前記半導体基板の画素分離領域のP型不純物濃度をN型に反転させる程度の濃度の前記N型不純物を注入する
前記（１３）または（１４）に記載の製造装置。
（１６） 前記伝送路領域形成部は、前記半導体基板の裏面側に絶縁膜を形成後、前記半導体基板の裏面側からN型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成する
前記（１２）に記載の製造装置。
（１７） 製造装置の製造方法であって、
伝送路領域形成部が、半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する
製造方法。
【符号の説明】
【０１４３】
１００ 撮像素子， １０１ 有効画素領域， １０２ OB画素領域， １０３ ダミー画素領域， １０４ 周辺回路， １２３ 伝送路領域， ２００ 製造装置， ２１３ 伝送路領域形成部， ４００ 製造装置， ４１３ 伝送路領域形成部， ４５１ ゲート（Gate）電極， ６００ 製造装置， ６１１ ゲート電極形成部， ７００ 撮像素子， ７０１ ダミー画素領域， ７２３ 伝送路領域， ８００ 撮像装置， ８１２ CMOSセンサ
【特許請求の範囲】
【請求項１】
半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を備える
撮像素子。
【請求項２】
前記伝送路領域は、N型の領域である
請求項１に記載の撮像素子。
【請求項３】
前記伝送路領域は、前記オプティカルブラック画素領域の光電変換素子に接触しないように形成される
請求項１に記載の撮像素子。
【請求項４】
前記オプティカルブラック画素領域の光電変換素子は、前記半導体基板の界面近傍に、有効画素領域の光電変換素子より薄く形成される
請求項１に記載の撮像素子。
【請求項５】
前記伝送路領域は、前記オプティカルブラック画素領域の内部から外部に向けて水平方向にポテンシャルが低くなるようにポテンシャル勾配が形成される
請求項１に記載の撮像素子。
【請求項６】
前記伝送路領域は、前記オプティカルブラック画素領域に隣接する、画素出力が利用されないダミー画素領域の画素の光電変換素子に前記電荷を伝送するように形成される
請求項１に記載の撮像素子。
【請求項７】
前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より外側に配置される
請求項６に記載の撮像素子。
【請求項８】
前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より内側に配置される
請求項６に記載の撮像素子。
【請求項９】
前記ダミー画素領域において、前記半導体基板の界面から前記伝送路領域に達するゲート電極をさらに備える
請求項６に記載の撮像素子。
【請求項１０】
前記オプティカルブラック画素領域は、有効画素領域の近傍に設けられる
請求項１に記載の撮像素子。
【請求項１１】
半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を有する撮像素子
を備える撮像装置。
【請求項１２】
半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する伝送路領域形成部を備える
製造装置。
【請求項１３】
前記伝送路領域形成部は、前記半導体領域の表面側界面にレジストを塗布し、所定の位置にレジスト開口領域を形成し、N型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成する
請求項１２に記載の製造装置。
【請求項１４】
前記伝送路領域形成部は、形成された前記伝送路領域が、前記オプティカルブラック画素領域の光電変換素子と接触しない深さに、前記N型不純物を注入する
請求項１３に記載の製造装置。
【請求項１５】
前記伝送路領域形成部は、前記半導体基板の画素分離領域のP型不純物濃度をN型に反転させる程度の濃度の前記N型不純物を注入する
請求項１３に記載の製造装置。
【請求項１６】
前記伝送路領域形成部は、前記半導体基板の裏面側に絶縁膜を形成後、前記半導体基板の裏面側からN型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成する
請求項１２に記載の製造装置。
【請求項１７】
製造装置の製造方法であって、
伝送路領域形成部が、半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する
製造方法。
【請求項１】
半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を備える
撮像素子。
【請求項２】
前記伝送路領域は、N型の領域である
請求項１に記載の撮像素子。
【請求項３】
前記伝送路領域は、前記オプティカルブラック画素領域の光電変換素子に接触しないように形成される
請求項１に記載の撮像素子。
【請求項４】
前記オプティカルブラック画素領域の光電変換素子は、前記半導体基板の界面近傍に、有効画素領域の光電変換素子より薄く形成される
請求項１に記載の撮像素子。
【請求項５】
前記伝送路領域は、前記オプティカルブラック画素領域の内部から外部に向けて水平方向にポテンシャルが低くなるようにポテンシャル勾配が形成される
請求項１に記載の撮像素子。
【請求項６】
前記伝送路領域は、前記オプティカルブラック画素領域に隣接する、画素出力が利用されないダミー画素領域の画素の光電変換素子に前記電荷を伝送するように形成される
請求項１に記載の撮像素子。
【請求項７】
前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より外側に配置される
請求項６に記載の撮像素子。
【請求項８】
前記ダミー画素領域は、前記撮像素子の前記オプティカルブラック画素領域より内側に配置される
請求項６に記載の撮像素子。
【請求項９】
前記ダミー画素領域において、前記半導体基板の界面から前記伝送路領域に達するゲート電極をさらに備える
請求項６に記載の撮像素子。
【請求項１０】
前記オプティカルブラック画素領域は、有効画素領域の近傍に設けられる
請求項１に記載の撮像素子。
【請求項１１】
半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を、前記オプティカルブラック画素領域の外部に伝送する伝送路領域を有する撮像素子
を備える撮像装置。
【請求項１２】
半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する伝送路領域形成部を備える
製造装置。
【請求項１３】
前記伝送路領域形成部は、前記半導体領域の表面側界面にレジストを塗布し、所定の位置にレジスト開口領域を形成し、N型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成する
請求項１２に記載の製造装置。
【請求項１４】
前記伝送路領域形成部は、形成された前記伝送路領域が、前記オプティカルブラック画素領域の光電変換素子と接触しない深さに、前記N型不純物を注入する
請求項１３に記載の製造装置。
【請求項１５】
前記伝送路領域形成部は、前記半導体基板の画素分離領域のP型不純物濃度をN型に反転させる程度の濃度の前記N型不純物を注入する
請求項１３に記載の製造装置。
【請求項１６】
前記伝送路領域形成部は、前記半導体基板の裏面側に絶縁膜を形成後、前記半導体基板の裏面側からN型不純物を注入することにより、前記半導体領域に前記伝送路領域を形成する
請求項１２に記載の製造装置。
【請求項１７】
製造装置の製造方法であって、
伝送路領域形成部が、半導体基板の、前記半導体基板外部からの光が遮光膜により遮光されるオプティカルブラック画素領域に、前記オプティカルブラック画素領域の前記半導体基板内部に存在する電荷を前記オプティカルブラック画素領域の外部に伝送する伝送路領域を形成する
製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−６９９５８（Ｐ２０１３−６９９５８Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８５１２（Ｐ２０１１−２０８５１２）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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