撮像素子およびカメラシステム
【課題】センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時においてノイズの少ない高精度な撮像が可能な撮像素子およびカメラシステムを提供する。
【解決手段】光電変換素子と蓄積部と、蓄積電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、画素からの電気信号を受けて、所定期間における画素への光子入射の有無を判定するセンス回路を含むセンス回路部と、を有し、センス回路は、出力信号線に接続されたＡＤ変換装置を含み、ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出される。
【解決手段】光電変換素子と蓄積部と、蓄積電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、画素からの電気信号を受けて、所定期間における画素への光子入射の有無を判定するセンス回路を含むセンス回路部と、を有し、センス回路は、出力信号線に接続されたＡＤ変換装置を含み、ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ等の撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージセンサが広く使われるようになり、市場も拡大している。
ＣＭＯＳイメージセンサにおける各画素は、入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をチップに内蔵されたアナログデジタル（ＡＤ）変換器に出力する。ＡＤ変換器はその信号をデジタル化して次段に出力する。
ＣＭＯＳイメージセンサにおいては、撮像のためにこのような画素がマトリクス状に配置されている。
【０００３】
図１は、固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
【０００４】
このＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行駆動回路１２、ＡＤ変換器１３、スイッチ１４、出力回路１５、行制御線１６、垂直信号線１７、および転送線１８を有する。
【０００５】
画素アレイ部１１は、複数の画素ＰＸが行方向と列方向にマトリクス状に配置されており、垂直信号線１７は列方向に並ぶ複数の画素ＰＸに共有され、各列対応に配置されたＡＤ変換器１３に接続されている。
一方、行駆動回路１２は複数の行から１行のみを選択し、行制御線１６を駆動して、画素ＰＸからの蓄積電荷の読み出しを行単位で実行する。
行制御線１６はこのような画素からの読み出し、あるいは画素のリセットを行単位で実施するために、一本または複数の制御線で構成されている。
ここでリセットとは画素の蓄積電荷を排出し、画素を露光前の状態に戻す操作であり、たとえば各行の読み出し直後、あるいは露光を開始する際のシャッター動作として実施される。
読み出しの際、垂直信号線１７を介してＡＤ変換器１３に伝達されたアナログ信号はデジタル信号に変換され、スイッチ１４を介して順次出力回路１５に伝送され、図示されていないチップ内外の画像処理装置に出力される。
【０００６】
このように、ＣＭＯＳイメージセンサ１０においては、１行の読み出し処理が完了すると次の行が選択され、同様の読み出し、ＡＤ変換、出力が繰り返される。全ての行の処理が完了すると１フレーム分の画像データの出力が完了することになる。
【０００７】
一方、特許文献１には、時分割を用いたフォトンの新しいカウント手法が提案されている。
これは一定期間におけるフォトダイオードへの光子入射の有無を２値判定し、それを複数回反復した結果を集積して二次元の撮像データを得るものである。
すなわち、一定期間（単位露光期間）ごとにフォトダイオードからの信号をセンシングし、その期間に入射した光子数が一つ以上であれば、入射した光子数にかかわらず、各画素に接続されたカウンタは１ずつカウントアップされる。
光子入射の頻度が時間軸でランダムであれば、実際の光子入射数とカウント数とは図２のようなポワゾン分布に従うので、入射頻度が少ない場合は略リニアな関係となり、入射頻度が多い場合は出力が圧縮される。
【０００８】
また、特許文献２には、上記時分割フォトンカウンティングのセンス回路やカウンタ回路を画素から切り離して階層化し、画素の開口率を向上させる手法が提案されている。
【０００９】
さらに、特許文献３には、時分割フォトンカウンティングに複数画素による面分割を併用してダイナミックレンジを上げた撮像素子が提案されている。
このようなデバイスはチップ内の画素アレイ全体を１受光面としたフォトンカウンティング用デバイスとして使用することも可能である。
【００１０】
このような時分割、あるいは面分割フォトンカウンティングを使用したイメージセンサは、画素から出力されたデータが終始デジタルデータとして扱われるので、アナログ信号の伝送や増幅に伴うランダムノイズや固定ノイズが発生しない。
この際残存するのは画素内で発生した光ショットノイズと暗電流のみであり、特に低照度の撮像においては劇的に高いＳ／Ｎ比を得ることが可能である。
このようなデバイスは、高価で大規模なシステムを要する光電子増倍管やＡＰＤによるフォトンカウンタを、パルスのカウント装置ごとワンチップで安価に代替し、医療やバイオ分野における超微小光の検出に画期的なインパクトをもたらすことが期待される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平７−６７０４３号公報
【特許文献２】特開２０１１−７１９５８号公報
【特許文献３】特開２０１１−９７５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
時分割フォトンカウンティングを用いた撮像においては、１画像を形成する１フレーム期間における読み出し判定の総回数が実検出できる光子数を規定する。
たとえば、１０２３回の光子入射判定で１０ビットの出力を得る場合、カウント確率は決して１を超えることはないので、検出できる実光子数は１０２３個以下である。
図２は、単位露光期間中の平均入射光子数と、カウント確率（単位露光期間あたりの平均カウント数）の例を示している。
光子入射のランダム性から、この関係は一般にポワソン分布に従うと想定される。
【００１３】
低照度撮像の場合、たとえば１フレーム期間に画素に入射する光子総数が５０個程度であれば、図２における平均入射光子数は５０／１０２３≒０．０５であり、カウント確率もほぼ同じ値になる。
すなわち、入射光子の殆どは問題なく実カウントされる。したがって、その出力はほぼ正確な光子数を反映する一方、アナログ伝送ノイズは存在しないので、時分割フォトンカウンティングが優位となる。
【００１４】
一方、１フレーム期間に４０００個の光子が入射する高照度撮像の場合、たとえばフォトダイオードの蓄積電荷が１０，０００エレクトロンあるアナログセンサでは、最大それだけの電子数をリニアにカウントでき、精度の高い撮像が可能である。
【００１５】
これに対して、上記時分割フォトンカウンティングでは、上記１０２３回の読み出しにおけるカウント数の上限は１，０２３エレクトロンに留まり、一回の露光中に複数の光子が入射したものも“１”とカウントするので、多くの数え逃がしが発生する。
これにより出力は大幅に圧縮されるので、補正を行っても大きな誤差が残る。
【００１６】
したがって、時分割フォトンカウンティングを用いるフルデジタルイメージセンサの場合、高照度撮像時の撮像精度を向上させるには、カウント総数を増加させる必要がある。
しかし、そのためには読み出しセンス回路の高速化や消費電力抑制等、各種の課題が存在する。
【００１７】
本発明は、センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時の双方において、ノイズの少ない高精度な撮像が可能な撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の観点の固体撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、上記ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される。
【００１９】
本発明の第２の観点のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、上記ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される。
【発明の効果】
【００２０】
本発明によれば、センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時の双方において、ノイズの少ない高精度な撮像が可能となる。
【図面の簡単な説明】
【００２１】
【図１】固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
【図２】単位露光期間中の平均入射光子数と、カウント確率（単位露光期間あたりの平均カウント数）の例を示す図である。
【図３】本第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【図４】本第１の実施形態に係る画素の回路構成の一例を示す図である。
【図５】画素レイアウトの一例を示す図である。
【図６】本第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【図７】図６のＡＤ変換装置の動作波形の一例を示す図である。
【図８】本第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【図９】本第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【図１０】本第２の実施形態に係る画素の回路構成の一例を示す図である。
【図１１】ローリングシャッターを用いて、図９における４個の画素をアクセスする例を示す図である。
【図１２】本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【図１３】本実施形態に係る固体撮像素子を内視鏡の応用した構成の一例を示す図である。
【図１４】図１３の内視鏡に応用されるセンサ（撮像素子）のオンチップカラーフィルタの一例を示す図である。
【図１５】本実施形態に係る固体撮像素子を放射線検出器に応用した構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（撮像素子の第１の構成例）
２．第２の実施形態（撮像素子の第２の構成例）
３．カメラシステムの構成例
４．内視鏡への応用例
５．放射線検出器への応用例
【００２３】
＜１．第１の実施形態＞
図３は、本第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【００２４】
本実施形態のＣＭＯＳイメージセンサ１００では、同一の画素に対して、その出力のセンシング判定に時分割フォトンカウンティングと既存型のアナログカウンティングの２つのモードが併設されている。
ＣＭＯＳイメージセンサ１００は、これによって、低照度時、高照度時の双方において、良好なＳ／Ｎでの判定を可能にしている。
【００２５】
［全体構成の概略］
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、センス回路部１２０、出力信号線群１３０、転送線群１４０、および判定結果集積回路部１５０を有する。
【００２６】
画素アレイ部１１０は、複数のデジタル画素ＰＸが行方向および列方向にマトリクス状に配置されている。
各デジタル画素ＰＸは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
この画素アレイ部１１０は、たとえば第１の半導体基板ＳＵＢ１に形成される。
【００２７】
センス回路部１２０は、第１の半導体基板ＳＵＢ１と異なる第２の半導体基板ＳＵＢ２に形成される。
センス回路部１２０は、画素アレイ部１１０のマトリクス配列された複数の画素ＰＸに１対１に対応して複数のセンス回路１２１が、たとえば行方向および列方向にマトリクス状に配置されている。
各センス回路１２１は、デジタル画素ＰＸからの信号を受けて、所定期間におけるデジタル画素ＰＸへの光子入射の有無を２値判定する機能を有する。
【００２８】
そして、第１の半導体基板ＳＵＢ１と第２の半導体基板ＳＵＢ２は積層される。
たとえば第１の半導体基板ＳＵＢ１に形成された複数の画素ＰＸと第２の半導体基板ＳＵＢ２に形成された複数のセンス回路１２１がそれぞれ１対１で対向するように積層される。対向する画素ＰＸとセンス回路１２１が出力信号線群１３０の各出力信号線１３１により接続される。
【００２９】
図３の例では、０行０列目に配置された画素ＰＸ−００の出力が出力信号線１３１−００により０行０列目に配置されたセンス回路１２１−００の入力と接続される。０行１列目に配置された画素ＰＸ−０１の出力が出力信号線１３１−０１により０行１列目に配置されたセンス回路１２１−０１の入力と接続される。
１行０列目に配置された画素ＰＸ−１０の出力が出力信号線１３１−１０により１行０列目に配置されたセンス回路１２１−１０の入力と接続される。１行１列目に配置された画素ＰＸ−１１の出力が出力信号線１３１−１１により１行１列目に配置されたセンス回路１２１−１１の入力と接続される。
図示していないが他の行、列に配置された画素とセンス回路も同様に接続される。
【００３０】
センス回路部１２０は、同一行に配置されたセンス回路１２１の出力が共通の転送線１４１に接続されている。
図３の例では、０行目に配置されたセンス回路１２１−００，１２１−０１、・・・の出力が転送線１４１−０に接続されている。
１行目に配置されたセンス回路１２１−１０，１２１−１１、・・・の出力が転送線１４１−１に接続されている。図示していないが２行目以降も同様に形成される。
【００３１】
本実施形態において、後で詳述するように、センス回路部１２０の各センス回路１２１は、比較器を含むＡＤ変換装置を有している。
このＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードにより動作するように制御される。
【００３２】
そして、本実施形態のＣＭＯＳイメージセンサ１００では、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出される。
ＣＭＯＳイメージセンサ１００において、多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数（一回以上）の出力結果が集積され、入射した光の強度が算出される。
ＣＭＯＳイメージセンサ１００において、低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される。
ＣＭＯＳイメージセンサ１００において、１ビット出力モード選択時は、画素出力はさらにゲインＧ＞１の信号増幅を経てＡＤ変換装置に入力され、多ビット解像度による出力モード選択時はこの信号増幅は行われない。
【００３３】
判定結果集積回路部１５０は、センス回路１２１の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０は、センス回路部１２０におけるセンス回路１２１の行配置に対応して判定結果集積回路１５１−０，１５１−１、・・・が配置されている。
換言すれば、０行目に配置されたセンス回路１２１−００，１２１−０１、・・・が接続された転送線１４１−０に判定結果集積回路１５１−０が接続されている。
１行目に配置されたセンス回路１２１−１０，１２１−１１、・・・が接続された転送線１４１−１に判定結果集積回路１５１−１が接続されている。
【００３４】
判定結果集積回路１５１−０は、転送線１４１−０を転送された判定値を保持するレジスタ１５２−０、レジスタ１５２−０の保持値をカウントするカウント回路１５３−０、およびカウント回路１５３−０のカウント結果を格納するメモリ１５４−０を有する。
判定結果集積回路１５１−１は、転送線１４１−１を転送された判定値を保持するレジスタ１５２−１、レジスタ１５２−１の保持値をカウントするカウント回路１５３−１、およびカウント回路１５３−１のカウント結果を格納するメモリ１５４−１を有する。
本実施形態においては、判定結果集積回路１５１−０のカウント回路１５３−０が複数のセンス回路１２１−００，１２１−０１、・・・により共有されている。
判定結果集積回路１５１−１のカウント回路１５３−１が複数のセンス回路１２１−１０，１２１−１１、・・・により共有されている。
【００３５】
［画素の構成例］
画素ＰＸは、上述したように、光電変換素子およびアンプ素子を有し、光子入射に応じて電気信号を出力する。
撮像素子としてのＣＭＯＳイメージセンサ１００は、画素ＰＸのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。
リセットは画素ＰＸを光子が未入射の状態にリセットする。各画素ＰＸは、望ましくはその受光面に、各々レンズとカラーフィルタを備えている。
ここで、画素の構成の一例について説明する。
【００３６】
図４は、本実施形態に係る画素の回路構成の一例を示す図である。
図４は、１単位画素ＰＸで３つのトランジスタを含む画素回路の一例を示している。
【００３７】
１単位画素ＰＸは、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、およびアンプ素子としてのアンプトランジスタ１１４を有する。
画素ＰＸは、蓄積ノード１１５、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード１１６を有する。
転送トランジスタ１１２のゲート電極が転送線１１７に接続され、リセットトランジスタ３のゲート電極がリセット線１１８に接続されている。
アンプトランジスタ１１４のゲート電極がＦＤノード１１６に接続され、アンプトランジスタ１１４のソースが出力信号線１３１に接続されている。ＦＤノード１１６は、アンプトランジスタ１１４の入力ノードとして機能する。
【００３８】
画素ＰＸにおいては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１１１によって、ノード１１５に蓄積される。
それらは所定のタイミングで転送トランジスタ１１２をオンさせることでノード１１６に転送され、アンプトランジスタ１１４のゲートを駆動する。
これにより、信号電荷は出力信号線１３１への信号となって読み出される。
出力信号線１３１は、定電流源や抵抗素子を介して接地することでソースフォロア動作をさせても良いし、読み出し前に一旦接地し、その後浮遊状態にして、アンプトランジスタ１１４によるチャージレベルを出力させても良い。
リセットトランジスタ１１３は、転送トランジスタ１１２と同時並列的にオンさせることでフォトダイオード１１１に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。
なお、図４において、ＰＳはリセットやソースフォロアに使用される電源を示し、電源ＰＳはたとえば３Ｖが供給されている。
【００３９】
このような画素ＰＸの基本回路や動作機構は通常の画素と同様であり、さまざまなバリエーションが存在し得る。
ただし、本実施形態で想定されている画素は、従来に比べ、変換効率が著しく高くなるように設計される。
そのためには、ソースフォロアを構成するアンプトランジスタ１１４の入力ノード１１６の寄生容量は可能な限り小さくするのが望ましく、一光子から得られる出力信号が、アンプトランジスタ１１４のランダムノイズより十分大きいことが望ましい。
【００４０】
図５は、画素レイアウトの一例を示す図である。
図５において、斜め斜線はトランジスタのゲート電極を、破線はメタル配線を示している。
【００４１】
アンプトランジスタ１１４の入力ノード１１６は、転送トランジスタ１１２とリセットトランジスタ１１３に挟まれた拡散層部、アンプトランジスタ１１４のゲート部、および両者間の配線部で構成されるが、それらはいずれも最小面積となるよう配置されている。
さらに、アンプトランジスタ１１４のドレイン幅が絞られると同時に、ソース出力である信号線１３１に接続された配線は、ノード１１６の大部分を平面的に覆っている。
ソースフォロアの出力（信号線１３１側）は入力ノード１１６からの入力に対して１に近いゲインを持つので、両者間の実質的な寄生容量は非常に小さい。
したがって、このようなシールド構造をとることで、ノード１１６の寄生容量を最小化し、変換効率を大幅に引き上げることが可能である。
【００４２】
ここで変換効率を、たとえば６００μＶ／ｅ−まで引き上げた場合、信号量はアンプトランジスタ１１４のランダムノイズより十分大きくなるので、原理的には１光子の検出が可能である。
ここで、単位露光期間中の光子入射の有無をバイナリ判定し、時分割フォトンカウンティングを行えば、アンプトランジスタ１１４以降のノイズを実質上ゼロにすることができる。
一方、このような画素は、たとえば３Ｖ程度の電源電圧があれば、フォトダイオード１１１内に２０００ｅ−程度の電荷を蓄積することも可能である。このときの出力は１．２Ｖの動作レンジを持つアナログ出力となる。
この場合、蓄積の上限は出力信号のレンジで規定されるが、さらにたとえば露光と読み出しを４回行って結果を集積することで、実効的なダイナミックレンジは４倍になる。
【００４３】
すなわち、光電変換素子とアンプ素子を内蔵するこのような画素ＰＸの出力は、変換効率が十分高ければ、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。
【００４４】
なお、このような性質は、画素内で電子増倍を行う場合でも同様である。
たとえば、光電変換素子内で電子増倍を行うアバランシュフォトダイオード（ＡＰＤ）や、アンプ素子への電荷転送過程においてＣＣＤ転送等を用いて電子増幅を行う画素についても、増倍率が一定に制御できていれば、変換効率が大きい画素と等価の効果を得る。
すなわち、単位露光期間中の光子入射の有無をバイナリ判定することも、光電変換で生じた複数電荷がさらに増倍されることにより生じた電荷群による信号を、階調のあるアナログデータとして扱うことも可能である。
【００４５】
図６は、本第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【００４６】
このＡＤ変換装置３００は、図６に示すように、比較器３０１、カウンタ３０２、出力モード選択部３０３、アンプ（増幅器）３０４、スイッチ３０５、およびキャパシタＣ１，Ｃ２を有する。
そして、たとえばＡＤ変換装置３００のアンプ３０４、スイッチ３０５を除く、図６中に破線で囲んだ比較器３０１、カウンタ３０２、出力モード選択部３０３、およびキャパシタＣ１，Ｃ２によりＡＤ変換器（ＡＤＣ）３１０が構成されている。
【００４７】
比較器３０１は、非反転入力端子（＋）がキャパシタＣ１を介してスイッチ３０５の端子ａに接続され、反転入力端子（−）がキャパシタＣ２を介して参照信号ＲＥＦの供給ラインに接続されている。
比較器３０１の出力には、カウンタ３０２および出力モード選択部３０３が縦続接続されている。
スイッチ３０５の端子ｂは単一の画素ＰＸから画素信号ＰＸＯＵＴが出力される出力信号線１３１に接続され、端子ｃはアンプ３０４の出力に接続されている。アンプ３０４の入力は出力信号線１３１に接続されている。
【００４８】
比較器３０１は、アンプ３０４で増幅されていない画素信号ＰＸＯＵＴまたはアンプ３０４で増幅された画素信号ＰＸＯＵＴと、参照信号ＲＥＦを比較する。
カウンタ３０２は、比較器３０１からの出力結果を受けてクロックＣＴＩＮを内部で遮断し、カウントを止める、クロックのゲート機能が内蔵されている。
本実施形態のＡＤ変換装置３００は、カウンタ３０２の出力側に、出力モード選択信号ＭＤＳＥＬに応じた出力を行う出力モード選択部３０３が追加されている。
さらに、画素出力には必要に応じてゲイン（Ｇ）＞１のアンプ３０４が接続されるようになっている。
【００４９】
図７は、図６のＡＤ変換装置の動作波形の一例を示す図である。
ここで、図６のＡＤ変換装置の動作手順を図７に関連付けて説明する。
【００５０】
［タイミングＴ１］
タイミングＴ１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【００５１】
［タイミングＴ２］
タイミングＴ２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳ（相関二重サンプリング）を実施するための電荷を保持する。
たとえば、特許文献（特開２００８−１９３３７３号公報）では、「オートゼロ」と称して比較器３０１の入力と内部ノードをショートさせ、比較器３０１への両入力がバランスするように入力ノード３０１＿Ｐ，３０１＿Ｒに電荷を配分し、保持させている。
【００５２】
［タイミングＴ３］
タイミングＴ３において、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
一方、参照信号ＲＥＦには負信号方向に一定のオフセットを与え、比較器３０１の出力を片側に安定させる。
【００５３】
［タイミングＴ４］
タイミングＴ４において、参照信号ＲＥＦを階段状のパルスとして与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２を進行させる。
【００５４】
［タイミングＴ５］
タイミングＴ５において、参照信号ＲＥＦのレベルが画素信号ＰＸＯＵＴとの相対関係においてタイミングＴ２のバランス状態を超えたところで、比較器３０１の出力が反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、出力信号線１３１出力された画素信号ＰＸＯＵＴとリセット信号との差分をリニアに反映している。
【００５５】
ここで出力モード選択部３０３は、出力モード選択信号ＭＤＳＥＬの値に応じて、以下のように出力ＤＯＵＴを選択する。
まず、バイナリ出力の場合には、カウンタ３０２の出力値が一定の閾値を超えた場合に“１”を、そうでない場合に“０”を出力する。
一方、多ビット出力の場合にはカウンタ値からタイミングＴ３で与えたオフセット分のカウントを差し引いた値を出力する。
【００５６】
以上は本実施形態で採用した、最も簡単なＡＤ変換装置の中の一例である。
【００５７】
ところで、一般にＡＤ変換装置（ＡＤ変換器）は、ビット解像度が低いほど高速な変換が可能である。この例ではそれはカウント期間に反映される。
たとえば、階段状パルスのステップが３０μＶの場合、変換効率６００μＶ／ｅ−の画素における一光子信号は平均で２０カウント分に相当する。
したがって、完全な比較器においては、タイミングＴ３のオフセット分に約１０カウントを加えた時点で判定が可能になり、コンパレータが反転していれば結果は“０”（光子入射なし）、コンパレータが反転しなければ結果は“１”（光子入射あり）となる。
あるいは、階段状パルスのステップを６００μＶとし、タイミングＴ３のオフセット量を３００μＶとすれば、最小１カウントで判定できる。
一方、多数光子に相当する信号量を階調判定する場合、８ビット階調なら２５６、１０ビット階調なら１０２４のカウントが最低でも必要になる。
【００５８】
一般に、ビット解像度が低ければ高速に読み出しが実行でき、それに伴ってフレームレートを上げることが可能である。特に後述するように、複数画素の読み出しをローリングシャッターで巡回させる場合には、読み出し速度がフレームレートに直結する。
したがって、ビット解像度が低い場合、その分フレームレートを上げて多数回の読み出しを行い、画素ごとにその出力値を加算していくことで、実質的なビット解像度を補うことが可能になる。
時分割フォトンカウンティングはその典型例となるが、より一般的には、次のモードを撮像装置に併設することは容易である。すなわち、
・低ビット解像度で多数回の露光と読み出しを実行し、その結果を集積して光強度を算出するモードと、
・高ビット解像度で少数回の露光と読み出しを実行し、その結果を集積して光強度を算出するモードを同一の撮像装置に併設することは容易である。
したがって、多ビット解像度による出力に関しては、さらに複数のモードを設けてもよい。
【００５９】
ところで、比較器３０１には、構成するトランジスタのばらつきによって通常オフセットが存在し、これによって反転タイミングに比較器ごとのばらつきが生じ、固定ノイズになる。
このようなノイズを相殺する方法としては、遮光された暗信号や無信号状態で上記ＡＤ変換を行い、比較器３０１ごとのカウンタ値を保存して、画素信号から差分を取る方法が一般的である。
【００６０】
たとえば、それらをフレームごとにキャリブレーションとして行うケースが特許文献（特開２００６−２０１７３号公報）に記載されている。
あるいは、特許文献（特開２００５−３２３３３１号公報）には次の手法が記載されている。
すなわち、参照信号ＲＥＦの階段状パルスを画素リセット時と読み出し時にそれぞれ印加し、カウンタのダウンカウントとアップカウントを組み合わせて差分をとることで、リセット信号のＣＤＳとオフセット相殺を同時に実施する手法が記載されている。
【００６１】
あるいは、特許文献（特開２００８−１９３３７３号公報）では、前述のように「オートゼロ」と記載されている工程でリセット信号のＣＤＳを実行している。そして、引き続き行われる１回目の階段状パルスの印加とダウンカウントは、行ごとの無信号でのオフセットキャリブレーションと等価である。
【００６２】
あるいは、カウンタ値の減算ではなく、参照信号ＲＥＦに各比較器のオフセットに対応した相殺用のバイアスを加えても良い。
なお、このようなオフセットの相殺処理は、バイナリ判定の前に実施される必要がある。したがって、出力モード選択部３０３が出力モード選択を実施する前に実施される必要がある。
【００６３】
あるいは、比較器３０１のオフセットの影響を相対的に低減するには、画素ＰＸの出力を、アンプ３０４を用いて１より大きなゲイン（Ｇ）で増幅してもよく、特にバイナリ判定においてはこの処理は有効である。
画素信号ＸＰＯＵＴをアナログ信号として多ビット判定する場合、検出電子数の最大値は出力レンジによって制限されるので、画素出力を増幅するとさらにその制限が厳しくなり、検出可能な電子数を減少させることになる。
一方、バイナリ判定時の画素信号の判定閾値は十分小さいので、そのような制約は存在しない。したがって、バイナリ判定時のみに画素出力をアンプ３０４で増幅（ゲインＧ＞１）するのが望ましい。
たとえば、８倍のゲインで信号を増幅すれば、比較器３０１のオフセットの影響は１／８に低減することができる。
【００６４】
一般的に、画素出力を増幅すれば、ＡＤ変換装置自体が持つオフセットやランダムノイズ等の各種ノイズ要因を、全て相対的に低減することが可能である。
なお、アンプ３０４自体が持つオフセットは、後段でＣＤＳを行えば相殺されるので問題にならない。
また、アンプ３０４は後述するように複数画素に共通して配置することができるので、その占有サイズをある程度確保することで、アンプ３０４自体が持つランダムノイズも十分小さくすることができる。
【００６５】
なお、このようなシングルスロープ型のＡＤ変換装置を使用するのであれば、画素出力信号をＮ倍のゲインで増幅した場合には、バイナリの判定閾値も略Ｎ倍となるため、参照信号ＲＥＦのステップ幅も略Ｎ倍にするのが高速化のために望ましい。
【００６６】
次に、複数の画素ＰＸでセンス回路１２１のＡＤ変換装置を共有する構成を第２の実施形態として説明する。
【００６７】
＜３．第２の実施形態＞
図８は、本第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【００６８】
第１の実施形態に係るＣＭＯＳイメージセンサ１００では、各画素ＰＸとセンス回路１２１が一対一に対応している。
しかし、各々に要する占有面積は必ずしも同等であるとは限らない。
また、２層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路１２１からのデータの高速な長距離転送が必須となる上、レイアウト上の制約を受けやすい。
本第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａでは、複数の画素で一つのセンス回路（ＡＤ変換装置）を共有することで、上記課題に対して柔軟な解決法を提供する。
そして、本実施形態に係るＣＭＯＳイメージセンサ１００Ａは、複数の画素でＡＤ変換装置のアンプ３０４を共有する。
【００６９】
ＣＭＯＳイメージセンサ１００Ａにおいて、画素アレイ部１１０Ａは、複数の画素ＰＸが行方向および列方向にマトリクス状に配置されている。
そして、同一列の複数の画素ＰＸと選択回路により画素ブロック１６０−０〜１６０−３、・・・が形成される。
【００７０】
ＣＭＯＳイメージセンサ１００Ａは、画素アレイ部１１０Ａの画素ＰＸを駆動して、画素ＰＸの電気信号を出力信号線１３１に出力させるための行駆動回路１７０、および行制御線群１８０を有する。
【００７１】
ＣＭＯＳイメージセンサ１００Ａは、出力信号線１３１を伝搬された電気信号の２値判定し、判定結果を画素ごとに複数回集積して、階調ある２次元撮像データを生成する回路ブロック２００を有する。
回路ブロック２００は、センス回路部１２０Ａおよび判定結果集積回路部１５０Ａが配置されている。
【００７２】
センス回路部１２０Ａは、画素アレイ部１１０Ａの各画素ブロック１６０−０〜１６０−３、・・に対応してセンス回路１２１−０，１２１−１，１２−２，１２１−３、・・・が配置されている。
【００７３】
センス回路１２１−０は、その入力が画素ブロック１６０−０を形成する全画素ＰＸ−００，ＰＸ−１０、〜（ＰＸ−１５０）の出力が共通に接続される出力信号線１３１−０に接続されている。
すなわち、複数の画素ＰＸ−００〜（ＰＸ−１５０）で一つのセンス回路１２１−０を共有している。
【００７４】
センス回路１２１−１は、その入力が画素ブロック１６０−１を形成する全画素ＰＸ−０１，ＰＸ−１１、〜（ＰＸ−１５１）の出力が共通に接続される出力信号線１３１−１に接続されている。
すなわち、複数の画素ＰＸ−０１〜（ＰＸ−１５１）で一つのセンス回路１２１−１を共有している。
【００７５】
センス回路１２１−２は、その入力が画素ブロック１６０−２を形成する全画素ＰＸ−０２，ＰＸ−１２、〜（ＰＸ−１５２）の出力が共通に接続される出力信号線１３１−２に接続されている。
すなわち、複数の画素ＰＸ−０２〜（ＰＸ−１５２）で一つのセンス回路１２１−２を共有している。
【００７６】
センス回路１２１−３は、その入力が画素ブロック１６０−３を形成する全画素ＰＸ−０３，ＰＸ−１３、〜（ＰＸ−１５３）の出力が共通に接続される出力信号線１３１−３に接続されている。
すなわち、複数の画素ＰＸ−０３〜（ＰＸ−１５３）で一つのセンス回路１２１−３を共有している。
【００７７】
センス回路部１２０Ａにおいては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。
【００７８】
判定結果集積回路部１５０Ａは、センス回路１２１−０〜１２１−３の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０Ａは、レジスタ１５２Ａ−０〜１５２Ａ−３、選択回路１５５、カウント回路１５３Ａ、およびメモリ１５４Ａを有する。
【００７９】
レジスタ１５２Ａ−０〜１５２Ａ−３は、転送線１４１Ａ−０〜１４１Ａ−３を転送された対応するセンス回路１２１−０〜１２１−３の判定値を保持する。
選択回路１５５は、レジスタ１５２Ａ−０〜１５２Ａ−３の出力を順次に選択して、各レジスタ１５２Ａ−０〜１５２Ａ−３の保持した判定値をカウント回路１５３Ａに供給する。
カウント回路１５３Ａは、行選択されて読み出され、選択回路１５５を介した複数画素（本例では４画素）の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ１５４Ａに格納する。
カウント回路１５３Ａは、前回の読み出し時の画素のデータがメモリ１５４Ａからロードされる。
【００８０】
本第２の実施形態の判定結果集積回路部１５０Ａは、１つのカウント回路１５３Ａを有し、複数のレジスタ１５２Ａ−０〜１５２Ａ−３でカウント回路１５３Ａを共有している。
換言すれば、本第２の実施形態のＣＭＯＳイメージセンサ１００Ａは、複数のセンス回路１２１Ａ−０〜１２１Ａ−３でカウント回路１３４Ａを共有している。
【００８１】
図９は、本第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
図１０は、本第２の実施形態に係る画素の回路構成の一例を示す図である。
【００８２】
図９のＡＤ変換装置３１０は、ＡＤ変換装置を複数画素に接続した構成例である。
この場合、画素アレイＰＸＡ（図８の画素ブロック１６０）は、高変換効率の画素ＰＸ−０〜ＰＸ−３が、たとえば図１０に示すように選択トランジスタ１１９を介して同一出力信号線１３１に接続されている。選択トランジスタ１１９のゲートは選択制御線ＬＳＬに接続されている。
【００８３】
図９において、ＡＤ変換装置３００Ａは、たとえば図６のＡＤ変換装置３００の比較器３０１、カウンタ３０２、および出力モード選択部３０３を含むＡＤＣ３１０、並びにカラムアンプ３０４Ａ、およびスイッチ３０５を有する。
ＡＤＣ３１０は、出力モード選択信号ＭＤＳＥＬに応じてバイナリ出力と多ビット出力を選択する出力モード選択部を有している。
３０４ＡはゲインＧ＞１のカラムアンプを示している。
このように、本第２の実施形態では、ＡＤＣ３１０とカラムアンプ３０４Ａは複数の画素に共有されている。
【００８４】
そして、図９のＡＤ変換装置３００Ａは、さらに加算器３１１およびメモリ３１２を有する。
【００８５】
メモリ３１２は、画素ごとに光強度をデジタルで記憶する。
選択画素からの出力信号は、ＡＤＣ３１０において出力モード選択信号ＭＤＳＥＬで指定された出力モードに応じて１ビットまたは多ビット階調にＡＤ変換され、出力信号ＤＯＵＴとして出力される。
メモリ３１２からは選択画素に対応するデータが読み出され、加算器３１１によって出力と加算され、その結果が再びメモリ３１２に保存される。
出力モード選択信号ＭＤＳＥＬで１ビット出力モードが選択された場合、画素の出力信号線１３１に生じた選択画素の信号出力はカラムアンプ３０４Ａを介してＡＤＣ３１０に入力される。
一方、多ビット出力モードが選択された場合、出力信号線１３１の画素信号ＰＸＯＵＴはカラムアンプ３０４Ａを介さず、スイッチ３０５を介してＡＤＣ３１０に入力される。
あるいは、この場合、カラムアンプ３０４ＡのゲインＧを１以下に変更しても良い。
【００８６】
なお、画素ＰＸ−０〜１やＡＤ変換装置にはさまざまなバリエーションが存在し得る。
本技術は、１光子検出が可能な高い変換効率や画素内電子増倍機能を有する各種画素においても、露光期間内に複数光子が入射した場合には入射光子数に略比例した信号出力が得られる現象を利用して、撮像のダイナミックレンジを向上させることである。
その具体例として、ＡＤ変換装置に１ビット出力と多ビット出力を選択する出力選択部を配置する。
その実施例として図６にはシングルスロープ型のＡＤ変換装置について記載したが、逐次変換型やサイリック型等、どのようなＡＤ変換装置においても判定閾値を設けてバイナリ出力を行うことは可能であって、そのような出力選択手段の設置は可能である。
あるいは、バイナリ出力用と多ビット出力用で変換方式を分けてもよい。
すなわち、本技術の適用範囲はシングルスロープ型のＡＤ変換装置に限定されるものではない。
【００８７】
また、加算器３１１は複数のＡＤＣで共有しても良い。撮像装置のチップ構成としては複数の形態が考えられるが、加算器３１１とメモリ３１２は撮像チップ内に搭載しても良いし、撮像チップからはＤＯＵＴに相当する信号を出力し、加算器３１１やメモリ３１２は後段の信号処理チップに内蔵させても良い。
【００８８】
図１１（Ａ）および（Ｂ）は、ローリングシャッターを用いて、図９における４個の画素をアクセスする例を示す図である。
図１１において、符号ＥＸで示す白抜きが露光期間、符号ＲＤで示す黒抜きが読み出し期間である。
【００８９】
同一出力信号線１３１に接続された画素群は順次選択されて循環的に読み出しが行われ、各々読み出し期間外で露光が行われる。
露光期間ＥＸはさらに電子シャッター等で調整しても良い。一般に、ＡＤ変換装置のビット解像度が低いと読み出し期間は短縮され、高速に循環がなされるので、同一期間（たとえば１フレーム中）において多回数の露光が可能となる。
【００９０】
図１１（Ａ）は１ビット出力の例であり、１フレームは８回の露光と読み出しで構成されている。光強度はバイナリデータ８回の加算として導出され、結果は略３ビットの階調となる。
図１１（Ｂ）は多ビット出力の例であり、１フレームは２回の露光と読み出しで構成されている。露光ごとにＡＤ変換機から略３ビット階調の出力があるとすると、光強度はその２回分の加算として出力され、結果は略４ビットの階調となる。
【００９１】
なお、多ビットの階調出力モードについては、低ビット解像度で多数回の露光結果を加算するモードや、高ビット解像度で１回または少数回の露光結果を加算するモード等、さまざまなモードを併設することが可能である。
【００９２】
ところで、各画素の露光期間中の光子入射の有無に対するバイナリ判定結果から階調を得るには、上に述べた時分割以外にも、面分割を用いる方法がある。
すなわち、複数画素のアレイを単一の受光面とみなし、それらを加算することでも階調を得ることができる。
たとえば、１２８ｘ１２８の画素アレイでチップを構成し、それを一受光面とすることで、光電子増倍管の用途を代替することが可能である。
またたとえば、１光子のＸ線を受けたシンチレータが瞬間的に発する光の強度を測定する場合においても、１２８ｘ１２８個の画素の中から“１”判定のデータをカウントすることで、１４ビット階調に相当する１６，３８４の階調を得ることが可能となる。
【００９３】
この場合も発光位置がランダムであるか、あるいは光子が反射や回折を受けてランダムに散乱されれば、受光光子数とカウント数は図２のポワゾン分布に従う。また、受光する光の強度が高いと光子の数え逃しが多くなり、撮像精度が劣化する。
したがって、このようなケースにおいても、画素出力に接続されたＡＤ変換器にバイナリ判定モードと多ビット階調出力モードを備えることは有効であり、微小光を正確にカウントしつつ、撮像のダイナミックレンジを大幅に改善することが可能となる。
【００９４】
以上説明した実施形態に係る撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９５】
＜３．カメラシステム＞
図１２は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００９６】
本カメラシステム４００は、図１２に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【００９７】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【００９８】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【００９９】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００，１００Ａを搭載することで、低消費電力で、高精度なカメラが実現できる。
【０１００】
また、本実施形態に係る撮像素子１００，１００Ａは、超低照度においてはバイナリ判定による１ビット出力が最も有利である。
しかし、被写体の平均的な照度が上がり、図２における単位露光期間内の平均入射光子数が増加して、出力圧縮が顕著になった場合、多ビット出力モードに切り替えるのが望ましい。
これらは一定領域をモニタ画素とし、その平均光強度を算出して自動で切り替えても良いし、撮像者が映像をモニタしつつ手動で切り替えても良い。
【０１０１】
モード切替えのケースとしては、以下のような応用もある。
たとえば特定の状態にある生体細胞に特定波長の光を照射すると微弱な蛍光が発生する諸現象がある。これらは内視鏡における癌細胞検出等、各種生体の状態観察に利用されるが、蛍光検出と生体撮像には通常異なる撮像素子が使用される。
たとえば、光パルスを照射した直後に発生する蛍光を、暗状態で増倍型ＣＣＤカメラ等を用いて撮像し、さらに光を当てた状態で、通常の撮像装置を用いて生体を撮像し、両者の撮像結果を重ね合わせることでどの場所で蛍光が発生したかを判定する。
本実施形態の撮像素子では蛍光観察に１ビット出力モードを使用し、生体撮像に多ビット出力モードを使用することで、一つの撮像素子で両者の観察が実現できる。二つの撮像結果のアライメントも不要であり、安価に正確な蛍光位置を判定することが可能になる。
【０１０２】
＜４．内視鏡への応用＞
図１３は、本実施形態に係る固体撮像素子を内視鏡に応用した構成の一例を示す図である。
【０１０３】
本内視鏡５００は、図１３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能なセンサ５１０を有する。
内視鏡５００は、このセンサ５１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させる集光レンズ５２０を有する。
さらに、内視鏡５００は、センサ５１０の出力信号を処理する信号処理回路(ＰＲＣ)５３０を有する。
内視鏡５００は、被検体を照明するための白色光源５４０、集光レンズ５５０、フィルタ切り替え器５６０、および白色光源５４０により光を伝搬する光ファイバ５７０を有する。
そして、センサ５１０、集光レンズ５２０、光ファイバ５７０は、ケーブル５８０内に収容されている。
【０１０４】
内視鏡５００において、蛍光観察時は特殊な波長のみを照射するので、光源５４０にフィルタ切り替え器５６０によりフィルタをセットする。
【０１０５】
図１４は、図１３の内視鏡に応用されるセンサ（撮像素子）のオンチップカラーフィルタの一例を示す図である。
図１４に示すセンサ５１０のオンチップカラーフィルタは、Ｒ（赤）、Ｇ（緑）、（青）の各フィルタＦＬＴ−Ｒ，ＦＬＴ−Ｇ，ＦＬＴ−Ｂを有する。
蛍光観察時に、オンチップフィルタにない、Ｗ（白）のフィルタＦＬＴ―Ｗのみ用いる。
【０１０６】
内視鏡５００は、センサとして本実施形態の撮像素子を適用し、蛍光観察に１ビット出力モードを使用し、生体撮像に多ビット出力モードを使用することで、一つの撮像素子で両者の観察が実現できる。二つの撮像結果のアライメントも不要であり、安価に正確な蛍光位置を判定することが可能になる。
【０１０７】
＜５．放射線検出器への応用＞
図１５は、本実施形態に係る固体撮像素子を放射線検出器に応用した構成の一例を示す図である。
【０１０８】
また、本技術の撮像素子は、図１５に示すように、シンチレータ６１０と組み合わせて放射線検出器６００に使用することもできる。
本放射線検出器６００は、図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像素子（センサ）６２０を有する。
【０１０９】
たとえば、ＮａＩ等を使用したシンチレータ６１０にγ線が入射すると、微弱な可視光であるシンチレーション光が発生する。その光量を撮像素子６２０を用いて計測する。
この場合、一定の露光期間内に、集光レンズ６３０を介して撮像素子６２０の有効画素に入射するシンチレーション光の総数から線量を、線量計算部、制御部、表示部等を含む制御デバイス６４０で計算する。
まず、バイナリモードでフォトンカウントを行い、線量が一定レベルを超えた場合には、多ビット階調モードに切り替えて再度測定を実施する。
【０１１０】
このような放射線検出器６００は、光電子増倍管を用いたものに比べて高電圧源を必要とせず、小型軽量かつ安価である上、精度や感度は同等であり、低線量の高精度な測定が可能である。
さらに本技術の採用によって、高い線量まで広レンジの計測が可能となる。
【０１１１】
なお、本技術は以下のような構成をとることができる。
（１）光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
上記センス回路は、
上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
上記ＡＤ変換装置は、
少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
撮像素子。
（２）多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
上記（１）記載の撮像素子。
（３）低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
上記（１）または（２）記載の撮像素子。
（４）１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
上記（１）から（３）のいずれか一に記載の撮像素子。
（５）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する上記（１）から（４）のいずれか一に記載の撮像素子。
（６）撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記撮像素子は、
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
上記センス回路は、
上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
上記ＡＤ変換装置は、
少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
カメラシステム。
（７）多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
上記（６）記載のカメラシステム。
（８）低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
上記（６）または（７）記載のカメラシステム。
（９）１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
上記（６）から（８）のいずれか一に記載のカメラシステム。
（１０）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する上記（６）から（９）のいずれか一に記載のカメラシステム。
【符号の説明】
【０１１２】
１００，１００Ａ・・・ＣＭＯＳイメージセンサ、１１０・・・画素アレイ部、ＰＸ、ＰＸＡ・・・画素、１１１・・・フォトダイオード、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・アンプトランジスタ、１１５・・・蓄積ノード、１１６・・・ＦＤノード、１２０・・・センス回路部、１２１・・・センス回路、１３０・・・出力信号線群、１３１・・・出力信号線、１４０・・・転送線群、１４１・・・転送線、１５０，１５０Ａ・・・判定結果集積回路部、１５２，１５２Ａ・・・レジスタ、１５３，１５３Ａ・・・カウント回路、１５４，１５４Ａ・・・メモリ、１５５・・・選択回路、１６０，１６０Ｃ・・・画素ブロック、１７０・・・行駆動回路、１８０・・・行制御線群、１８１・・・行制御線、２００・・・回路ブロック、２１０・・・制御回路、２２０・・・デマルチプレクサ、２３０・・・レジスタ群、２３１・・・レジスタ、３００，３００Ａ・・・ＡＤ変換装置、３０１・・・比較器、３０２・・・カウンタ、３０３・・・出力モード選択部、３０４・・・アンプ、３０４Ａ・・・カラムアンプ、３０５・・・スイッチ、３１０・・・ＡＤＣ（ＡＤ変換器）、３１１・・・加算器、３１２・・・メモリ、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路(ＤＲＶ)、４４０・・・信号処理回路（ＰＲＣ）、５００・・・内視鏡、５１０・・・センサ（撮像素子）、５２０・・・集光レンズ、５３０・・・信号処理回路(ＰＲＣ)、５４０・・・白色光源、５５０・・・集光レンズ、５６０・・・フィルタ切り替え器、５７０・・・光ファイバ、６００・・・放射線検出器、６１０・・・シンチレータ、６２０・・・撮像素子、６３０・・・集光レンズ、６４０・・・制御デバイス。
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ等の撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージセンサが広く使われるようになり、市場も拡大している。
ＣＭＯＳイメージセンサにおける各画素は、入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をチップに内蔵されたアナログデジタル（ＡＤ）変換器に出力する。ＡＤ変換器はその信号をデジタル化して次段に出力する。
ＣＭＯＳイメージセンサにおいては、撮像のためにこのような画素がマトリクス状に配置されている。
【０００３】
図１は、固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
【０００４】
このＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行駆動回路１２、ＡＤ変換器１３、スイッチ１４、出力回路１５、行制御線１６、垂直信号線１７、および転送線１８を有する。
【０００５】
画素アレイ部１１は、複数の画素ＰＸが行方向と列方向にマトリクス状に配置されており、垂直信号線１７は列方向に並ぶ複数の画素ＰＸに共有され、各列対応に配置されたＡＤ変換器１３に接続されている。
一方、行駆動回路１２は複数の行から１行のみを選択し、行制御線１６を駆動して、画素ＰＸからの蓄積電荷の読み出しを行単位で実行する。
行制御線１６はこのような画素からの読み出し、あるいは画素のリセットを行単位で実施するために、一本または複数の制御線で構成されている。
ここでリセットとは画素の蓄積電荷を排出し、画素を露光前の状態に戻す操作であり、たとえば各行の読み出し直後、あるいは露光を開始する際のシャッター動作として実施される。
読み出しの際、垂直信号線１７を介してＡＤ変換器１３に伝達されたアナログ信号はデジタル信号に変換され、スイッチ１４を介して順次出力回路１５に伝送され、図示されていないチップ内外の画像処理装置に出力される。
【０００６】
このように、ＣＭＯＳイメージセンサ１０においては、１行の読み出し処理が完了すると次の行が選択され、同様の読み出し、ＡＤ変換、出力が繰り返される。全ての行の処理が完了すると１フレーム分の画像データの出力が完了することになる。
【０００７】
一方、特許文献１には、時分割を用いたフォトンの新しいカウント手法が提案されている。
これは一定期間におけるフォトダイオードへの光子入射の有無を２値判定し、それを複数回反復した結果を集積して二次元の撮像データを得るものである。
すなわち、一定期間（単位露光期間）ごとにフォトダイオードからの信号をセンシングし、その期間に入射した光子数が一つ以上であれば、入射した光子数にかかわらず、各画素に接続されたカウンタは１ずつカウントアップされる。
光子入射の頻度が時間軸でランダムであれば、実際の光子入射数とカウント数とは図２のようなポワゾン分布に従うので、入射頻度が少ない場合は略リニアな関係となり、入射頻度が多い場合は出力が圧縮される。
【０００８】
また、特許文献２には、上記時分割フォトンカウンティングのセンス回路やカウンタ回路を画素から切り離して階層化し、画素の開口率を向上させる手法が提案されている。
【０００９】
さらに、特許文献３には、時分割フォトンカウンティングに複数画素による面分割を併用してダイナミックレンジを上げた撮像素子が提案されている。
このようなデバイスはチップ内の画素アレイ全体を１受光面としたフォトンカウンティング用デバイスとして使用することも可能である。
【００１０】
このような時分割、あるいは面分割フォトンカウンティングを使用したイメージセンサは、画素から出力されたデータが終始デジタルデータとして扱われるので、アナログ信号の伝送や増幅に伴うランダムノイズや固定ノイズが発生しない。
この際残存するのは画素内で発生した光ショットノイズと暗電流のみであり、特に低照度の撮像においては劇的に高いＳ／Ｎ比を得ることが可能である。
このようなデバイスは、高価で大規模なシステムを要する光電子増倍管やＡＰＤによるフォトンカウンタを、パルスのカウント装置ごとワンチップで安価に代替し、医療やバイオ分野における超微小光の検出に画期的なインパクトをもたらすことが期待される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平７−６７０４３号公報
【特許文献２】特開２０１１−７１９５８号公報
【特許文献３】特開２０１１−９７５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
時分割フォトンカウンティングを用いた撮像においては、１画像を形成する１フレーム期間における読み出し判定の総回数が実検出できる光子数を規定する。
たとえば、１０２３回の光子入射判定で１０ビットの出力を得る場合、カウント確率は決して１を超えることはないので、検出できる実光子数は１０２３個以下である。
図２は、単位露光期間中の平均入射光子数と、カウント確率（単位露光期間あたりの平均カウント数）の例を示している。
光子入射のランダム性から、この関係は一般にポワソン分布に従うと想定される。
【００１３】
低照度撮像の場合、たとえば１フレーム期間に画素に入射する光子総数が５０個程度であれば、図２における平均入射光子数は５０／１０２３≒０．０５であり、カウント確率もほぼ同じ値になる。
すなわち、入射光子の殆どは問題なく実カウントされる。したがって、その出力はほぼ正確な光子数を反映する一方、アナログ伝送ノイズは存在しないので、時分割フォトンカウンティングが優位となる。
【００１４】
一方、１フレーム期間に４０００個の光子が入射する高照度撮像の場合、たとえばフォトダイオードの蓄積電荷が１０，０００エレクトロンあるアナログセンサでは、最大それだけの電子数をリニアにカウントでき、精度の高い撮像が可能である。
【００１５】
これに対して、上記時分割フォトンカウンティングでは、上記１０２３回の読み出しにおけるカウント数の上限は１，０２３エレクトロンに留まり、一回の露光中に複数の光子が入射したものも“１”とカウントするので、多くの数え逃がしが発生する。
これにより出力は大幅に圧縮されるので、補正を行っても大きな誤差が残る。
【００１６】
したがって、時分割フォトンカウンティングを用いるフルデジタルイメージセンサの場合、高照度撮像時の撮像精度を向上させるには、カウント総数を増加させる必要がある。
しかし、そのためには読み出しセンス回路の高速化や消費電力抑制等、各種の課題が存在する。
【００１７】
本発明は、センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時の双方において、ノイズの少ない高精度な撮像が可能な撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の観点の固体撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、上記ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される。
【００１９】
本発明の第２の観点のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、上記ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される。
【発明の効果】
【００２０】
本発明によれば、センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時の双方において、ノイズの少ない高精度な撮像が可能となる。
【図面の簡単な説明】
【００２１】
【図１】固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
【図２】単位露光期間中の平均入射光子数と、カウント確率（単位露光期間あたりの平均カウント数）の例を示す図である。
【図３】本第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【図４】本第１の実施形態に係る画素の回路構成の一例を示す図である。
【図５】画素レイアウトの一例を示す図である。
【図６】本第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【図７】図６のＡＤ変換装置の動作波形の一例を示す図である。
【図８】本第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【図９】本第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【図１０】本第２の実施形態に係る画素の回路構成の一例を示す図である。
【図１１】ローリングシャッターを用いて、図９における４個の画素をアクセスする例を示す図である。
【図１２】本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【図１３】本実施形態に係る固体撮像素子を内視鏡の応用した構成の一例を示す図である。
【図１４】図１３の内視鏡に応用されるセンサ（撮像素子）のオンチップカラーフィルタの一例を示す図である。
【図１５】本実施形態に係る固体撮像素子を放射線検出器に応用した構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（撮像素子の第１の構成例）
２．第２の実施形態（撮像素子の第２の構成例）
３．カメラシステムの構成例
４．内視鏡への応用例
５．放射線検出器への応用例
【００２３】
＜１．第１の実施形態＞
図３は、本第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【００２４】
本実施形態のＣＭＯＳイメージセンサ１００では、同一の画素に対して、その出力のセンシング判定に時分割フォトンカウンティングと既存型のアナログカウンティングの２つのモードが併設されている。
ＣＭＯＳイメージセンサ１００は、これによって、低照度時、高照度時の双方において、良好なＳ／Ｎでの判定を可能にしている。
【００２５】
［全体構成の概略］
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、センス回路部１２０、出力信号線群１３０、転送線群１４０、および判定結果集積回路部１５０を有する。
【００２６】
画素アレイ部１１０は、複数のデジタル画素ＰＸが行方向および列方向にマトリクス状に配置されている。
各デジタル画素ＰＸは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
この画素アレイ部１１０は、たとえば第１の半導体基板ＳＵＢ１に形成される。
【００２７】
センス回路部１２０は、第１の半導体基板ＳＵＢ１と異なる第２の半導体基板ＳＵＢ２に形成される。
センス回路部１２０は、画素アレイ部１１０のマトリクス配列された複数の画素ＰＸに１対１に対応して複数のセンス回路１２１が、たとえば行方向および列方向にマトリクス状に配置されている。
各センス回路１２１は、デジタル画素ＰＸからの信号を受けて、所定期間におけるデジタル画素ＰＸへの光子入射の有無を２値判定する機能を有する。
【００２８】
そして、第１の半導体基板ＳＵＢ１と第２の半導体基板ＳＵＢ２は積層される。
たとえば第１の半導体基板ＳＵＢ１に形成された複数の画素ＰＸと第２の半導体基板ＳＵＢ２に形成された複数のセンス回路１２１がそれぞれ１対１で対向するように積層される。対向する画素ＰＸとセンス回路１２１が出力信号線群１３０の各出力信号線１３１により接続される。
【００２９】
図３の例では、０行０列目に配置された画素ＰＸ−００の出力が出力信号線１３１−００により０行０列目に配置されたセンス回路１２１−００の入力と接続される。０行１列目に配置された画素ＰＸ−０１の出力が出力信号線１３１−０１により０行１列目に配置されたセンス回路１２１−０１の入力と接続される。
１行０列目に配置された画素ＰＸ−１０の出力が出力信号線１３１−１０により１行０列目に配置されたセンス回路１２１−１０の入力と接続される。１行１列目に配置された画素ＰＸ−１１の出力が出力信号線１３１−１１により１行１列目に配置されたセンス回路１２１−１１の入力と接続される。
図示していないが他の行、列に配置された画素とセンス回路も同様に接続される。
【００３０】
センス回路部１２０は、同一行に配置されたセンス回路１２１の出力が共通の転送線１４１に接続されている。
図３の例では、０行目に配置されたセンス回路１２１−００，１２１−０１、・・・の出力が転送線１４１−０に接続されている。
１行目に配置されたセンス回路１２１−１０，１２１−１１、・・・の出力が転送線１４１−１に接続されている。図示していないが２行目以降も同様に形成される。
【００３１】
本実施形態において、後で詳述するように、センス回路部１２０の各センス回路１２１は、比較器を含むＡＤ変換装置を有している。
このＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードにより動作するように制御される。
【００３２】
そして、本実施形態のＣＭＯＳイメージセンサ１００では、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出される。
ＣＭＯＳイメージセンサ１００において、多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数（一回以上）の出力結果が集積され、入射した光の強度が算出される。
ＣＭＯＳイメージセンサ１００において、低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される。
ＣＭＯＳイメージセンサ１００において、１ビット出力モード選択時は、画素出力はさらにゲインＧ＞１の信号増幅を経てＡＤ変換装置に入力され、多ビット解像度による出力モード選択時はこの信号増幅は行われない。
【００３３】
判定結果集積回路部１５０は、センス回路１２１の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０は、センス回路部１２０におけるセンス回路１２１の行配置に対応して判定結果集積回路１５１−０，１５１−１、・・・が配置されている。
換言すれば、０行目に配置されたセンス回路１２１−００，１２１−０１、・・・が接続された転送線１４１−０に判定結果集積回路１５１−０が接続されている。
１行目に配置されたセンス回路１２１−１０，１２１−１１、・・・が接続された転送線１４１−１に判定結果集積回路１５１−１が接続されている。
【００３４】
判定結果集積回路１５１−０は、転送線１４１−０を転送された判定値を保持するレジスタ１５２−０、レジスタ１５２−０の保持値をカウントするカウント回路１５３−０、およびカウント回路１５３−０のカウント結果を格納するメモリ１５４−０を有する。
判定結果集積回路１５１−１は、転送線１４１−１を転送された判定値を保持するレジスタ１５２−１、レジスタ１５２−１の保持値をカウントするカウント回路１５３−１、およびカウント回路１５３−１のカウント結果を格納するメモリ１５４−１を有する。
本実施形態においては、判定結果集積回路１５１−０のカウント回路１５３−０が複数のセンス回路１２１−００，１２１−０１、・・・により共有されている。
判定結果集積回路１５１−１のカウント回路１５３−１が複数のセンス回路１２１−１０，１２１−１１、・・・により共有されている。
【００３５】
［画素の構成例］
画素ＰＸは、上述したように、光電変換素子およびアンプ素子を有し、光子入射に応じて電気信号を出力する。
撮像素子としてのＣＭＯＳイメージセンサ１００は、画素ＰＸのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。
リセットは画素ＰＸを光子が未入射の状態にリセットする。各画素ＰＸは、望ましくはその受光面に、各々レンズとカラーフィルタを備えている。
ここで、画素の構成の一例について説明する。
【００３６】
図４は、本実施形態に係る画素の回路構成の一例を示す図である。
図４は、１単位画素ＰＸで３つのトランジスタを含む画素回路の一例を示している。
【００３７】
１単位画素ＰＸは、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、およびアンプ素子としてのアンプトランジスタ１１４を有する。
画素ＰＸは、蓄積ノード１１５、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード１１６を有する。
転送トランジスタ１１２のゲート電極が転送線１１７に接続され、リセットトランジスタ３のゲート電極がリセット線１１８に接続されている。
アンプトランジスタ１１４のゲート電極がＦＤノード１１６に接続され、アンプトランジスタ１１４のソースが出力信号線１３１に接続されている。ＦＤノード１１６は、アンプトランジスタ１１４の入力ノードとして機能する。
【００３８】
画素ＰＸにおいては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１１１によって、ノード１１５に蓄積される。
それらは所定のタイミングで転送トランジスタ１１２をオンさせることでノード１１６に転送され、アンプトランジスタ１１４のゲートを駆動する。
これにより、信号電荷は出力信号線１３１への信号となって読み出される。
出力信号線１３１は、定電流源や抵抗素子を介して接地することでソースフォロア動作をさせても良いし、読み出し前に一旦接地し、その後浮遊状態にして、アンプトランジスタ１１４によるチャージレベルを出力させても良い。
リセットトランジスタ１１３は、転送トランジスタ１１２と同時並列的にオンさせることでフォトダイオード１１１に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。
なお、図４において、ＰＳはリセットやソースフォロアに使用される電源を示し、電源ＰＳはたとえば３Ｖが供給されている。
【００３９】
このような画素ＰＸの基本回路や動作機構は通常の画素と同様であり、さまざまなバリエーションが存在し得る。
ただし、本実施形態で想定されている画素は、従来に比べ、変換効率が著しく高くなるように設計される。
そのためには、ソースフォロアを構成するアンプトランジスタ１１４の入力ノード１１６の寄生容量は可能な限り小さくするのが望ましく、一光子から得られる出力信号が、アンプトランジスタ１１４のランダムノイズより十分大きいことが望ましい。
【００４０】
図５は、画素レイアウトの一例を示す図である。
図５において、斜め斜線はトランジスタのゲート電極を、破線はメタル配線を示している。
【００４１】
アンプトランジスタ１１４の入力ノード１１６は、転送トランジスタ１１２とリセットトランジスタ１１３に挟まれた拡散層部、アンプトランジスタ１１４のゲート部、および両者間の配線部で構成されるが、それらはいずれも最小面積となるよう配置されている。
さらに、アンプトランジスタ１１４のドレイン幅が絞られると同時に、ソース出力である信号線１３１に接続された配線は、ノード１１６の大部分を平面的に覆っている。
ソースフォロアの出力（信号線１３１側）は入力ノード１１６からの入力に対して１に近いゲインを持つので、両者間の実質的な寄生容量は非常に小さい。
したがって、このようなシールド構造をとることで、ノード１１６の寄生容量を最小化し、変換効率を大幅に引き上げることが可能である。
【００４２】
ここで変換効率を、たとえば６００μＶ／ｅ−まで引き上げた場合、信号量はアンプトランジスタ１１４のランダムノイズより十分大きくなるので、原理的には１光子の検出が可能である。
ここで、単位露光期間中の光子入射の有無をバイナリ判定し、時分割フォトンカウンティングを行えば、アンプトランジスタ１１４以降のノイズを実質上ゼロにすることができる。
一方、このような画素は、たとえば３Ｖ程度の電源電圧があれば、フォトダイオード１１１内に２０００ｅ−程度の電荷を蓄積することも可能である。このときの出力は１．２Ｖの動作レンジを持つアナログ出力となる。
この場合、蓄積の上限は出力信号のレンジで規定されるが、さらにたとえば露光と読み出しを４回行って結果を集積することで、実効的なダイナミックレンジは４倍になる。
【００４３】
すなわち、光電変換素子とアンプ素子を内蔵するこのような画素ＰＸの出力は、変換効率が十分高ければ、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。
【００４４】
なお、このような性質は、画素内で電子増倍を行う場合でも同様である。
たとえば、光電変換素子内で電子増倍を行うアバランシュフォトダイオード（ＡＰＤ）や、アンプ素子への電荷転送過程においてＣＣＤ転送等を用いて電子増幅を行う画素についても、増倍率が一定に制御できていれば、変換効率が大きい画素と等価の効果を得る。
すなわち、単位露光期間中の光子入射の有無をバイナリ判定することも、光電変換で生じた複数電荷がさらに増倍されることにより生じた電荷群による信号を、階調のあるアナログデータとして扱うことも可能である。
【００４５】
図６は、本第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【００４６】
このＡＤ変換装置３００は、図６に示すように、比較器３０１、カウンタ３０２、出力モード選択部３０３、アンプ（増幅器）３０４、スイッチ３０５、およびキャパシタＣ１，Ｃ２を有する。
そして、たとえばＡＤ変換装置３００のアンプ３０４、スイッチ３０５を除く、図６中に破線で囲んだ比較器３０１、カウンタ３０２、出力モード選択部３０３、およびキャパシタＣ１，Ｃ２によりＡＤ変換器（ＡＤＣ）３１０が構成されている。
【００４７】
比較器３０１は、非反転入力端子（＋）がキャパシタＣ１を介してスイッチ３０５の端子ａに接続され、反転入力端子（−）がキャパシタＣ２を介して参照信号ＲＥＦの供給ラインに接続されている。
比較器３０１の出力には、カウンタ３０２および出力モード選択部３０３が縦続接続されている。
スイッチ３０５の端子ｂは単一の画素ＰＸから画素信号ＰＸＯＵＴが出力される出力信号線１３１に接続され、端子ｃはアンプ３０４の出力に接続されている。アンプ３０４の入力は出力信号線１３１に接続されている。
【００４８】
比較器３０１は、アンプ３０４で増幅されていない画素信号ＰＸＯＵＴまたはアンプ３０４で増幅された画素信号ＰＸＯＵＴと、参照信号ＲＥＦを比較する。
カウンタ３０２は、比較器３０１からの出力結果を受けてクロックＣＴＩＮを内部で遮断し、カウントを止める、クロックのゲート機能が内蔵されている。
本実施形態のＡＤ変換装置３００は、カウンタ３０２の出力側に、出力モード選択信号ＭＤＳＥＬに応じた出力を行う出力モード選択部３０３が追加されている。
さらに、画素出力には必要に応じてゲイン（Ｇ）＞１のアンプ３０４が接続されるようになっている。
【００４９】
図７は、図６のＡＤ変換装置の動作波形の一例を示す図である。
ここで、図６のＡＤ変換装置の動作手順を図７に関連付けて説明する。
【００５０】
［タイミングＴ１］
タイミングＴ１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【００５１】
［タイミングＴ２］
タイミングＴ２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳ（相関二重サンプリング）を実施するための電荷を保持する。
たとえば、特許文献（特開２００８−１９３３７３号公報）では、「オートゼロ」と称して比較器３０１の入力と内部ノードをショートさせ、比較器３０１への両入力がバランスするように入力ノード３０１＿Ｐ，３０１＿Ｒに電荷を配分し、保持させている。
【００５２】
［タイミングＴ３］
タイミングＴ３において、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
一方、参照信号ＲＥＦには負信号方向に一定のオフセットを与え、比較器３０１の出力を片側に安定させる。
【００５３】
［タイミングＴ４］
タイミングＴ４において、参照信号ＲＥＦを階段状のパルスとして与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２を進行させる。
【００５４】
［タイミングＴ５］
タイミングＴ５において、参照信号ＲＥＦのレベルが画素信号ＰＸＯＵＴとの相対関係においてタイミングＴ２のバランス状態を超えたところで、比較器３０１の出力が反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、出力信号線１３１出力された画素信号ＰＸＯＵＴとリセット信号との差分をリニアに反映している。
【００５５】
ここで出力モード選択部３０３は、出力モード選択信号ＭＤＳＥＬの値に応じて、以下のように出力ＤＯＵＴを選択する。
まず、バイナリ出力の場合には、カウンタ３０２の出力値が一定の閾値を超えた場合に“１”を、そうでない場合に“０”を出力する。
一方、多ビット出力の場合にはカウンタ値からタイミングＴ３で与えたオフセット分のカウントを差し引いた値を出力する。
【００５６】
以上は本実施形態で採用した、最も簡単なＡＤ変換装置の中の一例である。
【００５７】
ところで、一般にＡＤ変換装置（ＡＤ変換器）は、ビット解像度が低いほど高速な変換が可能である。この例ではそれはカウント期間に反映される。
たとえば、階段状パルスのステップが３０μＶの場合、変換効率６００μＶ／ｅ−の画素における一光子信号は平均で２０カウント分に相当する。
したがって、完全な比較器においては、タイミングＴ３のオフセット分に約１０カウントを加えた時点で判定が可能になり、コンパレータが反転していれば結果は“０”（光子入射なし）、コンパレータが反転しなければ結果は“１”（光子入射あり）となる。
あるいは、階段状パルスのステップを６００μＶとし、タイミングＴ３のオフセット量を３００μＶとすれば、最小１カウントで判定できる。
一方、多数光子に相当する信号量を階調判定する場合、８ビット階調なら２５６、１０ビット階調なら１０２４のカウントが最低でも必要になる。
【００５８】
一般に、ビット解像度が低ければ高速に読み出しが実行でき、それに伴ってフレームレートを上げることが可能である。特に後述するように、複数画素の読み出しをローリングシャッターで巡回させる場合には、読み出し速度がフレームレートに直結する。
したがって、ビット解像度が低い場合、その分フレームレートを上げて多数回の読み出しを行い、画素ごとにその出力値を加算していくことで、実質的なビット解像度を補うことが可能になる。
時分割フォトンカウンティングはその典型例となるが、より一般的には、次のモードを撮像装置に併設することは容易である。すなわち、
・低ビット解像度で多数回の露光と読み出しを実行し、その結果を集積して光強度を算出するモードと、
・高ビット解像度で少数回の露光と読み出しを実行し、その結果を集積して光強度を算出するモードを同一の撮像装置に併設することは容易である。
したがって、多ビット解像度による出力に関しては、さらに複数のモードを設けてもよい。
【００５９】
ところで、比較器３０１には、構成するトランジスタのばらつきによって通常オフセットが存在し、これによって反転タイミングに比較器ごとのばらつきが生じ、固定ノイズになる。
このようなノイズを相殺する方法としては、遮光された暗信号や無信号状態で上記ＡＤ変換を行い、比較器３０１ごとのカウンタ値を保存して、画素信号から差分を取る方法が一般的である。
【００６０】
たとえば、それらをフレームごとにキャリブレーションとして行うケースが特許文献（特開２００６−２０１７３号公報）に記載されている。
あるいは、特許文献（特開２００５−３２３３３１号公報）には次の手法が記載されている。
すなわち、参照信号ＲＥＦの階段状パルスを画素リセット時と読み出し時にそれぞれ印加し、カウンタのダウンカウントとアップカウントを組み合わせて差分をとることで、リセット信号のＣＤＳとオフセット相殺を同時に実施する手法が記載されている。
【００６１】
あるいは、特許文献（特開２００８−１９３３７３号公報）では、前述のように「オートゼロ」と記載されている工程でリセット信号のＣＤＳを実行している。そして、引き続き行われる１回目の階段状パルスの印加とダウンカウントは、行ごとの無信号でのオフセットキャリブレーションと等価である。
【００６２】
あるいは、カウンタ値の減算ではなく、参照信号ＲＥＦに各比較器のオフセットに対応した相殺用のバイアスを加えても良い。
なお、このようなオフセットの相殺処理は、バイナリ判定の前に実施される必要がある。したがって、出力モード選択部３０３が出力モード選択を実施する前に実施される必要がある。
【００６３】
あるいは、比較器３０１のオフセットの影響を相対的に低減するには、画素ＰＸの出力を、アンプ３０４を用いて１より大きなゲイン（Ｇ）で増幅してもよく、特にバイナリ判定においてはこの処理は有効である。
画素信号ＸＰＯＵＴをアナログ信号として多ビット判定する場合、検出電子数の最大値は出力レンジによって制限されるので、画素出力を増幅するとさらにその制限が厳しくなり、検出可能な電子数を減少させることになる。
一方、バイナリ判定時の画素信号の判定閾値は十分小さいので、そのような制約は存在しない。したがって、バイナリ判定時のみに画素出力をアンプ３０４で増幅（ゲインＧ＞１）するのが望ましい。
たとえば、８倍のゲインで信号を増幅すれば、比較器３０１のオフセットの影響は１／８に低減することができる。
【００６４】
一般的に、画素出力を増幅すれば、ＡＤ変換装置自体が持つオフセットやランダムノイズ等の各種ノイズ要因を、全て相対的に低減することが可能である。
なお、アンプ３０４自体が持つオフセットは、後段でＣＤＳを行えば相殺されるので問題にならない。
また、アンプ３０４は後述するように複数画素に共通して配置することができるので、その占有サイズをある程度確保することで、アンプ３０４自体が持つランダムノイズも十分小さくすることができる。
【００６５】
なお、このようなシングルスロープ型のＡＤ変換装置を使用するのであれば、画素出力信号をＮ倍のゲインで増幅した場合には、バイナリの判定閾値も略Ｎ倍となるため、参照信号ＲＥＦのステップ幅も略Ｎ倍にするのが高速化のために望ましい。
【００６６】
次に、複数の画素ＰＸでセンス回路１２１のＡＤ変換装置を共有する構成を第２の実施形態として説明する。
【００６７】
＜３．第２の実施形態＞
図８は、本第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【００６８】
第１の実施形態に係るＣＭＯＳイメージセンサ１００では、各画素ＰＸとセンス回路１２１が一対一に対応している。
しかし、各々に要する占有面積は必ずしも同等であるとは限らない。
また、２層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路１２１からのデータの高速な長距離転送が必須となる上、レイアウト上の制約を受けやすい。
本第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａでは、複数の画素で一つのセンス回路（ＡＤ変換装置）を共有することで、上記課題に対して柔軟な解決法を提供する。
そして、本実施形態に係るＣＭＯＳイメージセンサ１００Ａは、複数の画素でＡＤ変換装置のアンプ３０４を共有する。
【００６９】
ＣＭＯＳイメージセンサ１００Ａにおいて、画素アレイ部１１０Ａは、複数の画素ＰＸが行方向および列方向にマトリクス状に配置されている。
そして、同一列の複数の画素ＰＸと選択回路により画素ブロック１６０−０〜１６０−３、・・・が形成される。
【００７０】
ＣＭＯＳイメージセンサ１００Ａは、画素アレイ部１１０Ａの画素ＰＸを駆動して、画素ＰＸの電気信号を出力信号線１３１に出力させるための行駆動回路１７０、および行制御線群１８０を有する。
【００７１】
ＣＭＯＳイメージセンサ１００Ａは、出力信号線１３１を伝搬された電気信号の２値判定し、判定結果を画素ごとに複数回集積して、階調ある２次元撮像データを生成する回路ブロック２００を有する。
回路ブロック２００は、センス回路部１２０Ａおよび判定結果集積回路部１５０Ａが配置されている。
【００７２】
センス回路部１２０Ａは、画素アレイ部１１０Ａの各画素ブロック１６０−０〜１６０−３、・・に対応してセンス回路１２１−０，１２１−１，１２−２，１２１−３、・・・が配置されている。
【００７３】
センス回路１２１−０は、その入力が画素ブロック１６０−０を形成する全画素ＰＸ−００，ＰＸ−１０、〜（ＰＸ−１５０）の出力が共通に接続される出力信号線１３１−０に接続されている。
すなわち、複数の画素ＰＸ−００〜（ＰＸ−１５０）で一つのセンス回路１２１−０を共有している。
【００７４】
センス回路１２１−１は、その入力が画素ブロック１６０−１を形成する全画素ＰＸ−０１，ＰＸ−１１、〜（ＰＸ−１５１）の出力が共通に接続される出力信号線１３１−１に接続されている。
すなわち、複数の画素ＰＸ−０１〜（ＰＸ−１５１）で一つのセンス回路１２１−１を共有している。
【００７５】
センス回路１２１−２は、その入力が画素ブロック１６０−２を形成する全画素ＰＸ−０２，ＰＸ−１２、〜（ＰＸ−１５２）の出力が共通に接続される出力信号線１３１−２に接続されている。
すなわち、複数の画素ＰＸ−０２〜（ＰＸ−１５２）で一つのセンス回路１２１−２を共有している。
【００７６】
センス回路１２１−３は、その入力が画素ブロック１６０−３を形成する全画素ＰＸ−０３，ＰＸ−１３、〜（ＰＸ−１５３）の出力が共通に接続される出力信号線１３１−３に接続されている。
すなわち、複数の画素ＰＸ−０３〜（ＰＸ−１５３）で一つのセンス回路１２１−３を共有している。
【００７７】
センス回路部１２０Ａにおいては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。
【００７８】
判定結果集積回路部１５０Ａは、センス回路１２１−０〜１２１−３の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０Ａは、レジスタ１５２Ａ−０〜１５２Ａ−３、選択回路１５５、カウント回路１５３Ａ、およびメモリ１５４Ａを有する。
【００７９】
レジスタ１５２Ａ−０〜１５２Ａ−３は、転送線１４１Ａ−０〜１４１Ａ−３を転送された対応するセンス回路１２１−０〜１２１−３の判定値を保持する。
選択回路１５５は、レジスタ１５２Ａ−０〜１５２Ａ−３の出力を順次に選択して、各レジスタ１５２Ａ−０〜１５２Ａ−３の保持した判定値をカウント回路１５３Ａに供給する。
カウント回路１５３Ａは、行選択されて読み出され、選択回路１５５を介した複数画素（本例では４画素）の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ１５４Ａに格納する。
カウント回路１５３Ａは、前回の読み出し時の画素のデータがメモリ１５４Ａからロードされる。
【００８０】
本第２の実施形態の判定結果集積回路部１５０Ａは、１つのカウント回路１５３Ａを有し、複数のレジスタ１５２Ａ−０〜１５２Ａ−３でカウント回路１５３Ａを共有している。
換言すれば、本第２の実施形態のＣＭＯＳイメージセンサ１００Ａは、複数のセンス回路１２１Ａ−０〜１２１Ａ−３でカウント回路１３４Ａを共有している。
【００８１】
図９は、本第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
図１０は、本第２の実施形態に係る画素の回路構成の一例を示す図である。
【００８２】
図９のＡＤ変換装置３１０は、ＡＤ変換装置を複数画素に接続した構成例である。
この場合、画素アレイＰＸＡ（図８の画素ブロック１６０）は、高変換効率の画素ＰＸ−０〜ＰＸ−３が、たとえば図１０に示すように選択トランジスタ１１９を介して同一出力信号線１３１に接続されている。選択トランジスタ１１９のゲートは選択制御線ＬＳＬに接続されている。
【００８３】
図９において、ＡＤ変換装置３００Ａは、たとえば図６のＡＤ変換装置３００の比較器３０１、カウンタ３０２、および出力モード選択部３０３を含むＡＤＣ３１０、並びにカラムアンプ３０４Ａ、およびスイッチ３０５を有する。
ＡＤＣ３１０は、出力モード選択信号ＭＤＳＥＬに応じてバイナリ出力と多ビット出力を選択する出力モード選択部を有している。
３０４ＡはゲインＧ＞１のカラムアンプを示している。
このように、本第２の実施形態では、ＡＤＣ３１０とカラムアンプ３０４Ａは複数の画素に共有されている。
【００８４】
そして、図９のＡＤ変換装置３００Ａは、さらに加算器３１１およびメモリ３１２を有する。
【００８５】
メモリ３１２は、画素ごとに光強度をデジタルで記憶する。
選択画素からの出力信号は、ＡＤＣ３１０において出力モード選択信号ＭＤＳＥＬで指定された出力モードに応じて１ビットまたは多ビット階調にＡＤ変換され、出力信号ＤＯＵＴとして出力される。
メモリ３１２からは選択画素に対応するデータが読み出され、加算器３１１によって出力と加算され、その結果が再びメモリ３１２に保存される。
出力モード選択信号ＭＤＳＥＬで１ビット出力モードが選択された場合、画素の出力信号線１３１に生じた選択画素の信号出力はカラムアンプ３０４Ａを介してＡＤＣ３１０に入力される。
一方、多ビット出力モードが選択された場合、出力信号線１３１の画素信号ＰＸＯＵＴはカラムアンプ３０４Ａを介さず、スイッチ３０５を介してＡＤＣ３１０に入力される。
あるいは、この場合、カラムアンプ３０４ＡのゲインＧを１以下に変更しても良い。
【００８６】
なお、画素ＰＸ−０〜１やＡＤ変換装置にはさまざまなバリエーションが存在し得る。
本技術は、１光子検出が可能な高い変換効率や画素内電子増倍機能を有する各種画素においても、露光期間内に複数光子が入射した場合には入射光子数に略比例した信号出力が得られる現象を利用して、撮像のダイナミックレンジを向上させることである。
その具体例として、ＡＤ変換装置に１ビット出力と多ビット出力を選択する出力選択部を配置する。
その実施例として図６にはシングルスロープ型のＡＤ変換装置について記載したが、逐次変換型やサイリック型等、どのようなＡＤ変換装置においても判定閾値を設けてバイナリ出力を行うことは可能であって、そのような出力選択手段の設置は可能である。
あるいは、バイナリ出力用と多ビット出力用で変換方式を分けてもよい。
すなわち、本技術の適用範囲はシングルスロープ型のＡＤ変換装置に限定されるものではない。
【００８７】
また、加算器３１１は複数のＡＤＣで共有しても良い。撮像装置のチップ構成としては複数の形態が考えられるが、加算器３１１とメモリ３１２は撮像チップ内に搭載しても良いし、撮像チップからはＤＯＵＴに相当する信号を出力し、加算器３１１やメモリ３１２は後段の信号処理チップに内蔵させても良い。
【００８８】
図１１（Ａ）および（Ｂ）は、ローリングシャッターを用いて、図９における４個の画素をアクセスする例を示す図である。
図１１において、符号ＥＸで示す白抜きが露光期間、符号ＲＤで示す黒抜きが読み出し期間である。
【００８９】
同一出力信号線１３１に接続された画素群は順次選択されて循環的に読み出しが行われ、各々読み出し期間外で露光が行われる。
露光期間ＥＸはさらに電子シャッター等で調整しても良い。一般に、ＡＤ変換装置のビット解像度が低いと読み出し期間は短縮され、高速に循環がなされるので、同一期間（たとえば１フレーム中）において多回数の露光が可能となる。
【００９０】
図１１（Ａ）は１ビット出力の例であり、１フレームは８回の露光と読み出しで構成されている。光強度はバイナリデータ８回の加算として導出され、結果は略３ビットの階調となる。
図１１（Ｂ）は多ビット出力の例であり、１フレームは２回の露光と読み出しで構成されている。露光ごとにＡＤ変換機から略３ビット階調の出力があるとすると、光強度はその２回分の加算として出力され、結果は略４ビットの階調となる。
【００９１】
なお、多ビットの階調出力モードについては、低ビット解像度で多数回の露光結果を加算するモードや、高ビット解像度で１回または少数回の露光結果を加算するモード等、さまざまなモードを併設することが可能である。
【００９２】
ところで、各画素の露光期間中の光子入射の有無に対するバイナリ判定結果から階調を得るには、上に述べた時分割以外にも、面分割を用いる方法がある。
すなわち、複数画素のアレイを単一の受光面とみなし、それらを加算することでも階調を得ることができる。
たとえば、１２８ｘ１２８の画素アレイでチップを構成し、それを一受光面とすることで、光電子増倍管の用途を代替することが可能である。
またたとえば、１光子のＸ線を受けたシンチレータが瞬間的に発する光の強度を測定する場合においても、１２８ｘ１２８個の画素の中から“１”判定のデータをカウントすることで、１４ビット階調に相当する１６，３８４の階調を得ることが可能となる。
【００９３】
この場合も発光位置がランダムであるか、あるいは光子が反射や回折を受けてランダムに散乱されれば、受光光子数とカウント数は図２のポワゾン分布に従う。また、受光する光の強度が高いと光子の数え逃しが多くなり、撮像精度が劣化する。
したがって、このようなケースにおいても、画素出力に接続されたＡＤ変換器にバイナリ判定モードと多ビット階調出力モードを備えることは有効であり、微小光を正確にカウントしつつ、撮像のダイナミックレンジを大幅に改善することが可能となる。
【００９４】
以上説明した実施形態に係る撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９５】
＜３．カメラシステム＞
図１２は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００９６】
本カメラシステム４００は、図１２に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【００９７】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【００９８】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【００９９】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００，１００Ａを搭載することで、低消費電力で、高精度なカメラが実現できる。
【０１００】
また、本実施形態に係る撮像素子１００，１００Ａは、超低照度においてはバイナリ判定による１ビット出力が最も有利である。
しかし、被写体の平均的な照度が上がり、図２における単位露光期間内の平均入射光子数が増加して、出力圧縮が顕著になった場合、多ビット出力モードに切り替えるのが望ましい。
これらは一定領域をモニタ画素とし、その平均光強度を算出して自動で切り替えても良いし、撮像者が映像をモニタしつつ手動で切り替えても良い。
【０１０１】
モード切替えのケースとしては、以下のような応用もある。
たとえば特定の状態にある生体細胞に特定波長の光を照射すると微弱な蛍光が発生する諸現象がある。これらは内視鏡における癌細胞検出等、各種生体の状態観察に利用されるが、蛍光検出と生体撮像には通常異なる撮像素子が使用される。
たとえば、光パルスを照射した直後に発生する蛍光を、暗状態で増倍型ＣＣＤカメラ等を用いて撮像し、さらに光を当てた状態で、通常の撮像装置を用いて生体を撮像し、両者の撮像結果を重ね合わせることでどの場所で蛍光が発生したかを判定する。
本実施形態の撮像素子では蛍光観察に１ビット出力モードを使用し、生体撮像に多ビット出力モードを使用することで、一つの撮像素子で両者の観察が実現できる。二つの撮像結果のアライメントも不要であり、安価に正確な蛍光位置を判定することが可能になる。
【０１０２】
＜４．内視鏡への応用＞
図１３は、本実施形態に係る固体撮像素子を内視鏡に応用した構成の一例を示す図である。
【０１０３】
本内視鏡５００は、図１３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能なセンサ５１０を有する。
内視鏡５００は、このセンサ５１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させる集光レンズ５２０を有する。
さらに、内視鏡５００は、センサ５１０の出力信号を処理する信号処理回路(ＰＲＣ)５３０を有する。
内視鏡５００は、被検体を照明するための白色光源５４０、集光レンズ５５０、フィルタ切り替え器５６０、および白色光源５４０により光を伝搬する光ファイバ５７０を有する。
そして、センサ５１０、集光レンズ５２０、光ファイバ５７０は、ケーブル５８０内に収容されている。
【０１０４】
内視鏡５００において、蛍光観察時は特殊な波長のみを照射するので、光源５４０にフィルタ切り替え器５６０によりフィルタをセットする。
【０１０５】
図１４は、図１３の内視鏡に応用されるセンサ（撮像素子）のオンチップカラーフィルタの一例を示す図である。
図１４に示すセンサ５１０のオンチップカラーフィルタは、Ｒ（赤）、Ｇ（緑）、（青）の各フィルタＦＬＴ−Ｒ，ＦＬＴ−Ｇ，ＦＬＴ−Ｂを有する。
蛍光観察時に、オンチップフィルタにない、Ｗ（白）のフィルタＦＬＴ―Ｗのみ用いる。
【０１０６】
内視鏡５００は、センサとして本実施形態の撮像素子を適用し、蛍光観察に１ビット出力モードを使用し、生体撮像に多ビット出力モードを使用することで、一つの撮像素子で両者の観察が実現できる。二つの撮像結果のアライメントも不要であり、安価に正確な蛍光位置を判定することが可能になる。
【０１０７】
＜５．放射線検出器への応用＞
図１５は、本実施形態に係る固体撮像素子を放射線検出器に応用した構成の一例を示す図である。
【０１０８】
また、本技術の撮像素子は、図１５に示すように、シンチレータ６１０と組み合わせて放射線検出器６００に使用することもできる。
本放射線検出器６００は、図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像素子（センサ）６２０を有する。
【０１０９】
たとえば、ＮａＩ等を使用したシンチレータ６１０にγ線が入射すると、微弱な可視光であるシンチレーション光が発生する。その光量を撮像素子６２０を用いて計測する。
この場合、一定の露光期間内に、集光レンズ６３０を介して撮像素子６２０の有効画素に入射するシンチレーション光の総数から線量を、線量計算部、制御部、表示部等を含む制御デバイス６４０で計算する。
まず、バイナリモードでフォトンカウントを行い、線量が一定レベルを超えた場合には、多ビット階調モードに切り替えて再度測定を実施する。
【０１１０】
このような放射線検出器６００は、光電子増倍管を用いたものに比べて高電圧源を必要とせず、小型軽量かつ安価である上、精度や感度は同等であり、低線量の高精度な測定が可能である。
さらに本技術の採用によって、高い線量まで広レンジの計測が可能となる。
【０１１１】
なお、本技術は以下のような構成をとることができる。
（１）光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
上記センス回路は、
上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
上記ＡＤ変換装置は、
少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
撮像素子。
（２）多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
上記（１）記載の撮像素子。
（３）低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
上記（１）または（２）記載の撮像素子。
（４）１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
上記（１）から（３）のいずれか一に記載の撮像素子。
（５）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する上記（１）から（４）のいずれか一に記載の撮像素子。
（６）撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記撮像素子は、
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
上記センス回路は、
上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
上記ＡＤ変換装置は、
少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
カメラシステム。
（７）多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
上記（６）記載のカメラシステム。
（８）低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
上記（６）または（７）記載のカメラシステム。
（９）１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
上記（６）から（８）のいずれか一に記載のカメラシステム。
（１０）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する上記（６）から（９）のいずれか一に記載のカメラシステム。
【符号の説明】
【０１１２】
１００，１００Ａ・・・ＣＭＯＳイメージセンサ、１１０・・・画素アレイ部、ＰＸ、ＰＸＡ・・・画素、１１１・・・フォトダイオード、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・アンプトランジスタ、１１５・・・蓄積ノード、１１６・・・ＦＤノード、１２０・・・センス回路部、１２１・・・センス回路、１３０・・・出力信号線群、１３１・・・出力信号線、１４０・・・転送線群、１４１・・・転送線、１５０，１５０Ａ・・・判定結果集積回路部、１５２，１５２Ａ・・・レジスタ、１５３，１５３Ａ・・・カウント回路、１５４，１５４Ａ・・・メモリ、１５５・・・選択回路、１６０，１６０Ｃ・・・画素ブロック、１７０・・・行駆動回路、１８０・・・行制御線群、１８１・・・行制御線、２００・・・回路ブロック、２１０・・・制御回路、２２０・・・デマルチプレクサ、２３０・・・レジスタ群、２３１・・・レジスタ、３００，３００Ａ・・・ＡＤ変換装置、３０１・・・比較器、３０２・・・カウンタ、３０３・・・出力モード選択部、３０４・・・アンプ、３０４Ａ・・・カラムアンプ、３０５・・・スイッチ、３１０・・・ＡＤＣ（ＡＤ変換器）、３１１・・・加算器、３１２・・・メモリ、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路(ＤＲＶ)、４４０・・・信号処理回路（ＰＲＣ）、５００・・・内視鏡、５１０・・・センサ（撮像素子）、５２０・・・集光レンズ、５３０・・・信号処理回路(ＰＲＣ)、５４０・・・白色光源、５５０・・・集光レンズ、５６０・・・フィルタ切り替え器、５７０・・・光ファイバ、６００・・・放射線検出器、６１０・・・シンチレータ、６２０・・・撮像素子、６３０・・・集光レンズ、６４０・・・制御デバイス。
【特許請求の範囲】
【請求項１】
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
上記センス回路は、
上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
上記ＡＤ変換装置は、
少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
撮像素子。
【請求項２】
多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
請求項１記載の撮像素子。
【請求項３】
低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
請求項１記載の撮像素子。
【請求項４】
１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
請求項１記載の撮像素子。
【請求項５】
上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する請求項１記載の撮像素子。
【請求項６】
撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記撮像素子は、
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
上記センス回路は、
上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
上記ＡＤ変換装置は、
少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
カメラシステム。
【請求項７】
多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
請求項６記載のカメラシステム。
【請求項８】
低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
請求項６記載のカメラシステム。
【請求項９】
１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
請求項６記載のカメラシステム。
【請求項１０】
上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する請求項６記載のカメラシステム。
【請求項１】
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
上記センス回路は、
上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
上記ＡＤ変換装置は、
少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
撮像素子。
【請求項２】
多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
請求項１記載の撮像素子。
【請求項３】
低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
請求項１記載の撮像素子。
【請求項４】
１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
請求項１記載の撮像素子。
【請求項５】
上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する請求項１記載の撮像素子。
【請求項６】
撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記撮像素子は、
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
上記センス回路は、
上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
上記ＡＤ変換装置は、
少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
カメラシステム。
【請求項７】
多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
請求項６記載のカメラシステム。
【請求項８】
低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
請求項６記載のカメラシステム。
【請求項９】
１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
請求項６記載のカメラシステム。
【請求項１０】
上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する請求項６記載のカメラシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−９０１３９（Ｐ２０１３−９０１３９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２８８９５（Ｐ２０１１−２２８８９５）
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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