液晶表示装置
【課題】画素クロックの周波数による外部への干渉電磁波を抑制し、フレキシブルプリント基板を節約して低コストで高品質の画像表示を可能とする。
【解決手段】アクティブマトリクス型液晶表示パネルに、ドレインドライバと、ゲートドライバとを有し、更に表示データおよび制御信号に基づいてデータとタイミング信号を生成するタイミングコンバータを具備し、データを複数個のドレインドライバＩＣ２に印加電圧を生成する電源回路を有するインターフェース基板とを具備し、パネルの一方の基板上にＩＣ２、及び表示データおよびクロック信号を順次直列に供給するための配線をドレインドライバ間に直接形成してなり、ドレインドライバへのデータの入力側と出力側の少なくとも一方に画素クロック信号制御されるフリップフロップＦＦ１ａ，ＦＦ１ｂ、ＦＦ２ａ，ＦＦ２ｂを設けた。
【解決手段】アクティブマトリクス型液晶表示パネルに、ドレインドライバと、ゲートドライバとを有し、更に表示データおよび制御信号に基づいてデータとタイミング信号を生成するタイミングコンバータを具備し、データを複数個のドレインドライバＩＣ２に印加電圧を生成する電源回路を有するインターフェース基板とを具備し、パネルの一方の基板上にＩＣ２、及び表示データおよびクロック信号を順次直列に供給するための配線をドレインドライバ間に直接形成してなり、ドレインドライバへのデータの入力側と出力側の少なくとも一方に画素クロック信号制御されるフリップフロップＦＦ１ａ，ＦＦ１ｂ、ＦＦ２ａ，ＦＦ２ｂを設けた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特にフリップチップ実装方式で実装したドライバＩＣに駆動信号を供給するためのフレキシブルプリント基板の配線構成を簡素化し、新規な信号電送方式を採用して低コスト化を図った液晶表示装置に関する。
【背景技術】
【０００２】
画素毎に薄膜トランジスタＴＦＴなどのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブマトリクス型の液晶表示装置は、アクティブ素子を介して画素電極に液晶駆動電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス型の液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いることなく多階調表示が可能である。
【０００３】
図４２はアクティブマトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図、図４３と図４４は図４２における表示制御に関する水平方向タイミングと垂直方向タイミングの説明図である。
【０００４】
図４２に示されたように、液晶表示装置は本体コンピュータからの表示データ（以下、画素データとも言う）と制御信号を受けて液晶パネルＴＦＴ−ＬＣＤに画素データ、各種クロック信号、各種の駆動電圧を印加するインターフェース回路を搭載したインターフェース基板（固いプリント基板）を備えている。
【０００５】
インターフェース回路は、タイミングコンバータＴＣＯＮを備えた表示制御装置と電源回路を有し、表示制御装置は液晶パネルに画像データを転送するデータバス、２画素目を転送するデータバス、ドレインドライバが画素データ（以下、単にデータとも言う）を取り込むためのクロックＤ２（ＣＬ２），ドレインドライバが液晶駆動信号を切り替えるためのクロックＤ１（ＣＬ１），ゲートドライバを駆動するフレーム開始指示信号とゲートクロック（クロックＧ）などのタイミング信号を液晶パネルに出力する。
【０００６】
また、電源回路は正極階調電圧生成回路と負極階調電圧生成回路、対向電極電圧生成回路、ゲート用電圧生成回路で構成される。
【０００７】
図４２に示した液晶表示装置を構成する液晶パネルの表示画素数は、（横１０２４×３）×（縦７６８）であるが、さらに高解像度のものも既知である。本体コンピュータからの表示データと制御信号を受け取るインターフェース基板は、１画素単位、つまり赤（Ｒ）、緑（Ｇ）、青（ｂ）の各データ１つを組にし、図３８中のデータ線を介して単位時間に１画素分をドレインドライバに転送する（以下、伝送するとも言う）。
【０００８】
単位時間の基準になるクロック信号は本体コンピュータから液晶表示装置に送られる。具体的には、本構成例の１０２４×７６８画素の液晶表示装置では、通常は６５ＭＨｚの周波数が用いられる。
【０００９】
液晶パネルＴＦＴ−ＬＣＤの構成としては、表示画面を基準に、横方向にドレインドライバ（ＴＦＴドライバとも言う）を置き、このドレインドライバを薄膜トランジスタＴＦＴのドレイン線に接続して液晶を駆動するための電圧を供給する。また、ゲート線にはゲートドライバを接続し、ある一定時間（１水平動作時間）、薄膜トランジスタＴＦＴのゲートに電圧を供給する。
【００１０】
タイミングコンバ−タは半導体集積回路（ＬＳＩ）により構成され、本体コンピュータからの表示データと制御信号を受取り、これを基にドレインドライバ、ゲートドライバへ必要な表示データと動作クロックを出力する。なお、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各６ビット）である。
【００１１】
本体コンピュータから液晶表示装置のタイミングコンバータへは、低電圧振幅差動信号である、所謂ＬＶＤＳで信号伝送を行う。タイミングコンバータからドレインドライバへはＣＭＯＳレベルの信号で伝送を行うが、この場合、６５ＭＨｚの画素クロックを供給することが困難なので、３２．５ＭＨｚのクロックの立上がりと立下がりの両エッジに同期して表示データの伝送を行う。
【００１２】
図４３、図４４に示すように、ゲートドライバへは１水平時間毎に薄膜トランジスタＴＦＴのゲート線に電圧を供給するように水平同期信号および表示タイミング信号（ディスプレイタイミング信号）に基づき、１水平時間周期のパルスを与える。１フレーム時間単位では第１ライン目からの表示になるよう、垂直同期信号を基にフレーム開始指示信号も与える。
【００１３】
電源回路の正極階調電圧生成回路と負極階調電圧生成回路は、同じ液晶に長時間同じ電圧が加わらないように、ある一定の時間毎に液晶に与える電圧を交流化するための基準電圧を生成する。実際の交流化は、ドレインドライバ内で正極階調電圧と負極階調電圧を切り替えて使用することで行われる。なお、ここで言う交流化とは、対向電極電圧を基準に、ドレインドライバへ与える電圧を一定時間毎に正電圧側／負電圧側に変化させることである。ここでは、この交流化の周期を１フレーム時間単位で行っている。
【００１４】
前記フリップチップ方式はＦＣＡ方式とも言い、このＦＣＡ方式は、駆動ＩＣ（ドレインドライバやゲートドライバ）を液晶パネルの一方の基板（通常は下側基板）の外縁に直接搭載する方式（ベアチップ搭載方式）であり、チップオングラス（ＣＯＧ）方式とも称する。液晶パネルの基板に直接搭載した駆動ＩＣ（ドレインドライバやゲートドライバ）への各種信号及び動作用電源はインターフェース基板に接続したフレキシブルプリント基板ＦＰＣを介して供給される。
【００１５】
図４５は液晶表示装置のドレインドライバとゲートドライバ、およびインターフェース基板の実装例の説明図である。下側基板ＳＵＢ１と上側基板ＳＵＢ２の貼り合わせで成る液晶パネルＰＮＬの一縁（図では下縁、長手方向辺）にドレイン線側フレキシブルプリント基板ＦＰＣ２が取り付けられ、その開口部ＨＯＰの配列に沿って液晶パネルＰＮＬの裏側に折り込まれる。
【００１６】
また、左縁（図では左縁、短手方向辺）にゲート線側フレキシブルプリント基板ＦＰＣ１が取り付けられ、そのコネクタＣＴ３とインターフェース基板ＰＣＢのコネクタＣＴＲ３およびドレイン線側フレキシブルプリント基板ＦＰＣ２のコネクタＣＴ４と接続するコネクタＣＴＲ４とが結合されて、ホストコンピユータからの信号を接続するインターフェースコネクタＣＴ１、タイミングコンバ−タＴＣＯＮ等が取り付けられる。なお、本例ではＬＶＤＳ方式のデータ伝送方式を採用しているが、この場合に必要となる受信側信号変換器（ＬＶＤＳ−Ｒ）はタイミングコンバ−タＴＣＯＮと同一のチップで一体化する方法を採ることで、インタ−フェ−ス基板上の実装面積を低減している。
【００１７】
なお、液晶パネルＰＮＬの表示面側（上側基板ＳＵＢ２の表面）には上偏光板ＰＯＬ１が貼り合わせられ、その内方に表示領域ＡＲが形成される。
【００１８】
下側基板の下辺の外縁に搭載されたチップＩＣ２はドレインドライバ、左辺の外縁に搭載されたチップＩＣ１はゲートドライバである。なお、ＦＧＰはフレームグランドパッド、ＦＨＬは位置合わせ穴である。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記従来の液晶表示装置においては、図４２に示したように、タイミングコンバータＴＣＯＮを備えた表示制御装置からドレインドライバへの表示のためのデータ、階調電圧（アナログ信号）、画素クロックは各ドレインドライバに対して並列に供給されている。ドレインドライバにデータ、階調電圧、画素クロック信号を含む各種クロック信号（タイミング信号）を供給するドレイン線側フレキシブルプリント基板ＦＰＣ２（ドレインＦＰＣ）は多くの配線を通すことが要求される。この為、幅の狭い（細い）多層ＦＰＣか、又は幅が広い（太い）両面配線のＦＰＣのいずれかを使用せざるを得ず、いずれにしても非常に高価なものになっていた。
【００２０】
なお、ＦＰＣを用いることなくデータや画素クロックを駆動ＩＣへ供給する構成としたものとして、特開平６−１３７２４号公報に開示されたように、ドレインドライバをＦＣＡ方式で実装し、この駆動ＩＣ相互間の接続をパターニングされた金属膜を液晶パネルの基板上に転写したバスラインを介して直列に接続したもの（順次直列供給方式、所謂、バケツリレー方式）が提案されている。
【００２１】
しかし、このようなバケツリレー方式でデータ、階調電圧、画素クロックを含む各種クロック信号供給するものでは、配線数が少ない所謂単純マトリクス型の液晶表示装置に適用することで、所望の効果が得られる。
【００２２】
これに対し、薄膜トランジスタ方式の液晶表示装置では、ドレインドライバには、データ、階調電圧、画素クロックを含むタイミング信号、電源など、多数の信号や電圧を供給する必要があり、これら全ての信号や電圧を液晶パネルの辺縁にパターニングするためには、当該パネル周縁の面積を広く取らざるを得ず、所謂狭額縁化が極めて困難となる。このことは、液晶表示装置の解像度（精細度）が高くなるに従ってますます顕著になってくる。
【００２３】
また、複数のドレインドライバを直列に接続した場合（上記バケツリレー方式）では、各信号線、電圧線の配線抵抗の相違によって遅延量がばらつき、タイミングマージンを満足できなくなってドレインドライバが正常にデータを取り込めなくなり表示異常をもたらす。これが課題の１つとなっていた。
【００２４】
さらに、ドレインドライバがデータを取り込むための画素クロックの周波数は、表示の精細度が高くなるに伴って、その周波数が高くなり、外部への干渉電磁波（ＥＭＩ）が多く発生する恐れがある。
【００２５】
なお、このような高精細化に伴う問題はゲートドライバ側についても同様である。
【００２６】
本発明の目的は、上記従来技術の課題を解決し、低コストで高品質の画像表示を可能とした液晶表示装置を提供することにある。
【００２７】
本発明の上記目的と他の目的、および本発明の新規な特徴は、後述する本発明の詳細な記述および図面の記載から明らかになるであろう。
【課題を解決するための手段】
【００２８】
上記目的を達成するために、本発明は、従来フレキシブルプリント基板ＦＰＣで配線されていたデータ信号（画像または表示データ、画素クロック等のタイミング信号、階調電圧）用配線と電源用配線のうち、主として電源用配線をフレキシブルプリント基板ＦＰＣで配線し、他の信号や電圧の全部またはその殆どを液晶パネルの基板上に直接形成した配線を介して行うようにした点に特徴を有する。
【００２９】
また、前記特開平６−１３７２４号公報に開示されたように、薄膜トランジスタＴＦＴ方式において複数の駆動ＩＣを単純にバケツリレー方式で接続しただけでは、液晶パネルの基板上の配線抵抗が高いため、正常に動作しない場合がある。
【００３０】
このような従来技術の課題を解決するために本発明は、複数のドレイン線およびこのドレイン線と直交する複数のゲート線の各交叉部に画素を配置した液晶パネルと、ゲート線の延在方向に配置して複数のドレイン線の所定の群ごとに対応して配置した画素に表示データ信号に基づく階調電圧信号を印加する複数個のドレインドライバと、ドレイン線の延在方向に配置して当該ドレイン線に沿う画素に走査電圧信号を印加する複数個のゲートドライバと、外部より入力した表示信号とタイミング信号に基づいて表示データ信号と画素クロックを含む高速と低速の各種クロック信号を生成するタイミングコンバータとを備え、液晶パネルの一方の基板上に直接実装した少なくともドレインドライバおよび各ドレインドライバ間に表示データ信号、階調電圧信号、および画素クロック信号を含む高速と低速の各種クロック信号（タイミング信号）を順次直列に転送するための配線を有し、ドレインドライバ毎の当該ドレインドライバへの表示データ、階調電圧信号の入力側と出力側の一方または双方に上記画素クロック信号で制御されるゲート回路を設けた。
【００３１】
この構成としたことにより、各信号線、電圧線の配線抵抗の相違によって遅延量がばらつき、タイミングマージンを満足できなくなってドレインドライバが正常にデータを取り込めなくなり、画質劣化を回避することが可能となる。
【００３２】
また、従来技術の課題を解決するための手段として、本発明は次に記述する構成を採用した。
（１）ドレインドライバの表示データ信号の出力側と画素クロック信号の出力側に当該ドレインドライバ自身が表示データ信号を取り込んでいる間は次段への表示データ線、画素クロック線への当該表示データ信号、画素クロック信号の転送を禁止し、表示データ信号の取り込みが終了した時点で次段への表示データ信号、画素クロック信号の転送を開始するゲート回路を設けた。
【００３３】
上記のゲート回路としてはフリップフロップ回路を用いるのが好適であるが、他の同様の機能を持つ手段であればよい。
（２）さらに、タイミングコンバータを液晶パネルの一方の基板上に搭載した。このタイミングコンバータを搭載する基板は、所謂薄膜トランジスタ基板とするのが好適である。
【００３４】
この構成により、タイミングコンバータとドレインドライバやゲートドライバへの配線長が短縮され、またタイミングコンバータとドレインドライバやゲートドライバへの配線を基板上に直接形成することで信号や電源を供給するためのフレキシブルプリント基板側の構成を単純化できる。
（３）ドレインドライバの階調電圧入力にドレインドライバ内の階調電圧分圧回路を駆動する為のバッファアンプを設けた。
（４）また、高速デジタル信号である前記表示データ信号および画素クロック信号用の配線と、低速デジタル信号である前記画素クロック信号以外のクロック信号用の配線、および低速アナログ信号である前記階調電圧用の配線の線幅を、上記各信号の許容抵抗値に応じて異ならせた。
（５）表示データ信号用の配線抵抗を前記画素クロック信号用の配線の抵抗と同等の値とすると共に前記配線に形成するドレインドライバ接続用端子の大きさを前記高速デジタル信号配線と低速アナログ信号配線とで異ならせた。
【００３５】
信号の種類に応じて配線の抵抗値を所望の値に設定することが可能となり、順次直列伝送方式における信号遅延を回避できる。
（６）高速デジタル信号用のドレインドライバ接続用端子をドレインドライバの短辺側に千鳥状に配置すると共に、上記接続用端子の当該ドレインドライバの一方の短辺での配置を対向する短辺に平行移動させた配置として配線抵抗を揃えた。
（７）低速デジタル信号用およびアナログ信号用のドレインドライバ接続用端子を当該ドレインドライバの長辺側に配置した。
（８）ドレインドライバの出力端子を当該ドレインドライバの基板外縁側長辺に配置すると共に、上記出力端子から基板切断線の外側に形成した共通配線に接続した。
（９）ドレインドライバ用の電源端子を２列に配置してコンタクト抵抗を低減した。
（１０）ドレインドライバの基板内側に配置する前段ドレインドライバからの配線と接続するバンプおよび次段ドレインドライバへの配線と接続するバンプを、当該ドレインドライバの短辺と平行な方向の寸法仕様が異なる２種のドレインドライバに兼用するために当該ドレインドライバの短辺と平行な方向に２列に形成した。
（１１）フレキシブルプリント基板ＦＰＣの配線に接続する前記ドレインドライバの電源供給用ＦＰＣの端子を基板の切断線側に当該基板の外縁に沿って順次階段状に配置した。
（１２）ドレインドライバに電源を供給するための電源線および接地線を形成したフレキシブルプリント基板を有し、このフレキシブルプリント基板を外部プリント基板と接続する部分を除いて液晶パネルの一方の基板の上記ドレインドライバ実装面にのみ配置した。
（１３）フレキシブルプリント基板が前記ドレインドライバの配列間隙に突出部を有し、上記突出部に電子部品を搭載した。
（１４）ＦＰＣの端縁を前記液晶パネルの一方の基板の端縁から僅かに突出させた。これにより、製造工程で液晶パネルがカセットやトレーに直接当たってダメージを受けたり、ドレイン線に静電気が侵入するのを防止できる。
【００３６】
上記の各構成から明らかなように、液晶パネルの一方の基板に搭載したドレインドライバ（ゲートドライバも含む。以下、単にドライバとも称する）にフレキシブルプリント基板ＦＰＣを介してデータ信号（データ、階調電圧、クロック信号）などの表示に必要とする各種信号と電源とを供給していた従来の構成に対し、本発明は上記の各信号あるいは電源のうち、電源を除くデータ信号（データ、クロック信号、階調電圧）を供給する配線を液晶パネルの一方の基板に直接形成し、フレキシブルプリント基板ＦＰＣは主として電源の供給用とした。
【００３７】
また、ゲートドライバ側のデータ信号および電源の配線を下側基板上に直接形成したことで、ドレインドライバ側の電源供給のみにフレキシブルプリント基板を用いることができる。これにより、部品点数を削減し、かつ組立作業を簡素化することができる。
【００３８】
ゲートドライバ側へのデータ信号および電源供給は、ドレインドライバ側のフレキシブルプリント基板基板、またはインターフェース基板との接続のためのみの小規模のフレキシブルプリント基板片をドレインドライバ側または必要に応じてゲートドライバ側に取り付けることで、実質的にゲートドライバ側のフレキシブルプリント基板を削減することが可能となる。
【００３９】
液晶パネルの上記基板上の配線は、隣接するドライバ間を接続するようにし、クロック、データ、階調電圧は各ドライバ毎にバケツリレーをするように、次段へと転送する方式を採用することで全てのドライバに必要な信号を供給する。
【００４０】
単純にドライバを経由して接続しただけでは、基板上に形成した配線の抵抗が高いために正常に動作しない。そこで、本発明は、上記の各構成において、下記に纏めたように駆動する。
【００４１】
１）クロック、データなどのディジタル信号については、ドライバ内にバッファを設けて、各信号をバッファリングしてから次段に送る。
【００４２】
２）次段のドライバへの信号波形を、信号配線の時定数τが、概ねτ＝（ｔcycle −ｔsetup −ｔhold）／２となるようにして、適度に波形を鈍らせるようにした。上記のｔcycle 、ｔsetup 、ｔholdについては後述する。
【００４３】
３）単純にバッファを設けただけでは、特にドレインドライバではバケツリレー方式、言い換えれば数珠つなぎになった後方の端の方のドライバに信号が到達するまでに、ドライバ内の遅延時間のばらつきが累積し、充分なタイミングマージンが確保できなくなる恐れがある。そこで、各ドライバ毎にフリップフロップでデータを取込み、タイミングを整えてから次段のドライバへとデータを送るようにする。
【００４４】
４）クロックの動作周波数を下げるために、クロックの立ち上がり・立ち下がりの両方のエッジに同期してデータを取り込む、所謂デュアルエッジ動作とする。
【００４５】
５）デュアルエッジ動作の場合、次段のドライバへデータを出力する際のデータの変化タイミングをドライバ内部で生成しなければならない。そこで、ドライバ内部でクロックに遅延を発生させることで、この変化タイミングを作り出し、次段のドライバがデータを取り込む際のセットアップ／ホールド時間を確保する。
【００４６】
６）次段のドライバのセットアップ／ホールド時間を確保するための他の方法として、ドライバ間の配線の抵抗をクロックとデータとで変える方法がある。クロックの配線抵抗を大きくして波形の鈍りを大きくすれば、配線遅延が大きくなるので、その遅延分だけ次段のドライバのタイミングマージンを確保することができる。
【００４７】
７）セットアップ／ホールド時間を確保するためのさらに他の方法として、次段のドライバをセットアップ時間が０以下でも動作する構成としておく方法がある。この方法であれば、データとクロックの変化タイミングが同時であっても、問題なく動作する。
【００４８】
８）位相が９０度異なる２相のクロックを用いて、それぞれのクロックで次段のドライバへのデータとクロックの変化タイミングを生成する方法もある。
【００４９】
９）２相クロックを用いる場合は、データを２組に分けて、２本のクロックでデータを半分づつ取り込むようにすれば、データの同時スイッチング本数が半分にでき、電源へのノイズを減らせるので、ＥＭＩを低減できる。
【００５０】
１０）上記の方式では、各ドライバは入力されたデータを先ず自身の内部レジスタに取込み、自身のレジスタが満杯になるまでは次段のドライバへのデータの出力をしないようにしておくことで、無駄な信号伝送をせずに済み、低消費電力化とＥＭＩの低減が可能となる。
【００５１】
１１）上記１０）の方式の場合、最後のドライバへのデータがＴＣＯＮから出力されてから目的のドライバへ到達するためには、ドライバの個数分のバケツリレーを経なければならない。このため、ＴＣＯＮは「ドライバ一個分をバケツリレーするために必要なクロック数×ドライバの個数」だけのクロックを最終データ送出後に出し続けなければならない。
【００５２】
１２）ＴＣＯＮをドライバＩＣと同様に液晶パネルの一方の基板上に、所謂ベアチップ実装すれば、周辺回路の実装面積削減に有利である。
【００５３】
１３）またこのとき、ＴＣＯＮがＬＶＤＳレシーバ一体型のものであれば、ＴＣＯＮの入力端子数（＝一方の基板：ＴＦＴ基板上の配線と外部プリント基板とを接続するための端子数）が大幅に減らせるので、実装が楽になる。周辺回路の実装面積削減にはより有利である。
【００５４】
１４）ＴＣＯＮをＴＦＴ基板上にベア実装する場合には、その実装位置はドレインドライバが実装されている辺とゲートドライバが実装されている辺の交わるコーナ部とすると合理的である。こうしておけば、ドレインとゲートの両ドライバに最短距離で信号線を（ＴＦＴ基板の上で）配線することができる。
【００５５】
１５）アナログ配線である階調電圧配線についても、ドライバ間でバケツリレーする。一般的に用いられているＲ−ＤＡＣ方式、Ｃ−ＤＡＣ方式の何れであっても、階調電圧入力端子からドライバ内部のＤＡＣ部への電流が微弱ながら流れるのが通常である。液晶パネル上の配線パターンは比較的高抵抗であるため、この微弱電流がドライバに供給される階調電圧を僅かにシフトさせる恐れがあり、表示品質が低下する。
【００５６】
これを防止するためには、階調電圧入力端子に流れる電流を問題ないレベルまで低減する必要がある。このためには、階調電圧入力にバッファ（オペアンプ）を設けるのが有効である。
【００５７】
１６）ドライバ間を接続するための端子は、従来は入力端子としては使われていなかったドライバチップの短辺に配置するのが効率が良いが、収まりきれなかった場合には長辺側も利用する。
【００５８】
１７）液晶パネル内のドレイン線、ゲート線は、製造工程中の静電気などの影響による特性のシフトを防止するために、共通配線（短絡線）で互いにショートされている。製品になる段階で、この共通配線は切断されるが、従来はこの配線がドライバチップの腹下に位置しており、レーザ等で切断していた。
【００５９】
これらの配線をドライバチップの腹下を経由して、液晶パネルの製品外形外に引出しておけば、上記共通配線を製品の外の切断除去部に設けることができる。この場合、共通配線の切断は、液晶パネルの基板（下側基板：ガラス）の切断工程と兼ねることができ、従来のようなレーザ等による切断工程が不要となり、コスト低下をもたらす。
【００６０】
１８）クロック、データ、階調電圧を下側基板（ＴＦＴ基板）上で配線する場合、フレキシブルプリント基板ＦＰＣで配線する必要があるのは基本的には電源だけとなる。いずれにしても、配線数は数本ですむので、従来方式のようにフレキシブルプリント基板ＦＰＣを液晶パネルの裏面に折り返さなくても、液晶パネルに圧着する部分の幅だけで済む。この場合、構造が簡略化でき、液晶表示装置の外形縮小に寄与する。また、組み立てが簡略化されるため、低コスト化できる。
【００６１】
１９）上記１８）の場合、フレキシブルプリント基板ＦＰＣの液晶パネルに圧着する部分の裏面を配線に利用すれば、フレキシブルプリント基板ＦＰＣの設計がより楽になり、低コスト化できる。
【００６２】
２０）上記のフレキシブルプリント基板ＦＰＣは基本的には圧着部分の幅しかないストレート形状（単純ストレート形状）であるが、多くの場合、これにパスコン（チップコンデンサ）などの少数の電子部品を実装する必要がある。この場合、この電子部品はＦＰＣの圧着の邪魔になるが、フレキシブルプリント基板ＦＰＣの形状をストレートではなく、ドライバの配置間隙に突出する部分を設けておき、この突出部に電子部品を搭載すれば、圧着の邪魔にならない。
【００６３】
さらに、本発明は、ゲートドライバ側のデータ配線と電源配線を基板状に形成して従来からゲート側に用いられて来たフレキシブルプリント基板ＦＰＣを省略することで、部品点数を削減するとともに組立作業の省力化した。また、ドレインドライバ側のＦＰＣには電源配線のみを有する単層のフレキシブルプリント基板ＦＰＣとすることで当該ドレインドライバ側ＦＰＣの構成を簡素化した。このことで液晶表示装置の部品点数と作業工数を低減し、コスト節減を図った。
【００６４】
以上、本発明の代表的な構成と動作を記述したが、本発明の他の構成および動作は、後述する実施の形態で詳述する。
【発明の効果】
【００６５】
本発明によれば、前記課題を解決するための手段の項でも記述したように、ドレインドライバ（ゲートドライバを含む）を液晶パネルの一方の基板（一般にはＴＦＴ基板）上に直接実装し、各ドライバ間を順次直列に接続する配線も当該基板上に直接形成したことにより、ＦＰＣを大幅に簡易化でき、低コスト化が可能となる。
【００６６】
また、ドレインドライバ側のフレキシブルプリント基板を電源供給用の配線のみを形成した単層とすることにより、さらに、ゲートドライバ側の全ての配線を下側基板上に直接形成してゲート側のフレキシブルプリント基板を実質的に省略したことにより、液晶表示装置の全体構造を単純化し、より小型化した液晶表示装置を実現することができ、部品点数の削減と組み立てコストの低減に大きな効果をもたらす。
【図面の簡単な説明】
【００６７】
【図１】本発明による液晶表示装置の第１実施例の構成を模式的に説明する液晶パネルの要部平面図である。
【図２】図１に示した本発明の実施例におけるドレインドライバ側にフレキシブルプリント基板を設置した状態を説明する液晶パネルの要部平面図である。
【図３】本発明の実施例におけるドレインドライバに設けられている分圧回路の説明図である。
【図４】本発明の実施例におけるドレインドライバの分圧回路の１例の説明図である。
【図５】本発明の実施例における薄膜トランジスタ基板上に形成した配線とドレインドライバの実装例の説明図である。
【図６】本発明による直列供給方式のドレンドライバの構成例を説明する概略回路図である。
【図７】本発明による直列供給方式のドレンドライバの他の構成例を説明する概略回路図である。
【図８】本発明による直列供給方式のドレンドライバのさらに他の構成例を説明する概略回路図である。
【図９】本発明の液晶表示装置の第２実施例を説明するドライバ間を接続する信号配線を伝播する信号の時定数を説明する波形図である。
【図１０】本発明の液晶表示装置の第３実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。
【図１１】本発明の液晶表示装置の第３実施例を説明するドレインドライバのデータ取り込みの際の波形図である。
【図１２】本発明の液晶表示装置の第４実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。
【図１３】図１０の構成でデュアルエッジによるデータの取込みを行おうとしたときのデータとクロックの波形図である。
【図１４】デュアルエッジによるデータの取込みにおける画素クロックを遅延素子で遅延させた、またドレインドライバ間を接続する配線抵抗を調整してセットアップ時間／ホールド時間を調整した場合の波形図である。
【図１５】本発明の液晶表示装置の第５実施例を説明するデータと画素クロックの波形図である。
【図１６】本発明の液晶表示装置の第６実施例を説明するデータと画素クロックの波形図である。
【図１７】本発明の液晶表示装置の第７実施例を説明するドレインドライバの説明図である。
【図１８】本発明の液晶表示装置の第８実施例を説明する液晶パネルの模式平面図である。
【図１９】本発明の液晶表示装置の第１１実施例を説明するドレインドライバの端子配列の模式図である。
【図２０】本発明の液晶表示装置の第１２実施例を模式的に説明する液晶パネルの要部平面図である。
【図２１】本発明の液晶表示装置の第１３実施例を模式的に説明する液晶パネルの要部平面図である。
【図２２】本発明の液晶表示装置の第１４実施例を模式的に説明する図２１と同様の液晶パネルの要部平面図である。
【図２３】本発明の液晶表示装置の第１４実施例を模式的に説明する液晶パネルの要部断面図である。
【図２４】本発明の液晶表示装置の第１５実施例を模式的に説明する液晶パネルの要部断面図である。
【図２５】本発明の液晶表示装置の第１６実施例を模式的に説明する液晶パネルの要部断面図である。
【図２６】ドレインドライバの実装部の入力側半分を拡大して示す模式平面図である。
【図２７】ドレインドライバの実装部の出力側半分を拡大して示す模式平面図である。
【図２８】ドレインドライバの出力配線の従来構成の説明図である。
【図２９】本発明の液晶表示装置の第２０実施例を説明するためのドレインドライバの出力配線構成の説明図である。
【図３０】ドレインドライバとＦＰＣの配線の従来の接続構造の説明図である。
【図３１】本発明の第２１実施例を模式的に説明するためのドレインドライバとＦＰＣの配線の接続構造の説明図である。
【図３２】本発明の第２１実施例をさらに説明するためのドレインドライバとＦＰＣの配線の接続構造の説明図である。
【図３３】図３１に示した本発明の第２１実施例をさらに説明するためのドレインドライバとＦＰＣの配線の接続構造の説明図である。
【図３４】本発明の第２２実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。
【図３５】本発明の第２３実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。
【図３６】本発明の第２４実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。
【図３７】本発明の第２５実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。
【図３８】液晶表示装置の等価回路を示すブロック図である。
【図３９】ホストコンピユータと液晶表示装置のコントローラ部間の表示データの流れの説明図である。
【図４０】本発明の液晶表示装置を実装した情報処理装置の一例である可搬型のノートパソコンの説明図である。
【図４１】本発明による液晶表示装置を実装したディスクトップ型モニターの一例を示す外観図である。
【図４２】アクティブマトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図である。
【図４３】図３８における表示制御に関する水平方向タイミングと垂直方向タイミングの説明図である。
【図４４】図３８における表示制御に関する水平方向タイミングと垂直方向タイミングの説明図である。
【図４５】液晶表示装置のドレインドライバとゲートドライバ、およびインターフェース基板の実装例の説明図である。
【発明を実施するための形態】
【００６８】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図１は本発明による液晶表示装置の第１実施例の構成を模式的に説明する液晶パネルの要部平面図である。液晶パネルを構成する下側基板（ガラス基板）ＳＵＢ１の略々全域を表示領域ＡＲが占めている。そして、下辺の外縁にドレインドライバＩＣ２が実装されている。（なお、ドレインドライバＩＣ２は上辺の外縁に実装してもよく、あるいは上下辺の外縁にドレインドライバの奇数番目と偶数番目を振り分けて実装したものにも本発明は同様に適用できる）。
【００６９】
図１の左辺の外縁には低電圧差動信号受信回路を一体化した表示制御装置を構成するタイミングコンバータＴＣＯＮが実装されている。タイミングコンバータＴＣＯＮは、所謂ＬＶＤＳ（低電圧差動信号）回路一体型である。しかし、従来からのＴＣＯＮを用いてもよい。
【００７０】
また、図示しないが、複数のゲートドライバＩＣ１がドレインドライバと同様に下側基板ＳＵＢ１に直接実装されている。ドレインドライバＩＣ２を実装した下側基板ＳＵＢ１の外縁にはクロック、表示データ、階調電圧等のデータ（図では単にデータと表記、以下同じ）を複数のドレインドライバＩＣ１に供給するためのデータ配線がドレインドライバＩＣ２を連続的に結合するように形成されている。これらの配線のうち、クロックと表示データ配線の始端は左辺の外縁に実装されたＴＣＯＮに接続されている。
【００７１】
ドレインドライバＩＣ２は、その下面に有する接続接点で上記配線に接続され、下流のドレインドライバに対してバケツリレー方式で表示データ、画素クロック、階調電圧等のデータを供給する。各ドレインドライバＩＣ２は表示領域ＡＲから遠い側においてドレイン線ＤＬと接続されている。また、このドレインドライバＩＣ２への電源配線（接地配線も含む）は図２で後述するゲートドライバ側のフレキシブルプリント基板ＦＰＣ１に形成した配線に接続されている。
【００７２】
図１の左辺の外縁には、Ｉ／Ｆ基板すなわちインターフェース基板ＰＣＢ（図４５参照）から表示信号、同期信号、電源電圧を取り込むための端子を有し、フレキシブルプリント基板ＦＰＣ１（図４５参照）を介して上記インターフェース基板ＰＣＢに接続されている。
【００７３】
図２は図１に示した本発明の実施例におけるドレインドライバ側にフレキシブルプリント基板を設置した状態を説明する液晶パネルの要部平面図である。ＦＰＣ１はゲートドライバ側のフレキシブルプリント基板である。この図では図１に示した配線の幾つかは図示を省略してある。ドレインドライバ側のフレキシブルプリント基板ＦＰＣ２は、主として電源の配線を行う機能を有するもので良いため、配線数が少なく、多層配線構造とする必要もないため、組み立てのための幅（液晶パネルへの圧着に必要なサイズ）Ｗを持つのみでよい。したがって、従来のものに比較して大幅なコスト低下、かつ幅狭とすることができる。
【００７４】
さらに、ドレインドライバＩＣ２の実装間隙にフレキシブルプリント基板ＦＰＣ２の一部を突出させ、この突出部分にパスコン（チップコンデンサ）ＣＨＣなどの電子部品を搭載することができる。
【００７５】
なお、上記ではドレインドライバ側の構成についてのみ説明したがゲートドライバ側についても同様の構成とすることができる。
【００７６】
本実施例によれば、従来の液晶表示装置に用いている高価な多層構造のフレキシブルプリント基板を必要としなくなるため、液晶表示装置全体の大幅なコスト低下とを実現でき、またフレキシブルプリント基板を幅狭とすることが容易であるため、ドライバ（ドレインドライバやゲートドライバ）のＣＯＧ方式（または、ＦＣＡ方式：フリップチップ方式）と相まって狭額縁化が容易に実現できる。
【００７７】
従来のドレインドライバは入力される階調電圧の本数よりも多くの階調数の電圧を出力するようになっている。例えば、入力が５本（正負で計１０本）で出力は６４階調（正負で計１２８レベル）。
【００７８】
ドレインドライバには、上記の多階調電圧を実現するために、分圧回路を設けている。図３はドレインドライバに設けられている分圧回路の１例の説明図である。ＩＣ２はドレインドライバであり、分圧回路はラダー抵抗で構成してある。ラダー抵抗に入力した階調電圧（Ｖref1、Ｖref2) を抵抗分割して多数の電圧出力を作成する。なお、このような抵抗分割以外に、容量分割を用いるものもある。
【００７９】
しかし、この構成では、一方の階調電圧入力Ｖref1（Ｖ０）から他方の階調電圧入力Ｖref2（Ｖ１）に流入電流ｉが流れ、入力した階調電圧（Ｖref1、Ｖref2） が変動し、その分割出力である階調電圧出力が変動して表示むらを招く。
【００８０】
このような階調電圧出力の変動を回避するため、本発明では階調電圧の入力側にバッファアンプ（オペアンプ）を挿入した。
【００８１】
図４は本発明の実施例におけるドレインドライバＩＣ２の分圧回路の他の例の説明図である。図示したように、階調電圧Ｖref1、Ｖref2の各入力側にバッファアンプＢＡを設置した。この構成により、分圧回路（ラダー抵抗回路）に流れる電流はバッファアンプＢＡから供給される。そのため、図３で説明したように一方の階調電圧入力Ｖref1（Ｖ０）から他方の階調電圧入力Ｖref2（Ｖ１）に流入電流ｉが流れることがなく、抵抗分割で作成される階調電圧出力に変動が生じない。
【００８２】
バッファアンプＢＡの入力側のインピーダンスは極めて高いので、階調電圧入力Ｖref 端子からの流入電流はほぼ無視できる。したがって、薄膜トランジスタ基板（ＴＦＴ基板）ＳＵＢ１上の高抵抗配線を使用しても階調電圧入力Ｖref が変動することによる表示むらの発生は阻止される。
【００８３】
図５は本発明の実施例における薄膜トランジスタ基板上に形成した配線とドレインドライバの実装例の説明図である。図５では、隣接する２個のドレインドライバＩＣ２、ＩＣ２を示してある。ＧＶＬは分圧回路を示し、図６で後述する階調電圧生成回路に相当する。薄膜トランジスタ基板ＳＵＢ１に形成した配線（図中、ＴＦＴ基板上の配線として示す）に各ドレインドライバＩＣ２、ＩＣ２が図示した構成で接続される。ＴＦＴ基板上の階調電圧入力配線と各ドレインドライバＩＣ２、ＩＣ２の分圧回路ＧＶＬの入力端子の間にはバッファアンプＢＡが挿入されている。
【００８４】
なお、この実施例では、階調電圧入力配線（Ｖref 配線）は、前記したように正負各５本で計１０本からなるが、これに限らないことは言うまでもない。
【００８５】
図６は本発明による直列供給方式のドレンドライバの詳細構成例を説明する概略回路図である。図６中、複数のドレインドライバＩＣ２，・・が下側基板に形成された配線で直列接続されている。図の左側のＩＣ２は前段のドレインドライバ、右側のＩＣ２が次段のドレインドライバである。
【００８６】
ドレインドライバＩＣ２には、前段のドレインドライバから入力した表示データＤＡＴＡ０，ＤＡＴＡ１、クロックＣＬ１，ＣＬ２、反転信号Ｍ、階調電圧Ｖ０，Ｖ１は、ドレンドライバ間を接続する下側基板上の配線を通して次段のドレインドライバＩＣ２に供給される。
【００８７】
なお、本実施例では、本来表示データ線は１８本存在するが、説明を簡略化するためＤＡＴＡ０、ＤＡＴＡ１の２本分のみ示してある。同様に、階調電圧配線も１０本中の２本のみ示した。
【００８８】
各ドレインドライバＩＣ２は、フリップフロップＦＦ１ａ，ＦＦ１ｂ、階調電圧生成回路ＧＶＬ、クロック制御回路ＣＣ、ラッチ回路（１）ＬＴ１、ラッチ回路（２）ＬＴ２、レベルシフタＬＳ、デコーダＤＥＣ、バッファアンプＢＡなどで構成される。
【００８９】
表示データＤＡＴＡ０，ＤＡＴＡ１はフリップフロップＦＦ１ａ，ＦＦ１ｂを介してラッチ回路（１）ＬＴ１にラッチされ、クロック制御回路の制御の下にラッチ回路（２）ＬＴ２、レベルシフタＬＳを通してデコーダＤＥＣに取り込まれ、階調電圧生成回路ＧＶＬからの階調電圧に基づいて所定の表示電圧に変換される。デコーダＤＥＣの出力はバッファアンプＢＡを通して液晶パネルのドレイン線ＤＬに印加される。
【００９０】
図７は本発明による直列供給方式のドレンドライバの他の構成例を説明する概略回路図である。この構成は画素クロックであるＣＬ２を２相クロックＣＬ２−Ａ，ＣＬ２−Ｂとしたものであり、この点を除いて図６と同様である。
【００９１】
図８は本発明による直列供給方式のドレンドライバのさらに他の構成例を説明する概略回路図である。この構成は、画素クロックＣＬ２を２相として表示データを２群に分割して取り込むようにしたものであり、この点を除いて図７と同様である。
【００９２】
ドライバ間を接続する配線を伝播する信号（クロック、データ）は当該配線の抵抗が高すぎると波形が鈍り、データの正常な取り込みができなくなる。また、あまり低抵抗であると、信号伝送の際に発生する高周波成分が干渉電磁波すなわち不要輻射（ＥＭＩ）を発生させてしまう。本構成では、ドレインドライバＩＣ１間を接続する配線にＥＭＩフィルタ等の対策部品を挿入することができない。これを解決するために、本発明では、波形を次のように対策した。
【００９３】
図９は本発明の液晶表示装置の第２実施例を説明するドライバ間を接続する信号配線を伝播する信号の時定数を説明する波形図である。図中、（ａ）の波形は画素クロック、（ｂ）の波形は表示データを示す。なお、この波形は、画素クロックＣＬ２の立ち下がりエッジでデータを取り込む方式の場合である。
【００９４】
ｔcycle は画素クロックの周期であり、このクロックの立ち下がりに同期してデータが取り込まれるが、信号配線の時定数τが、概ねτ＝（ｔcycle −ｔsetup −ｔhold）／２となるようにして、適度に波形を鈍らせるようにした。これは、「ドライバが正常に動作するタイミングマージンを確保した上で、ぎりぎりまで波形を鈍らせる」という観点で設定した条件である。
【００９５】
ここで、ｔsetup とｔholdは、ドレインドライバが正常にデータを取り込むための必要最低セットアップ時間およびホールド時間である。
【００９６】
本実施例により、ドライバの正常な動作を確保することができ、また、波形を鈍らせることでＥＭＩを低減することができる。
【００９７】
ところで、バケツリレー方式のドライバ構成では、ドライバ内の信号遅延分だけ各信号が遅延するが、その遅延量は信号線ごとにばらつきを持っている。このばらつきは、ドライバ設計上のばらつき、製造ばらつき、動作温度条件等の雰囲気による動作変動に起因するばらつきなどがある。
【００９８】
この遅延量のばらつきが大きくなると、ドライバに必要とするタイミングマージンを満足できなくなり、ドライバが正しいデータを取り込めなくなる恐れがある。したがって、単にバケツリレー方式でドライバＩＣ（特に、ドレインドライバ）を接続しただけでは各ドライバごとに遅延量が累積して行き、後段のドライバほどデータ等の取り込み動作が不安定になる。図６乃至図８のように入力側にフリップフロップＦＦ１ａ，ＦＦ１ｂを設けたことでもある程度の遅延をカバーできるが、本発明ではさらに下記のような構成とした。
【００９９】
図１０は本発明の液晶表示装置の第３実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。なお、全体構成は前記図６乃至図８に示してあるので、ここでは、要部のみを図示した（以降の図でも同様）。図中、ＩＣ２はドレインドライバであり、その内部の入力側（前段のドライバ側）のフリップフロップＦＦ１ａ，ＦＦ１ｂに加えて、出力側（次段のドライバ側）にも、それぞれフリップフロップＦＦ２ａ，ＦＦ２ｂを設けた。
【０１００】
表示データの配線数は、例えばＸＧＡで２０本＋α（クロックＣＬ１の反転信号等を含む）であり、この信号数だけのフリップフロップ（ＦＦ１ａ，ＦＦ１ｂ、ＦＦ２ａ，ＦＦ２ｂ）が入力側と出力側にそれぞれ設けられることになる。
【０１０１】
前段ドレインドライバからのデータはフリップフロップＦＦ１ａ，ＦＦ１ｂで画素クロックＣＬ２と同期してラッチ回路（１）ＬＴ１に取り込まれる。そして、次段のドレインドライバへは、フリップフロップＦＦ２ａ〜ＦＦ２ｂでクロックＣＬ２と同期して出力させる。
【０１０２】
上記のフリップフロップは、図ではＤ型で示してあるが、これに限らず、他の形式のフリップフロップでもよい。また、出力側にのみフリップフロップＦＦ２ａ，ＦＦ２ｂを設置した構成でもよい（図示は省略）。
【０１０３】
本実施例により、ドライバ毎に遅延量が蓄積することがないので、全てのドライバが正常に動作可能となり、データの誤取り込みなどが回避されて安定した表示を得ることができる。
【０１０４】
上記のドレインドライバの表示データの取り込みは画素クロックの立ち下がりに同期して行っているが、画素クロックの１周期で１データの取り込みであるため、解像度が高くなるほど画素クロックの周波数は高くなり、ＥＭＩ（外部への電磁波干渉）の問題が無視できなくなる。本発明では、下記のようにすることでＥＭＩを低減した。
【０１０５】
図１１は本発明の液晶表示装置の第３実施例を説明するドレインドライバの表示データ取り込みの際の波形図である。本実施例では、図６に示した回路構成で、画素クロック（ａ）の立ち上がりと立ち下がりの両エッジで表示データ（ｂ）を取り込むようにした（デュアルエッジ取込み）。すなわち、表示データ（ｂ）の前半は画素クロック（ａ）の立ち下がりエッジで、その後半は画素クロックの立ち上がりエッジで取り込む。図中、ＶＩＨ、ＶＩＬ、ｔsetup 、ｔholdは図９と同様である。本実施例により、画素クロック周波数は半分となり、その分だけＥＭＩを低減することができる。
【０１０６】
上記した画素クロックのデュアルエッジによる表示データの取込みの場合、上記図１０で説明したようなタイミングの信号をドレインドライバから出力することが困難な場合がある。動作中のクロックが通常の半分の周波数しかないため、出力段のフリップフロップＦＦ２ａ，ＦＦ２ｂにおいて次段のドレインドライバに出力する表示データを変化させるタイミングが存在し難いからである（通常のシングルエッジの場合は、ドレインドライバが表示データの取込みに使っていない側のクロックエッジのタイミングで表示データを変化させれば良いので問題はない。例えば、図１０の場合は画素クロックの立ち上がりエッジのタイミングで出力データを変化させる）。
【０１０７】
図１２は本発明の液晶表示装置の第４実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。本実施例では、クロック配線（クロックライン）の出力段に遅延素子ｄＬを設置した。この遅延素子は、例えば複数のインバータ回路を直列に接続するなどの既知の手段で構成できる。
【０１０８】
図１３は図１０の構成でデュアルエッジによるデータの取込みを行おうとしたときの表示データと画素クロックの波形図である。図１３に示したように、この場合、セットアップ時間ｔsetup ／ホールド時間ｔholdは確保できない。
【０１０９】
図１４はデュアルエッジによる表示データの取込みにおける画素クロックを遅延素子ｄＬで遅延させた。またドレインドライバ間を接続する配線抵抗を調整してセットアップ時間ｔsetup ／ホールド時間ｔholdを調整した場合の波形図である。これにより、データ取込みのためのタイミング要件を確保できる。
【０１１０】
配線抵抗の調整は、レーザトリミングなどの既知の手段を用いて配線幅、長さ、厚さを変えたり、または配線材料材料を異ならせることで実現できる。これにより、配線遅延量を調整できる。
【０１１１】
一般に、デジタルＩＣはデータの取込み時のセットアップ時間ｔsetup とホールド時間ｔholdに関し、両者の合計時間はある程度必要であるが、一方を犠牲にして他方を短くするという設計上の工夫は比較的容易である。そこで、必要なセットアップ時間を０（あるいは、それ以下）にする構成として置くことで（その分、必要ホールド時間は長くなるが）図１３に示したような波形であっても、問題なく表示データの取込みが可能となる。勿論、セットアップ時間を犠牲にして、ホールド時間を０以下にしてもよい。
【０１１２】
本実施例により、ドレインドライバの表示データ取込み時に必要なセットアップ時間（または、ホールド時間）が０以下であることで、表示データ送出側に特別な工夫を必要とせずにデータ取込み時のセットアップ時間ｔsetup ／ホールド時間ｔholdを確保できる。
【０１１３】
図１５は本発明の液晶表示装置の第５実施例を説明する表示データと画素クロックの波形図である。図１５に示したように、ＴＣＯＮから位相が９０度異なる２相の画素クロックＡ，Ｂを供給し、ドレインドライバから次段のドレインドライバへの表示データの出力に際し、一方の画素クロックのエッジに同期して出力するデータを変化させ、他方の画素クロックを次段のドレインドライバ用の動作クロックとして送出する。すなわち、図中、Ａで示すクロックＡの両方のエッジに同期して出力するデータを変化させる。受ける側はＢに示したクロックＢの両方のエッジに同期して表示データを取り込む。これによって、クロック配線を１本増やすだけで次段のドレインドライバが表示データを取り込む際のセットアップ／ホールド時間を確保できる。
【０１１４】
図１６は本発明の液晶表示装置の第６実施例を説明する表示データと画素クロックの波形図である。図１６に示したように、表示データ入力端子および出力端子をそれぞれ２組に分け、２相の画素クロックの一方で１組目のデータをラッチし、もう一方で２組目のデータをラッチする。図中、Ａで示したデータ群ＡはクロックＡの両方のエッジに同期して出力するデータを変化させる。受け側は、Ｂに示したクロックＢの両方のエッジに同期して表示データを取り込む。
【０１１５】
データ群Ｂは、図中、Ｃで示したように、画素クロックＢの両方のエッジに同期して出力するデータを変化させ、受側はＤに示したように、画素クロックＡの両方のエッジに同期してデータを取り込む。
【０１１６】
表示データ用の配線を２組に分けて別々のタイミングで変化させることで、電源、接地（ＧＮＤ）が安定し、ＥＭＩを低減することができる。
【０１１７】
図１７は本発明の液晶表示装置の第７実施例を説明するドレインドライバの説明図であり、（ａ）はドレインドライバの内部回路の構成例を説明する概略回路図、（ｂ）はドレインドライバの配列と動作の説明図である。
【０１１８】
本実施例では、（ａ）に示したように、ドレインドライバＩＣ２の表示データ出力と画素クロック出力にゲートＧＡＴａ，ＧＡＴｂ、ＧＡＴｃを設けた。これらのゲートＧＡＴａ，ＧＡＴｂ、ＧＡＴｃは、ドレインドライバＩＣ２が自身の表示データを取り込んでいる間は次段のドレインドライバへの表示データ、画素クロック線への当該データ、クロックの供給を禁止し、自身の内部レジスタすなわちラッチ回路（１）ＬＴ１が満杯になった時点で次段のドレインドライバへの表示データ、画素クロックの供給を開始する。
【０１１９】
図１７の（ｂ）に示した構成において、ドレインドライバＩＣ２で構成した各ドレインドライバＤＤ１乃至ＤＤ５・・・の出力側には上記（ａ）に示したゲートＧＡＴａ，ＧＡＴｂ、ＧＡＴｃからなるゲートＧＡＴ１乃至ＧＡＴ５が設けられている。タイミングコンバータＴＣＯＮは、先ずドレインドライバＤＤ１のための表示データを出力する。この際、当該ドライバＤＤ１のゲートＧＴ１は禁止されており、次段のドレインドライバＤＤ２への出力端子は非駆動となっている。当然、ドレインドライバＤＤ２以降のドレインドライバＤＤ３，ＤＤ４，・・・の全ては動作せず、休眠状態にある。
【０１２０】
ドレインドライバＤＤ１は自身が取り込むべき表示データの取込みを終了した時点でゲートＧＡＴ１を開き、ドレインドライバＤＤ２の出力端子を駆動して当該ドレインＤＤ２への表示データの取込みを開始させる。この状態では、ドレインドライバＤＤ１とＤＤ２が動作状態にある（ＤＤ１はデータを送っているだけ）。
【０１２１】
ドレインドライバＤＤ２は自身の表示データ取込みを終了した時点でドレインドライバＤＤ３へのデータ線を駆動状態とする。以下、同様にして順次ドレインドライバＤＤ３，ＤＤ４，・・・に表示データを供給する。
【０１２２】
このように構成したことによって、各ドレインドライバは余分な動作をすることがなく、低消費電力化を図ることが可能となる。また、外部機器へのＥＭＩも低減される。
【０１２３】
なお、図１７では、ドレインドライバの表示データの入力側と出力側にフリップフロップＦＦ１ａ，ＦＦ１ｂ、ＦＦ２ａ，ＦＦ２ｂを備え、画素クロック線の出力側に遅延素子ＤＬを設けているが、前記したフリップフロップＦＦ１ａ，ＦＦ１ｂ、ＦＦ２ａ，ＦＦ２ｂはデータの入力側と出力側の何れかにのみ設けた構成、あるいは遅延素子ｄＬを設けない構成とすることもできる。
【０１２４】
これの詳細な構成は、前記図６乃至図８に示したドレインドライバの各表示データ出力側と画素クロック出力側に図１７に示したゲートＧＡＴａ，ＧＡＴｂ、ＧＡＴｃを追加したものに相当する。
【０１２５】
本発明の第８実施例として、次のような動作を行わせる構成とした。ドレインドライバはタイミングコンバータＴＣＯＮからの画像クロックの入力が開始されると、自身の表示データ取込みは行わずに、次段のドレインドライバへの信号の伝送のみを行う。そして、次段のドレインドライバからのキャリー信号を受けることで初めて自身の表示データの取込みを開始する構成とする。
【０１２６】
このとき、次段の表示データ配線と画素クロック配線の駆動を停止する。その後、自身の内部レジスタが満杯になった時点で前段のドレインドライバにキャリー信号を送る。この繰り返しで、タイミングコンバータＴＣＯＮから遠い側に位置する（遠端）ドレインドライバから表示データを詰め込んで行く。
【０１２７】
一般的なドレインドライバＩＣでは、当該ドライバを液晶パネルの上下どちらの側にも実装できるように、入力された表示データを内部レジスタ（ラッチ回路）のどちらの側から詰め込んで行くかを選択できる機能を備えている。本実施例では、基本的に信号の流れが一方向なので、内部レジスタへ詰め込む順番を変えただけでは上記の機能は実現できない。そこで、順次直列に接続されたドレインドライバ群の遠端のドレインドライバＩＣが先ず表示データの受取りを始め、その内部レジスタが満杯になったら順次一つ前段のドレインドライバＩＣにキャリー信号を送る。キャリー信号を受け取ったドレインドライバＩＣは自分の番であることを認識して、表示データを内部レジスタに取込み始める。このとき、ドレインドライバＩＣは、もはや不要になった次段へのデータ線の駆動を停止する。この構成は、図１７の構成をベースにして実現できる。
【０１２８】
本発明の第９実施例として、次のような動作を行わせる構成とした。すなわち、前記各実施例の説明において、タイミングコンバータＴＣＯＮは、最終データを送出後、少なくとも「１ドライバ当たりの内部レイテンシ×ＩＣチップ数」分のクロックを余分に出力し、その後クロック出力を停止する。
【０１２９】
図１０に示したような内部構成のドレインドライバの場合、各フリップフロップ毎の動作に１クロック必要である。この場合、あるドライバに入力されたデータが次段のドライバへと出力されるまでに数クロック必要となる（図１０の構成では２クロック必要）。
【０１３０】
したがって、タイミングコンバータＴＣＯＮから見て遠端のドレインドライバにデータを送る場合には、上記ＴＣＯＮがデータを出力してから遠端のドレインドライバにそのデータが届くまでに「各ドレインドライバごとに必要なクロック数×ドレイン数」だけのクロックが必要となる。
【０１３１】
少なくともこれだけのクロックは必須であるが、その後は必ずしもクロックは必要なくなるので、ＴＣＯＮからの出力を停止してしまえば、低消費電力で、かつＥＭＩの低減が可能となる。
【０１３２】
図１８は本発明の第１０実施例を説明する液晶パネルの模式平面図である。上記の各実施例におけるタイミングコンバータＴＣＯＮを液晶パネルＰＮＬの一方の基板、本実施例は、下側基板であるＴＦＴ基板ＳＵＢ１上に、所謂ベアチップ実装したものである。
【０１３３】
タイミングコンバータＴＣＯＮは、液晶表示装置に使用される電子部品の中でも、最もサイズ（パッケージサイズ）が大きい部類の部品であり、液晶表示装置の小型化を実現するにあたっての大きな障害の一つである。
【０１３４】
本実施例では、このタイミングコンバータＴＣＯＮを液晶パネルＰＮＬの下側基板ＳＵＢ１上にベアチップ実装した。その実装位置は、スペース効率から見てドレインドライバＩＣ２実装辺とゲートドライバＩＣ１実装辺が隣接するコーナ部が好適であるが、この場所に限るものではない。しかし、タイミングコンバータＴＣＯＮの出力信号はドレインドライバとゲートドライバの両方に入力されるので、その両ドライバに近い位置であるコーナ部に実装することで、配線長が短縮でき、またＥＭＩも低減される。本実施例により、液晶表示装置の小型化が容易になる。
【０１３５】
本発明の第１１実施例として、上記のタイミングコンバータＴＣＯＮをＬＶＤＳレシーバ一体型とした。ＬＶＤＳ一体型ＴＣＯＮでは、そうでないものに比べて入力端子の数が大幅に少ない。ＬＶＤＳ一体型でないＴＣＯＮを液晶パネルの基板に直接実装しても、インターフェース基板にＴＣＯＮを搭載した従来のものに比べて、液晶パネルとインターフェース基板とを接続するための端子数はあまり変わらない。しかし、本実施例のように、ＬＶＤＳ一体型としたＴＣＯＮを液晶パネルの基板に直接実装することにより、上記端子数は大幅に少なくなる。これにより、接続ピッチの拡大で信頼性を向上でき、また接続用のコネクタのピン数が低減され、原価低減も可能となる。
【０１３６】
本発明の第１２実施例として、図６乃至図８に示したように、ドレインドライバの階調電圧Ｖ０，Ｖ１の入力端にバッファアンプＢＡを設け、階調電圧もドレインドライバ間で順次直列方式、所謂バケツリレー方式で供給するようにした。
【０１３７】
表示データ入力に次いで本数の多いのが階調電圧入力である。これをフレキシブルプリント基板ＦＰＣで配線する必要がなくなれば、さらにコスト低下となる。しかし、液晶パネル上の配線抵抗は高く、また階調電圧入力端子にはある程度の電流が流れるのが通常であるため（所謂、Ｒ−ＤＡＣ方式、Ｃ−ＤＡＣ方式の何れの場合でも同様）、この電流と液晶パネル上の抵抗値により階調入力電圧が所望の電圧からシフトしてしまう。これでは、ドレインドライバ毎の表示にむらが生じてしまう。
【０１３８】
これに対し、本実施例のように、階調電圧入力端子にバッファアンプを設置することにより、上記入力電流を無視できるレベルに低減することができ、表示むらの発生が回避される。
【０１３９】
なお、ドレインドライバの階調電圧入力側にサンプル・ホールド回路を設けて、複数の階調電圧を時分割で供給するように構成してもよい。通常、階調電圧入力端子は１０乃至２０本ほどあるが、時分割入力とすることで１本の階調電圧入力端子で済む。この場合は、表示制御装置から出力される階調電圧を直列形式とする。これは、既知の回路構成技術で実現できる。これにより、配線数が少なくなり、液晶パネルの額縁サイズの縮小とコスト低減が可能となる。
【０１４０】
図１９は本発明の第１３実施例を説明するドレインドライバの端子配列の模式図である。本実施例では、ドレインドライバＩＣ２の出力端子のうちの液晶パネル駆動用端子（ドレイン線駆動端子）をドレインドライバＩＣ２チップの長辺両側に振り分けてその端子バンプがチップの両長辺内にまんべんなく配置されるようにした。一方、前段および次段のドレインドライバとの間での信号に遣り取りを行うための端子バンプは当該チップの短辺両側に配置する。
【０１４１】
端子バンプがＩＣチップ内に偏在していると、ＡＣＦ（異方性導電フィルム）での接続時に、圧力が各端子バンプに均一に加わらず、結果として接続不良を招く。
【０１４２】
本実施例の構成としたことにより、端子バンプ面積の偏りが緩和されるため、信頼性の高い接続が可能となる。
【０１４３】
図２０は本発明の第１４実施例を模式的に説明する液晶パネルの要部平面図であり、液晶パネルを構成する下側基板（ガラス基板）ＳＵＢ１の略々全域を表示領域ＡＲが占めている。そして、下辺の外縁にドレインドライバＩＣ２が実装される端子配線が形成されている。図２０中、ＩＣ２ＡはドレインドライバＩＣ２の実装位置を示す。
【０１４４】
図２０に示したように、ドレイン線ＤＬをドレインドライバＩＣ２の実装位置ＩＣ２Ａの下（当該ＩＣの腹の下）を通して液晶パネルＰＮＬの下側基板ＳＵＢ１の端部まで引回し、製造工程で必要とされ、その後切断除去される基板部分に形成した短絡配線（共通配線）ＳＴに接続しておく。液晶パネルの製造段階で、短絡配線ＳＴを下側基板ＳＵＢ１の切断除去時に切断するときに、ドレイン線ＤＬは個々に分離される。
【０１４５】
液晶パネルＰＮＬの製造工程では、静電気の影響による薄膜トランジスタＴＦＴの特性が変動し、画質上の不良の発生を招くことを防止するために、図１７に示したような各ドレイン線を短絡する短絡配線（共通配線）ＳＴを下側基板ＳＵＢ１の切り落とし部分に形成してある。従来の液晶パネルでは、この短絡配線（共通配線）ＳＴをドレインドライバのチップ搭載部（当該チップの腹の下）に配置し、チップの実装直前にレーザ等で切断していた。
【０１４６】
本実施例では、下側基板ＳＵＢ１の端面に近い側の辺に入力端子バンプが形成されないため、上記ドレイン線ＤＬをチップの腹の下を通して最終的に切断除去される位置に設けた短絡配線（共通配線）ＳＴに接続した。
【０１４７】
ちなみに、ＴＣＰを用いる方式ではもともと図２０のようにドレイン線と短絡配線（共通配線）ＳＴが形成されているが、ＦＣＡ実装とする場合は、従来の構成を用いたものでは入力端子バンプが邪魔して、各出力配線を下側基板ＳＵＢ１の端辺まで導出させることができなかったため、上記のようなレーザ等による切断が不可欠であった。
【０１４８】
本実施例の構成により、短絡配線（共通配線）ＳＴをレーザ等で切断する必要がなく、工程数が削減され、低コスト化が可能となる。
【０１４９】
図２１は本発明の第１５実施例を模式的に説明する液晶パネルの要部平面図であり、液晶パネルを構成する下側基板（ガラス基板）ＳＵＢ１の略々全域を表示領域ＡＲが占めている。そして、下辺の外縁にドレインドライバＩＣ２が実装される端子配線が形成されている。
【０１５０】
図２１に示したように、液晶パネルの下側基板ＳＵＢ１上にはドレインドライバＩＣ２間を接続する画素クロック、表示データおよび階調電圧の各配線が形成されている。そして、各ドレインドライバＩＣ２への電源、接地（ＧＮＤ）端子は下側基板ＳＵＢ１に端縁に直交する方向に当該ドレインドライバＩＣ２実装位置からｄだけ突出して形成されている。
【０１５１】
本実施例におけるＦＰＣは上記電源、接地（ＧＮＤ）端子に電源電圧供給線と接地線を有し、その幅Ｗは下側基板ＳＵＢ１の端縁とドレインドライバＩＣ２との実装位置間に収まる寸法とされ、外部プリント基板との接続部（ゲートＦＰＣに隣接する部分）以外は液晶パネルの裏面に折り曲げる必要の無い幅で、下側基板ＳＵＢ１への圧着部分とほぼ同様の幅とされている。
【０１５２】
従来のＦＰＣには画素クロック、表示データおよび階調電圧配線および電源、接地（ＧＮＤ）線が形成されており、液晶パネルからはみ出た部分を液晶パネルの裏面に折り曲げて収納していた。
【０１５３】
本実施例のフレキシブルプリント基板ＦＰＣ２には、電源線（接地線を含む）のみが形成されており、図示したサイズでよく、多層配線も必要としないため、低コスト化できる。
【０１５４】
なお、上記のフレキシブルプリント基板ＦＰＣ２は、として、下側基板ＳＵＢ１への圧着部分の裏面に配線を形成することで、シンプルな構成とすることが可能となる。
【０１５５】
図２２は本発明の第１６実施例を模式的に説明する図２１と同様の液晶パネルの要部平面図である。本実施例では、ドレインドライバ側のＦＰＣの一部、すなわちドレインドライバＩＣ２の配列方向の間隙に配置できる突出部ＰＲＪを形成し、この突出部ＰＲＪにチップコンデンサＣＨＣなどの電子部品を搭載するようにした。
【０１５６】
本実施例により、電子部品の搭載スペースを充分に確保でき、当該電子部品の実装作業を容易にすることができる。
【０１５７】
図２３は本発明の第１７実施例を模式的に説明する液晶パネルの要部断面図である。図中、ＳＵＢ２は液晶パネルの他方の基板（カラーフィルタ基板：ＣＦ基板）であり、前記各実施例の同一符号は同一部分に対応する。
【０１５８】
本実施例では、図２１あるいは図２２に示したフレキシブルプリント基板ＦＰＣ２を下側基板ＳＵＢ１の端縁から僅かに（ｄだけ）外側に突出させたものである。液晶パネルの製造工程では、静電気は下側基板ＳＵＢ１上の配線へ飛び込むケースが多い。特に、製造工程中で使用するカセットやトレイなどの搬送装置や器具に液晶パネルの端部が接触したときに静電気が侵入し易い。
【０１５９】
本実施例の構成により、液晶パネルの端部、特にＴＦＴを形成した下側基板ＳＵＢ１が外部の搬送装置等に接触することを防止できるので、特に図１７に示されたようにドレイン線ＤＬが下側基板ＳＵＢ１の端部まで延びている場合の静電気によるＴＦＴのダメージを回避できる。この突出幅ｄは液晶パネルやフレキシブルプリント基板ＦＰＣのサイズあるいは厚みに応じて任意に設定できる。
【０１６０】
また、図２３において、そのフレキシブルプリント基板ＦＰＣに形成した配線のうち、接地線を最外側に配置することで、静電気の侵入をより効果的に阻止できる。
【０１６１】
図２４は本発明の第１８実施例を模式的に説明する液晶パネルの要部平面図である。なお、下側に位置する基板は図示を省略してある。
【０１６２】
本実施例では、ドレインドライバ間の表示データおよび画素クロックの直列供給方式を行う配線を、下側基板ＳＵＢ１上に直接形成すると共に、ドレインドライバＩＣ２チップの短辺、および長辺の一部から引き回したものである。この構成により、各配線間の間隔に余裕が生じ、配線密度が粗くなるので、製造コストを低減できる。
【０１６３】
図２５は本発明の第１９実施例を模式的に説明する液晶パネルの要部平面図である。本実施例では、ドレインドライバＩＣ２間を接続する表示データ配線、画素クロック配線、階調電圧配線はドレインドライバＩＣ２の短辺側で接続するように形成し、電源配線をドレインドライバＩＣ２の長辺の、短辺に近接する部分から上記表示データ配線、画素クロック配線、階調電圧配線の延在方向と略平行な方向、かつ隣接するドレインドライバＩＣ２方向に形成した。
【０１６４】
そして、この電源配線（接地線も含む）の形成部分（フレキシブルプリント基板ＦＰＣ２との接続部を含む）がフレキシブルプリント基板ＦＰＣ２の圧着部に位置するようにした。このとき、ドレインドライバＩＣ２の短辺側の配線を液晶パネルの有効表示領域ＡＲ側に寄せて形成することで、電源配線およびフレキシブルプリント基板ＦＰＣ２との接続部を下側基板ＳＵＢ１の端縁から後退させることができ、額縁の狭小化をさらに進めることが可能となる。
【０１６５】
図２６と図２７はドレインドライバの実装部を拡大して示す模式平面図であり、図２６はドレインドライバの入力側半分、図２７はドレインドライバの出力側半分を示す。
【０１６６】
図２６と図２７において、ＩＣ２Ａ１はサイズ仕様１のドレインドライバＩＣ２の実装位置、ＩＣ２Ａ２はサイズ仕様２のドレインドライバＩＣ２の実装位置である。サイズ仕様１のドレインドライバＩＣ２Ａ１とサイズ仕様２のドレインドライバＩＣ２Ａ２とは、短辺サイズが異なる。以下の説明でサイズ仕様１とサイズ仕様２のドレインドライバの実装位置にかかわらない部分はＩＣ２Ａとして説明する。なお、このドレインドライバの出力側の端子およびバンプ配列は入力側と対称は配列となっているので、以下では、主として入力側について説明する。
【０１６７】
このドレインドライバＩＣ２の前段ドレインドライバ側の短辺側と表示領域ＡＲ側の短辺近傍の長辺に前段ドレインドライバから伝送される表示データ、各クロック信号、階調電圧信号の配線と入力バンプが配置されている。ＡＮＬはアナログ信号である階調電圧信号配線で、そのバンプは表示領域ＡＲ側の短辺近傍の長辺に配置されている。アナログ配線は多少高抵抗でもよいので、線幅を狭くして長辺に配置してある。
【０１６８】
高速のデジタル信号である表示データ信号および画素クロック信号ＣＬ２の配線ＤＦは低抵抗である必要から、前段ドレインドライバ側の短辺側と表示領域ＡＲ側の短辺近傍の長辺の一部に配置されている。フレームクロック信号ＣＬ１や反転信号Ｍなどの低速のデジタル信号配線ＤＳは表示領域ＡＲ側の短辺近傍の長辺の上記階調電圧信号配線ＡＮＬと高速のデジタル信号配線ＤＦの間に配置されている。
【０１６９】
このドレインドライバの出力配線であるドレイン線ＤＬのバンプＢＰは当該ドレインドライバの基板切断線側である基板外縁側に配置され、このバンプＢＰを通ってドレイン線ＤＬが表示領域ＡＲ側および基板切断線の外側（切断除去される部分）に形成した共通線ＳＴに延びて配線されている。
【０１７０】
ドレインドライバの短辺入力側に形成されるバンプＢＰは千鳥状に配列されている。同様にドレイン線ＤＬの端子ＢＰも千鳥状に配列されている。これらの千鳥配列のバンプは図２７に示したように、ドレインドライバの出力側半分でも同様に配列されている。入力側短辺に形成したバンプＢＰは出力側短辺のバンプを平行移動させた配置にされている。
【０１７１】
図２８に示したように、ドレインドライバＩＣ２の出力配線ＯＵＴは斜め配線で画素領域ＡＲのドレイン線ＤＬに接続される。したがって、配線長が場所によって大きく異なるので、斜め配線部の抵抗値に差が生じる。この抵抗値の“差”がある程度大きくなると、それによるドレイン波形の鈍りの“差”に起因して表示むらが生じてしまう。
【０１７２】
従来は、上記の斜め配線の太さ（幅）を、当該斜め配線が長い部分（ドレインドライバチップの両端部）で大きく（広く）し、配線が短い部分（ドレインドライバチップの中央部）では細く（狭く）するなどの手段を施して、抵抗値が一定になるように調整している。
【０１７３】
しかし、ドレインドライバチップ当たりの出力数を増やした場合、斜め配線部の抵抗値差が大きくなり過ぎて調整し切れなくなってしまう。この対策として、本発明では、次のような構成を採用した。
【０１７４】
図２９は本発明の液晶表示装置の第２０実施例を説明するためのドレインドライバの出力配線構成の説明図であり、出力配線ＯＵＴをドレインドライバＩＣ１の表示領域（画素領域）ＡＲから遠い側の辺に設けたものである。すなわち、表示領域（画素領域）から斜めに引き延ばされる出力配線ＯＵＴをドレインドライバＩＣ１の腹の下で画素領域ＡＲから遠い側の辺まで延長して設けた。
【０１７５】
このような配線とすることにより、図２９のＡで示した配線領域でも抵抗値差の調整が可能となり、当該抵抗値を一定に調整するための自由度が広がる。また、図２９中に黒丸で示したように、当該配線の端子を千鳥状に配置すればドレインドライバＩＣ１のバンプとの接続裕が大きくなる。そして、基板切断線の外側に静電気対策用の共通配線を設け、この共通配線に上記出力配線ＯＵＴを延長して接続することにより、当該共通配線と出力配線をレーザ切断する工程を省略できる。
【０１７６】
ドレインドライバの基板外側の長辺の短辺近傍には電源端子が配置されている。この電源端子ＶCC、ＧＮＤ、ＶLCD は図示したように階段状に形成されている。なお、ＤＭ１、ＤＭ２、ＤＭ３はダミー端子、ＤＢＰはダミーバンプを示す。
【０１７７】
そして、電源端子ＶCC、ＧＮＤ、ＶLCD のドレインドライバ側に形成するバンプは長辺に沿って２列に設けてあり、接続抵抗を低減している。
【０１７８】
ドレインドライバの表示領域ＡＲ側長辺に形成した各配線には、異なるサイズ仕様のドレインドライバに対応させるために、その端子ＢＰを当該ドレインドライバの短辺に沿った方向に２ヵ所形成してある。
【０１７９】
図２６と図２７に示したように、高速デジタル信号、低速デジタル信号、およびアナログ信号の各配線幅は、それぞれの抵抗が許容抵抗となるように線幅を変えてある。また、表示データ用の高速配線は一定の間隔をあけて配線してある。なお、低速デジタル信号用の配線は高速デジタル信号用の配線と同等の抵抗としてある。
【０１８０】
高速デジタル信号用配線、低速デジタル信号用配線、およびアナログ信号用に設けるバンプは、配線幅に対応してその大きさを異ならせている。
【０１８１】
ドレイン線ＤＬをドレインドライバの基板外側に延ばし、これを静電対策用の共通線ＳＴに接続したことにより、基板を切断線ＣＴＬで切断除去した時に、各ドレイン線は個々に分離され、従来のように改めてレーザ光などを用いた切断工程を不要としている。このドレイン線ＤＬの基板外側での配線は図示した基板外縁と直交するものに限らず、斜め配線としてもよい。
【０１８２】
上記したように、このドレインドライバの実装位置の表示領域側長辺に２つのサイズ仕様のドレインドライバに対応したバンプＢＰを形成したことにより、２つのサイズ仕様のドレインドライバを兼用できる。一般に、この種のドレインドライバの小型化はその短辺サイズの縮小にある。本実施例の構成としたことで、サイズ仕様ＩＣ１Ａ１とサイズ仕様ＩＣ１Ａ２のドレインドライバの何れであっても、基板側の配線パターンを変更することなく適用できる。
【０１８３】
図３０はドレインドライバとフレキシブルプリント基板の配線の従来の接続構造の説明図である。従来、ドレインドライバＩＣ２とフレキシブルプリント基板ＦＰＣ２の配線の接続は、図３０に示したようにフレキシブルプリント基板ＦＰＣ２の配線端子をガラス（基板）端よりも外まで引き回し、スルーホールでフレキシブルプリント基板ＦＰＣ２のバス配線に接続していた。したがって、ＡＣＦで熱圧着される部分は端子しかなかった。そのため、フレキシブルプリント基板ＦＰＣ２は圧着部と同じ幅しかなく、しかもその同じ部分をバス配線に使っているため、スルーホールもバス配線も全てが熱圧着される領域に存在する。スルーホールを熱圧着すると、その接続信頼性に悪影響を及ぼす恐れがある。これについて、本発明では次のように対策した。
【０１８４】
図３１は本発明の第２１実施例を模式的に説明するためのドレインドライバとフレキシブルプリント基板の配線の接続構造の説明図である。図示したように、隣接するドレインドライバＩＣ２間にフレキシブルプリント基板ＦＰＣ２の一部を突出させ、この突出部分（図２２のＰＲＪに相当）にスルーホールＴＨを配置した。なお、この突出部分にはチップコンデンサ等の部品ＣＨＣを実装する（図２、図２２参照）。このような構造としたことにより、スルーホールＴＨは熱圧着領域から外れるので、上記した従来の構造における接続信頼性への悪影響を回避できる。
【０１８５】
しかし、図３２に示したように、フレキシブルプリント基板ＦＰＣ２のバス配線は同層に形成されているため、図３１に示した構造のままではフレキシブルプリント基板ＦＰＣ２の端子とスルーホールＴＨをつなぐことはできない。そこで、本発明では、次のように対策した。
【０１８６】
図３３は図３１に示した本発明の第２１実施例をさらに説明するためのドレインドライバとフレキシブルプリント基板ＦＰＣ２の配線の接続構造の説明図である。本実施例では、フレキシブルプリント基板ＦＰＣの端子を階段状に形成することで、この端子とスルーホールＴＨの接続を可能とした。なお、上記の各信号配線はゲート線、もしくはドレイン線と同層とすることができる。
【０１８７】
図３４は本発明の第２２実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。図３４において、液晶パネルを構成する下側基板ＳＵＢ１の下辺（ドレインドライバ側）にはドレインドライバＩＣ２が、また左辺（ゲートドライバ側）にはゲートドライバＩＣ１が、それぞれＦＣＡ実装されている。
【０１８８】
下側基板ＳＵＢ１の下辺にはドレインドライバ間にデータ信号（表示データ、階調電圧信号）および画素クロック信号を含む高速と低速の各種クロック信号を順次直列に転送するためのドレインデータ配線が直接形成されている。
【０１８９】
また、下側基板の左辺には上記ゲートドライバ間に上記走査電圧信号および走査クロック信号を順次直列に転送するためのゲートデータ配線とゲートドライバ電源配線とが直接形成してある。
【０１９０】
そして、下側基板ＳＵＢ１のドレインドライバＩＣ２の外側周辺に沿ってドレインドライバ電源配線ＰＷＬ−Ｄのみを形成したドレインドライバ電源配線部と、このドレインドライバ電源配線部の上記ゲートドライバＩＣ１を配置した端部側に上記ドレインドライバ電源配線ＰＷＬ−Ｄの延長部ＰＷＬ−ＤＥとドレインデータ配線ＤＤＬに接続するドレインデータ接続配線と、ゲートデータ配線ＧＤＬに接続するゲートデータ接続配線と上記ゲートドライバ電源配線ＰＷＬ−Ｇに接続するゲートドライバ電源接続配線とを形成したインターフェース配線部Ｉ／Ｆ／ＦＰＣを形成したフレキシブルプリント基板ＦＰＣ２が設置されている。
【０１９１】
フレキシブルプリント基板ＦＰＣ２のインターフェース配線部Ｉ／Ｆ／ＦＰＣは液晶パネルの背面に折り曲げられ、その先端に設けたコネクタＣＴ４がインターフェースプリント基板ＰＣＢに設けたコネクタ（図示せず）に結合される。
【０１９２】
なお、インターフェースプリント基板ＰＣＢはゲートドライバＩＣ１の搭載位置で液晶パネルの背面に設置される。下側基板ＳＵＢ１上の配線（ドレインデータ配線、ゲートデータ配線、ゲート電源配線）とフレキシブルプリント基板の接続配線とは図中に黒丸で示した（矢印Ａ）パッドＰＡＤ−Ａで圧着して電気的に接続が取られる。
【０１９３】
本実施例によれば、ドレインドライバ側に比較してスペースに余裕のあるゲートドライバ側には、データ配線と電源配線を下側基板ＳＵＢ１上に直接形成し、フレキシブルプリント基板はドレインドライバ側のみに設けている。
【０１９４】
そして、ドレインドライバ側に設置するフレキシブルプリント基板ＦＰＣ２にはドレイン電源配線のみを形成するものであるため、フレキシブルプリント基板は単層配線でよく、そのインターフェース配線部Ｉ／Ｆ／ＦＰＣ部分の配線も単層配線とすることができる。
【０１９５】
その結果、本実施例によれば、フレキシブルプリント基板の数を減らし、かつフレキシブルプリント基板自体の構成が単純化されるため、部品点数の削減と作業の簡素化と共に、コスト削減の効果がある。
【０１９６】
図３５は本発明の第２３実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図３４に示した実施例におけるフレキシブルプリント基板ＦＰＣ２からインターフェース配線部Ｉ／Ｆ／ＦＰＣを分離してゲートドライバＩＣ１を配置した端部側のドレインドライバ設置辺に取り付けたものである。
【０１９７】
フレキシブルプリント基板ＦＰＣ２は液晶パネルのドレインドライバ側辺に沿って延びる短冊状であり、ドレインドライバ電源配線ＰＷＬ−Ｄのみが２層配線で形成してある。そして、このドレインドライバ電源配線ＰＷＬ−Ｄとインターフェース配線部Ｉ／Ｆ／ＦＰＣに形成されているドレインドライバ電源配線とを繋ぐドレインドライバ電源接続配線ＰＷＬ−ＤＤが図３５に示したように下側基板ＳＵＢ１上に直接形成されている。
【０１９８】
ドレインドライバ側のデータ配線ＤＤＬ、ゲートドライバ側のデータ配線ＧＤＬおよびゲートドライバ電源配線ＰＷＬ−Ｇは前記第２２実施例と同様に下側基板ＳＵＢ１上に直接形成されている。フレキシブルプリント基板ＦＰＣ２のドレインドライバ電源配線ＰＷＬ−Ｄと上記ドレインドライバ電源接続配線ＰＷＬ−ＤＤの一端（給電端）とは図３５に黒丸で示した（矢印Ｂ）パッドＰＡＤ−Ｂで電気的に接続が取られる。
【０１９９】
また、フレキシブルプリント基板ＦＰＣ２のドレインドライバ電源配線ＰＷＬ−Ｄに一端を接続したドレインドライバ接続配線ＰＷＬ−ＤＤの他端とインターフェース配線部Ｉ／Ｆ／ＦＰＣに形成されているドレインドライバ電源配線とは、ドレインドライバ側のデータ配線ＤＤＬ、ゲートドライバ側のデータ配線ＧＤＬおよびゲートドライバ電源配線ＰＷＬ−Ｇと共に、図３５の黒丸で示した（矢印Ａ）パッドＰＡＤ−Ａで電気的に接続が取られる。その他の構成は図３４の第２２実施例と同様である。
【０２００】
本実施例により、フレキシブルプリント基板ＦＰＣ２が短冊状であることから、フレキシブルプリント基板基板の母材から切り出す場合の効率、所謂材料とりの効率が向上し、大きなコスト削減効果がある。その他の構成および効果は第２２実施例と同様である。
【０２０１】
図３６は本発明の第２４実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図３５で説明した第２３実施例におけるインターフェース配線部Ｉ／Ｆ／ＦＰＣを液晶パネルのゲートドライバＩＣ１配置辺側に取り付けたものである。
【０２０２】
したがって、図３６では図３５におけるドレインドライバ電源配線ＰＷＬ−Ｄとインターフェース配線部Ｉ／Ｆ／ＦＰＣに形成されているドレインドライバ電源配線とを繋ぐドレインドライバ電源接続配線ＰＷＬ−ＤＤはインターフェース配線部Ｉ／Ｆ／ＦＰＣを取り付けたゲートドライバＩＣ１配置辺側まで延長して形成されている。そして、このドレインドライバ電源接続配線ＰＷＬ−ＤＤの他端、ドレインドライバ側データ配線ＤＤＬ、ゲートドライバ側データ配線ＧＤＬ、ゲートドライバ電源配線ＰＷＬ−Ｇとインターフェース配線部Ｉ／Ｆ／ＦＰＣに形成されている各対応配線とは、矢印Ｃで示したパッドＰＡＤ−Ｃ（黒丸で示す）で電気的に接続される。
【０２０３】
本実施例の効果は、基本的には上記第２３実施例と同様であるが、インターフェース配線部Ｉ／Ｆ／ＦＰＣの取り付け位置をゲートドライバ搭載辺に沿って選択できることから、例えばＴＣＯＮなどの他の部品を実装するためのスペース、あるいはこのインターフェース基板ＰＣＢの実装部品の位置関係などに応じて任意に設計できる。その他の効果は前記実施例と同様である。
【０２０４】
図３７は本発明の第２５実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図３６で説明した第２４実施例におけるフレキシブルプリント基板ＦＰＣ２の端部（給電端）をゲートドライバ実装辺側に延長し、その先端にドレインドライバ電源配線用のコネクタＣＴ５を設置したものである。
【０２０５】
したがって、第２４実施例と同様にゲートドライバ搭載辺に設けるインターフェース配線部Ｉ／Ｆ／ＦＰＣは、ドレインドライバ用のデータ配線とゲートドライバ用のデータ配線およびその電源配線を有したものとなる。これらインターフェース配線部Ｉ／Ｆ／ＦＰＣの配線と下基板ＳＵＢ１上に形成した各配線とは、黒丸で示したパッドＰＡＤ−Ｄで電気的に接続される。
【０２０６】
また、図３７では、フレキシブルプリント基板ＦＰＣ２がコネクタＣＴ５側に段差を有した形状となっているが、これは前記図２３で説明したように、当該フレキシブルプリント基板ＦＰＣ２の外縁を距離ｄだけ下側基板ＳＵＢ１からはみ出させるためと、当該フレキシブルプリント基板ＦＰＣ２の突出部分を下側基板ＳＵＢ１の背面に折り曲げてインターフェース基板ＰＣＢの図示しないコネクタの位置にフレキシブルプリント基板ＦＰＣ２のコネクタＣＴ５を合わせるためである。しかし、上記段差を無くして全体をストレートの短冊状としても構わない。
【０２０７】
本実施例によれば、上記第２３実施例と同様のフレキシブルプリント基板ＦＰＣ２の材料取りの効率を向上させると共に、接続用のパッド箇所を一か所のみとすることで、作業工程数を削減できるという効果を有する。他の効果は前記の実施例と同様である。
【０２０８】
次に、本発明を適用する液晶表示装置のその他の構成について説明する。
【０２０９】
図３８は液晶表示装置の等価回路を示すブロック図である。この液晶表示装置は、表示部である液晶パネル（ＴＦＴ−ＬＣＤ）の下側に映像信号線駆動回路１０３が配置され、側面側に走査信号線駆動回路１０４、およびコントローラ部１０１と電源部１０２が配置されている。
【０２１０】
コントローラ部１０１と電源部１０２は多層プリント基板からなるインターフェース基板に実装され、液晶表示モジュールの額縁領域を縮小するために走査信号線駆動回路１０４の裏面に配置されている。
【０２１１】
薄膜トランジスタＴＦＴは隣接する２本のゲート信号線ＧＬの交差領域内に配置され、そのドレイン電極とゲート電極は、それぞれドレイン線ＤＬ、ゲート線ＧＬに接続されている。ＧＴＭはゲート線引出し線（Ｇ−１，Ｇ０，Ｇ１，Ｇ２，・・Ｇｅｎｄ，Ｇｅｎｄ＋１）、ＤｉＲ，ＤｉＧ，ＤｉＢ，・・Ｄｉ＋１Ｒ，Ｄｉ＋１Ｇ，Ｄｉ＋１Ｂ，・・はドレイン線引出し線、Ｃａｄｄは保持容量を示す。なお、ソース、ドレインは、本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路では、その極性が動作中反転するので、ソース電極とドレイン電極は動作中入れ替わると理解されたい。
【０２１２】
図３９はホストコンピユータと液晶表示装置のコントローラ部間の表示データの流れの説明図である。ホストコンピユータ（図中ではＰＣと表記）の表示コントローラから出た表示データ（ここでは、１８ｂｉｔ，６５ＭＨｚ）は送信側の低電圧差動信号送信器（送信用ＬＶＤＳ：ＬＶＤＳトランスミッタ）ＬＶＤＳ−Ｔに入力して低電圧差動信号（ＬＶＤＳ）に変換されてインターフェースコネクタを介して液晶表示表示装置（図中、ＴＦＴと表記）の低電圧差動信号受信器（受信用ＬＶＤＳ：ＬＶＤＳレシーバ）ＬＶＤＳ−Ｒに入力する。
【０２１３】
ＬＶＤＳレシーバＬＶＤＳ−Ｒでは、入力した差動信号を元の信号（１８ｂｉｔ，６５ＭＨｚ）に戻し、これを走査信号線駆動回路および映像信号線駆動回路を制御するタイミングコンバータＴＣＯＮに与え、液晶表示装置に表示がなされる。
【０２１４】
また、ホストコンピユータ側の差動信号送信器であるＬＶＤＳトランスミッタＬＶＤＳ−Ｔは並列に入力するディジタルデータを直列のディジタルデータに変換して液晶表示装置に送信し、液晶表示装置側のＬＶＤＳレシーバＬＶＤＳ−Ｒは、入力する直列のディジタルデータを並列のディジタルデータに変換して表示信号を再生するので、インターフェースコネクタの端子数が減り、接続の信頼性が向上すると共に、ホストコンピユータと液晶表示装置間の高周波電流配線数が減ることでＥＭＩが発生し難くなる。
【０２１５】
図４０は本発明の液晶表示装置を実装した情報処理装置の一例である可搬型のノートパソコンの説明図である。このノートパソコンはキーボード部と表示部とがヒンジで連結されており、キーボード部にはホストコンピユータであるＣＰＵが内蔵され、表示部には本発明による液晶表示装置が実装されている。
【０２１６】
表示部に実装される液晶表示装置は、液晶パネルＰＮＬ、ゲート側フレキシブルプリント基板ＦＰＣ１、ドレイン側フレキシブルプリント基板ＦＰＣ２、低電圧作動信号ＬＶＤＳレシーバを実装したインターフェース基板ＰＣＢ、バックライト用のインバータ電源ＩＶ等から構成される。なお、ＬＰＣはインバータ電源ＩＶからバックライト組立体を構成する蛍光管に給電するランプケーブルである。
【０２１７】
図４１は本発明による液晶表示装置を実装したディスクトップ型モニターの一例を示す外観図である。このモニターは本発明の液晶表示装置を実装した表示部と、表示部を支持するスタンド部とから構成される。表示部には液晶表示装置の液晶パネルＰＮＬが画面を構成している。
【０２１８】
本発明は、上記図４０、図４１で説明した情報処理装置に限らず、各種の表示装置にも同様に適用できるものである。
【０２１９】
また、本発明は上記説明した各実施例に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。
【符号の説明】
【０２２０】
ＳＵＢ１ 液晶パネルの下側基板（薄膜トランジスタ基板）
ＳＵＢ２ 液晶パネルの上側基板（カラーフィルタ基板）
ＴＣＯＮ タイミングコンバータ
ＩＣ１ ドレインドライバ
ＩＣ２ ゲートドライバ
ＣＨＣ コンデンサチップ
ＤＬ ドレイン線
ＳＴ 共通線
ＦＰＣ（ＦＰＣ１、ＦＰＣ２） フレキシブルプリント基板
ＩＣ１Ａ１，ＩＣ１Ａ２ サイズ仕様が異なるドレインドライバの実装位置。
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特にフリップチップ実装方式で実装したドライバＩＣに駆動信号を供給するためのフレキシブルプリント基板の配線構成を簡素化し、新規な信号電送方式を採用して低コスト化を図った液晶表示装置に関する。
【背景技術】
【０００２】
画素毎に薄膜トランジスタＴＦＴなどのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブマトリクス型の液晶表示装置は、アクティブ素子を介して画素電極に液晶駆動電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス型の液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いることなく多階調表示が可能である。
【０００３】
図４２はアクティブマトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図、図４３と図４４は図４２における表示制御に関する水平方向タイミングと垂直方向タイミングの説明図である。
【０００４】
図４２に示されたように、液晶表示装置は本体コンピュータからの表示データ（以下、画素データとも言う）と制御信号を受けて液晶パネルＴＦＴ−ＬＣＤに画素データ、各種クロック信号、各種の駆動電圧を印加するインターフェース回路を搭載したインターフェース基板（固いプリント基板）を備えている。
【０００５】
インターフェース回路は、タイミングコンバータＴＣＯＮを備えた表示制御装置と電源回路を有し、表示制御装置は液晶パネルに画像データを転送するデータバス、２画素目を転送するデータバス、ドレインドライバが画素データ（以下、単にデータとも言う）を取り込むためのクロックＤ２（ＣＬ２），ドレインドライバが液晶駆動信号を切り替えるためのクロックＤ１（ＣＬ１），ゲートドライバを駆動するフレーム開始指示信号とゲートクロック（クロックＧ）などのタイミング信号を液晶パネルに出力する。
【０００６】
また、電源回路は正極階調電圧生成回路と負極階調電圧生成回路、対向電極電圧生成回路、ゲート用電圧生成回路で構成される。
【０００７】
図４２に示した液晶表示装置を構成する液晶パネルの表示画素数は、（横１０２４×３）×（縦７６８）であるが、さらに高解像度のものも既知である。本体コンピュータからの表示データと制御信号を受け取るインターフェース基板は、１画素単位、つまり赤（Ｒ）、緑（Ｇ）、青（ｂ）の各データ１つを組にし、図３８中のデータ線を介して単位時間に１画素分をドレインドライバに転送する（以下、伝送するとも言う）。
【０００８】
単位時間の基準になるクロック信号は本体コンピュータから液晶表示装置に送られる。具体的には、本構成例の１０２４×７６８画素の液晶表示装置では、通常は６５ＭＨｚの周波数が用いられる。
【０００９】
液晶パネルＴＦＴ−ＬＣＤの構成としては、表示画面を基準に、横方向にドレインドライバ（ＴＦＴドライバとも言う）を置き、このドレインドライバを薄膜トランジスタＴＦＴのドレイン線に接続して液晶を駆動するための電圧を供給する。また、ゲート線にはゲートドライバを接続し、ある一定時間（１水平動作時間）、薄膜トランジスタＴＦＴのゲートに電圧を供給する。
【００１０】
タイミングコンバ−タは半導体集積回路（ＬＳＩ）により構成され、本体コンピュータからの表示データと制御信号を受取り、これを基にドレインドライバ、ゲートドライバへ必要な表示データと動作クロックを出力する。なお、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各６ビット）である。
【００１１】
本体コンピュータから液晶表示装置のタイミングコンバータへは、低電圧振幅差動信号である、所謂ＬＶＤＳで信号伝送を行う。タイミングコンバータからドレインドライバへはＣＭＯＳレベルの信号で伝送を行うが、この場合、６５ＭＨｚの画素クロックを供給することが困難なので、３２．５ＭＨｚのクロックの立上がりと立下がりの両エッジに同期して表示データの伝送を行う。
【００１２】
図４３、図４４に示すように、ゲートドライバへは１水平時間毎に薄膜トランジスタＴＦＴのゲート線に電圧を供給するように水平同期信号および表示タイミング信号（ディスプレイタイミング信号）に基づき、１水平時間周期のパルスを与える。１フレーム時間単位では第１ライン目からの表示になるよう、垂直同期信号を基にフレーム開始指示信号も与える。
【００１３】
電源回路の正極階調電圧生成回路と負極階調電圧生成回路は、同じ液晶に長時間同じ電圧が加わらないように、ある一定の時間毎に液晶に与える電圧を交流化するための基準電圧を生成する。実際の交流化は、ドレインドライバ内で正極階調電圧と負極階調電圧を切り替えて使用することで行われる。なお、ここで言う交流化とは、対向電極電圧を基準に、ドレインドライバへ与える電圧を一定時間毎に正電圧側／負電圧側に変化させることである。ここでは、この交流化の周期を１フレーム時間単位で行っている。
【００１４】
前記フリップチップ方式はＦＣＡ方式とも言い、このＦＣＡ方式は、駆動ＩＣ（ドレインドライバやゲートドライバ）を液晶パネルの一方の基板（通常は下側基板）の外縁に直接搭載する方式（ベアチップ搭載方式）であり、チップオングラス（ＣＯＧ）方式とも称する。液晶パネルの基板に直接搭載した駆動ＩＣ（ドレインドライバやゲートドライバ）への各種信号及び動作用電源はインターフェース基板に接続したフレキシブルプリント基板ＦＰＣを介して供給される。
【００１５】
図４５は液晶表示装置のドレインドライバとゲートドライバ、およびインターフェース基板の実装例の説明図である。下側基板ＳＵＢ１と上側基板ＳＵＢ２の貼り合わせで成る液晶パネルＰＮＬの一縁（図では下縁、長手方向辺）にドレイン線側フレキシブルプリント基板ＦＰＣ２が取り付けられ、その開口部ＨＯＰの配列に沿って液晶パネルＰＮＬの裏側に折り込まれる。
【００１６】
また、左縁（図では左縁、短手方向辺）にゲート線側フレキシブルプリント基板ＦＰＣ１が取り付けられ、そのコネクタＣＴ３とインターフェース基板ＰＣＢのコネクタＣＴＲ３およびドレイン線側フレキシブルプリント基板ＦＰＣ２のコネクタＣＴ４と接続するコネクタＣＴＲ４とが結合されて、ホストコンピユータからの信号を接続するインターフェースコネクタＣＴ１、タイミングコンバ−タＴＣＯＮ等が取り付けられる。なお、本例ではＬＶＤＳ方式のデータ伝送方式を採用しているが、この場合に必要となる受信側信号変換器（ＬＶＤＳ−Ｒ）はタイミングコンバ−タＴＣＯＮと同一のチップで一体化する方法を採ることで、インタ−フェ−ス基板上の実装面積を低減している。
【００１７】
なお、液晶パネルＰＮＬの表示面側（上側基板ＳＵＢ２の表面）には上偏光板ＰＯＬ１が貼り合わせられ、その内方に表示領域ＡＲが形成される。
【００１８】
下側基板の下辺の外縁に搭載されたチップＩＣ２はドレインドライバ、左辺の外縁に搭載されたチップＩＣ１はゲートドライバである。なお、ＦＧＰはフレームグランドパッド、ＦＨＬは位置合わせ穴である。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記従来の液晶表示装置においては、図４２に示したように、タイミングコンバータＴＣＯＮを備えた表示制御装置からドレインドライバへの表示のためのデータ、階調電圧（アナログ信号）、画素クロックは各ドレインドライバに対して並列に供給されている。ドレインドライバにデータ、階調電圧、画素クロック信号を含む各種クロック信号（タイミング信号）を供給するドレイン線側フレキシブルプリント基板ＦＰＣ２（ドレインＦＰＣ）は多くの配線を通すことが要求される。この為、幅の狭い（細い）多層ＦＰＣか、又は幅が広い（太い）両面配線のＦＰＣのいずれかを使用せざるを得ず、いずれにしても非常に高価なものになっていた。
【００２０】
なお、ＦＰＣを用いることなくデータや画素クロックを駆動ＩＣへ供給する構成としたものとして、特開平６−１３７２４号公報に開示されたように、ドレインドライバをＦＣＡ方式で実装し、この駆動ＩＣ相互間の接続をパターニングされた金属膜を液晶パネルの基板上に転写したバスラインを介して直列に接続したもの（順次直列供給方式、所謂、バケツリレー方式）が提案されている。
【００２１】
しかし、このようなバケツリレー方式でデータ、階調電圧、画素クロックを含む各種クロック信号供給するものでは、配線数が少ない所謂単純マトリクス型の液晶表示装置に適用することで、所望の効果が得られる。
【００２２】
これに対し、薄膜トランジスタ方式の液晶表示装置では、ドレインドライバには、データ、階調電圧、画素クロックを含むタイミング信号、電源など、多数の信号や電圧を供給する必要があり、これら全ての信号や電圧を液晶パネルの辺縁にパターニングするためには、当該パネル周縁の面積を広く取らざるを得ず、所謂狭額縁化が極めて困難となる。このことは、液晶表示装置の解像度（精細度）が高くなるに従ってますます顕著になってくる。
【００２３】
また、複数のドレインドライバを直列に接続した場合（上記バケツリレー方式）では、各信号線、電圧線の配線抵抗の相違によって遅延量がばらつき、タイミングマージンを満足できなくなってドレインドライバが正常にデータを取り込めなくなり表示異常をもたらす。これが課題の１つとなっていた。
【００２４】
さらに、ドレインドライバがデータを取り込むための画素クロックの周波数は、表示の精細度が高くなるに伴って、その周波数が高くなり、外部への干渉電磁波（ＥＭＩ）が多く発生する恐れがある。
【００２５】
なお、このような高精細化に伴う問題はゲートドライバ側についても同様である。
【００２６】
本発明の目的は、上記従来技術の課題を解決し、低コストで高品質の画像表示を可能とした液晶表示装置を提供することにある。
【００２７】
本発明の上記目的と他の目的、および本発明の新規な特徴は、後述する本発明の詳細な記述および図面の記載から明らかになるであろう。
【課題を解決するための手段】
【００２８】
上記目的を達成するために、本発明は、従来フレキシブルプリント基板ＦＰＣで配線されていたデータ信号（画像または表示データ、画素クロック等のタイミング信号、階調電圧）用配線と電源用配線のうち、主として電源用配線をフレキシブルプリント基板ＦＰＣで配線し、他の信号や電圧の全部またはその殆どを液晶パネルの基板上に直接形成した配線を介して行うようにした点に特徴を有する。
【００２９】
また、前記特開平６−１３７２４号公報に開示されたように、薄膜トランジスタＴＦＴ方式において複数の駆動ＩＣを単純にバケツリレー方式で接続しただけでは、液晶パネルの基板上の配線抵抗が高いため、正常に動作しない場合がある。
【００３０】
このような従来技術の課題を解決するために本発明は、複数のドレイン線およびこのドレイン線と直交する複数のゲート線の各交叉部に画素を配置した液晶パネルと、ゲート線の延在方向に配置して複数のドレイン線の所定の群ごとに対応して配置した画素に表示データ信号に基づく階調電圧信号を印加する複数個のドレインドライバと、ドレイン線の延在方向に配置して当該ドレイン線に沿う画素に走査電圧信号を印加する複数個のゲートドライバと、外部より入力した表示信号とタイミング信号に基づいて表示データ信号と画素クロックを含む高速と低速の各種クロック信号を生成するタイミングコンバータとを備え、液晶パネルの一方の基板上に直接実装した少なくともドレインドライバおよび各ドレインドライバ間に表示データ信号、階調電圧信号、および画素クロック信号を含む高速と低速の各種クロック信号（タイミング信号）を順次直列に転送するための配線を有し、ドレインドライバ毎の当該ドレインドライバへの表示データ、階調電圧信号の入力側と出力側の一方または双方に上記画素クロック信号で制御されるゲート回路を設けた。
【００３１】
この構成としたことにより、各信号線、電圧線の配線抵抗の相違によって遅延量がばらつき、タイミングマージンを満足できなくなってドレインドライバが正常にデータを取り込めなくなり、画質劣化を回避することが可能となる。
【００３２】
また、従来技術の課題を解決するための手段として、本発明は次に記述する構成を採用した。
（１）ドレインドライバの表示データ信号の出力側と画素クロック信号の出力側に当該ドレインドライバ自身が表示データ信号を取り込んでいる間は次段への表示データ線、画素クロック線への当該表示データ信号、画素クロック信号の転送を禁止し、表示データ信号の取り込みが終了した時点で次段への表示データ信号、画素クロック信号の転送を開始するゲート回路を設けた。
【００３３】
上記のゲート回路としてはフリップフロップ回路を用いるのが好適であるが、他の同様の機能を持つ手段であればよい。
（２）さらに、タイミングコンバータを液晶パネルの一方の基板上に搭載した。このタイミングコンバータを搭載する基板は、所謂薄膜トランジスタ基板とするのが好適である。
【００３４】
この構成により、タイミングコンバータとドレインドライバやゲートドライバへの配線長が短縮され、またタイミングコンバータとドレインドライバやゲートドライバへの配線を基板上に直接形成することで信号や電源を供給するためのフレキシブルプリント基板側の構成を単純化できる。
（３）ドレインドライバの階調電圧入力にドレインドライバ内の階調電圧分圧回路を駆動する為のバッファアンプを設けた。
（４）また、高速デジタル信号である前記表示データ信号および画素クロック信号用の配線と、低速デジタル信号である前記画素クロック信号以外のクロック信号用の配線、および低速アナログ信号である前記階調電圧用の配線の線幅を、上記各信号の許容抵抗値に応じて異ならせた。
（５）表示データ信号用の配線抵抗を前記画素クロック信号用の配線の抵抗と同等の値とすると共に前記配線に形成するドレインドライバ接続用端子の大きさを前記高速デジタル信号配線と低速アナログ信号配線とで異ならせた。
【００３５】
信号の種類に応じて配線の抵抗値を所望の値に設定することが可能となり、順次直列伝送方式における信号遅延を回避できる。
（６）高速デジタル信号用のドレインドライバ接続用端子をドレインドライバの短辺側に千鳥状に配置すると共に、上記接続用端子の当該ドレインドライバの一方の短辺での配置を対向する短辺に平行移動させた配置として配線抵抗を揃えた。
（７）低速デジタル信号用およびアナログ信号用のドレインドライバ接続用端子を当該ドレインドライバの長辺側に配置した。
（８）ドレインドライバの出力端子を当該ドレインドライバの基板外縁側長辺に配置すると共に、上記出力端子から基板切断線の外側に形成した共通配線に接続した。
（９）ドレインドライバ用の電源端子を２列に配置してコンタクト抵抗を低減した。
（１０）ドレインドライバの基板内側に配置する前段ドレインドライバからの配線と接続するバンプおよび次段ドレインドライバへの配線と接続するバンプを、当該ドレインドライバの短辺と平行な方向の寸法仕様が異なる２種のドレインドライバに兼用するために当該ドレインドライバの短辺と平行な方向に２列に形成した。
（１１）フレキシブルプリント基板ＦＰＣの配線に接続する前記ドレインドライバの電源供給用ＦＰＣの端子を基板の切断線側に当該基板の外縁に沿って順次階段状に配置した。
（１２）ドレインドライバに電源を供給するための電源線および接地線を形成したフレキシブルプリント基板を有し、このフレキシブルプリント基板を外部プリント基板と接続する部分を除いて液晶パネルの一方の基板の上記ドレインドライバ実装面にのみ配置した。
（１３）フレキシブルプリント基板が前記ドレインドライバの配列間隙に突出部を有し、上記突出部に電子部品を搭載した。
（１４）ＦＰＣの端縁を前記液晶パネルの一方の基板の端縁から僅かに突出させた。これにより、製造工程で液晶パネルがカセットやトレーに直接当たってダメージを受けたり、ドレイン線に静電気が侵入するのを防止できる。
【００３６】
上記の各構成から明らかなように、液晶パネルの一方の基板に搭載したドレインドライバ（ゲートドライバも含む。以下、単にドライバとも称する）にフレキシブルプリント基板ＦＰＣを介してデータ信号（データ、階調電圧、クロック信号）などの表示に必要とする各種信号と電源とを供給していた従来の構成に対し、本発明は上記の各信号あるいは電源のうち、電源を除くデータ信号（データ、クロック信号、階調電圧）を供給する配線を液晶パネルの一方の基板に直接形成し、フレキシブルプリント基板ＦＰＣは主として電源の供給用とした。
【００３７】
また、ゲートドライバ側のデータ信号および電源の配線を下側基板上に直接形成したことで、ドレインドライバ側の電源供給のみにフレキシブルプリント基板を用いることができる。これにより、部品点数を削減し、かつ組立作業を簡素化することができる。
【００３８】
ゲートドライバ側へのデータ信号および電源供給は、ドレインドライバ側のフレキシブルプリント基板基板、またはインターフェース基板との接続のためのみの小規模のフレキシブルプリント基板片をドレインドライバ側または必要に応じてゲートドライバ側に取り付けることで、実質的にゲートドライバ側のフレキシブルプリント基板を削減することが可能となる。
【００３９】
液晶パネルの上記基板上の配線は、隣接するドライバ間を接続するようにし、クロック、データ、階調電圧は各ドライバ毎にバケツリレーをするように、次段へと転送する方式を採用することで全てのドライバに必要な信号を供給する。
【００４０】
単純にドライバを経由して接続しただけでは、基板上に形成した配線の抵抗が高いために正常に動作しない。そこで、本発明は、上記の各構成において、下記に纏めたように駆動する。
【００４１】
１）クロック、データなどのディジタル信号については、ドライバ内にバッファを設けて、各信号をバッファリングしてから次段に送る。
【００４２】
２）次段のドライバへの信号波形を、信号配線の時定数τが、概ねτ＝（ｔcycle −ｔsetup −ｔhold）／２となるようにして、適度に波形を鈍らせるようにした。上記のｔcycle 、ｔsetup 、ｔholdについては後述する。
【００４３】
３）単純にバッファを設けただけでは、特にドレインドライバではバケツリレー方式、言い換えれば数珠つなぎになった後方の端の方のドライバに信号が到達するまでに、ドライバ内の遅延時間のばらつきが累積し、充分なタイミングマージンが確保できなくなる恐れがある。そこで、各ドライバ毎にフリップフロップでデータを取込み、タイミングを整えてから次段のドライバへとデータを送るようにする。
【００４４】
４）クロックの動作周波数を下げるために、クロックの立ち上がり・立ち下がりの両方のエッジに同期してデータを取り込む、所謂デュアルエッジ動作とする。
【００４５】
５）デュアルエッジ動作の場合、次段のドライバへデータを出力する際のデータの変化タイミングをドライバ内部で生成しなければならない。そこで、ドライバ内部でクロックに遅延を発生させることで、この変化タイミングを作り出し、次段のドライバがデータを取り込む際のセットアップ／ホールド時間を確保する。
【００４６】
６）次段のドライバのセットアップ／ホールド時間を確保するための他の方法として、ドライバ間の配線の抵抗をクロックとデータとで変える方法がある。クロックの配線抵抗を大きくして波形の鈍りを大きくすれば、配線遅延が大きくなるので、その遅延分だけ次段のドライバのタイミングマージンを確保することができる。
【００４７】
７）セットアップ／ホールド時間を確保するためのさらに他の方法として、次段のドライバをセットアップ時間が０以下でも動作する構成としておく方法がある。この方法であれば、データとクロックの変化タイミングが同時であっても、問題なく動作する。
【００４８】
８）位相が９０度異なる２相のクロックを用いて、それぞれのクロックで次段のドライバへのデータとクロックの変化タイミングを生成する方法もある。
【００４９】
９）２相クロックを用いる場合は、データを２組に分けて、２本のクロックでデータを半分づつ取り込むようにすれば、データの同時スイッチング本数が半分にでき、電源へのノイズを減らせるので、ＥＭＩを低減できる。
【００５０】
１０）上記の方式では、各ドライバは入力されたデータを先ず自身の内部レジスタに取込み、自身のレジスタが満杯になるまでは次段のドライバへのデータの出力をしないようにしておくことで、無駄な信号伝送をせずに済み、低消費電力化とＥＭＩの低減が可能となる。
【００５１】
１１）上記１０）の方式の場合、最後のドライバへのデータがＴＣＯＮから出力されてから目的のドライバへ到達するためには、ドライバの個数分のバケツリレーを経なければならない。このため、ＴＣＯＮは「ドライバ一個分をバケツリレーするために必要なクロック数×ドライバの個数」だけのクロックを最終データ送出後に出し続けなければならない。
【００５２】
１２）ＴＣＯＮをドライバＩＣと同様に液晶パネルの一方の基板上に、所謂ベアチップ実装すれば、周辺回路の実装面積削減に有利である。
【００５３】
１３）またこのとき、ＴＣＯＮがＬＶＤＳレシーバ一体型のものであれば、ＴＣＯＮの入力端子数（＝一方の基板：ＴＦＴ基板上の配線と外部プリント基板とを接続するための端子数）が大幅に減らせるので、実装が楽になる。周辺回路の実装面積削減にはより有利である。
【００５４】
１４）ＴＣＯＮをＴＦＴ基板上にベア実装する場合には、その実装位置はドレインドライバが実装されている辺とゲートドライバが実装されている辺の交わるコーナ部とすると合理的である。こうしておけば、ドレインとゲートの両ドライバに最短距離で信号線を（ＴＦＴ基板の上で）配線することができる。
【００５５】
１５）アナログ配線である階調電圧配線についても、ドライバ間でバケツリレーする。一般的に用いられているＲ−ＤＡＣ方式、Ｃ−ＤＡＣ方式の何れであっても、階調電圧入力端子からドライバ内部のＤＡＣ部への電流が微弱ながら流れるのが通常である。液晶パネル上の配線パターンは比較的高抵抗であるため、この微弱電流がドライバに供給される階調電圧を僅かにシフトさせる恐れがあり、表示品質が低下する。
【００５６】
これを防止するためには、階調電圧入力端子に流れる電流を問題ないレベルまで低減する必要がある。このためには、階調電圧入力にバッファ（オペアンプ）を設けるのが有効である。
【００５７】
１６）ドライバ間を接続するための端子は、従来は入力端子としては使われていなかったドライバチップの短辺に配置するのが効率が良いが、収まりきれなかった場合には長辺側も利用する。
【００５８】
１７）液晶パネル内のドレイン線、ゲート線は、製造工程中の静電気などの影響による特性のシフトを防止するために、共通配線（短絡線）で互いにショートされている。製品になる段階で、この共通配線は切断されるが、従来はこの配線がドライバチップの腹下に位置しており、レーザ等で切断していた。
【００５９】
これらの配線をドライバチップの腹下を経由して、液晶パネルの製品外形外に引出しておけば、上記共通配線を製品の外の切断除去部に設けることができる。この場合、共通配線の切断は、液晶パネルの基板（下側基板：ガラス）の切断工程と兼ねることができ、従来のようなレーザ等による切断工程が不要となり、コスト低下をもたらす。
【００６０】
１８）クロック、データ、階調電圧を下側基板（ＴＦＴ基板）上で配線する場合、フレキシブルプリント基板ＦＰＣで配線する必要があるのは基本的には電源だけとなる。いずれにしても、配線数は数本ですむので、従来方式のようにフレキシブルプリント基板ＦＰＣを液晶パネルの裏面に折り返さなくても、液晶パネルに圧着する部分の幅だけで済む。この場合、構造が簡略化でき、液晶表示装置の外形縮小に寄与する。また、組み立てが簡略化されるため、低コスト化できる。
【００６１】
１９）上記１８）の場合、フレキシブルプリント基板ＦＰＣの液晶パネルに圧着する部分の裏面を配線に利用すれば、フレキシブルプリント基板ＦＰＣの設計がより楽になり、低コスト化できる。
【００６２】
２０）上記のフレキシブルプリント基板ＦＰＣは基本的には圧着部分の幅しかないストレート形状（単純ストレート形状）であるが、多くの場合、これにパスコン（チップコンデンサ）などの少数の電子部品を実装する必要がある。この場合、この電子部品はＦＰＣの圧着の邪魔になるが、フレキシブルプリント基板ＦＰＣの形状をストレートではなく、ドライバの配置間隙に突出する部分を設けておき、この突出部に電子部品を搭載すれば、圧着の邪魔にならない。
【００６３】
さらに、本発明は、ゲートドライバ側のデータ配線と電源配線を基板状に形成して従来からゲート側に用いられて来たフレキシブルプリント基板ＦＰＣを省略することで、部品点数を削減するとともに組立作業の省力化した。また、ドレインドライバ側のＦＰＣには電源配線のみを有する単層のフレキシブルプリント基板ＦＰＣとすることで当該ドレインドライバ側ＦＰＣの構成を簡素化した。このことで液晶表示装置の部品点数と作業工数を低減し、コスト節減を図った。
【００６４】
以上、本発明の代表的な構成と動作を記述したが、本発明の他の構成および動作は、後述する実施の形態で詳述する。
【発明の効果】
【００６５】
本発明によれば、前記課題を解決するための手段の項でも記述したように、ドレインドライバ（ゲートドライバを含む）を液晶パネルの一方の基板（一般にはＴＦＴ基板）上に直接実装し、各ドライバ間を順次直列に接続する配線も当該基板上に直接形成したことにより、ＦＰＣを大幅に簡易化でき、低コスト化が可能となる。
【００６６】
また、ドレインドライバ側のフレキシブルプリント基板を電源供給用の配線のみを形成した単層とすることにより、さらに、ゲートドライバ側の全ての配線を下側基板上に直接形成してゲート側のフレキシブルプリント基板を実質的に省略したことにより、液晶表示装置の全体構造を単純化し、より小型化した液晶表示装置を実現することができ、部品点数の削減と組み立てコストの低減に大きな効果をもたらす。
【図面の簡単な説明】
【００６７】
【図１】本発明による液晶表示装置の第１実施例の構成を模式的に説明する液晶パネルの要部平面図である。
【図２】図１に示した本発明の実施例におけるドレインドライバ側にフレキシブルプリント基板を設置した状態を説明する液晶パネルの要部平面図である。
【図３】本発明の実施例におけるドレインドライバに設けられている分圧回路の説明図である。
【図４】本発明の実施例におけるドレインドライバの分圧回路の１例の説明図である。
【図５】本発明の実施例における薄膜トランジスタ基板上に形成した配線とドレインドライバの実装例の説明図である。
【図６】本発明による直列供給方式のドレンドライバの構成例を説明する概略回路図である。
【図７】本発明による直列供給方式のドレンドライバの他の構成例を説明する概略回路図である。
【図８】本発明による直列供給方式のドレンドライバのさらに他の構成例を説明する概略回路図である。
【図９】本発明の液晶表示装置の第２実施例を説明するドライバ間を接続する信号配線を伝播する信号の時定数を説明する波形図である。
【図１０】本発明の液晶表示装置の第３実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。
【図１１】本発明の液晶表示装置の第３実施例を説明するドレインドライバのデータ取り込みの際の波形図である。
【図１２】本発明の液晶表示装置の第４実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。
【図１３】図１０の構成でデュアルエッジによるデータの取込みを行おうとしたときのデータとクロックの波形図である。
【図１４】デュアルエッジによるデータの取込みにおける画素クロックを遅延素子で遅延させた、またドレインドライバ間を接続する配線抵抗を調整してセットアップ時間／ホールド時間を調整した場合の波形図である。
【図１５】本発明の液晶表示装置の第５実施例を説明するデータと画素クロックの波形図である。
【図１６】本発明の液晶表示装置の第６実施例を説明するデータと画素クロックの波形図である。
【図１７】本発明の液晶表示装置の第７実施例を説明するドレインドライバの説明図である。
【図１８】本発明の液晶表示装置の第８実施例を説明する液晶パネルの模式平面図である。
【図１９】本発明の液晶表示装置の第１１実施例を説明するドレインドライバの端子配列の模式図である。
【図２０】本発明の液晶表示装置の第１２実施例を模式的に説明する液晶パネルの要部平面図である。
【図２１】本発明の液晶表示装置の第１３実施例を模式的に説明する液晶パネルの要部平面図である。
【図２２】本発明の液晶表示装置の第１４実施例を模式的に説明する図２１と同様の液晶パネルの要部平面図である。
【図２３】本発明の液晶表示装置の第１４実施例を模式的に説明する液晶パネルの要部断面図である。
【図２４】本発明の液晶表示装置の第１５実施例を模式的に説明する液晶パネルの要部断面図である。
【図２５】本発明の液晶表示装置の第１６実施例を模式的に説明する液晶パネルの要部断面図である。
【図２６】ドレインドライバの実装部の入力側半分を拡大して示す模式平面図である。
【図２７】ドレインドライバの実装部の出力側半分を拡大して示す模式平面図である。
【図２８】ドレインドライバの出力配線の従来構成の説明図である。
【図２９】本発明の液晶表示装置の第２０実施例を説明するためのドレインドライバの出力配線構成の説明図である。
【図３０】ドレインドライバとＦＰＣの配線の従来の接続構造の説明図である。
【図３１】本発明の第２１実施例を模式的に説明するためのドレインドライバとＦＰＣの配線の接続構造の説明図である。
【図３２】本発明の第２１実施例をさらに説明するためのドレインドライバとＦＰＣの配線の接続構造の説明図である。
【図３３】図３１に示した本発明の第２１実施例をさらに説明するためのドレインドライバとＦＰＣの配線の接続構造の説明図である。
【図３４】本発明の第２２実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。
【図３５】本発明の第２３実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。
【図３６】本発明の第２４実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。
【図３７】本発明の第２５実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。
【図３８】液晶表示装置の等価回路を示すブロック図である。
【図３９】ホストコンピユータと液晶表示装置のコントローラ部間の表示データの流れの説明図である。
【図４０】本発明の液晶表示装置を実装した情報処理装置の一例である可搬型のノートパソコンの説明図である。
【図４１】本発明による液晶表示装置を実装したディスクトップ型モニターの一例を示す外観図である。
【図４２】アクティブマトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図である。
【図４３】図３８における表示制御に関する水平方向タイミングと垂直方向タイミングの説明図である。
【図４４】図３８における表示制御に関する水平方向タイミングと垂直方向タイミングの説明図である。
【図４５】液晶表示装置のドレインドライバとゲートドライバ、およびインターフェース基板の実装例の説明図である。
【発明を実施するための形態】
【００６８】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図１は本発明による液晶表示装置の第１実施例の構成を模式的に説明する液晶パネルの要部平面図である。液晶パネルを構成する下側基板（ガラス基板）ＳＵＢ１の略々全域を表示領域ＡＲが占めている。そして、下辺の外縁にドレインドライバＩＣ２が実装されている。（なお、ドレインドライバＩＣ２は上辺の外縁に実装してもよく、あるいは上下辺の外縁にドレインドライバの奇数番目と偶数番目を振り分けて実装したものにも本発明は同様に適用できる）。
【００６９】
図１の左辺の外縁には低電圧差動信号受信回路を一体化した表示制御装置を構成するタイミングコンバータＴＣＯＮが実装されている。タイミングコンバータＴＣＯＮは、所謂ＬＶＤＳ（低電圧差動信号）回路一体型である。しかし、従来からのＴＣＯＮを用いてもよい。
【００７０】
また、図示しないが、複数のゲートドライバＩＣ１がドレインドライバと同様に下側基板ＳＵＢ１に直接実装されている。ドレインドライバＩＣ２を実装した下側基板ＳＵＢ１の外縁にはクロック、表示データ、階調電圧等のデータ（図では単にデータと表記、以下同じ）を複数のドレインドライバＩＣ１に供給するためのデータ配線がドレインドライバＩＣ２を連続的に結合するように形成されている。これらの配線のうち、クロックと表示データ配線の始端は左辺の外縁に実装されたＴＣＯＮに接続されている。
【００７１】
ドレインドライバＩＣ２は、その下面に有する接続接点で上記配線に接続され、下流のドレインドライバに対してバケツリレー方式で表示データ、画素クロック、階調電圧等のデータを供給する。各ドレインドライバＩＣ２は表示領域ＡＲから遠い側においてドレイン線ＤＬと接続されている。また、このドレインドライバＩＣ２への電源配線（接地配線も含む）は図２で後述するゲートドライバ側のフレキシブルプリント基板ＦＰＣ１に形成した配線に接続されている。
【００７２】
図１の左辺の外縁には、Ｉ／Ｆ基板すなわちインターフェース基板ＰＣＢ（図４５参照）から表示信号、同期信号、電源電圧を取り込むための端子を有し、フレキシブルプリント基板ＦＰＣ１（図４５参照）を介して上記インターフェース基板ＰＣＢに接続されている。
【００７３】
図２は図１に示した本発明の実施例におけるドレインドライバ側にフレキシブルプリント基板を設置した状態を説明する液晶パネルの要部平面図である。ＦＰＣ１はゲートドライバ側のフレキシブルプリント基板である。この図では図１に示した配線の幾つかは図示を省略してある。ドレインドライバ側のフレキシブルプリント基板ＦＰＣ２は、主として電源の配線を行う機能を有するもので良いため、配線数が少なく、多層配線構造とする必要もないため、組み立てのための幅（液晶パネルへの圧着に必要なサイズ）Ｗを持つのみでよい。したがって、従来のものに比較して大幅なコスト低下、かつ幅狭とすることができる。
【００７４】
さらに、ドレインドライバＩＣ２の実装間隙にフレキシブルプリント基板ＦＰＣ２の一部を突出させ、この突出部分にパスコン（チップコンデンサ）ＣＨＣなどの電子部品を搭載することができる。
【００７５】
なお、上記ではドレインドライバ側の構成についてのみ説明したがゲートドライバ側についても同様の構成とすることができる。
【００７６】
本実施例によれば、従来の液晶表示装置に用いている高価な多層構造のフレキシブルプリント基板を必要としなくなるため、液晶表示装置全体の大幅なコスト低下とを実現でき、またフレキシブルプリント基板を幅狭とすることが容易であるため、ドライバ（ドレインドライバやゲートドライバ）のＣＯＧ方式（または、ＦＣＡ方式：フリップチップ方式）と相まって狭額縁化が容易に実現できる。
【００７７】
従来のドレインドライバは入力される階調電圧の本数よりも多くの階調数の電圧を出力するようになっている。例えば、入力が５本（正負で計１０本）で出力は６４階調（正負で計１２８レベル）。
【００７８】
ドレインドライバには、上記の多階調電圧を実現するために、分圧回路を設けている。図３はドレインドライバに設けられている分圧回路の１例の説明図である。ＩＣ２はドレインドライバであり、分圧回路はラダー抵抗で構成してある。ラダー抵抗に入力した階調電圧（Ｖref1、Ｖref2) を抵抗分割して多数の電圧出力を作成する。なお、このような抵抗分割以外に、容量分割を用いるものもある。
【００７９】
しかし、この構成では、一方の階調電圧入力Ｖref1（Ｖ０）から他方の階調電圧入力Ｖref2（Ｖ１）に流入電流ｉが流れ、入力した階調電圧（Ｖref1、Ｖref2） が変動し、その分割出力である階調電圧出力が変動して表示むらを招く。
【００８０】
このような階調電圧出力の変動を回避するため、本発明では階調電圧の入力側にバッファアンプ（オペアンプ）を挿入した。
【００８１】
図４は本発明の実施例におけるドレインドライバＩＣ２の分圧回路の他の例の説明図である。図示したように、階調電圧Ｖref1、Ｖref2の各入力側にバッファアンプＢＡを設置した。この構成により、分圧回路（ラダー抵抗回路）に流れる電流はバッファアンプＢＡから供給される。そのため、図３で説明したように一方の階調電圧入力Ｖref1（Ｖ０）から他方の階調電圧入力Ｖref2（Ｖ１）に流入電流ｉが流れることがなく、抵抗分割で作成される階調電圧出力に変動が生じない。
【００８２】
バッファアンプＢＡの入力側のインピーダンスは極めて高いので、階調電圧入力Ｖref 端子からの流入電流はほぼ無視できる。したがって、薄膜トランジスタ基板（ＴＦＴ基板）ＳＵＢ１上の高抵抗配線を使用しても階調電圧入力Ｖref が変動することによる表示むらの発生は阻止される。
【００８３】
図５は本発明の実施例における薄膜トランジスタ基板上に形成した配線とドレインドライバの実装例の説明図である。図５では、隣接する２個のドレインドライバＩＣ２、ＩＣ２を示してある。ＧＶＬは分圧回路を示し、図６で後述する階調電圧生成回路に相当する。薄膜トランジスタ基板ＳＵＢ１に形成した配線（図中、ＴＦＴ基板上の配線として示す）に各ドレインドライバＩＣ２、ＩＣ２が図示した構成で接続される。ＴＦＴ基板上の階調電圧入力配線と各ドレインドライバＩＣ２、ＩＣ２の分圧回路ＧＶＬの入力端子の間にはバッファアンプＢＡが挿入されている。
【００８４】
なお、この実施例では、階調電圧入力配線（Ｖref 配線）は、前記したように正負各５本で計１０本からなるが、これに限らないことは言うまでもない。
【００８５】
図６は本発明による直列供給方式のドレンドライバの詳細構成例を説明する概略回路図である。図６中、複数のドレインドライバＩＣ２，・・が下側基板に形成された配線で直列接続されている。図の左側のＩＣ２は前段のドレインドライバ、右側のＩＣ２が次段のドレインドライバである。
【００８６】
ドレインドライバＩＣ２には、前段のドレインドライバから入力した表示データＤＡＴＡ０，ＤＡＴＡ１、クロックＣＬ１，ＣＬ２、反転信号Ｍ、階調電圧Ｖ０，Ｖ１は、ドレンドライバ間を接続する下側基板上の配線を通して次段のドレインドライバＩＣ２に供給される。
【００８７】
なお、本実施例では、本来表示データ線は１８本存在するが、説明を簡略化するためＤＡＴＡ０、ＤＡＴＡ１の２本分のみ示してある。同様に、階調電圧配線も１０本中の２本のみ示した。
【００８８】
各ドレインドライバＩＣ２は、フリップフロップＦＦ１ａ，ＦＦ１ｂ、階調電圧生成回路ＧＶＬ、クロック制御回路ＣＣ、ラッチ回路（１）ＬＴ１、ラッチ回路（２）ＬＴ２、レベルシフタＬＳ、デコーダＤＥＣ、バッファアンプＢＡなどで構成される。
【００８９】
表示データＤＡＴＡ０，ＤＡＴＡ１はフリップフロップＦＦ１ａ，ＦＦ１ｂを介してラッチ回路（１）ＬＴ１にラッチされ、クロック制御回路の制御の下にラッチ回路（２）ＬＴ２、レベルシフタＬＳを通してデコーダＤＥＣに取り込まれ、階調電圧生成回路ＧＶＬからの階調電圧に基づいて所定の表示電圧に変換される。デコーダＤＥＣの出力はバッファアンプＢＡを通して液晶パネルのドレイン線ＤＬに印加される。
【００９０】
図７は本発明による直列供給方式のドレンドライバの他の構成例を説明する概略回路図である。この構成は画素クロックであるＣＬ２を２相クロックＣＬ２−Ａ，ＣＬ２−Ｂとしたものであり、この点を除いて図６と同様である。
【００９１】
図８は本発明による直列供給方式のドレンドライバのさらに他の構成例を説明する概略回路図である。この構成は、画素クロックＣＬ２を２相として表示データを２群に分割して取り込むようにしたものであり、この点を除いて図７と同様である。
【００９２】
ドライバ間を接続する配線を伝播する信号（クロック、データ）は当該配線の抵抗が高すぎると波形が鈍り、データの正常な取り込みができなくなる。また、あまり低抵抗であると、信号伝送の際に発生する高周波成分が干渉電磁波すなわち不要輻射（ＥＭＩ）を発生させてしまう。本構成では、ドレインドライバＩＣ１間を接続する配線にＥＭＩフィルタ等の対策部品を挿入することができない。これを解決するために、本発明では、波形を次のように対策した。
【００９３】
図９は本発明の液晶表示装置の第２実施例を説明するドライバ間を接続する信号配線を伝播する信号の時定数を説明する波形図である。図中、（ａ）の波形は画素クロック、（ｂ）の波形は表示データを示す。なお、この波形は、画素クロックＣＬ２の立ち下がりエッジでデータを取り込む方式の場合である。
【００９４】
ｔcycle は画素クロックの周期であり、このクロックの立ち下がりに同期してデータが取り込まれるが、信号配線の時定数τが、概ねτ＝（ｔcycle −ｔsetup −ｔhold）／２となるようにして、適度に波形を鈍らせるようにした。これは、「ドライバが正常に動作するタイミングマージンを確保した上で、ぎりぎりまで波形を鈍らせる」という観点で設定した条件である。
【００９５】
ここで、ｔsetup とｔholdは、ドレインドライバが正常にデータを取り込むための必要最低セットアップ時間およびホールド時間である。
【００９６】
本実施例により、ドライバの正常な動作を確保することができ、また、波形を鈍らせることでＥＭＩを低減することができる。
【００９７】
ところで、バケツリレー方式のドライバ構成では、ドライバ内の信号遅延分だけ各信号が遅延するが、その遅延量は信号線ごとにばらつきを持っている。このばらつきは、ドライバ設計上のばらつき、製造ばらつき、動作温度条件等の雰囲気による動作変動に起因するばらつきなどがある。
【００９８】
この遅延量のばらつきが大きくなると、ドライバに必要とするタイミングマージンを満足できなくなり、ドライバが正しいデータを取り込めなくなる恐れがある。したがって、単にバケツリレー方式でドライバＩＣ（特に、ドレインドライバ）を接続しただけでは各ドライバごとに遅延量が累積して行き、後段のドライバほどデータ等の取り込み動作が不安定になる。図６乃至図８のように入力側にフリップフロップＦＦ１ａ，ＦＦ１ｂを設けたことでもある程度の遅延をカバーできるが、本発明ではさらに下記のような構成とした。
【００９９】
図１０は本発明の液晶表示装置の第３実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。なお、全体構成は前記図６乃至図８に示してあるので、ここでは、要部のみを図示した（以降の図でも同様）。図中、ＩＣ２はドレインドライバであり、その内部の入力側（前段のドライバ側）のフリップフロップＦＦ１ａ，ＦＦ１ｂに加えて、出力側（次段のドライバ側）にも、それぞれフリップフロップＦＦ２ａ，ＦＦ２ｂを設けた。
【０１００】
表示データの配線数は、例えばＸＧＡで２０本＋α（クロックＣＬ１の反転信号等を含む）であり、この信号数だけのフリップフロップ（ＦＦ１ａ，ＦＦ１ｂ、ＦＦ２ａ，ＦＦ２ｂ）が入力側と出力側にそれぞれ設けられることになる。
【０１０１】
前段ドレインドライバからのデータはフリップフロップＦＦ１ａ，ＦＦ１ｂで画素クロックＣＬ２と同期してラッチ回路（１）ＬＴ１に取り込まれる。そして、次段のドレインドライバへは、フリップフロップＦＦ２ａ〜ＦＦ２ｂでクロックＣＬ２と同期して出力させる。
【０１０２】
上記のフリップフロップは、図ではＤ型で示してあるが、これに限らず、他の形式のフリップフロップでもよい。また、出力側にのみフリップフロップＦＦ２ａ，ＦＦ２ｂを設置した構成でもよい（図示は省略）。
【０１０３】
本実施例により、ドライバ毎に遅延量が蓄積することがないので、全てのドライバが正常に動作可能となり、データの誤取り込みなどが回避されて安定した表示を得ることができる。
【０１０４】
上記のドレインドライバの表示データの取り込みは画素クロックの立ち下がりに同期して行っているが、画素クロックの１周期で１データの取り込みであるため、解像度が高くなるほど画素クロックの周波数は高くなり、ＥＭＩ（外部への電磁波干渉）の問題が無視できなくなる。本発明では、下記のようにすることでＥＭＩを低減した。
【０１０５】
図１１は本発明の液晶表示装置の第３実施例を説明するドレインドライバの表示データ取り込みの際の波形図である。本実施例では、図６に示した回路構成で、画素クロック（ａ）の立ち上がりと立ち下がりの両エッジで表示データ（ｂ）を取り込むようにした（デュアルエッジ取込み）。すなわち、表示データ（ｂ）の前半は画素クロック（ａ）の立ち下がりエッジで、その後半は画素クロックの立ち上がりエッジで取り込む。図中、ＶＩＨ、ＶＩＬ、ｔsetup 、ｔholdは図９と同様である。本実施例により、画素クロック周波数は半分となり、その分だけＥＭＩを低減することができる。
【０１０６】
上記した画素クロックのデュアルエッジによる表示データの取込みの場合、上記図１０で説明したようなタイミングの信号をドレインドライバから出力することが困難な場合がある。動作中のクロックが通常の半分の周波数しかないため、出力段のフリップフロップＦＦ２ａ，ＦＦ２ｂにおいて次段のドレインドライバに出力する表示データを変化させるタイミングが存在し難いからである（通常のシングルエッジの場合は、ドレインドライバが表示データの取込みに使っていない側のクロックエッジのタイミングで表示データを変化させれば良いので問題はない。例えば、図１０の場合は画素クロックの立ち上がりエッジのタイミングで出力データを変化させる）。
【０１０７】
図１２は本発明の液晶表示装置の第４実施例を説明するドレインドライバの内部回路の構成例を説明する概略回路図である。本実施例では、クロック配線（クロックライン）の出力段に遅延素子ｄＬを設置した。この遅延素子は、例えば複数のインバータ回路を直列に接続するなどの既知の手段で構成できる。
【０１０８】
図１３は図１０の構成でデュアルエッジによるデータの取込みを行おうとしたときの表示データと画素クロックの波形図である。図１３に示したように、この場合、セットアップ時間ｔsetup ／ホールド時間ｔholdは確保できない。
【０１０９】
図１４はデュアルエッジによる表示データの取込みにおける画素クロックを遅延素子ｄＬで遅延させた。またドレインドライバ間を接続する配線抵抗を調整してセットアップ時間ｔsetup ／ホールド時間ｔholdを調整した場合の波形図である。これにより、データ取込みのためのタイミング要件を確保できる。
【０１１０】
配線抵抗の調整は、レーザトリミングなどの既知の手段を用いて配線幅、長さ、厚さを変えたり、または配線材料材料を異ならせることで実現できる。これにより、配線遅延量を調整できる。
【０１１１】
一般に、デジタルＩＣはデータの取込み時のセットアップ時間ｔsetup とホールド時間ｔholdに関し、両者の合計時間はある程度必要であるが、一方を犠牲にして他方を短くするという設計上の工夫は比較的容易である。そこで、必要なセットアップ時間を０（あるいは、それ以下）にする構成として置くことで（その分、必要ホールド時間は長くなるが）図１３に示したような波形であっても、問題なく表示データの取込みが可能となる。勿論、セットアップ時間を犠牲にして、ホールド時間を０以下にしてもよい。
【０１１２】
本実施例により、ドレインドライバの表示データ取込み時に必要なセットアップ時間（または、ホールド時間）が０以下であることで、表示データ送出側に特別な工夫を必要とせずにデータ取込み時のセットアップ時間ｔsetup ／ホールド時間ｔholdを確保できる。
【０１１３】
図１５は本発明の液晶表示装置の第５実施例を説明する表示データと画素クロックの波形図である。図１５に示したように、ＴＣＯＮから位相が９０度異なる２相の画素クロックＡ，Ｂを供給し、ドレインドライバから次段のドレインドライバへの表示データの出力に際し、一方の画素クロックのエッジに同期して出力するデータを変化させ、他方の画素クロックを次段のドレインドライバ用の動作クロックとして送出する。すなわち、図中、Ａで示すクロックＡの両方のエッジに同期して出力するデータを変化させる。受ける側はＢに示したクロックＢの両方のエッジに同期して表示データを取り込む。これによって、クロック配線を１本増やすだけで次段のドレインドライバが表示データを取り込む際のセットアップ／ホールド時間を確保できる。
【０１１４】
図１６は本発明の液晶表示装置の第６実施例を説明する表示データと画素クロックの波形図である。図１６に示したように、表示データ入力端子および出力端子をそれぞれ２組に分け、２相の画素クロックの一方で１組目のデータをラッチし、もう一方で２組目のデータをラッチする。図中、Ａで示したデータ群ＡはクロックＡの両方のエッジに同期して出力するデータを変化させる。受け側は、Ｂに示したクロックＢの両方のエッジに同期して表示データを取り込む。
【０１１５】
データ群Ｂは、図中、Ｃで示したように、画素クロックＢの両方のエッジに同期して出力するデータを変化させ、受側はＤに示したように、画素クロックＡの両方のエッジに同期してデータを取り込む。
【０１１６】
表示データ用の配線を２組に分けて別々のタイミングで変化させることで、電源、接地（ＧＮＤ）が安定し、ＥＭＩを低減することができる。
【０１１７】
図１７は本発明の液晶表示装置の第７実施例を説明するドレインドライバの説明図であり、（ａ）はドレインドライバの内部回路の構成例を説明する概略回路図、（ｂ）はドレインドライバの配列と動作の説明図である。
【０１１８】
本実施例では、（ａ）に示したように、ドレインドライバＩＣ２の表示データ出力と画素クロック出力にゲートＧＡＴａ，ＧＡＴｂ、ＧＡＴｃを設けた。これらのゲートＧＡＴａ，ＧＡＴｂ、ＧＡＴｃは、ドレインドライバＩＣ２が自身の表示データを取り込んでいる間は次段のドレインドライバへの表示データ、画素クロック線への当該データ、クロックの供給を禁止し、自身の内部レジスタすなわちラッチ回路（１）ＬＴ１が満杯になった時点で次段のドレインドライバへの表示データ、画素クロックの供給を開始する。
【０１１９】
図１７の（ｂ）に示した構成において、ドレインドライバＩＣ２で構成した各ドレインドライバＤＤ１乃至ＤＤ５・・・の出力側には上記（ａ）に示したゲートＧＡＴａ，ＧＡＴｂ、ＧＡＴｃからなるゲートＧＡＴ１乃至ＧＡＴ５が設けられている。タイミングコンバータＴＣＯＮは、先ずドレインドライバＤＤ１のための表示データを出力する。この際、当該ドライバＤＤ１のゲートＧＴ１は禁止されており、次段のドレインドライバＤＤ２への出力端子は非駆動となっている。当然、ドレインドライバＤＤ２以降のドレインドライバＤＤ３，ＤＤ４，・・・の全ては動作せず、休眠状態にある。
【０１２０】
ドレインドライバＤＤ１は自身が取り込むべき表示データの取込みを終了した時点でゲートＧＡＴ１を開き、ドレインドライバＤＤ２の出力端子を駆動して当該ドレインＤＤ２への表示データの取込みを開始させる。この状態では、ドレインドライバＤＤ１とＤＤ２が動作状態にある（ＤＤ１はデータを送っているだけ）。
【０１２１】
ドレインドライバＤＤ２は自身の表示データ取込みを終了した時点でドレインドライバＤＤ３へのデータ線を駆動状態とする。以下、同様にして順次ドレインドライバＤＤ３，ＤＤ４，・・・に表示データを供給する。
【０１２２】
このように構成したことによって、各ドレインドライバは余分な動作をすることがなく、低消費電力化を図ることが可能となる。また、外部機器へのＥＭＩも低減される。
【０１２３】
なお、図１７では、ドレインドライバの表示データの入力側と出力側にフリップフロップＦＦ１ａ，ＦＦ１ｂ、ＦＦ２ａ，ＦＦ２ｂを備え、画素クロック線の出力側に遅延素子ＤＬを設けているが、前記したフリップフロップＦＦ１ａ，ＦＦ１ｂ、ＦＦ２ａ，ＦＦ２ｂはデータの入力側と出力側の何れかにのみ設けた構成、あるいは遅延素子ｄＬを設けない構成とすることもできる。
【０１２４】
これの詳細な構成は、前記図６乃至図８に示したドレインドライバの各表示データ出力側と画素クロック出力側に図１７に示したゲートＧＡＴａ，ＧＡＴｂ、ＧＡＴｃを追加したものに相当する。
【０１２５】
本発明の第８実施例として、次のような動作を行わせる構成とした。ドレインドライバはタイミングコンバータＴＣＯＮからの画像クロックの入力が開始されると、自身の表示データ取込みは行わずに、次段のドレインドライバへの信号の伝送のみを行う。そして、次段のドレインドライバからのキャリー信号を受けることで初めて自身の表示データの取込みを開始する構成とする。
【０１２６】
このとき、次段の表示データ配線と画素クロック配線の駆動を停止する。その後、自身の内部レジスタが満杯になった時点で前段のドレインドライバにキャリー信号を送る。この繰り返しで、タイミングコンバータＴＣＯＮから遠い側に位置する（遠端）ドレインドライバから表示データを詰め込んで行く。
【０１２７】
一般的なドレインドライバＩＣでは、当該ドライバを液晶パネルの上下どちらの側にも実装できるように、入力された表示データを内部レジスタ（ラッチ回路）のどちらの側から詰め込んで行くかを選択できる機能を備えている。本実施例では、基本的に信号の流れが一方向なので、内部レジスタへ詰め込む順番を変えただけでは上記の機能は実現できない。そこで、順次直列に接続されたドレインドライバ群の遠端のドレインドライバＩＣが先ず表示データの受取りを始め、その内部レジスタが満杯になったら順次一つ前段のドレインドライバＩＣにキャリー信号を送る。キャリー信号を受け取ったドレインドライバＩＣは自分の番であることを認識して、表示データを内部レジスタに取込み始める。このとき、ドレインドライバＩＣは、もはや不要になった次段へのデータ線の駆動を停止する。この構成は、図１７の構成をベースにして実現できる。
【０１２８】
本発明の第９実施例として、次のような動作を行わせる構成とした。すなわち、前記各実施例の説明において、タイミングコンバータＴＣＯＮは、最終データを送出後、少なくとも「１ドライバ当たりの内部レイテンシ×ＩＣチップ数」分のクロックを余分に出力し、その後クロック出力を停止する。
【０１２９】
図１０に示したような内部構成のドレインドライバの場合、各フリップフロップ毎の動作に１クロック必要である。この場合、あるドライバに入力されたデータが次段のドライバへと出力されるまでに数クロック必要となる（図１０の構成では２クロック必要）。
【０１３０】
したがって、タイミングコンバータＴＣＯＮから見て遠端のドレインドライバにデータを送る場合には、上記ＴＣＯＮがデータを出力してから遠端のドレインドライバにそのデータが届くまでに「各ドレインドライバごとに必要なクロック数×ドレイン数」だけのクロックが必要となる。
【０１３１】
少なくともこれだけのクロックは必須であるが、その後は必ずしもクロックは必要なくなるので、ＴＣＯＮからの出力を停止してしまえば、低消費電力で、かつＥＭＩの低減が可能となる。
【０１３２】
図１８は本発明の第１０実施例を説明する液晶パネルの模式平面図である。上記の各実施例におけるタイミングコンバータＴＣＯＮを液晶パネルＰＮＬの一方の基板、本実施例は、下側基板であるＴＦＴ基板ＳＵＢ１上に、所謂ベアチップ実装したものである。
【０１３３】
タイミングコンバータＴＣＯＮは、液晶表示装置に使用される電子部品の中でも、最もサイズ（パッケージサイズ）が大きい部類の部品であり、液晶表示装置の小型化を実現するにあたっての大きな障害の一つである。
【０１３４】
本実施例では、このタイミングコンバータＴＣＯＮを液晶パネルＰＮＬの下側基板ＳＵＢ１上にベアチップ実装した。その実装位置は、スペース効率から見てドレインドライバＩＣ２実装辺とゲートドライバＩＣ１実装辺が隣接するコーナ部が好適であるが、この場所に限るものではない。しかし、タイミングコンバータＴＣＯＮの出力信号はドレインドライバとゲートドライバの両方に入力されるので、その両ドライバに近い位置であるコーナ部に実装することで、配線長が短縮でき、またＥＭＩも低減される。本実施例により、液晶表示装置の小型化が容易になる。
【０１３５】
本発明の第１１実施例として、上記のタイミングコンバータＴＣＯＮをＬＶＤＳレシーバ一体型とした。ＬＶＤＳ一体型ＴＣＯＮでは、そうでないものに比べて入力端子の数が大幅に少ない。ＬＶＤＳ一体型でないＴＣＯＮを液晶パネルの基板に直接実装しても、インターフェース基板にＴＣＯＮを搭載した従来のものに比べて、液晶パネルとインターフェース基板とを接続するための端子数はあまり変わらない。しかし、本実施例のように、ＬＶＤＳ一体型としたＴＣＯＮを液晶パネルの基板に直接実装することにより、上記端子数は大幅に少なくなる。これにより、接続ピッチの拡大で信頼性を向上でき、また接続用のコネクタのピン数が低減され、原価低減も可能となる。
【０１３６】
本発明の第１２実施例として、図６乃至図８に示したように、ドレインドライバの階調電圧Ｖ０，Ｖ１の入力端にバッファアンプＢＡを設け、階調電圧もドレインドライバ間で順次直列方式、所謂バケツリレー方式で供給するようにした。
【０１３７】
表示データ入力に次いで本数の多いのが階調電圧入力である。これをフレキシブルプリント基板ＦＰＣで配線する必要がなくなれば、さらにコスト低下となる。しかし、液晶パネル上の配線抵抗は高く、また階調電圧入力端子にはある程度の電流が流れるのが通常であるため（所謂、Ｒ−ＤＡＣ方式、Ｃ−ＤＡＣ方式の何れの場合でも同様）、この電流と液晶パネル上の抵抗値により階調入力電圧が所望の電圧からシフトしてしまう。これでは、ドレインドライバ毎の表示にむらが生じてしまう。
【０１３８】
これに対し、本実施例のように、階調電圧入力端子にバッファアンプを設置することにより、上記入力電流を無視できるレベルに低減することができ、表示むらの発生が回避される。
【０１３９】
なお、ドレインドライバの階調電圧入力側にサンプル・ホールド回路を設けて、複数の階調電圧を時分割で供給するように構成してもよい。通常、階調電圧入力端子は１０乃至２０本ほどあるが、時分割入力とすることで１本の階調電圧入力端子で済む。この場合は、表示制御装置から出力される階調電圧を直列形式とする。これは、既知の回路構成技術で実現できる。これにより、配線数が少なくなり、液晶パネルの額縁サイズの縮小とコスト低減が可能となる。
【０１４０】
図１９は本発明の第１３実施例を説明するドレインドライバの端子配列の模式図である。本実施例では、ドレインドライバＩＣ２の出力端子のうちの液晶パネル駆動用端子（ドレイン線駆動端子）をドレインドライバＩＣ２チップの長辺両側に振り分けてその端子バンプがチップの両長辺内にまんべんなく配置されるようにした。一方、前段および次段のドレインドライバとの間での信号に遣り取りを行うための端子バンプは当該チップの短辺両側に配置する。
【０１４１】
端子バンプがＩＣチップ内に偏在していると、ＡＣＦ（異方性導電フィルム）での接続時に、圧力が各端子バンプに均一に加わらず、結果として接続不良を招く。
【０１４２】
本実施例の構成としたことにより、端子バンプ面積の偏りが緩和されるため、信頼性の高い接続が可能となる。
【０１４３】
図２０は本発明の第１４実施例を模式的に説明する液晶パネルの要部平面図であり、液晶パネルを構成する下側基板（ガラス基板）ＳＵＢ１の略々全域を表示領域ＡＲが占めている。そして、下辺の外縁にドレインドライバＩＣ２が実装される端子配線が形成されている。図２０中、ＩＣ２ＡはドレインドライバＩＣ２の実装位置を示す。
【０１４４】
図２０に示したように、ドレイン線ＤＬをドレインドライバＩＣ２の実装位置ＩＣ２Ａの下（当該ＩＣの腹の下）を通して液晶パネルＰＮＬの下側基板ＳＵＢ１の端部まで引回し、製造工程で必要とされ、その後切断除去される基板部分に形成した短絡配線（共通配線）ＳＴに接続しておく。液晶パネルの製造段階で、短絡配線ＳＴを下側基板ＳＵＢ１の切断除去時に切断するときに、ドレイン線ＤＬは個々に分離される。
【０１４５】
液晶パネルＰＮＬの製造工程では、静電気の影響による薄膜トランジスタＴＦＴの特性が変動し、画質上の不良の発生を招くことを防止するために、図１７に示したような各ドレイン線を短絡する短絡配線（共通配線）ＳＴを下側基板ＳＵＢ１の切り落とし部分に形成してある。従来の液晶パネルでは、この短絡配線（共通配線）ＳＴをドレインドライバのチップ搭載部（当該チップの腹の下）に配置し、チップの実装直前にレーザ等で切断していた。
【０１４６】
本実施例では、下側基板ＳＵＢ１の端面に近い側の辺に入力端子バンプが形成されないため、上記ドレイン線ＤＬをチップの腹の下を通して最終的に切断除去される位置に設けた短絡配線（共通配線）ＳＴに接続した。
【０１４７】
ちなみに、ＴＣＰを用いる方式ではもともと図２０のようにドレイン線と短絡配線（共通配線）ＳＴが形成されているが、ＦＣＡ実装とする場合は、従来の構成を用いたものでは入力端子バンプが邪魔して、各出力配線を下側基板ＳＵＢ１の端辺まで導出させることができなかったため、上記のようなレーザ等による切断が不可欠であった。
【０１４８】
本実施例の構成により、短絡配線（共通配線）ＳＴをレーザ等で切断する必要がなく、工程数が削減され、低コスト化が可能となる。
【０１４９】
図２１は本発明の第１５実施例を模式的に説明する液晶パネルの要部平面図であり、液晶パネルを構成する下側基板（ガラス基板）ＳＵＢ１の略々全域を表示領域ＡＲが占めている。そして、下辺の外縁にドレインドライバＩＣ２が実装される端子配線が形成されている。
【０１５０】
図２１に示したように、液晶パネルの下側基板ＳＵＢ１上にはドレインドライバＩＣ２間を接続する画素クロック、表示データおよび階調電圧の各配線が形成されている。そして、各ドレインドライバＩＣ２への電源、接地（ＧＮＤ）端子は下側基板ＳＵＢ１に端縁に直交する方向に当該ドレインドライバＩＣ２実装位置からｄだけ突出して形成されている。
【０１５１】
本実施例におけるＦＰＣは上記電源、接地（ＧＮＤ）端子に電源電圧供給線と接地線を有し、その幅Ｗは下側基板ＳＵＢ１の端縁とドレインドライバＩＣ２との実装位置間に収まる寸法とされ、外部プリント基板との接続部（ゲートＦＰＣに隣接する部分）以外は液晶パネルの裏面に折り曲げる必要の無い幅で、下側基板ＳＵＢ１への圧着部分とほぼ同様の幅とされている。
【０１５２】
従来のＦＰＣには画素クロック、表示データおよび階調電圧配線および電源、接地（ＧＮＤ）線が形成されており、液晶パネルからはみ出た部分を液晶パネルの裏面に折り曲げて収納していた。
【０１５３】
本実施例のフレキシブルプリント基板ＦＰＣ２には、電源線（接地線を含む）のみが形成されており、図示したサイズでよく、多層配線も必要としないため、低コスト化できる。
【０１５４】
なお、上記のフレキシブルプリント基板ＦＰＣ２は、として、下側基板ＳＵＢ１への圧着部分の裏面に配線を形成することで、シンプルな構成とすることが可能となる。
【０１５５】
図２２は本発明の第１６実施例を模式的に説明する図２１と同様の液晶パネルの要部平面図である。本実施例では、ドレインドライバ側のＦＰＣの一部、すなわちドレインドライバＩＣ２の配列方向の間隙に配置できる突出部ＰＲＪを形成し、この突出部ＰＲＪにチップコンデンサＣＨＣなどの電子部品を搭載するようにした。
【０１５６】
本実施例により、電子部品の搭載スペースを充分に確保でき、当該電子部品の実装作業を容易にすることができる。
【０１５７】
図２３は本発明の第１７実施例を模式的に説明する液晶パネルの要部断面図である。図中、ＳＵＢ２は液晶パネルの他方の基板（カラーフィルタ基板：ＣＦ基板）であり、前記各実施例の同一符号は同一部分に対応する。
【０１５８】
本実施例では、図２１あるいは図２２に示したフレキシブルプリント基板ＦＰＣ２を下側基板ＳＵＢ１の端縁から僅かに（ｄだけ）外側に突出させたものである。液晶パネルの製造工程では、静電気は下側基板ＳＵＢ１上の配線へ飛び込むケースが多い。特に、製造工程中で使用するカセットやトレイなどの搬送装置や器具に液晶パネルの端部が接触したときに静電気が侵入し易い。
【０１５９】
本実施例の構成により、液晶パネルの端部、特にＴＦＴを形成した下側基板ＳＵＢ１が外部の搬送装置等に接触することを防止できるので、特に図１７に示されたようにドレイン線ＤＬが下側基板ＳＵＢ１の端部まで延びている場合の静電気によるＴＦＴのダメージを回避できる。この突出幅ｄは液晶パネルやフレキシブルプリント基板ＦＰＣのサイズあるいは厚みに応じて任意に設定できる。
【０１６０】
また、図２３において、そのフレキシブルプリント基板ＦＰＣに形成した配線のうち、接地線を最外側に配置することで、静電気の侵入をより効果的に阻止できる。
【０１６１】
図２４は本発明の第１８実施例を模式的に説明する液晶パネルの要部平面図である。なお、下側に位置する基板は図示を省略してある。
【０１６２】
本実施例では、ドレインドライバ間の表示データおよび画素クロックの直列供給方式を行う配線を、下側基板ＳＵＢ１上に直接形成すると共に、ドレインドライバＩＣ２チップの短辺、および長辺の一部から引き回したものである。この構成により、各配線間の間隔に余裕が生じ、配線密度が粗くなるので、製造コストを低減できる。
【０１６３】
図２５は本発明の第１９実施例を模式的に説明する液晶パネルの要部平面図である。本実施例では、ドレインドライバＩＣ２間を接続する表示データ配線、画素クロック配線、階調電圧配線はドレインドライバＩＣ２の短辺側で接続するように形成し、電源配線をドレインドライバＩＣ２の長辺の、短辺に近接する部分から上記表示データ配線、画素クロック配線、階調電圧配線の延在方向と略平行な方向、かつ隣接するドレインドライバＩＣ２方向に形成した。
【０１６４】
そして、この電源配線（接地線も含む）の形成部分（フレキシブルプリント基板ＦＰＣ２との接続部を含む）がフレキシブルプリント基板ＦＰＣ２の圧着部に位置するようにした。このとき、ドレインドライバＩＣ２の短辺側の配線を液晶パネルの有効表示領域ＡＲ側に寄せて形成することで、電源配線およびフレキシブルプリント基板ＦＰＣ２との接続部を下側基板ＳＵＢ１の端縁から後退させることができ、額縁の狭小化をさらに進めることが可能となる。
【０１６５】
図２６と図２７はドレインドライバの実装部を拡大して示す模式平面図であり、図２６はドレインドライバの入力側半分、図２７はドレインドライバの出力側半分を示す。
【０１６６】
図２６と図２７において、ＩＣ２Ａ１はサイズ仕様１のドレインドライバＩＣ２の実装位置、ＩＣ２Ａ２はサイズ仕様２のドレインドライバＩＣ２の実装位置である。サイズ仕様１のドレインドライバＩＣ２Ａ１とサイズ仕様２のドレインドライバＩＣ２Ａ２とは、短辺サイズが異なる。以下の説明でサイズ仕様１とサイズ仕様２のドレインドライバの実装位置にかかわらない部分はＩＣ２Ａとして説明する。なお、このドレインドライバの出力側の端子およびバンプ配列は入力側と対称は配列となっているので、以下では、主として入力側について説明する。
【０１６７】
このドレインドライバＩＣ２の前段ドレインドライバ側の短辺側と表示領域ＡＲ側の短辺近傍の長辺に前段ドレインドライバから伝送される表示データ、各クロック信号、階調電圧信号の配線と入力バンプが配置されている。ＡＮＬはアナログ信号である階調電圧信号配線で、そのバンプは表示領域ＡＲ側の短辺近傍の長辺に配置されている。アナログ配線は多少高抵抗でもよいので、線幅を狭くして長辺に配置してある。
【０１６８】
高速のデジタル信号である表示データ信号および画素クロック信号ＣＬ２の配線ＤＦは低抵抗である必要から、前段ドレインドライバ側の短辺側と表示領域ＡＲ側の短辺近傍の長辺の一部に配置されている。フレームクロック信号ＣＬ１や反転信号Ｍなどの低速のデジタル信号配線ＤＳは表示領域ＡＲ側の短辺近傍の長辺の上記階調電圧信号配線ＡＮＬと高速のデジタル信号配線ＤＦの間に配置されている。
【０１６９】
このドレインドライバの出力配線であるドレイン線ＤＬのバンプＢＰは当該ドレインドライバの基板切断線側である基板外縁側に配置され、このバンプＢＰを通ってドレイン線ＤＬが表示領域ＡＲ側および基板切断線の外側（切断除去される部分）に形成した共通線ＳＴに延びて配線されている。
【０１７０】
ドレインドライバの短辺入力側に形成されるバンプＢＰは千鳥状に配列されている。同様にドレイン線ＤＬの端子ＢＰも千鳥状に配列されている。これらの千鳥配列のバンプは図２７に示したように、ドレインドライバの出力側半分でも同様に配列されている。入力側短辺に形成したバンプＢＰは出力側短辺のバンプを平行移動させた配置にされている。
【０１７１】
図２８に示したように、ドレインドライバＩＣ２の出力配線ＯＵＴは斜め配線で画素領域ＡＲのドレイン線ＤＬに接続される。したがって、配線長が場所によって大きく異なるので、斜め配線部の抵抗値に差が生じる。この抵抗値の“差”がある程度大きくなると、それによるドレイン波形の鈍りの“差”に起因して表示むらが生じてしまう。
【０１７２】
従来は、上記の斜め配線の太さ（幅）を、当該斜め配線が長い部分（ドレインドライバチップの両端部）で大きく（広く）し、配線が短い部分（ドレインドライバチップの中央部）では細く（狭く）するなどの手段を施して、抵抗値が一定になるように調整している。
【０１７３】
しかし、ドレインドライバチップ当たりの出力数を増やした場合、斜め配線部の抵抗値差が大きくなり過ぎて調整し切れなくなってしまう。この対策として、本発明では、次のような構成を採用した。
【０１７４】
図２９は本発明の液晶表示装置の第２０実施例を説明するためのドレインドライバの出力配線構成の説明図であり、出力配線ＯＵＴをドレインドライバＩＣ１の表示領域（画素領域）ＡＲから遠い側の辺に設けたものである。すなわち、表示領域（画素領域）から斜めに引き延ばされる出力配線ＯＵＴをドレインドライバＩＣ１の腹の下で画素領域ＡＲから遠い側の辺まで延長して設けた。
【０１７５】
このような配線とすることにより、図２９のＡで示した配線領域でも抵抗値差の調整が可能となり、当該抵抗値を一定に調整するための自由度が広がる。また、図２９中に黒丸で示したように、当該配線の端子を千鳥状に配置すればドレインドライバＩＣ１のバンプとの接続裕が大きくなる。そして、基板切断線の外側に静電気対策用の共通配線を設け、この共通配線に上記出力配線ＯＵＴを延長して接続することにより、当該共通配線と出力配線をレーザ切断する工程を省略できる。
【０１７６】
ドレインドライバの基板外側の長辺の短辺近傍には電源端子が配置されている。この電源端子ＶCC、ＧＮＤ、ＶLCD は図示したように階段状に形成されている。なお、ＤＭ１、ＤＭ２、ＤＭ３はダミー端子、ＤＢＰはダミーバンプを示す。
【０１７７】
そして、電源端子ＶCC、ＧＮＤ、ＶLCD のドレインドライバ側に形成するバンプは長辺に沿って２列に設けてあり、接続抵抗を低減している。
【０１７８】
ドレインドライバの表示領域ＡＲ側長辺に形成した各配線には、異なるサイズ仕様のドレインドライバに対応させるために、その端子ＢＰを当該ドレインドライバの短辺に沿った方向に２ヵ所形成してある。
【０１７９】
図２６と図２７に示したように、高速デジタル信号、低速デジタル信号、およびアナログ信号の各配線幅は、それぞれの抵抗が許容抵抗となるように線幅を変えてある。また、表示データ用の高速配線は一定の間隔をあけて配線してある。なお、低速デジタル信号用の配線は高速デジタル信号用の配線と同等の抵抗としてある。
【０１８０】
高速デジタル信号用配線、低速デジタル信号用配線、およびアナログ信号用に設けるバンプは、配線幅に対応してその大きさを異ならせている。
【０１８１】
ドレイン線ＤＬをドレインドライバの基板外側に延ばし、これを静電対策用の共通線ＳＴに接続したことにより、基板を切断線ＣＴＬで切断除去した時に、各ドレイン線は個々に分離され、従来のように改めてレーザ光などを用いた切断工程を不要としている。このドレイン線ＤＬの基板外側での配線は図示した基板外縁と直交するものに限らず、斜め配線としてもよい。
【０１８２】
上記したように、このドレインドライバの実装位置の表示領域側長辺に２つのサイズ仕様のドレインドライバに対応したバンプＢＰを形成したことにより、２つのサイズ仕様のドレインドライバを兼用できる。一般に、この種のドレインドライバの小型化はその短辺サイズの縮小にある。本実施例の構成としたことで、サイズ仕様ＩＣ１Ａ１とサイズ仕様ＩＣ１Ａ２のドレインドライバの何れであっても、基板側の配線パターンを変更することなく適用できる。
【０１８３】
図３０はドレインドライバとフレキシブルプリント基板の配線の従来の接続構造の説明図である。従来、ドレインドライバＩＣ２とフレキシブルプリント基板ＦＰＣ２の配線の接続は、図３０に示したようにフレキシブルプリント基板ＦＰＣ２の配線端子をガラス（基板）端よりも外まで引き回し、スルーホールでフレキシブルプリント基板ＦＰＣ２のバス配線に接続していた。したがって、ＡＣＦで熱圧着される部分は端子しかなかった。そのため、フレキシブルプリント基板ＦＰＣ２は圧着部と同じ幅しかなく、しかもその同じ部分をバス配線に使っているため、スルーホールもバス配線も全てが熱圧着される領域に存在する。スルーホールを熱圧着すると、その接続信頼性に悪影響を及ぼす恐れがある。これについて、本発明では次のように対策した。
【０１８４】
図３１は本発明の第２１実施例を模式的に説明するためのドレインドライバとフレキシブルプリント基板の配線の接続構造の説明図である。図示したように、隣接するドレインドライバＩＣ２間にフレキシブルプリント基板ＦＰＣ２の一部を突出させ、この突出部分（図２２のＰＲＪに相当）にスルーホールＴＨを配置した。なお、この突出部分にはチップコンデンサ等の部品ＣＨＣを実装する（図２、図２２参照）。このような構造としたことにより、スルーホールＴＨは熱圧着領域から外れるので、上記した従来の構造における接続信頼性への悪影響を回避できる。
【０１８５】
しかし、図３２に示したように、フレキシブルプリント基板ＦＰＣ２のバス配線は同層に形成されているため、図３１に示した構造のままではフレキシブルプリント基板ＦＰＣ２の端子とスルーホールＴＨをつなぐことはできない。そこで、本発明では、次のように対策した。
【０１８６】
図３３は図３１に示した本発明の第２１実施例をさらに説明するためのドレインドライバとフレキシブルプリント基板ＦＰＣ２の配線の接続構造の説明図である。本実施例では、フレキシブルプリント基板ＦＰＣの端子を階段状に形成することで、この端子とスルーホールＴＨの接続を可能とした。なお、上記の各信号配線はゲート線、もしくはドレイン線と同層とすることができる。
【０１８７】
図３４は本発明の第２２実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。図３４において、液晶パネルを構成する下側基板ＳＵＢ１の下辺（ドレインドライバ側）にはドレインドライバＩＣ２が、また左辺（ゲートドライバ側）にはゲートドライバＩＣ１が、それぞれＦＣＡ実装されている。
【０１８８】
下側基板ＳＵＢ１の下辺にはドレインドライバ間にデータ信号（表示データ、階調電圧信号）および画素クロック信号を含む高速と低速の各種クロック信号を順次直列に転送するためのドレインデータ配線が直接形成されている。
【０１８９】
また、下側基板の左辺には上記ゲートドライバ間に上記走査電圧信号および走査クロック信号を順次直列に転送するためのゲートデータ配線とゲートドライバ電源配線とが直接形成してある。
【０１９０】
そして、下側基板ＳＵＢ１のドレインドライバＩＣ２の外側周辺に沿ってドレインドライバ電源配線ＰＷＬ−Ｄのみを形成したドレインドライバ電源配線部と、このドレインドライバ電源配線部の上記ゲートドライバＩＣ１を配置した端部側に上記ドレインドライバ電源配線ＰＷＬ−Ｄの延長部ＰＷＬ−ＤＥとドレインデータ配線ＤＤＬに接続するドレインデータ接続配線と、ゲートデータ配線ＧＤＬに接続するゲートデータ接続配線と上記ゲートドライバ電源配線ＰＷＬ−Ｇに接続するゲートドライバ電源接続配線とを形成したインターフェース配線部Ｉ／Ｆ／ＦＰＣを形成したフレキシブルプリント基板ＦＰＣ２が設置されている。
【０１９１】
フレキシブルプリント基板ＦＰＣ２のインターフェース配線部Ｉ／Ｆ／ＦＰＣは液晶パネルの背面に折り曲げられ、その先端に設けたコネクタＣＴ４がインターフェースプリント基板ＰＣＢに設けたコネクタ（図示せず）に結合される。
【０１９２】
なお、インターフェースプリント基板ＰＣＢはゲートドライバＩＣ１の搭載位置で液晶パネルの背面に設置される。下側基板ＳＵＢ１上の配線（ドレインデータ配線、ゲートデータ配線、ゲート電源配線）とフレキシブルプリント基板の接続配線とは図中に黒丸で示した（矢印Ａ）パッドＰＡＤ−Ａで圧着して電気的に接続が取られる。
【０１９３】
本実施例によれば、ドレインドライバ側に比較してスペースに余裕のあるゲートドライバ側には、データ配線と電源配線を下側基板ＳＵＢ１上に直接形成し、フレキシブルプリント基板はドレインドライバ側のみに設けている。
【０１９４】
そして、ドレインドライバ側に設置するフレキシブルプリント基板ＦＰＣ２にはドレイン電源配線のみを形成するものであるため、フレキシブルプリント基板は単層配線でよく、そのインターフェース配線部Ｉ／Ｆ／ＦＰＣ部分の配線も単層配線とすることができる。
【０１９５】
その結果、本実施例によれば、フレキシブルプリント基板の数を減らし、かつフレキシブルプリント基板自体の構成が単純化されるため、部品点数の削減と作業の簡素化と共に、コスト削減の効果がある。
【０１９６】
図３５は本発明の第２３実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図３４に示した実施例におけるフレキシブルプリント基板ＦＰＣ２からインターフェース配線部Ｉ／Ｆ／ＦＰＣを分離してゲートドライバＩＣ１を配置した端部側のドレインドライバ設置辺に取り付けたものである。
【０１９７】
フレキシブルプリント基板ＦＰＣ２は液晶パネルのドレインドライバ側辺に沿って延びる短冊状であり、ドレインドライバ電源配線ＰＷＬ−Ｄのみが２層配線で形成してある。そして、このドレインドライバ電源配線ＰＷＬ−Ｄとインターフェース配線部Ｉ／Ｆ／ＦＰＣに形成されているドレインドライバ電源配線とを繋ぐドレインドライバ電源接続配線ＰＷＬ−ＤＤが図３５に示したように下側基板ＳＵＢ１上に直接形成されている。
【０１９８】
ドレインドライバ側のデータ配線ＤＤＬ、ゲートドライバ側のデータ配線ＧＤＬおよびゲートドライバ電源配線ＰＷＬ−Ｇは前記第２２実施例と同様に下側基板ＳＵＢ１上に直接形成されている。フレキシブルプリント基板ＦＰＣ２のドレインドライバ電源配線ＰＷＬ−Ｄと上記ドレインドライバ電源接続配線ＰＷＬ−ＤＤの一端（給電端）とは図３５に黒丸で示した（矢印Ｂ）パッドＰＡＤ−Ｂで電気的に接続が取られる。
【０１９９】
また、フレキシブルプリント基板ＦＰＣ２のドレインドライバ電源配線ＰＷＬ−Ｄに一端を接続したドレインドライバ接続配線ＰＷＬ−ＤＤの他端とインターフェース配線部Ｉ／Ｆ／ＦＰＣに形成されているドレインドライバ電源配線とは、ドレインドライバ側のデータ配線ＤＤＬ、ゲートドライバ側のデータ配線ＧＤＬおよびゲートドライバ電源配線ＰＷＬ−Ｇと共に、図３５の黒丸で示した（矢印Ａ）パッドＰＡＤ−Ａで電気的に接続が取られる。その他の構成は図３４の第２２実施例と同様である。
【０２００】
本実施例により、フレキシブルプリント基板ＦＰＣ２が短冊状であることから、フレキシブルプリント基板基板の母材から切り出す場合の効率、所謂材料とりの効率が向上し、大きなコスト削減効果がある。その他の構成および効果は第２２実施例と同様である。
【０２０１】
図３６は本発明の第２４実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図３５で説明した第２３実施例におけるインターフェース配線部Ｉ／Ｆ／ＦＰＣを液晶パネルのゲートドライバＩＣ１配置辺側に取り付けたものである。
【０２０２】
したがって、図３６では図３５におけるドレインドライバ電源配線ＰＷＬ−Ｄとインターフェース配線部Ｉ／Ｆ／ＦＰＣに形成されているドレインドライバ電源配線とを繋ぐドレインドライバ電源接続配線ＰＷＬ−ＤＤはインターフェース配線部Ｉ／Ｆ／ＦＰＣを取り付けたゲートドライバＩＣ１配置辺側まで延長して形成されている。そして、このドレインドライバ電源接続配線ＰＷＬ−ＤＤの他端、ドレインドライバ側データ配線ＤＤＬ、ゲートドライバ側データ配線ＧＤＬ、ゲートドライバ電源配線ＰＷＬ−Ｇとインターフェース配線部Ｉ／Ｆ／ＦＰＣに形成されている各対応配線とは、矢印Ｃで示したパッドＰＡＤ−Ｃ（黒丸で示す）で電気的に接続される。
【０２０３】
本実施例の効果は、基本的には上記第２３実施例と同様であるが、インターフェース配線部Ｉ／Ｆ／ＦＰＣの取り付け位置をゲートドライバ搭載辺に沿って選択できることから、例えばＴＣＯＮなどの他の部品を実装するためのスペース、あるいはこのインターフェース基板ＰＣＢの実装部品の位置関係などに応じて任意に設計できる。その他の効果は前記実施例と同様である。
【０２０４】
図３７は本発明の第２５実施例を説明する下側基板の配線とフレキシブルプリント基板まわりの要部構造図である。本実施例は、図３６で説明した第２４実施例におけるフレキシブルプリント基板ＦＰＣ２の端部（給電端）をゲートドライバ実装辺側に延長し、その先端にドレインドライバ電源配線用のコネクタＣＴ５を設置したものである。
【０２０５】
したがって、第２４実施例と同様にゲートドライバ搭載辺に設けるインターフェース配線部Ｉ／Ｆ／ＦＰＣは、ドレインドライバ用のデータ配線とゲートドライバ用のデータ配線およびその電源配線を有したものとなる。これらインターフェース配線部Ｉ／Ｆ／ＦＰＣの配線と下基板ＳＵＢ１上に形成した各配線とは、黒丸で示したパッドＰＡＤ−Ｄで電気的に接続される。
【０２０６】
また、図３７では、フレキシブルプリント基板ＦＰＣ２がコネクタＣＴ５側に段差を有した形状となっているが、これは前記図２３で説明したように、当該フレキシブルプリント基板ＦＰＣ２の外縁を距離ｄだけ下側基板ＳＵＢ１からはみ出させるためと、当該フレキシブルプリント基板ＦＰＣ２の突出部分を下側基板ＳＵＢ１の背面に折り曲げてインターフェース基板ＰＣＢの図示しないコネクタの位置にフレキシブルプリント基板ＦＰＣ２のコネクタＣＴ５を合わせるためである。しかし、上記段差を無くして全体をストレートの短冊状としても構わない。
【０２０７】
本実施例によれば、上記第２３実施例と同様のフレキシブルプリント基板ＦＰＣ２の材料取りの効率を向上させると共に、接続用のパッド箇所を一か所のみとすることで、作業工程数を削減できるという効果を有する。他の効果は前記の実施例と同様である。
【０２０８】
次に、本発明を適用する液晶表示装置のその他の構成について説明する。
【０２０９】
図３８は液晶表示装置の等価回路を示すブロック図である。この液晶表示装置は、表示部である液晶パネル（ＴＦＴ−ＬＣＤ）の下側に映像信号線駆動回路１０３が配置され、側面側に走査信号線駆動回路１０４、およびコントローラ部１０１と電源部１０２が配置されている。
【０２１０】
コントローラ部１０１と電源部１０２は多層プリント基板からなるインターフェース基板に実装され、液晶表示モジュールの額縁領域を縮小するために走査信号線駆動回路１０４の裏面に配置されている。
【０２１１】
薄膜トランジスタＴＦＴは隣接する２本のゲート信号線ＧＬの交差領域内に配置され、そのドレイン電極とゲート電極は、それぞれドレイン線ＤＬ、ゲート線ＧＬに接続されている。ＧＴＭはゲート線引出し線（Ｇ−１，Ｇ０，Ｇ１，Ｇ２，・・Ｇｅｎｄ，Ｇｅｎｄ＋１）、ＤｉＲ，ＤｉＧ，ＤｉＢ，・・Ｄｉ＋１Ｒ，Ｄｉ＋１Ｇ，Ｄｉ＋１Ｂ，・・はドレイン線引出し線、Ｃａｄｄは保持容量を示す。なお、ソース、ドレインは、本来その間のバイアス極性によって決まるもので、この液晶表示装置の回路では、その極性が動作中反転するので、ソース電極とドレイン電極は動作中入れ替わると理解されたい。
【０２１２】
図３９はホストコンピユータと液晶表示装置のコントローラ部間の表示データの流れの説明図である。ホストコンピユータ（図中ではＰＣと表記）の表示コントローラから出た表示データ（ここでは、１８ｂｉｔ，６５ＭＨｚ）は送信側の低電圧差動信号送信器（送信用ＬＶＤＳ：ＬＶＤＳトランスミッタ）ＬＶＤＳ−Ｔに入力して低電圧差動信号（ＬＶＤＳ）に変換されてインターフェースコネクタを介して液晶表示表示装置（図中、ＴＦＴと表記）の低電圧差動信号受信器（受信用ＬＶＤＳ：ＬＶＤＳレシーバ）ＬＶＤＳ−Ｒに入力する。
【０２１３】
ＬＶＤＳレシーバＬＶＤＳ−Ｒでは、入力した差動信号を元の信号（１８ｂｉｔ，６５ＭＨｚ）に戻し、これを走査信号線駆動回路および映像信号線駆動回路を制御するタイミングコンバータＴＣＯＮに与え、液晶表示装置に表示がなされる。
【０２１４】
また、ホストコンピユータ側の差動信号送信器であるＬＶＤＳトランスミッタＬＶＤＳ−Ｔは並列に入力するディジタルデータを直列のディジタルデータに変換して液晶表示装置に送信し、液晶表示装置側のＬＶＤＳレシーバＬＶＤＳ−Ｒは、入力する直列のディジタルデータを並列のディジタルデータに変換して表示信号を再生するので、インターフェースコネクタの端子数が減り、接続の信頼性が向上すると共に、ホストコンピユータと液晶表示装置間の高周波電流配線数が減ることでＥＭＩが発生し難くなる。
【０２１５】
図４０は本発明の液晶表示装置を実装した情報処理装置の一例である可搬型のノートパソコンの説明図である。このノートパソコンはキーボード部と表示部とがヒンジで連結されており、キーボード部にはホストコンピユータであるＣＰＵが内蔵され、表示部には本発明による液晶表示装置が実装されている。
【０２１６】
表示部に実装される液晶表示装置は、液晶パネルＰＮＬ、ゲート側フレキシブルプリント基板ＦＰＣ１、ドレイン側フレキシブルプリント基板ＦＰＣ２、低電圧作動信号ＬＶＤＳレシーバを実装したインターフェース基板ＰＣＢ、バックライト用のインバータ電源ＩＶ等から構成される。なお、ＬＰＣはインバータ電源ＩＶからバックライト組立体を構成する蛍光管に給電するランプケーブルである。
【０２１７】
図４１は本発明による液晶表示装置を実装したディスクトップ型モニターの一例を示す外観図である。このモニターは本発明の液晶表示装置を実装した表示部と、表示部を支持するスタンド部とから構成される。表示部には液晶表示装置の液晶パネルＰＮＬが画面を構成している。
【０２１８】
本発明は、上記図４０、図４１で説明した情報処理装置に限らず、各種の表示装置にも同様に適用できるものである。
【０２１９】
また、本発明は上記説明した各実施例に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能であることは言うまでもない。
【符号の説明】
【０２２０】
ＳＵＢ１ 液晶パネルの下側基板（薄膜トランジスタ基板）
ＳＵＢ２ 液晶パネルの上側基板（カラーフィルタ基板）
ＴＣＯＮ タイミングコンバータ
ＩＣ１ ドレインドライバ
ＩＣ２ ゲートドライバ
ＣＨＣ コンデンサチップ
ＤＬ ドレイン線
ＳＴ 共通線
ＦＰＣ（ＦＰＣ１、ＦＰＣ２） フレキシブルプリント基板
ＩＣ１Ａ１，ＩＣ１Ａ２ サイズ仕様が異なるドレインドライバの実装位置。
【特許請求の範囲】
【請求項１】
第１の基板と、前記第１の基板に貼り合わされる第２の基板と、前記第１の基板と前記第２の基板に挟まれる液晶層と、
前記第１の基板の第１の辺沿いに並ぶ複数のドレイン線と、前記第１の辺に隣接する第２の辺沿いに並び且つ前記複数のドレイン線と交差する複数のゲート線と、前記複数のゲート線の一つにより制御され且つ前記複数のドレイン線の一つから表示データ信号に応じた電圧信号を受けるスイッチング素子を夫々備えた複数の画素とを含む液晶パネルと、
前記第１の基板の周縁に前記第の１辺沿いに並べて実装され、その各々は前記複数のドレイン線の対応する一群に前記電圧信号を印加する複数のドレインドライバと、
前記第1の基板に形成され、前記複数のドレインドライバの内の互いに隣接する一対のドレインドライバを接続するドレインデータ配線と、
前記第１の基板の前記第１の辺に実装され、且つ前記複数のドレインドライバの各々へは電源を、前記複数のドレインドライバの前記第２の辺に最も近い一つへは前記表示データ信号を、各々供給するフレキシブルプリント基板とを有する液晶表示装置であって、
前記フレキシブルプリント基板は、前記複数のドレインドライバの各々に前記電源を供給する電源供給線を有し
前記電源供給線は前記複数のドレインドライバの電源入力端子に夫々接続され、
前記表示データ信号は、前記第１の基板に形成された中継配線を通して前記フレキシブルプリント基板から、前記第２の辺に最も近い前記ドレインドライバへ転送され、前記複数のドレインドライバの各々の内部と前記ドレインデータ配線とを通して前記複数のドレインドライバ間を順次転送されることを特徴とする液晶表示装置。
【請求項２】
前記フレキシブルプリント基板は、前記第１の辺沿いに延びた延長部分を有し、
前記延長部分には、前記電源供給線が形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記複数のドレインドライバにはクロック信号が入力され、
前記クロック信号は、前記中継配線を通して前記フレキシブルプリント基板から、前記第２の辺に最も近い前記ドレインドライバへ転送され、前記複数のドレインドライバの各々の内部と前記ドレインデータ配線とを通して前記複数のドレインドライバ間を順次転送されることを特徴とする請求項１又は請求項２に記載の液晶表示装置。
【請求項４】
前記第１の基板の周縁に前記第２の辺沿いに並べて実装され、その各々は前記複数のゲート線に対応する一群に走査信号を印加する複数のゲートドライバを有し、
前記フレキシブルプリント基板は、前記複数のゲートドライバに電源と走査クロック信号とを供給することを特徴とする請求項１から請求項３の何れか１項に記載の液晶表示装置。
【請求項５】
第１の基板と、前記第１の基板に貼り合わされる第２の基板と、前記第１の基板と前記第２の基板に挟まれる液晶層とを有し、
前記第１の基板の第１の辺沿いに並ぶ複数のドレイン線と、前記第１の辺に隣接する第２の辺沿いに並び且つ前記複数のドレイン線と交差する複数のゲート線と、前記複数のゲート線の一つにより制御され且つ前記複数のドレイン線の一つから表示データ信号に応じた電圧信号を受けるスイッチング素子を夫々備えた複数の画素とを含む液晶パネルと、
前記第１の基板の周縁に前記第の１辺沿いに並べて実装され、その各々は前記複数のドレイン線の対応する一群に前記電圧信号を印加する複数のドレインドライバと、
前記第1の基板に形成され、前記複数のドレインドライバの内の互いに隣接する一対のドレインドライバを接続するドレインデータ配線と、
前記第１の基板に実装され、且つ前記複数のドレインドライバの各々へは電源を、前記複数のドレインドライバの前記第２の辺に最も近い一つへは前記表示データ信号を、各々供給する第１のフレキシブルプリント基板と、
前記第１の基板の前記第１の辺に実装され、且つ前記複数のドレインドライバの各々に前記電源を供給する電源供給線が形成され、前記電源供給線の各々が前記第１の基板に形成された前記複数のドレインドライバの電源入力端子に接続される第２のフレキシブルプリント基板とを有する液晶表示装置であって、
前記第２のフレキシブルプリント基板に形成された前記電源供給線の各々は、前記第１の基板に形成された電源中継配線及び前記電源中継配線を通して前記第１のフレキシブルプリント基板に形成された前記電源中継配線の延長線に接続され、
前記表示データ信号は、前記第１の基板に形成された中継配線を通して前記第１のフレキシブルプリント基板から、前記第２の辺に最も近い前記ドレインドライバへ転送され、前記複数のドレインドライバの各々の内部と前記ドレインデータ配線とを通して前記複数のドレインドライバ間を順次転送されることを特徴とする液晶表示装置。
【請求項６】
前記第１のフレキシブルプリント基板は、前記第１の基板の前記第１の辺に実装されることを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記第１のフレキシブルプリント基板は、前記第１の基板の前記第２の辺に実装されることを特徴とする請求項５に記載の液晶表示装置。
【請求項８】
前記複数のドレインドライバにはクロック信号が入力され、
前記クロック信号は、前記中継配線を通して前記第１のフレキシブルプリント基板から、前記第２の辺に最も近い前記ドレインドライバへ転送され、前記複数のドレインドライバの各々の内部と前記ドレインデータ配線とを通して前記複数のドレインドライバ間を順次転送されることを特徴とする請求項５から請求項７の何れか１項に記載の液晶表示装置。
【請求項９】
前記第１の基板の周縁に前記第２の辺沿いに並べて実装され、その各々は前記複数のゲート線に対応する一群に走査信号を印加する複数のゲートドライバを有し、
前記第１のフレキシブルプリント基板は、前記複数のゲートドライバに電源と走査クロック信号とを供給することを特徴とする請求項５から請求項８の何れか１項に記載の液晶表示装置。
【請求項１】
第１の基板と、前記第１の基板に貼り合わされる第２の基板と、前記第１の基板と前記第２の基板に挟まれる液晶層と、
前記第１の基板の第１の辺沿いに並ぶ複数のドレイン線と、前記第１の辺に隣接する第２の辺沿いに並び且つ前記複数のドレイン線と交差する複数のゲート線と、前記複数のゲート線の一つにより制御され且つ前記複数のドレイン線の一つから表示データ信号に応じた電圧信号を受けるスイッチング素子を夫々備えた複数の画素とを含む液晶パネルと、
前記第１の基板の周縁に前記第の１辺沿いに並べて実装され、その各々は前記複数のドレイン線の対応する一群に前記電圧信号を印加する複数のドレインドライバと、
前記第1の基板に形成され、前記複数のドレインドライバの内の互いに隣接する一対のドレインドライバを接続するドレインデータ配線と、
前記第１の基板の前記第１の辺に実装され、且つ前記複数のドレインドライバの各々へは電源を、前記複数のドレインドライバの前記第２の辺に最も近い一つへは前記表示データ信号を、各々供給するフレキシブルプリント基板とを有する液晶表示装置であって、
前記フレキシブルプリント基板は、前記複数のドレインドライバの各々に前記電源を供給する電源供給線を有し
前記電源供給線は前記複数のドレインドライバの電源入力端子に夫々接続され、
前記表示データ信号は、前記第１の基板に形成された中継配線を通して前記フレキシブルプリント基板から、前記第２の辺に最も近い前記ドレインドライバへ転送され、前記複数のドレインドライバの各々の内部と前記ドレインデータ配線とを通して前記複数のドレインドライバ間を順次転送されることを特徴とする液晶表示装置。
【請求項２】
前記フレキシブルプリント基板は、前記第１の辺沿いに延びた延長部分を有し、
前記延長部分には、前記電源供給線が形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記複数のドレインドライバにはクロック信号が入力され、
前記クロック信号は、前記中継配線を通して前記フレキシブルプリント基板から、前記第２の辺に最も近い前記ドレインドライバへ転送され、前記複数のドレインドライバの各々の内部と前記ドレインデータ配線とを通して前記複数のドレインドライバ間を順次転送されることを特徴とする請求項１又は請求項２に記載の液晶表示装置。
【請求項４】
前記第１の基板の周縁に前記第２の辺沿いに並べて実装され、その各々は前記複数のゲート線に対応する一群に走査信号を印加する複数のゲートドライバを有し、
前記フレキシブルプリント基板は、前記複数のゲートドライバに電源と走査クロック信号とを供給することを特徴とする請求項１から請求項３の何れか１項に記載の液晶表示装置。
【請求項５】
第１の基板と、前記第１の基板に貼り合わされる第２の基板と、前記第１の基板と前記第２の基板に挟まれる液晶層とを有し、
前記第１の基板の第１の辺沿いに並ぶ複数のドレイン線と、前記第１の辺に隣接する第２の辺沿いに並び且つ前記複数のドレイン線と交差する複数のゲート線と、前記複数のゲート線の一つにより制御され且つ前記複数のドレイン線の一つから表示データ信号に応じた電圧信号を受けるスイッチング素子を夫々備えた複数の画素とを含む液晶パネルと、
前記第１の基板の周縁に前記第の１辺沿いに並べて実装され、その各々は前記複数のドレイン線の対応する一群に前記電圧信号を印加する複数のドレインドライバと、
前記第1の基板に形成され、前記複数のドレインドライバの内の互いに隣接する一対のドレインドライバを接続するドレインデータ配線と、
前記第１の基板に実装され、且つ前記複数のドレインドライバの各々へは電源を、前記複数のドレインドライバの前記第２の辺に最も近い一つへは前記表示データ信号を、各々供給する第１のフレキシブルプリント基板と、
前記第１の基板の前記第１の辺に実装され、且つ前記複数のドレインドライバの各々に前記電源を供給する電源供給線が形成され、前記電源供給線の各々が前記第１の基板に形成された前記複数のドレインドライバの電源入力端子に接続される第２のフレキシブルプリント基板とを有する液晶表示装置であって、
前記第２のフレキシブルプリント基板に形成された前記電源供給線の各々は、前記第１の基板に形成された電源中継配線及び前記電源中継配線を通して前記第１のフレキシブルプリント基板に形成された前記電源中継配線の延長線に接続され、
前記表示データ信号は、前記第１の基板に形成された中継配線を通して前記第１のフレキシブルプリント基板から、前記第２の辺に最も近い前記ドレインドライバへ転送され、前記複数のドレインドライバの各々の内部と前記ドレインデータ配線とを通して前記複数のドレインドライバ間を順次転送されることを特徴とする液晶表示装置。
【請求項６】
前記第１のフレキシブルプリント基板は、前記第１の基板の前記第１の辺に実装されることを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記第１のフレキシブルプリント基板は、前記第１の基板の前記第２の辺に実装されることを特徴とする請求項５に記載の液晶表示装置。
【請求項８】
前記複数のドレインドライバにはクロック信号が入力され、
前記クロック信号は、前記中継配線を通して前記第１のフレキシブルプリント基板から、前記第２の辺に最も近い前記ドレインドライバへ転送され、前記複数のドレインドライバの各々の内部と前記ドレインデータ配線とを通して前記複数のドレインドライバ間を順次転送されることを特徴とする請求項５から請求項７の何れか１項に記載の液晶表示装置。
【請求項９】
前記第１の基板の周縁に前記第２の辺沿いに並べて実装され、その各々は前記複数のゲート線に対応する一群に走査信号を印加する複数のゲートドライバを有し、
前記第１のフレキシブルプリント基板は、前記複数のゲートドライバに電源と走査クロック信号とを供給することを特徴とする請求項５から請求項８の何れか１項に記載の液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【公開番号】特開２０１１−１２８６０２（Ｐ２０１１−１２８６０２Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２０１０−２４７４２７（Ｐ２０１０−２４７４２７）
【出願日】平成２２年１１月４日（２０１０．１１．４）
【分割の表示】特願２０００−１４１２６３（Ｐ２０００−１４１２６３）の分割
【原出願日】平成１２年５月１５日（２０００．５．１５）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００２３３０８８）日立デバイスエンジニアリング株式会社 (18)
【上記１名の代理人】
【識別番号】１０００９３５０６
【弁理士】
【氏名又は名称】小野寺 洋二
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２２年１１月４日（２０１０．１１．４）
【分割の表示】特願２０００−１４１２６３（Ｐ２０００−１４１２６３）の分割
【原出願日】平成１２年５月１５日（２０００．５．１５）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００２３３０８８）日立デバイスエンジニアリング株式会社 (18)
【上記１名の代理人】
【識別番号】１０００９３５０６
【弁理士】
【氏名又は名称】小野寺 洋二
【Ｆターム（参考）】
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