温度補償された読み出し・検証動作をフラッシュ・メモリにおいて生成するための方法及び装置
【課題】半導体メモリの動作期間に生じ得る温度変動を補償する。
【解決手段】ワード線電圧を生成する方法及び装置を開示する。ワード線電圧発生器は、第1の電流源、調整可能な電流源、調整可能な電流シンク及び電圧変換器を備え、これらは電流加算ノードに接続される。第1の電流源は少なくとも1つのビット・セルの温度係数に等しい温度係数を持つ第1の電流を生成する。調整可能な電流源は温度変化から独立した第2の電流を生成する。調整可能な電流シンクは温度変化から独立した第3の電流を生成する。電圧変換器は基準電流に比例するワード線電圧を有するワード宣伝流を生成する。基準電流は(第1の電流+第2の電流)−第3の電流を含む。
【解決手段】ワード線電圧を生成する方法及び装置を開示する。ワード線電圧発生器は、第1の電流源、調整可能な電流源、調整可能な電流シンク及び電圧変換器を備え、これらは電流加算ノードに接続される。第1の電流源は少なくとも1つのビット・セルの温度係数に等しい温度係数を持つ第1の電流を生成する。調整可能な電流源は温度変化から独立した第2の電流を生成する。調整可能な電流シンクは温度変化から独立した第3の電流を生成する。電圧変換器は基準電流に比例するワード線電圧を有するワード宣伝流を生成する。基準電流は(第1の電流+第2の電流)−第3の電流を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体メモリに関する。詳細には、本発明は、半導体メモリの動作期間に生じ得る温度変動を補償することに関する。
【背景技術】
【0002】
不揮発性半導体メモリは、コンピュータ・システムから携帯電話、パーソナル・ディジタル・アシスタント、カメラ、音楽プレーヤのような個人的応用まで広い電子応用分野において益々普及するようになっている。人気の増大に伴って、個々のデバイスに大量のデータを載せるという要望及びデバイスを低消費電力で動作させるという要望が強くなってくる。
【0003】
電子的消去可能プログラマブル・メモリ(EEPROM)やフラッシュEEPROMのような不揮発性メモリ・セルは、基板とコントロール・ゲートとの間に配置されたフローティング・ゲートを用いて電界効果トランジスタ(FET)に情報を蓄積する。図1は、フラッシュ・メモリに用いられる通常のトランジスタを備えるフラッシュ・セルを示している。フラッシュ・セル10はドレーン12、ソース14、フローティング・ゲート16及びコントロール・ゲート18を備える。フローティング・ゲート16は、該フローティング・ゲートの上下に形成された誘電体層によってコントロール・ゲート18及び基板から絶縁される。フラッシュ・メモリにおいて、複数のフラッシュ・セルのコントロール・ゲートはワード線と結合される。つまり、コントロール・ゲート上の信号はここではXwl又はその変分として表される。
【0004】
フラッシュ・セルが最初に消去されると仮定すると、フラッシュ・セルはフローティング・ゲート上に電荷を置くことによってプログラムされる。フローティング・ゲートに電荷が蓄積されると、電荷はフローティング・ゲート上で効果的に捕らえられ、電力が除去されてもそこに留まる。その後、消去プロセスを用いて、蓄積された電荷をフローティング・ゲートから除去する。プログラミングと消去は、フラッシュ・セルの構造に依存して、アバランシェ・インジェクション、チャネル・インジェクション、トンネリング等の種々の周知の機構を用いて達成される。
【0005】
図2は、フラッシュ・セルの電流特性を電流対電圧曲線として示している。動作において、消去可能なフラッシュ・セルは、2進「1」として定義される、曲線20によって示される電流特性を示す。フラッシュ・セルがプログラムされると、フローティング・ゲート上の追加の電荷がフラッシュ・セルの電流曲線を高い電圧の方へ移動させる。フローティング・ゲート上に蓄積される電荷が増せば増すほど、電流曲線は右側へ移動する。曲線30は2進「0」として安全にプログラムされるフラッシュ・セルの電流特性を示している。曲線25は、「0」とみなされるべき最小許容可能プログラミングにおけるフラッシュ・セルの電流特性を示している。線40は、感知増幅器がプログラムされたフラッシュ・セルとプログラミングされていないフラッシュ・セルとを区別する電流閾値(Ith)を示している。フラッシュ・セルからの電流IcellがIthよりも小さいと、フラッシュ・セルはプログラムされていないとみなされ、IcellがIthよりも大きいと、フラッシュ・セルはプログラムされているとみなされる。換言すると、感知増幅器が検出するに足る大きい電流をフラッシュ・セルが流す、線40で表される電圧閾値(Vth)が存在する。こうして、プログラミング後は、プログラム未了電圧とプログラム済み電圧との間の電圧を印加することによりフラッシュ・セルの読みが行われる。この電圧の印加により、電流が感知されると、フラッシュ・セルはプログラムされていない(すなわち、ここでは「1」と)みなされる。電流が感知されないと、フラッシュ・セルはプログラムされている(すなわち、「0」と)みなされる。
【0006】
図3は、読み出しプロセス期間にワード線に用いられる電圧に対してプログラムされたフラッシュ・セルに現れるマージンを示している。曲線25は、プログラムされているとみなされる最小許容可能プログラミングでのフラッシュ・セルの電流特性を示している。フラッシュ・セルがプログラムされた後、検証プロセスが行われる。検証プロセスにおいては、閾値電流Ithよりも小さい電流Icellを与える、プログラムされたフラッシュ・セルを読み出すための許容可能な最大電圧である検証ワード線電圧(Vwl_v)を用いて、フラッシュ・セルを読み出す。この検証プロセス後にフラッシュ・セルがプログラムされているとして検出されないと、フラッシュ・セルは再度プログラムされ、又は、不良セルのマークが付されて予備のセルと交換される。換言すると、Vwl_vは、セルをプログラムされていないとして読むためにワード線に印加できる最大電圧を示している。つまり、フラッシュ・セルが通常の読み取り動作期間に読み取られると、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するためのマージンが存在することを確認するため、Vwl_vよりも低いワード線電圧(Vwl_r)が用いられる。このマージンは「検証マージン」として図示されている。
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかし、フラッシュ・セルの電流特性は温度の変化と共に変化し得る。この温度変化は
プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するために利用可能なマージンを低減させる。したがって、温度とフラッシュ・セルの特性とに依存してワード線電圧を修正することによってマージンを増すよう、ワード線電圧を生成する新たな方法に対する要望が存在する。
【課題を解決するための手段】
【0008】
本発明は、多くの実施の形態において、温度とフラッシュ・メモリ・セルの特性に依存してワード線電圧を修正することにより検証マージンを増すための回路と方法を含む。
本発明の1つの実施の形態においては、ワード線電圧発生器は、電流加算ノードに結合された第1の電流源と、電流加算ノードに結合された調整可能な電流源と、電流加算ノードに結合された電圧変換器とを備える。第1の電流源は、少なくとも1つのビット・セルの温度係数と実質的に等しい温度係数を有する第1の電流を生成するよう構成される。調整可能な電流源は、温度変化から実質的に独立している第2の電流を生成するよう構成される。電圧変換器は、基準電流に比例するワード線電圧を有するワード線信号を生成するよう構成され、基準電流は第1の電流と第2の電流との和を含む。
【0009】
本発明の他の実施の形態においては、ワード線電圧発生器は、電流加算ノードに結合された第1の電流源と、電流加算ノードに結合された調整可能な電流源と、電流加算ノードに結合された調整可能な電流シンクと、電流加算ノードに結合された電圧変換器とを備える。第1の電流源は、少なくとも1つのビット・セルの温度係数と実質的に等しい温度係数を有する第1の電流を生成するよう構成される。調整可能な電流源は、温度変化から実質的に独立した第2の電流を生成するよう構成される。調整可能な電流シンクは、温度変化から実質的に独立した第3の電流をシンクするよう構成される。電圧変換器は、基準電流に比例するワード線電圧を有するワード線信号を生成するよう構成され、基準電流は第1の電流と第2の電流との和から第3の電流を引いたものに該当する。
【0010】
本発明の別の実施の形態は方法を含む。該方法は、少なくとも1つのビット・セルの温度係数と実質的に等しい温度係数を有する第1の電流を生成することを含む。該方法は、更に、調整可能な電流源から第2の電流を生成することを含み、第2の電流は温度変化から実質的に独立している。更に、この方法は、第1の電流と第2の電流とを組み合わせて基準電流を生成し、該基準電流を電圧変換器によってワード線電圧に変換することを含む。実施の形態によっては、この方法は、温度変化から実質的に独立した第3の電流を、調整可能な電流シンクから生成し、第3の電流を第1の電流及び第2の電流と組み合わせて基準電流を生成することを更に含むことができる。
【0011】
本発明の他の実施の形態は、上述の実施の形態に係る少なくとも1つのワード線電圧発生器を備える半導体メモリを含む。
本発明の他の実施の形態は、半導体ウェーハ上に製作された少なくとも1つの半導体メモリを備え、少なくとも1つの半導体メモリは、上述の実施の形態に係る少なくとも1つのワード線電圧発生器を備える。
【0012】
本発明の更に別の実施の形態は、少なくとも1つの入力装置と、少なくとも1つの出力装置と、少なくとも1つのプロセッサと、少なくとも1つのメモリ・デバイスとを有する電子システムを備える。少なくとも1つのメモリ・デバイスは、上述の実施の形態に係る少なくとものワード線電圧発生器を備える。
【発明を実施するための最良の形態】
【0013】
本記述における回路の中には、ダイオード接続トランジスタとして知られている周知の回路構成を含むものがある。ダイオード接続トランジスタは相補型金属酸化物半導体(CMOS)のゲートとドレインが接続されたとき、又は、バイポーラ・トランジスタのベースとコレクタが接続されるときに形成される。このように接続すると、トランジスタはpn接合トランジスタと同様の電圧−電流特性で動作する。したがって、図面にダイオードとして図示された回路要素は、例えば、通常のダイオード、ダイオード構成に接続されたバイポーラ・トランジスタ、又はダイオード構成に接続されたCMOSデバイスなどの、ダイオード特性を有するpn接合を生成する任意のデバイスにおいて実現され得る。また、ダイオード特性を有する適宜のデバイスは、ダイオード、pn接合素子、ダイオード接続CMOSトランジスタ、ダイオード接続バイポーラ・トランジスタと呼ばれる。
【0014】
本明細書における記述は、電気的消去可能プログラマブル・メモリ(EEPROM)セル、フラッシュEEPROMセル及びフラッシュ・セルを不揮発性メモリ・セルと呼んでいる。理解されるとおり、本発明の実施の形態はこれらの不揮発性メモリ・セルのうちの任意のもので実現し得る。
【0015】
前記のように、フラッシュ・セルの電流特性は温度の変化と共に変化する。図4はこの変化を示している。曲線25Lは低温においてプログラムされたフラッシュ・セルを示している。線Vwl_v(LT)はフラッシュ・セルが低温において許容されるレベルにあることを検証されることを示している。しかし、デバイスが高温であると、フラッシュ・セルは電流曲線25Hを示す。より高い温度においては、フラッシュ・セルがプログラムされることを検証される最高電圧はVwl_v(HT)で示されている。つまり、読み出しワード線電圧Vwl_rが低温及び高温に対して同じ電圧であるならば、低温でプログラムされたが高電圧で読み出されるフラッシュ・セルは、図4に示すように、低減された検証マージンを有する。
【0016】
本発明は、多くの実施の形態において、温度に依存するワード線電圧とフラッシュ・セルの特性を修正することにより、検証マージンを増すための回路と方法を含む。図5は、異なる温度に対して読み出しワード線電圧Vwl_rを変更することによって増大された検証マージンを示している。図4と同様に、曲線25Lは低温でプログラムされたフラッシュ・セルを示し、曲線25Hは高温で読み出されるフラッシュ・セルを示している。Vwl_v(LT)はフラッシュ・セルが低温で検証される最高電圧を示し、同様に、Vwl_v(HT)はフラッシュ・セルが高温で検証される最高電圧を示している。Vwl_rは、フラッシュ・セルの特性を適合させようとする、すなわち、現在の温度に対して補償しようとする補償を行わないときの読み出しワード線電圧を示している。図4と同様に、比較的小さい検証マージンは、Vwl_rとVwl_v(HT)との間の「無補償の検証マージン」として示される。しかし、読み出しが実行されるワード線電圧が修正されると、検証マージンの増加が可能になる。Vwl_r(HT)は、高温期間での読み出しプロセスに対するワード線上の修正された電圧を示す。読み出しプロセスの期間にワード線電圧を下げることにより、検証マージンは、Vwl_v(HT)とVwl_r(HT)との間の「補償された検証マージン」によって示すように、増加される。
【0017】
フラッシュ・セルに対して他の方法でプログラムされた値は、フラッシュ・セルの閾値電圧のワード線電圧に対する確率分布として示されている。図6は、フラッシュ・セルが2つの状態(すなわち、プログラムされた状態及びプログラムされていない状態)にあり得る、2レベルのフラッシュ・セルに対する確率分布を示している。線60Lは、低温でのプログラムされていないフラッシュ・セルに対するVthの分布を示し、線60Hは、高温でのプログラムされていないフラッシュ・セルに対するVthの分布を示している。同様に、線62Lは、低温でのプログラムされたフラッシュ・セルに対するVthの分布を示し、線62Hは、高温でのプログラムされたフラッシュ・セルに対するVthの分布を示している。線68は、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するために読み出しプロセスの期間に用いられる電圧レベルを示している。図6は、プログラムされていない状態を2進「1」で、プログラムされた状態を2進「0」で示す。しかし、当業者は認識するように、これは任意の定義であり、状態を逆に定義することもできる。
【0018】
また、フラッシュ・セルは多重レベルであってよく、フラッシュ・セルは2つの2進状態よりも多くを指示するよう複数のVthレベルでプログラムされ得る。図7は4レベルのフラッシュ・セルを示している。低温で「11」状態にプログラムされるフラッシュ・セルに対するVthの分布は70Lで示され、高温で「11」状態にプログラムされるフラッシュ・セルに対するVthの分布は70Hで示されている。同様に、低温で「10」状態にプログラムされるフラッシュ・セルに対するVthの分布は72Lで示され、高温で「10」状態にプログラムされるフラッシュ・セルに対するVthの分布は72Hで示されている。低温で「00」状態にプログラムされるフラッシュ・セルに対するVthの分布は74Lで示され、高温で「00」状態にプログラムされるフラッシュ・セルに対するVthの分布は74Hで示されている。最後に、低温で「01」状態にプログラムされるフラッシュ・セルに対するVthの分布は76Lで示され、高温で「01」状態にプログラムされるフラッシュ・セルに対するVthの分布は76Hで示されている。線82、84、86は4つのプログラム・レベルを区別するために読み出しプロセスの期間に使用される電圧レベルを示している。図7は、4つの異なる分布の2進値に対する1つの可能な割り当てを示している。しかし、当業者は認識するように、この状態定義は他の2進の組み合わせによっても定義され得る。更に、当業者は認識するように、2又は4以外の複数の状態が本発明の範囲内に含まれるものとする。
【0019】
図8は、本発明に係るワード線電圧発生器の例示的な実施の形態の回路モデルである。ワード線電圧発生器100は、第1の電流源110、調整可能な電流源120及び電圧変換器140を備える。第1の電流源110は電流加算ノード150と接続されており、第1の電流(It)を発生するよう構成されている。第1の電流から導出される電圧は、フラッシュ・セルの閾値電圧の温度係数に実質的に等しい温度係数を含む。換言すると、第1の電流源110が電圧変換器140と結合されたときのみ、第1の電流源110は電圧変換器140での電圧降下がフラッシュ・セルの閾値電圧の温度係数と実質的に等しいように構成される。更に別に表現すると、dVwl/dT=d(R*It)/dT〜dVt_cell/dTとなる。ここで、Rは電圧変換器140の抵抗値であり、Vt_cellはフラッシュ・セルの閾値電圧である。
【0020】
調整可能な電流源120は電流加算ノード150と結合されており、温度変化と実質的に独立した第2の電流(Ich)を発生するよう構成される。第1の電流源110と調整可能な電流源120は電流加算ノード150において基準電流を生成するよう組み合わされる。電圧変換器140は、基準電流を抵抗素子のような変換素子に流すことにより、電流加算ノード150での電流に比例するIR降下を生成するよう構成されている。
【0021】
第1の電流源110は、温度とフラッシュ・セルの特性とに依存して、電流加算ノード150に供給される電流の量を適応修正する。つまり、第1の電流源110からの電流の変化によりワード線上の電圧に変化が生じる。換言すると、Itは、Vt_cellが温度の関数であるのに関係した方法で温度の関数である(すなわち、It=f(T)である)。
【0022】
調整可能な電流源120は、検証動作期間には第1の電流源電流を、読み出し動作期間には第2の電流源電流を持つよう調整され得る充電電流(Ich)(これは、第2の電流とも呼ばれる)を生成する。換言すると、検証動作期間にはIch=A*Icであり、読み出し動作期間にはIch=B*Icである。更に、調整可能な電流源120は温度変化から実質的に独立であるよう構成されているので、調整可能な電流源120は読み出し期間と検証期間との温度差に起因する総加算電流を歪ませることがない。
【0023】
したがって、電流加算ノード150において結果として生じる電流は、検証動作期間においてはIsum=It+Ich又はIsum=f(T)+A*Icであり、読み出し動作期間においてはIsum=f(T)+B*Icである。この構成により、フラッシュ・セルが検証動作期間と読み出し動作期間とに適応するのと同じ方法で温度変化に適応するようになされたワード線電圧を発生することができる。また、A及びBの値は、多重レベルのフラッシュ・セルに結合されるワード線に対して多重電圧を発生するのに適した多重加算電流を生じるように、且つ、多重レベルのそれぞれにおける検証動作と読み出し動作とで差が生じるように選択することができる。
【0024】
図9は、本発明に係るワード線電圧発生器100´の他の例示的な実施の形態の回路モデルである。ワード線電圧発生器100´は第1の電流源110´、調整可能な電流源120´、調整可能な電流シンク130´及び電圧変換器140´を備える。第1の電流源110´は図8の第1の電流源110と同じであり、フラッシュ・セルの温度係数と実質的に等しい温度係数を有する。
【0025】
調整可能な電流源120´は、検証動作期間には第1の電流源電流を、読み出し動作期間には第2の電流源電流を持つよう調整され得る充電電流(Ich)を生成する。換言すると、検証動作期間にはIch=A*Icであり、読み出し動作期間にはIch=B*Icである。加えて、調整可能な電流源120´は、温度変化から実質的に独立であるように構成されているので、読み出し動作と検証動作との温度差に起因して総加算電流を歪ませることがない。
【0026】
調整可能な電流源120´と同様に、調整可能な電流シンク130´は、検証動作期間には第1のシンク電流を、読み出し動作期間には第2のシンク電流を持つよう調整され得る放電電流(Idis)(これは第3の電流とも呼ばれる)を生成する。換言すると、検証動作期間にはIdis=C*Idであり、読み出し動作期間にはIdis=D*Idである。加えて、調整可能な電流シンク130´は温度変化から実質的に独立であるように構成されているので、読み出し動作期間と検証期間との温度差に起因して総加算電流を歪ませることがない。
【0027】
したがって、電流加算ノード150´に結果として生じる電流は、検証動作期間においてはIsum=It+Ich+Idis又はIsum=f(T)+A*Ic+C*Idであり、読み出し動作期間においてはIsum=f(T)+B*Ic+D*Idである。この構成により、フラッシュ・セルが読み出し動作と検証動作とに適応するのと同じ方法で温度変化に適応するようになされたワード線電圧を生成することができる。
【0028】
構成の例を挙げると、図9のワード線電圧発生器100´は検証動作期間にはC=0とし、読み出し動作期間にはB=0として構成することができる。この構成においては、検証動作期間には、変動可能な電流源は電流加算ノード150´に対する電流に寄与するが、変動可能な電流シンクは効果的にオフの状態にある。同様に、読み出し動作期間には、変動可能な電流源は効果的にオフの状態にあるが、変動可能な電流シンクは電流加算ノード150´に対する電流に寄与する。当業者は認識するように、本発明の範囲内で、係数A、B、C、Dに対する多くの他の組み合わせを考えることができる。また、A、B、C及びDの値は、多重レベルのフラッシュ・セルに結合されるワード線に対して多重電圧を発生するのに適した多重加算電流を生じるように、且つ、多重レベルのそれぞれにおける検証動作と読み出し動作とで差が生じるように選択し得る。
【0029】
図10は、本発明に係るワード線電圧発生器100"の例示的な実施の形態の回路図である。ワード線電圧発生器100"は第1の電流源110"、調整可能な電流源120"、調整可能な電流源電流シンク130"、電圧変換器140"、可変電流コントローラ170及び可変電流セレクタ180を備える。動作において、ワード線電圧発生器は図8及び図9の既に検討した実施の形態と同じように動作する。図10の実施の形態において、電圧変換器140"は電流加算ノード150"とアースとの間に結合された抵抗素子Rとして実現される。更に、第1の電流源110"はpチャネル・トランジスタ(Ps)として実現され、そのソースは電圧源に結合され、ドレーンは電流加算ノード150"に結合される。pチャネル・トランジスタPsのゲートは、pチャネル・トランジスタPsを流れる電流の量を制御するための整合電流コントローラ160によって生成される温度補償バイアス信号165に結合される。整合電流コントローラ160については後述する。
【0030】
可変電流コントローラ170及び可変電流セレクタ180は調整可能な電流源120"及び調整可能な電流シンク130"を制御する。可変電流コントローラ170については後述する。可変電流セレクタ180は信号trm_1p、trm_2p、trm_4p、trm_1n、trm_2n、trm_4nを生成する。これらの信号はpチャネル・トランジスタ1A、2A、4A及びnチャネル・トランジスタ1B、2B、4Bのゲートにそれぞれ結合される。pチャネル・トランジスタ1A、2A、4Aは2進の重み付けされたゲート・サイズを有するよう構成され、2Aのサイズは1Aのサイズの2倍であり、4Aのサイズは2Aのサイズの2倍である。この構成により、可変電流コントローラ170はtrm_1p、trm_2p、trm_4pをアサート又はネゲートして、重み付けされた電流を電流加算ノード150"に流すようにする。例を挙げると、pチャネル・トランジスタ1Aが10μA供給し、pチャネル・トランジスタ2Aが20μA供給し、pチャネル・トランジスタ4Aが40μA供給するよう構成されるならば、調整可能な電流源120"は0から70μAの電流を供給するよう構成されるが、これに限定されない。
【0031】
調整可能な電流シンク130"は2進の重み付けされたnチャネル・トランジスタ1B、2B、4Bを制御することによって同じように動作する。言うまでもなく、2進の重み付けは調整可能な電流源120"及び調整可能な電流シンク130"を作るための方法の一例である。当業者は認識するように、本発明の範囲内で多くの他の方法を用いることができる。加えて、2進の重み付けは、選択可能な電流のダイナミック・レンジを修正するよう増しても、減らしてもよい。例えば、2進の重み付けは0〜3の選択に対して減らされ、0〜15の選択に対して増加されるが、これに限定されるものではない。
【0032】
可変電流コントローラ170は、ノード172におけるバイアス電圧(vgp_c)を制御することにより、pチャネル・トランジスタ1A、2A、4Aを流れる電流の量を微調整することができる。同様に、nチャネル・トランジスタ1B、2B、4Bを流れる電流の量は、ノード174におけるバイアス電圧(vgn_c)を制御することによって微調整される。可変の重み付けと組み合わされた微調整は、可変電流源からの各重み付けされた電流源を組み合わせることによって、温度変化から実質的に独立した集合的な第2の電流Ichを作るのに用いられる。同様に、可変の重み付けと組み合わされた微調整は、可変電流源からの各重み付けされた電流シンクを組み合わせることによって、温度変化から実質的に独立した集合的な第3の電流Idisを作るのに用いられる。
【0033】
図11A〜図11Gは、図10の整合電流コントローラ160の種々の実施の形態の回路図である。図11A〜図11Dは、電流ミラー構成で結合されたpチャネル・トランジスタP1、P2と電流ミラー構成で結合されたnチャネル・トランジスタN1、N2を含む整合電流源163を備えている。この整合電流源163はP1を介して第1の電流信号I1を作り、P2を介して第2の電流信号I2を作る。P1とP2は、電流ミラー構成について周知であるように、トランジスタが同じサイズで整合しているならば、等しい電流を有する。
【0034】
図11Aは、負の温度係数を有する整合電流コントローラ160を示している。抵抗素子R1は所定の電圧降下とN2を通る第2の電流とを生成する。しかし、ダイオードにおいては、pn接合は負の温度係数を持ち、pn接合での電圧降下の変化は温度変化に反比例する。換言すると、温度が上昇するにつれて、pn接合での電圧降下は小さくなる。例えば、シリコンの場合、pn接合での電圧降下は−2.2mV/OC前後で温度に反比例する。したがって、ダイオードD1は負の温度係数を持つダイオード電圧降下を示す。整合電流源は、温度補償されたバイアス信号165がダイオードD1の負の温度係数に関係する負の温度係数を含むように、電流I1とI2を実質的に同じに保つよう動作する。
【0035】
図11Bは、正の温度係数を持つ整合電流コントローラ160を示している。ダイオードD1、D2は、ダイオードD1の接合面積が1の相対サイズを持ち、ダイオードD2がダイオードD1のサイズのN倍の接合面積を持つように、相対サイズの接合面積を持つよう構成される。異なるサイズではあるがエミッタ電流が同一である2つのダイオードは、異なる電流密度を持ち、その結果、pn接合での電圧降下が僅かに相違する。ダイオードの負の温度係数に起因して、温度が上昇するにつれて、ダイオードD1の電圧降下はダイオードD2の電圧降下の低下よりも速い速度で減少する。一般に、この差はΔVbeとして表され、2つのダイオードD1、D2間の電圧降下の差を表すことを示している。したがって、第1のダイオードD1での電圧降下は、第2のダイオードD2での電圧降下と抵抗素子R1での電圧降下との和に等しい。したがって、第1の電流I1と第2の電流I2とを実質的に同一に保つためには、抵抗素子R1での電圧降下(ΔVbe)は直接的な温度相関を有する(すなわち、電圧変化は温度上昇の共に増加する)。ΔVbeは絶対温度に比例する(PTAT)電圧であるとも言われる。これは、温度補償されたバイアス信号165が温度から実質的に独立した状態を保つように、ダイオードD1の負の温度係数とは実質的に逆の正の温度係数で、温度変化に比例して電圧が調整されるからである。
【0036】
図11Cは、図11Aに示す実施の形態と図11Bに示す実施の形態との間の温度係数を有する整合電流コントローラ160を示している。動作においては、図11Cの実施の形態は図11Bの実施の形態と同様に動作する。しかし、図11Cの実施の形態は抵抗R2を含む。この結果、第2の電流I2はサブ電流I2aとサブ電流I2bとに分割される。サブ電流I2aは、既に説明したとおり、ΔVbe項に起因して温度変化に直接関係する。これに対して、サブ電流I2bは電流I2を増加させるように動作し、オフセット(Iptco)付きの正の温度係数を持つ電流I2を生じる。ここで、サブ電流I2aは正の温度係数を生成し、サブ電流I2bはオフセットを生成する。その結果、温度補償されたバイアス信号165はIptcoに直接関係した電圧を有する。N1、N2のトランジスタ・サイズに対する抵抗R1、R2の異なる抵抗比は、温度変化から実質的に独立した状態を維持しながら、温度補償されたバイアス信号165を異なる値に対して修正するように選択され得る。
【0037】
図11Dの実施の形態は図11Cの実施の形態と同じであるが、抵抗R1tにバイパス・トランジスタN3が、抵抗R2tにバイパス・トランジスタN4が設けられている点で相違する。この構成により、抵抗R1及び(おそらくは)抵抗R1tを流れるサブ電流I2aに起因する電圧降下を修正するためのトリミング能力が可能になる。同様に、抵抗R2及び(おそらくは)抵抗R2tを流れるサブ電流I2bに起因する電圧降下が修正される。言うまでもなく、このトリミング能力は2以上の選択可能な抵抗へ拡張することができる。
【0038】
図11Eは、選択されているフラッシュ・メモリ・セルの特性をモデル化するためにフラッシュ・メモリ・セルM1を用いた整合電流コントローラ160を示している。pチャネル・トランジスタP3は電流源を作るようにダイオード構成で接続される。フラッシュ・メモリ・セルM1は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。nチャネル・トランジスタN5は、pチャネル・トランジスタP3を流れる電流を、したがって、温度補償されたバイアス信号165での電圧出力を更に修正するよう、バイアス電圧Vbiasによって制御される。
【0039】
図11Fは、図11Eの実施の形態と同様に、選択されているフラッシュ・メモリ・セルの特性を修正するためにフラッシュ・メモリ・セルM2を用いた整合電流コントローラ160を示している。pチャネル・トランジスタP3は電流源を作るためにダイオード構成で接続される。フラッシュ・メモリ・セルM2は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。図11Fの実施の形態を除いて、フラッシュ・メモリ・セルはコントロール・ゲートを有し、フローティング・ゲートは結合される。この構成は、プログラムされるフラッシュ・メモリ・セルを一層正確に形成することができるので、フラッシュ・メモリ・セルM2のプログラミング動作を生成するための機構を設ける必要性を除去する。nチャネル・トランジスタN5は、pチャネル・トランジスタP3を流れる電流を、したがって、温度補償されたバイアス信号165を更に修正するよう、バイアス電圧Vbiasによって制御される。
【0040】
図11Gは、選択されているフラッシュ・メモリ・セルの特性を修正するためにnチャネル・トランジスタN6を用いた整合電流コントローラ160を示している。pチャネル・トランジスタは電流源を作るようダイオード構成で接続される。nチャネル・トランジスタN6は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。nチャネル・トランジスタN5は、pチャネル・トランジスタP3を流れる電流を、したがって、温度補償されたバイアス信号165を更に修正するよう、バイアス電圧Vbiasによって制御される。
【0041】
図12は、図10の可変電流コントローラ170の例示的な実施の形態の回路図である。pチャネル・トランジスタP3、P4、nチャネル・トランジスタN7、N8ダイオードD3、D4及び抵抗R3、R4が、図11Cに示す整合電流コントローラ160と同様の方法でオフセット(Iptco)付きの正の温度係数を作るよう動作する。その結果、ノード172(vgp_c)は温度変動から実質的に独立であるように生成されて、図10に示す調整可能な電流源120"のpチャネル・トランジスタに対するバイアス・レベルを作り出す。pチャネル・トランジスタP5及びnチャネル・トランジスタN9は、図10に示す調整可能な電流シンク130"のnチャネル・トランジスタに対する適宜のバイアス・レベルで、ノード172(vgp_c)と関係するノード174(vgn_c)にバイアス信号を作るように動作する。
【0042】
図13は、バッファ190を備えるワード線電圧発生器100´´´の例示的な実施の形態の回路図である。実施の形態によっては、バッファ190は重くロードされた長いワード線を駆動するのに有用なことがある。こうした実施の形態においては、図8、図9及び図10に示す実施の形態に係るワード線電圧発生器100に、低出力インピーダンスのバッファ190が後続する。例えば、図14は、バッファ190として使用される、出力と反転入力との間でフィードバックが行われるゲイン1の構成の差動増幅器195を示しているが、これに限定されるものではない。
【0043】
図15は、本発明の実施の形態に係るワード線電圧発生器100を備えるフラッシュ・メモリの例示的な実施の形態のブロック図である。フラッシュ・メモリは、フラッシュ・メモリ・セルの配列210、アドレス入力に基づいて適宜のワード線を選択するための行デコーダ220、及び列デコーダ225を備える。選択された列は読み出しのために感知増幅器のブロック230へ導かれる。更に、感知増幅器のブロック230は、プログラミング及び消去の期間にフラッシュ・セルのソース、フラッシュ・セルのドレーン又はそれら両方に適宜の電圧を印加するのに使用される。インタフェースのブロック235は外部回路と感知増幅器のブロック230との間で入出力されるデータのインタフェースを取る回路を備える。コントローラ240とコマンド・バッファ245はフラッシュ・メモリ内の種々の動作及び外部回路からのコマンドを制御する。アドレス・バッファ250は外部回路、行デコーダ220及び列デコーダ225の間のアドレスをバッファリングする。メモリの配列210のアーキテクチャに依存して、アドレス・バッファ250はアドレスの一部を行デコーダ220へ送ると共に該アドレスの一部を列デコーダ225へ送る。
【0044】
スイッチ290は動作モードに依存してワード線のうちの適切なものを選択する。Vwl発生器100は本発明の実施の形態に係る読み出し動作及び検証動作に対するワード線電圧を生成する。Vpgm発生器262はプログラミング動作のためのワード線電圧を生成する。
【0045】
図16に示すように、半導体ウェーハ400は、本発明によると、複数の半導体メモリ300を含み、それぞれの半導体メモリ300には、既述のワード線電圧発生器又は方法の少なくとも1つの実施の形態が組み込まれている。言うまでもなく、理解されるように、半導体メモリ300はシリコン・ウェーハ以外の基板、例えば、シリコン・オン・インシュレータ(SOI)基板、シリコン・オン・グラス(SOG)基板、シリコン・オン・サファイア(SOS)基板の上に製作されてもよい。
【0046】
図17に示すように、電子システム500は、本発明によると、入力装置510、出力装置520、プロセッサ530及びメモリ・デバイス540を備える。メモリ・デバイス540は少なくとも1つの半導体メモリ300´を備えており、半導体メモリ300´は既述のワード線電圧発生器又は方法の少なくとも1つの実施の形態をメモリ・デバイスに組み込んでいる。
【0047】
以上、本発明を、好ましい実施の形態に関して説明してきたが、当業者は認識し理解するように、以上の説明は限定的ではない。むしろ、特許請求される発明の範囲を逸脱することなく、好ましい実施の形態に対する多くの追加、削除、修正を行うことができる。更に、発明者が意図する発明の範囲内に包含しながら、1つの実施の形態の特徴を他の実施の形態の特徴と組み合わせることができる。
【図面の簡単な説明】
【0048】
【図1】フラッシュ・メモリ・セルの回路図である。
【図2】フラッシュ・メモリ・セルにおける種々の電流をグラフで表わした図である。
【図3】フラッシュ・メモリ・セルにおける検証マージンをグラフで表した図である。
【図4】フラッシュ・メモリ・セルにおける低減された検証マージンをグラフで表した図である。
【図5】フラッシュ・メモリ・セルにおける補償された検証マージンをグラフで表した図である。
【図6】2レベルのフラッシュ・メモリ・セルに対する閾値電圧の分布をプロットした図である。
【図7】多重レベルのフラッシュ・メモリ・セルに対する閾値電圧の分布をプロットした図である。
【図8】本発明の例示的な実施の形態の回路モデルである。
【図9】本発明の例示的な他の実施の形態の回路モデルである。
【図10】本発明の例示的な他の実施の形態の回路モデルである。
【図11A】整合電流コントローラの種々の実施の形態の回路図である。
【図11B】整合電流コントローラの種々の実施の形態の回路図である。
【図11C】整合電流コントローラの種々の実施の形態の回路図である。
【図11D】整合電流コントローラの種々の実施の形態の回路図である。
【図11E】整合電流コントローラの種々の実施の形態の回路図である。
【図11F】整合電流コントローラの種々の実施の形態の回路図である。
【図11G】整合電流コントローラの種々の実施の形態の回路図である。
【図12】可変電流コントローラの例示的な実施の形態の回路図である。
【図13】バッファを備える、本発明の例示的な実施の形態の回路モデルである。
【図14】ゲイン1のバッファの例示的な実施の形態の回路図である。
【図15】本発明の実施の形態に係るワード線電圧発生器を備えるフラッシュ・メモリの例示的な実施の形態のブロック図である。
【図16】本発明の実施の形態に係るワード線電圧発生器を含む複数の半導体デバイスを有する半導体ウェーハである。
【図17】本発明の実施の形態に係るワード線電圧発生器を含む複数の半導体メモリを示すコンピュータ・システムを示す図である。
【技術分野】
【0001】
本発明は、不揮発性半導体メモリに関する。詳細には、本発明は、半導体メモリの動作期間に生じ得る温度変動を補償することに関する。
【背景技術】
【0002】
不揮発性半導体メモリは、コンピュータ・システムから携帯電話、パーソナル・ディジタル・アシスタント、カメラ、音楽プレーヤのような個人的応用まで広い電子応用分野において益々普及するようになっている。人気の増大に伴って、個々のデバイスに大量のデータを載せるという要望及びデバイスを低消費電力で動作させるという要望が強くなってくる。
【0003】
電子的消去可能プログラマブル・メモリ(EEPROM)やフラッシュEEPROMのような不揮発性メモリ・セルは、基板とコントロール・ゲートとの間に配置されたフローティング・ゲートを用いて電界効果トランジスタ(FET)に情報を蓄積する。図1は、フラッシュ・メモリに用いられる通常のトランジスタを備えるフラッシュ・セルを示している。フラッシュ・セル10はドレーン12、ソース14、フローティング・ゲート16及びコントロール・ゲート18を備える。フローティング・ゲート16は、該フローティング・ゲートの上下に形成された誘電体層によってコントロール・ゲート18及び基板から絶縁される。フラッシュ・メモリにおいて、複数のフラッシュ・セルのコントロール・ゲートはワード線と結合される。つまり、コントロール・ゲート上の信号はここではXwl又はその変分として表される。
【0004】
フラッシュ・セルが最初に消去されると仮定すると、フラッシュ・セルはフローティング・ゲート上に電荷を置くことによってプログラムされる。フローティング・ゲートに電荷が蓄積されると、電荷はフローティング・ゲート上で効果的に捕らえられ、電力が除去されてもそこに留まる。その後、消去プロセスを用いて、蓄積された電荷をフローティング・ゲートから除去する。プログラミングと消去は、フラッシュ・セルの構造に依存して、アバランシェ・インジェクション、チャネル・インジェクション、トンネリング等の種々の周知の機構を用いて達成される。
【0005】
図2は、フラッシュ・セルの電流特性を電流対電圧曲線として示している。動作において、消去可能なフラッシュ・セルは、2進「1」として定義される、曲線20によって示される電流特性を示す。フラッシュ・セルがプログラムされると、フローティング・ゲート上の追加の電荷がフラッシュ・セルの電流曲線を高い電圧の方へ移動させる。フローティング・ゲート上に蓄積される電荷が増せば増すほど、電流曲線は右側へ移動する。曲線30は2進「0」として安全にプログラムされるフラッシュ・セルの電流特性を示している。曲線25は、「0」とみなされるべき最小許容可能プログラミングにおけるフラッシュ・セルの電流特性を示している。線40は、感知増幅器がプログラムされたフラッシュ・セルとプログラミングされていないフラッシュ・セルとを区別する電流閾値(Ith)を示している。フラッシュ・セルからの電流IcellがIthよりも小さいと、フラッシュ・セルはプログラムされていないとみなされ、IcellがIthよりも大きいと、フラッシュ・セルはプログラムされているとみなされる。換言すると、感知増幅器が検出するに足る大きい電流をフラッシュ・セルが流す、線40で表される電圧閾値(Vth)が存在する。こうして、プログラミング後は、プログラム未了電圧とプログラム済み電圧との間の電圧を印加することによりフラッシュ・セルの読みが行われる。この電圧の印加により、電流が感知されると、フラッシュ・セルはプログラムされていない(すなわち、ここでは「1」と)みなされる。電流が感知されないと、フラッシュ・セルはプログラムされている(すなわち、「0」と)みなされる。
【0006】
図3は、読み出しプロセス期間にワード線に用いられる電圧に対してプログラムされたフラッシュ・セルに現れるマージンを示している。曲線25は、プログラムされているとみなされる最小許容可能プログラミングでのフラッシュ・セルの電流特性を示している。フラッシュ・セルがプログラムされた後、検証プロセスが行われる。検証プロセスにおいては、閾値電流Ithよりも小さい電流Icellを与える、プログラムされたフラッシュ・セルを読み出すための許容可能な最大電圧である検証ワード線電圧(Vwl_v)を用いて、フラッシュ・セルを読み出す。この検証プロセス後にフラッシュ・セルがプログラムされているとして検出されないと、フラッシュ・セルは再度プログラムされ、又は、不良セルのマークが付されて予備のセルと交換される。換言すると、Vwl_vは、セルをプログラムされていないとして読むためにワード線に印加できる最大電圧を示している。つまり、フラッシュ・セルが通常の読み取り動作期間に読み取られると、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するためのマージンが存在することを確認するため、Vwl_vよりも低いワード線電圧(Vwl_r)が用いられる。このマージンは「検証マージン」として図示されている。
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかし、フラッシュ・セルの電流特性は温度の変化と共に変化し得る。この温度変化は
プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するために利用可能なマージンを低減させる。したがって、温度とフラッシュ・セルの特性とに依存してワード線電圧を修正することによってマージンを増すよう、ワード線電圧を生成する新たな方法に対する要望が存在する。
【課題を解決するための手段】
【0008】
本発明は、多くの実施の形態において、温度とフラッシュ・メモリ・セルの特性に依存してワード線電圧を修正することにより検証マージンを増すための回路と方法を含む。
本発明の1つの実施の形態においては、ワード線電圧発生器は、電流加算ノードに結合された第1の電流源と、電流加算ノードに結合された調整可能な電流源と、電流加算ノードに結合された電圧変換器とを備える。第1の電流源は、少なくとも1つのビット・セルの温度係数と実質的に等しい温度係数を有する第1の電流を生成するよう構成される。調整可能な電流源は、温度変化から実質的に独立している第2の電流を生成するよう構成される。電圧変換器は、基準電流に比例するワード線電圧を有するワード線信号を生成するよう構成され、基準電流は第1の電流と第2の電流との和を含む。
【0009】
本発明の他の実施の形態においては、ワード線電圧発生器は、電流加算ノードに結合された第1の電流源と、電流加算ノードに結合された調整可能な電流源と、電流加算ノードに結合された調整可能な電流シンクと、電流加算ノードに結合された電圧変換器とを備える。第1の電流源は、少なくとも1つのビット・セルの温度係数と実質的に等しい温度係数を有する第1の電流を生成するよう構成される。調整可能な電流源は、温度変化から実質的に独立した第2の電流を生成するよう構成される。調整可能な電流シンクは、温度変化から実質的に独立した第3の電流をシンクするよう構成される。電圧変換器は、基準電流に比例するワード線電圧を有するワード線信号を生成するよう構成され、基準電流は第1の電流と第2の電流との和から第3の電流を引いたものに該当する。
【0010】
本発明の別の実施の形態は方法を含む。該方法は、少なくとも1つのビット・セルの温度係数と実質的に等しい温度係数を有する第1の電流を生成することを含む。該方法は、更に、調整可能な電流源から第2の電流を生成することを含み、第2の電流は温度変化から実質的に独立している。更に、この方法は、第1の電流と第2の電流とを組み合わせて基準電流を生成し、該基準電流を電圧変換器によってワード線電圧に変換することを含む。実施の形態によっては、この方法は、温度変化から実質的に独立した第3の電流を、調整可能な電流シンクから生成し、第3の電流を第1の電流及び第2の電流と組み合わせて基準電流を生成することを更に含むことができる。
【0011】
本発明の他の実施の形態は、上述の実施の形態に係る少なくとも1つのワード線電圧発生器を備える半導体メモリを含む。
本発明の他の実施の形態は、半導体ウェーハ上に製作された少なくとも1つの半導体メモリを備え、少なくとも1つの半導体メモリは、上述の実施の形態に係る少なくとも1つのワード線電圧発生器を備える。
【0012】
本発明の更に別の実施の形態は、少なくとも1つの入力装置と、少なくとも1つの出力装置と、少なくとも1つのプロセッサと、少なくとも1つのメモリ・デバイスとを有する電子システムを備える。少なくとも1つのメモリ・デバイスは、上述の実施の形態に係る少なくとものワード線電圧発生器を備える。
【発明を実施するための最良の形態】
【0013】
本記述における回路の中には、ダイオード接続トランジスタとして知られている周知の回路構成を含むものがある。ダイオード接続トランジスタは相補型金属酸化物半導体(CMOS)のゲートとドレインが接続されたとき、又は、バイポーラ・トランジスタのベースとコレクタが接続されるときに形成される。このように接続すると、トランジスタはpn接合トランジスタと同様の電圧−電流特性で動作する。したがって、図面にダイオードとして図示された回路要素は、例えば、通常のダイオード、ダイオード構成に接続されたバイポーラ・トランジスタ、又はダイオード構成に接続されたCMOSデバイスなどの、ダイオード特性を有するpn接合を生成する任意のデバイスにおいて実現され得る。また、ダイオード特性を有する適宜のデバイスは、ダイオード、pn接合素子、ダイオード接続CMOSトランジスタ、ダイオード接続バイポーラ・トランジスタと呼ばれる。
【0014】
本明細書における記述は、電気的消去可能プログラマブル・メモリ(EEPROM)セル、フラッシュEEPROMセル及びフラッシュ・セルを不揮発性メモリ・セルと呼んでいる。理解されるとおり、本発明の実施の形態はこれらの不揮発性メモリ・セルのうちの任意のもので実現し得る。
【0015】
前記のように、フラッシュ・セルの電流特性は温度の変化と共に変化する。図4はこの変化を示している。曲線25Lは低温においてプログラムされたフラッシュ・セルを示している。線Vwl_v(LT)はフラッシュ・セルが低温において許容されるレベルにあることを検証されることを示している。しかし、デバイスが高温であると、フラッシュ・セルは電流曲線25Hを示す。より高い温度においては、フラッシュ・セルがプログラムされることを検証される最高電圧はVwl_v(HT)で示されている。つまり、読み出しワード線電圧Vwl_rが低温及び高温に対して同じ電圧であるならば、低温でプログラムされたが高電圧で読み出されるフラッシュ・セルは、図4に示すように、低減された検証マージンを有する。
【0016】
本発明は、多くの実施の形態において、温度に依存するワード線電圧とフラッシュ・セルの特性を修正することにより、検証マージンを増すための回路と方法を含む。図5は、異なる温度に対して読み出しワード線電圧Vwl_rを変更することによって増大された検証マージンを示している。図4と同様に、曲線25Lは低温でプログラムされたフラッシュ・セルを示し、曲線25Hは高温で読み出されるフラッシュ・セルを示している。Vwl_v(LT)はフラッシュ・セルが低温で検証される最高電圧を示し、同様に、Vwl_v(HT)はフラッシュ・セルが高温で検証される最高電圧を示している。Vwl_rは、フラッシュ・セルの特性を適合させようとする、すなわち、現在の温度に対して補償しようとする補償を行わないときの読み出しワード線電圧を示している。図4と同様に、比較的小さい検証マージンは、Vwl_rとVwl_v(HT)との間の「無補償の検証マージン」として示される。しかし、読み出しが実行されるワード線電圧が修正されると、検証マージンの増加が可能になる。Vwl_r(HT)は、高温期間での読み出しプロセスに対するワード線上の修正された電圧を示す。読み出しプロセスの期間にワード線電圧を下げることにより、検証マージンは、Vwl_v(HT)とVwl_r(HT)との間の「補償された検証マージン」によって示すように、増加される。
【0017】
フラッシュ・セルに対して他の方法でプログラムされた値は、フラッシュ・セルの閾値電圧のワード線電圧に対する確率分布として示されている。図6は、フラッシュ・セルが2つの状態(すなわち、プログラムされた状態及びプログラムされていない状態)にあり得る、2レベルのフラッシュ・セルに対する確率分布を示している。線60Lは、低温でのプログラムされていないフラッシュ・セルに対するVthの分布を示し、線60Hは、高温でのプログラムされていないフラッシュ・セルに対するVthの分布を示している。同様に、線62Lは、低温でのプログラムされたフラッシュ・セルに対するVthの分布を示し、線62Hは、高温でのプログラムされたフラッシュ・セルに対するVthの分布を示している。線68は、プログラムされたフラッシュ・セルとプログラムされていないフラッシュ・セルとを区別するために読み出しプロセスの期間に用いられる電圧レベルを示している。図6は、プログラムされていない状態を2進「1」で、プログラムされた状態を2進「0」で示す。しかし、当業者は認識するように、これは任意の定義であり、状態を逆に定義することもできる。
【0018】
また、フラッシュ・セルは多重レベルであってよく、フラッシュ・セルは2つの2進状態よりも多くを指示するよう複数のVthレベルでプログラムされ得る。図7は4レベルのフラッシュ・セルを示している。低温で「11」状態にプログラムされるフラッシュ・セルに対するVthの分布は70Lで示され、高温で「11」状態にプログラムされるフラッシュ・セルに対するVthの分布は70Hで示されている。同様に、低温で「10」状態にプログラムされるフラッシュ・セルに対するVthの分布は72Lで示され、高温で「10」状態にプログラムされるフラッシュ・セルに対するVthの分布は72Hで示されている。低温で「00」状態にプログラムされるフラッシュ・セルに対するVthの分布は74Lで示され、高温で「00」状態にプログラムされるフラッシュ・セルに対するVthの分布は74Hで示されている。最後に、低温で「01」状態にプログラムされるフラッシュ・セルに対するVthの分布は76Lで示され、高温で「01」状態にプログラムされるフラッシュ・セルに対するVthの分布は76Hで示されている。線82、84、86は4つのプログラム・レベルを区別するために読み出しプロセスの期間に使用される電圧レベルを示している。図7は、4つの異なる分布の2進値に対する1つの可能な割り当てを示している。しかし、当業者は認識するように、この状態定義は他の2進の組み合わせによっても定義され得る。更に、当業者は認識するように、2又は4以外の複数の状態が本発明の範囲内に含まれるものとする。
【0019】
図8は、本発明に係るワード線電圧発生器の例示的な実施の形態の回路モデルである。ワード線電圧発生器100は、第1の電流源110、調整可能な電流源120及び電圧変換器140を備える。第1の電流源110は電流加算ノード150と接続されており、第1の電流(It)を発生するよう構成されている。第1の電流から導出される電圧は、フラッシュ・セルの閾値電圧の温度係数に実質的に等しい温度係数を含む。換言すると、第1の電流源110が電圧変換器140と結合されたときのみ、第1の電流源110は電圧変換器140での電圧降下がフラッシュ・セルの閾値電圧の温度係数と実質的に等しいように構成される。更に別に表現すると、dVwl/dT=d(R*It)/dT〜dVt_cell/dTとなる。ここで、Rは電圧変換器140の抵抗値であり、Vt_cellはフラッシュ・セルの閾値電圧である。
【0020】
調整可能な電流源120は電流加算ノード150と結合されており、温度変化と実質的に独立した第2の電流(Ich)を発生するよう構成される。第1の電流源110と調整可能な電流源120は電流加算ノード150において基準電流を生成するよう組み合わされる。電圧変換器140は、基準電流を抵抗素子のような変換素子に流すことにより、電流加算ノード150での電流に比例するIR降下を生成するよう構成されている。
【0021】
第1の電流源110は、温度とフラッシュ・セルの特性とに依存して、電流加算ノード150に供給される電流の量を適応修正する。つまり、第1の電流源110からの電流の変化によりワード線上の電圧に変化が生じる。換言すると、Itは、Vt_cellが温度の関数であるのに関係した方法で温度の関数である(すなわち、It=f(T)である)。
【0022】
調整可能な電流源120は、検証動作期間には第1の電流源電流を、読み出し動作期間には第2の電流源電流を持つよう調整され得る充電電流(Ich)(これは、第2の電流とも呼ばれる)を生成する。換言すると、検証動作期間にはIch=A*Icであり、読み出し動作期間にはIch=B*Icである。更に、調整可能な電流源120は温度変化から実質的に独立であるよう構成されているので、調整可能な電流源120は読み出し期間と検証期間との温度差に起因する総加算電流を歪ませることがない。
【0023】
したがって、電流加算ノード150において結果として生じる電流は、検証動作期間においてはIsum=It+Ich又はIsum=f(T)+A*Icであり、読み出し動作期間においてはIsum=f(T)+B*Icである。この構成により、フラッシュ・セルが検証動作期間と読み出し動作期間とに適応するのと同じ方法で温度変化に適応するようになされたワード線電圧を発生することができる。また、A及びBの値は、多重レベルのフラッシュ・セルに結合されるワード線に対して多重電圧を発生するのに適した多重加算電流を生じるように、且つ、多重レベルのそれぞれにおける検証動作と読み出し動作とで差が生じるように選択することができる。
【0024】
図9は、本発明に係るワード線電圧発生器100´の他の例示的な実施の形態の回路モデルである。ワード線電圧発生器100´は第1の電流源110´、調整可能な電流源120´、調整可能な電流シンク130´及び電圧変換器140´を備える。第1の電流源110´は図8の第1の電流源110と同じであり、フラッシュ・セルの温度係数と実質的に等しい温度係数を有する。
【0025】
調整可能な電流源120´は、検証動作期間には第1の電流源電流を、読み出し動作期間には第2の電流源電流を持つよう調整され得る充電電流(Ich)を生成する。換言すると、検証動作期間にはIch=A*Icであり、読み出し動作期間にはIch=B*Icである。加えて、調整可能な電流源120´は、温度変化から実質的に独立であるように構成されているので、読み出し動作と検証動作との温度差に起因して総加算電流を歪ませることがない。
【0026】
調整可能な電流源120´と同様に、調整可能な電流シンク130´は、検証動作期間には第1のシンク電流を、読み出し動作期間には第2のシンク電流を持つよう調整され得る放電電流(Idis)(これは第3の電流とも呼ばれる)を生成する。換言すると、検証動作期間にはIdis=C*Idであり、読み出し動作期間にはIdis=D*Idである。加えて、調整可能な電流シンク130´は温度変化から実質的に独立であるように構成されているので、読み出し動作期間と検証期間との温度差に起因して総加算電流を歪ませることがない。
【0027】
したがって、電流加算ノード150´に結果として生じる電流は、検証動作期間においてはIsum=It+Ich+Idis又はIsum=f(T)+A*Ic+C*Idであり、読み出し動作期間においてはIsum=f(T)+B*Ic+D*Idである。この構成により、フラッシュ・セルが読み出し動作と検証動作とに適応するのと同じ方法で温度変化に適応するようになされたワード線電圧を生成することができる。
【0028】
構成の例を挙げると、図9のワード線電圧発生器100´は検証動作期間にはC=0とし、読み出し動作期間にはB=0として構成することができる。この構成においては、検証動作期間には、変動可能な電流源は電流加算ノード150´に対する電流に寄与するが、変動可能な電流シンクは効果的にオフの状態にある。同様に、読み出し動作期間には、変動可能な電流源は効果的にオフの状態にあるが、変動可能な電流シンクは電流加算ノード150´に対する電流に寄与する。当業者は認識するように、本発明の範囲内で、係数A、B、C、Dに対する多くの他の組み合わせを考えることができる。また、A、B、C及びDの値は、多重レベルのフラッシュ・セルに結合されるワード線に対して多重電圧を発生するのに適した多重加算電流を生じるように、且つ、多重レベルのそれぞれにおける検証動作と読み出し動作とで差が生じるように選択し得る。
【0029】
図10は、本発明に係るワード線電圧発生器100"の例示的な実施の形態の回路図である。ワード線電圧発生器100"は第1の電流源110"、調整可能な電流源120"、調整可能な電流源電流シンク130"、電圧変換器140"、可変電流コントローラ170及び可変電流セレクタ180を備える。動作において、ワード線電圧発生器は図8及び図9の既に検討した実施の形態と同じように動作する。図10の実施の形態において、電圧変換器140"は電流加算ノード150"とアースとの間に結合された抵抗素子Rとして実現される。更に、第1の電流源110"はpチャネル・トランジスタ(Ps)として実現され、そのソースは電圧源に結合され、ドレーンは電流加算ノード150"に結合される。pチャネル・トランジスタPsのゲートは、pチャネル・トランジスタPsを流れる電流の量を制御するための整合電流コントローラ160によって生成される温度補償バイアス信号165に結合される。整合電流コントローラ160については後述する。
【0030】
可変電流コントローラ170及び可変電流セレクタ180は調整可能な電流源120"及び調整可能な電流シンク130"を制御する。可変電流コントローラ170については後述する。可変電流セレクタ180は信号trm_1p、trm_2p、trm_4p、trm_1n、trm_2n、trm_4nを生成する。これらの信号はpチャネル・トランジスタ1A、2A、4A及びnチャネル・トランジスタ1B、2B、4Bのゲートにそれぞれ結合される。pチャネル・トランジスタ1A、2A、4Aは2進の重み付けされたゲート・サイズを有するよう構成され、2Aのサイズは1Aのサイズの2倍であり、4Aのサイズは2Aのサイズの2倍である。この構成により、可変電流コントローラ170はtrm_1p、trm_2p、trm_4pをアサート又はネゲートして、重み付けされた電流を電流加算ノード150"に流すようにする。例を挙げると、pチャネル・トランジスタ1Aが10μA供給し、pチャネル・トランジスタ2Aが20μA供給し、pチャネル・トランジスタ4Aが40μA供給するよう構成されるならば、調整可能な電流源120"は0から70μAの電流を供給するよう構成されるが、これに限定されない。
【0031】
調整可能な電流シンク130"は2進の重み付けされたnチャネル・トランジスタ1B、2B、4Bを制御することによって同じように動作する。言うまでもなく、2進の重み付けは調整可能な電流源120"及び調整可能な電流シンク130"を作るための方法の一例である。当業者は認識するように、本発明の範囲内で多くの他の方法を用いることができる。加えて、2進の重み付けは、選択可能な電流のダイナミック・レンジを修正するよう増しても、減らしてもよい。例えば、2進の重み付けは0〜3の選択に対して減らされ、0〜15の選択に対して増加されるが、これに限定されるものではない。
【0032】
可変電流コントローラ170は、ノード172におけるバイアス電圧(vgp_c)を制御することにより、pチャネル・トランジスタ1A、2A、4Aを流れる電流の量を微調整することができる。同様に、nチャネル・トランジスタ1B、2B、4Bを流れる電流の量は、ノード174におけるバイアス電圧(vgn_c)を制御することによって微調整される。可変の重み付けと組み合わされた微調整は、可変電流源からの各重み付けされた電流源を組み合わせることによって、温度変化から実質的に独立した集合的な第2の電流Ichを作るのに用いられる。同様に、可変の重み付けと組み合わされた微調整は、可変電流源からの各重み付けされた電流シンクを組み合わせることによって、温度変化から実質的に独立した集合的な第3の電流Idisを作るのに用いられる。
【0033】
図11A〜図11Gは、図10の整合電流コントローラ160の種々の実施の形態の回路図である。図11A〜図11Dは、電流ミラー構成で結合されたpチャネル・トランジスタP1、P2と電流ミラー構成で結合されたnチャネル・トランジスタN1、N2を含む整合電流源163を備えている。この整合電流源163はP1を介して第1の電流信号I1を作り、P2を介して第2の電流信号I2を作る。P1とP2は、電流ミラー構成について周知であるように、トランジスタが同じサイズで整合しているならば、等しい電流を有する。
【0034】
図11Aは、負の温度係数を有する整合電流コントローラ160を示している。抵抗素子R1は所定の電圧降下とN2を通る第2の電流とを生成する。しかし、ダイオードにおいては、pn接合は負の温度係数を持ち、pn接合での電圧降下の変化は温度変化に反比例する。換言すると、温度が上昇するにつれて、pn接合での電圧降下は小さくなる。例えば、シリコンの場合、pn接合での電圧降下は−2.2mV/OC前後で温度に反比例する。したがって、ダイオードD1は負の温度係数を持つダイオード電圧降下を示す。整合電流源は、温度補償されたバイアス信号165がダイオードD1の負の温度係数に関係する負の温度係数を含むように、電流I1とI2を実質的に同じに保つよう動作する。
【0035】
図11Bは、正の温度係数を持つ整合電流コントローラ160を示している。ダイオードD1、D2は、ダイオードD1の接合面積が1の相対サイズを持ち、ダイオードD2がダイオードD1のサイズのN倍の接合面積を持つように、相対サイズの接合面積を持つよう構成される。異なるサイズではあるがエミッタ電流が同一である2つのダイオードは、異なる電流密度を持ち、その結果、pn接合での電圧降下が僅かに相違する。ダイオードの負の温度係数に起因して、温度が上昇するにつれて、ダイオードD1の電圧降下はダイオードD2の電圧降下の低下よりも速い速度で減少する。一般に、この差はΔVbeとして表され、2つのダイオードD1、D2間の電圧降下の差を表すことを示している。したがって、第1のダイオードD1での電圧降下は、第2のダイオードD2での電圧降下と抵抗素子R1での電圧降下との和に等しい。したがって、第1の電流I1と第2の電流I2とを実質的に同一に保つためには、抵抗素子R1での電圧降下(ΔVbe)は直接的な温度相関を有する(すなわち、電圧変化は温度上昇の共に増加する)。ΔVbeは絶対温度に比例する(PTAT)電圧であるとも言われる。これは、温度補償されたバイアス信号165が温度から実質的に独立した状態を保つように、ダイオードD1の負の温度係数とは実質的に逆の正の温度係数で、温度変化に比例して電圧が調整されるからである。
【0036】
図11Cは、図11Aに示す実施の形態と図11Bに示す実施の形態との間の温度係数を有する整合電流コントローラ160を示している。動作においては、図11Cの実施の形態は図11Bの実施の形態と同様に動作する。しかし、図11Cの実施の形態は抵抗R2を含む。この結果、第2の電流I2はサブ電流I2aとサブ電流I2bとに分割される。サブ電流I2aは、既に説明したとおり、ΔVbe項に起因して温度変化に直接関係する。これに対して、サブ電流I2bは電流I2を増加させるように動作し、オフセット(Iptco)付きの正の温度係数を持つ電流I2を生じる。ここで、サブ電流I2aは正の温度係数を生成し、サブ電流I2bはオフセットを生成する。その結果、温度補償されたバイアス信号165はIptcoに直接関係した電圧を有する。N1、N2のトランジスタ・サイズに対する抵抗R1、R2の異なる抵抗比は、温度変化から実質的に独立した状態を維持しながら、温度補償されたバイアス信号165を異なる値に対して修正するように選択され得る。
【0037】
図11Dの実施の形態は図11Cの実施の形態と同じであるが、抵抗R1tにバイパス・トランジスタN3が、抵抗R2tにバイパス・トランジスタN4が設けられている点で相違する。この構成により、抵抗R1及び(おそらくは)抵抗R1tを流れるサブ電流I2aに起因する電圧降下を修正するためのトリミング能力が可能になる。同様に、抵抗R2及び(おそらくは)抵抗R2tを流れるサブ電流I2bに起因する電圧降下が修正される。言うまでもなく、このトリミング能力は2以上の選択可能な抵抗へ拡張することができる。
【0038】
図11Eは、選択されているフラッシュ・メモリ・セルの特性をモデル化するためにフラッシュ・メモリ・セルM1を用いた整合電流コントローラ160を示している。pチャネル・トランジスタP3は電流源を作るようにダイオード構成で接続される。フラッシュ・メモリ・セルM1は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。nチャネル・トランジスタN5は、pチャネル・トランジスタP3を流れる電流を、したがって、温度補償されたバイアス信号165での電圧出力を更に修正するよう、バイアス電圧Vbiasによって制御される。
【0039】
図11Fは、図11Eの実施の形態と同様に、選択されているフラッシュ・メモリ・セルの特性を修正するためにフラッシュ・メモリ・セルM2を用いた整合電流コントローラ160を示している。pチャネル・トランジスタP3は電流源を作るためにダイオード構成で接続される。フラッシュ・メモリ・セルM2は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。図11Fの実施の形態を除いて、フラッシュ・メモリ・セルはコントロール・ゲートを有し、フローティング・ゲートは結合される。この構成は、プログラムされるフラッシュ・メモリ・セルを一層正確に形成することができるので、フラッシュ・メモリ・セルM2のプログラミング動作を生成するための機構を設ける必要性を除去する。nチャネル・トランジスタN5は、pチャネル・トランジスタP3を流れる電流を、したがって、温度補償されたバイアス信号165を更に修正するよう、バイアス電圧Vbiasによって制御される。
【0040】
図11Gは、選択されているフラッシュ・メモリ・セルの特性を修正するためにnチャネル・トランジスタN6を用いた整合電流コントローラ160を示している。pチャネル・トランジスタは電流源を作るようダイオード構成で接続される。nチャネル・トランジスタN6は、メモリ・アレイにおけるフラッシュ・メモリ・セルの電流特性と同様の電流特性と温度依存性で動作する。nチャネル・トランジスタN5は、pチャネル・トランジスタP3を流れる電流を、したがって、温度補償されたバイアス信号165を更に修正するよう、バイアス電圧Vbiasによって制御される。
【0041】
図12は、図10の可変電流コントローラ170の例示的な実施の形態の回路図である。pチャネル・トランジスタP3、P4、nチャネル・トランジスタN7、N8ダイオードD3、D4及び抵抗R3、R4が、図11Cに示す整合電流コントローラ160と同様の方法でオフセット(Iptco)付きの正の温度係数を作るよう動作する。その結果、ノード172(vgp_c)は温度変動から実質的に独立であるように生成されて、図10に示す調整可能な電流源120"のpチャネル・トランジスタに対するバイアス・レベルを作り出す。pチャネル・トランジスタP5及びnチャネル・トランジスタN9は、図10に示す調整可能な電流シンク130"のnチャネル・トランジスタに対する適宜のバイアス・レベルで、ノード172(vgp_c)と関係するノード174(vgn_c)にバイアス信号を作るように動作する。
【0042】
図13は、バッファ190を備えるワード線電圧発生器100´´´の例示的な実施の形態の回路図である。実施の形態によっては、バッファ190は重くロードされた長いワード線を駆動するのに有用なことがある。こうした実施の形態においては、図8、図9及び図10に示す実施の形態に係るワード線電圧発生器100に、低出力インピーダンスのバッファ190が後続する。例えば、図14は、バッファ190として使用される、出力と反転入力との間でフィードバックが行われるゲイン1の構成の差動増幅器195を示しているが、これに限定されるものではない。
【0043】
図15は、本発明の実施の形態に係るワード線電圧発生器100を備えるフラッシュ・メモリの例示的な実施の形態のブロック図である。フラッシュ・メモリは、フラッシュ・メモリ・セルの配列210、アドレス入力に基づいて適宜のワード線を選択するための行デコーダ220、及び列デコーダ225を備える。選択された列は読み出しのために感知増幅器のブロック230へ導かれる。更に、感知増幅器のブロック230は、プログラミング及び消去の期間にフラッシュ・セルのソース、フラッシュ・セルのドレーン又はそれら両方に適宜の電圧を印加するのに使用される。インタフェースのブロック235は外部回路と感知増幅器のブロック230との間で入出力されるデータのインタフェースを取る回路を備える。コントローラ240とコマンド・バッファ245はフラッシュ・メモリ内の種々の動作及び外部回路からのコマンドを制御する。アドレス・バッファ250は外部回路、行デコーダ220及び列デコーダ225の間のアドレスをバッファリングする。メモリの配列210のアーキテクチャに依存して、アドレス・バッファ250はアドレスの一部を行デコーダ220へ送ると共に該アドレスの一部を列デコーダ225へ送る。
【0044】
スイッチ290は動作モードに依存してワード線のうちの適切なものを選択する。Vwl発生器100は本発明の実施の形態に係る読み出し動作及び検証動作に対するワード線電圧を生成する。Vpgm発生器262はプログラミング動作のためのワード線電圧を生成する。
【0045】
図16に示すように、半導体ウェーハ400は、本発明によると、複数の半導体メモリ300を含み、それぞれの半導体メモリ300には、既述のワード線電圧発生器又は方法の少なくとも1つの実施の形態が組み込まれている。言うまでもなく、理解されるように、半導体メモリ300はシリコン・ウェーハ以外の基板、例えば、シリコン・オン・インシュレータ(SOI)基板、シリコン・オン・グラス(SOG)基板、シリコン・オン・サファイア(SOS)基板の上に製作されてもよい。
【0046】
図17に示すように、電子システム500は、本発明によると、入力装置510、出力装置520、プロセッサ530及びメモリ・デバイス540を備える。メモリ・デバイス540は少なくとも1つの半導体メモリ300´を備えており、半導体メモリ300´は既述のワード線電圧発生器又は方法の少なくとも1つの実施の形態をメモリ・デバイスに組み込んでいる。
【0047】
以上、本発明を、好ましい実施の形態に関して説明してきたが、当業者は認識し理解するように、以上の説明は限定的ではない。むしろ、特許請求される発明の範囲を逸脱することなく、好ましい実施の形態に対する多くの追加、削除、修正を行うことができる。更に、発明者が意図する発明の範囲内に包含しながら、1つの実施の形態の特徴を他の実施の形態の特徴と組み合わせることができる。
【図面の簡単な説明】
【0048】
【図1】フラッシュ・メモリ・セルの回路図である。
【図2】フラッシュ・メモリ・セルにおける種々の電流をグラフで表わした図である。
【図3】フラッシュ・メモリ・セルにおける検証マージンをグラフで表した図である。
【図4】フラッシュ・メモリ・セルにおける低減された検証マージンをグラフで表した図である。
【図5】フラッシュ・メモリ・セルにおける補償された検証マージンをグラフで表した図である。
【図6】2レベルのフラッシュ・メモリ・セルに対する閾値電圧の分布をプロットした図である。
【図7】多重レベルのフラッシュ・メモリ・セルに対する閾値電圧の分布をプロットした図である。
【図8】本発明の例示的な実施の形態の回路モデルである。
【図9】本発明の例示的な他の実施の形態の回路モデルである。
【図10】本発明の例示的な他の実施の形態の回路モデルである。
【図11A】整合電流コントローラの種々の実施の形態の回路図である。
【図11B】整合電流コントローラの種々の実施の形態の回路図である。
【図11C】整合電流コントローラの種々の実施の形態の回路図である。
【図11D】整合電流コントローラの種々の実施の形態の回路図である。
【図11E】整合電流コントローラの種々の実施の形態の回路図である。
【図11F】整合電流コントローラの種々の実施の形態の回路図である。
【図11G】整合電流コントローラの種々の実施の形態の回路図である。
【図12】可変電流コントローラの例示的な実施の形態の回路図である。
【図13】バッファを備える、本発明の例示的な実施の形態の回路モデルである。
【図14】ゲイン1のバッファの例示的な実施の形態の回路図である。
【図15】本発明の実施の形態に係るワード線電圧発生器を備えるフラッシュ・メモリの例示的な実施の形態のブロック図である。
【図16】本発明の実施の形態に係るワード線電圧発生器を含む複数の半導体デバイスを有する半導体ウェーハである。
【図17】本発明の実施の形態に係るワード線電圧発生器を含む複数の半導体メモリを示すコンピュータ・システムを示す図である。
【特許請求の範囲】
【請求項1】
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和を含むワード線電圧発生器。
【請求項2】
前記第1の電流源が、電圧源に結合されたソースと、前記電流加算ノードに結合されたドレーンと、整合電流コントローラからの温度補償されたバイアス信号に結合されたゲートとを有するpチャネル・トランジスタを備える、請求項1に記載のワード線電圧発生器。
【請求項3】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に結合された第1の抵抗素子と、
を備える、請求項2に記載のワード線電圧発生器。
【請求項4】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に直列に結合された、第1の抵抗素子及び第2のpn接合素子と、
を備える、請求項2に記載のワード線電圧発生器。
【請求項5】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に直列に結合された、第1の抵抗素子及び第2のpn接合素子と、
前記第2の電流信号とアースとの間に結合された第2の抵抗素子と、
を備える、請求項2に記載のワード線電圧発生器。
【請求項6】
前記第1の抵抗素子が選択的に可変であり、前記第2の抵抗素子が選択的に可変であるよう構成される、請求項5に記載のワード線電圧発生器。
【請求項7】
前記整合電流コントローラが、少なくとも1つのビット・セルと実質的に同じであるフラッシュ・セルを流れるバイアスされた電流から、温度補償されたバイアス信号を生成する、請求項2に記載のワード線電圧発生器。
【請求項8】
前記調整可能な電流源が、検証プロセス期間には第1の電流源電流を、読み出しプロセス期間には第2の電流源電流を生成するよう構成される、請求項1に記載のワード線電圧発生器。
【請求項9】
前記調整可能な電流源が、複数の異なる電流源レベルで前記第2の電流を生成するよう構成された複数の電流源発生器を更に備える、請求項1に記載のワード線電圧発生器。
【請求項10】
前記複数の異なる電流源レベルのうちの1つのレベルが検証プロセス期間に生成され、前記複数の異なる電流源レベルのうちの他の1つのレベルが読み出しプロセス期間に生成される、請求項9に記載のワード線電圧発生器。
【請求項11】
前記少なくとも1つのビット・セルが、少なくとも1つの多重レベル・ビット・セルであり、
前記複数の異なる電流源レベルのうちの少なくとも1つのレベルが、前記少なくとも1つの多重レベル・ビット・セルの第1の電圧レベルに対して生成され、
前記複数の異なる電流源レベルのうちの少なくとも1つの別のレベルが、前記少なくとも1つの多重レベル・ビット・セルの別の電圧レベルに対して生成される、
請求項9に記載のワード線電圧発生器。
【請求項12】
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに接合され、前記温度変化から実質的に独立した第3の電流を生成するよう構成された調整可能な電流シンクと、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和から前記第3の電流を差し引いたものを含むワード線電圧発生器。
【請求項13】
前記第1の電流源が、電圧源に結合されたソースと、前記電流加算ノードに結合されたドレーンと、整合電流コントローラからの温度補償されたバイアス信号に結合されたゲートとを有するpチャネル・トランジスタを備える、請求項12に記載のワード線電圧発生器。
【請求項14】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に結合された第1の抵抗素子と、
を備える、請求項13に記載のワード線電圧発生器。
【請求項15】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に直列に結合された、第1の抵抗素子及び第2のpn接合素子と、
前記第2の電流信号とアースとの間に結合された第2の抵抗素子と、
を備える、請求項13に記載のワード線電圧発生器。
【請求項16】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に直列に結合された、第1の抵抗素子及び第2のpn接合素子と、
前記第2の電流信号とアースとの間に結合された第2の抵抗素子と、
を備える、請求項13に記載のワード線電圧発生器。
【請求項17】
前記第1の抵抗素子が選択的に可変であり、前記第2の抵抗素子が選択的に可変であるよう構成される、請求項16に記載のワード線電圧発生器。
【請求項18】
前記整合電流コントローラが、少なくとも1つのビット・セルと実質的に同じであるフラッシュ・セルを流れるバイアスされた電流から、温度補償されたバイアス信号を生成する、請求項13に記載のワード線電圧発生器。
【請求項19】
前記調整可能な電流源が、検証プロセス期間には第1の電流源電流を、読み出しプロセス期間には第2の電流源電流を生成するよう構成される、請求項12に記載のワード線電圧発生器。
【請求項20】
前記調整可能な電流シンクが、前記検証プロセス期間には第1のシンク電流を、前記読み出しプロセス期間には第2のシンク電流を生成するよう構成される、請求項19に記載のワード線電圧発生器。
【請求項21】
前記第1のシンク電流が前記検証プロセス期間には実質的にゼロであり、前記第1の電流源電流が前記読み出しプロセス期間には実質的にゼロである、請求項20に記載のワード線電圧発生器。
【請求項22】
前記調整可能な電流源が、複数の異なる電流源レベルで前記第2の電流を生成するよう構成された複数の電流源発生器を更に備える、請求項12に記載のワード線電圧発生器。
【請求項23】
前記複数の異なる電流源レベルのうちの1つのレベルが検証プロセス期間に生成され、前記複数の異なる電流源レベルのうちの他の1つのレベルが読み出しプロセス期間に生成される、請求項22に記載のワード線電圧発生器。
【請求項24】
前記調整可能な電流シンクが、このなる複数の電流シンク・レベルで前記第3の電流を生成するよう構成された複数の電流シンク発生器を更に備える、請求項12に記載のワード線電圧発生器。
【請求項25】
前記複数の異なる電流シンク・レベルのうちの1つのレベルが検証プロセス期間に生成され、前記複数の異なる電流シンク・レベルのうちの他の1つのレベルが読み出しプロセス期間に生成される、請求項24に記載のワード線電圧発生器。
【請求項26】
前記少なくとも1つのビット・セルが、少なくとも1つの多重レベル・ビット・セルであり、
前記複数の異なる電流源レベルのうちの少なくとも1つのレベルが、前記少なくとも1つの多重レベル・ビット・セルの第1の電圧レベルに対して生成され、
前記複数の異なる電流源レベルのうちの少なくとも1つの別のレベルが、前記少なくとも1つの多重レベル・ビット・セルの別の電圧レベルに対して生成される、
請求項24に記載のワード線電圧発生器。
【請求項27】
第1の電流を生成するステップであって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有するステップと、
調整可能な電流源から、温度変化から実質的に独立した第2の電流を生成するステップと、
前記第1の電流と前記第2の電流とを組み合わせて基準電流を生成するステップと、
前記基準電流を電圧変換器に流すことにより、前記基準電流をワード線電圧に変換するステップと、
を具備する方法。
【請求項28】
前記第2の電流を生成するステップが、
検証プロセス期間に第1の電流源電流を生成するステップと、
読み出しプロセス期間に第2の電流源電流を生成するステップと、
を更に備える、請求項27に記載の方法。
【請求項29】
前記第2の電流を生成するステップが、
検証プロセス期間に第1の電流源電流を生成するステップと、
読み出しプロセス期間に第2の電流源電流を生成するステップと、
を更に備える、請求項27に記載の方法。
【請求項30】
前記第2の電流を生成するステップが、複数の異なる電流源レベルから前記第2の電流を生成するステップを更に備える、請求項27に記載の方法。
【請求項31】
複数の異なる電流源レベルから前記第2の電流を生成するステップが、
検証プロセス期間に、前記複数の異なる電流源レベルのうちの1つのレベルを生成するステップと、
読み出しプロセス期間に、前記複数の異なる電流源レベルのうちの他の1つのレベルを生成するステップと、
を備える、請求項30に記載の方法。
【請求項32】
前記第2の電流を生成するステップが、
少なくとも1つの多重レベル・ビット・セルの第1の電圧レベルに対して、複数の異なる電流源レベルのうちの1つのレベルを生成するステップと、
前記少なくとも1つの多重レベル・ビット・セルの別の電圧レベルに対して、前記複数の異なる電流源レベルのうちの他の1つのレベルを生成するステップと、
を更に備える、請求項27に記載の方法。
【請求項33】
調整可能な電流シンクから、温度変化から実質的に独立した第3の電流を生成するステップと、
前記第1の電流及び前記第2の電流と前記第3の電流を組み合わせて前記基準電流を生成するステップと、
更に備える、請求項27に記載の方法。
【請求項34】
前記第3の電流を生成するステップが、
検証プロセス期間に第1のシンク電流を生成するステップと、
読み出しプロセス期間に第2のシンク電流を生成するステップと、
を更に備える、請求項33に記載の方法。
【請求項35】
前記第3の電流を生成するステップが、複数の異なる電流シンク・レベルから前記第3の電流を生成するステップを更に備える、請求項33に記載の方法。
【請求項36】
前記第3の電流を生成するステップが、
前記第3の電流を選択するステップが、
検証プロセス期間に前記複数の電流シンク・レベルのうちの1つのレベルを生成するステップと、
読み出しプロセス期間に前記複数の電流シンク・レベルのうちの他の1つのレベルを生成するステップと、
を更に備える、請求項35に記載の方法。
【請求項37】
前記第2の電流を生成するステップが、複数の異なる電流源レベルから前記第2の電流を生成するステップを更に備える、請求項35に記載の方法。
【請求項38】
前記第2の電流を選択するステップが、
検証プロセス期間に前記複数の異なる電流源レベルのうちの1つのレベルを生成するステップと、
読み出しプロセス期間に前記複数の異なる電流源レベルのうちの他のレベルを生成するステップと、
を更に備える、請求項37に記載の方法。
【請求項39】
少なくとも1つのワード線電圧発生器を備える半導体メモリであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和を含む半導体メモリ。
【請求項40】
少なくとも1つのワード線電圧発生器を備える半導体メモリであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに接合され、前記温度変化から実質的に独立した第3の電流をシンクするよう構成された調整可能な電流シンクと、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和から前記第3の電流を差し引いたものを含む半導体メモリ。
【請求項41】
少なくとも1つのワード線電圧発生器を備える半導体ウェーハであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和を含む半導体ウェーハ。
【請求項42】
少なくとも1つのワード線電圧発生器を備える半導体ウェーハであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに接合され、前記温度変化から実質的に独立した第3の電流をシンクするよう構成された調整可能な電流シンクと、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和から前記第3の電流を差し引いたものを含む半導体ウェーハ。
【請求項43】
少なくとも1つの入力デバイスと、
少なくとも1つの出力デバイスと、
プロセッサと、
メモリ・デバイスと、
を具備し、前記メモリ・デバイスが、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和を含む少なくとも1つのワード線電圧発生器を有する少なくとも1つの半導体メモリを備える電子システム。
【請求項44】
少なくとも1つの入力デバイスと、
少なくとも1つの出力デバイスと、
プロセッサと、
メモリ・デバイスと、
を具備し、前記メモリ・デバイスが、
少なくとも1つのワード線電圧発生器を備える半導体ウェーハであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに接合され、前記温度変化から実質的に独立した第3の電流をシンクするよう構成された調整可能な電流シンクと、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和から前記第3の電流を差し引いたものを含む少なくとも1つのワード線電圧発生器を有する少なくとも1つの半導体メモリを備える電子システム。
【請求項1】
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和を含むワード線電圧発生器。
【請求項2】
前記第1の電流源が、電圧源に結合されたソースと、前記電流加算ノードに結合されたドレーンと、整合電流コントローラからの温度補償されたバイアス信号に結合されたゲートとを有するpチャネル・トランジスタを備える、請求項1に記載のワード線電圧発生器。
【請求項3】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に結合された第1の抵抗素子と、
を備える、請求項2に記載のワード線電圧発生器。
【請求項4】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に直列に結合された、第1の抵抗素子及び第2のpn接合素子と、
を備える、請求項2に記載のワード線電圧発生器。
【請求項5】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に直列に結合された、第1の抵抗素子及び第2のpn接合素子と、
前記第2の電流信号とアースとの間に結合された第2の抵抗素子と、
を備える、請求項2に記載のワード線電圧発生器。
【請求項6】
前記第1の抵抗素子が選択的に可変であり、前記第2の抵抗素子が選択的に可変であるよう構成される、請求項5に記載のワード線電圧発生器。
【請求項7】
前記整合電流コントローラが、少なくとも1つのビット・セルと実質的に同じであるフラッシュ・セルを流れるバイアスされた電流から、温度補償されたバイアス信号を生成する、請求項2に記載のワード線電圧発生器。
【請求項8】
前記調整可能な電流源が、検証プロセス期間には第1の電流源電流を、読み出しプロセス期間には第2の電流源電流を生成するよう構成される、請求項1に記載のワード線電圧発生器。
【請求項9】
前記調整可能な電流源が、複数の異なる電流源レベルで前記第2の電流を生成するよう構成された複数の電流源発生器を更に備える、請求項1に記載のワード線電圧発生器。
【請求項10】
前記複数の異なる電流源レベルのうちの1つのレベルが検証プロセス期間に生成され、前記複数の異なる電流源レベルのうちの他の1つのレベルが読み出しプロセス期間に生成される、請求項9に記載のワード線電圧発生器。
【請求項11】
前記少なくとも1つのビット・セルが、少なくとも1つの多重レベル・ビット・セルであり、
前記複数の異なる電流源レベルのうちの少なくとも1つのレベルが、前記少なくとも1つの多重レベル・ビット・セルの第1の電圧レベルに対して生成され、
前記複数の異なる電流源レベルのうちの少なくとも1つの別のレベルが、前記少なくとも1つの多重レベル・ビット・セルの別の電圧レベルに対して生成される、
請求項9に記載のワード線電圧発生器。
【請求項12】
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに接合され、前記温度変化から実質的に独立した第3の電流を生成するよう構成された調整可能な電流シンクと、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和から前記第3の電流を差し引いたものを含むワード線電圧発生器。
【請求項13】
前記第1の電流源が、電圧源に結合されたソースと、前記電流加算ノードに結合されたドレーンと、整合電流コントローラからの温度補償されたバイアス信号に結合されたゲートとを有するpチャネル・トランジスタを備える、請求項12に記載のワード線電圧発生器。
【請求項14】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に結合された第1の抵抗素子と、
を備える、請求項13に記載のワード線電圧発生器。
【請求項15】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に直列に結合された、第1の抵抗素子及び第2のpn接合素子と、
前記第2の電流信号とアースとの間に結合された第2の抵抗素子と、
を備える、請求項13に記載のワード線電圧発生器。
【請求項16】
前記整合電流コントローラが、
第1の電流信号と、実質的に等しい第2の電流信号とを生成する整合電流源であって、前記温度補償されたバイアス信号が前記第2の電流信号と関係を有する整合電流源と、
前記第1の電流信号とアースとの間に結合された第1のpn接合素子と
第2の電流信号とアースとの間に直列に結合された、第1の抵抗素子及び第2のpn接合素子と、
前記第2の電流信号とアースとの間に結合された第2の抵抗素子と、
を備える、請求項13に記載のワード線電圧発生器。
【請求項17】
前記第1の抵抗素子が選択的に可変であり、前記第2の抵抗素子が選択的に可変であるよう構成される、請求項16に記載のワード線電圧発生器。
【請求項18】
前記整合電流コントローラが、少なくとも1つのビット・セルと実質的に同じであるフラッシュ・セルを流れるバイアスされた電流から、温度補償されたバイアス信号を生成する、請求項13に記載のワード線電圧発生器。
【請求項19】
前記調整可能な電流源が、検証プロセス期間には第1の電流源電流を、読み出しプロセス期間には第2の電流源電流を生成するよう構成される、請求項12に記載のワード線電圧発生器。
【請求項20】
前記調整可能な電流シンクが、前記検証プロセス期間には第1のシンク電流を、前記読み出しプロセス期間には第2のシンク電流を生成するよう構成される、請求項19に記載のワード線電圧発生器。
【請求項21】
前記第1のシンク電流が前記検証プロセス期間には実質的にゼロであり、前記第1の電流源電流が前記読み出しプロセス期間には実質的にゼロである、請求項20に記載のワード線電圧発生器。
【請求項22】
前記調整可能な電流源が、複数の異なる電流源レベルで前記第2の電流を生成するよう構成された複数の電流源発生器を更に備える、請求項12に記載のワード線電圧発生器。
【請求項23】
前記複数の異なる電流源レベルのうちの1つのレベルが検証プロセス期間に生成され、前記複数の異なる電流源レベルのうちの他の1つのレベルが読み出しプロセス期間に生成される、請求項22に記載のワード線電圧発生器。
【請求項24】
前記調整可能な電流シンクが、このなる複数の電流シンク・レベルで前記第3の電流を生成するよう構成された複数の電流シンク発生器を更に備える、請求項12に記載のワード線電圧発生器。
【請求項25】
前記複数の異なる電流シンク・レベルのうちの1つのレベルが検証プロセス期間に生成され、前記複数の異なる電流シンク・レベルのうちの他の1つのレベルが読み出しプロセス期間に生成される、請求項24に記載のワード線電圧発生器。
【請求項26】
前記少なくとも1つのビット・セルが、少なくとも1つの多重レベル・ビット・セルであり、
前記複数の異なる電流源レベルのうちの少なくとも1つのレベルが、前記少なくとも1つの多重レベル・ビット・セルの第1の電圧レベルに対して生成され、
前記複数の異なる電流源レベルのうちの少なくとも1つの別のレベルが、前記少なくとも1つの多重レベル・ビット・セルの別の電圧レベルに対して生成される、
請求項24に記載のワード線電圧発生器。
【請求項27】
第1の電流を生成するステップであって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有するステップと、
調整可能な電流源から、温度変化から実質的に独立した第2の電流を生成するステップと、
前記第1の電流と前記第2の電流とを組み合わせて基準電流を生成するステップと、
前記基準電流を電圧変換器に流すことにより、前記基準電流をワード線電圧に変換するステップと、
を具備する方法。
【請求項28】
前記第2の電流を生成するステップが、
検証プロセス期間に第1の電流源電流を生成するステップと、
読み出しプロセス期間に第2の電流源電流を生成するステップと、
を更に備える、請求項27に記載の方法。
【請求項29】
前記第2の電流を生成するステップが、
検証プロセス期間に第1の電流源電流を生成するステップと、
読み出しプロセス期間に第2の電流源電流を生成するステップと、
を更に備える、請求項27に記載の方法。
【請求項30】
前記第2の電流を生成するステップが、複数の異なる電流源レベルから前記第2の電流を生成するステップを更に備える、請求項27に記載の方法。
【請求項31】
複数の異なる電流源レベルから前記第2の電流を生成するステップが、
検証プロセス期間に、前記複数の異なる電流源レベルのうちの1つのレベルを生成するステップと、
読み出しプロセス期間に、前記複数の異なる電流源レベルのうちの他の1つのレベルを生成するステップと、
を備える、請求項30に記載の方法。
【請求項32】
前記第2の電流を生成するステップが、
少なくとも1つの多重レベル・ビット・セルの第1の電圧レベルに対して、複数の異なる電流源レベルのうちの1つのレベルを生成するステップと、
前記少なくとも1つの多重レベル・ビット・セルの別の電圧レベルに対して、前記複数の異なる電流源レベルのうちの他の1つのレベルを生成するステップと、
を更に備える、請求項27に記載の方法。
【請求項33】
調整可能な電流シンクから、温度変化から実質的に独立した第3の電流を生成するステップと、
前記第1の電流及び前記第2の電流と前記第3の電流を組み合わせて前記基準電流を生成するステップと、
更に備える、請求項27に記載の方法。
【請求項34】
前記第3の電流を生成するステップが、
検証プロセス期間に第1のシンク電流を生成するステップと、
読み出しプロセス期間に第2のシンク電流を生成するステップと、
を更に備える、請求項33に記載の方法。
【請求項35】
前記第3の電流を生成するステップが、複数の異なる電流シンク・レベルから前記第3の電流を生成するステップを更に備える、請求項33に記載の方法。
【請求項36】
前記第3の電流を生成するステップが、
前記第3の電流を選択するステップが、
検証プロセス期間に前記複数の電流シンク・レベルのうちの1つのレベルを生成するステップと、
読み出しプロセス期間に前記複数の電流シンク・レベルのうちの他の1つのレベルを生成するステップと、
を更に備える、請求項35に記載の方法。
【請求項37】
前記第2の電流を生成するステップが、複数の異なる電流源レベルから前記第2の電流を生成するステップを更に備える、請求項35に記載の方法。
【請求項38】
前記第2の電流を選択するステップが、
検証プロセス期間に前記複数の異なる電流源レベルのうちの1つのレベルを生成するステップと、
読み出しプロセス期間に前記複数の異なる電流源レベルのうちの他のレベルを生成するステップと、
を更に備える、請求項37に記載の方法。
【請求項39】
少なくとも1つのワード線電圧発生器を備える半導体メモリであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和を含む半導体メモリ。
【請求項40】
少なくとも1つのワード線電圧発生器を備える半導体メモリであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに接合され、前記温度変化から実質的に独立した第3の電流をシンクするよう構成された調整可能な電流シンクと、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和から前記第3の電流を差し引いたものを含む半導体メモリ。
【請求項41】
少なくとも1つのワード線電圧発生器を備える半導体ウェーハであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和を含む半導体ウェーハ。
【請求項42】
少なくとも1つのワード線電圧発生器を備える半導体ウェーハであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに接合され、前記温度変化から実質的に独立した第3の電流をシンクするよう構成された調整可能な電流シンクと、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和から前記第3の電流を差し引いたものを含む半導体ウェーハ。
【請求項43】
少なくとも1つの入力デバイスと、
少なくとも1つの出力デバイスと、
プロセッサと、
メモリ・デバイスと、
を具備し、前記メモリ・デバイスが、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和を含む少なくとも1つのワード線電圧発生器を有する少なくとも1つの半導体メモリを備える電子システム。
【請求項44】
少なくとも1つの入力デバイスと、
少なくとも1つの出力デバイスと、
プロセッサと、
メモリ・デバイスと、
を具備し、前記メモリ・デバイスが、
少なくとも1つのワード線電圧発生器を備える半導体ウェーハであって、
電流加算ノードに結合され、第1の電流を生成するよう構成された第1の電流源であって、前記第1の電流から導出される電圧が少なくとも1つのビット・セルの閾値電圧の温度係数と実質的に等しい温度係数を有する第1の電流源と、
前記電流加算ノードに結合され、温度変化から実質的に独立した第2の電流を生成するよう構成された調整可能な電流源と、
前記電流加算ノードに接合され、前記温度変化から実質的に独立した第3の電流をシンクするよう構成された調整可能な電流シンクと、
前記電流加算ノードに結合され、基準電流に比例するワード線電圧を有するワード線電圧を生成するよう構成された電圧変換器と、
を具備し、前記基準電流が前記第1の電流と前記第2の電流との和から前記第3の電流を差し引いたものを含む少なくとも1つのワード線電圧発生器を有する少なくとも1つの半導体メモリを備える電子システム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図11G】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図11G】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2007−59024(P2007−59024A)
【公開日】平成19年3月8日(2007.3.8)
【国際特許分類】
【外国語出願】
【出願番号】特願2005−246241(P2005−246241)
【出願日】平成17年8月26日(2005.8.26)
【出願人】(596079127)マイクロン・テクノロジー・インコーポレーテッド (55)
【氏名又は名称原語表記】MICRON TECHNOLOGY,INC.
【Fターム(参考)】
【公開日】平成19年3月8日(2007.3.8)
【国際特許分類】
【出願番号】特願2005−246241(P2005−246241)
【出願日】平成17年8月26日(2005.8.26)
【出願人】(596079127)マイクロン・テクノロジー・インコーポレーテッド (55)
【氏名又は名称原語表記】MICRON TECHNOLOGY,INC.
【Fターム(参考)】
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