演算増幅器
【課題】消費電流の増加や最低動作電源電圧の上昇などを招くことなく出力位相反転を防止する。
【解決手段】入力部１０の反転入力端子１００と第２のトランジスタ２のコレクタとが第１のダ入力部用イオード１１を介して、非反転入力端子２００と第１のトランジスタ１のコレクタとが第２の入力部用ダイオード１２を介して、それぞれ接続される一方、第９のトランジスタ９のエミッタと第３の負荷３５の相互の接続点と反転入力端子１００とが第５のダイオード１５を介して、第９のトランジスタ９のエミッタと第３の負荷３５の相互の接続点と非反転入力端子２００とが第６のダイオード１６を介して、それぞれ接続されて、消費電流の増加や最低動作電源電圧の上昇などを招くことなく出力位相反転が防止されるようになっている。
【解決手段】入力部１０の反転入力端子１００と第２のトランジスタ２のコレクタとが第１のダ入力部用イオード１１を介して、非反転入力端子２００と第１のトランジスタ１のコレクタとが第２の入力部用ダイオード１２を介して、それぞれ接続される一方、第９のトランジスタ９のエミッタと第３の負荷３５の相互の接続点と反転入力端子１００とが第５のダイオード１５を介して、第９のトランジスタ９のエミッタと第３の負荷３５の相互の接続点と非反転入力端子２００とが第６のダイオード１６を介して、それぞれ接続されて、消費電流の増加や最低動作電源電圧の上昇などを招くことなく出力位相反転が防止されるようになっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に係り、特に、出力位相の反転防止を施したものに関する。
【背景技術】
【０００２】
従来の演算増幅器としては、例えば、図６に示された構成のものが知られている。
かかる演算増幅器は、トランジスタＱ１，Ｑ２による差動回路からなる入力部１０ａと、フォールデットカスコード増幅回路が構成されたフォールデットカスコード部２０ａとに大別されて構成されたものとなっている。
この演算増幅器においては、いわゆる反転防止回路が設けられていないため、入力端子１００，２００における入力端子電圧が、電源端子４００の電圧より０．７Ｖ低下すると、図７に示されたように出力電圧が変化し、出力位相反転を起こすという欠点がある。
なお、図７において、点線は電源電圧のレベルを、実線の特性線は入力電圧の変化を、二点鎖線の特性線は出力電圧の変化を、それぞれ示している。ここで、出力電圧の変化は、上述の出力位相反転を生ずる前後においては、実線の特性線で表された入力電圧変化と同一となっており、実線の特性線と重複したものとなっている。
【０００３】
上述のような出力位相反転を防止する対策が施された演算増幅器として、例えば、図８に示された回路構成のものが知られている（例えば、特許文献１等参照）。
以下、同図を参照しつつ、従来の出力位相反転防止機能を有する演算増幅器について説明する。
この演算増幅器は、トランジスタＱ１，Ｑ２による差動回路からなる入力部１０ｂと、フォールデットカスコード増幅回路が構成されたフォールデットカスコード部２０ｂとに大別されて構成される点は、図６に示された従来回路と基本的に同一である。
【０００４】
かかる演算増幅器においては、上述の基本構成において、さらに、反転入力端子１００とトランジスタＱ２のコレクタとの間に、アノードがトランジスタＱ２のコレクタ側となるように第１のダイオードＤ１が接続されて設けられる一方、非反転入力端子２００とトランジスタＱ１のコレクタとの間に、アノードがトランジスタＱ２のコレクタ側となるように第２のダイオードＤ２が接続されて設けられたものとなっている。
【０００５】
かかる構成において、非反転入力端子２００の電圧が第１電源端子４００の電圧よりも低下した場合の出力位相反転防止動作について説明する。
まず、第１電源端子４００の電圧を０Ｖとし、非反転入力端子２００の端子電圧Ｖ200が、Ｖ200＜−０．７（Ｖ）となった場合を考えると、この際、トランジスタＱ２のコレクタ・ベース間の寄生ダイオードＤ４を通じて電流ＩD4が流れる。同時に、非反転入力端子２００に接続されたダイオードＤ２を通して電流ＩD2が流れる。このような電流が流れることにより、点Ｂの電圧ＶBと点Ａの電圧ＶAが低下する。なお、図８において、寄生ダイオードＤ３、Ｄ４は点線により表されている。
【０００６】
ここで、便宜的に、トランジスタＱ２の寄生ダイオードＤ４のアノード・カソード間電圧をＶD4、ダイオードＤ２のアノード・カソード間電圧をＶD2とすると、ＶA、ＶBの電圧は下記する式１、式２により表されるものとなる。
【０００７】
ＶA＝Ｖ200＋ＶD2＝Ｖ200＋ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝・・・式１
【０００８】
ＶB＝Ｖ200＋ＶD4＝Ｖ200＋ＶT×ｌｎ｛ＩD4／（ｎD4×Ｉs）｝・・・式２
【０００９】
ここで、ＶTは熱電圧で、周囲温度が３００Ｋの時に約２６（ｍＶ）となる。また、Ｉsは逆方向飽和電流、ｎD2及びｎD4は単位素子面積に対する倍率である。
そして、ＶA＞ＶBの関係が成り立つ場合には、出力位相反転は生じないが、ＶA＜ＶBとなると、フォールデットカスコード部２０ｂのトランジスタＱ５、Ｑ６の振る舞いが変わり、出力位相反転が生ずる。この場合の条件を数式化すると下記する式３により表される。
【００１０】
ＶA−ＶB＞０、且つ、ｌｎ｛ＩD4×ｎD2／（ＩD2×ｎD4）｝＞０・・・式３
【００１１】
この式３を満たすようにｎD2を調整することで、図９に示されたように出力位相反転を防止することができる。
なお、図９において、点線は電源電圧のレベルを、実線の特性線は入力電圧の変化を、二点鎖線の特性線は出力電圧の変化を、それぞれ示している。ここで、出力電圧の変化は、入力電圧が電源電圧レベルを越える前後、及び、入力電圧が電源電圧レベルを下回る前後においては、実線の特性線で表された入力電圧変化と同一となっており、実線の特性線と重複したものとなっている。
【００１２】
ところが、図８に示された回路は、確かに出力位相反転を防止することはできるが、非反転入力端子２００の電圧が第１電源端子４００より下がった場合に、フォールデットカスコード部２０ｂのベース接地のトランジスタＱ５、Ｑ６のベース・エミッタ間電圧が増加し、コレクタ電流が増加するという問題がある。
この現象について、以下に説明する。
まず、第１電源端子４００の電圧を０Ｖとし、非反転入力端子２００の端子電圧Ｖ200が、Ｖ200＜−０．７（Ｖ）となった際に、トランジスタＱ５、Ｑ６のエミッタ電位である点Ａ、点Ｂの電位は、式１、式２で表されることは先に説明した通りである。このとき、トランジスタＱ５、Ｑ６のベース電位である点Ｃの電位Ｖcは下記する式４で与えられる。
【００１３】
Ｖc＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3/(ｎQ9×Ｉs)｝・・・式４
【００１４】
ここで、Ｉcs3はトランジスタＱ３のコレクタ電流、Ｒ5はトランジスタＱ９のエミッタに接続された負荷の抵抗値、ＶTは熱電圧、ｎQ9はトランジスタＱ９のの単位素子面積に対する逆方向飽和電流Ｉsの倍率である。
したがって、トランジスタＱ５のベース・エミッタ間電位差ＶBEQ5は下記する式５で表される。
【００１５】
ＶBEQ5＝Ｖc−ＶB＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3/(ｎQ9×Ｉs)｝−Ｖ200−ＶT×ｌｎ｛ＩD4／（ｎD4×Ｉs）｝＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3×ｎD4/(ｎQ9×ＩD4)｝−Ｖ200・・・式５
【００１６】
ここで、非反転入力端子電圧Ｖ200は、−０．７Ｖよりも小さいと仮定しているが、この電圧が小さくなるに従って、トランジスタＱ５のベース・エミッタ間電位差ＶBEQ5が大きくなることが式５から明らかである。そして、トランジスタＱ５のベース・エミッタ間電位差ＶBEQ5が大きくなると、トランジスタＱ５のコレクタ電流が増加し、演算増幅器の消費電流増加を招くこととなる。
【００１７】
一方、トランジスタＱ６のベース・エミッタ間電位差ＶBEQ6は、下記する式６で表される。
【００１８】
ＶBEQ6＝Ｖc−ＶA＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3/(ｎQ9×Ｉs)｝−Ｖ200−ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3×ｎD2/(ｎQ9×ＩD2)｝−Ｖ200・・・式６
【００１９】
トランジスタＱ５と同様に、非反転入力端子電圧Ｖ200の低下に従ってトランジスタＱ６のベース・エミッタ間電位差ＶBEQ6が大きくなり、図１０に示されたようにトランジスタＱ６のコレクタ電流が増加し、演算増幅器の消費電流増加を招くという問題がある。
なお、図１０において、実線の特性線は入力電圧の変化を、二点鎖線の特性線は出力電圧の変化を、一点鎖線の特性線はコレクタ電流の変化を、それぞれ示している。ここで、出力電圧の変化は、入力電圧が１０Ｖを越える範囲、及び、入力電圧が０Ｖを下回る範囲を除いては、実線の特性線で表された入力電圧変化同一となっており、実線の特性線と重複したものとなっている。
【００２０】
この消費電流増加の問題を解決する方策としては、例えば、図１１に示された回路構成が提案されている（例えば、特許文献２等参照）。
以下、かかる回路について図１１を参照しつつ説明する。
なお、先に図６、図８に示された回路構成例における構成要素と同一の構成要素には同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
かかる回路は、フォールデットカスコード部２０ｃのベース接地トランジスタＱ５、Ｑ６のベース電流を制御することで消費電流の増加を抑制可能とした構成となっており、この電流制御を行う回路は、具体的には、トランジスタＱ７、Ｑ８、Ｑ９、及び、電流源ＣＳ４によって構成されたものとなっている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００１−３０８６５６号公報（第４−１２頁、図１−図６）
【特許文献２】特開２０１０−２８３１１号公報（第５−９頁、図１−図９）
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、図１１に示された回路にあっては、上述のように消費電流の増加を抑制することはできるが、追加回路により、最低動作電源電圧が引き上げられるという欠点がある。
かかる欠点について以下に説明する。
まず、先に図８に示された従来回路の最低動作電源電圧をＶ＋(min)2とし、図１１に示された従来回路の最低動作電源電圧をＶ＋(min)3とすると、最低動作電源電圧は、それぞれ式７、式８により表される。
【００２３】
Ｖ＋(min)2＝ＶCEQ5＋ＶBEQ3＋ＶR4・・・式７
【００２４】
Ｖ＋(min)3＝ＶCECS4＋ＶBEQ8＋ＶBEQ9・・・式８
【００２５】
ここで、ＶCEQ5はトランジスタＱ５のコレクタ・エミッタ間での電圧降下、ＶBEQ3はトランジスタＱ３のベース・エミッタ間電圧、ＶR4は負荷Ｒ４での電圧降下、ＶCECS4は電流源ＣＳ４での電圧降下、ＶBEQ8はトランジスタＱ８のベース・エミッタ間電圧、ＶBEQ9はトランジスタＱ９のベース・エミッタ間電圧である。
図１１に示された従来回路にあっては、入力端子電圧が第１電源端子４００の電圧に低下した場合でも、演算増幅器の電圧利得が保たれる、いわゆる単電源オペアンプとして動作することが望ましい。
したがって、その場合、負荷Ｒ４での電圧降下は下記する式９で表される。
【００２６】
ＶR4＝ＶBEQ2−ＶCEQ2・・・式９
【００２７】
ここで、ＶBEQ2はトランジスタＱ２のベース・エミッタ間電圧、ＶCEQ2はトランジスタＱ２のコレクタ・エミッタ間の電圧降下である。したがって、図８に示された従来回路における最低動作電源電圧Ｖ＋(min)2は下記する式１０により表される。
【００２８】
Ｖ＋(min)2＝ＶCEQ5＋ＶBEQ3＋ＶBEQ2−ＶCEQ2・・・式１０
【００２９】
ここで、ＶCEの添え字の電圧（コレクタ・エミッタ間電圧）は約０．２Ｖ、ＶBEの添え字の電圧（ベース・エミッタ間電圧）は約０．７Ｖと仮定すると、図８に示された従来回路の最低動作電源電圧Ｖ＋(min)2は１．４Ｖ、図１１に示された従来回路の最低動作電源電圧Ｖ＋(min)3は１．６Ｖとなる。
したがって、図１１に示された従来回路を用いた場合、図８に示された従来回路に比して、最低動作電源電圧が０．２Ｖ引き上げられることとなる。
【００３０】
本発明は、上記実状に鑑みてなされたもので、消費電流の増加や最低動作電源電圧の上昇などを招くことなく出力位相反転を抑圧可能な演算増幅器を提供するものである。
【課題を解決するための手段】
【００３１】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
差動増幅回路が構成されてなる入力部と、フォールデットカスコード回路により前記入力部の出力を増幅出力するよう構成されてなるフォールデットカスコード部とを具備してなる演算増幅器において、
前記差動増幅回路は、第１及び第２のトランジスタが差動増幅可能に接続されて設けられ、前記第１のトランジスタのベースは第１の抵抗器を介して反転入力端子に、前記第２のトランジスタのベースは第２の抵抗器を介して非反転入力端子に、それぞれ接続される一方、
前記第１及び第２のトランジスタは、出力側にそれぞれ負荷が接続され、前記第２のトランジスタと前記対応する負荷の相互の接続点と、前記反転入力端子との間に第１の入力部用ダイオードが、前記第１のトランジスタと前記対応する負荷の相互の接続点と、前記非反転入力端子との間に第２の入力部用ダイオードが、前記反転入力端子と前記非反転入力端子との間の入力電圧が電源電圧の範囲を超えても、前記第１のトランジスタの前記負荷との接続点の電圧を、前記第２のトランジスタの前記負荷との接続点の電圧より大に維持可能とする方向に、それぞれ接続されて設けられ、
前記フォールデットカスコード回路は、フォールデットカスコード接続された第１及び第２のフォールデットカスコードトランジスタを用いてなると共に、前記第１及び第２のフォールデットカスコードトランジスタのベースにバイアスを供給するバイアス回路が設けられ、
前記バイアス回路には、高圧電源と低圧電源との間に、ダイオード接続されたバイアス回路用トランジスタが設けられ、前記バイアス回路用トランジスタと前記負荷の相互の接続点と、前記反転入力端子と前記非反転入力端子とが、それぞれ第１及び第２のフォールデットカスコード部用ダイオードを介して接続され、前記第１及び第２のフォールデットカスコード部用ダイオードは、前記第１及び第２の入力部用ダイオードの前記反転入力端子、及び、非反転入力端子に対する接続方向と同一となるように接続されてなるものである。
【発明の効果】
【００３２】
本発明によれば、従来と異なり、消費電流の増加や最低動作電源電圧の上昇などを招くことなく出力位相反転を確実に防止することができるという効果を奏するものである。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態の演算増幅器の第１の構成例における回路図である。
【図２】本発明の実施の形態の演算増幅器の第２の構成例における回路図である。
【図３】本発明の実施の形態の演算増幅器の第３の構成例における回路図である。
【図４】本発明の実施の形態の演算増幅器の第４の構成例における回路図である。
【図５】図１に示された第１の構成例における入力電圧の変化に対する第５及び第６のトランジスタのコレクタ電流の変化をシミュレーションした結果を示す特性線図である。
【図６】従来回路の第１の構成例を示す回路図である。
【図７】図６に示された従来回路における入力電圧の変化に対する出力電圧の変化を示す特性線図である。
【図８】従来回路の第２の構成例を示す回路図である。
【図９】図８に示された従来回路における入力電圧の変化に対する出力電圧の変化を示す特性線図である。
【図１０】図８に示された従来回路における入力電圧の変化に対するコレクタ電流の変化をシミュレーションした結果を示す特性線図である。
【図１１】従来回路の第３の構成例を示す回路図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態の演算増幅器の第１の構成例について、図１を参照しつつ説明する。
この演算増幅器は、第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を主たる構成要素としてなる差動回路を有する入力部１０と、フォールデットカスコード増幅回路が構成されたフォールデットカスコード部２０とに大別されて構成される点は、この主の従来回路とその基本構成を同一とするものである。
【００３５】
入力部１０は、ＰＮＰ型の第１及び第２のトランジスタ１，２を主たる構成要素としてなる差動回路を有し、差動増幅出力がフォールデットカスコード部２０へ入力されるようになっている。
具体的には、まず、第１及び第２のトランジスタ１，２のエミッタ同士が相互に接続されると共に、第１の定電流源（図１においては「ＣＳ１」と表記）２１に接続されて定電流が流入せしめられるようになっている。なお、第１の定電源２１は第２電源端子３００に接続されて、高圧電源電圧が印加されるようになっている。
【００３６】
一方、第１のトランジスタ１のベースは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して反転入力端子１００に接続され、第２のトランジスタ２のベースは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して非反転入力端子２００に接続されたものとなっている。
【００３７】
また、第１のトランジスタ１のコレクタは、第１の負荷（図１においては「Ｒ３」と表記）３３を介して、第２のトランジスタ２のコレクタは、第２の負荷（図１においては「Ｒ４」と表記）３４を介して、共に第１の電源端子４００に接続されており、低圧電源電圧が印加されるようになっている。
さらに、反転入力端子１００と第２のトランジスタ２のコレクタの間には、カソードが反転入力端子１００側となるように第１の入力部用ダイオード（図１においては「Ｄ１」と表記）１１が接続されている。
またさらに、非反転入力端子２００とトランジスタ１のコレクタの間には、カソードが非反転入力端子２００側となるように第２の入力部用ダイオード（図１においては「Ｄ２」と表記）１２が接続されている。
【００３８】
次に、フォールデットカスコード部２０は、ＰＮＰ型の第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４と、第１及び第２のフォールデットカスコードトランジスタとしてのＮＰＮ型の第５及び第６のトランジスタ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６と、ＮＰＮ型の第９のトランジスタ９と、第３の定電流源（図１においては「ＣＳ３」と表記）２３を主たる構成要素として、フォールデットカスコード増幅回路が構成されたものとなっている。
【００３９】
具体的には、第３及び第４のトランジスタ３，４は、ベースが相互に接続されると共に、第３のトランジスタ３のコレクタと接続される一方、各々のエミッタは第２電源端子３００に接続されて、カレントミラー回路を構成するものとなっている。
そして、第３のトランジスタ３のコレクタは、第５のトランジスタ５のコレクタに接続される一方、第４のトランジスタ４のコレクタは、第６のトランジスタ６のコレクタと共に出力端子５００に接続されている。
【００４０】
第５及び第６のトランジスタ５，６は、ベースが相互に接続されると共に、第９のトランジスタのベース及びコレクタに接続されている。
また、第５のトランジスタ５のエミッタは、先の第２のトランジスタ２のコレクタに、第６のトランジスタ６のエミッタは、先の第１のトランジスタ１のコレクタに、それぞれ接続されている。
第９のトランジスタ９のコレクタは、第３の定電流源２３に接続されて、定電流が供給されるようになっている。なお、第３の定電流源２３は第２電源端子３００に接続されて高圧電源電圧が印加されるようになっている。
【００４１】
また、第９のトランジスタ９のエミッタは、負荷としての第３の負荷（図１においては「Ｒ５」と表記）３５を介して第１電源端子４００に接続されている。
なお、上述の第３の定電流源２３、第９のトランジスタ９、及び、第３の負荷３５の直列回路は、第５及び第６のトランジスタ５，６のバイアス回路として機能するものとなっている。
さらに、第９のトランジスタ９のエミッタには、第１のフォールデットカスコード部用ダイオードとしての第５のダイオード（図１においては「Ｄ５」と表記）１５のアノード、及び、第２のフォールデットカスコード部用ダイオードとしての第６のダイオード（図１においては「Ｄ６」と表記）１６のアノードが接続されている。そして、第５のダイオード１５のカソードは反転入力端子１００に、第６のダイオード１６のカソードは非反転入力端子２００に、それぞれ接続されている。
【００４２】
かかる構成により、出力位相反転が防止され、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した際には、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑制され、かつ、従来回路と異なり、最低動作電源電圧が引き上げられることがないようになっている。
以下、具体的な回路動作について、特に、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した場合の回路動作を中心に説明する。
【００４３】
まず、第１電源端子４００の電圧を０Ｖとし、非反転入力端子２００の端子電圧Ｖ200が、Ｖ200＜−０．７（Ｖ）となった場合を考える。
この場合における入力部１０の動作は、従来回路と基本的に同様であるので、概略的に説明すれば、まず、第２のトランジスタ２のコレクタ・ベース間の寄生ダイオードＤ４を通じて電流ＩD4が流れる。同時に、非反転入力端子２００に接続された第２の入力部用ダイオード１２を通して電流ＩD2が流れる。このような電流が流れることにより、点Ｂの電圧ＶBと点Ａの電圧ＶAが低下する。
【００４４】
一方、非反転入力端子２００の端子電圧が第１電源端子４００の電圧を下回らない状態においては、第６のダイオード１６のカソード電位は、非反転入力端子２００と同電位であるが、このカソード電位が第１電源端子４００の電圧より０．７Ｖ程度低下すると、第６のダイオード１６のアノードからカソードへ順方向電流が流れる。この順方向電流が第３の負荷３５に流れることで点Ｄの電位が低下する。この時の点Ｄの電位は下記する式１１により表される。
【００４５】
ＶD＝Ｖ200＋ＶD6＝Ｖ200＋ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝・・・式１１
【００４６】
ここで、ＶTは熱電圧、Ｉsは逆方向飽和電流、ｎD6は単位素子面積に対する倍率である。また、Ｖ200は非反転入力端子２００の端子電圧、ＶD6は第６のダイオード１６のアノード・カソード間の順方向電圧降下、ＩD6はその順方向電流値である。
点Ｄの電位が低下するため、ダイオード接続された第９のトランジスタ９を通して点Ｃの電位も低下する。この点Ｃの電位Ｖcは、下記する式１２により表される。
【００４７】
Ｖc＝ＶD＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝＝Ｖ200＋ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝・・・式１２
【００４８】
ここで、Ｉcs3は第３の定電流源２３の電流値であり、第９のトランジスタ９に流れる電流である。また、ｎQ9は第９のトランジスタ９の単位素子面積に対する倍率である。
次に、点Ｂの電位を算出する。
先に述べたように、点Ｂは第２のトランジスタ２のコレクタからベースへの逆流電流が生ずることで電位が低下する。また、点Ａは、第２の入力部用ダイオード１２の順方向電流が流れることで電位が低下する。
そして、点Ｂの電位ＶBと点Ａの電位ＶAは、下記する式１３、式１４で表される。
【００４９】
ＶB＝Ｖ200＋ＶT×ｌｎ｛ＩD4／（ｎD4×Ｉs）｝＋ＩD4×Ｒ2・・・式１３
【００５０】
ＶA＝Ｖ200＋ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝・・・式１４
【００５１】
ここで、ＩD4は第２のトランジスタ２のコレクタからベースに流れる逆方向電流値、ＩD2は第２の入力部用ダイオード１２に流れる順方向電流値、ｎD4は第２のトランジスタ２のコレクタ・ベース間のＰＮ接合の単位素子面積に対する倍率、ｎD2は第２の入力部用ダイオード１２の単位素子面積に対する倍率である。
これらの式より、第５のトランジスタ５のベース・エミッタ間電圧を求めると、以下のようになる。
【００５２】
Ｖc−ＶB＝ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝−ＶT×ｌｎ｛ＩD4／（ｎD4×Ｉs）｝−ＩD4×Ｒ2＝ＶT×ｌｎ｛ＩD6×Ｉcs3×ｎD4／（ｎD6×ｎQ9×ＩD4×Ｉs）｝−ＩD4×Ｒ2・・・式１５
【００５３】
Ｖc−ＶA＝ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝−ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝≒ＶT×ｌｎ｛ＩD6×Ｉcs3×ｎD2／（ｎD6×ｎQ9×ＩD2×Ｉs）｝・・・式１６
【００５４】
一方、非反転入力端子電圧Ｖ200が、第１電源端子４００と第２電源端子３００の中点付近での第５及び第６のトランジスタ５，６のベース・エミッタ間電圧は、下記する式１７で表される如くとなる。
【００５５】
ＶBEQ5＝ＶT×ｌｎ｛ＩQ5／（ｎQ5×Ｉs）｝＝ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝・・・式１７
【００５６】
よって下記する式１８、式１９の条件が満たされたときには、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧よりも０．７Ｖ程度低くなっても第５及び第６のトランジスタ５，６のコレクタ電流は増加しない。
【００５７】
Ｖc−ＶB＜ＶBEQ5・・・式１８
【００５８】
Ｖc−ＶA＜ＶBEQ5・・・式１９
【００５９】
この式１８、式１９に、先の式１５、式１６、式１７を代入し、より詳細な条件を求めると以下のようになる。
【００６０】
ＶT×ｌｎ｛ｎD4×ＩD6／（ｎD6×ＩD4）｝＜ＩD4×Ｒ2・・・式２０
【００６１】
ＶT×ｌｎ｛ｎD2×ＩD6／（ｎD6×ＩD2）｝＜０・・・式２１
【００６２】
式２０、式２１を満たすようにｎD6やＲ2などを調整する、すなわち、第６のダイオード１６や第２の抵抗器３２などの大きさを調整することで、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧より０．７Ｖ程度低くなったときに第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることとなる。
図５には、図１に示された回路構成の演算増幅器における入出力電圧の変化と第５及び第６のトランジスタのコレクタ電流変化のシミュレーション結果を示す特性線図が示されている。
【００６３】
同図において、実線の特性線は入力電圧の変化を、二点鎖線の特性線は出力電圧の変化を、それぞれ示している。また、一点鎖線の特性線はコレクタ電流を示している。
ここで、出力電圧の変化は、入力電圧が１０Ｖを越える範囲、及び、入力電圧が０Ｖを下回る範囲を除いては、実線の特性線で表された入力電圧変化同一となっており、実線の特性線と重複したものとなっている。
図５によれば、入力電圧が第１電源端子４００の電圧より０．７Ｖ程度低くなっても、出力位相反転を生ずることなく、かつ、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることが確認できる。
【００６４】
また、最低動作電源電圧は、先に従来回路の説明における式１０に示された関係式、Ｖ＋(min)2＝ＶCEQ5＋ＶBEQ3＋ＶBEQ2−ＶCEQ2と同様であるので、第５及び第６のトランジスタ５，６のコレクタ電流を抑圧するために付加された追加回路部分によって、最低動作電源電圧が引き上げられることはない。
なお、上述した回路構成において、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに置き換え、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに置き換えて、さらに、第１及び第２のダイオード１１，１２の順方向となる向きを逆にして接続し、第１及び第３の定電流源２１，２３の接続の向きを逆にし、高圧電源側である第２電源端子３００と低圧電源側である第１電源端子４００を逆とした構成としても良い。この場合、反転入力端子１００、非反転入力端子２００への入力電圧が第２電源端子３００の電圧を超えた際に、上述した構成例と同様の動作となる。
【００６５】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された第１の構成例の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、図１に示された第１の構成例において、第６の抵抗器（図１においては「Ｒ６」と表記）３６を第１の入力部用ダイオード１１のカソード側に、第７の抵抗器（図１においては「Ｒ７」と表記）３７を第２の入力部用ダイオード１２のカソード側に、それぞれ設け、入力部１０Ａが構成されたものとなっている。
すなわち、第１の入力部用ダイオード１１のカソードは、第１のダイオード用直列抵抗器としての第６の抵抗器３６を介して反転入力端子１００に、第２の入力部用ダイオード１２のカソードは、第２のダイオード用直列抵抗器としての第７の抵抗器３７を介して非反転入力端子２００に、それぞれ接続されたものとなっている。
【００６６】
かかる構成により、出力位相反転が防止され、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した際には、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑制され、かつ、従来回路と異なり、最低動作電源電圧が引き上げられることがないようになっている。
以下、具体的な回路動作について、特に、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した場合の回路動作を中心に説明する。なお、入力部１０における動作は、第１の構成例で説明したように、従来回路と基本的に同様であるので、ここでの再度の詳細な説明を省略する。
【００６７】
まず、非反転入力端子２００の端子電圧が第１電源端子４００の電圧を下回らない状態においては、第６のダイオード１６のカソード電位は、非反転入力端子２００と同電位であるが、このカソード電位が第１電源端子４００の電圧より０．７Ｖ程度低下すると、第６のダイオード１６のアノードからカソードへ順方向電流が流れる。この順方向電流が第３の負荷３５に流れることで点Ｄの電位が低下する。この時の点Ｄの電位は先の第１の構成例同様に式１１により表される。
【００６８】
点Ｄの電位が低下するため、ダイオード接続された第９のトランジスタ９を通して点Ｃの電位も低下する。この点Ｃの電位Ｖcは、第１の構成例で示した式１２により表される。
次に、点Ｂの電位を算出する。
先に述べたように、点Ｂは第２のトランジスタ２のコレクタからベースへの逆流電流が生ずることで電位が低下する。また、点Ａは、第２の入力部用ダイオード１２の順方向電流が流れることで電位が低下する。
そして、点Ｂの電位ＶBは、第１の構成例で示した式１３により表され、点Ａの電位ＶAは、下記する式１４Ａで表される。
【００６９】
ＶA＝Ｖ200＋ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝＋ＩD2×Ｒ7・・・式１４Ａ
【００７０】
ここで、Ｒ7は第７の抵抗器３７の抵抗値である。なお、上記式１４Ａにおける他の各項目の定義は、先の式１４で説明した通りである。
これらの式より、第５のトランジスタ５のベース・エミッタ間電圧を求めると、以下のようになる。
まず、点Ｃの電位と点Ｂの電位の差Ｖc−ＶBは、先の第１の構成例で示した式１５により求められる。
一方、点Ｃの電位と点Ａの電位の差Ｖc−ＶAは、下記する式１６Ａにより求められる。
【００７１】
Ｖc−ＶA＝ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝−ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝−ＩD2×Ｒ7＝ＶT×ｌｎ｛ＩD6×Ｉcs3×ｎD2／（ｎD6×ｎQ9×ＩD2×Ｉs）｝−ＩD2×Ｒ7・・・式１６Ａ
【００７２】
一方、非反転入力端子電圧Ｖ200が、第１電源端子４００と第２電源端子３００の中点付近での第５及び第６のトランジスタ５，６のベース・エミッタ間電圧は、先の第１の構成例で示した式１７で表される如くとなる。
よって、第１の構成例で示した式１８、式１９の条件が満たされたときには、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧よりも０．７Ｖ程度低くなっても第５及び第６のトランジスタ５，６のコレクタ電流は増加しない。
【００７３】
ここで、式１８、式１９に、先の式１５、式１６Ａ、式１７を代入し、より詳細な条件を求めると、先の第１の構成例同様、式２０が求められると共に、下記する式２１Ａが求められる。
【００７４】
ＶT×ｌｎ｛ｎD2×ＩD6／（ｎD6×ＩD2）｝＜ＩD2×Ｒ7・・・式２１Ａ
【００７５】
しかして、式２０、式２１Ａを満たすようにｎD6やＲ2などを調整する、すなわち、第６のダイオード１６や第２の抵抗器３２などの大きさを調整することで、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧より０．７Ｖ程度低くなったときに第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることとなる。
なお、先に第１の構成例で示した図５のシミュレーションに基づく特性線図は、この第２の構成例においても同様に適用されるが、ここでの再度の詳細な説明は省略する。
【００７６】
この第２の構成例における先の式２１Ａと、第１の構成例で示した式２１とを比較すると、式２１Ａの右辺は０より大きい値であるため、第１の構成例よりもｎD6を小さくすることができる。したがって、この第２の構成例では、第１の構成例に比較して、フォールデットカスコード部２０の第６のダイオード１６のサイズを小さく抑えることができるという利点がある。
また、最低動作電源電圧についても、先の第１の構成例で説明したと同様、第５及び第６のトランジスタ５，６のコレクタ電流を抑圧するために付加された追加回路部分によって、最低動作電源電圧が引き上げられることはない。
【００７７】
なお、この第２の構成例においても、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに置き換え、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに置き換えて、さらに、第１及び第２のダイオード１１，１２の順方向となる向きを逆にして接続し、第１及び第３の定電流源２１，２３の接続の向きを逆にし、高圧電源側である第２電源端子３００と低圧電源側である第１電源端子４００を逆とした構成としても良い。この場合、反転入力端子１００、非反転入力端子２００への入力電圧が第２電源端子３００の電圧を超えた際に、上述した構成例と同様の動作となる。
【００７８】
次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１に示された第１の構成例の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例は、図１に示された第１の構成例において、新たにＰＮＰ型の第７及び第８のトランジスタ（図１においては「Ｑ７」、「Ｑ８」と表記）７，８により構成された差動回路が設けられ、フォールデットカスコード部２０Ａが構成されたものとなっている。
【００７９】
以下、具体的に説明すれば、まず、第１及び第２の追加差動回路用トランジスタとしてのＰＮＰ型の第７及び第８のトランジスタ７，８は、エミッタ同士が相互に接続されると共に、第２の定電流源（図１においては「ＣＳ２」と表記）２２に接続されて定電流が流入せしめられるようになっている。なお、第２の定電源２２は第２電源端子３００に接続されて、高圧電源電圧が印加されるようになっている。
一方、第７及び第８のトランジスタ７，８のコレクタは、共に第３の負荷３５を介して第１電源端子４００に接続されるようになっている。
そして、第７のトランジスタ７のベースは反転入力端子１００に、第８のトランジスタ８のベースは非反転入力端子２００に、それぞれ接続されたものとなっている。
【００８０】
かかる構成により、出力位相反転が防止され、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した際には、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑制され、かつ、従来回路と異なり、最低動作電源電圧が引き上げられることがないようになっている。
以下、具体的な回路動作について、特に、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した場合の回路動作を中心に説明する。なお、入力部１０における動作は、第１の構成例で説明したように、従来回路と基本的に同様であるので、ここでの再度の詳細な説明を省略する。
【００８１】
まず、第８のトランジスタ８のベース電位は、非反転入力端子２００の端子電圧と同電位であり、このベース電位が第１電源端子４００の電圧より０．７Ｖ程度低下すると、第８のトランジスタ８のコレクタからベースへ逆方向電流が流れる。この逆方向電流が第３の負荷３５に流れることで点Ｄの電位が低下する。この時の点Ｄの電位は先の第１の構成例同様に式１１により表される。
なお、この第３の構成例においては、式１１のＶD6は、第８のトランジスタ８のコレクタからベースへ逆方向電流が流れるときの閾値電圧、ＩD6はその逆方向電流値となる。
点Ｄの電位が低下するため、ダイオード接続された第９のトランジスタ９を通して点Ｃの電位も低下する。この点Ｃの電位Ｖcは、第１の構成例で示した式１２により表される。
【００８２】
次に、点Ｂの電位を算出する。
先に述べたように、点Ｂは第２のトランジスタ２のコレクタからベースへの逆流電流が生ずることで電位が低下する。また、点Ａは、第２の入力部用ダイオード１２の順方向電流が流れることで電位が低下する。
しかして、点Ｂの電位ＶBは、第１の構成例で示した式１３により、点Ａの電位ＶAは、第１の構成例で示した式１４により、それぞれ表される。
【００８３】
これらの式より、第５のトランジスタ５のベース・エミッタ間電圧を求めると、以下のようになる。
まず、点Ｃの電位と点Ｂの電位の差Ｖc−ＶBは、先の第１の構成例で示した式１５により求められる。
また、点Ｃの電位と点Ａの電位の差Ｖc−ＶAは、先の第１の構成例で示した式１６により求められる。
【００８４】
一方、非反転入力端子電圧Ｖ200が、第１電源端子４００と第２電源端子３００の中点付近での第５及び第６のトランジスタ５，６のベース・エミッタ間電圧は、先の第１の構成例で示した式１７で表される如くとなる。
よって、第１の構成例で示した式１８、式１９の条件が満たされたときには、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧よりも０．７Ｖ程度低くなっても第５及び第６のトランジスタ５，６のコレクタ電流は増加しない。
【００８５】
ここで、式１８、式１９に、先の式１５、式１６、式１７を代入し、より詳細な条件を求めると、先の第１の構成例同様、式２０、式２１が求められる。
しかして、式２０、式２１を満たすようにｎD6やＲ2などを調整する、すなわち、第８のトランジスタ８や第２の抵抗器３２などの大きさを調整することで、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧より０．７Ｖ程度低くなったときに第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることとなる。
【００８６】
なお、先に第１の構成例で示した図５のシミュレーションに基づく特性線図は、この第３の構成例においても同様に適用されるが、ここでの再度の詳細な説明は省略する。
また、最低動作電源電圧についても、先の第１の構成例で説明したと同様、第５及び第６のトランジスタ５，６のコレクタ電流を抑圧するために付加された追加回路部分によって、最低動作電源電圧が引き上げられることはない。
【００８７】
なお、この第３の構成例においても、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに置き換え、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに置き換えて、さらに、第１及び第２のダイオード１１，１２の順方向となる向きを逆にして接続し、第１乃至第３の定電流源２１〜２３の接続の向きを逆にし、高圧電源側である第２電源端子３００と低圧電源側である第１電源端子４００を逆とした構成としても良い。この場合、反転入力端子１００、非反転入力端子２００への入力電圧が第２電源端子３００の電圧を超えた際に、上述した構成例と同様の動作となる。
【００８８】
次に、第４の構成例について、図４を参照しつつ説明する。
なお、図１、図３に示された第１の構成例の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の構成例は、図３に示された第３の構成例において、図２に示された第２の構成例のように第６及び第７の抵抗器３６，３７を設けた構成を有するものである。
【００８９】
すなわち、第１の入力部用ダイオード１１のカソードは、第６の抵抗器３６を介して反転入力端子１００に、第２の入力部用ダイオード１２のカソードは、第７の抵抗器３７を介して非反転入力端子２００に、それぞれ接続されたものとなっている。
かかる構成により、出力位相反転が防止され、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した際には、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑制され、かつ、従来回路と異なり、最低動作電源電圧が引き上げられることがないようになっている。
【００９０】
以下、具体的な回路動作について、特に、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した場合の回路動作を中心に説明する。なお、入力部１０における動作は、第１の構成例で説明したように、従来回路と基本的に同様であるので、ここでの再度の詳細な説明を省略する。
【００９１】
まず、非反転入力端子２００の端子電圧が第１電源端子４００の電圧を下回らない状態においては、第６のダイオード１６のカソード電位は、非反転入力端子２００と同電位であるが、このカソード電位が第１電源端子４００の電圧より０．７Ｖ程度低下すると、第６のダイオード１６のアノードからカソードへ逆方向電流が流れる。この逆方向電流が第３の負荷３５に流れることで点Ｄの電位が低下する。この時の点Ｄの電位は先の第１の構成例同様に式１１により表される。
【００９２】
点Ｄの電位が低下するため、ダイオード接続された第９のトランジスタ９を通して点Ｃの電位も低下する。この点Ｃの電位Ｖcは、第１の構成例で示した式１２により表される。
次に、点Ｂの電位を算出する。
先に述べたように、点Ｂは第２のトランジスタ２のコレクタからベースへの逆流電流が生ずることで電位が低下する。また、点Ａは、第２の入力部用ダイオード１２の順方向電流が流れることで電位が低下する。
そして、点Ｂの電位ＶBは、第１の構成例で示した式１３により表され、点Ａの電位ＶAは、先の第２の構成例で示した下記する式１４Ａで表される。
【００９３】
ＶA＝Ｖ200＋ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝＋ＩD2×Ｒ7・・・式１４Ａ
【００９４】
ここで、Ｒ7は第７の抵抗器３７の抵抗値である。なお、上記式１４Ａにおける他の各項目の定義は、先の式１４で説明した通りである。
これらの式より、第５のトランジスタ５のベース・エミッタ間電圧を求めると、以下のようになる。
まず、点Ｃの電位と点Ｂの電位の差Ｖc−ＶBは、先の第１の構成例で示した式１５により求められる。
一方、点Ｃの電位と点Ａの電位の差Ｖc−ＶAは、先の第２の構成例で示した下記する式１６Ａにより求められる。
【００９５】
Ｖc−ＶA＝ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝−ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝−ＩD2×Ｒ7＝ＶT×ｌｎ｛ＩD6×Ｉcs3×ｎD2／（ｎD6×ｎQ9×ＩD2×Ｉs）｝−ＩD2×Ｒ7・・・式１６Ａ
【００９６】
一方、非反転入力端子電圧Ｖ200が、第１電源端子４００と第２電源端子３００の中点付近での第５及び第６のトランジスタ５，６のベース・エミッタ間電圧は、先の第１の構成例で示した式１７で表される如くとなる。
よって、第１の構成例で示した式１８、式１９の条件が満たされたときには、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧よりも０．７Ｖ程度低くなっても第５及び第６のトランジスタ５，６のコレクタ電流は増加しない。
【００９７】
ここで、式１８、式１９に、先の式１５、式１６Ａ、式１７を代入し、より詳細な条件を求めると、先の第１の構成例同様、式２０が求められると共に、先の第２の構成例で示した下記する式２１Ａが求められる。
【００９８】
ＶT×ｌｎ｛ｎD2×ＩD6／（ｎD6×ＩD2）｝＜ＩD2×Ｒ7・・・式２１Ａ
【００９９】
しかして、式２０、式２１Ａを満たすようにｎD6やＲ2などを調整する、すなわち、第６のダイオード１６や第２の抵抗器３２などの大きさを調整することで、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧より０．７Ｖ程度低くなったときに第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることとなる。
なお、先に第１の構成例で示した図５のシミュレーションに基づく特性線図は、この第４の構成例においても同様に適用されるが、ここでの再度の詳細な説明は省略する。
【０１００】
この第４の構成例における先の式２１Ａと、第１の構成例で示した式２１とを比較すると、式２１Ａの右辺は０より大きい値であるため、第１の構成例よりもｎD6を小さくすることができる。したがって、この第４の構成例では、第１の構成例に比較して、フォールデットカスコード部２０の第６のダイオード１６のサイズを小さく抑えることができるという利点がある。
また、最低動作電源電圧についても、先の第１の構成例で説明したと同様、第５及び第６のトランジスタ５，６のコレクタ電流を抑圧するために付加された追加回路部分によって、最低動作電源電圧が引き上げられることはない。
【０１０１】
なお、この第４の構成例においても、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに置き換え、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに置き換えて、さらに、第１及び第２のダイオード１１，１２の順方向となる向きを逆にして接続し、第１乃至第３の定電流源２１〜２３の接続の向きを逆にし、高圧電源側である第２電源端子３００と定圧電源側である第１電源端子４００を逆とした構成としても良い。この場合、反転入力端子１００、非反転入力端子２００への入力電圧が第２電源端子３００の電圧を超えた際に、上述した構成例と同様の動作となる。
【産業上の利用可能性】
【０１０２】
消費電流の増加や最低動作電源電圧の上昇などを招くことない出力位相反転防止動作が所望される演算増幅器に適用できる。
【符号の説明】
【０１０３】
１０、１０Ａ…入力部
２０、２０Ａ…フォールデットカスコード部
１００…反転入力端子
２００…非反転入力端子
３００…第１電源端子
４００…第２電源端子
【技術分野】
【０００１】
本発明は、演算増幅器に係り、特に、出力位相の反転防止を施したものに関する。
【背景技術】
【０００２】
従来の演算増幅器としては、例えば、図６に示された構成のものが知られている。
かかる演算増幅器は、トランジスタＱ１，Ｑ２による差動回路からなる入力部１０ａと、フォールデットカスコード増幅回路が構成されたフォールデットカスコード部２０ａとに大別されて構成されたものとなっている。
この演算増幅器においては、いわゆる反転防止回路が設けられていないため、入力端子１００，２００における入力端子電圧が、電源端子４００の電圧より０．７Ｖ低下すると、図７に示されたように出力電圧が変化し、出力位相反転を起こすという欠点がある。
なお、図７において、点線は電源電圧のレベルを、実線の特性線は入力電圧の変化を、二点鎖線の特性線は出力電圧の変化を、それぞれ示している。ここで、出力電圧の変化は、上述の出力位相反転を生ずる前後においては、実線の特性線で表された入力電圧変化と同一となっており、実線の特性線と重複したものとなっている。
【０００３】
上述のような出力位相反転を防止する対策が施された演算増幅器として、例えば、図８に示された回路構成のものが知られている（例えば、特許文献１等参照）。
以下、同図を参照しつつ、従来の出力位相反転防止機能を有する演算増幅器について説明する。
この演算増幅器は、トランジスタＱ１，Ｑ２による差動回路からなる入力部１０ｂと、フォールデットカスコード増幅回路が構成されたフォールデットカスコード部２０ｂとに大別されて構成される点は、図６に示された従来回路と基本的に同一である。
【０００４】
かかる演算増幅器においては、上述の基本構成において、さらに、反転入力端子１００とトランジスタＱ２のコレクタとの間に、アノードがトランジスタＱ２のコレクタ側となるように第１のダイオードＤ１が接続されて設けられる一方、非反転入力端子２００とトランジスタＱ１のコレクタとの間に、アノードがトランジスタＱ２のコレクタ側となるように第２のダイオードＤ２が接続されて設けられたものとなっている。
【０００５】
かかる構成において、非反転入力端子２００の電圧が第１電源端子４００の電圧よりも低下した場合の出力位相反転防止動作について説明する。
まず、第１電源端子４００の電圧を０Ｖとし、非反転入力端子２００の端子電圧Ｖ200が、Ｖ200＜−０．７（Ｖ）となった場合を考えると、この際、トランジスタＱ２のコレクタ・ベース間の寄生ダイオードＤ４を通じて電流ＩD4が流れる。同時に、非反転入力端子２００に接続されたダイオードＤ２を通して電流ＩD2が流れる。このような電流が流れることにより、点Ｂの電圧ＶBと点Ａの電圧ＶAが低下する。なお、図８において、寄生ダイオードＤ３、Ｄ４は点線により表されている。
【０００６】
ここで、便宜的に、トランジスタＱ２の寄生ダイオードＤ４のアノード・カソード間電圧をＶD4、ダイオードＤ２のアノード・カソード間電圧をＶD2とすると、ＶA、ＶBの電圧は下記する式１、式２により表されるものとなる。
【０００７】
ＶA＝Ｖ200＋ＶD2＝Ｖ200＋ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝・・・式１
【０００８】
ＶB＝Ｖ200＋ＶD4＝Ｖ200＋ＶT×ｌｎ｛ＩD4／（ｎD4×Ｉs）｝・・・式２
【０００９】
ここで、ＶTは熱電圧で、周囲温度が３００Ｋの時に約２６（ｍＶ）となる。また、Ｉsは逆方向飽和電流、ｎD2及びｎD4は単位素子面積に対する倍率である。
そして、ＶA＞ＶBの関係が成り立つ場合には、出力位相反転は生じないが、ＶA＜ＶBとなると、フォールデットカスコード部２０ｂのトランジスタＱ５、Ｑ６の振る舞いが変わり、出力位相反転が生ずる。この場合の条件を数式化すると下記する式３により表される。
【００１０】
ＶA−ＶB＞０、且つ、ｌｎ｛ＩD4×ｎD2／（ＩD2×ｎD4）｝＞０・・・式３
【００１１】
この式３を満たすようにｎD2を調整することで、図９に示されたように出力位相反転を防止することができる。
なお、図９において、点線は電源電圧のレベルを、実線の特性線は入力電圧の変化を、二点鎖線の特性線は出力電圧の変化を、それぞれ示している。ここで、出力電圧の変化は、入力電圧が電源電圧レベルを越える前後、及び、入力電圧が電源電圧レベルを下回る前後においては、実線の特性線で表された入力電圧変化と同一となっており、実線の特性線と重複したものとなっている。
【００１２】
ところが、図８に示された回路は、確かに出力位相反転を防止することはできるが、非反転入力端子２００の電圧が第１電源端子４００より下がった場合に、フォールデットカスコード部２０ｂのベース接地のトランジスタＱ５、Ｑ６のベース・エミッタ間電圧が増加し、コレクタ電流が増加するという問題がある。
この現象について、以下に説明する。
まず、第１電源端子４００の電圧を０Ｖとし、非反転入力端子２００の端子電圧Ｖ200が、Ｖ200＜−０．７（Ｖ）となった際に、トランジスタＱ５、Ｑ６のエミッタ電位である点Ａ、点Ｂの電位は、式１、式２で表されることは先に説明した通りである。このとき、トランジスタＱ５、Ｑ６のベース電位である点Ｃの電位Ｖcは下記する式４で与えられる。
【００１３】
Ｖc＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3/(ｎQ9×Ｉs)｝・・・式４
【００１４】
ここで、Ｉcs3はトランジスタＱ３のコレクタ電流、Ｒ5はトランジスタＱ９のエミッタに接続された負荷の抵抗値、ＶTは熱電圧、ｎQ9はトランジスタＱ９のの単位素子面積に対する逆方向飽和電流Ｉsの倍率である。
したがって、トランジスタＱ５のベース・エミッタ間電位差ＶBEQ5は下記する式５で表される。
【００１５】
ＶBEQ5＝Ｖc−ＶB＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3/(ｎQ9×Ｉs)｝−Ｖ200−ＶT×ｌｎ｛ＩD4／（ｎD4×Ｉs）｝＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3×ｎD4/(ｎQ9×ＩD4)｝−Ｖ200・・・式５
【００１６】
ここで、非反転入力端子電圧Ｖ200は、−０．７Ｖよりも小さいと仮定しているが、この電圧が小さくなるに従って、トランジスタＱ５のベース・エミッタ間電位差ＶBEQ5が大きくなることが式５から明らかである。そして、トランジスタＱ５のベース・エミッタ間電位差ＶBEQ5が大きくなると、トランジスタＱ５のコレクタ電流が増加し、演算増幅器の消費電流増加を招くこととなる。
【００１７】
一方、トランジスタＱ６のベース・エミッタ間電位差ＶBEQ6は、下記する式６で表される。
【００１８】
ＶBEQ6＝Ｖc−ＶA＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3/(ｎQ9×Ｉs)｝−Ｖ200−ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝＝Ｉcs3×Ｒ5＋ＶT×ｌｎ｛Ｉcs3×ｎD2/(ｎQ9×ＩD2)｝−Ｖ200・・・式６
【００１９】
トランジスタＱ５と同様に、非反転入力端子電圧Ｖ200の低下に従ってトランジスタＱ６のベース・エミッタ間電位差ＶBEQ6が大きくなり、図１０に示されたようにトランジスタＱ６のコレクタ電流が増加し、演算増幅器の消費電流増加を招くという問題がある。
なお、図１０において、実線の特性線は入力電圧の変化を、二点鎖線の特性線は出力電圧の変化を、一点鎖線の特性線はコレクタ電流の変化を、それぞれ示している。ここで、出力電圧の変化は、入力電圧が１０Ｖを越える範囲、及び、入力電圧が０Ｖを下回る範囲を除いては、実線の特性線で表された入力電圧変化同一となっており、実線の特性線と重複したものとなっている。
【００２０】
この消費電流増加の問題を解決する方策としては、例えば、図１１に示された回路構成が提案されている（例えば、特許文献２等参照）。
以下、かかる回路について図１１を参照しつつ説明する。
なお、先に図６、図８に示された回路構成例における構成要素と同一の構成要素には同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
かかる回路は、フォールデットカスコード部２０ｃのベース接地トランジスタＱ５、Ｑ６のベース電流を制御することで消費電流の増加を抑制可能とした構成となっており、この電流制御を行う回路は、具体的には、トランジスタＱ７、Ｑ８、Ｑ９、及び、電流源ＣＳ４によって構成されたものとなっている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００１−３０８６５６号公報（第４−１２頁、図１−図６）
【特許文献２】特開２０１０−２８３１１号公報（第５−９頁、図１−図９）
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、図１１に示された回路にあっては、上述のように消費電流の増加を抑制することはできるが、追加回路により、最低動作電源電圧が引き上げられるという欠点がある。
かかる欠点について以下に説明する。
まず、先に図８に示された従来回路の最低動作電源電圧をＶ＋(min)2とし、図１１に示された従来回路の最低動作電源電圧をＶ＋(min)3とすると、最低動作電源電圧は、それぞれ式７、式８により表される。
【００２３】
Ｖ＋(min)2＝ＶCEQ5＋ＶBEQ3＋ＶR4・・・式７
【００２４】
Ｖ＋(min)3＝ＶCECS4＋ＶBEQ8＋ＶBEQ9・・・式８
【００２５】
ここで、ＶCEQ5はトランジスタＱ５のコレクタ・エミッタ間での電圧降下、ＶBEQ3はトランジスタＱ３のベース・エミッタ間電圧、ＶR4は負荷Ｒ４での電圧降下、ＶCECS4は電流源ＣＳ４での電圧降下、ＶBEQ8はトランジスタＱ８のベース・エミッタ間電圧、ＶBEQ9はトランジスタＱ９のベース・エミッタ間電圧である。
図１１に示された従来回路にあっては、入力端子電圧が第１電源端子４００の電圧に低下した場合でも、演算増幅器の電圧利得が保たれる、いわゆる単電源オペアンプとして動作することが望ましい。
したがって、その場合、負荷Ｒ４での電圧降下は下記する式９で表される。
【００２６】
ＶR4＝ＶBEQ2−ＶCEQ2・・・式９
【００２７】
ここで、ＶBEQ2はトランジスタＱ２のベース・エミッタ間電圧、ＶCEQ2はトランジスタＱ２のコレクタ・エミッタ間の電圧降下である。したがって、図８に示された従来回路における最低動作電源電圧Ｖ＋(min)2は下記する式１０により表される。
【００２８】
Ｖ＋(min)2＝ＶCEQ5＋ＶBEQ3＋ＶBEQ2−ＶCEQ2・・・式１０
【００２９】
ここで、ＶCEの添え字の電圧（コレクタ・エミッタ間電圧）は約０．２Ｖ、ＶBEの添え字の電圧（ベース・エミッタ間電圧）は約０．７Ｖと仮定すると、図８に示された従来回路の最低動作電源電圧Ｖ＋(min)2は１．４Ｖ、図１１に示された従来回路の最低動作電源電圧Ｖ＋(min)3は１．６Ｖとなる。
したがって、図１１に示された従来回路を用いた場合、図８に示された従来回路に比して、最低動作電源電圧が０．２Ｖ引き上げられることとなる。
【００３０】
本発明は、上記実状に鑑みてなされたもので、消費電流の増加や最低動作電源電圧の上昇などを招くことなく出力位相反転を抑圧可能な演算増幅器を提供するものである。
【課題を解決するための手段】
【００３１】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
差動増幅回路が構成されてなる入力部と、フォールデットカスコード回路により前記入力部の出力を増幅出力するよう構成されてなるフォールデットカスコード部とを具備してなる演算増幅器において、
前記差動増幅回路は、第１及び第２のトランジスタが差動増幅可能に接続されて設けられ、前記第１のトランジスタのベースは第１の抵抗器を介して反転入力端子に、前記第２のトランジスタのベースは第２の抵抗器を介して非反転入力端子に、それぞれ接続される一方、
前記第１及び第２のトランジスタは、出力側にそれぞれ負荷が接続され、前記第２のトランジスタと前記対応する負荷の相互の接続点と、前記反転入力端子との間に第１の入力部用ダイオードが、前記第１のトランジスタと前記対応する負荷の相互の接続点と、前記非反転入力端子との間に第２の入力部用ダイオードが、前記反転入力端子と前記非反転入力端子との間の入力電圧が電源電圧の範囲を超えても、前記第１のトランジスタの前記負荷との接続点の電圧を、前記第２のトランジスタの前記負荷との接続点の電圧より大に維持可能とする方向に、それぞれ接続されて設けられ、
前記フォールデットカスコード回路は、フォールデットカスコード接続された第１及び第２のフォールデットカスコードトランジスタを用いてなると共に、前記第１及び第２のフォールデットカスコードトランジスタのベースにバイアスを供給するバイアス回路が設けられ、
前記バイアス回路には、高圧電源と低圧電源との間に、ダイオード接続されたバイアス回路用トランジスタが設けられ、前記バイアス回路用トランジスタと前記負荷の相互の接続点と、前記反転入力端子と前記非反転入力端子とが、それぞれ第１及び第２のフォールデットカスコード部用ダイオードを介して接続され、前記第１及び第２のフォールデットカスコード部用ダイオードは、前記第１及び第２の入力部用ダイオードの前記反転入力端子、及び、非反転入力端子に対する接続方向と同一となるように接続されてなるものである。
【発明の効果】
【００３２】
本発明によれば、従来と異なり、消費電流の増加や最低動作電源電圧の上昇などを招くことなく出力位相反転を確実に防止することができるという効果を奏するものである。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態の演算増幅器の第１の構成例における回路図である。
【図２】本発明の実施の形態の演算増幅器の第２の構成例における回路図である。
【図３】本発明の実施の形態の演算増幅器の第３の構成例における回路図である。
【図４】本発明の実施の形態の演算増幅器の第４の構成例における回路図である。
【図５】図１に示された第１の構成例における入力電圧の変化に対する第５及び第６のトランジスタのコレクタ電流の変化をシミュレーションした結果を示す特性線図である。
【図６】従来回路の第１の構成例を示す回路図である。
【図７】図６に示された従来回路における入力電圧の変化に対する出力電圧の変化を示す特性線図である。
【図８】従来回路の第２の構成例を示す回路図である。
【図９】図８に示された従来回路における入力電圧の変化に対する出力電圧の変化を示す特性線図である。
【図１０】図８に示された従来回路における入力電圧の変化に対するコレクタ電流の変化をシミュレーションした結果を示す特性線図である。
【図１１】従来回路の第３の構成例を示す回路図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態の演算増幅器の第１の構成例について、図１を参照しつつ説明する。
この演算増幅器は、第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を主たる構成要素としてなる差動回路を有する入力部１０と、フォールデットカスコード増幅回路が構成されたフォールデットカスコード部２０とに大別されて構成される点は、この主の従来回路とその基本構成を同一とするものである。
【００３５】
入力部１０は、ＰＮＰ型の第１及び第２のトランジスタ１，２を主たる構成要素としてなる差動回路を有し、差動増幅出力がフォールデットカスコード部２０へ入力されるようになっている。
具体的には、まず、第１及び第２のトランジスタ１，２のエミッタ同士が相互に接続されると共に、第１の定電流源（図１においては「ＣＳ１」と表記）２１に接続されて定電流が流入せしめられるようになっている。なお、第１の定電源２１は第２電源端子３００に接続されて、高圧電源電圧が印加されるようになっている。
【００３６】
一方、第１のトランジスタ１のベースは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して反転入力端子１００に接続され、第２のトランジスタ２のベースは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して非反転入力端子２００に接続されたものとなっている。
【００３７】
また、第１のトランジスタ１のコレクタは、第１の負荷（図１においては「Ｒ３」と表記）３３を介して、第２のトランジスタ２のコレクタは、第２の負荷（図１においては「Ｒ４」と表記）３４を介して、共に第１の電源端子４００に接続されており、低圧電源電圧が印加されるようになっている。
さらに、反転入力端子１００と第２のトランジスタ２のコレクタの間には、カソードが反転入力端子１００側となるように第１の入力部用ダイオード（図１においては「Ｄ１」と表記）１１が接続されている。
またさらに、非反転入力端子２００とトランジスタ１のコレクタの間には、カソードが非反転入力端子２００側となるように第２の入力部用ダイオード（図１においては「Ｄ２」と表記）１２が接続されている。
【００３８】
次に、フォールデットカスコード部２０は、ＰＮＰ型の第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４と、第１及び第２のフォールデットカスコードトランジスタとしてのＮＰＮ型の第５及び第６のトランジスタ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６と、ＮＰＮ型の第９のトランジスタ９と、第３の定電流源（図１においては「ＣＳ３」と表記）２３を主たる構成要素として、フォールデットカスコード増幅回路が構成されたものとなっている。
【００３９】
具体的には、第３及び第４のトランジスタ３，４は、ベースが相互に接続されると共に、第３のトランジスタ３のコレクタと接続される一方、各々のエミッタは第２電源端子３００に接続されて、カレントミラー回路を構成するものとなっている。
そして、第３のトランジスタ３のコレクタは、第５のトランジスタ５のコレクタに接続される一方、第４のトランジスタ４のコレクタは、第６のトランジスタ６のコレクタと共に出力端子５００に接続されている。
【００４０】
第５及び第６のトランジスタ５，６は、ベースが相互に接続されると共に、第９のトランジスタのベース及びコレクタに接続されている。
また、第５のトランジスタ５のエミッタは、先の第２のトランジスタ２のコレクタに、第６のトランジスタ６のエミッタは、先の第１のトランジスタ１のコレクタに、それぞれ接続されている。
第９のトランジスタ９のコレクタは、第３の定電流源２３に接続されて、定電流が供給されるようになっている。なお、第３の定電流源２３は第２電源端子３００に接続されて高圧電源電圧が印加されるようになっている。
【００４１】
また、第９のトランジスタ９のエミッタは、負荷としての第３の負荷（図１においては「Ｒ５」と表記）３５を介して第１電源端子４００に接続されている。
なお、上述の第３の定電流源２３、第９のトランジスタ９、及び、第３の負荷３５の直列回路は、第５及び第６のトランジスタ５，６のバイアス回路として機能するものとなっている。
さらに、第９のトランジスタ９のエミッタには、第１のフォールデットカスコード部用ダイオードとしての第５のダイオード（図１においては「Ｄ５」と表記）１５のアノード、及び、第２のフォールデットカスコード部用ダイオードとしての第６のダイオード（図１においては「Ｄ６」と表記）１６のアノードが接続されている。そして、第５のダイオード１５のカソードは反転入力端子１００に、第６のダイオード１６のカソードは非反転入力端子２００に、それぞれ接続されている。
【００４２】
かかる構成により、出力位相反転が防止され、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した際には、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑制され、かつ、従来回路と異なり、最低動作電源電圧が引き上げられることがないようになっている。
以下、具体的な回路動作について、特に、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した場合の回路動作を中心に説明する。
【００４３】
まず、第１電源端子４００の電圧を０Ｖとし、非反転入力端子２００の端子電圧Ｖ200が、Ｖ200＜−０．７（Ｖ）となった場合を考える。
この場合における入力部１０の動作は、従来回路と基本的に同様であるので、概略的に説明すれば、まず、第２のトランジスタ２のコレクタ・ベース間の寄生ダイオードＤ４を通じて電流ＩD4が流れる。同時に、非反転入力端子２００に接続された第２の入力部用ダイオード１２を通して電流ＩD2が流れる。このような電流が流れることにより、点Ｂの電圧ＶBと点Ａの電圧ＶAが低下する。
【００４４】
一方、非反転入力端子２００の端子電圧が第１電源端子４００の電圧を下回らない状態においては、第６のダイオード１６のカソード電位は、非反転入力端子２００と同電位であるが、このカソード電位が第１電源端子４００の電圧より０．７Ｖ程度低下すると、第６のダイオード１６のアノードからカソードへ順方向電流が流れる。この順方向電流が第３の負荷３５に流れることで点Ｄの電位が低下する。この時の点Ｄの電位は下記する式１１により表される。
【００４５】
ＶD＝Ｖ200＋ＶD6＝Ｖ200＋ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝・・・式１１
【００４６】
ここで、ＶTは熱電圧、Ｉsは逆方向飽和電流、ｎD6は単位素子面積に対する倍率である。また、Ｖ200は非反転入力端子２００の端子電圧、ＶD6は第６のダイオード１６のアノード・カソード間の順方向電圧降下、ＩD6はその順方向電流値である。
点Ｄの電位が低下するため、ダイオード接続された第９のトランジスタ９を通して点Ｃの電位も低下する。この点Ｃの電位Ｖcは、下記する式１２により表される。
【００４７】
Ｖc＝ＶD＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝＝Ｖ200＋ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝・・・式１２
【００４８】
ここで、Ｉcs3は第３の定電流源２３の電流値であり、第９のトランジスタ９に流れる電流である。また、ｎQ9は第９のトランジスタ９の単位素子面積に対する倍率である。
次に、点Ｂの電位を算出する。
先に述べたように、点Ｂは第２のトランジスタ２のコレクタからベースへの逆流電流が生ずることで電位が低下する。また、点Ａは、第２の入力部用ダイオード１２の順方向電流が流れることで電位が低下する。
そして、点Ｂの電位ＶBと点Ａの電位ＶAは、下記する式１３、式１４で表される。
【００４９】
ＶB＝Ｖ200＋ＶT×ｌｎ｛ＩD4／（ｎD4×Ｉs）｝＋ＩD4×Ｒ2・・・式１３
【００５０】
ＶA＝Ｖ200＋ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝・・・式１４
【００５１】
ここで、ＩD4は第２のトランジスタ２のコレクタからベースに流れる逆方向電流値、ＩD2は第２の入力部用ダイオード１２に流れる順方向電流値、ｎD4は第２のトランジスタ２のコレクタ・ベース間のＰＮ接合の単位素子面積に対する倍率、ｎD2は第２の入力部用ダイオード１２の単位素子面積に対する倍率である。
これらの式より、第５のトランジスタ５のベース・エミッタ間電圧を求めると、以下のようになる。
【００５２】
Ｖc−ＶB＝ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝−ＶT×ｌｎ｛ＩD4／（ｎD4×Ｉs）｝−ＩD4×Ｒ2＝ＶT×ｌｎ｛ＩD6×Ｉcs3×ｎD4／（ｎD6×ｎQ9×ＩD4×Ｉs）｝−ＩD4×Ｒ2・・・式１５
【００５３】
Ｖc−ＶA＝ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝−ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝≒ＶT×ｌｎ｛ＩD6×Ｉcs3×ｎD2／（ｎD6×ｎQ9×ＩD2×Ｉs）｝・・・式１６
【００５４】
一方、非反転入力端子電圧Ｖ200が、第１電源端子４００と第２電源端子３００の中点付近での第５及び第６のトランジスタ５，６のベース・エミッタ間電圧は、下記する式１７で表される如くとなる。
【００５５】
ＶBEQ5＝ＶT×ｌｎ｛ＩQ5／（ｎQ5×Ｉs）｝＝ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝・・・式１７
【００５６】
よって下記する式１８、式１９の条件が満たされたときには、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧よりも０．７Ｖ程度低くなっても第５及び第６のトランジスタ５，６のコレクタ電流は増加しない。
【００５７】
Ｖc−ＶB＜ＶBEQ5・・・式１８
【００５８】
Ｖc−ＶA＜ＶBEQ5・・・式１９
【００５９】
この式１８、式１９に、先の式１５、式１６、式１７を代入し、より詳細な条件を求めると以下のようになる。
【００６０】
ＶT×ｌｎ｛ｎD4×ＩD6／（ｎD6×ＩD4）｝＜ＩD4×Ｒ2・・・式２０
【００６１】
ＶT×ｌｎ｛ｎD2×ＩD6／（ｎD6×ＩD2）｝＜０・・・式２１
【００６２】
式２０、式２１を満たすようにｎD6やＲ2などを調整する、すなわち、第６のダイオード１６や第２の抵抗器３２などの大きさを調整することで、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧より０．７Ｖ程度低くなったときに第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることとなる。
図５には、図１に示された回路構成の演算増幅器における入出力電圧の変化と第５及び第６のトランジスタのコレクタ電流変化のシミュレーション結果を示す特性線図が示されている。
【００６３】
同図において、実線の特性線は入力電圧の変化を、二点鎖線の特性線は出力電圧の変化を、それぞれ示している。また、一点鎖線の特性線はコレクタ電流を示している。
ここで、出力電圧の変化は、入力電圧が１０Ｖを越える範囲、及び、入力電圧が０Ｖを下回る範囲を除いては、実線の特性線で表された入力電圧変化同一となっており、実線の特性線と重複したものとなっている。
図５によれば、入力電圧が第１電源端子４００の電圧より０．７Ｖ程度低くなっても、出力位相反転を生ずることなく、かつ、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることが確認できる。
【００６４】
また、最低動作電源電圧は、先に従来回路の説明における式１０に示された関係式、Ｖ＋(min)2＝ＶCEQ5＋ＶBEQ3＋ＶBEQ2−ＶCEQ2と同様であるので、第５及び第６のトランジスタ５，６のコレクタ電流を抑圧するために付加された追加回路部分によって、最低動作電源電圧が引き上げられることはない。
なお、上述した回路構成において、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに置き換え、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに置き換えて、さらに、第１及び第２のダイオード１１，１２の順方向となる向きを逆にして接続し、第１及び第３の定電流源２１，２３の接続の向きを逆にし、高圧電源側である第２電源端子３００と低圧電源側である第１電源端子４００を逆とした構成としても良い。この場合、反転入力端子１００、非反転入力端子２００への入力電圧が第２電源端子３００の電圧を超えた際に、上述した構成例と同様の動作となる。
【００６５】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された第１の構成例の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、図１に示された第１の構成例において、第６の抵抗器（図１においては「Ｒ６」と表記）３６を第１の入力部用ダイオード１１のカソード側に、第７の抵抗器（図１においては「Ｒ７」と表記）３７を第２の入力部用ダイオード１２のカソード側に、それぞれ設け、入力部１０Ａが構成されたものとなっている。
すなわち、第１の入力部用ダイオード１１のカソードは、第１のダイオード用直列抵抗器としての第６の抵抗器３６を介して反転入力端子１００に、第２の入力部用ダイオード１２のカソードは、第２のダイオード用直列抵抗器としての第７の抵抗器３７を介して非反転入力端子２００に、それぞれ接続されたものとなっている。
【００６６】
かかる構成により、出力位相反転が防止され、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した際には、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑制され、かつ、従来回路と異なり、最低動作電源電圧が引き上げられることがないようになっている。
以下、具体的な回路動作について、特に、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した場合の回路動作を中心に説明する。なお、入力部１０における動作は、第１の構成例で説明したように、従来回路と基本的に同様であるので、ここでの再度の詳細な説明を省略する。
【００６７】
まず、非反転入力端子２００の端子電圧が第１電源端子４００の電圧を下回らない状態においては、第６のダイオード１６のカソード電位は、非反転入力端子２００と同電位であるが、このカソード電位が第１電源端子４００の電圧より０．７Ｖ程度低下すると、第６のダイオード１６のアノードからカソードへ順方向電流が流れる。この順方向電流が第３の負荷３５に流れることで点Ｄの電位が低下する。この時の点Ｄの電位は先の第１の構成例同様に式１１により表される。
【００６８】
点Ｄの電位が低下するため、ダイオード接続された第９のトランジスタ９を通して点Ｃの電位も低下する。この点Ｃの電位Ｖcは、第１の構成例で示した式１２により表される。
次に、点Ｂの電位を算出する。
先に述べたように、点Ｂは第２のトランジスタ２のコレクタからベースへの逆流電流が生ずることで電位が低下する。また、点Ａは、第２の入力部用ダイオード１２の順方向電流が流れることで電位が低下する。
そして、点Ｂの電位ＶBは、第１の構成例で示した式１３により表され、点Ａの電位ＶAは、下記する式１４Ａで表される。
【００６９】
ＶA＝Ｖ200＋ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝＋ＩD2×Ｒ7・・・式１４Ａ
【００７０】
ここで、Ｒ7は第７の抵抗器３７の抵抗値である。なお、上記式１４Ａにおける他の各項目の定義は、先の式１４で説明した通りである。
これらの式より、第５のトランジスタ５のベース・エミッタ間電圧を求めると、以下のようになる。
まず、点Ｃの電位と点Ｂの電位の差Ｖc−ＶBは、先の第１の構成例で示した式１５により求められる。
一方、点Ｃの電位と点Ａの電位の差Ｖc−ＶAは、下記する式１６Ａにより求められる。
【００７１】
Ｖc−ＶA＝ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝−ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝−ＩD2×Ｒ7＝ＶT×ｌｎ｛ＩD6×Ｉcs3×ｎD2／（ｎD6×ｎQ9×ＩD2×Ｉs）｝−ＩD2×Ｒ7・・・式１６Ａ
【００７２】
一方、非反転入力端子電圧Ｖ200が、第１電源端子４００と第２電源端子３００の中点付近での第５及び第６のトランジスタ５，６のベース・エミッタ間電圧は、先の第１の構成例で示した式１７で表される如くとなる。
よって、第１の構成例で示した式１８、式１９の条件が満たされたときには、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧よりも０．７Ｖ程度低くなっても第５及び第６のトランジスタ５，６のコレクタ電流は増加しない。
【００７３】
ここで、式１８、式１９に、先の式１５、式１６Ａ、式１７を代入し、より詳細な条件を求めると、先の第１の構成例同様、式２０が求められると共に、下記する式２１Ａが求められる。
【００７４】
ＶT×ｌｎ｛ｎD2×ＩD6／（ｎD6×ＩD2）｝＜ＩD2×Ｒ7・・・式２１Ａ
【００７５】
しかして、式２０、式２１Ａを満たすようにｎD6やＲ2などを調整する、すなわち、第６のダイオード１６や第２の抵抗器３２などの大きさを調整することで、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧より０．７Ｖ程度低くなったときに第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることとなる。
なお、先に第１の構成例で示した図５のシミュレーションに基づく特性線図は、この第２の構成例においても同様に適用されるが、ここでの再度の詳細な説明は省略する。
【００７６】
この第２の構成例における先の式２１Ａと、第１の構成例で示した式２１とを比較すると、式２１Ａの右辺は０より大きい値であるため、第１の構成例よりもｎD6を小さくすることができる。したがって、この第２の構成例では、第１の構成例に比較して、フォールデットカスコード部２０の第６のダイオード１６のサイズを小さく抑えることができるという利点がある。
また、最低動作電源電圧についても、先の第１の構成例で説明したと同様、第５及び第６のトランジスタ５，６のコレクタ電流を抑圧するために付加された追加回路部分によって、最低動作電源電圧が引き上げられることはない。
【００７７】
なお、この第２の構成例においても、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに置き換え、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに置き換えて、さらに、第１及び第２のダイオード１１，１２の順方向となる向きを逆にして接続し、第１及び第３の定電流源２１，２３の接続の向きを逆にし、高圧電源側である第２電源端子３００と低圧電源側である第１電源端子４００を逆とした構成としても良い。この場合、反転入力端子１００、非反転入力端子２００への入力電圧が第２電源端子３００の電圧を超えた際に、上述した構成例と同様の動作となる。
【００７８】
次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１に示された第１の構成例の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例は、図１に示された第１の構成例において、新たにＰＮＰ型の第７及び第８のトランジスタ（図１においては「Ｑ７」、「Ｑ８」と表記）７，８により構成された差動回路が設けられ、フォールデットカスコード部２０Ａが構成されたものとなっている。
【００７９】
以下、具体的に説明すれば、まず、第１及び第２の追加差動回路用トランジスタとしてのＰＮＰ型の第７及び第８のトランジスタ７，８は、エミッタ同士が相互に接続されると共に、第２の定電流源（図１においては「ＣＳ２」と表記）２２に接続されて定電流が流入せしめられるようになっている。なお、第２の定電源２２は第２電源端子３００に接続されて、高圧電源電圧が印加されるようになっている。
一方、第７及び第８のトランジスタ７，８のコレクタは、共に第３の負荷３５を介して第１電源端子４００に接続されるようになっている。
そして、第７のトランジスタ７のベースは反転入力端子１００に、第８のトランジスタ８のベースは非反転入力端子２００に、それぞれ接続されたものとなっている。
【００８０】
かかる構成により、出力位相反転が防止され、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した際には、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑制され、かつ、従来回路と異なり、最低動作電源電圧が引き上げられることがないようになっている。
以下、具体的な回路動作について、特に、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した場合の回路動作を中心に説明する。なお、入力部１０における動作は、第１の構成例で説明したように、従来回路と基本的に同様であるので、ここでの再度の詳細な説明を省略する。
【００８１】
まず、第８のトランジスタ８のベース電位は、非反転入力端子２００の端子電圧と同電位であり、このベース電位が第１電源端子４００の電圧より０．７Ｖ程度低下すると、第８のトランジスタ８のコレクタからベースへ逆方向電流が流れる。この逆方向電流が第３の負荷３５に流れることで点Ｄの電位が低下する。この時の点Ｄの電位は先の第１の構成例同様に式１１により表される。
なお、この第３の構成例においては、式１１のＶD6は、第８のトランジスタ８のコレクタからベースへ逆方向電流が流れるときの閾値電圧、ＩD6はその逆方向電流値となる。
点Ｄの電位が低下するため、ダイオード接続された第９のトランジスタ９を通して点Ｃの電位も低下する。この点Ｃの電位Ｖcは、第１の構成例で示した式１２により表される。
【００８２】
次に、点Ｂの電位を算出する。
先に述べたように、点Ｂは第２のトランジスタ２のコレクタからベースへの逆流電流が生ずることで電位が低下する。また、点Ａは、第２の入力部用ダイオード１２の順方向電流が流れることで電位が低下する。
しかして、点Ｂの電位ＶBは、第１の構成例で示した式１３により、点Ａの電位ＶAは、第１の構成例で示した式１４により、それぞれ表される。
【００８３】
これらの式より、第５のトランジスタ５のベース・エミッタ間電圧を求めると、以下のようになる。
まず、点Ｃの電位と点Ｂの電位の差Ｖc−ＶBは、先の第１の構成例で示した式１５により求められる。
また、点Ｃの電位と点Ａの電位の差Ｖc−ＶAは、先の第１の構成例で示した式１６により求められる。
【００８４】
一方、非反転入力端子電圧Ｖ200が、第１電源端子４００と第２電源端子３００の中点付近での第５及び第６のトランジスタ５，６のベース・エミッタ間電圧は、先の第１の構成例で示した式１７で表される如くとなる。
よって、第１の構成例で示した式１８、式１９の条件が満たされたときには、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧よりも０．７Ｖ程度低くなっても第５及び第６のトランジスタ５，６のコレクタ電流は増加しない。
【００８５】
ここで、式１８、式１９に、先の式１５、式１６、式１７を代入し、より詳細な条件を求めると、先の第１の構成例同様、式２０、式２１が求められる。
しかして、式２０、式２１を満たすようにｎD6やＲ2などを調整する、すなわち、第８のトランジスタ８や第２の抵抗器３２などの大きさを調整することで、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧より０．７Ｖ程度低くなったときに第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることとなる。
【００８６】
なお、先に第１の構成例で示した図５のシミュレーションに基づく特性線図は、この第３の構成例においても同様に適用されるが、ここでの再度の詳細な説明は省略する。
また、最低動作電源電圧についても、先の第１の構成例で説明したと同様、第５及び第６のトランジスタ５，６のコレクタ電流を抑圧するために付加された追加回路部分によって、最低動作電源電圧が引き上げられることはない。
【００８７】
なお、この第３の構成例においても、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに置き換え、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに置き換えて、さらに、第１及び第２のダイオード１１，１２の順方向となる向きを逆にして接続し、第１乃至第３の定電流源２１〜２３の接続の向きを逆にし、高圧電源側である第２電源端子３００と低圧電源側である第１電源端子４００を逆とした構成としても良い。この場合、反転入力端子１００、非反転入力端子２００への入力電圧が第２電源端子３００の電圧を超えた際に、上述した構成例と同様の動作となる。
【００８８】
次に、第４の構成例について、図４を参照しつつ説明する。
なお、図１、図３に示された第１の構成例の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の構成例は、図３に示された第３の構成例において、図２に示された第２の構成例のように第６及び第７の抵抗器３６，３７を設けた構成を有するものである。
【００８９】
すなわち、第１の入力部用ダイオード１１のカソードは、第６の抵抗器３６を介して反転入力端子１００に、第２の入力部用ダイオード１２のカソードは、第７の抵抗器３７を介して非反転入力端子２００に、それぞれ接続されたものとなっている。
かかる構成により、出力位相反転が防止され、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した際には、第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑制され、かつ、従来回路と異なり、最低動作電源電圧が引き上げられることがないようになっている。
【００９０】
以下、具体的な回路動作について、特に、非反転入力端子２００における電圧（非反転入力端子電圧）が第１電源端子４００の電圧よりも０．７Ｖ程度低下した場合の回路動作を中心に説明する。なお、入力部１０における動作は、第１の構成例で説明したように、従来回路と基本的に同様であるので、ここでの再度の詳細な説明を省略する。
【００９１】
まず、非反転入力端子２００の端子電圧が第１電源端子４００の電圧を下回らない状態においては、第６のダイオード１６のカソード電位は、非反転入力端子２００と同電位であるが、このカソード電位が第１電源端子４００の電圧より０．７Ｖ程度低下すると、第６のダイオード１６のアノードからカソードへ逆方向電流が流れる。この逆方向電流が第３の負荷３５に流れることで点Ｄの電位が低下する。この時の点Ｄの電位は先の第１の構成例同様に式１１により表される。
【００９２】
点Ｄの電位が低下するため、ダイオード接続された第９のトランジスタ９を通して点Ｃの電位も低下する。この点Ｃの電位Ｖcは、第１の構成例で示した式１２により表される。
次に、点Ｂの電位を算出する。
先に述べたように、点Ｂは第２のトランジスタ２のコレクタからベースへの逆流電流が生ずることで電位が低下する。また、点Ａは、第２の入力部用ダイオード１２の順方向電流が流れることで電位が低下する。
そして、点Ｂの電位ＶBは、第１の構成例で示した式１３により表され、点Ａの電位ＶAは、先の第２の構成例で示した下記する式１４Ａで表される。
【００９３】
ＶA＝Ｖ200＋ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝＋ＩD2×Ｒ7・・・式１４Ａ
【００９４】
ここで、Ｒ7は第７の抵抗器３７の抵抗値である。なお、上記式１４Ａにおける他の各項目の定義は、先の式１４で説明した通りである。
これらの式より、第５のトランジスタ５のベース・エミッタ間電圧を求めると、以下のようになる。
まず、点Ｃの電位と点Ｂの電位の差Ｖc−ＶBは、先の第１の構成例で示した式１５により求められる。
一方、点Ｃの電位と点Ａの電位の差Ｖc−ＶAは、先の第２の構成例で示した下記する式１６Ａにより求められる。
【００９５】
Ｖc−ＶA＝ＶT×ｌｎ｛ＩD6／（ｎD6×Ｉs）｝＋ＶT×ｌｎ｛Ｉcs3／（ｎQ9×Ｉs）｝−ＶT×ｌｎ｛ＩD2／（ｎD2×Ｉs）｝−ＩD2×Ｒ7＝ＶT×ｌｎ｛ＩD6×Ｉcs3×ｎD2／（ｎD6×ｎQ9×ＩD2×Ｉs）｝−ＩD2×Ｒ7・・・式１６Ａ
【００９６】
一方、非反転入力端子電圧Ｖ200が、第１電源端子４００と第２電源端子３００の中点付近での第５及び第６のトランジスタ５，６のベース・エミッタ間電圧は、先の第１の構成例で示した式１７で表される如くとなる。
よって、第１の構成例で示した式１８、式１９の条件が満たされたときには、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧よりも０．７Ｖ程度低くなっても第５及び第６のトランジスタ５，６のコレクタ電流は増加しない。
【００９７】
ここで、式１８、式１９に、先の式１５、式１６Ａ、式１７を代入し、より詳細な条件を求めると、先の第１の構成例同様、式２０が求められると共に、先の第２の構成例で示した下記する式２１Ａが求められる。
【００９８】
ＶT×ｌｎ｛ｎD2×ＩD6／（ｎD6×ＩD2）｝＜ＩD2×Ｒ7・・・式２１Ａ
【００９９】
しかして、式２０、式２１Ａを満たすようにｎD6やＲ2などを調整する、すなわち、第６のダイオード１６や第２の抵抗器３２などの大きさを調整することで、非反転入力端子電圧Ｖ200が、第１電源端子４００の電圧より０．７Ｖ程度低くなったときに第５及び第６のトランジスタ５，６のコレクタ電流の増加が抑圧されることとなる。
なお、先に第１の構成例で示した図５のシミュレーションに基づく特性線図は、この第４の構成例においても同様に適用されるが、ここでの再度の詳細な説明は省略する。
【０１００】
この第４の構成例における先の式２１Ａと、第１の構成例で示した式２１とを比較すると、式２１Ａの右辺は０より大きい値であるため、第１の構成例よりもｎD6を小さくすることができる。したがって、この第４の構成例では、第１の構成例に比較して、フォールデットカスコード部２０の第６のダイオード１６のサイズを小さく抑えることができるという利点がある。
また、最低動作電源電圧についても、先の第１の構成例で説明したと同様、第５及び第６のトランジスタ５，６のコレクタ電流を抑圧するために付加された追加回路部分によって、最低動作電源電圧が引き上げられることはない。
【０１０１】
なお、この第４の構成例においても、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに置き換え、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに置き換えて、さらに、第１及び第２のダイオード１１，１２の順方向となる向きを逆にして接続し、第１乃至第３の定電流源２１〜２３の接続の向きを逆にし、高圧電源側である第２電源端子３００と定圧電源側である第１電源端子４００を逆とした構成としても良い。この場合、反転入力端子１００、非反転入力端子２００への入力電圧が第２電源端子３００の電圧を超えた際に、上述した構成例と同様の動作となる。
【産業上の利用可能性】
【０１０２】
消費電流の増加や最低動作電源電圧の上昇などを招くことない出力位相反転防止動作が所望される演算増幅器に適用できる。
【符号の説明】
【０１０３】
１０、１０Ａ…入力部
２０、２０Ａ…フォールデットカスコード部
１００…反転入力端子
２００…非反転入力端子
３００…第１電源端子
４００…第２電源端子
【特許請求の範囲】
【請求項１】
差動増幅回路が構成されてなる入力部と、フォールデットカスコード回路により前記入力部の出力を増幅出力するよう構成されてなるフォールデットカスコード部とを具備してなる演算増幅器において、
前記差動増幅回路は、第１及び第２のトランジスタが差動増幅可能に接続されて設けられ、前記第１のトランジスタのベースは第１の抵抗器を介して反転入力端子に、前記第２のトランジスタのベースは第２の抵抗器を介して非反転入力端子に、それぞれ接続される一方、
前記第１及び第２のトランジスタは、出力側にそれぞれ負荷が接続され、前記第２のトランジスタと前記対応する負荷の相互の接続点と、前記反転入力端子との間に第１の入力部用ダイオードが、前記第１のトランジスタと前記対応する負荷の相互の接続点と、前記非反転入力端子との間に第２の入力部用ダイオードが、前記反転入力端子と前記非反転入力端子との間の入力電圧が電源電圧の範囲を超えても、前記第１のトランジスタの前記負荷との接続点の電圧を、前記第２のトランジスタの前記負荷との接続点の電圧より大に維持可能とする方向に、それぞれ接続されて設けられ、
前記フォールデットカスコード回路は、フォールデットカスコード接続された第１及び第２のフォールデットカスコードトランジスタを用いてなると共に、前記第１及び第２のフォールデットカスコードトランジスタのベースにバイアスを供給するバイアス回路が設けられ、
前記バイアス回路には、高圧電源と低圧電源との間に、ダイオード接続されたバイアス回路用トランジスタが設けられ、前記バイアス回路用トランジスタと前記負荷の相互の接続点と、前記反転入力端子と前記非反転入力端子とが、それぞれ第１及び第２のフォールデットカスコード部用ダイオードを介して接続され、前記第１及び第２のフォールデットカスコード部用ダイオードは、前記第１及び第２の入力部用ダイオードの前記反転入力端子、及び、非反転入力端子に対する接続方向と同一となるように接続されてなることを特徴とする演算増幅器。
【請求項２】
前記反転入力端子と前記第１の入力部用ダイオードとの間に、第１のダイオード用直列抵抗器が、前記非反転入力端子と前記第２の入力部用ダイオードとの間に、第２のダイオード用直列抵抗器が、それぞれ接続されてなることを特徴とする請求項１記載の演算増幅器。
【請求項３】
前記第１及び第２のフォールデットカスコード部用ダイオードに代えて、差動増幅可能に接続された第１及び第２の追加差動回路用トランジスタが設けられ、前記第１及び第２の追加差動回路用トランジスタのコレクタは、共に前記バイアス回路のバイアス回路用トランジスタと負荷の相互の接続点に接続され、各々のエミッタには、共に定電流が供給可能に構成される一方、前記第１の追加差動回路用トランジスのベースは、前記反転入力端子に、前記第２の追加差動回路用トランジスのベースは、前記非反転入力端子に、それぞれ接続されてなることを特徴とする請求項１または２記載の演算増幅器。
【請求項１】
差動増幅回路が構成されてなる入力部と、フォールデットカスコード回路により前記入力部の出力を増幅出力するよう構成されてなるフォールデットカスコード部とを具備してなる演算増幅器において、
前記差動増幅回路は、第１及び第２のトランジスタが差動増幅可能に接続されて設けられ、前記第１のトランジスタのベースは第１の抵抗器を介して反転入力端子に、前記第２のトランジスタのベースは第２の抵抗器を介して非反転入力端子に、それぞれ接続される一方、
前記第１及び第２のトランジスタは、出力側にそれぞれ負荷が接続され、前記第２のトランジスタと前記対応する負荷の相互の接続点と、前記反転入力端子との間に第１の入力部用ダイオードが、前記第１のトランジスタと前記対応する負荷の相互の接続点と、前記非反転入力端子との間に第２の入力部用ダイオードが、前記反転入力端子と前記非反転入力端子との間の入力電圧が電源電圧の範囲を超えても、前記第１のトランジスタの前記負荷との接続点の電圧を、前記第２のトランジスタの前記負荷との接続点の電圧より大に維持可能とする方向に、それぞれ接続されて設けられ、
前記フォールデットカスコード回路は、フォールデットカスコード接続された第１及び第２のフォールデットカスコードトランジスタを用いてなると共に、前記第１及び第２のフォールデットカスコードトランジスタのベースにバイアスを供給するバイアス回路が設けられ、
前記バイアス回路には、高圧電源と低圧電源との間に、ダイオード接続されたバイアス回路用トランジスタが設けられ、前記バイアス回路用トランジスタと前記負荷の相互の接続点と、前記反転入力端子と前記非反転入力端子とが、それぞれ第１及び第２のフォールデットカスコード部用ダイオードを介して接続され、前記第１及び第２のフォールデットカスコード部用ダイオードは、前記第１及び第２の入力部用ダイオードの前記反転入力端子、及び、非反転入力端子に対する接続方向と同一となるように接続されてなることを特徴とする演算増幅器。
【請求項２】
前記反転入力端子と前記第１の入力部用ダイオードとの間に、第１のダイオード用直列抵抗器が、前記非反転入力端子と前記第２の入力部用ダイオードとの間に、第２のダイオード用直列抵抗器が、それぞれ接続されてなることを特徴とする請求項１記載の演算増幅器。
【請求項３】
前記第１及び第２のフォールデットカスコード部用ダイオードに代えて、差動増幅可能に接続された第１及び第２の追加差動回路用トランジスタが設けられ、前記第１及び第２の追加差動回路用トランジスタのコレクタは、共に前記バイアス回路のバイアス回路用トランジスタと負荷の相互の接続点に接続され、各々のエミッタには、共に定電流が供給可能に構成される一方、前記第１の追加差動回路用トランジスのベースは、前記反転入力端子に、前記第２の追加差動回路用トランジスのベースは、前記非反転入力端子に、それぞれ接続されてなることを特徴とする請求項１または２記載の演算増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−９０１０４（Ｐ２０１３−９０１０４Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２８１０５（Ｐ２０１１−２２８１０５）
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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