画素をバーストリセット動作と統合することにより改善された性能を有するＣＭＯＳイメージセンサ
【課題】小型画素及び高性能ＣＭＯＳイメージセンサアレイで使用することができる実質
的な画素設計を提供すること。
【解決手段】本発明のリセットトランジスタは、電荷を検出するフローティング拡散領域
と、電荷を排出する接合領域と、リセット信号の制御を受けて、前記フローティング拡散
領域から前記接合領域への電荷転送を制御するゲートと、該ゲートの下部に統合された電
位井戸とを備えることを特徴とする。
的な画素設計を提供すること。
【解決手段】本発明のリセットトランジスタは、電荷を検出するフローティング拡散領域
と、電荷を排出する接合領域と、リセット信号の制御を受けて、前記フローティング拡散
領域から前記接合領域への電荷転送を制御するゲートと、該ゲートの下部に統合された電
位井戸とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い動的範囲ＤＲ及び良好な信号対雑音比ＳＮＲを発生させるために、電荷
の井戸容量を高めることによって改善された性能を有する固体イメージセンサ、特に、Ｃ
ＭＯＳイメージセンサ画素に関する。
【背景技術】
【０００２】
近年のＣＭＯＳイメージセンサの一般的な画素は、１つのフォトダイオード、更に詳し
くは、ピンドフォトダイオードと４つのトランジスタとから構成される。フォトダイオー
ドは、電荷を検出するＦＤノード上に、適切な瞬間に、電荷転送トランジスタにより、後
から転送されるフォトが発生した電荷を収集する。しかし、電荷の転送に先立ち、ＦＤノ
ードは、リセットトランジスタにより、大体、ターミナルバイアス電圧Ｖｄｄの適切な基
準電圧、又はそのレベルに近いバイアスにまずリセットされていなければならない。当該
リセットは、ＦＤノードに現われる信号に正常に付加されるｋＴＣ雑音を発生させる。し
たがって、ＦＤノード上の電圧を２回、すなわち、１回目は、電荷転送前に、２回目は、
電荷転送後に読み取ることが必要である。このような動作は、相関二重サンプリングＣＤ
Ｓ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）と呼ばれ、それは、フォ
トダイオードから転送された電荷により発生したノード電圧差のセンシングを許容する。
ＦＤノードに接続されたゲート、Ｖｄｄに接続された１つの接合ノード、及びアドレスト
ランジスタを経由して共通カラムセンスラインに接続されたもう１つの接合ノードを有す
るソースフォロワーＳＦトランジスタは、ＦＤノードの電圧センシングを実行する。この
ような理由から、標準ＣＭＯＳイメージセンサの各画素内において、４つのトランジスタ
を統合することが必要である。ピンドフォトダイオードを有する４Ｔ画素回路の例が、Ｌ
ｅｅにより、米国特許第５，６２５，２１０号（発明の名称：「Ａｃｔｉｖｅ Ｐｉｘｅ
ｌ Ｓｅｎｓｏｒ Ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ ａ Ｐｉｎｎｅｄ Ｐｈｏｔｏｄ
ｉｏｄｅ」）に記載されている。
【０００３】
現在のＣＭＯＳセンサの設計において、いくつかのフォトダイオードに関する回路は、
例えば、Ｇｕｉｄａｓｈによる米国特許第６，６５７，６６５Ｂ１号（発明の名称：「Ａ
ｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ｗｉｔｈ Ｗｉｒｅｄ Ｆｌｏａｔｉｎｇ Ｄ
ｉｆｆｕｓｉｏｎｓ ａｎｄ Ｓｈａｒｅｄ Ａｍｐｌｉｆｉｅｒ」）に記載されている
。その特許において、２重画素は、同じ回路を共有するセンサイメージアレイの隣接した
ロー（ｒｏｗ）に位置する２つのフォトダイオードで構成されている。当該共有するフォ
トダイオードの概念は、図1に示すように、フォトダイオード１つ当たり、ロー方向に２
つの金属バスライン、又はカラム方向に２つの金属バスラインのみを有することができる
。これは、元々、金属ラインの離隔及び幅が最小画素の大きさを決定するためであり、小
型画素の設計には極めて有用である。この共有するフォトダイオード画素回路の動作は、
回路１００の単純化した概略図を示す図1において容易に理解することができる。２つの
フォトダイオード１０１、１０２は、それぞれ電荷転送トランジスタ１０３、１０４を介
してＦＤ電荷検出ノード１１４に接続される。そのノードが、トランジスタ１０５により
Ｖｄｄノード１０８が示す電圧レベルにリセットされる。Ｖｄｄノード１０８は、Ｖｄｄ
カラムバスライン１１５に接続される。電荷転送トランジスタ１０３、１０４のゲートは
、対応する水平バスライン１１０、１１１を介してバイアスされ、リセットトランジスタ
１０５のゲートは、水平バスライン１０９を介してバイアスされる。電荷転送トランジス
タ１０３のゲート制御信号Ｔｘ１は、水平バスライン１１０を介して伝達され、電荷転送
トランジスタ１０４のゲート制御信号Ｔｘ２は、水平バスライン１１１を介して伝達され
る。また、リセットトランジスタ１０５のゲート制御信号Ｒｘは、水平バスライン１０９
を介して伝達される。ＦＤ電荷検出ノード１１４は、そのノード上の電圧をセンスするソ
ースフォロワートランジスタ１０６のゲートに接続される。ソースフォロワートランジス
タ１０６のターミナルは、Ｖｄｄノード１０８にも接続され、Ｖｄｄカラムバスライン１
１５に接続される。ソースフォロワートランジスタ１０６の出力は、アドレストランジス
タ１０７を介して共通カラムセンスライン１１３に接続される。水平バスライン１１２は
、アドレストランジスタ１０７のバイアスを制御する。アドレストランジスタ１０７のゲ
ート制御信号Ｓｘは、水平バスライン１１２を介して伝達される。図1から分かるように
、そこには垂直（カラム）ラインが２つのみ、つまり、Ｖｄｄカラムバスライン１１５及
び共通カラムセンスライン１１３がある。そこには、フォトサイト１つ当たり２つのみの
水平ラインもある。
【０００４】
４Ｔ画素から電荷転送トランジスタを除去して３Ｔ画素を得ることが可能であり、又は
、図１に示すように、共有する画素から電荷転送トランジスタ１０３、１０４のうちの１
つのみを除去し、残りの１つをそのまま置き、３Ｔ−４Ｔ共有する画素結合を得ることが
可能である。しかし、３Ｔ画素においてリセット雑音を最小化するためにＣＤＳ手順を踏
むことは不可能であり、本技術分野において公知となった他の技術を必要とすることにな
った。
【０００５】
ここで、４Ｔ画素の動作の理解を容易にするため、図２に、単純化した素子の断面図を
示す。単純化した素子２００は、単一ピンドフォトダイオード２０５と、それに対応する
電荷転送トランジスタ及びリセットトランジスタとを備える。ＳＦトランジスタ２０１及
びアドレストランジスタ２０２は、それぞれに対応する回路のノードに対する接続を備え
るように示されている。ＳＦトランジスタ２０１のターミナルは、ターミナルバス２３１
に接続される。図２は、単純化した素子２００の電位図表２０６を備え、その電位図表２
０６は、電荷リセットの間、単一ピンドフォトダイオード２０５からＦＤノード２０３へ
、そして、最終的なＮ＋タイプの不純物でドープされた接合領域２０４への電荷転送の流
れを例示する。画素は、酸化物２１０が満たされた画素分離トレンチ２０７が形成された
Ｐ型シリコン基板２１９に形成される。他の酸化物層２１８は、基板からリセットトラン
ジスタのゲート２１２及び電荷転送トランジスタのゲート２１１を隔離する基板２１９の
上部において成長する。電荷転送トランジスタ及びリセットトランジスタのゲート２１１
、２１２は、要求されたバイアスをそれらに供給する各水平バスライン２１３、２１４に
接続される。電荷転送トランジスタ及びリセットトランジスタのそれぞれのゲート制御信
号Ｔｘ、Ｒｘは、水平バスライン２１３、２１４を介して伝達される。単一ピンドフォト
ダイオード２０５は、画素分離トレンチ２０７の側壁に沿ってＰ型基板に延長するＰ＋拡
散部２０８及びＮ型拡散部２０９により基板２１９に構成される。当業者が熟知している
ような、更に複雑なドープ形状を用いることも可能である。電荷転送トランジスタのゲー
ト２１１は、単一ピンドフォトダイオード２０５をＦＤノード２０３に接続し、リセット
トランジスタのゲート２１２が、ＦＤノード２０３を接合領域２０４に接続させる。
【０００６】
図２の単純化した素子２００の断面図の下部に位置する電位図表２０６から分かるよう
に、その電位レベルが、上記に示す基板２１９に備えられた各素子に対応し、単一ピンド
フォトダイオード２０５は、電荷転送トランジスタのゲート２１１がオフとなっている間
、内部に信号電荷２２１を蓄積する電位井戸を形成する。ゲート２１１のオフ状態は、電
位レベル２２２により電位図表２０６内に表示される。その井戸からのオーバーフロー電
荷（ブルーミング電流）は、経路２３０を経由し、リセットトランジスタを介して接合領
域２０４に直接流れる。電荷転送トランジスタがターンオンするとき、電荷転送トランジ
スタの下部の電位レベル２２２はレベル２２３に変わり、電荷２２１は、ＦＤノード２０
３に流れる。ＦＤノード２０３に伝達された電荷を図面符号２２４で示す。電荷２２４は
、ＦＤノード２０３の電位レベル２２５を新たな電位レベル２２６に変化させる。新たな
電位レベル２２６は、ＳＦトランジスタ２０１によりセンスされる電圧信号を示す。適切
なバイアス、すなわち、ゲート制御信号Ｓｘを、バスライン２１５を介してアドレストラ
ンジスタ２０２のゲートに印加するとき、アドレストランジスタ２０２はターンオンし、
ＳＦトランジスタ２０１からの電圧信号が画素出力バス２１６に移送される。
【０００７】
リセットトランジスタのゲート２１２に接続されたバスライン２１４に単一リセットパ
ルス２１７を印加することにより、画素がリセットされる。画素のリセットは、リセット
トランジスタの下の電位レベル２２７を新たな電位レベル２２８に変え、その新たな電位
レベル２２８は、信号電荷２２４が接合領域２０４に流れるように許容する。当該接合領
域２０４が外部素子の電源により固定され、変わらないＶｄｄ電位レベル２２９にてバイ
アスされ、全ての電荷２２４が接合領域２０４に転送されるとき、ＦＤノード２０３は、
本来のＦＤノード２０３の電位レベル２２５を回復する。そのＦＤノード２０３の電位レ
ベル２２５が、ｋＴＣリセットの雑音のため、Ｖｄｄ電位レベル２２９とほぼ等しくなる
。したがって、全ての電位レベル２２５、２２６をサンプリングするために、ＣＤＳ概念
を用いることが好ましいが、なぜならば、光発生（ｐｈｏｔｏ ｇｅｎｅｒａｔｅｄ）信
号は、その２つのレベルの差であるからである。
【０００８】
単一ピンドフォトダイオード２０５に蓄積される電荷をＦＤノードに転送する過程にお
いて、単一ピンドフォトダイオード２０５に蓄積された電荷の一部がＦＤノードに伝達さ
れなかった場合には、単一ピンドフォトダイオード２０５を介して入力されたイメージに
対する情報の伝達に歪みが生じたり、雑音が増加する可能性がある。したがって、単一ピ
ンドフォトダイオード２０５に蓄積された電荷はＦＤノードにほぼ全て伝達されることが
好ましい。
【０００９】
電位図表２０６に示すように、ＦＤノードの電位の変動幅は、電源電圧Ｖｄｄにより決
定される電位レベル２２９と、単一ピンドフォトダイオード２０５により決定される電位
レベル２２０とによって決定される。ＦＤノードの電位の変動幅は、大きいほど好ましい
。そのためには、単一ピンドフォトダイオード２０５により決定される電位レベル２２０
を更に下げなければならない。しかし、単一ピンドフォトダイオード２０５により決定さ
れる電位レベル２２０を下げると、単一ピンドフォトダイオード２０５に保存できる電荷
量が減少し、それにより、単一ピンドフォトダイオード２０５に入力される信号幅は減少
し、かつ、信号対雑音比ＳＮＲの低減という問題が発生し得る。
【００１０】
すなわち、ＦＤノードの有することができる電位幅を大きくするためには、単一ピンド
フォトダイオード２０５の電位レベルを下げなければならず、単一ピンドフォトダイオー
ド２０５の電位レベルを下げれば、単一ピンドフォトダイオード２０５において十分な電
荷が蓄積できなくなる。これを解決するためには、電源電圧Ｖｄｄを増加させれば良いが
、この場合、イメージセンサの電力消費の増加という問題が発生する。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目
的は、小型画素及び高性能ＣＭＯＳイメージセンサアレイで使用することができる実質的
な画素設計を提供することにある。
【課題を解決するための手段】
【００１２】
そこで、上記の目的を達成するための本発明によるリセットトランジスタは、 電荷を
検出するフローティング拡散領域と、電荷を排出する接合領域と、リセット信号の制御を
受けて、前記フローティング拡散領域から前記接合領域への電荷転送を制御するゲートと
、該ゲートの下部に統合された電位井戸とを備えることを特徴とする。
【００１３】
また、本発明によるイメージセンサの画素は、フォトダイオードと、リセットトランジ
スタを備えるリセット素子とを備え、前記リセットトランジスタが、電荷を検出するフロ
ーティング拡散領域と、電荷を排出する接合領域と、リセット信号の制御を受けて、前記
フローティング拡散領域から前記接合領域への電荷転送を制御するゲートと、前記ゲート
の下部に統合された電位井戸とを備えることを特徴とする。
【００１４】
なお、本発明による共有されたフォトサイト画素は、フローティング拡散領域に並列接
続されたフォトダイオードと、前記フローティング拡散領域をリセットするリセットトラ
ンジスタとを備え、前記リセットトランジスタが、電荷を排出する接合領域と、リセット
信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷転送を制御
するゲートと、該ゲートの下部に統合された電位井戸とを備えることを特徴とする。
【００１５】
本発明によるリセットの概念においてＦＤ電荷検出ノードは、Ｖｄｄドレインバイアス
レベルにリセットされず、その上のかなり高いレベルにリセットされる。本発明のリセッ
トは、単一リセットパルスのみをリセットトランジスタゲートに印加するものではなく、
Ｎ個（複数個）のバーストリセットパルスを印加することにより実行される。また、リセ
ットトランジスタは、そのゲートの下部に電位井戸を備えるように修正することができる
。つまり、リセットトランジスタのドレインはＶｄｄに直接接続されず、電位バリアを介
して接続される。したがって、その修正は、ＦＤノードからの電荷がＶｄｄバイアスレベ
ル上にポンプアップされるように許容し、リセット電圧レベルをＶｄｄより一層高くする
。更に、本発明は、ｋＴＣ雑音を低減する電荷−ポンピングの概念を見せる。標準リセッ
ト（従来の技術によるリセット）は、電荷保存部を有する検出ノードの「等温」平衡と比
較できるため、ｋＴＣ雑音を発生するのに対し、本発明に係る新しい電荷ポンピングリセ
ットは、非常に少ない雑音を有する、保存部への「断熱（ａｄｉａｂａｔｉｃ）」電荷転
送と比較し得る。それは、３Ｔ画素が用いられるとき、又は、共有された３Ｔ及び４Ｔ画
素結合が、イメージセンサアレイにおいて用いられるとき、長所となる。
【図面の簡単な説明】
【００１６】
【図１】４つのトランジスタ（４Ｔ）画素の原理により動作し、１回路当たり２つのピンドフォトダイオードを有する従来の技術のロー共有する画素回路の単純化された概略図を示した図である。
【図２】蓄積された信号電荷のフローチャート及び電位図表を含む従来の技術による画素を簡単に示した概略図と、ピンドフォトダイオード、電荷転送トランジスタ、及びリセットトランジスタの断面図を示した図である。
【図３】本発明の実施形態に係る蓄積された信号電荷のフローチャート及び電位図表を含む画素を簡単に示した概略図と、ピンドフォトダイオード、電荷転送トランジスタ、リセットトランジスタ、及びターミナル電位バリアの断面図を示した図である。
【図４】本発明の実施形態に係るｋＴＣ雑音を低減する「断熱」リセットに対応する回路モデルを単純化した電位図表を示した図である。
【図５】本発明の実施形態に係る正常なｋＴＣ雑音を示す標準「等温」リセットを単純化した概略図を示した図である。
【発明を実施するための形態】
【００１７】
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
【００１８】
図３は、本発明の実施形態に係る単純化した素子３００の断面図を示す。その単純化し
た素子３００は、単一ピンドフォトダイオード３０５と、それに対応する電荷転送トラン
ジスタ及びリセットトランジスタとを備える。ＳＦトランジスタ３０１及びアドレストラ
ンジスタ３０２は、対応する回路ノードに対するその接続を含み、概略的に図示する。Ｓ
Ｆトランジスタ３０１のＮ＋タイプの不純物でドープされた接合領域３０４が、電源電圧
Ｖｄｄを供給するためのバスライン３３１に接続される。単純化した素子３００は、その
構造の電位図表３０６も備えており、その電位図表３０６は、電荷リセットの間、単一ピ
ンドフォトダイオード３０５からＦＤノード３０３へ、そして、最終的な接合領域３０４
への電荷転送フローを例示している。画素は、Ｐ型シリコン基板３１９にＳＴＩ（Ｓｈａ
ｌｌｏ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって構成されたトレンチ３０７を介
して隔離される。トレンチ３０７は、酸化物３１０で満たされる。また、他の酸化物層３
１８は、電荷転送トランジスタのゲート３１１及びリセットトランジスタのゲート３１２
を基板３１９から隔離させた基板３１９上で成長する。電荷転送トランジスタのゲート３
１１及びリセットトランジスタのゲート３１２は、各水平バスライン３１３、３１４に接
続され、その要求されたバイアスを当該水平バスライン３１１、３１２に供給する。電荷
転送トランジスタ及びリセットトランジスタのそれぞれのゲート制御信号Ｔｘ、Ｒｘは、
水平バスライン３１３、３１４を介してそれぞれ伝達される。単一ピンドフォトダイオー
ド３０５は、トレンチ３０７の側壁に沿ってＰ型基板に延長するＰ＋拡散部３０８及びＮ
型拡散部３０９により基板３１９に構成される。ゲート３１１を有する電荷転送トランジ
スタは、単一ピンドフォトダイオード３０５をＦＤノード３０３に接続させ、ゲート３１
２を有するリセットトランジスタは、ＦＤノード３０３をＰ＋拡散部３３４及びＮ型拡散
部３３５によって形成されたピンドドレイン電位バリアを介して接合領域３０４に接続さ
せる。そのピンドドレイン電位バリアは、本来、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）
トランジスタであり、ＪＦＥＴトランジスタは、ゲートが基板に接続され、１つの接合ノ
ードは仮想であり、もう１つの接合ノードはリセットトランジスタターミナルとともに合
わせられる。リセットトランジスタは、そのゲート３１２の下部の一部に位置するＮ型注
入部３３６（ドーピング領域）を更に備え、ここに電位井戸を形成する。電位井戸は、リ
セットトランジスタのゲート３１２の下部領域の基板３１９内において上記接合領域３０
４側に形成される。ＪＦＥＴ（ドレインバリア領域）及び単一ピンドフォトダイオード３
０５は、製造シーケンスの間、同時に形成することができ、電位レベル３２０、３３３は
同一になり得る。
【００１９】
同図の単純化した素子３００の下部に位置する電位図表３０６を示した図から分かると
おり、電位レベルは、上記に示す基板３１９上に形成されている各素子に対応し、単一ピ
ンドフォトダイオード３０５は、電荷転送トランジスタのゲート３１１がオフになってい
る間、内部に信号電荷３２１を蓄積する電位レベル３２０を形成する。電荷転送トランジ
スタのゲート３１１のオフ状態は、電位レベル３２２により電位図表３０６に表示される
。電位レベル３２０を有するピンドフォトダイオード井戸からのオーバーフロー電荷（ブ
ルーミング電流）は、経路３３０を経由してリセットトランジスタを介して接合領域３０
４に直接流れる。電荷転送トランジスタのゲート３１１がターンオンするとき、電荷転送
トランジスタのゲート３１１の下部の電位レベル３２２は、電位レベル３２３に変化し、
電荷３２１は、Ｎ型不純物がドープされたＦＤノード３０３に流れる。ＦＤノード３０３
に伝達された電荷は図面符号３２４で示す。それにより、ＦＤノード３０３の下部の電位
レベル３２５が新たな電位レベル３２６に変わる。新たな電位レベル３２６は、ＳＦトラ
ンジスタ３０１によりセンスされる電圧信号を示す。適切なバイアスをバスライン３１５
を介してアドレストランジスタ３０２のゲートに印加するとき、アドレストランジスタ３
０２はターンオンし、ＳＦトランジスタ３０１からの電圧信号が画素出力バスライン３１
６に転送される。
【００２０】
本発明に係る新しい画素が、従来の方法に係る画素とは異なるようリセットされる。そ
れは、新しい画素がリセットトランジスタのゲート３１２にゲート制御信号Ｒｘを転送す
るバスライン３１４にリセットパルス３１７のバーストを印加することによってリセット
される。リセットパルス３１７のバーストは、リセットトランジスタのゲート３１２の下
部の電位レベル３２７を新たなレベル３２８に周期的に変化させ、かつ、その反対にも変
化させる。その処理は、適切なＮ型注入部３３６をリセットトランジスタのゲート３１２
の下部に設けることによって、信号電荷３２４の一部が、そこに形成された電位井戸３３
２に流れるようにする。その電位井戸３３２は満たされ、その電位井戸３３２の電位レベ
ルは、ネガティブリセットパルス転移の間、ドレインバリア電位レベル３３３上まで上昇
する。これは、リセットトランジスタのゲート３１２の下部の電位井戸３３２の電荷がタ
ーミナルバリアを越えて電位レベル３２９にある接合領域３０４に流れるようにする。こ
のような処理の十分な繰り返しは、以前供給された信号電荷のＦＤノード３０３を空にし
、ＦＤノード３０３の電位レベルをほぼ元の電位レベル３２５に戻るようにする。接合領
域３０４が本来のＶｄｄレベル３２９でバイアスされるため、ＦＤノード３０３は、リセ
ットパルスの振幅及びリセットゲート井戸の深さが適切に選択されるとき、そのＶｄｄレ
ベル３２９以上にリセットできることが、図表３０６から明確に分かる。
【００２１】
電位図表３０６から明らかなように、ＦＤ電圧スイングは、更に高くなり得、また、バ
イアスレベル３２９により高い側で制限され得ない。低い側が空いている電位レベル３２
０（例えば、空いているピンドフォトダイオード電位レベル）により制限される。しかし
、電位レベル３２０は、以前の場合と比較してかなり増加することができる。結果的に、
ＦＤノード３０３の電圧スイング及び電荷保存容量を増加することができ、イメージセン
サの電力消費、又はシリコンチップ領域に対する大きな不利益もなく、画素の性能が大き
く改善される。
【００２２】
バースト-リセット概念は、低いリセット雑音とは異なった長所を有する。
【００２３】
図４は、ｋＴＣ雑音を減少させる「断熱（ａｄｉａｂａｔｉｃ）」リセット対応の回路
モデルを単純化させた電位図表である。同図から分かるように、電位レベル４２８から電
位レベル４２７までの電荷ポンピング動作及び電位図表は、リセットトランジスタ井戸４
３２を表示し、他の少ないキャパシタンスＣＷ４０２にスイッチ４０３を介して接続され
てフローティング拡散キャパシタンスＣｆｄ４０１で構成される単純な回路モデルにより
表示することができる。本発明から分かるように、この回路構成のフローティング拡散キ
ャパシタンスＣｆｄ４０１に示されるリセット雑音は、スイッチ４０３の開閉を繰り返し
た後、次の公式で簡単に表わすことができる。すなわち、
【００２４】
【数１】
【００２５】
図５は、正常なｋＴＣ雑音を示す標準「等温（ｉｓｏｔｈｅｒｍａｌ）」リセットを単
純化した概略図である。同図に示すように、電圧源に対するＣｆｄリセットの場合は、リ
セット雑音は、次のように表わされる。すなわち、
【００２６】
【数２】
【００２７】
雑音公式のこうした違いは、熱の転送と同様、最もよく理解することができる。電圧源
に対するリセットの場合は、無限の電荷保存部から電荷が供給される。これは、無限の熱
保存部を有する等温処理と同様に行うことができる。少ないキャパシタに対するリセット
の場合は、その回路の電荷は無限の電荷保存部から隔離された準定数（ｑｕａｓｉ ｃｏ
ｎｓｔａｎｔ）であって、断熱処理と類似している。式１のＣＷキャパシタをＣｆｄキャ
パシタより極めて少なくすることにより、ｋＴＣ雑音の減少を更に期待することができる
。一方では、ＣＷキャパシタが無限になった場合、その公式は期待されるように、電圧源
に対するリセットの標準ケースに戻る。
【００２８】
このようなｋＴＣ雑音の改善点は、３Ｔ画素センサ、又は以前に言及したように、図４
、図５に説明した３Ｔ及び４Ｔ画素であって、ロー共有の画素との統合において、その価
値がある。
【００２９】
図４及び図５において説明した本発明の実施形態は、ピンドフォトダイオード及び電荷
転送トランジスタを備えていない。この実施形態において、信号がＦＤノード３０３上に
直接集積される。集積及び読み取り後、ＦＤノード３０３は、前記説明した電荷−ポンピ
ングの概念によりＶｄｄレベル３２９以上にリセットされる。電荷ポンピングリセットが
ｋＴＣリセット雑音を発生させないため、その信号を１回のみ読み取ってＣＤＳ動作を除
去することが可能である。ＦＤノード３０３を、ｋＴＣ雑音の発生を有するＶｄｄレベル
３２９で先にリセットすることが有利であり、その後、電荷は、その処理が以前の画素信
号のメモリを有することなく、同じ方法で常時開示することを確定するために、より高い
レベルでそれをポンピングさせる。これは、本開示において更に詳しく説明することはな
いが、なぜならば、この概念が本技術分野において公知となっているためである。
【００３０】
本発明では、より高いＤＲ及び良好なＳＮＲを発生させ、ＦＤノード上においてより高
い電圧スイング及び井戸容量を有する新たな画素の実施形態を説明したが、それは、バー
ストリセットを用いることによって、そして、特定の電位井戸をリセットトランジスタ、
及び隣接したＪＦＥＴドレイン電位バリアで統合することによって実行され、このような
改善点及び新たな内容は、例示するためのもので、制限するものではなく、当業者が、前
記教示に基づき、修正及び変更を加えることができる。したがって、そのような変化が、
添付された請求項に限定されているように、本発明の範囲及び概念内にある、開示された
本発明の特定の実施形態からなされ得るものと理解される。
【００３１】
本発明は、リセットトランジスタのゲートに印加された単一リセットパルスの代わりに
、リセットパルスのバーストを用いる。これは、ＦＤ電荷検出ノードをＶｄｄバイアスレ
ベルより更に高いレベルでリセットするように許容し、フォトダイオードの電荷保存容量
をＦＤ電圧スイッチの増加とともに増加させる。これは、特定の電位井戸をリセットトラ
ンジスタのゲートの下に統合してリセットトランジスタとＶｄｄ ｎ＋ノードとの間に特
定のピンド電位バリアを統合することによって可能となる。本発明の結果により、大きな
電荷保存容量、高いＤＲ、及び大きなＳＮ比を有し、超小型の画素を有するＣＭＯＳセン
サアレイを製造することが可能である。
【技術分野】
【０００１】
本発明は、高い動的範囲ＤＲ及び良好な信号対雑音比ＳＮＲを発生させるために、電荷
の井戸容量を高めることによって改善された性能を有する固体イメージセンサ、特に、Ｃ
ＭＯＳイメージセンサ画素に関する。
【背景技術】
【０００２】
近年のＣＭＯＳイメージセンサの一般的な画素は、１つのフォトダイオード、更に詳し
くは、ピンドフォトダイオードと４つのトランジスタとから構成される。フォトダイオー
ドは、電荷を検出するＦＤノード上に、適切な瞬間に、電荷転送トランジスタにより、後
から転送されるフォトが発生した電荷を収集する。しかし、電荷の転送に先立ち、ＦＤノ
ードは、リセットトランジスタにより、大体、ターミナルバイアス電圧Ｖｄｄの適切な基
準電圧、又はそのレベルに近いバイアスにまずリセットされていなければならない。当該
リセットは、ＦＤノードに現われる信号に正常に付加されるｋＴＣ雑音を発生させる。し
たがって、ＦＤノード上の電圧を２回、すなわち、１回目は、電荷転送前に、２回目は、
電荷転送後に読み取ることが必要である。このような動作は、相関二重サンプリングＣＤ
Ｓ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）と呼ばれ、それは、フォ
トダイオードから転送された電荷により発生したノード電圧差のセンシングを許容する。
ＦＤノードに接続されたゲート、Ｖｄｄに接続された１つの接合ノード、及びアドレスト
ランジスタを経由して共通カラムセンスラインに接続されたもう１つの接合ノードを有す
るソースフォロワーＳＦトランジスタは、ＦＤノードの電圧センシングを実行する。この
ような理由から、標準ＣＭＯＳイメージセンサの各画素内において、４つのトランジスタ
を統合することが必要である。ピンドフォトダイオードを有する４Ｔ画素回路の例が、Ｌ
ｅｅにより、米国特許第５，６２５，２１０号（発明の名称：「Ａｃｔｉｖｅ Ｐｉｘｅ
ｌ Ｓｅｎｓｏｒ Ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ ａ Ｐｉｎｎｅｄ Ｐｈｏｔｏｄ
ｉｏｄｅ」）に記載されている。
【０００３】
現在のＣＭＯＳセンサの設計において、いくつかのフォトダイオードに関する回路は、
例えば、Ｇｕｉｄａｓｈによる米国特許第６，６５７，６６５Ｂ１号（発明の名称：「Ａ
ｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ｗｉｔｈ Ｗｉｒｅｄ Ｆｌｏａｔｉｎｇ Ｄ
ｉｆｆｕｓｉｏｎｓ ａｎｄ Ｓｈａｒｅｄ Ａｍｐｌｉｆｉｅｒ」）に記載されている
。その特許において、２重画素は、同じ回路を共有するセンサイメージアレイの隣接した
ロー（ｒｏｗ）に位置する２つのフォトダイオードで構成されている。当該共有するフォ
トダイオードの概念は、図1に示すように、フォトダイオード１つ当たり、ロー方向に２
つの金属バスライン、又はカラム方向に２つの金属バスラインのみを有することができる
。これは、元々、金属ラインの離隔及び幅が最小画素の大きさを決定するためであり、小
型画素の設計には極めて有用である。この共有するフォトダイオード画素回路の動作は、
回路１００の単純化した概略図を示す図1において容易に理解することができる。２つの
フォトダイオード１０１、１０２は、それぞれ電荷転送トランジスタ１０３、１０４を介
してＦＤ電荷検出ノード１１４に接続される。そのノードが、トランジスタ１０５により
Ｖｄｄノード１０８が示す電圧レベルにリセットされる。Ｖｄｄノード１０８は、Ｖｄｄ
カラムバスライン１１５に接続される。電荷転送トランジスタ１０３、１０４のゲートは
、対応する水平バスライン１１０、１１１を介してバイアスされ、リセットトランジスタ
１０５のゲートは、水平バスライン１０９を介してバイアスされる。電荷転送トランジス
タ１０３のゲート制御信号Ｔｘ１は、水平バスライン１１０を介して伝達され、電荷転送
トランジスタ１０４のゲート制御信号Ｔｘ２は、水平バスライン１１１を介して伝達され
る。また、リセットトランジスタ１０５のゲート制御信号Ｒｘは、水平バスライン１０９
を介して伝達される。ＦＤ電荷検出ノード１１４は、そのノード上の電圧をセンスするソ
ースフォロワートランジスタ１０６のゲートに接続される。ソースフォロワートランジス
タ１０６のターミナルは、Ｖｄｄノード１０８にも接続され、Ｖｄｄカラムバスライン１
１５に接続される。ソースフォロワートランジスタ１０６の出力は、アドレストランジス
タ１０７を介して共通カラムセンスライン１１３に接続される。水平バスライン１１２は
、アドレストランジスタ１０７のバイアスを制御する。アドレストランジスタ１０７のゲ
ート制御信号Ｓｘは、水平バスライン１１２を介して伝達される。図1から分かるように
、そこには垂直（カラム）ラインが２つのみ、つまり、Ｖｄｄカラムバスライン１１５及
び共通カラムセンスライン１１３がある。そこには、フォトサイト１つ当たり２つのみの
水平ラインもある。
【０００４】
４Ｔ画素から電荷転送トランジスタを除去して３Ｔ画素を得ることが可能であり、又は
、図１に示すように、共有する画素から電荷転送トランジスタ１０３、１０４のうちの１
つのみを除去し、残りの１つをそのまま置き、３Ｔ−４Ｔ共有する画素結合を得ることが
可能である。しかし、３Ｔ画素においてリセット雑音を最小化するためにＣＤＳ手順を踏
むことは不可能であり、本技術分野において公知となった他の技術を必要とすることにな
った。
【０００５】
ここで、４Ｔ画素の動作の理解を容易にするため、図２に、単純化した素子の断面図を
示す。単純化した素子２００は、単一ピンドフォトダイオード２０５と、それに対応する
電荷転送トランジスタ及びリセットトランジスタとを備える。ＳＦトランジスタ２０１及
びアドレストランジスタ２０２は、それぞれに対応する回路のノードに対する接続を備え
るように示されている。ＳＦトランジスタ２０１のターミナルは、ターミナルバス２３１
に接続される。図２は、単純化した素子２００の電位図表２０６を備え、その電位図表２
０６は、電荷リセットの間、単一ピンドフォトダイオード２０５からＦＤノード２０３へ
、そして、最終的なＮ＋タイプの不純物でドープされた接合領域２０４への電荷転送の流
れを例示する。画素は、酸化物２１０が満たされた画素分離トレンチ２０７が形成された
Ｐ型シリコン基板２１９に形成される。他の酸化物層２１８は、基板からリセットトラン
ジスタのゲート２１２及び電荷転送トランジスタのゲート２１１を隔離する基板２１９の
上部において成長する。電荷転送トランジスタ及びリセットトランジスタのゲート２１１
、２１２は、要求されたバイアスをそれらに供給する各水平バスライン２１３、２１４に
接続される。電荷転送トランジスタ及びリセットトランジスタのそれぞれのゲート制御信
号Ｔｘ、Ｒｘは、水平バスライン２１３、２１４を介して伝達される。単一ピンドフォト
ダイオード２０５は、画素分離トレンチ２０７の側壁に沿ってＰ型基板に延長するＰ＋拡
散部２０８及びＮ型拡散部２０９により基板２１９に構成される。当業者が熟知している
ような、更に複雑なドープ形状を用いることも可能である。電荷転送トランジスタのゲー
ト２１１は、単一ピンドフォトダイオード２０５をＦＤノード２０３に接続し、リセット
トランジスタのゲート２１２が、ＦＤノード２０３を接合領域２０４に接続させる。
【０００６】
図２の単純化した素子２００の断面図の下部に位置する電位図表２０６から分かるよう
に、その電位レベルが、上記に示す基板２１９に備えられた各素子に対応し、単一ピンド
フォトダイオード２０５は、電荷転送トランジスタのゲート２１１がオフとなっている間
、内部に信号電荷２２１を蓄積する電位井戸を形成する。ゲート２１１のオフ状態は、電
位レベル２２２により電位図表２０６内に表示される。その井戸からのオーバーフロー電
荷（ブルーミング電流）は、経路２３０を経由し、リセットトランジスタを介して接合領
域２０４に直接流れる。電荷転送トランジスタがターンオンするとき、電荷転送トランジ
スタの下部の電位レベル２２２はレベル２２３に変わり、電荷２２１は、ＦＤノード２０
３に流れる。ＦＤノード２０３に伝達された電荷を図面符号２２４で示す。電荷２２４は
、ＦＤノード２０３の電位レベル２２５を新たな電位レベル２２６に変化させる。新たな
電位レベル２２６は、ＳＦトランジスタ２０１によりセンスされる電圧信号を示す。適切
なバイアス、すなわち、ゲート制御信号Ｓｘを、バスライン２１５を介してアドレストラ
ンジスタ２０２のゲートに印加するとき、アドレストランジスタ２０２はターンオンし、
ＳＦトランジスタ２０１からの電圧信号が画素出力バス２１６に移送される。
【０００７】
リセットトランジスタのゲート２１２に接続されたバスライン２１４に単一リセットパ
ルス２１７を印加することにより、画素がリセットされる。画素のリセットは、リセット
トランジスタの下の電位レベル２２７を新たな電位レベル２２８に変え、その新たな電位
レベル２２８は、信号電荷２２４が接合領域２０４に流れるように許容する。当該接合領
域２０４が外部素子の電源により固定され、変わらないＶｄｄ電位レベル２２９にてバイ
アスされ、全ての電荷２２４が接合領域２０４に転送されるとき、ＦＤノード２０３は、
本来のＦＤノード２０３の電位レベル２２５を回復する。そのＦＤノード２０３の電位レ
ベル２２５が、ｋＴＣリセットの雑音のため、Ｖｄｄ電位レベル２２９とほぼ等しくなる
。したがって、全ての電位レベル２２５、２２６をサンプリングするために、ＣＤＳ概念
を用いることが好ましいが、なぜならば、光発生（ｐｈｏｔｏ ｇｅｎｅｒａｔｅｄ）信
号は、その２つのレベルの差であるからである。
【０００８】
単一ピンドフォトダイオード２０５に蓄積される電荷をＦＤノードに転送する過程にお
いて、単一ピンドフォトダイオード２０５に蓄積された電荷の一部がＦＤノードに伝達さ
れなかった場合には、単一ピンドフォトダイオード２０５を介して入力されたイメージに
対する情報の伝達に歪みが生じたり、雑音が増加する可能性がある。したがって、単一ピ
ンドフォトダイオード２０５に蓄積された電荷はＦＤノードにほぼ全て伝達されることが
好ましい。
【０００９】
電位図表２０６に示すように、ＦＤノードの電位の変動幅は、電源電圧Ｖｄｄにより決
定される電位レベル２２９と、単一ピンドフォトダイオード２０５により決定される電位
レベル２２０とによって決定される。ＦＤノードの電位の変動幅は、大きいほど好ましい
。そのためには、単一ピンドフォトダイオード２０５により決定される電位レベル２２０
を更に下げなければならない。しかし、単一ピンドフォトダイオード２０５により決定さ
れる電位レベル２２０を下げると、単一ピンドフォトダイオード２０５に保存できる電荷
量が減少し、それにより、単一ピンドフォトダイオード２０５に入力される信号幅は減少
し、かつ、信号対雑音比ＳＮＲの低減という問題が発生し得る。
【００１０】
すなわち、ＦＤノードの有することができる電位幅を大きくするためには、単一ピンド
フォトダイオード２０５の電位レベルを下げなければならず、単一ピンドフォトダイオー
ド２０５の電位レベルを下げれば、単一ピンドフォトダイオード２０５において十分な電
荷が蓄積できなくなる。これを解決するためには、電源電圧Ｖｄｄを増加させれば良いが
、この場合、イメージセンサの電力消費の増加という問題が発生する。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目
的は、小型画素及び高性能ＣＭＯＳイメージセンサアレイで使用することができる実質的
な画素設計を提供することにある。
【課題を解決するための手段】
【００１２】
そこで、上記の目的を達成するための本発明によるリセットトランジスタは、 電荷を
検出するフローティング拡散領域と、電荷を排出する接合領域と、リセット信号の制御を
受けて、前記フローティング拡散領域から前記接合領域への電荷転送を制御するゲートと
、該ゲートの下部に統合された電位井戸とを備えることを特徴とする。
【００１３】
また、本発明によるイメージセンサの画素は、フォトダイオードと、リセットトランジ
スタを備えるリセット素子とを備え、前記リセットトランジスタが、電荷を検出するフロ
ーティング拡散領域と、電荷を排出する接合領域と、リセット信号の制御を受けて、前記
フローティング拡散領域から前記接合領域への電荷転送を制御するゲートと、前記ゲート
の下部に統合された電位井戸とを備えることを特徴とする。
【００１４】
なお、本発明による共有されたフォトサイト画素は、フローティング拡散領域に並列接
続されたフォトダイオードと、前記フローティング拡散領域をリセットするリセットトラ
ンジスタとを備え、前記リセットトランジスタが、電荷を排出する接合領域と、リセット
信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷転送を制御
するゲートと、該ゲートの下部に統合された電位井戸とを備えることを特徴とする。
【００１５】
本発明によるリセットの概念においてＦＤ電荷検出ノードは、Ｖｄｄドレインバイアス
レベルにリセットされず、その上のかなり高いレベルにリセットされる。本発明のリセッ
トは、単一リセットパルスのみをリセットトランジスタゲートに印加するものではなく、
Ｎ個（複数個）のバーストリセットパルスを印加することにより実行される。また、リセ
ットトランジスタは、そのゲートの下部に電位井戸を備えるように修正することができる
。つまり、リセットトランジスタのドレインはＶｄｄに直接接続されず、電位バリアを介
して接続される。したがって、その修正は、ＦＤノードからの電荷がＶｄｄバイアスレベ
ル上にポンプアップされるように許容し、リセット電圧レベルをＶｄｄより一層高くする
。更に、本発明は、ｋＴＣ雑音を低減する電荷−ポンピングの概念を見せる。標準リセッ
ト（従来の技術によるリセット）は、電荷保存部を有する検出ノードの「等温」平衡と比
較できるため、ｋＴＣ雑音を発生するのに対し、本発明に係る新しい電荷ポンピングリセ
ットは、非常に少ない雑音を有する、保存部への「断熱（ａｄｉａｂａｔｉｃ）」電荷転
送と比較し得る。それは、３Ｔ画素が用いられるとき、又は、共有された３Ｔ及び４Ｔ画
素結合が、イメージセンサアレイにおいて用いられるとき、長所となる。
【図面の簡単な説明】
【００１６】
【図１】４つのトランジスタ（４Ｔ）画素の原理により動作し、１回路当たり２つのピンドフォトダイオードを有する従来の技術のロー共有する画素回路の単純化された概略図を示した図である。
【図２】蓄積された信号電荷のフローチャート及び電位図表を含む従来の技術による画素を簡単に示した概略図と、ピンドフォトダイオード、電荷転送トランジスタ、及びリセットトランジスタの断面図を示した図である。
【図３】本発明の実施形態に係る蓄積された信号電荷のフローチャート及び電位図表を含む画素を簡単に示した概略図と、ピンドフォトダイオード、電荷転送トランジスタ、リセットトランジスタ、及びターミナル電位バリアの断面図を示した図である。
【図４】本発明の実施形態に係るｋＴＣ雑音を低減する「断熱」リセットに対応する回路モデルを単純化した電位図表を示した図である。
【図５】本発明の実施形態に係る正常なｋＴＣ雑音を示す標準「等温」リセットを単純化した概略図を示した図である。
【発明を実施するための形態】
【００１７】
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
【００１８】
図３は、本発明の実施形態に係る単純化した素子３００の断面図を示す。その単純化し
た素子３００は、単一ピンドフォトダイオード３０５と、それに対応する電荷転送トラン
ジスタ及びリセットトランジスタとを備える。ＳＦトランジスタ３０１及びアドレストラ
ンジスタ３０２は、対応する回路ノードに対するその接続を含み、概略的に図示する。Ｓ
Ｆトランジスタ３０１のＮ＋タイプの不純物でドープされた接合領域３０４が、電源電圧
Ｖｄｄを供給するためのバスライン３３１に接続される。単純化した素子３００は、その
構造の電位図表３０６も備えており、その電位図表３０６は、電荷リセットの間、単一ピ
ンドフォトダイオード３０５からＦＤノード３０３へ、そして、最終的な接合領域３０４
への電荷転送フローを例示している。画素は、Ｐ型シリコン基板３１９にＳＴＩ（Ｓｈａ
ｌｌｏ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって構成されたトレンチ３０７を介
して隔離される。トレンチ３０７は、酸化物３１０で満たされる。また、他の酸化物層３
１８は、電荷転送トランジスタのゲート３１１及びリセットトランジスタのゲート３１２
を基板３１９から隔離させた基板３１９上で成長する。電荷転送トランジスタのゲート３
１１及びリセットトランジスタのゲート３１２は、各水平バスライン３１３、３１４に接
続され、その要求されたバイアスを当該水平バスライン３１１、３１２に供給する。電荷
転送トランジスタ及びリセットトランジスタのそれぞれのゲート制御信号Ｔｘ、Ｒｘは、
水平バスライン３１３、３１４を介してそれぞれ伝達される。単一ピンドフォトダイオー
ド３０５は、トレンチ３０７の側壁に沿ってＰ型基板に延長するＰ＋拡散部３０８及びＮ
型拡散部３０９により基板３１９に構成される。ゲート３１１を有する電荷転送トランジ
スタは、単一ピンドフォトダイオード３０５をＦＤノード３０３に接続させ、ゲート３１
２を有するリセットトランジスタは、ＦＤノード３０３をＰ＋拡散部３３４及びＮ型拡散
部３３５によって形成されたピンドドレイン電位バリアを介して接合領域３０４に接続さ
せる。そのピンドドレイン電位バリアは、本来、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）
トランジスタであり、ＪＦＥＴトランジスタは、ゲートが基板に接続され、１つの接合ノ
ードは仮想であり、もう１つの接合ノードはリセットトランジスタターミナルとともに合
わせられる。リセットトランジスタは、そのゲート３１２の下部の一部に位置するＮ型注
入部３３６（ドーピング領域）を更に備え、ここに電位井戸を形成する。電位井戸は、リ
セットトランジスタのゲート３１２の下部領域の基板３１９内において上記接合領域３０
４側に形成される。ＪＦＥＴ（ドレインバリア領域）及び単一ピンドフォトダイオード３
０５は、製造シーケンスの間、同時に形成することができ、電位レベル３２０、３３３は
同一になり得る。
【００１９】
同図の単純化した素子３００の下部に位置する電位図表３０６を示した図から分かると
おり、電位レベルは、上記に示す基板３１９上に形成されている各素子に対応し、単一ピ
ンドフォトダイオード３０５は、電荷転送トランジスタのゲート３１１がオフになってい
る間、内部に信号電荷３２１を蓄積する電位レベル３２０を形成する。電荷転送トランジ
スタのゲート３１１のオフ状態は、電位レベル３２２により電位図表３０６に表示される
。電位レベル３２０を有するピンドフォトダイオード井戸からのオーバーフロー電荷（ブ
ルーミング電流）は、経路３３０を経由してリセットトランジスタを介して接合領域３０
４に直接流れる。電荷転送トランジスタのゲート３１１がターンオンするとき、電荷転送
トランジスタのゲート３１１の下部の電位レベル３２２は、電位レベル３２３に変化し、
電荷３２１は、Ｎ型不純物がドープされたＦＤノード３０３に流れる。ＦＤノード３０３
に伝達された電荷は図面符号３２４で示す。それにより、ＦＤノード３０３の下部の電位
レベル３２５が新たな電位レベル３２６に変わる。新たな電位レベル３２６は、ＳＦトラ
ンジスタ３０１によりセンスされる電圧信号を示す。適切なバイアスをバスライン３１５
を介してアドレストランジスタ３０２のゲートに印加するとき、アドレストランジスタ３
０２はターンオンし、ＳＦトランジスタ３０１からの電圧信号が画素出力バスライン３１
６に転送される。
【００２０】
本発明に係る新しい画素が、従来の方法に係る画素とは異なるようリセットされる。そ
れは、新しい画素がリセットトランジスタのゲート３１２にゲート制御信号Ｒｘを転送す
るバスライン３１４にリセットパルス３１７のバーストを印加することによってリセット
される。リセットパルス３１７のバーストは、リセットトランジスタのゲート３１２の下
部の電位レベル３２７を新たなレベル３２８に周期的に変化させ、かつ、その反対にも変
化させる。その処理は、適切なＮ型注入部３３６をリセットトランジスタのゲート３１２
の下部に設けることによって、信号電荷３２４の一部が、そこに形成された電位井戸３３
２に流れるようにする。その電位井戸３３２は満たされ、その電位井戸３３２の電位レベ
ルは、ネガティブリセットパルス転移の間、ドレインバリア電位レベル３３３上まで上昇
する。これは、リセットトランジスタのゲート３１２の下部の電位井戸３３２の電荷がタ
ーミナルバリアを越えて電位レベル３２９にある接合領域３０４に流れるようにする。こ
のような処理の十分な繰り返しは、以前供給された信号電荷のＦＤノード３０３を空にし
、ＦＤノード３０３の電位レベルをほぼ元の電位レベル３２５に戻るようにする。接合領
域３０４が本来のＶｄｄレベル３２９でバイアスされるため、ＦＤノード３０３は、リセ
ットパルスの振幅及びリセットゲート井戸の深さが適切に選択されるとき、そのＶｄｄレ
ベル３２９以上にリセットできることが、図表３０６から明確に分かる。
【００２１】
電位図表３０６から明らかなように、ＦＤ電圧スイングは、更に高くなり得、また、バ
イアスレベル３２９により高い側で制限され得ない。低い側が空いている電位レベル３２
０（例えば、空いているピンドフォトダイオード電位レベル）により制限される。しかし
、電位レベル３２０は、以前の場合と比較してかなり増加することができる。結果的に、
ＦＤノード３０３の電圧スイング及び電荷保存容量を増加することができ、イメージセン
サの電力消費、又はシリコンチップ領域に対する大きな不利益もなく、画素の性能が大き
く改善される。
【００２２】
バースト-リセット概念は、低いリセット雑音とは異なった長所を有する。
【００２３】
図４は、ｋＴＣ雑音を減少させる「断熱（ａｄｉａｂａｔｉｃ）」リセット対応の回路
モデルを単純化させた電位図表である。同図から分かるように、電位レベル４２８から電
位レベル４２７までの電荷ポンピング動作及び電位図表は、リセットトランジスタ井戸４
３２を表示し、他の少ないキャパシタンスＣＷ４０２にスイッチ４０３を介して接続され
てフローティング拡散キャパシタンスＣｆｄ４０１で構成される単純な回路モデルにより
表示することができる。本発明から分かるように、この回路構成のフローティング拡散キ
ャパシタンスＣｆｄ４０１に示されるリセット雑音は、スイッチ４０３の開閉を繰り返し
た後、次の公式で簡単に表わすことができる。すなわち、
【００２４】
【数１】
【００２５】
図５は、正常なｋＴＣ雑音を示す標準「等温（ｉｓｏｔｈｅｒｍａｌ）」リセットを単
純化した概略図である。同図に示すように、電圧源に対するＣｆｄリセットの場合は、リ
セット雑音は、次のように表わされる。すなわち、
【００２６】
【数２】
【００２７】
雑音公式のこうした違いは、熱の転送と同様、最もよく理解することができる。電圧源
に対するリセットの場合は、無限の電荷保存部から電荷が供給される。これは、無限の熱
保存部を有する等温処理と同様に行うことができる。少ないキャパシタに対するリセット
の場合は、その回路の電荷は無限の電荷保存部から隔離された準定数（ｑｕａｓｉ ｃｏ
ｎｓｔａｎｔ）であって、断熱処理と類似している。式１のＣＷキャパシタをＣｆｄキャ
パシタより極めて少なくすることにより、ｋＴＣ雑音の減少を更に期待することができる
。一方では、ＣＷキャパシタが無限になった場合、その公式は期待されるように、電圧源
に対するリセットの標準ケースに戻る。
【００２８】
このようなｋＴＣ雑音の改善点は、３Ｔ画素センサ、又は以前に言及したように、図４
、図５に説明した３Ｔ及び４Ｔ画素であって、ロー共有の画素との統合において、その価
値がある。
【００２９】
図４及び図５において説明した本発明の実施形態は、ピンドフォトダイオード及び電荷
転送トランジスタを備えていない。この実施形態において、信号がＦＤノード３０３上に
直接集積される。集積及び読み取り後、ＦＤノード３０３は、前記説明した電荷−ポンピ
ングの概念によりＶｄｄレベル３２９以上にリセットされる。電荷ポンピングリセットが
ｋＴＣリセット雑音を発生させないため、その信号を１回のみ読み取ってＣＤＳ動作を除
去することが可能である。ＦＤノード３０３を、ｋＴＣ雑音の発生を有するＶｄｄレベル
３２９で先にリセットすることが有利であり、その後、電荷は、その処理が以前の画素信
号のメモリを有することなく、同じ方法で常時開示することを確定するために、より高い
レベルでそれをポンピングさせる。これは、本開示において更に詳しく説明することはな
いが、なぜならば、この概念が本技術分野において公知となっているためである。
【００３０】
本発明では、より高いＤＲ及び良好なＳＮＲを発生させ、ＦＤノード上においてより高
い電圧スイング及び井戸容量を有する新たな画素の実施形態を説明したが、それは、バー
ストリセットを用いることによって、そして、特定の電位井戸をリセットトランジスタ、
及び隣接したＪＦＥＴドレイン電位バリアで統合することによって実行され、このような
改善点及び新たな内容は、例示するためのもので、制限するものではなく、当業者が、前
記教示に基づき、修正及び変更を加えることができる。したがって、そのような変化が、
添付された請求項に限定されているように、本発明の範囲及び概念内にある、開示された
本発明の特定の実施形態からなされ得るものと理解される。
【００３１】
本発明は、リセットトランジスタのゲートに印加された単一リセットパルスの代わりに
、リセットパルスのバーストを用いる。これは、ＦＤ電荷検出ノードをＶｄｄバイアスレ
ベルより更に高いレベルでリセットするように許容し、フォトダイオードの電荷保存容量
をＦＤ電圧スイッチの増加とともに増加させる。これは、特定の電位井戸をリセットトラ
ンジスタのゲートの下に統合してリセットトランジスタとＶｄｄ ｎ＋ノードとの間に特
定のピンド電位バリアを統合することによって可能となる。本発明の結果により、大きな
電荷保存容量、高いＤＲ、及び大きなＳＮ比を有し、超小型の画素を有するＣＭＯＳセン
サアレイを製造することが可能である。
【特許請求の範囲】
【請求項１】
電荷を検出するフローティング拡散領域と、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
該ゲートの下部に統合された電位井戸と
を備えることを特徴とするリセットトランジスタ。
【請求項２】
前記電位井戸と前記接合領域との間に形成されたピンド電位バリア（ｐｉｎｎｅｄ ｐ
ｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を更に備えることを特徴とする請求項１に記載のリ
セットトランジスタ。
【請求項３】
前記電位井戸が、前記ゲートの下部の基板内において前記接合領域側に形成されること
を特徴とする請求項１に記載のリセットトランジスタ。
【請求項４】
前記ピンド電位バリアが、自体のゲートが基板に接続され、自体の１つの接合ノードが
仮想であり、自体のもう１つの接合ノードが前記接合領域と共有されるＪＦＥＴ（Ｊｕｎ
ｃｔｉｏｎ ＦＥＴ）であることを特徴とする請求項２に記載のリセットトランジスタ。
【請求項５】
前記リセット信号が、バーストリセットパルスであることを特徴とする請求項１に記載
のリセットトランジスタ。
【請求項６】
前記電位井戸が、前記ゲートの下部の基板内に形成されたドーピング領域により実現さ
れることを特徴とする請求項１に記載のリセットトランジスタ。
【請求項７】
フォトダイオードと、
リセットトランジスタを備えるリセット素子と
を備え、
前記リセットトランジスタが、
電荷を検出するフローティング拡散領域と、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
前記ゲートの下部に統合された電位井戸と
を備えることを特徴とするイメージセンサの画素。
【請求項８】
前記フローティング拡散領域の光生成電荷（ｐｈｏｔｏ ｇｅｎｅｒａｔｅｄ ｃｈａ
ｒｇｅ）を増幅するソースフォロワートランジスタと、
該ソースフォロワートランジスタの出力を選択して画素出力に提供するアドレストラン
ジスタと
を更に備えることを特徴とする請求項７に記載のイメージセンサの画素。
【請求項９】
フォトダイオードの光生成電荷（ｐｈｏｔｏ ｇｅｎｅｒａｔｅｄ ｃｈａｒｇｅ）を
前記フローティング拡散領域に転送するトランスファートランジスタと、
前記フローティング拡散領域の電荷を増幅するソースフォロワートランジスタと、
該ソースフォロワートランジスタの出力を選択して画素出力に提供するアドレストラン
ジスタと
を更に備えることを特徴とする請求項７に記載のイメージセンサの画素。
【請求項１０】
フローティング拡散領域に並列接続されたフォトダイオードと、
前記フローティング拡散領域をリセットするリセットトランジスタと
を備え、
前記リセットトランジスタが、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
該ゲートの下部に統合された電位井戸と
を備えることを特徴とする共有されたフォトサイト画素。
【請求項１１】
前記フォトダイオードから前記フローティング拡散領域への電荷転送を制御する複数の
電荷転送ゲートを更に備えることを特徴とする請求項１０に記載の共有されたフォトサイ
ト画素。
【請求項１２】
前記電位井戸と前記接合領域との間に形成されたピンド電位バリア（ｐｉｎｎｅｄ ｐ
ｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を更に備えることを特徴とする請求項１０又は１１
に記載の共有されたフォトサイト画素。
【請求項１３】
前記電位井戸が、前記ゲートの下部の基板内において前記接合領域側に形成されること
を特徴とする請求項１０又は１１に記載の共有されたフォトサイト画素。
【請求項１４】
前記ピンド電位バリアが、自体のゲートが基板に接続され、自体の１つの接合ノードが
仮想であり、自体のもう１つの接合ノードが前記接合領域と共有されるＪＦＥＴ（Ｊｕｎ
ｃｔｉｏｎ ＦＥＴ）であることを特徴とする請求項１２に記載の共有されたフォトサイ
ト画素。
【請求項１５】
前記リセット信号が、バーストリセットパルスであることを特徴とする請求項１０又は
１１に記載の共有されたフォトサイト画素。
【請求項１６】
前記電位井戸が、前記ゲートの下部の基板内に形成されたドーピング領域により実現さ
れることを特徴とする請求項１０又は１１に記載の共有されたフォトサイト画素。
【請求項１７】
前記電位バリアが、前記フォトダイオードと実質的に同じピンド電位を有することを特
徴とする請求項１２に記載の共有されたフォトサイト画素。
【請求項１】
電荷を検出するフローティング拡散領域と、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
該ゲートの下部に統合された電位井戸と
を備えることを特徴とするリセットトランジスタ。
【請求項２】
前記電位井戸と前記接合領域との間に形成されたピンド電位バリア（ｐｉｎｎｅｄ ｐ
ｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を更に備えることを特徴とする請求項１に記載のリ
セットトランジスタ。
【請求項３】
前記電位井戸が、前記ゲートの下部の基板内において前記接合領域側に形成されること
を特徴とする請求項１に記載のリセットトランジスタ。
【請求項４】
前記ピンド電位バリアが、自体のゲートが基板に接続され、自体の１つの接合ノードが
仮想であり、自体のもう１つの接合ノードが前記接合領域と共有されるＪＦＥＴ（Ｊｕｎ
ｃｔｉｏｎ ＦＥＴ）であることを特徴とする請求項２に記載のリセットトランジスタ。
【請求項５】
前記リセット信号が、バーストリセットパルスであることを特徴とする請求項１に記載
のリセットトランジスタ。
【請求項６】
前記電位井戸が、前記ゲートの下部の基板内に形成されたドーピング領域により実現さ
れることを特徴とする請求項１に記載のリセットトランジスタ。
【請求項７】
フォトダイオードと、
リセットトランジスタを備えるリセット素子と
を備え、
前記リセットトランジスタが、
電荷を検出するフローティング拡散領域と、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
前記ゲートの下部に統合された電位井戸と
を備えることを特徴とするイメージセンサの画素。
【請求項８】
前記フローティング拡散領域の光生成電荷（ｐｈｏｔｏ ｇｅｎｅｒａｔｅｄ ｃｈａ
ｒｇｅ）を増幅するソースフォロワートランジスタと、
該ソースフォロワートランジスタの出力を選択して画素出力に提供するアドレストラン
ジスタと
を更に備えることを特徴とする請求項７に記載のイメージセンサの画素。
【請求項９】
フォトダイオードの光生成電荷（ｐｈｏｔｏ ｇｅｎｅｒａｔｅｄ ｃｈａｒｇｅ）を
前記フローティング拡散領域に転送するトランスファートランジスタと、
前記フローティング拡散領域の電荷を増幅するソースフォロワートランジスタと、
該ソースフォロワートランジスタの出力を選択して画素出力に提供するアドレストラン
ジスタと
を更に備えることを特徴とする請求項７に記載のイメージセンサの画素。
【請求項１０】
フローティング拡散領域に並列接続されたフォトダイオードと、
前記フローティング拡散領域をリセットするリセットトランジスタと
を備え、
前記リセットトランジスタが、
電荷を排出する接合領域と、
リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷
転送を制御するゲートと、
該ゲートの下部に統合された電位井戸と
を備えることを特徴とする共有されたフォトサイト画素。
【請求項１１】
前記フォトダイオードから前記フローティング拡散領域への電荷転送を制御する複数の
電荷転送ゲートを更に備えることを特徴とする請求項１０に記載の共有されたフォトサイ
ト画素。
【請求項１２】
前記電位井戸と前記接合領域との間に形成されたピンド電位バリア（ｐｉｎｎｅｄ ｐ
ｏｔｅｎｔｉａｌ ｂａｒｒｉｅｒ）を更に備えることを特徴とする請求項１０又は１１
に記載の共有されたフォトサイト画素。
【請求項１３】
前記電位井戸が、前記ゲートの下部の基板内において前記接合領域側に形成されること
を特徴とする請求項１０又は１１に記載の共有されたフォトサイト画素。
【請求項１４】
前記ピンド電位バリアが、自体のゲートが基板に接続され、自体の１つの接合ノードが
仮想であり、自体のもう１つの接合ノードが前記接合領域と共有されるＪＦＥＴ（Ｊｕｎ
ｃｔｉｏｎ ＦＥＴ）であることを特徴とする請求項１２に記載の共有されたフォトサイ
ト画素。
【請求項１５】
前記リセット信号が、バーストリセットパルスであることを特徴とする請求項１０又は
１１に記載の共有されたフォトサイト画素。
【請求項１６】
前記電位井戸が、前記ゲートの下部の基板内に形成されたドーピング領域により実現さ
れることを特徴とする請求項１０又は１１に記載の共有されたフォトサイト画素。
【請求項１７】
前記電位バリアが、前記フォトダイオードと実質的に同じピンド電位を有することを特
徴とする請求項１２に記載の共有されたフォトサイト画素。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−５８８０５（Ｐ２０１３−５８８０５Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１２−２７３４４０（Ｐ２０１２−２７３４４０）
【出願日】平成２４年１２月１４日（２０１２．１２．１４）
【分割の表示】特願２００７−１２０８７７（Ｐ２００７−１２０８７７）の分割
【原出願日】平成１９年５月１日（２００７．５．１）
【出願人】（５１１２３４８０６）インテレクチュアル・ヴェンチャーズ・ＩＩ・リミテッド・ライアビリティ・カンパニー (16)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２４年１２月１４日（２０１２．１２．１４）
【分割の表示】特願２００７−１２０８７７（Ｐ２００７−１２０８７７）の分割
【原出願日】平成１９年５月１日（２００７．５．１）
【出願人】（５１１２３４８０６）インテレクチュアル・ヴェンチャーズ・ＩＩ・リミテッド・ライアビリティ・カンパニー (16)
【Ｆターム（参考）】
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