発振装置
【課題】発振周波数の変動を防止することができる発振装置を提供する。
【解決手段】トランジスタのゲート電圧に応じて入力端子の信号を出力端子から出力するトランスファゲートＰＭ５，ＮＭ５と、トランスファゲートの出力端子の信号を入力し、入力した信号の論理反転信号を出力する第１のインバータＩＶ１と、第１のインバータの出力端子の信号を入力し、入力した信号の論理反転信号を出力する第２のインバータＰＭ６，ＮＭ６と、第１のインバータの出力信号の論理反転信号を入力し、入力した信号の論理反転信号をトランスファゲートの入力端子に出力する第３のインバータＰＭ４，ＮＭ４と、トランスファゲートの出力端子及び第２のインバータの出力端子間に接続される第１の容量Ｃ１と、トランスファゲートの出力端子及び基準電位ノード間に接続される第２の容量Ｃ２とを有する発振装置。
【解決手段】トランジスタのゲート電圧に応じて入力端子の信号を出力端子から出力するトランスファゲートＰＭ５，ＮＭ５と、トランスファゲートの出力端子の信号を入力し、入力した信号の論理反転信号を出力する第１のインバータＩＶ１と、第１のインバータの出力端子の信号を入力し、入力した信号の論理反転信号を出力する第２のインバータＰＭ６，ＮＭ６と、第１のインバータの出力信号の論理反転信号を入力し、入力した信号の論理反転信号をトランスファゲートの入力端子に出力する第３のインバータＰＭ４，ＮＭ４と、トランスファゲートの出力端子及び第２のインバータの出力端子間に接続される第１の容量Ｃ１と、トランスファゲートの出力端子及び基準電位ノード間に接続される第２の容量Ｃ２とを有する発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振装置に関する。
【背景技術】
【０００２】
マイクロコントローラなどの集積回路では、チップ上にＣＲ発振回路（あるいはリングオシレータなど）を内蔵し、マイクロコントローラのクロック信号を内蔵発振回路から供給する場合がある。水晶振動子、あるいはセラミック振動子を使用した発振回路では、発振回路の出力周波数が安定するまでの起動時間が長く、発振周波数精度は低下しても、より起動時間の短いＣＲ発振回路、リングオシレータなどをクロック源として使用することが望ましい場合があるためである。より具体的には、発振回路の停止と起動を頻繁に繰り返すような応用では、発振回路の起動時の待ち時間が発生し、この待ち時間の消費電力を削減することが、総合的なシステムの性能向上の観点から望ましい場合がある。また、コスト削減の目的で、オンチップの発振回路を使用する場合もある。
【０００３】
図１は、ＣＲ発振回路の回路図である。ＣＲ発振回路において、ＩＶ１、ＩＶ２及びＩＶ３はインバータを、Ｃ１及びＣ２は容量を、Ｒ１は抵抗を、ＮＤ１〜ＮＤ４は発振回路内部のノードを、ＧＮＤはグランド電位（０Ｖ）を、示している。ノードＮＤ１、ＮＤ２及びＮＤ３の波形は、ＣＭＯＳ回路の出力波形（矩形波）となる。ノードＮＤ４の波形は、ノードＮＤ２及びＮＤ４の容量カップリングによりノードＮＤ２の電位変化の時刻にノードＮＤ４の電位が容量結合によりノードＮＤ２と同じ方向に変化し、その後緩やかにノードＮＤ３の電位と抵抗Ｒ１により充放電される波形となる。
【０００４】
図２は、他の発振回路の回路図である。発振回路において、ＩＶ１及びＩＶ４はインバータを、Ｃ１及びＣ２は容量を、ＮＭｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＰＭｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、Ｖｄｄは正の電源電圧（例えば３Ｖ）を、ＧＮＤはグランド電位（０Ｖ）を、ＮＤｎ（ｎは整数）は発振回路内部のノードを、ＶＢＧＲはバンドギャップ回路から発生した一定電圧（例えば２Ｖ）を、ＰＢはＰチャネルＭＯＳトランジスタＰＭ１のバイアス電位を、ＮＢはＮチャネルＭＯＳトランジスタＮＭ２のバイアス電位を、示している。
【０００５】
図２の回路において、図１の回路に対応するノード、素子には同じ符号を与えて、対応関係が分かるように示している。図２の回路では、容量Ｃ１の一端のノードＮＤ５を、一定電圧ＶＢＧＲを電源とするインバータ（トランジスタＰＭ３及びＮＭ３）で駆動し、ノードＮＤ５の信号振幅を温度によらず一定に制御している。周波数を温度に依存しないように設計するために、トランジスタＰＭ２及びＮＭ１に流れる電流を温度に依存せず一定とするように回路を構成する。バイアス電位ＰＢ及びＮＢは、トランジスタＰＭ２及びＮＭ１に流れる電流が一定となるようなバイアス電位である。
【０００６】
バイアス電位ＰＢ及びＮＢの電位を発生するバイアス発生回路は、全て半導体チップ上に集積化され、温度に依存しない電流を発生するために、以下に説明するような回路構成が採用される。一定電流を発生させるために、抵抗に電流を流して発生する電位と基準電圧をフィードバック制御により一致させる。オンチップ抵抗の温度依存性を考慮して基準電圧に温度依存性を持たせる。温度が上昇して抵抗値が大きくなる場合には、基準電圧も温度とともに大きくなるような正の温度依存性を持たせ、抵抗の温度依存性を、基準電圧の温度依存性で相殺し、電流が温度に依存しないように設計する。このような回路により、発振周波数が、温度及び電源電圧に対して一定となるような発振回路が実現される。
【０００７】
また、ゲートを複数段縦続接続しその最終段のゲート出力を初段のゲート入力に帰還して発振を励起するリング発振器において、隣接するゲートの間にトランスファゲートを挿入し、トランスファゲートをアナログ的に可変できる制御電位に接続する発振回路が知られている（例えば、特開昭６３−３０４７０２号公報参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６３−３０４７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１の回路では、容量Ｃ１，Ｃ２と抵抗Ｒ１を用いることで、電源電圧に依存しない発振周波数を実現することには成功しているが、抵抗Ｒ１が温度に依存する場合、発振周波数変動を抑制することが難しいという欠点がある。抵抗Ｒ１を例えば、半導体チップ内部に集積した場合、抵抗Ｒ１の温度依存性をある程度以上に小さくすることは実際上困難である。また、抵抗Ｒ１及び容量Ｃ１，Ｃ２の値が製造ばらつきにより変動すると発振周波数も変動してしまう。つまり、図１の回路には、抵抗Ｒ１及び容量Ｃ１，Ｃ２の値が製造ばらつきにより変動すると発振周波数も変動してしまう問題、及び抵抗Ｒ１の値が温度変動により変化すると、発振周波数が変動するという問題がある。
【００１０】
図２の回路では、抵抗の温度依存性を、あらかじめ設計した内蔵基準電圧の温度依存性で相殺し、一定電流で容量Ｃ１及びＣ２を充放電するバイアス電位ＰＢ及びＮＢを発生し、発振周波数の温度変動を改善することを目指している。しかしながら、実際の基準電圧発生回路の出力電位ＶＢＧＲには、誤差が存在する。この誤差にも起因して、電位ＶＢＧＲの温度依存性は、製造された回路の個体によって、わずかにプラスになったり、マイナスとなったりする。さらに理想的には、トランジスタＰＭ２及びＮＭ１に流れる電流が、温度に依存せず一定とするように回路を構成しても、この部分にも誤差が存在するので、容量Ｃ１及びＣ２の充電電流の温度依存性も完全に設計値どおりとはならない。さらに、インバータＩＶ１及びＩＶ４の遅延時間も、温度及び製造された回路個体に依存するので、発振周波数の温度特性の誤差要因となる。
【００１１】
また、図２の回路で、容量Ｃ１及びＣ２を充電する電流をバイアス電位ＰＢ及びＮＢで一定に制御しようとしても、ノードＮＤ４が低レベルから高レベルに変化する場合には、トランジスタＮＭ１がオフとなるので、ノードＮＭ２のドレイン電位がグランド電位ＧＮＤとなってしまう。トランジスタＮＭ２のドレインには寄生容量が存在するので、ノードＮＤ４が高レベルから低レベルに変化する場合には、ノードＮＤ４の放電電流は、バイアス電位ＮＢで設定した電流と正確に等しくはならず、トランジスタＮＭ２のドレインの寄生容量がグランド電位ＧＮＤからある電位に充電されるのに相当するだけの電荷が、ノードＮＤ４から余計に放電されてしまう。トランジスタＰＭ１のドレインの寄生容量も同様に、電流設定の誤差の原因となる。
【課題を解決するための手段】
【００１２】
発振装置は、第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタを含み、前記第１のＰチャネルトランジスタ及び前記第１のＮチャネルトランジスタのゲート電圧に応じて入力端子の信号を出力端子から出力するトランスファゲートと、前記トランスファゲートの出力端子の信号を入力し、前記入力した信号の論理反転信号を出力する第１のインバータと、前記第１のインバータの出力端子の信号を入力し、前記入力した信号の論理反転信号を出力する第２のインバータと、前記第１のインバータの出力信号の論理反転信号を入力し、前記入力した信号の論理反転信号を前記トランスファゲートの入力端子に出力する第３のインバータと、前記トランスファゲートの出力端子及び前記第２のインバータの出力端子間に接続される第１の容量と、前記トランスファゲートの出力端子及び基準電位ノード間に接続される第２の容量とを有する。
【発明の効果】
【００１３】
第１のインバータの入力端子に対して一定の充電電流及び一定の放電電流を流すことができるので、発振周波数の変動を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】ＣＲ発振回路の回路図である。
【図２】他の発振回路の回路図である。
【図３】本発明の実施形態によるＣＲ発振回路の構成例を示す回路図である。
【図４】図３の回路の各部の波形例を示す図である。
【図５】図３のＣＲ発振回路を搭載するマイクロコントローラ（発振装置）の構成例を示す図である。
【図６】図５のバンドギャップ回路の構成例を示す回路図である。
【図７】図５のＣＲ発振回路の構成例を示すブロック図である。
【図８】図７の基準電流発生回路の構成例を示す回路図である。
【図９】図８の可変抵抗の構成例を示す回路図である。
【図１０】図８の増幅回路及びその周辺回路の構成例を示す回路図である。
【図１１】図７のトリミング電流ＤＡＣ回路の構成例を示す回路図である。
【図１２】図７の基準電流発生回路の他の構成例を示す回路図である。
【図１３】図７の基準電流発生回路の他の構成例を示す回路図である。
【図１４】図７の基準電流発生回路の他の構成例を示す回路図である。
【図１５】図７の基準電流発生回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
図３は本発明の実施形態によるＣＲ発振回路の構成例を示す回路図であり、図４は図３の回路の各部の波形例を示す図である。図４を参照しながら、図３の回路を説明する。図３のＮＭｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＰＭｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、Ｖｄｄは正の電源電位（例えば１．８Ｖ）を、ＶＲ１８は正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを、ＩＶ１、ＩＶ４及びＩＶ５はインバータを、Ｃ１、Ｃ２、ＣＮＢ及びＣＰＢは容量を、ＩＢＩＡＳＲＯＳＣは図３の回路のバイアス電流を、ＰＢはトランジスタＰＭ５のゲートバイアス電位を、ＮＢはトランジスタＮＭ５のゲートバイアス電位を、ＣＬＫ１はクロック信号を、ＶＲＥＧ１は電源電位ＶＲ１８を発生する回路を、示している。インバータＩＶ１、ＩＶ４及びＩＶ５は、それぞれ入力信号を論理反転した信号を出力する。図３において、図１及び図２の回路と同じ働きをする素子、対応するノードには、同じ符号を与えて対応関係を示している。なお、バイアス電流ＩＢＩＡＳＲＯＳＣは、後に説明する図１１の回路で説明する。
【００１６】
トランジスタＰＭ７は、ソースが電源電位Ｖｄｄのノードに接続され、ゲートが基準電位ＧＮＤのノードに接続される。トランジスタＰＭ８は、ソースがトランジスタＰＭ７のドレインに接続され、ゲート及びドレインが相互に接続される。バイアス電流ＩＢＩＡＳＲＯＳＣは、トランジスタＰＭ７及びＰＭ８のドレイン電流である。トランジスタＰＭ９は、ソースが電源電位Ｖｄｄのノードに接続され、ゲートが基準電位ＧＮＤのノードに接続される。トランジスタＰＭ１０は、ソースがトランジスタＰＭ９のドレインに接続され、ゲートがトランジスタＰＭ８のドレインに接続される。トランジスタＮＭ７は、ドレイン及びゲートがトランジスタＰＭ１０のドレインに接続される。トランジスタＮＭ８は、ドレインがトランジスタＮＭ７のソースに接続され、ゲートが電源電位Ｖｄｄのノードに接続され、ソースが基準電位ＧＮＤのノードに接続される。容量ＣＰＢは、電源電位Ｖｄｄのノード及びトランジスタＰＭ８のドレイン間に接続される。容量ＣＮＢは、トランジスタＮＭ７のドレイン及び基準電位ＧＮＤのノード間に接続される。
【００１７】
トランジスタＰＭ４は、ソースが電源電位Ｖｄｄのノードに接続され、ゲートがインバータＩＶ４の出力端子に接続される。トランジスタＮＭ４は、ドレインがトランジスタＰＭ４のドレインに接続され、ゲートがインバータＩＮ４の出力端子に接続され、ソースが基準電位ＧＮＤのノードに接続される。トランジスタＰＭ４及びＮＭ４は、インバータを構成する。トランジスタＰＭ５は、ソースがトランジスタＰＭ４のドレインに接続され、ゲートがトランジスタＰＭ８のドレインに接続され、ドレインがインバータＩＶ１の入力端子に接続される。トランジスタＮＭ５は、ソースがトランジスタＰＭ４のドレインに接続され、ゲートがトランジスタＮＭ７のドレインに接続され、ドレインがインバータＩＶ１の入力端子に接続される。トランジスタＰＭ５及びＮＭ５は、トランスファゲートを構成する。バイアス電位ＰＢは、トランジスタＰＭ５のゲート電位である。バイアス電位ＮＢは、トランジスタＮＭ５のゲート電位である。例えば、バイアス電位ＰＢは１Ｖ、バイアス電位ＮＢは０．８Ｖである。
【００１８】
ノードＮＤ４は、インバータＩＶ１の入力端子に接続される。容量Ｃ２は、ノードＮＤ４及び基準電位ＧＮＤのノード間に接続される。ノードＮＤ１は、インバータＩＮ１の出力端子に接続される。インバータＩＶ５は、ノードＮＤ１の信号を論理反転し、クロック信号ＣＬＫ１を出力する。定電圧発生回路ＶＲＥＧ１は、電源電位ＶＲ１８（例えば１．８Ｖ）を生成する。トランジスタＰＭ６は、ソースが電源電位ＶＲ１８のノードに接続され、ゲートがノードＮＤ１に接続され、ドレインがノードＮＤ５に接続される。トランジスタＮＭ６は、ドレインがノードＮＤ５に接続され、ゲートがノードＮＤ１に接続され、ソースが基準電位ＧＮＤのノードに接続される。トランジスタＰＭ６及びＮＭ６は、インバータを構成する。容量Ｃ１は、ノードＮＤ４及びＮＤ５間に接続される。インバータＩＶ４は、入力端子がノードＮＤ１に接続され、出力端子がノードＮＤ６に接続される。
【００１９】
図２の回路では、容量Ｃ１及びＣ２を充電する電流をバイアス電位ＰＢ及びＮＢで一定に制御しようとしても、ノードＮＤ４が低レベルから高レベルに変化する場合には、トランジスタＮＭ１がオフとなるので、トランジスタＮＭ２のドレイン電位がグランド電位ＧＮＤとなってしまう。トランジスタＮＭ２のドレインには寄生容量が存在するので、ノードＮＤ４が高レベルから低レベルに変化する場合には、ノードＮＤ４の放電電流は、バイアス電位ＮＢで設定した電流と正確に等しくはならず、トランジスタＮＭ２のドレインの寄生容量がグランド電位ＧＮＤからある電位に充電されるのに相当するだけの電荷が、ノードＮＤ４から余計に放電されてしまう。トランジスタＰＭ１のドレインの寄生容量も同様に、電流設定の誤差の原因となっている。
【００２０】
一方、図３の回路では、トランジスタＰＭ４及びＮＭ４の出力の変化が十分高速であれば、トランジスタＰＭ５及びＮＭ５のソース（トランジスタＰＭ４及びＮＭ４に接続されるノード）の寄生容量の充電電流は、ノードＮＤ４には供給されない。このように、図３の回路構成を採用することで、バイアス電位ＰＢ及びＮＢによる電流の設定の精度を改善することができる。
【００２１】
図３のように、負荷に供給する電流を制限する素子をＣＭＯＳトランスファゲート（トランジスタＰＭ５及びＮＭ５）とすると、例えば、トランジスタＰＭ４がオン、トランジスタＮＭ４がオフしている状態であっても、トランジスタＰＭ５がノードＮＤ４に電流を供給するだけでなく、ノードＮＤ４の電位によっては、トランジスタＮＭ５もオンする可能性がある。
【００２２】
図３の回路では、ノードＮＤ４を充電する場合には、トランジスタＰＭ５だけにより電流が供給されるように回路が構成されている。一定電位ＶＲ１８でノードＮＤ５を駆動することで、ノードＮＤ４の信号振幅は、電源電位Ｖｄｄに依存せず一定となる。ノードＮＤ４の信号振幅は、例えば、Ｃ２：Ｃ１を２：１としておくと、電位ＶＲ１８の２／３程度とできる。ノードＮＤ４の信号振幅を小さくすることにより、インバータＩＶ１の耐圧を低くすることができる。
【００２３】
電位ＶｄｄとＶＲ１８はともに１．８Ｖの一定電位だが、後で、図４で説明するように、素子ＰＭ４、ＮＭ４、ＩＶ１、ＩＶ５及びＩＶ４などに供給する電源電位は電位Ｖｄｄとし、トランジスタＰＭ６及びＮＭ６に供給する電源電位だけを電位ＶＲ１８とする。
【００２４】
このように電源電位を分離する理由は、インバータＩＶ１、ＩＶ５及びＩＶ４などの電源電流による電圧変動が、できるだけ電位ＶＲ１８を変動させないようにするためである。図５に示すように、電位ＶＲ１８とＶｄｄの配線を別配線とすることで、電位ＶＲ１８の電位変動をできるだけ抑えることを意図している。
【００２５】
容量Ｃ１とＣ２の比を、１：１とすると、インバータＩＶ１の論理しきい値が０．９Ｖのときには、ノードＮＤ１が低レベルから高レベルに変化すると、ノードＮＤ５の電位は１．８Ｖから０Ｖに変化する。ノードＮＤ４の電位は、０．９Ｖから０Ｖに変化する。ノードＮＤ４は０Ｖから０．９Ｖまで一定の電流で充電され、ノードＮＤ４の電位が０．９Ｖを超えて、ノードＮＤ１の電位が高レベルから低レベルに変化すると、ノードＮＤ４の電位は０．９Ｖから１．８Ｖに変化する。ノードＮＤ４は、１．８Ｖから０．９Ｖまで、一定の電流で放電され、図４のような波形となる。これにより、発振周波数の変動を防止することができる。
【００２６】
容量Ｃ２：Ｃ１を、１：１ではなく、例えば２：１としておくと、ノードＮＤ４の低レベルは０Ｖより高い電位とすることができる。また、ノードＮＤ４の高レベルは１．８Ｖより低い電位とすることができる。これにより、耐圧の低いインバータＩＶ１を用いることができる。
【００２７】
図３のバイアス電位ＰＢ及びＮＢはトランジスタＰＭ５及びＮＭ５のソース電位がほぼ電源電位（１．８Ｖあるいは０Ｖ）の場合に所定の電流が流れるような電位に設定されるので、ノードＮＤ４が充電されるときには、ノードＮＤ４の電位は０Ｖより高い電位とすることができる。これにより、トランジスタＰＭ５でノードＮＤ４を充電するときには、トランジスタＮＭ５はオフを保ち、トランジスタＮＭ５が充電電流に影響を与えないように設計することができる。
【００２８】
また、ノードＮＤ４を放電するときには、トランジスタＮＭ４がオンし、トランジスタＮＭ５で設定される電流でノードＮＤ４を放電するが、ノードＮＤ４の高レベルは電源電位Ｖｄｄより低い電位となるように容量Ｃ１とＣ２の関係を設計することで、トランジスタＮＭ５でノードＮＤ４を放電するときにはトランジスタＰＭ５はオフを保つように設計できる。
【００２９】
ＰチャネルトランジスタＰＭ５及びＮチャネルトランジスタＮＭ５を含むトランスファゲートは、ＰチャネルトランジスタＰＭ５及びＮチャネルトランジスタＮＭ５のゲート電圧に応じて入力端子の信号を出力端子から出力する。インバータＩＮ１は、トランスファゲートＰＭ５，ＮＭ５の出力端子の信号を入力し、入力した信号の論理反転信号を出力する。トランジスタＰＭ６及びＮＭ６を含むインバータは、インバータＩＮ１の出力端子の信号を入力し、入力した信号の論理反転信号を出力する。トランジスタＰＭ４及びＮＭ４を含むインバータは、インバータＩＶ１の出力信号の論理反転信号を入力し、入力した信号の論理反転信号をトランスファゲートＰＭ５，ＮＭ５の入力端子に出力する。容量Ｃ１は、トランスファゲートＰＭ５，ＮＭ５の出力端子及びインバータＰＭ６，ＮＭ６の出力端子間に接続される。容量Ｃ２は、トランスファゲートＰＭ５，ＮＭ５の出力端子及び基準電位ノード間に接続される。インバータＩＶ４は、インバータＰＭ６，ＮＭ６の電源電位配線ＶＲ１８とは異なる電源電位配線Ｖｄｄに接続され、インバータＩＮ１の出力端子の信号を入力し、入力した信号の論理反転信号をインバータＰＭ４，ＮＭ４の入力端子に出力する。以上説明したように、図３の回路により、充放電電流の設定の精度を改善することが可能となる。
【００３０】
図５は、図３のＣＲ発振回路を搭載するマイクロコントローラ（発振装置）の構成例を示す図である。ＣＲ発振回路ＯＳＣ１は、図３のＣＲ発振回路を有し、詳細は後に図８を参照しながら説明する。ＭＣＵ１はＣＲ発振回路ＯＳＣ１を搭載するマイクロコントローラ（発振装置）を、ＶＤＰ５は正の電源電位（例えば５Ｖ）を、ＶｄｄはレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＢＧＲ１はバンドギャップ回路を、ＲＥＧ１は誤差アンプＥＡＭＰ１と出力トランジスタＰＭＯ１と分圧抵抗ＰＲ１，ＰＲ２で構成されるレギュレータを、ＬＶＤＨ１は５Ｖの電源電位ＶＤＰ５を監視する低電圧検出回路を、ＬＶＤＬ１は１．８Ｖの電源電位Ｖｄｄを監視する低電圧検出回路を、ＯＳＣ１はＣＲ発振回路（例えば図３の回路）を、ＬＯＧＩＣ１は内部電位Ｖｄｄで動作する論理回路を、ＥＡＭＰ１はレギュレータＲＥＧ１の誤差アンプを、ＰＭＯ１はレギュレータＲＥＧ１の出力ＰチャネルＭＯＳトランジスタを、ＲＲ１とＲＲ２は電源電位Ｖｄｄを分圧する分圧抵抗を、ＶＤＩＶ１は抵抗ＲＲ１とＲＲ２で分圧された電圧を、ＲＬ１とＲＬ２は電源電位ＶＤＰ５の電位を分圧する抵抗を、ＶＤＩＶ２は抵抗ＲＬ１とＲＬ２で分圧された電圧を、ＬＶＤＨＯＸ１は低電圧検出回路ＬＶＤＨ１の出力電圧を、ＲＬ３とＲＬ４は電源電位Ｖｄｄの電位を分圧する抵抗を、ＶＤＩＶ３は抵抗ＲＬ３とＲＬ４で分圧された電圧を、ＬＶＤＬＯＸ１は低電圧検出回路ＬＶＤＬ１の出力電圧を、ＶＢＧＲはバンドギャップ回路ＢＧＲ１の出力バンドギャップ電圧を、ＣＯ１は電源電位Ｖｄｄを安定化する容量を、ＣＭＰ１とＣＭＰ２はコンパレータ回路を、ＣＬＫ１はＣＲ発振回路ＯＳＣ１の出力クロック信号を、ＶＲ１８はＣＲ発振回路ＯＳＣ１の電源電位を、示している。ＣＲ発振回路ＯＳＣ１の電源電位Ｖｄｄは、図３の回路の電源電位Ｖｄｄに相当する。図５において、図３の回路と同じ働きをする素子、対応するノードには、同じ符号を与えて対応関係を示す。
【００３１】
マイクロコントローラＭＣＵ１においては、外部から供給される電源電位ＶＤＰ５を、例えば５Ｖに保って、内部トランジスタの耐圧から決まる内部電位Ｖｄｄ及びＶＲ１８を内蔵レギュレータＲＥＧ１で発生する。図５には、外部電源電位ＶＤＰ５が５Ｖ、内蔵レギュレータＲＥＧ１で発生する電位Ｖｄｄ及びＶＲ１８が１．８Ｖの例を示す。
【００３２】
電源電位ＶＤＰ５が変動しても、１．８Ｖの一定電位Ｖｄｄを供給するために、バンドギャップ回路ＢＧＲ１により基準電圧ＶＢＧＲを発生する。この基準電圧ＶＢＧＲを基に、レギュレータＲＥＧ１で、１．８Ｖの電位Ｖｄｄ及びＶＲ１８を発生し、内部回路ＬＶＤＬ１，ＯＳＣ１，ＬＯＧＩＣ１に供給する。低電圧検出回路ＬＶＤＨ１は電源電位ＶＤＰ５を監視して、電源電位ＶＤＰ５が所定の電位より低い電位となると、出力電圧ＬＶＤＨＯＸ１を低レベルとする。低電圧検出回路ＬＶＤＬ１は電源電位Ｖｄｄを監視し、電源電位Ｖｄｄが所定の電位より低い電位となると出力電圧ＬＶＤＬＯＸ１を低レベルとする。
【００３３】
論理回路ＬＯＧＩＣ１は、電源電位Ｖｄｄで動作し、必要に応じて、クロック信号ＣＬＫ１がＣＲ発振回路ＯＳＣ１から供給される。ＣＲ発振回路ＯＳＣ１は、レギュレータＲＥＧ１の出力電位Ｖｄｄと、例えばバンドギャップ電圧ＶＢＧＲを基に、バイアス電流を決定し、クロック信号ＣＬＫ１を発生する。
【００３４】
マイクロコントローラＭＣＵ１に搭載されるレギュレータＲＥＧ１、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１、及びＣＲ発振回路ＯＳＣ１は、基準電位あるいは基準電流の発生のために、バンドギャップ回路あるいはバンドギャップ回路と類似の回路を使用することが望ましい。このような場合には、図５のように、共通化できる機能を共通のバンドギャップ回路ＢＧＲ１として実現しておき、これを基に、不足する機能を追加するように回路を構成しておくことで、重複する機能を別個の回路として用意しなくてもよくなる。これにより実効的な回路の面積を削減することが可能となる。
【００３５】
次に、図５のそれぞれの回路の動作を簡単に説明する。バンドギャップ電圧ＶＢＧＲは、１．２Ｖとして説明を進める。レギュレータＲＥＧ１は１．２Ｖの電圧ＶＢＧＲから１．８Ｖの電源電位Ｖｄｄを発生する。誤差アンプＥＡＭＰ１とトランジスタＰＭＯ１が負帰還回路を構成し、バンドギャップ電圧ＶＢＧＲと電圧ＶＤＩＶ１が一致するように電源電位Ｖｄｄが定まる。例えば、抵抗ＲＲ１とＲＲ２の比を１：２の抵抗値となるように設計しておくと、電源電位Ｖｄｄが１．８Ｖのときに、分圧電圧ＶＤＩＶ１が１．２Ｖとなるので、バンドギャップ電圧ＶＢＧＲを基に電源電位Ｖｄｄを１．８Ｖに設定できる。容量ＣＯ１は、負荷電流が急激に変動した場合に、電源電位Ｖｄｄの電位変動を抑制する安定化容量として働く。
【００３６】
低電圧検出回路ＬＶＤＨ１は、例えば、電源電位ＶＤＰ５が２．４Ｖよりも低い電位となったときに、電源電位ＶＤＰ５の低下を検出するための回路として働く。抵抗ＲＬ１とＲＬ２の比を１：１の抵抗値に設計しておくと、電源電位ＶＤＰ５が２．４Ｖよりも低くなったときに、電圧ＶＤＩＶ２がバンドギャップ電圧ＶＢＧＲよりも低くなる。これをコンパレータ回路ＣＭＰ１で検出することで、例えば、出力電圧ＬＶＤＨＯＸ１を低レベルとできる。上で説明したように、レギュレータＲＥＧ１で使用するバンドギャップ回路ＢＧＲ１と、低電圧検出回路ＬＶＤＨ１で使用するバンドギャップ回路ＢＧＲ１は、共通の回路とすることで、低電圧検出回路機能を実現するために、追加しなければならない回路は例えば、抵抗ＲＬ１，ＲＬ２とコンパレータ回路ＣＭＰ１だけとなり、実効的な回路面積を削減することが可能となる。
【００３７】
低電圧検出回路ＬＶＤＬ１は、例えば、電源電位Ｖｄｄが１．４Ｖよりも低い電位となったときに、電源電位Ｖｄｄの低下を検出するための回路として働く。抵抗ＲＬ３とＲＬ４の比を１：６の抵抗値に設計しておくと、電源電位Ｖｄｄが１．４Ｖよりも低くなったときに、電圧ＶＤＩＶ３がバンドギャップ電圧ＶＢＧＲよりも低くなる。これをコンパレータ回路ＣＭＰ２で検出することで、例えば、出力電圧ＬＶＤＬＯＸ１を低レベルとできる。レギュレータＲＥＧ１及び低電圧検出回路ＬＶＤＨ１で使用するバンドギャップ回路ＢＧＲ１と、低電圧検出回路ＬＶＤＬ１で使用するバンドギャップ回路ＢＧＲ１は、共通の回路とすることで、電源電位Ｖｄｄの低電圧検出回路機能を実現するために、追加しなければならない回路は例えば、抵抗ＲＬ３，ＲＬ４とコンパレータ回路ＣＭＰ２だけとなり、実効的な回路面積を削減することが可能となる。
【００３８】
低電圧検出回路ＬＶＤＨ１及びＬＶＤＬ１の例と同様に、ＣＲ発振回路ＯＳＣ１においても、レギュレータＲＥＧ１などと共通の回路機能部分は、回路を兼用することで、ＣＲ発振回路ＯＳＣ１とレギュレータＲＥＧ１を搭載する場合の実効的な面積を削減する効果が得られる。
【００３９】
図５の例は、バンドギャップ電圧ＶＢＧＲを基にＣＲ発振回路ＯＳＣ１のバイアス電流を発生する例を示している。回路の詳細は、他の図を使用して、後に説明する。
【００４０】
図６は、図５のバンドギャップ回路ＢＧＲ１の構成例を示す回路図である。ＮＭＢｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＰＭＢｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＶＤＰ５は正の電源電位（例えば５Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＣＢ１は容量を、ＲＢ１、ＲＢ２、ＲＢ３及びＲＢ４は抵抗を、Ｑ１、Ｑ２はＰＮＰトランジスタを、ＢＰＢはバイアス電位を、ＩＢＬＶＤＨは図５の低電圧検出回路ＬＶＤＨ１に供給するバイアス電流を、ＩＢＬＶＤＬは図５の低電圧検出回路ＬＶＤＬ１に供給するバイアス電流を、ＩＢＯＳＣは図５のＣＲ発振回路ＯＳＣ１に供給するバイアス電流を、ＶＢＥ１はトランジスタＱ１のエミッタ電位を、ＶＢＥ２はトランジスタＱ２のエミッタ電位を、ＩＰ及びＩＭは説明のために与えたノードを、ＶＢＧＲは出力バンドギャップ電圧を、示している。エミッタ電位ＶＢＥ１は、後に説明する図８、図１０、図１４及び図１５の回路で使用される。
【００４１】
図６において、図３及び図５の回路と対応するノードには、同じ符号を与えて対応関係を示した。図６のトランジスタＱ１及びＱ２に添えられた倍率の数字はそれぞれのトランジスタＱ１及びＱ２のサイズの関係を示しているものとする。以下同様に、ＰＮＰトランジスタに添えられた倍率の数字はそれぞれのトランジスタのサイズの関係を示しているものとする。
【００４２】
トランジスタＰＭＢ１〜ＰＭＢ９及びトランジスタＮＭＢ１〜ＮＭＢ５に加わる電源電位ＶＤＰ５は５Ｖなので、これらのトランジスタの耐圧は５Ｖ以上が必要となる。図３の回路で使用する内部電源電位Ｖｄｄ，ＶＲ１８（１．８Ｖ）用のトランジスタとは、ゲート長及びゲート酸化膜厚が異なるが、表記が煩雑となること、電源電位から明らかであることから、図３の回路のトランジスタ記号と同じトランジスタ記号で回路を表現した。以下特に断らない場合は、電源電位に対応したトランジスタが使用されるものとして説明を進める。
【００４３】
トランジスタＰＭＢ１，ＰＭＢ２，ＮＭＢ１，ＮＭＢ２及び抵抗ＲＢ１で構成される回路がバイアス電流を発生する。この部分の回路は一般的なので、詳細な説明は省略する。また、図を簡単にするために、スタートアップ回路及びパワーダウン用の素子などは省略して示している。同じゲート電圧が印加されるトランジスタＮＭＢ１とＮＭＢ２でトランジスタＮＭＢ２のサイズ（ゲート幅）をトランジスタＮＭＢ１に対して大きく設計しておくと、同じ電流を流すために必要なゲート電圧の差と抵抗ＲＢ１でバイアス電流を設計することができる。このバイアス電流が流れる電位として、バイアス電位ＢＰＢが定まる。
【００４４】
トランジスタＰＭＢ５，ＰＭＢ６，ＰＭＢ３，ＮＭＢ３，ＮＭＢ４，ＮＭＢ５，ＰＭＢ４は、ノードＩＰの電位とノードＩＭの電位を一致させるように帰還制御し、バンドギャップ電圧ＶＢＧＲを発生するためのオペアンプ回路として働く。トランジスタＰＭＢ３はオペアンプ回路の電流源として働く。トランジスタＰＭＢ５，ＰＭＢ６，ＰＭＢ３，ＮＭＢ３，ＮＭＢ４，ＮＭＢ５，ＰＭＢ４で構成されるオペアンプ自体は、一般的な２段構成のオペアンプ回路となっている。容量ＣＢ１はオペアンプの位相補償容量として働く。
【００４５】
ノードＩＰとＩＭの電位が一致すると、抵抗ＲＢ２とＲＢ３には等しい電位差が加わるので、抵抗ＲＢ２とＲＢ３の比で決まる電流がトランジスタＱ１とＱ２に流れる。トランジスタＱ１とＱ２のエミッタサイズの比は、例えば、１：１０に設計されているので、抵抗ＲＢ２及びＲＢ３の比とあわせて、トランジスタＱ１とＱ２の電流密度が定まる。この電流密度の比にしたがって、トランジスタＱ１とＱ２のエミッタ電位ＶＢＥ１とＶＢＥ２の差が定まる。このエミッタ電位ＶＢＥ１とＶＢＥ２の電位差が抵抗ＲＢ４に加わり、トランジスタＱ１及びＱ２に流れる電流が定まる。エミッタ電位ＶＢＥ１は、絶対温度に対して負の依存性を示し、トランジスタＱ１とＱ２に流れる電流は絶対温度に正に比例する。以下、ＣＴＡＴは絶対温度に対する負依存性を示し、ＰＴＡＴは絶対温度に対する正依存性を示す。
【００４６】
バンドギャップ電圧ＶＢＧＲが１．２Ｖ程度となるように抵抗ＲＢ２及びＲＢ３の値を選んでおくと、バンドギャップ電圧ＶＢＧＲは温度に依存せず一定となる。バンドギャップ回路ＢＧＲ１の電流源の電流を決定するためにバイアス回路でバイアス電位ＢＰＢを発生するのと同時に、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１及びＣＲ発振回路ＯＳＣ１のバイアス電流としても使用できるように、トランジスタＰＭＢ７，ＰＭＢ８，ＰＭＢ９を設けておくと、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１及びＣＲ発振回路ＯＳＣ１などで、トランジスタＰＭＢ１，ＰＭＢ２，ＮＭＢ１，ＮＭＢ２及び抵抗ＲＢ１で構成されるバイアス回路を重複して用意する必要がなくなる。
【００４７】
また、後で説明するように、バンドギャップ電圧ＶＢＧＲだけでなく、トランジスタＱ１のエミッタ電位ＶＢＥ１をＣＲ発振回路ＯＳＣ１に供給しておくと、ＣＲ発振回路ＯＳＣ１の基準電流発生に都合がよい。
【００４８】
バンドギャップ回路ＢＧＲ１は、ベース及びコレクタが基準電位ノードに接続されたＰＮＰトランジスタＱ１と、ベース及びコレクタが基準電位ノードに接続されたＰＮＰトランジスタＱ２と、ＰＮＰトランジスタＱ２のエミッタに一端が接続された抵抗ＲＢ４とを有する。バンドギャップ回路ＢＧＲ１は、抵抗ＲＢ４の他端の電位ＩＭとＰＮＰトランジスタＱ１のエミッタ電位ＶＢＥ１とが等しくなるように制御することによりバンドギャップ電圧ＶＢＧＲを発生する。
【００４９】
図７は、図５のＣＲ発振回路ＯＳＣ１の構成例を示すブロック図である。ＩＲＥＦ１はＣＲ発振回路ＯＳＣ１の基準電流発生回路を、ＩＤＡＣ１は発振周波数を調整するためのトリミング電流デジタルアナログ変換（ＤＡＣ）回路を、ＯＳＣＣＯＲＥ１はＣＲ発振回路ＯＳＣ１の発振回路本体を、ＴＣＡ［３：０］は、例えば、４ビットの周波数の温度依存性を調整するための信号を、ＴＲＤ［７：０］は、例えば、８ビットの発振周波数の調整用の信号を、ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは基準電流発生回路ＩＲＥＦ１で発生した基準電流を、ＩＢＩＡＳＲＯＳＣはトリミング電流ＤＡＣ回路ＩＤＡＣ１から供給されるＣＲ発振回路本体ＯＳＣＣＯＲＥ１のバイアス電流を、ＣＬＫ１はＣＲ発振回路ＯＳＣ１の出力クロック信号を、示している。
【００５０】
基準電流発生回路ＩＲＥＦ１は、図６のバンドギャップ電圧ＶＢＧＲ及びエミッタ電位ＶＢＥ１などを基に基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生する。トリミング電流ＤＡＣ回路ＩＤＡＣ１は、この基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを基にＣＲ発振回路本体ＯＳＣＣＯＲＥ１に、バイアス電流ＩＢＩＡＳＲＯＳＣを供給する。ＣＲ発振回路本体ＯＳＣＣＯＲＥ１は、例えば、図３のＣＲ発振回路のような構成となっている。図７において、図３及び図５の回路と対応するノードには、同じ符号を与えて対応関係を示している。
【００５１】
温度依存性調整信号ＴＣＡ［３：０］は、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性を調整する信号として働く。周波数調整信号ＴＲＤ［７：０］は、周波数の絶対値を調整するために、バイアス電流ＩＢＩＡＳＲＯＳＣの絶対値を調整する信号として働く。
【００５２】
図８は、図７の基準電流発生回路ＩＲＥＦ１の構成例を示す回路図である。ＰＭＲｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＡＭＰ１とＡＭＰ２は増幅回路（オペアンプ）を、ＲＲ１は抵抗を、ＲＲ２は可変抵抗を、Ｑ３はＰＮＰトランジスタを、ＢＰＴＡＴ１はＰＴＡＴ電流発生回路を、ＢＣＴＡＴ１はＣＴＡＴ電流発生回路を、ＶＢＧＲは、図６のバンドギャップ回路ＢＧＲ１で発生したバンドギャップ電圧を、ＰＧＯはＰＴＡＴ電流発生回路ＢＰＴＡＴ１で発生したバイアス電圧を、ＩＰＴＡＴ１はトランジスタＱ３に流れる電流を、ＲＶＢＥ３はＰＴＡＴ電流発生回路ＢＰＴＡＴ１内部のノードを、ＶＢＥ１は図６のバンドギャップ回路ＢＧＲ１で発生した電位ＶＢＥ１を、ＰＧＯ２はＣＴＡＴ電流発生回路ＢＣＴＡＴ１で発生したバイアス電圧を、ＩＣＴＡＴ１は可変抵抗ＲＲ２に流れる電流を、ＶＦＢはＣＴＡＴ電流発生回路ＢＣＴＡＴ１内部のノードを、ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは図７の電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを、ＶＲ１８は図５のレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、示している。
【００５３】
図８において、図３、図５及び図６の回路と対応するノードあるいは素子には、同じ符号を与えて対応関係を示している。図８のトランジスタＱ３に添えられた倍率の数字は、トランジスタＱ１，Ｑ２，Ｑ３のトランジスタのサイズの関係を示しているものとする。
【００５４】
図５のバンドギャップ回路ＢＧＲ１とレギュレータＲＥＧ１は５Ｖの電源電位ＶＤＰ５から１．８Ｖの電源電位Ｖｄｄを発生する回路なので、その電源電位は電位ＶＤＰ５でなければならない。一方、ＣＲ発振回路ＯＳＣ１は電源電位Ｖｄｄで動作する論理回路ＬＯＧＩＣ１にクロック信号ＣＬＫ1を供給するための回路なので、電源電位は電位Ｖｄｄでもよい。電位Ｖｄｄを電源電位とすると、電位ＶｄｄはレギュレータＲＥＧ１で発生した電位なので、電源電位Ｖｄｄの変動幅が小さいという利点が得られる。電流が一定している部分は、できるだけ、論理回路ＬＯＧＩＣ１の電源電位の影響を受けないように配線しておいた方がノイズの観点から有利なので、図８では、電源電位は電位Ｖｄｄと別配線とするという意味で電位ＶＲ１８としている。
【００５５】
図３の構成から分かるように、図３及び図７のＣＲ発振回路本体ＯＳＣＣＯＲＥ１の信号振幅はレギュレータＲＥＧ１（図５）により、温度に依存せずほぼ一定に保たれている。発振周波数を一定に保つためには、ＣＲ発振回路本体ＯＳＣＣＯＲＥ１の容量の充放電電流を温度及び電源電位ＶＤＰ５によらずに一定に保つ必要がある。この目的のために、図８の回路で、温度に依存しない一定電流を発生する。
【００５６】
温度に依存しない一定電流を発生する原理は、バンドギャップ回路ＢＧＲ１とほぼ同じで、絶対温度に正に比例する電流ＩＰＴＡＴ１と、絶対温度に対して負の依存性を持つ電流ＩＣＴＡＴ１を加算して、ほぼ温度に依存しない電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生する。
【００５７】
ＰＴＡＴ電流発生回路ＢＰＴＡＴ１で絶対温度に正に比例する電流ＩＰＴＡＴ１を発生し、ＣＴＡＴ電流発生回路ＢＣＴＡＴ１で絶対温度に対して負の依存性を持つ電流ＩＣＴＡＴ１を発生し、トランジスタＰＭＲ１とゲート電圧ＰＧＯを同じとしたトランジスタＰＭＲ２及びＰＭＲ３には絶対温度に正に比例する電流が流れる。トランジスタＰＭＲ４とゲート電圧ＰＧＯ２を同じとしたトランジスタＰＭＲ４及びＰＭＲ５には絶対温度に対して負の依存性を持つ電流が流れる。電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは、それぞれ、トランジスタＰＭＲ２，ＰＭＲ３の電流とトランジスタＰＭＲ５，ＰＭＲ６の電流の和なので、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは温度に依存しない電流となる。
【００５８】
次に、ＰＴＡＴ電流発生回路ＢＰＴＡＴ１で、絶対温度に正に比例する電流ＩＰＴＡＴ１を発生する原理を説明する。ＰＮＰトランジスタＱ３の順方向電圧ＶＢＥ３は、絶対温度に対して、ほぼ負の比例関係を示す。例えば、絶対０度で１．２Ｖ程度の値を示し、室温付近で６００ｍＶ程度となるような直線で近似できる。図６のバンドギャップ回路ＢＧＲ１で発生したバンドギャップ電圧ＶＢＧＲは温度に依存せず１．２Ｖ程度で一定の値となる。増幅回路ＡＭＰ１でバンドギャップ電圧ＶＢＧＲとノードＲＶＢＥ３の電圧が一致するように帰還制御することで、ノードＲＶＢＥ３の電圧は、バンドギャップ電圧ＶＢＧＲと同じ電圧となり温度に依存せず、１．２Ｖ程度で一定となる。ところで、電圧ＶＢＥ３は、絶対温度に対して、ほぼ負の比例関係となるので、抵抗ＲＲ１に加わる電圧は、絶対温度に正に比例する。抵抗ＲＲ１に加わる電圧が、絶対温度に比例するので、抵抗ＲＲ１に流れる電流ＩＰＴＡＴ１は、絶対温度に比例する電流となる。トランジスタＰＭＲ１に流れる電流は電流ＩＰＴＡＴ１なので、電圧ＰＧＯをゲート電圧とするトランジスタＰＭＲ１，ＰＭＲ２，ＰＭＲ３に流れる電流は、電流ＩＰＴＡＴ１と同じく絶対温度に比例する電流となる。
【００５９】
一方、図６のバンドギャップ回路ＢＧＲ１から供給される電位ＶＢＥ１は、電圧ＶＢＥ３と同様、絶対温度に対して、ほぼ負の比例関係を示す。増幅回路ＡＭＰ２で電位ＶＢＥ１とノードＶＦＢの電位が一致するように帰還制御することで、ノードＶＦＢの電位は、電位ＶＢＥ１と同じ電位となり絶対温度に対して、ほぼ負の比例関係を示す。可変抵抗ＲＲ２に加わる電位は、絶対温度に対して、ほぼ負の比例関係を示す。可変抵抗ＲＲ２に加わる電圧が、絶対温度に負の比例関係となるので、可変抵抗ＲＲ２に流れる電流ＩＣＴＡＴ１は、絶対温度に負の比例する電流となる。トランジスタＰＭＲ４に流れる電流は電流ＩＣＴＡＴ１なので、電圧ＰＧＯ２をゲート電圧とするＰＭＲ４，ＰＭＲ５，ＰＭＲ６に流れる電流は、電流ＩＣＴＡＴ１と同じく絶対温度に負の比例する電流となる。電流ＩＣＴＡＴ１の値を可変とするために、抵抗ＲＲ２を可変抵抗としている。この部分のより詳細な回路は、後でさらに説明する。
【００６０】
基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは、トランジスタＰＭＲ２及びＰＭＲ５に流れる電流、及びトランジスタＰＭＲ３，ＰＭＲ６に流れる電流を適切な割合で加算することで、温度に依存しない電流となる。図８の回路で、温度に依存しない基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生することで、必要なＰＮＰトランジスタの数を削減できる効果が得られる。
【００６１】
例えば、図６のバンドギャップ回路ＢＧＲ１では、ＰＴＡＴ電流を発生するために、異なるサイズのトランジスタＱ１とＱ２を用いて、これらを異なる電流密度でバイアスし、その順方向電圧の差を利用していた。このため、トランジスタＱ１の１１倍相当のサイズのＰＮＰトランジスタを必要としていた。一方、図８の回路では、トランジスタＱ３と直列接続した抵抗ＲＲ１の電位を、温度によらず一定に保つことで、１倍の大きさのトランジスタＱ３ひとつ（ＰＮＰトランジスタ１つ分）で、ＰＴＡＴ電流ＩＰＴＡＴ１を発生している。つまり、バンドギャップ電圧ＶＢＧＲを利用することで、ＰＴＡＴ電流ＩＰＴＡＴ１の発生に必要なＰＮＰトランジスタの面積を大幅に削減している。
【００６２】
基準電流発生回路ＩＲＥＦ１は、絶対温度に対して正の依存性を持つ正依存性電流ＩＰＴＡＴ１を発生する正依存性（ＰＴＡＴ）電流発生回路ＢＴＡＴ１と、絶対温度に対して負の依存性を持つ負依存性電流ＩＣＴＡＴ１を発生する負依存性（ＣＴＡＴ）電流発生回路ＢＣＴＡＴ１とを有する。基準電流発生回路ＩＲＥＦ１は、正依存性電流ＩＰＴＡＴ１及び負依存性電流ＩＣＴＡＴ１を加算することにより基準電流ＩＢＩＡＳ，ＩＢＩＡＳＴＲＩＭを発生する。図３のＰチャネルトランジスタＰＭ５及びＮチャネルトランジスタＮＭ５のゲートには、基準電流ＩＢＩＡＳ，ＩＢＩＡＳＴＲＩＭに応じた電圧が印加される。
【００６３】
正依存性電流発生回路ＢＰＴＡＴ１は、コレクタ及びベースが基準電位ノードに接続されたＰＮＰトランジスタＱ３と、ＰＮＰトランジスタＱ３のエミッタに一端が接続された抵抗ＲＲ１と、抵抗ＲＲ１の他端のノードＲＶＢＥ３の電位と第１の電位（バンドギャップ電圧）ＶＢＧＲが等しくなるように抵抗ＲＲ１に流れる正依存性電流ＩＰＴＡＴ１を制御する第１の制御回路とを有する。第１の制御回路は、増幅回路ＡＭＰ１及びトランジスタＰＭＲ１を有する。増幅回路ＡＭＰ１は、図６のバンドギャップ回路ＢＧＲ１のバンドギャップ電圧ＶＢＧＲを入力する。
【００６４】
負依存性電流発生回路ＢＣＴＡＴ１は、一端が基準電位ノードに接続された抵抗ＲＲ２と、抵抗ＲＲ２の他端のノードＶＦＢの電位と第２の電位ＶＢＥ１が等しくなるように抵抗ＲＲ２に流れる負依存性電流ＩＣＴＡＴ１を制御する第２の制御回路とを有する。第２の制御回路は、増幅回路ＡＭＰ２及びトランジスタＰＭＲ４を有する。増幅回路ＡＭＰ２は、図６のバンドギャップ回路ＢＧＲ１のＰＮＰトランジスタＱ１のエミッタ電位ＶＢＥ１を入力する。
【００６５】
以上説明したように、図８の基準電流発生回路ＩＲＥＦ１を使用することで、必要な素子面積を削減できる効果が得られる。
【００６６】
図９は、図８の可変抵抗ＲＲ２の構成例を示す回路図である。ＮＭＶｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＲＶｎ（ｎは整数）は抵抗を、ＶＦＢは図８のノードＶＦＢを、ＧＮＤは基準電位（グランド電位：０Ｖ）を、示している。
【００６７】
図９において、図８の回路と対応するノードあるいは素子には、同じ符号を与えて対応関係を示している。トランジスタＮＭＶ１〜ＮＭＶ１５のゲートに添えられた００００から１１１０の数字は、図９の可変抵抗ＲＲ２を４ビットの調整信号ＴＣＡ［３：０］（図７）で制御する場合の、ゲートが高レベルとなる４ビットの入力調整信号ＴＣＡ［３：０］の組み合わせの例を示している。４ビットの調整信号ＴＣＡ［３：０］で１６通りの基準電流の温度依存性を選択することができる。基準電流の温度依存性を調整するために、電流ＩＣＴＡＴ１の電流値を変更する。電流ＩＣＴＡＴ１の電流値を変更するために、可変抵抗ＲＲ２の抵抗値を変更する。図９の回路で、温度依存性調整信号ＴＣＡ［３：０］に応じて可変抵抗ＲＲ２の値を変更することができる。
【００６８】
調整信号ＴＣＡ［３：０］が００００の場合には、トランジスタＮＭＶ１がオンとなり、ノードＶＦＢと基準電位ＧＮＤのノード間の抵抗値（抵抗ＲＲ２の値）は、抵抗ＲＶ１の値となる。調整信号ＴＣＡ［３：０］が１１１１の場合には、トランジスタＮＭＶ１〜ＮＭＶ１５がすべてオフとなり、可変抵抗ＲＲ２の値は抵抗ＲＶ１〜ＲＶ１６の値の和となる。調整信号ＴＣＡ［３：０］が００１１の場合には、トランジスタＮＭＶ１〜ＮＭＶ３がオフとなり、トランジスタＮＭＶ４がオンとなる。可変抵抗ＲＲ２の値は、抵抗ＲＶ１〜ＲＶ４の値の和となる。
【００６９】
このように、図９の回路を図８の可変抵抗ＲＲ２として使用することができる。図８の可変抵抗ＲＲ２の抵抗値を可変とすることで、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性を、例えば図７の調整信号ＴＣＡ［３：０］で変更することが可能となる。電流ＩＰＴＡＴ１とＩＣＴＡＴ１の和で、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生するので、可変抵抗ＲＲ２の値を変更することにより、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性を変更することができる。
【００７０】
基準電流発生回路ＩＲＥＦ１は、温度依存性調整信号ＴＣＡ［３：０］に応じて正依存性電流ＩＰＴＡＴ１及び負依存性電流ＩＣＴＡＴ１の加算比率を変えて加算することにより基準電流ＩＢＩＡＳ，ＩＢＩＡＳＴＲＩＭを発生する。抵抗ＲＲ２は、温度依存性調整信号ＴＣＡ［３：０］に応じて抵抗値が変化する可変抵抗である。
【００７１】
図６で発生した実際の基準電圧発生回路の出力電位ＶＢＧＲには、誤差が存在する。この誤差にも起因して、バンドギャップ電圧ＶＢＧＲの温度依存性は、製造された回路の個体によって、わずかにプラスになったり、マイナスとなったりする。このため、図５のレギュレータＲＧＥ１で発生する電位Ｖｄｄ及びＶＲ１８の値も、製造された回路の個体によって、わずかにプラスになったり、マイナスとなったりする。
【００７２】
このため、図８の回路で発生した基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭが完全に理想的であっても、発振周波数の温度依存性は、回路個体毎にわずかに異なる。さらに、図８の回路で発生する基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性自体も、回路個体毎に異なる。このため、望ましい発振周波数の温度依存性を得るためには、回路個体毎に温度依存性を調整する必要がある。図８の基準電流発生回路の可変抵抗ＲＲ２を図９のように構成しておくことで、図８の基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性を電気的に可変とすることができる。
【００７３】
これにより、発振周波数の温度依存性を回路個体毎に調整することが可能となり、より精度の高い周波数設定が可能となる。
【００７４】
図１０は、図８の増幅回路ＡＭＰ１，ＡＭＰ２及びその周辺回路の構成例を示す回路図である。ＰＭＲｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＮＭＲｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＲＲ１及びＲＲ３は抵抗を、ＲＲ２は可変抵抗を、Ｑ３はＰＮＰトランジスタを、ＶＢＧＲは、図６のバンドギャップ回路ＢＧＲ１で発生したバンドギャップ電圧を、ＰＧＯは発生したバイアス電圧を、ＲＶＢＥ３は内部のノードを、ＶＢＥ１は図６のバンドギャップ回路ＢＧＲ１で発生した電位ＶＢＥ１を、ＰＧＯ２は発生したバイアス電圧を、ＶＦＢは内部のノードを、ＶＲ１８は図５のレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＩＢＯＳＣは図６のバンドギャップ回路ＢＧＲ１から供給されるバイアス電流ＩＢＯＳＣを、ＯＰＢ，ＯＮＣＢ，ＯＮＢは電流ＩＢＯＳＣから発生するバイアス電位を、ＣＲ１は容量を、示している。
【００７５】
図１０において、図３、図５、図６、図８などの回路と対応するノードあるいは素子には、同じ符号を与えて対応関係を示している。図１０のトランジスタＱ３に添えられた倍率の数字は、トランジスタＱ１、Ｑ２、Ｑ３のトランジスタサイズの関係を示しているものとする。図を簡単にするために、図８のトランジスタＰＭＲ２及びＰＭＲ３など一部省略しているが、図８の増幅回路ＡＭＰ１及びＡＭＰ２のトランジスタレベルの回路の一例を表わしているものとする。
【００７６】
図１０のトランジスタＰＭＲ７，ＰＭＲ８，ＮＭＲ２，ＮＭＲ３，ＮＭＲ４が、図８の増幅回路ＡＭＰ１として働く。一般的な差動回路なので、この部分の動作説明は省略する。バンドギャップ電圧ＶＢＧＲが１．２Ｖ、電源電位ＶＲ１８が１．８Ｖなので、ＮチャネルＭＯＳトランジスタＮＭＲ２，ＮＭＲ３を入力トランジスタとする差動回路とした例としている。基準電位ＶＢＧＲがより基準電位ＧＮＤに近い電位の場合には、ＰチャネルＭＯＳトランジスタを入力トランジスタとする差動回路とするなど変形が可能である。
【００７７】
トランジスタＰＭＲ７，ＰＭＲ８，ＮＭＲ２，ＮＭＲ３，ＮＭＲ４が動作するためには、トランジスタＮＭＲ４のゲート電圧を、所定の電流が流れるようにバイアスしなければならない。この目的のために、図６のバンドギャップ回路ＢＧＲ１からバイアス電流ＩＢＯＳＣを受け取って、トランジスタＮＭＲ１でトランジスタＮＭＲ４のゲート電圧に変換している。
【００７８】
このような構成とすることで、増幅回路ＡＭＰ１側で独立なバイアス回路を用意する必要がなくなるので、回路面積を節約できる効果が得られる。
【００７９】
図１０のトランジスタＰＭＲ１１〜ＰＭＲ１５及びトランジスタＮＭＲ８〜ＮＭＲ１１が、図８の増幅回路ＡＭＰ２として働く。容量ＣＲ１は位相補償容量として働く。増幅回路ＡＭＰ１及びＡＭＰ２は、ともに帰還回路として使用するので、必要に応じて、位相補償を行う。図１０の増幅回路ＡＭＰ２は一般的な折り返しカスコード回路なので、この部分の動作の説明は省略する。電位ＶＢＥ１が基準電位ＧＮＤに近い電位なので、ＰチャネルＭＯＳトランジスタＰＭＲ１２，ＰＭＲ１３を入力トランジスタとする折り返しカスコード回路としている。
【００８０】
図１０の増幅回路ＡＭＰ１と同様、図１０の増幅回路ＡＭＰ２もバイアス電位を供給する必要があるが、例えば、図１０に示すように、電流ＩＢＯＳＣを基に、電位ＯＰＢ，ＯＮＢ，ＯＮＣＢを発生することが可能であり、バイアス電流ＩＢＯＳＣを図６の回路から供給することで、回路面積を削減することができる。図６の電流ＩＢＯＳＣはこのような目的で設けられていて、図６の電流ＩＢＬＶＤＨ，ＩＢＬＶＤＬも同様に使用することができることは言うまでもない。
【００８１】
電流ＩＢＯＳＣから電位ＯＰＢ，ＯＮＢ，ＯＮＣＢを発生する部分の回路も一般的な構成なので、この部分の動作説明は省略する。
【００８２】
以上説明したように、例えば、図１０のような回路で増幅回路ＡＭＰ１及びＡＭＰ２を実現することができ、バイアス電流ＩＢＯＳＣを図６から供給することで、バイアス電流発生のための素子を削減することができる。
【００８３】
図１１は、図７のトリミング電流ＤＡＣ回路ＩＤＡＣ１の構成例を示す回路図である。ＮＭＤＰｎ（ｎは整数）、ＮＭＤＡＳｎ（ｎは整数）、ＮＭＤＡｎ（ｎは整数）、ＮＭＤＡ、ＮＭＤＢ、ＮＭＤＢ１はＮチャネルＭＯＳトランジスタを、ＩＢＩＡＳＴＲＩＭは図８の電流ＩＢＩＡＳＴＲＩＭを、ＩＢＩＡＳは図８の電流ＩＢＩＡＳを、ＰＤ１８はパワーダウン信号を、ＩＢＩＡＳＲＯＳＣは図３のバイアス電流ＩＢＩＡＳＲＯＳＣを、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＩＢＩＡＳＴＲＩＭＬＳＢは電流ＤＡＣ回路ＩＤＡＣ１の１ＬＳＢ（最下位ビット）に相当する電流を、ＩＢＩＡＳＯＦＦＳＥＴは出力電流ＩＢＩＡＳＲＯＳＣの最小電流となるオフセット分の電流を、示している。図１１において、図３、図５、図７、図８などの回路と対応するノードあるいは素子には、同じ符号を与えて対応関係を示している。
【００８４】
図１１は、図７に示したような８ビットの信号ＴＲＤ［７：０］で、バイアス電流ＩＢＩＡＳＲＯＳＣの絶対値を制御するための電流ＤＡＣ回路として働く。ＮチャネルＭＯＳトランジスタＮＭＤＡＳ１〜ＮＭＤＡＳ２５６は、例えば、同じサイズのＮチャネルＭＯＳトランジスタが２５６個用意されていることを表わしている。同様に、ＮチャネルＭＯＳトランジスタＮＭＤＡ１〜ＮＭＤＡ２５６も、同じサイズのＮチャネルＭＯＳトランジスタが２５６個用意されていることを表わしている。
【００８５】
電流ＩＢＩＡＳＴＲＩＭのノードは、図８の電流ＩＢＩＡＳＴＲＩＭのノードと接続されて、バイアス電流ＩＢＩＡＳＴＲＩＭをトランジスタＮＭＤＡによりゲート電圧に変換する。このゲート電圧がトランジスタＮＭＤＡ１〜ＮＭＤＡ２５６に供給されるので、トランジスタＮＭＤＡ１〜ＮＭＤＡ２５６は同じ電流を流すことが可能となる。図１１の電流ＩＢＩＡＳＴＲＩＭＬＳＢは、１つあたりのトランジスタＮＭＤＡｎ（ｎは１〜２５６）に流れる電流を示している。トランジスタＮＭＤＡとトランジスタＮＭＤＡ１〜ＮＭＤＡ２５６のサイズを適切に設計しておくことで、電流ＩＢＩＡＳＴＲＩＭを基に、必要な値の電流ＩＢＩＡＳＴＲＩＭＬＳＢを得ることができる。例えば、トランジスタＮＭＤＡとトランジスタＮＭＤＡ１〜ＮＭＤＡ２５６は、すべて同じサイズであり、それぞれ１μＡの電流ＩＢＩＡＳＴＲＩＭＬＳＢを流すことができる。
【００８６】
トランジスタＮＭＤＡ１〜ＮＭＤＡ２５６とトランジスタＮＭＤＡＳ１〜ＮＭＤＡＳ２５６は、それぞれ直列に接続されている。２５６個のトランジスタＮＭＤＡＳ１〜ＮＭＤＡＳ２５６のゲートのうち高レベルとする数を制御することで、図３及び図７のＣＲ発振回路本体ＯＳＣＣＯＲＥ１に供給するバイアス電流ＩＢＩＡＳＲＯＳＣの値を制御することができる。トランジスタＮＭＤＡＳ１〜ＮＭＤＡＳ２５６のゲートに添えられた１〜２５６の数字は、このゲートの制御信号を意味している。図７に示したように８ビットのデジタル信号ＴＲＤ［７：０］で２５６通りのバイアス電流ＩＢＩＡＳＲＯＳＣを制御することができるので、例えば、図１１の電流ＤＡＣ回路でバイアス電流ＩＢＩＡＳＲＯＳＣの値を調整できる。
【００８７】
バイアス電流ＩＢＩＡＳＲＯＳＣの値の最小値は、例えば図１１では、１つ分のＩＢＩＡＳＴＲＩＭＬＳＢ＋ＩＢＩＡＳＯＦＦＳＥＴとなる。この電流を図７のＣＲ発振回路本体ＯＳＣＣＯＲＥ１の周波数調整に必要な最小電流となるように設計しておけばよい。電流ＩＢＩＡＳＯＦＦＳＥＴは電流ＩＢＩＡＳを基にトランジスタＮＭＤＢとＮＭＤＢ１のサイズ比を適切に設計しておくことで任意の値に設計できることは明らかであろう。また、トランジスタＮＭＤＰ１及びＮＭＤＰ２のゲート電圧ＰＤ１８を高レベルとすることで、ＮチャネルＭＯＳトランジスタのゲート電圧が０となるのでパワーダウン状態とできることも図から明らかであろう。
【００８８】
電流デジタルアナログ変換（ＤＡＣ）回路ＩＤＡＣ１は、基準電流ＩＢＩＡＳＴＲＩＭを用いて、デジタル信号ＴＲＤ［７：０］をアナログのバイアス電流ＩＢＩＡＳＲＯＳＣに変換する。図３のＰチャネルトランジスタＰＭ５及びＮチャネルトランジスタＮＭ５のゲートには、バイアス電流ＩＢＩＡＳＲＯＳＣに応じた電圧が印加される。
【００８９】
以上説明したように、図１１のような回路で、図８の基準電流発生回路ＩＲＥＦ１で発生した電流ＩＢＩＡＳＴＲＩＭを基に、周波数調整に必要なバイアス電流ＩＢＩＡＳＲＯＳＣの可変機構が実現できる。
【００９０】
図１２は、図７の基準電流発生回路ＩＲＥＦ１の他の構成例を示す回路図である。ＰＭＲＢｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＡＭＰ３とＡＭＰ４は増幅回路（オペアンプ）を、ＲＲ４は抵抗を、ＲＲ５は可変抵抗を、Ｑ４とＱ５はＰＮＰトランジスタを、ＢＰＴＡＴ２はＰＴＡＴ電流発生回路を、ＢＣＴＡＴ２はＣＴＡＴ電流発生回路を、ＰＧＯ３はＰＴＡＴ電流発生回路ＢＰＴＡＴ２で発生したバイアス電位を、ＩＰＴＡＴ２はトランジスタＱ５に流れる電流を、ＲＶＢＥ５とＶＢＥ４はＰＴＡＴ電流発生回路ＢＰＴＡＴ２内部のノードを、ＰＧＯ４はＣＴＡＴ電流発生回路ＢＣＴＡＴ２で発生したバイアス電位を、ＩＣＴＡＴ２は可変抵抗ＲＲ５に流れる電流を、ＶＦＢはＣＴＡＴ電流発生回路ＢＣＴＡＴ２内部のノードを、ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭは図７の電流ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭを、ＶＲ１８は図５のレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０ｖ）を、示している。図１２において、図８などの図と対応するノード、素子には、同じ符号を与えて対応関係を示したので、重複する説明は省略する。
【００９１】
以下、図１２の回路と図８の回路の違いを説明する。図１２においても、ＰＴＡＴ電流発生回路ＢＰＴＡＴ２でＰＴＡＴ電流ＩＰＴＡＴ２を発生し、ＣＴＡＴ電流発生回路ＢＣＴＡＴ２でＣＴＡＴ電流ＩＣＴＡＴ２を発生する。これらの電流ＩＰＴＡＴ２及びＩＣＴＡＴ２を加算して、電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生する。可変抵抗ＲＲ５の抵抗値を変更することで、ＣＴＡＴ電流ＩＣＴＡＴ２の値を変更できるので、基準電流の温度依存性を調整できることも図８の回路と同様である。
【００９２】
図８の回路では、図６のバンドギャップ回路ＢＧＲ１からバンドギャップ電圧ＶＢＧＲ及び電位ＶＢＥ１が供給されて、これを基にＰＴＡＴ電流ＩＰＴＡＴ１とＣＴＡＴ電流ＩＣＴＡＴ１を発生していた。バンドギャップ回路ＢＧＲ１の電位ＶＢＧＲ及びＶＢＥ１を利用することで、基準電流発生に必要な素子を削減していた。
【００９３】
一方、図１２では、基準電流発生回路ＩＲＥＦ１内部だけで、トランジスタＱ４とＱ５を基に、ＰＴＡＴ電流ＩＰＴＡＴ２とＣＴＡＴ電流ＩＣＴＡＴ２を発生している。素子数は増えるが、図１２のような構成も可能である。レギュレータＲＥＧ１のバンドギャップ回路ＢＧＲ１と位置的に遠い場所にこれら回路を配置する場合には、図１２のような基準電流発生回路ＩＲＥＦ１を採用することも可能である。
【００９４】
ノードＲＶＢＥ５の電位とノードＶＢＥ４の電位が一致するように制御し、トランジスタＱ４とＱ５の電流密度の比を適切に設計することで、絶対温度に比例するＰＴＡＴ電流ＩＰＴＡＴ２を発生できることは、図６のバンドギャップ回路ＢＧＲ１と同じである。ＰＮＰトランジスタＱ４の順方向電圧であるノードＶＢＥ４の電圧を基に、電流を発生することで、ＣＴＡＴ電流ＩＣＴＡＴ２を発生できることも、図８の回路と同様である。
【００９５】
図１２の回路を採用すると、図８の回路の場合のような面積削減の効果は得られないが、図７の説明で述べた、基準電流の温度依存性を調整できる効果、発振周波数の調整が可能な効果は得られる。
【００９６】
図１３は、図７の基準電流発生回路ＩＲＥＦ１の他の構成例を示す回路図である。図１３の回路と図８の回路の違いは、増幅回路ＡＭＰ２のマイナス入力だけなので、この部分の違いだけを説明する。回路素子の名称、ノード名なども全く図８と同じなので、重複する説明は省略する。
【００９７】
図８の回路では、増幅回路ＡＭＰ２のマイナス入力はバンドギャップ回路ＢＧＲ１（図６）の電圧ＶＢＥ１としていた。一方、図１３の回路では、増幅回路ＡＭＰ２のマイナス入力はＰＴＡＴ電流発生回路ＢＰＴＡＴ１の電圧ＶＢＥ３としている。図１３のトランジスタＱ３にもＰＴＡＴ電流ＩＰＴＡＴ１が流れるので、図１３の電圧ＶＢＥ３と図６の電圧ＶＢＥ１はほぼ同じノード電圧となり、またその温度特性も絶対温度に対して負の比例の関係となる。従って、図１３のような接続としても、図８の回路と同様に基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生することが可能である。
【００９８】
図１３のような接続を採用すると、図６のバンドギャップ回路ＢＧＲ１から基準電流発生回路ＩＲＥＦ１（図１３）に供給する電位及びバイアス電流は、バンドギャップ電圧ＶＢＧＲと電流ＩＢＯＳＣだけでよくなり、信号線を削減できる効果が得られる。
【００９９】
一方、図８の構成では、ＣＴＡＴ電流発生回路ＢＣＴＡＴ１の基準電位（増幅回路ＡＭＰ２のマイナス入力）ＶＢＥ１が、すでに安定している電位ＶＢＥ１なので、ＣＲ発振回路を起動するときの基準電流の安定化時間を短縮できる利点がある。図１３の回路では、ＰＴＡＴ電流発生回路ＢＰＴＡＴ１の電位ＶＢＥ３が安定した後、これを基にノードＶＦＢの電位が安定するので、基準電流が安定するまでの時間が、図８の回路より長くなる。
【０１００】
増幅回路ＡＭＰ１は、図６のバンドギャップ回路ＢＧＲ１のバンドギャップ電圧ＶＢＧＲを入力し、バンドギャップ電圧ＶＢＧＲと抵抗ＲＲ１の他端のノードＲＶＢＥ３の電位が等しくなるように抵抗ＲＲ１に流れる正依存性電流ＩＰＴＡＴ１を制御する。増幅回路ＡＭＰ２は、ＰＮＰトランジスタＱ３のエミッタ電位ＶＢＥ３と抵抗ＲＲ２の他端のノードＶＦＢの電位が等しくなるように抵抗ＲＲ２に流れる負依存性電流ＩＣＴＡＴ１を制御する。
【０１０１】
図１４は、図７の基準電流発生回路ＩＲＥＦ１の他の構成例を示す回路図である。ＰＭＲＣｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＡＭＰ５とＡＭＰ６は増幅回路（オペアンプ）を、ＲＲ４は抵抗を、ＲＲ７は可変抵抗を、Ｑ５はＰＮＰトランジスタを、ＢＰＴＡＴ３はＰＴＡＴ電流発生回路を、ＢＣＴＡＴ３はＣＴＡＴ電流発生回路を、ＰＧＯ５はＰＴＡＴ電流発生回路ＢＰＴＡＴ３で発生したバイアス電位を、ＩＰＴＡＴ３はトランジスタＱ５に流れる電流を、ＲＶＢＥ５はＰＴＡＴ電流発生回路ＢＰＴＡＴ３内部のノードを、ＰＧＯ６はＣＴＡＴ電流発生回路ＢＣＴＡＴ３で発生したバイアス電位を、ＩＣＴＡＴ３は可変抵抗ＲＲ７に流れる電流を、ＶＦＢはＣＴＡＴ電流発生回路ＢＣＴＡＴ３内部のノードを、ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭは図７の電流ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭを、ＶＲ１８はレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＶＢＥ１は図６で発生した電位ＶＢＥ１を、示している。図１４において、図８などの図と対応するノード、素子には、同じ符号を与えて対応関係を示したので、重複する説明は省略する。
【０１０２】
図８では、バンドギャップ電圧ＶＢＧＲを基に絶対温度に比例する電流ＩＰＴＡＴ１を発生した。一方、図１４の回路では、バンドギャップ回路ＢＧＲ１の電位ＶＢＥ１を基にＰＴＡＴ電流ＩＰＴＡＴ３を発生する。
【０１０３】
図１２では、ノードＲＶＢＥ５とＶＢＥ４の電位が一致するように制御することで、ＰＴＡＴ電流ＩＰＴＡＴ２を発生することができる。図１２のノードＶＢＥ４の電位と、図６の電位ＶＢＥ１は、ほぼ等しい電位となっているので、ノードＶＢＥ４の電位を電位ＶＢＥ１で置き換えてもＰＴＡＴ電流を発生することができる。図１４は、ノードＲＶＢＥ５の電位と電位ＶＢＥ１を増幅回路ＡＭＰ５で一致するように制御して、ＰＴＡＴ電流ＩＰＴＡＴ３を発生する。図１４のような構成とすることで、図１２の回路に対して素子数を削減することができる。
【０１０４】
増幅回路ＡＭＰ１は、図６のバンドギャップ回路ＢＧＲ１のＰＮＰトランジスタＱ１のエミッタ電位ＶＢＥ１を入力し、エミッタ電位ＶＢＥ１と抵抗ＲＲ４の他端のノードＲＶＢＥ５の電位が等しくなるように抵抗ＲＲ４に流れる正依存性電流ＩＰＴＡＴ３を制御する。増幅回路ＡＭＰ２は、図６のバンドギャップ回路ＢＧＲ１のＰＮＰトランジスタＱ１のエミッタ電位ＶＢＥ１を入力し、エミッタ電位ＶＢＥ１と抵抗ＲＲ７の他端のノードＶＦＢの電位が等しくなるように抵抗ＲＲ７に流れる負依存性電流ＩＣＴＡＴ３を制御する。
【０１０５】
図１５は、図７の基準電流発生回路ＩＲＥＦ１の他の構成例を示す回路図である。ＰＭＲＤｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＡＭＰ７とＡＭＰ８は増幅回路（オペアンプ）を、ＲＲ１は抵抗を、ＲＲ２は可変抵抗を、Ｑ３はＰＮＰトランジスタを、ＢＰＴＡＴ４はＰＴＡＴ電流発生回路を、ＢＣＴＡＴ４はＣＴＡＴ電流発生回路を、ＰＧＯ７はＰＴＡＴ電流発生回路ＢＰＴＡＴ４で発生したバイアス電位を、ＩＰＴＡＴ４はトランジスタＱ３に流れる電流を、ＲＶＢＥ３はＰＴＡＴ電流発生回路ＢＰＴＡＴ４内部のノードを、ＰＧＯ８はＣＴＡＴ電流発生回路ＢＣＴＡＴ４で発生したバイアス電位を、ＩＣＴＡＴ４は可変抵抗ＲＲ２に流れる電流を、ＶＦＢはＣＴＡＴ電流発生回路ＢＣＴＡＴ４内部のノードを、ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭは図７の電流ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭを、ＶＤＰ５は正の電源電位（例えば５Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＶＢＥ１とＶＢＧＲは図６で発生した電位ＶＢＥ１とＶＢＧＲを、ＯＰＣＢはカスコード回路のためのバイアス電位を、示している。図１５において、図８などの図と対応するノード、素子には、同じ符号を与えて対応関係を示したので、重複する説明は省略する。
【０１０６】
図１５は、図８の回路の電源電位ＶＲ１８を電源電位ＶＤＰ５で置き換えて、電流源をカスコード回路とした構成となっている。基本的な動作原理は、図８の回路と同じなので、動作の詳細な説明は省略する。
【０１０７】
図８の回路では、バンドギャップ電圧ＶＢＧＲを基にＰＴＡＴ電流ＩＰＴＡＴ１を発生し、その電流源の正側電源電位は電位ＶＲ１８としていた。この電源電位ＶＲ１８を電源電位ＶＤＰ５としても、回路動作させることが可能で、その例が図１５となっている。電流源ＰＭＲＤ３及びＰＭＲＤ４などのドレイン電圧が大きく、また、電源電位ＶＤＰ５が大きく変動する場合もあるので、電流源をカスコード回路としている。バイアス電位ＯＰＣＢは、このためのバイアス電位となっている。図１０に示したような方法でバイアス電位ＯＰＣＢを発生できる。電源電位ＶＲ１８あるいは電源電位Ｖｄｄの絶対値が小さく、電源電位ＶＤＰ５を使用して基準電流を発生する方が、望ましい場合には、図１５のような構成を採用することが可能である。図１５では、図８の回路の電源電位を電位ＶＤＰ５に置き換える例を示したが、他の回路例も同様に電源電位ＶＲ１８を電源電位ＶＤＰ５に置き換えることが必要ならば、電流源をカスコード回路とできることはいうまでもない。
【０１０８】
以上のように、本実施形態のＣＲ発振回路では、図３に示すように、負荷の充放電電流を一定に制御する手段として、図３のインバータＰＭ４，ＮＭ４と、その出力に直列に接続されたＣＭＯＳトランスファゲート（トランジスタ）ＰＭ５，ＮＭ５を採用する。一定電流で充放電しようとしているノードＮＤ４の信号振幅を、確実に電源電位Ｖｄｄより、小さく設計するために容量Ｃ２を設ける。また、図７に示すように、ＣＲ発振回路では、発振回路の基準電流の温度依存性をプラスからマイナスに調整するための信号ＴＣＡ［３：０］を用意する。また、図５に示すように、マイクロコントローラＭＣＵ１では、バンドギャップ回路ＢＧＲ１と、レギュレータＲＥＧ１を構成する誤差アンプＥＡＭＰ１、レギュレータ出力トランジスタＰＭＯ１を用意する。バンドギャップ回路ＢＧＲ１の出力バンドギャップ電圧ＶＢＧＲを利用して内部電圧Ｖｄｄ（例えば１．８Ｖ）を発生する。この内部電圧Ｖｄｄ（例えば１．８Ｖ）をＣＲ発振回路ＯＳＣ１に供給する。また、図５に示すように、バンドギャップ回路ＢＧＲ１は、必要に応じて、低電圧検出回路ＬＶＤＨ１及びＬＶＤＬ１にバンドギャップ電圧ＶＢＧＲを供給する。また、図８の基準電流発生回路ＩＲＥＦ１は、バンドギャップ電圧ＶＢＧＲを基に、ＣＲ発振回路ＯＳＣ１のバイアス電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生する。
【０１０９】
図３に示すように、ＣＲ発振回路は、インバータＰＭ４，ＮＭ４と、その出力に直列に接続されたＣＭＯＳトランスファゲート（トランジスタ）ＰＭ５，ＮＭ５を採用し、一定電流で充放電しようとしているノードＮＤ４の信号振幅を、確実に電源電位Ｖｄｄより、小さく設計するために容量Ｃ２を設ける。これにより、負荷の充電から放電、放電から充電の切り替わり時に、負荷に供給する電流自身で、ＭＯＳトランジスタのオン／オフのために寄生容量を充放電する必要がなくなるので、寄生容量が、負荷に供給する電流に、与える影響を抑制できる。
【０１１０】
また、図７に示すように、ＣＲ発振回路の基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性をプラスからマイナスに調整するための信号ＴＣＡ［３：０］を用意することにより、製造された回路毎に、発振回路の発振周波数の温度依存性を調整することが可能となり、発振周波数精度を改善できる。
【０１１１】
また、図５に示すように、バンドギャップ回路ＢＧＲ１と、レギュレータＲＥＧ１を構成する誤差アンプＥＡＭＰ１、レギュレータ出力トランジスタＰＭＯ１を用意し、バンドギャップ回路ＢＧＲ１の出力バンドギャップ電圧ＶＢＧＲを利用して内部電圧Ｖｄｄ（例えば１．８Ｖ）を発生し、バンドギャップ電圧ＶＢＧＲを基に、ＣＲ発振回路ＯＳＣ１のバイアス電流ＩＢＩＡＳＲＯＳＣを発生し、必要に応じて、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１にバンドギャップ電圧ＶＢＧＲを供給する。これにより、レギュレータＲＥＧ１、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１、ＣＲ発振回路ＯＳＣ１で、バンドギャップ回路ＢＧＲ１を共用でき、それぞれにバンドギャップ回路を用意する場合に比べて回路面積を削減することが可能となる。
【０１１２】
本実施形態によれば、抵抗値の温度変化による発振周波数変動を防止することができる。また、トランジスタのドレインの寄生容量が、電流設定の誤差となることを防止することができる。また、基準電圧の温度依存性又は基準電流の温度依存性が回路個体により、わずかに異なり、これにより発振周波数の温度依存性が、回路個体毎に異なり、発振周波数の誤差を大きくしてしまうことを防止することができる。また、マイクロコントローラＭＣＵ１にレギュレータ回路ＲＥＧ１などの他の回路を搭載することができる。
【０１１３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１１４】
ＯＳＣＣＯＲＥ１ 発振回路本体
ＩＤＡＣ１ トリミング電流ＤＡＣ回路
ＩＲＥＦ１ 基準電流発生回路
ＢＧＲ１ バンドギャップ回路
ＯＳＣ１ ＣＲ発振回路
【技術分野】
【０００１】
本発明は、発振装置に関する。
【背景技術】
【０００２】
マイクロコントローラなどの集積回路では、チップ上にＣＲ発振回路（あるいはリングオシレータなど）を内蔵し、マイクロコントローラのクロック信号を内蔵発振回路から供給する場合がある。水晶振動子、あるいはセラミック振動子を使用した発振回路では、発振回路の出力周波数が安定するまでの起動時間が長く、発振周波数精度は低下しても、より起動時間の短いＣＲ発振回路、リングオシレータなどをクロック源として使用することが望ましい場合があるためである。より具体的には、発振回路の停止と起動を頻繁に繰り返すような応用では、発振回路の起動時の待ち時間が発生し、この待ち時間の消費電力を削減することが、総合的なシステムの性能向上の観点から望ましい場合がある。また、コスト削減の目的で、オンチップの発振回路を使用する場合もある。
【０００３】
図１は、ＣＲ発振回路の回路図である。ＣＲ発振回路において、ＩＶ１、ＩＶ２及びＩＶ３はインバータを、Ｃ１及びＣ２は容量を、Ｒ１は抵抗を、ＮＤ１〜ＮＤ４は発振回路内部のノードを、ＧＮＤはグランド電位（０Ｖ）を、示している。ノードＮＤ１、ＮＤ２及びＮＤ３の波形は、ＣＭＯＳ回路の出力波形（矩形波）となる。ノードＮＤ４の波形は、ノードＮＤ２及びＮＤ４の容量カップリングによりノードＮＤ２の電位変化の時刻にノードＮＤ４の電位が容量結合によりノードＮＤ２と同じ方向に変化し、その後緩やかにノードＮＤ３の電位と抵抗Ｒ１により充放電される波形となる。
【０００４】
図２は、他の発振回路の回路図である。発振回路において、ＩＶ１及びＩＶ４はインバータを、Ｃ１及びＣ２は容量を、ＮＭｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＰＭｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、Ｖｄｄは正の電源電圧（例えば３Ｖ）を、ＧＮＤはグランド電位（０Ｖ）を、ＮＤｎ（ｎは整数）は発振回路内部のノードを、ＶＢＧＲはバンドギャップ回路から発生した一定電圧（例えば２Ｖ）を、ＰＢはＰチャネルＭＯＳトランジスタＰＭ１のバイアス電位を、ＮＢはＮチャネルＭＯＳトランジスタＮＭ２のバイアス電位を、示している。
【０００５】
図２の回路において、図１の回路に対応するノード、素子には同じ符号を与えて、対応関係が分かるように示している。図２の回路では、容量Ｃ１の一端のノードＮＤ５を、一定電圧ＶＢＧＲを電源とするインバータ（トランジスタＰＭ３及びＮＭ３）で駆動し、ノードＮＤ５の信号振幅を温度によらず一定に制御している。周波数を温度に依存しないように設計するために、トランジスタＰＭ２及びＮＭ１に流れる電流を温度に依存せず一定とするように回路を構成する。バイアス電位ＰＢ及びＮＢは、トランジスタＰＭ２及びＮＭ１に流れる電流が一定となるようなバイアス電位である。
【０００６】
バイアス電位ＰＢ及びＮＢの電位を発生するバイアス発生回路は、全て半導体チップ上に集積化され、温度に依存しない電流を発生するために、以下に説明するような回路構成が採用される。一定電流を発生させるために、抵抗に電流を流して発生する電位と基準電圧をフィードバック制御により一致させる。オンチップ抵抗の温度依存性を考慮して基準電圧に温度依存性を持たせる。温度が上昇して抵抗値が大きくなる場合には、基準電圧も温度とともに大きくなるような正の温度依存性を持たせ、抵抗の温度依存性を、基準電圧の温度依存性で相殺し、電流が温度に依存しないように設計する。このような回路により、発振周波数が、温度及び電源電圧に対して一定となるような発振回路が実現される。
【０００７】
また、ゲートを複数段縦続接続しその最終段のゲート出力を初段のゲート入力に帰還して発振を励起するリング発振器において、隣接するゲートの間にトランスファゲートを挿入し、トランスファゲートをアナログ的に可変できる制御電位に接続する発振回路が知られている（例えば、特開昭６３−３０４７０２号公報参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６３−３０４７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１の回路では、容量Ｃ１，Ｃ２と抵抗Ｒ１を用いることで、電源電圧に依存しない発振周波数を実現することには成功しているが、抵抗Ｒ１が温度に依存する場合、発振周波数変動を抑制することが難しいという欠点がある。抵抗Ｒ１を例えば、半導体チップ内部に集積した場合、抵抗Ｒ１の温度依存性をある程度以上に小さくすることは実際上困難である。また、抵抗Ｒ１及び容量Ｃ１，Ｃ２の値が製造ばらつきにより変動すると発振周波数も変動してしまう。つまり、図１の回路には、抵抗Ｒ１及び容量Ｃ１，Ｃ２の値が製造ばらつきにより変動すると発振周波数も変動してしまう問題、及び抵抗Ｒ１の値が温度変動により変化すると、発振周波数が変動するという問題がある。
【００１０】
図２の回路では、抵抗の温度依存性を、あらかじめ設計した内蔵基準電圧の温度依存性で相殺し、一定電流で容量Ｃ１及びＣ２を充放電するバイアス電位ＰＢ及びＮＢを発生し、発振周波数の温度変動を改善することを目指している。しかしながら、実際の基準電圧発生回路の出力電位ＶＢＧＲには、誤差が存在する。この誤差にも起因して、電位ＶＢＧＲの温度依存性は、製造された回路の個体によって、わずかにプラスになったり、マイナスとなったりする。さらに理想的には、トランジスタＰＭ２及びＮＭ１に流れる電流が、温度に依存せず一定とするように回路を構成しても、この部分にも誤差が存在するので、容量Ｃ１及びＣ２の充電電流の温度依存性も完全に設計値どおりとはならない。さらに、インバータＩＶ１及びＩＶ４の遅延時間も、温度及び製造された回路個体に依存するので、発振周波数の温度特性の誤差要因となる。
【００１１】
また、図２の回路で、容量Ｃ１及びＣ２を充電する電流をバイアス電位ＰＢ及びＮＢで一定に制御しようとしても、ノードＮＤ４が低レベルから高レベルに変化する場合には、トランジスタＮＭ１がオフとなるので、ノードＮＭ２のドレイン電位がグランド電位ＧＮＤとなってしまう。トランジスタＮＭ２のドレインには寄生容量が存在するので、ノードＮＤ４が高レベルから低レベルに変化する場合には、ノードＮＤ４の放電電流は、バイアス電位ＮＢで設定した電流と正確に等しくはならず、トランジスタＮＭ２のドレインの寄生容量がグランド電位ＧＮＤからある電位に充電されるのに相当するだけの電荷が、ノードＮＤ４から余計に放電されてしまう。トランジスタＰＭ１のドレインの寄生容量も同様に、電流設定の誤差の原因となる。
【課題を解決するための手段】
【００１２】
発振装置は、第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタを含み、前記第１のＰチャネルトランジスタ及び前記第１のＮチャネルトランジスタのゲート電圧に応じて入力端子の信号を出力端子から出力するトランスファゲートと、前記トランスファゲートの出力端子の信号を入力し、前記入力した信号の論理反転信号を出力する第１のインバータと、前記第１のインバータの出力端子の信号を入力し、前記入力した信号の論理反転信号を出力する第２のインバータと、前記第１のインバータの出力信号の論理反転信号を入力し、前記入力した信号の論理反転信号を前記トランスファゲートの入力端子に出力する第３のインバータと、前記トランスファゲートの出力端子及び前記第２のインバータの出力端子間に接続される第１の容量と、前記トランスファゲートの出力端子及び基準電位ノード間に接続される第２の容量とを有する。
【発明の効果】
【００１３】
第１のインバータの入力端子に対して一定の充電電流及び一定の放電電流を流すことができるので、発振周波数の変動を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】ＣＲ発振回路の回路図である。
【図２】他の発振回路の回路図である。
【図３】本発明の実施形態によるＣＲ発振回路の構成例を示す回路図である。
【図４】図３の回路の各部の波形例を示す図である。
【図５】図３のＣＲ発振回路を搭載するマイクロコントローラ（発振装置）の構成例を示す図である。
【図６】図５のバンドギャップ回路の構成例を示す回路図である。
【図７】図５のＣＲ発振回路の構成例を示すブロック図である。
【図８】図７の基準電流発生回路の構成例を示す回路図である。
【図９】図８の可変抵抗の構成例を示す回路図である。
【図１０】図８の増幅回路及びその周辺回路の構成例を示す回路図である。
【図１１】図７のトリミング電流ＤＡＣ回路の構成例を示す回路図である。
【図１２】図７の基準電流発生回路の他の構成例を示す回路図である。
【図１３】図７の基準電流発生回路の他の構成例を示す回路図である。
【図１４】図７の基準電流発生回路の他の構成例を示す回路図である。
【図１５】図７の基準電流発生回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
図３は本発明の実施形態によるＣＲ発振回路の構成例を示す回路図であり、図４は図３の回路の各部の波形例を示す図である。図４を参照しながら、図３の回路を説明する。図３のＮＭｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＰＭｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、Ｖｄｄは正の電源電位（例えば１．８Ｖ）を、ＶＲ１８は正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＮＤｎ（ｎは英数字）は発振回路内部のノードを、ＩＶ１、ＩＶ４及びＩＶ５はインバータを、Ｃ１、Ｃ２、ＣＮＢ及びＣＰＢは容量を、ＩＢＩＡＳＲＯＳＣは図３の回路のバイアス電流を、ＰＢはトランジスタＰＭ５のゲートバイアス電位を、ＮＢはトランジスタＮＭ５のゲートバイアス電位を、ＣＬＫ１はクロック信号を、ＶＲＥＧ１は電源電位ＶＲ１８を発生する回路を、示している。インバータＩＶ１、ＩＶ４及びＩＶ５は、それぞれ入力信号を論理反転した信号を出力する。図３において、図１及び図２の回路と同じ働きをする素子、対応するノードには、同じ符号を与えて対応関係を示している。なお、バイアス電流ＩＢＩＡＳＲＯＳＣは、後に説明する図１１の回路で説明する。
【００１６】
トランジスタＰＭ７は、ソースが電源電位Ｖｄｄのノードに接続され、ゲートが基準電位ＧＮＤのノードに接続される。トランジスタＰＭ８は、ソースがトランジスタＰＭ７のドレインに接続され、ゲート及びドレインが相互に接続される。バイアス電流ＩＢＩＡＳＲＯＳＣは、トランジスタＰＭ７及びＰＭ８のドレイン電流である。トランジスタＰＭ９は、ソースが電源電位Ｖｄｄのノードに接続され、ゲートが基準電位ＧＮＤのノードに接続される。トランジスタＰＭ１０は、ソースがトランジスタＰＭ９のドレインに接続され、ゲートがトランジスタＰＭ８のドレインに接続される。トランジスタＮＭ７は、ドレイン及びゲートがトランジスタＰＭ１０のドレインに接続される。トランジスタＮＭ８は、ドレインがトランジスタＮＭ７のソースに接続され、ゲートが電源電位Ｖｄｄのノードに接続され、ソースが基準電位ＧＮＤのノードに接続される。容量ＣＰＢは、電源電位Ｖｄｄのノード及びトランジスタＰＭ８のドレイン間に接続される。容量ＣＮＢは、トランジスタＮＭ７のドレイン及び基準電位ＧＮＤのノード間に接続される。
【００１７】
トランジスタＰＭ４は、ソースが電源電位Ｖｄｄのノードに接続され、ゲートがインバータＩＶ４の出力端子に接続される。トランジスタＮＭ４は、ドレインがトランジスタＰＭ４のドレインに接続され、ゲートがインバータＩＮ４の出力端子に接続され、ソースが基準電位ＧＮＤのノードに接続される。トランジスタＰＭ４及びＮＭ４は、インバータを構成する。トランジスタＰＭ５は、ソースがトランジスタＰＭ４のドレインに接続され、ゲートがトランジスタＰＭ８のドレインに接続され、ドレインがインバータＩＶ１の入力端子に接続される。トランジスタＮＭ５は、ソースがトランジスタＰＭ４のドレインに接続され、ゲートがトランジスタＮＭ７のドレインに接続され、ドレインがインバータＩＶ１の入力端子に接続される。トランジスタＰＭ５及びＮＭ５は、トランスファゲートを構成する。バイアス電位ＰＢは、トランジスタＰＭ５のゲート電位である。バイアス電位ＮＢは、トランジスタＮＭ５のゲート電位である。例えば、バイアス電位ＰＢは１Ｖ、バイアス電位ＮＢは０．８Ｖである。
【００１８】
ノードＮＤ４は、インバータＩＶ１の入力端子に接続される。容量Ｃ２は、ノードＮＤ４及び基準電位ＧＮＤのノード間に接続される。ノードＮＤ１は、インバータＩＮ１の出力端子に接続される。インバータＩＶ５は、ノードＮＤ１の信号を論理反転し、クロック信号ＣＬＫ１を出力する。定電圧発生回路ＶＲＥＧ１は、電源電位ＶＲ１８（例えば１．８Ｖ）を生成する。トランジスタＰＭ６は、ソースが電源電位ＶＲ１８のノードに接続され、ゲートがノードＮＤ１に接続され、ドレインがノードＮＤ５に接続される。トランジスタＮＭ６は、ドレインがノードＮＤ５に接続され、ゲートがノードＮＤ１に接続され、ソースが基準電位ＧＮＤのノードに接続される。トランジスタＰＭ６及びＮＭ６は、インバータを構成する。容量Ｃ１は、ノードＮＤ４及びＮＤ５間に接続される。インバータＩＶ４は、入力端子がノードＮＤ１に接続され、出力端子がノードＮＤ６に接続される。
【００１９】
図２の回路では、容量Ｃ１及びＣ２を充電する電流をバイアス電位ＰＢ及びＮＢで一定に制御しようとしても、ノードＮＤ４が低レベルから高レベルに変化する場合には、トランジスタＮＭ１がオフとなるので、トランジスタＮＭ２のドレイン電位がグランド電位ＧＮＤとなってしまう。トランジスタＮＭ２のドレインには寄生容量が存在するので、ノードＮＤ４が高レベルから低レベルに変化する場合には、ノードＮＤ４の放電電流は、バイアス電位ＮＢで設定した電流と正確に等しくはならず、トランジスタＮＭ２のドレインの寄生容量がグランド電位ＧＮＤからある電位に充電されるのに相当するだけの電荷が、ノードＮＤ４から余計に放電されてしまう。トランジスタＰＭ１のドレインの寄生容量も同様に、電流設定の誤差の原因となっている。
【００２０】
一方、図３の回路では、トランジスタＰＭ４及びＮＭ４の出力の変化が十分高速であれば、トランジスタＰＭ５及びＮＭ５のソース（トランジスタＰＭ４及びＮＭ４に接続されるノード）の寄生容量の充電電流は、ノードＮＤ４には供給されない。このように、図３の回路構成を採用することで、バイアス電位ＰＢ及びＮＢによる電流の設定の精度を改善することができる。
【００２１】
図３のように、負荷に供給する電流を制限する素子をＣＭＯＳトランスファゲート（トランジスタＰＭ５及びＮＭ５）とすると、例えば、トランジスタＰＭ４がオン、トランジスタＮＭ４がオフしている状態であっても、トランジスタＰＭ５がノードＮＤ４に電流を供給するだけでなく、ノードＮＤ４の電位によっては、トランジスタＮＭ５もオンする可能性がある。
【００２２】
図３の回路では、ノードＮＤ４を充電する場合には、トランジスタＰＭ５だけにより電流が供給されるように回路が構成されている。一定電位ＶＲ１８でノードＮＤ５を駆動することで、ノードＮＤ４の信号振幅は、電源電位Ｖｄｄに依存せず一定となる。ノードＮＤ４の信号振幅は、例えば、Ｃ２：Ｃ１を２：１としておくと、電位ＶＲ１８の２／３程度とできる。ノードＮＤ４の信号振幅を小さくすることにより、インバータＩＶ１の耐圧を低くすることができる。
【００２３】
電位ＶｄｄとＶＲ１８はともに１．８Ｖの一定電位だが、後で、図４で説明するように、素子ＰＭ４、ＮＭ４、ＩＶ１、ＩＶ５及びＩＶ４などに供給する電源電位は電位Ｖｄｄとし、トランジスタＰＭ６及びＮＭ６に供給する電源電位だけを電位ＶＲ１８とする。
【００２４】
このように電源電位を分離する理由は、インバータＩＶ１、ＩＶ５及びＩＶ４などの電源電流による電圧変動が、できるだけ電位ＶＲ１８を変動させないようにするためである。図５に示すように、電位ＶＲ１８とＶｄｄの配線を別配線とすることで、電位ＶＲ１８の電位変動をできるだけ抑えることを意図している。
【００２５】
容量Ｃ１とＣ２の比を、１：１とすると、インバータＩＶ１の論理しきい値が０．９Ｖのときには、ノードＮＤ１が低レベルから高レベルに変化すると、ノードＮＤ５の電位は１．８Ｖから０Ｖに変化する。ノードＮＤ４の電位は、０．９Ｖから０Ｖに変化する。ノードＮＤ４は０Ｖから０．９Ｖまで一定の電流で充電され、ノードＮＤ４の電位が０．９Ｖを超えて、ノードＮＤ１の電位が高レベルから低レベルに変化すると、ノードＮＤ４の電位は０．９Ｖから１．８Ｖに変化する。ノードＮＤ４は、１．８Ｖから０．９Ｖまで、一定の電流で放電され、図４のような波形となる。これにより、発振周波数の変動を防止することができる。
【００２６】
容量Ｃ２：Ｃ１を、１：１ではなく、例えば２：１としておくと、ノードＮＤ４の低レベルは０Ｖより高い電位とすることができる。また、ノードＮＤ４の高レベルは１．８Ｖより低い電位とすることができる。これにより、耐圧の低いインバータＩＶ１を用いることができる。
【００２７】
図３のバイアス電位ＰＢ及びＮＢはトランジスタＰＭ５及びＮＭ５のソース電位がほぼ電源電位（１．８Ｖあるいは０Ｖ）の場合に所定の電流が流れるような電位に設定されるので、ノードＮＤ４が充電されるときには、ノードＮＤ４の電位は０Ｖより高い電位とすることができる。これにより、トランジスタＰＭ５でノードＮＤ４を充電するときには、トランジスタＮＭ５はオフを保ち、トランジスタＮＭ５が充電電流に影響を与えないように設計することができる。
【００２８】
また、ノードＮＤ４を放電するときには、トランジスタＮＭ４がオンし、トランジスタＮＭ５で設定される電流でノードＮＤ４を放電するが、ノードＮＤ４の高レベルは電源電位Ｖｄｄより低い電位となるように容量Ｃ１とＣ２の関係を設計することで、トランジスタＮＭ５でノードＮＤ４を放電するときにはトランジスタＰＭ５はオフを保つように設計できる。
【００２９】
ＰチャネルトランジスタＰＭ５及びＮチャネルトランジスタＮＭ５を含むトランスファゲートは、ＰチャネルトランジスタＰＭ５及びＮチャネルトランジスタＮＭ５のゲート電圧に応じて入力端子の信号を出力端子から出力する。インバータＩＮ１は、トランスファゲートＰＭ５，ＮＭ５の出力端子の信号を入力し、入力した信号の論理反転信号を出力する。トランジスタＰＭ６及びＮＭ６を含むインバータは、インバータＩＮ１の出力端子の信号を入力し、入力した信号の論理反転信号を出力する。トランジスタＰＭ４及びＮＭ４を含むインバータは、インバータＩＶ１の出力信号の論理反転信号を入力し、入力した信号の論理反転信号をトランスファゲートＰＭ５，ＮＭ５の入力端子に出力する。容量Ｃ１は、トランスファゲートＰＭ５，ＮＭ５の出力端子及びインバータＰＭ６，ＮＭ６の出力端子間に接続される。容量Ｃ２は、トランスファゲートＰＭ５，ＮＭ５の出力端子及び基準電位ノード間に接続される。インバータＩＶ４は、インバータＰＭ６，ＮＭ６の電源電位配線ＶＲ１８とは異なる電源電位配線Ｖｄｄに接続され、インバータＩＮ１の出力端子の信号を入力し、入力した信号の論理反転信号をインバータＰＭ４，ＮＭ４の入力端子に出力する。以上説明したように、図３の回路により、充放電電流の設定の精度を改善することが可能となる。
【００３０】
図５は、図３のＣＲ発振回路を搭載するマイクロコントローラ（発振装置）の構成例を示す図である。ＣＲ発振回路ＯＳＣ１は、図３のＣＲ発振回路を有し、詳細は後に図８を参照しながら説明する。ＭＣＵ１はＣＲ発振回路ＯＳＣ１を搭載するマイクロコントローラ（発振装置）を、ＶＤＰ５は正の電源電位（例えば５Ｖ）を、ＶｄｄはレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＢＧＲ１はバンドギャップ回路を、ＲＥＧ１は誤差アンプＥＡＭＰ１と出力トランジスタＰＭＯ１と分圧抵抗ＰＲ１，ＰＲ２で構成されるレギュレータを、ＬＶＤＨ１は５Ｖの電源電位ＶＤＰ５を監視する低電圧検出回路を、ＬＶＤＬ１は１．８Ｖの電源電位Ｖｄｄを監視する低電圧検出回路を、ＯＳＣ１はＣＲ発振回路（例えば図３の回路）を、ＬＯＧＩＣ１は内部電位Ｖｄｄで動作する論理回路を、ＥＡＭＰ１はレギュレータＲＥＧ１の誤差アンプを、ＰＭＯ１はレギュレータＲＥＧ１の出力ＰチャネルＭＯＳトランジスタを、ＲＲ１とＲＲ２は電源電位Ｖｄｄを分圧する分圧抵抗を、ＶＤＩＶ１は抵抗ＲＲ１とＲＲ２で分圧された電圧を、ＲＬ１とＲＬ２は電源電位ＶＤＰ５の電位を分圧する抵抗を、ＶＤＩＶ２は抵抗ＲＬ１とＲＬ２で分圧された電圧を、ＬＶＤＨＯＸ１は低電圧検出回路ＬＶＤＨ１の出力電圧を、ＲＬ３とＲＬ４は電源電位Ｖｄｄの電位を分圧する抵抗を、ＶＤＩＶ３は抵抗ＲＬ３とＲＬ４で分圧された電圧を、ＬＶＤＬＯＸ１は低電圧検出回路ＬＶＤＬ１の出力電圧を、ＶＢＧＲはバンドギャップ回路ＢＧＲ１の出力バンドギャップ電圧を、ＣＯ１は電源電位Ｖｄｄを安定化する容量を、ＣＭＰ１とＣＭＰ２はコンパレータ回路を、ＣＬＫ１はＣＲ発振回路ＯＳＣ１の出力クロック信号を、ＶＲ１８はＣＲ発振回路ＯＳＣ１の電源電位を、示している。ＣＲ発振回路ＯＳＣ１の電源電位Ｖｄｄは、図３の回路の電源電位Ｖｄｄに相当する。図５において、図３の回路と同じ働きをする素子、対応するノードには、同じ符号を与えて対応関係を示す。
【００３１】
マイクロコントローラＭＣＵ１においては、外部から供給される電源電位ＶＤＰ５を、例えば５Ｖに保って、内部トランジスタの耐圧から決まる内部電位Ｖｄｄ及びＶＲ１８を内蔵レギュレータＲＥＧ１で発生する。図５には、外部電源電位ＶＤＰ５が５Ｖ、内蔵レギュレータＲＥＧ１で発生する電位Ｖｄｄ及びＶＲ１８が１．８Ｖの例を示す。
【００３２】
電源電位ＶＤＰ５が変動しても、１．８Ｖの一定電位Ｖｄｄを供給するために、バンドギャップ回路ＢＧＲ１により基準電圧ＶＢＧＲを発生する。この基準電圧ＶＢＧＲを基に、レギュレータＲＥＧ１で、１．８Ｖの電位Ｖｄｄ及びＶＲ１８を発生し、内部回路ＬＶＤＬ１，ＯＳＣ１，ＬＯＧＩＣ１に供給する。低電圧検出回路ＬＶＤＨ１は電源電位ＶＤＰ５を監視して、電源電位ＶＤＰ５が所定の電位より低い電位となると、出力電圧ＬＶＤＨＯＸ１を低レベルとする。低電圧検出回路ＬＶＤＬ１は電源電位Ｖｄｄを監視し、電源電位Ｖｄｄが所定の電位より低い電位となると出力電圧ＬＶＤＬＯＸ１を低レベルとする。
【００３３】
論理回路ＬＯＧＩＣ１は、電源電位Ｖｄｄで動作し、必要に応じて、クロック信号ＣＬＫ１がＣＲ発振回路ＯＳＣ１から供給される。ＣＲ発振回路ＯＳＣ１は、レギュレータＲＥＧ１の出力電位Ｖｄｄと、例えばバンドギャップ電圧ＶＢＧＲを基に、バイアス電流を決定し、クロック信号ＣＬＫ１を発生する。
【００３４】
マイクロコントローラＭＣＵ１に搭載されるレギュレータＲＥＧ１、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１、及びＣＲ発振回路ＯＳＣ１は、基準電位あるいは基準電流の発生のために、バンドギャップ回路あるいはバンドギャップ回路と類似の回路を使用することが望ましい。このような場合には、図５のように、共通化できる機能を共通のバンドギャップ回路ＢＧＲ１として実現しておき、これを基に、不足する機能を追加するように回路を構成しておくことで、重複する機能を別個の回路として用意しなくてもよくなる。これにより実効的な回路の面積を削減することが可能となる。
【００３５】
次に、図５のそれぞれの回路の動作を簡単に説明する。バンドギャップ電圧ＶＢＧＲは、１．２Ｖとして説明を進める。レギュレータＲＥＧ１は１．２Ｖの電圧ＶＢＧＲから１．８Ｖの電源電位Ｖｄｄを発生する。誤差アンプＥＡＭＰ１とトランジスタＰＭＯ１が負帰還回路を構成し、バンドギャップ電圧ＶＢＧＲと電圧ＶＤＩＶ１が一致するように電源電位Ｖｄｄが定まる。例えば、抵抗ＲＲ１とＲＲ２の比を１：２の抵抗値となるように設計しておくと、電源電位Ｖｄｄが１．８Ｖのときに、分圧電圧ＶＤＩＶ１が１．２Ｖとなるので、バンドギャップ電圧ＶＢＧＲを基に電源電位Ｖｄｄを１．８Ｖに設定できる。容量ＣＯ１は、負荷電流が急激に変動した場合に、電源電位Ｖｄｄの電位変動を抑制する安定化容量として働く。
【００３６】
低電圧検出回路ＬＶＤＨ１は、例えば、電源電位ＶＤＰ５が２．４Ｖよりも低い電位となったときに、電源電位ＶＤＰ５の低下を検出するための回路として働く。抵抗ＲＬ１とＲＬ２の比を１：１の抵抗値に設計しておくと、電源電位ＶＤＰ５が２．４Ｖよりも低くなったときに、電圧ＶＤＩＶ２がバンドギャップ電圧ＶＢＧＲよりも低くなる。これをコンパレータ回路ＣＭＰ１で検出することで、例えば、出力電圧ＬＶＤＨＯＸ１を低レベルとできる。上で説明したように、レギュレータＲＥＧ１で使用するバンドギャップ回路ＢＧＲ１と、低電圧検出回路ＬＶＤＨ１で使用するバンドギャップ回路ＢＧＲ１は、共通の回路とすることで、低電圧検出回路機能を実現するために、追加しなければならない回路は例えば、抵抗ＲＬ１，ＲＬ２とコンパレータ回路ＣＭＰ１だけとなり、実効的な回路面積を削減することが可能となる。
【００３７】
低電圧検出回路ＬＶＤＬ１は、例えば、電源電位Ｖｄｄが１．４Ｖよりも低い電位となったときに、電源電位Ｖｄｄの低下を検出するための回路として働く。抵抗ＲＬ３とＲＬ４の比を１：６の抵抗値に設計しておくと、電源電位Ｖｄｄが１．４Ｖよりも低くなったときに、電圧ＶＤＩＶ３がバンドギャップ電圧ＶＢＧＲよりも低くなる。これをコンパレータ回路ＣＭＰ２で検出することで、例えば、出力電圧ＬＶＤＬＯＸ１を低レベルとできる。レギュレータＲＥＧ１及び低電圧検出回路ＬＶＤＨ１で使用するバンドギャップ回路ＢＧＲ１と、低電圧検出回路ＬＶＤＬ１で使用するバンドギャップ回路ＢＧＲ１は、共通の回路とすることで、電源電位Ｖｄｄの低電圧検出回路機能を実現するために、追加しなければならない回路は例えば、抵抗ＲＬ３，ＲＬ４とコンパレータ回路ＣＭＰ２だけとなり、実効的な回路面積を削減することが可能となる。
【００３８】
低電圧検出回路ＬＶＤＨ１及びＬＶＤＬ１の例と同様に、ＣＲ発振回路ＯＳＣ１においても、レギュレータＲＥＧ１などと共通の回路機能部分は、回路を兼用することで、ＣＲ発振回路ＯＳＣ１とレギュレータＲＥＧ１を搭載する場合の実効的な面積を削減する効果が得られる。
【００３９】
図５の例は、バンドギャップ電圧ＶＢＧＲを基にＣＲ発振回路ＯＳＣ１のバイアス電流を発生する例を示している。回路の詳細は、他の図を使用して、後に説明する。
【００４０】
図６は、図５のバンドギャップ回路ＢＧＲ１の構成例を示す回路図である。ＮＭＢｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＰＭＢｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＶＤＰ５は正の電源電位（例えば５Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＣＢ１は容量を、ＲＢ１、ＲＢ２、ＲＢ３及びＲＢ４は抵抗を、Ｑ１、Ｑ２はＰＮＰトランジスタを、ＢＰＢはバイアス電位を、ＩＢＬＶＤＨは図５の低電圧検出回路ＬＶＤＨ１に供給するバイアス電流を、ＩＢＬＶＤＬは図５の低電圧検出回路ＬＶＤＬ１に供給するバイアス電流を、ＩＢＯＳＣは図５のＣＲ発振回路ＯＳＣ１に供給するバイアス電流を、ＶＢＥ１はトランジスタＱ１のエミッタ電位を、ＶＢＥ２はトランジスタＱ２のエミッタ電位を、ＩＰ及びＩＭは説明のために与えたノードを、ＶＢＧＲは出力バンドギャップ電圧を、示している。エミッタ電位ＶＢＥ１は、後に説明する図８、図１０、図１４及び図１５の回路で使用される。
【００４１】
図６において、図３及び図５の回路と対応するノードには、同じ符号を与えて対応関係を示した。図６のトランジスタＱ１及びＱ２に添えられた倍率の数字はそれぞれのトランジスタＱ１及びＱ２のサイズの関係を示しているものとする。以下同様に、ＰＮＰトランジスタに添えられた倍率の数字はそれぞれのトランジスタのサイズの関係を示しているものとする。
【００４２】
トランジスタＰＭＢ１〜ＰＭＢ９及びトランジスタＮＭＢ１〜ＮＭＢ５に加わる電源電位ＶＤＰ５は５Ｖなので、これらのトランジスタの耐圧は５Ｖ以上が必要となる。図３の回路で使用する内部電源電位Ｖｄｄ，ＶＲ１８（１．８Ｖ）用のトランジスタとは、ゲート長及びゲート酸化膜厚が異なるが、表記が煩雑となること、電源電位から明らかであることから、図３の回路のトランジスタ記号と同じトランジスタ記号で回路を表現した。以下特に断らない場合は、電源電位に対応したトランジスタが使用されるものとして説明を進める。
【００４３】
トランジスタＰＭＢ１，ＰＭＢ２，ＮＭＢ１，ＮＭＢ２及び抵抗ＲＢ１で構成される回路がバイアス電流を発生する。この部分の回路は一般的なので、詳細な説明は省略する。また、図を簡単にするために、スタートアップ回路及びパワーダウン用の素子などは省略して示している。同じゲート電圧が印加されるトランジスタＮＭＢ１とＮＭＢ２でトランジスタＮＭＢ２のサイズ（ゲート幅）をトランジスタＮＭＢ１に対して大きく設計しておくと、同じ電流を流すために必要なゲート電圧の差と抵抗ＲＢ１でバイアス電流を設計することができる。このバイアス電流が流れる電位として、バイアス電位ＢＰＢが定まる。
【００４４】
トランジスタＰＭＢ５，ＰＭＢ６，ＰＭＢ３，ＮＭＢ３，ＮＭＢ４，ＮＭＢ５，ＰＭＢ４は、ノードＩＰの電位とノードＩＭの電位を一致させるように帰還制御し、バンドギャップ電圧ＶＢＧＲを発生するためのオペアンプ回路として働く。トランジスタＰＭＢ３はオペアンプ回路の電流源として働く。トランジスタＰＭＢ５，ＰＭＢ６，ＰＭＢ３，ＮＭＢ３，ＮＭＢ４，ＮＭＢ５，ＰＭＢ４で構成されるオペアンプ自体は、一般的な２段構成のオペアンプ回路となっている。容量ＣＢ１はオペアンプの位相補償容量として働く。
【００４５】
ノードＩＰとＩＭの電位が一致すると、抵抗ＲＢ２とＲＢ３には等しい電位差が加わるので、抵抗ＲＢ２とＲＢ３の比で決まる電流がトランジスタＱ１とＱ２に流れる。トランジスタＱ１とＱ２のエミッタサイズの比は、例えば、１：１０に設計されているので、抵抗ＲＢ２及びＲＢ３の比とあわせて、トランジスタＱ１とＱ２の電流密度が定まる。この電流密度の比にしたがって、トランジスタＱ１とＱ２のエミッタ電位ＶＢＥ１とＶＢＥ２の差が定まる。このエミッタ電位ＶＢＥ１とＶＢＥ２の電位差が抵抗ＲＢ４に加わり、トランジスタＱ１及びＱ２に流れる電流が定まる。エミッタ電位ＶＢＥ１は、絶対温度に対して負の依存性を示し、トランジスタＱ１とＱ２に流れる電流は絶対温度に正に比例する。以下、ＣＴＡＴは絶対温度に対する負依存性を示し、ＰＴＡＴは絶対温度に対する正依存性を示す。
【００４６】
バンドギャップ電圧ＶＢＧＲが１．２Ｖ程度となるように抵抗ＲＢ２及びＲＢ３の値を選んでおくと、バンドギャップ電圧ＶＢＧＲは温度に依存せず一定となる。バンドギャップ回路ＢＧＲ１の電流源の電流を決定するためにバイアス回路でバイアス電位ＢＰＢを発生するのと同時に、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１及びＣＲ発振回路ＯＳＣ１のバイアス電流としても使用できるように、トランジスタＰＭＢ７，ＰＭＢ８，ＰＭＢ９を設けておくと、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１及びＣＲ発振回路ＯＳＣ１などで、トランジスタＰＭＢ１，ＰＭＢ２，ＮＭＢ１，ＮＭＢ２及び抵抗ＲＢ１で構成されるバイアス回路を重複して用意する必要がなくなる。
【００４７】
また、後で説明するように、バンドギャップ電圧ＶＢＧＲだけでなく、トランジスタＱ１のエミッタ電位ＶＢＥ１をＣＲ発振回路ＯＳＣ１に供給しておくと、ＣＲ発振回路ＯＳＣ１の基準電流発生に都合がよい。
【００４８】
バンドギャップ回路ＢＧＲ１は、ベース及びコレクタが基準電位ノードに接続されたＰＮＰトランジスタＱ１と、ベース及びコレクタが基準電位ノードに接続されたＰＮＰトランジスタＱ２と、ＰＮＰトランジスタＱ２のエミッタに一端が接続された抵抗ＲＢ４とを有する。バンドギャップ回路ＢＧＲ１は、抵抗ＲＢ４の他端の電位ＩＭとＰＮＰトランジスタＱ１のエミッタ電位ＶＢＥ１とが等しくなるように制御することによりバンドギャップ電圧ＶＢＧＲを発生する。
【００４９】
図７は、図５のＣＲ発振回路ＯＳＣ１の構成例を示すブロック図である。ＩＲＥＦ１はＣＲ発振回路ＯＳＣ１の基準電流発生回路を、ＩＤＡＣ１は発振周波数を調整するためのトリミング電流デジタルアナログ変換（ＤＡＣ）回路を、ＯＳＣＣＯＲＥ１はＣＲ発振回路ＯＳＣ１の発振回路本体を、ＴＣＡ［３：０］は、例えば、４ビットの周波数の温度依存性を調整するための信号を、ＴＲＤ［７：０］は、例えば、８ビットの発振周波数の調整用の信号を、ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは基準電流発生回路ＩＲＥＦ１で発生した基準電流を、ＩＢＩＡＳＲＯＳＣはトリミング電流ＤＡＣ回路ＩＤＡＣ１から供給されるＣＲ発振回路本体ＯＳＣＣＯＲＥ１のバイアス電流を、ＣＬＫ１はＣＲ発振回路ＯＳＣ１の出力クロック信号を、示している。
【００５０】
基準電流発生回路ＩＲＥＦ１は、図６のバンドギャップ電圧ＶＢＧＲ及びエミッタ電位ＶＢＥ１などを基に基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生する。トリミング電流ＤＡＣ回路ＩＤＡＣ１は、この基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを基にＣＲ発振回路本体ＯＳＣＣＯＲＥ１に、バイアス電流ＩＢＩＡＳＲＯＳＣを供給する。ＣＲ発振回路本体ＯＳＣＣＯＲＥ１は、例えば、図３のＣＲ発振回路のような構成となっている。図７において、図３及び図５の回路と対応するノードには、同じ符号を与えて対応関係を示している。
【００５１】
温度依存性調整信号ＴＣＡ［３：０］は、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性を調整する信号として働く。周波数調整信号ＴＲＤ［７：０］は、周波数の絶対値を調整するために、バイアス電流ＩＢＩＡＳＲＯＳＣの絶対値を調整する信号として働く。
【００５２】
図８は、図７の基準電流発生回路ＩＲＥＦ１の構成例を示す回路図である。ＰＭＲｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＡＭＰ１とＡＭＰ２は増幅回路（オペアンプ）を、ＲＲ１は抵抗を、ＲＲ２は可変抵抗を、Ｑ３はＰＮＰトランジスタを、ＢＰＴＡＴ１はＰＴＡＴ電流発生回路を、ＢＣＴＡＴ１はＣＴＡＴ電流発生回路を、ＶＢＧＲは、図６のバンドギャップ回路ＢＧＲ１で発生したバンドギャップ電圧を、ＰＧＯはＰＴＡＴ電流発生回路ＢＰＴＡＴ１で発生したバイアス電圧を、ＩＰＴＡＴ１はトランジスタＱ３に流れる電流を、ＲＶＢＥ３はＰＴＡＴ電流発生回路ＢＰＴＡＴ１内部のノードを、ＶＢＥ１は図６のバンドギャップ回路ＢＧＲ１で発生した電位ＶＢＥ１を、ＰＧＯ２はＣＴＡＴ電流発生回路ＢＣＴＡＴ１で発生したバイアス電圧を、ＩＣＴＡＴ１は可変抵抗ＲＲ２に流れる電流を、ＶＦＢはＣＴＡＴ電流発生回路ＢＣＴＡＴ１内部のノードを、ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは図７の電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを、ＶＲ１８は図５のレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、示している。
【００５３】
図８において、図３、図５及び図６の回路と対応するノードあるいは素子には、同じ符号を与えて対応関係を示している。図８のトランジスタＱ３に添えられた倍率の数字は、トランジスタＱ１，Ｑ２，Ｑ３のトランジスタのサイズの関係を示しているものとする。
【００５４】
図５のバンドギャップ回路ＢＧＲ１とレギュレータＲＥＧ１は５Ｖの電源電位ＶＤＰ５から１．８Ｖの電源電位Ｖｄｄを発生する回路なので、その電源電位は電位ＶＤＰ５でなければならない。一方、ＣＲ発振回路ＯＳＣ１は電源電位Ｖｄｄで動作する論理回路ＬＯＧＩＣ１にクロック信号ＣＬＫ1を供給するための回路なので、電源電位は電位Ｖｄｄでもよい。電位Ｖｄｄを電源電位とすると、電位ＶｄｄはレギュレータＲＥＧ１で発生した電位なので、電源電位Ｖｄｄの変動幅が小さいという利点が得られる。電流が一定している部分は、できるだけ、論理回路ＬＯＧＩＣ１の電源電位の影響を受けないように配線しておいた方がノイズの観点から有利なので、図８では、電源電位は電位Ｖｄｄと別配線とするという意味で電位ＶＲ１８としている。
【００５５】
図３の構成から分かるように、図３及び図７のＣＲ発振回路本体ＯＳＣＣＯＲＥ１の信号振幅はレギュレータＲＥＧ１（図５）により、温度に依存せずほぼ一定に保たれている。発振周波数を一定に保つためには、ＣＲ発振回路本体ＯＳＣＣＯＲＥ１の容量の充放電電流を温度及び電源電位ＶＤＰ５によらずに一定に保つ必要がある。この目的のために、図８の回路で、温度に依存しない一定電流を発生する。
【００５６】
温度に依存しない一定電流を発生する原理は、バンドギャップ回路ＢＧＲ１とほぼ同じで、絶対温度に正に比例する電流ＩＰＴＡＴ１と、絶対温度に対して負の依存性を持つ電流ＩＣＴＡＴ１を加算して、ほぼ温度に依存しない電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生する。
【００５７】
ＰＴＡＴ電流発生回路ＢＰＴＡＴ１で絶対温度に正に比例する電流ＩＰＴＡＴ１を発生し、ＣＴＡＴ電流発生回路ＢＣＴＡＴ１で絶対温度に対して負の依存性を持つ電流ＩＣＴＡＴ１を発生し、トランジスタＰＭＲ１とゲート電圧ＰＧＯを同じとしたトランジスタＰＭＲ２及びＰＭＲ３には絶対温度に正に比例する電流が流れる。トランジスタＰＭＲ４とゲート電圧ＰＧＯ２を同じとしたトランジスタＰＭＲ４及びＰＭＲ５には絶対温度に対して負の依存性を持つ電流が流れる。電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは、それぞれ、トランジスタＰＭＲ２，ＰＭＲ３の電流とトランジスタＰＭＲ５，ＰＭＲ６の電流の和なので、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは温度に依存しない電流となる。
【００５８】
次に、ＰＴＡＴ電流発生回路ＢＰＴＡＴ１で、絶対温度に正に比例する電流ＩＰＴＡＴ１を発生する原理を説明する。ＰＮＰトランジスタＱ３の順方向電圧ＶＢＥ３は、絶対温度に対して、ほぼ負の比例関係を示す。例えば、絶対０度で１．２Ｖ程度の値を示し、室温付近で６００ｍＶ程度となるような直線で近似できる。図６のバンドギャップ回路ＢＧＲ１で発生したバンドギャップ電圧ＶＢＧＲは温度に依存せず１．２Ｖ程度で一定の値となる。増幅回路ＡＭＰ１でバンドギャップ電圧ＶＢＧＲとノードＲＶＢＥ３の電圧が一致するように帰還制御することで、ノードＲＶＢＥ３の電圧は、バンドギャップ電圧ＶＢＧＲと同じ電圧となり温度に依存せず、１．２Ｖ程度で一定となる。ところで、電圧ＶＢＥ３は、絶対温度に対して、ほぼ負の比例関係となるので、抵抗ＲＲ１に加わる電圧は、絶対温度に正に比例する。抵抗ＲＲ１に加わる電圧が、絶対温度に比例するので、抵抗ＲＲ１に流れる電流ＩＰＴＡＴ１は、絶対温度に比例する電流となる。トランジスタＰＭＲ１に流れる電流は電流ＩＰＴＡＴ１なので、電圧ＰＧＯをゲート電圧とするトランジスタＰＭＲ１，ＰＭＲ２，ＰＭＲ３に流れる電流は、電流ＩＰＴＡＴ１と同じく絶対温度に比例する電流となる。
【００５９】
一方、図６のバンドギャップ回路ＢＧＲ１から供給される電位ＶＢＥ１は、電圧ＶＢＥ３と同様、絶対温度に対して、ほぼ負の比例関係を示す。増幅回路ＡＭＰ２で電位ＶＢＥ１とノードＶＦＢの電位が一致するように帰還制御することで、ノードＶＦＢの電位は、電位ＶＢＥ１と同じ電位となり絶対温度に対して、ほぼ負の比例関係を示す。可変抵抗ＲＲ２に加わる電位は、絶対温度に対して、ほぼ負の比例関係を示す。可変抵抗ＲＲ２に加わる電圧が、絶対温度に負の比例関係となるので、可変抵抗ＲＲ２に流れる電流ＩＣＴＡＴ１は、絶対温度に負の比例する電流となる。トランジスタＰＭＲ４に流れる電流は電流ＩＣＴＡＴ１なので、電圧ＰＧＯ２をゲート電圧とするＰＭＲ４，ＰＭＲ５，ＰＭＲ６に流れる電流は、電流ＩＣＴＡＴ１と同じく絶対温度に負の比例する電流となる。電流ＩＣＴＡＴ１の値を可変とするために、抵抗ＲＲ２を可変抵抗としている。この部分のより詳細な回路は、後でさらに説明する。
【００６０】
基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭは、トランジスタＰＭＲ２及びＰＭＲ５に流れる電流、及びトランジスタＰＭＲ３，ＰＭＲ６に流れる電流を適切な割合で加算することで、温度に依存しない電流となる。図８の回路で、温度に依存しない基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生することで、必要なＰＮＰトランジスタの数を削減できる効果が得られる。
【００６１】
例えば、図６のバンドギャップ回路ＢＧＲ１では、ＰＴＡＴ電流を発生するために、異なるサイズのトランジスタＱ１とＱ２を用いて、これらを異なる電流密度でバイアスし、その順方向電圧の差を利用していた。このため、トランジスタＱ１の１１倍相当のサイズのＰＮＰトランジスタを必要としていた。一方、図８の回路では、トランジスタＱ３と直列接続した抵抗ＲＲ１の電位を、温度によらず一定に保つことで、１倍の大きさのトランジスタＱ３ひとつ（ＰＮＰトランジスタ１つ分）で、ＰＴＡＴ電流ＩＰＴＡＴ１を発生している。つまり、バンドギャップ電圧ＶＢＧＲを利用することで、ＰＴＡＴ電流ＩＰＴＡＴ１の発生に必要なＰＮＰトランジスタの面積を大幅に削減している。
【００６２】
基準電流発生回路ＩＲＥＦ１は、絶対温度に対して正の依存性を持つ正依存性電流ＩＰＴＡＴ１を発生する正依存性（ＰＴＡＴ）電流発生回路ＢＴＡＴ１と、絶対温度に対して負の依存性を持つ負依存性電流ＩＣＴＡＴ１を発生する負依存性（ＣＴＡＴ）電流発生回路ＢＣＴＡＴ１とを有する。基準電流発生回路ＩＲＥＦ１は、正依存性電流ＩＰＴＡＴ１及び負依存性電流ＩＣＴＡＴ１を加算することにより基準電流ＩＢＩＡＳ，ＩＢＩＡＳＴＲＩＭを発生する。図３のＰチャネルトランジスタＰＭ５及びＮチャネルトランジスタＮＭ５のゲートには、基準電流ＩＢＩＡＳ，ＩＢＩＡＳＴＲＩＭに応じた電圧が印加される。
【００６３】
正依存性電流発生回路ＢＰＴＡＴ１は、コレクタ及びベースが基準電位ノードに接続されたＰＮＰトランジスタＱ３と、ＰＮＰトランジスタＱ３のエミッタに一端が接続された抵抗ＲＲ１と、抵抗ＲＲ１の他端のノードＲＶＢＥ３の電位と第１の電位（バンドギャップ電圧）ＶＢＧＲが等しくなるように抵抗ＲＲ１に流れる正依存性電流ＩＰＴＡＴ１を制御する第１の制御回路とを有する。第１の制御回路は、増幅回路ＡＭＰ１及びトランジスタＰＭＲ１を有する。増幅回路ＡＭＰ１は、図６のバンドギャップ回路ＢＧＲ１のバンドギャップ電圧ＶＢＧＲを入力する。
【００６４】
負依存性電流発生回路ＢＣＴＡＴ１は、一端が基準電位ノードに接続された抵抗ＲＲ２と、抵抗ＲＲ２の他端のノードＶＦＢの電位と第２の電位ＶＢＥ１が等しくなるように抵抗ＲＲ２に流れる負依存性電流ＩＣＴＡＴ１を制御する第２の制御回路とを有する。第２の制御回路は、増幅回路ＡＭＰ２及びトランジスタＰＭＲ４を有する。増幅回路ＡＭＰ２は、図６のバンドギャップ回路ＢＧＲ１のＰＮＰトランジスタＱ１のエミッタ電位ＶＢＥ１を入力する。
【００６５】
以上説明したように、図８の基準電流発生回路ＩＲＥＦ１を使用することで、必要な素子面積を削減できる効果が得られる。
【００６６】
図９は、図８の可変抵抗ＲＲ２の構成例を示す回路図である。ＮＭＶｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＲＶｎ（ｎは整数）は抵抗を、ＶＦＢは図８のノードＶＦＢを、ＧＮＤは基準電位（グランド電位：０Ｖ）を、示している。
【００６７】
図９において、図８の回路と対応するノードあるいは素子には、同じ符号を与えて対応関係を示している。トランジスタＮＭＶ１〜ＮＭＶ１５のゲートに添えられた００００から１１１０の数字は、図９の可変抵抗ＲＲ２を４ビットの調整信号ＴＣＡ［３：０］（図７）で制御する場合の、ゲートが高レベルとなる４ビットの入力調整信号ＴＣＡ［３：０］の組み合わせの例を示している。４ビットの調整信号ＴＣＡ［３：０］で１６通りの基準電流の温度依存性を選択することができる。基準電流の温度依存性を調整するために、電流ＩＣＴＡＴ１の電流値を変更する。電流ＩＣＴＡＴ１の電流値を変更するために、可変抵抗ＲＲ２の抵抗値を変更する。図９の回路で、温度依存性調整信号ＴＣＡ［３：０］に応じて可変抵抗ＲＲ２の値を変更することができる。
【００６８】
調整信号ＴＣＡ［３：０］が００００の場合には、トランジスタＮＭＶ１がオンとなり、ノードＶＦＢと基準電位ＧＮＤのノード間の抵抗値（抵抗ＲＲ２の値）は、抵抗ＲＶ１の値となる。調整信号ＴＣＡ［３：０］が１１１１の場合には、トランジスタＮＭＶ１〜ＮＭＶ１５がすべてオフとなり、可変抵抗ＲＲ２の値は抵抗ＲＶ１〜ＲＶ１６の値の和となる。調整信号ＴＣＡ［３：０］が００１１の場合には、トランジスタＮＭＶ１〜ＮＭＶ３がオフとなり、トランジスタＮＭＶ４がオンとなる。可変抵抗ＲＲ２の値は、抵抗ＲＶ１〜ＲＶ４の値の和となる。
【００６９】
このように、図９の回路を図８の可変抵抗ＲＲ２として使用することができる。図８の可変抵抗ＲＲ２の抵抗値を可変とすることで、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性を、例えば図７の調整信号ＴＣＡ［３：０］で変更することが可能となる。電流ＩＰＴＡＴ１とＩＣＴＡＴ１の和で、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生するので、可変抵抗ＲＲ２の値を変更することにより、基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性を変更することができる。
【００７０】
基準電流発生回路ＩＲＥＦ１は、温度依存性調整信号ＴＣＡ［３：０］に応じて正依存性電流ＩＰＴＡＴ１及び負依存性電流ＩＣＴＡＴ１の加算比率を変えて加算することにより基準電流ＩＢＩＡＳ，ＩＢＩＡＳＴＲＩＭを発生する。抵抗ＲＲ２は、温度依存性調整信号ＴＣＡ［３：０］に応じて抵抗値が変化する可変抵抗である。
【００７１】
図６で発生した実際の基準電圧発生回路の出力電位ＶＢＧＲには、誤差が存在する。この誤差にも起因して、バンドギャップ電圧ＶＢＧＲの温度依存性は、製造された回路の個体によって、わずかにプラスになったり、マイナスとなったりする。このため、図５のレギュレータＲＧＥ１で発生する電位Ｖｄｄ及びＶＲ１８の値も、製造された回路の個体によって、わずかにプラスになったり、マイナスとなったりする。
【００７２】
このため、図８の回路で発生した基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭが完全に理想的であっても、発振周波数の温度依存性は、回路個体毎にわずかに異なる。さらに、図８の回路で発生する基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性自体も、回路個体毎に異なる。このため、望ましい発振周波数の温度依存性を得るためには、回路個体毎に温度依存性を調整する必要がある。図８の基準電流発生回路の可変抵抗ＲＲ２を図９のように構成しておくことで、図８の基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性を電気的に可変とすることができる。
【００７３】
これにより、発振周波数の温度依存性を回路個体毎に調整することが可能となり、より精度の高い周波数設定が可能となる。
【００７４】
図１０は、図８の増幅回路ＡＭＰ１，ＡＭＰ２及びその周辺回路の構成例を示す回路図である。ＰＭＲｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＮＭＲｎ（ｎは整数）はＮチャネルＭＯＳトランジスタを、ＲＲ１及びＲＲ３は抵抗を、ＲＲ２は可変抵抗を、Ｑ３はＰＮＰトランジスタを、ＶＢＧＲは、図６のバンドギャップ回路ＢＧＲ１で発生したバンドギャップ電圧を、ＰＧＯは発生したバイアス電圧を、ＲＶＢＥ３は内部のノードを、ＶＢＥ１は図６のバンドギャップ回路ＢＧＲ１で発生した電位ＶＢＥ１を、ＰＧＯ２は発生したバイアス電圧を、ＶＦＢは内部のノードを、ＶＲ１８は図５のレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＩＢＯＳＣは図６のバンドギャップ回路ＢＧＲ１から供給されるバイアス電流ＩＢＯＳＣを、ＯＰＢ，ＯＮＣＢ，ＯＮＢは電流ＩＢＯＳＣから発生するバイアス電位を、ＣＲ１は容量を、示している。
【００７５】
図１０において、図３、図５、図６、図８などの回路と対応するノードあるいは素子には、同じ符号を与えて対応関係を示している。図１０のトランジスタＱ３に添えられた倍率の数字は、トランジスタＱ１、Ｑ２、Ｑ３のトランジスタサイズの関係を示しているものとする。図を簡単にするために、図８のトランジスタＰＭＲ２及びＰＭＲ３など一部省略しているが、図８の増幅回路ＡＭＰ１及びＡＭＰ２のトランジスタレベルの回路の一例を表わしているものとする。
【００７６】
図１０のトランジスタＰＭＲ７，ＰＭＲ８，ＮＭＲ２，ＮＭＲ３，ＮＭＲ４が、図８の増幅回路ＡＭＰ１として働く。一般的な差動回路なので、この部分の動作説明は省略する。バンドギャップ電圧ＶＢＧＲが１．２Ｖ、電源電位ＶＲ１８が１．８Ｖなので、ＮチャネルＭＯＳトランジスタＮＭＲ２，ＮＭＲ３を入力トランジスタとする差動回路とした例としている。基準電位ＶＢＧＲがより基準電位ＧＮＤに近い電位の場合には、ＰチャネルＭＯＳトランジスタを入力トランジスタとする差動回路とするなど変形が可能である。
【００７７】
トランジスタＰＭＲ７，ＰＭＲ８，ＮＭＲ２，ＮＭＲ３，ＮＭＲ４が動作するためには、トランジスタＮＭＲ４のゲート電圧を、所定の電流が流れるようにバイアスしなければならない。この目的のために、図６のバンドギャップ回路ＢＧＲ１からバイアス電流ＩＢＯＳＣを受け取って、トランジスタＮＭＲ１でトランジスタＮＭＲ４のゲート電圧に変換している。
【００７８】
このような構成とすることで、増幅回路ＡＭＰ１側で独立なバイアス回路を用意する必要がなくなるので、回路面積を節約できる効果が得られる。
【００７９】
図１０のトランジスタＰＭＲ１１〜ＰＭＲ１５及びトランジスタＮＭＲ８〜ＮＭＲ１１が、図８の増幅回路ＡＭＰ２として働く。容量ＣＲ１は位相補償容量として働く。増幅回路ＡＭＰ１及びＡＭＰ２は、ともに帰還回路として使用するので、必要に応じて、位相補償を行う。図１０の増幅回路ＡＭＰ２は一般的な折り返しカスコード回路なので、この部分の動作の説明は省略する。電位ＶＢＥ１が基準電位ＧＮＤに近い電位なので、ＰチャネルＭＯＳトランジスタＰＭＲ１２，ＰＭＲ１３を入力トランジスタとする折り返しカスコード回路としている。
【００８０】
図１０の増幅回路ＡＭＰ１と同様、図１０の増幅回路ＡＭＰ２もバイアス電位を供給する必要があるが、例えば、図１０に示すように、電流ＩＢＯＳＣを基に、電位ＯＰＢ，ＯＮＢ，ＯＮＣＢを発生することが可能であり、バイアス電流ＩＢＯＳＣを図６の回路から供給することで、回路面積を削減することができる。図６の電流ＩＢＯＳＣはこのような目的で設けられていて、図６の電流ＩＢＬＶＤＨ，ＩＢＬＶＤＬも同様に使用することができることは言うまでもない。
【００８１】
電流ＩＢＯＳＣから電位ＯＰＢ，ＯＮＢ，ＯＮＣＢを発生する部分の回路も一般的な構成なので、この部分の動作説明は省略する。
【００８２】
以上説明したように、例えば、図１０のような回路で増幅回路ＡＭＰ１及びＡＭＰ２を実現することができ、バイアス電流ＩＢＯＳＣを図６から供給することで、バイアス電流発生のための素子を削減することができる。
【００８３】
図１１は、図７のトリミング電流ＤＡＣ回路ＩＤＡＣ１の構成例を示す回路図である。ＮＭＤＰｎ（ｎは整数）、ＮＭＤＡＳｎ（ｎは整数）、ＮＭＤＡｎ（ｎは整数）、ＮＭＤＡ、ＮＭＤＢ、ＮＭＤＢ１はＮチャネルＭＯＳトランジスタを、ＩＢＩＡＳＴＲＩＭは図８の電流ＩＢＩＡＳＴＲＩＭを、ＩＢＩＡＳは図８の電流ＩＢＩＡＳを、ＰＤ１８はパワーダウン信号を、ＩＢＩＡＳＲＯＳＣは図３のバイアス電流ＩＢＩＡＳＲＯＳＣを、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＩＢＩＡＳＴＲＩＭＬＳＢは電流ＤＡＣ回路ＩＤＡＣ１の１ＬＳＢ（最下位ビット）に相当する電流を、ＩＢＩＡＳＯＦＦＳＥＴは出力電流ＩＢＩＡＳＲＯＳＣの最小電流となるオフセット分の電流を、示している。図１１において、図３、図５、図７、図８などの回路と対応するノードあるいは素子には、同じ符号を与えて対応関係を示している。
【００８４】
図１１は、図７に示したような８ビットの信号ＴＲＤ［７：０］で、バイアス電流ＩＢＩＡＳＲＯＳＣの絶対値を制御するための電流ＤＡＣ回路として働く。ＮチャネルＭＯＳトランジスタＮＭＤＡＳ１〜ＮＭＤＡＳ２５６は、例えば、同じサイズのＮチャネルＭＯＳトランジスタが２５６個用意されていることを表わしている。同様に、ＮチャネルＭＯＳトランジスタＮＭＤＡ１〜ＮＭＤＡ２５６も、同じサイズのＮチャネルＭＯＳトランジスタが２５６個用意されていることを表わしている。
【００８５】
電流ＩＢＩＡＳＴＲＩＭのノードは、図８の電流ＩＢＩＡＳＴＲＩＭのノードと接続されて、バイアス電流ＩＢＩＡＳＴＲＩＭをトランジスタＮＭＤＡによりゲート電圧に変換する。このゲート電圧がトランジスタＮＭＤＡ１〜ＮＭＤＡ２５６に供給されるので、トランジスタＮＭＤＡ１〜ＮＭＤＡ２５６は同じ電流を流すことが可能となる。図１１の電流ＩＢＩＡＳＴＲＩＭＬＳＢは、１つあたりのトランジスタＮＭＤＡｎ（ｎは１〜２５６）に流れる電流を示している。トランジスタＮＭＤＡとトランジスタＮＭＤＡ１〜ＮＭＤＡ２５６のサイズを適切に設計しておくことで、電流ＩＢＩＡＳＴＲＩＭを基に、必要な値の電流ＩＢＩＡＳＴＲＩＭＬＳＢを得ることができる。例えば、トランジスタＮＭＤＡとトランジスタＮＭＤＡ１〜ＮＭＤＡ２５６は、すべて同じサイズであり、それぞれ１μＡの電流ＩＢＩＡＳＴＲＩＭＬＳＢを流すことができる。
【００８６】
トランジスタＮＭＤＡ１〜ＮＭＤＡ２５６とトランジスタＮＭＤＡＳ１〜ＮＭＤＡＳ２５６は、それぞれ直列に接続されている。２５６個のトランジスタＮＭＤＡＳ１〜ＮＭＤＡＳ２５６のゲートのうち高レベルとする数を制御することで、図３及び図７のＣＲ発振回路本体ＯＳＣＣＯＲＥ１に供給するバイアス電流ＩＢＩＡＳＲＯＳＣの値を制御することができる。トランジスタＮＭＤＡＳ１〜ＮＭＤＡＳ２５６のゲートに添えられた１〜２５６の数字は、このゲートの制御信号を意味している。図７に示したように８ビットのデジタル信号ＴＲＤ［７：０］で２５６通りのバイアス電流ＩＢＩＡＳＲＯＳＣを制御することができるので、例えば、図１１の電流ＤＡＣ回路でバイアス電流ＩＢＩＡＳＲＯＳＣの値を調整できる。
【００８７】
バイアス電流ＩＢＩＡＳＲＯＳＣの値の最小値は、例えば図１１では、１つ分のＩＢＩＡＳＴＲＩＭＬＳＢ＋ＩＢＩＡＳＯＦＦＳＥＴとなる。この電流を図７のＣＲ発振回路本体ＯＳＣＣＯＲＥ１の周波数調整に必要な最小電流となるように設計しておけばよい。電流ＩＢＩＡＳＯＦＦＳＥＴは電流ＩＢＩＡＳを基にトランジスタＮＭＤＢとＮＭＤＢ１のサイズ比を適切に設計しておくことで任意の値に設計できることは明らかであろう。また、トランジスタＮＭＤＰ１及びＮＭＤＰ２のゲート電圧ＰＤ１８を高レベルとすることで、ＮチャネルＭＯＳトランジスタのゲート電圧が０となるのでパワーダウン状態とできることも図から明らかであろう。
【００８８】
電流デジタルアナログ変換（ＤＡＣ）回路ＩＤＡＣ１は、基準電流ＩＢＩＡＳＴＲＩＭを用いて、デジタル信号ＴＲＤ［７：０］をアナログのバイアス電流ＩＢＩＡＳＲＯＳＣに変換する。図３のＰチャネルトランジスタＰＭ５及びＮチャネルトランジスタＮＭ５のゲートには、バイアス電流ＩＢＩＡＳＲＯＳＣに応じた電圧が印加される。
【００８９】
以上説明したように、図１１のような回路で、図８の基準電流発生回路ＩＲＥＦ１で発生した電流ＩＢＩＡＳＴＲＩＭを基に、周波数調整に必要なバイアス電流ＩＢＩＡＳＲＯＳＣの可変機構が実現できる。
【００９０】
図１２は、図７の基準電流発生回路ＩＲＥＦ１の他の構成例を示す回路図である。ＰＭＲＢｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＡＭＰ３とＡＭＰ４は増幅回路（オペアンプ）を、ＲＲ４は抵抗を、ＲＲ５は可変抵抗を、Ｑ４とＱ５はＰＮＰトランジスタを、ＢＰＴＡＴ２はＰＴＡＴ電流発生回路を、ＢＣＴＡＴ２はＣＴＡＴ電流発生回路を、ＰＧＯ３はＰＴＡＴ電流発生回路ＢＰＴＡＴ２で発生したバイアス電位を、ＩＰＴＡＴ２はトランジスタＱ５に流れる電流を、ＲＶＢＥ５とＶＢＥ４はＰＴＡＴ電流発生回路ＢＰＴＡＴ２内部のノードを、ＰＧＯ４はＣＴＡＴ電流発生回路ＢＣＴＡＴ２で発生したバイアス電位を、ＩＣＴＡＴ２は可変抵抗ＲＲ５に流れる電流を、ＶＦＢはＣＴＡＴ電流発生回路ＢＣＴＡＴ２内部のノードを、ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭは図７の電流ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭを、ＶＲ１８は図５のレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０ｖ）を、示している。図１２において、図８などの図と対応するノード、素子には、同じ符号を与えて対応関係を示したので、重複する説明は省略する。
【００９１】
以下、図１２の回路と図８の回路の違いを説明する。図１２においても、ＰＴＡＴ電流発生回路ＢＰＴＡＴ２でＰＴＡＴ電流ＩＰＴＡＴ２を発生し、ＣＴＡＴ電流発生回路ＢＣＴＡＴ２でＣＴＡＴ電流ＩＣＴＡＴ２を発生する。これらの電流ＩＰＴＡＴ２及びＩＣＴＡＴ２を加算して、電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生する。可変抵抗ＲＲ５の抵抗値を変更することで、ＣＴＡＴ電流ＩＣＴＡＴ２の値を変更できるので、基準電流の温度依存性を調整できることも図８の回路と同様である。
【００９２】
図８の回路では、図６のバンドギャップ回路ＢＧＲ１からバンドギャップ電圧ＶＢＧＲ及び電位ＶＢＥ１が供給されて、これを基にＰＴＡＴ電流ＩＰＴＡＴ１とＣＴＡＴ電流ＩＣＴＡＴ１を発生していた。バンドギャップ回路ＢＧＲ１の電位ＶＢＧＲ及びＶＢＥ１を利用することで、基準電流発生に必要な素子を削減していた。
【００９３】
一方、図１２では、基準電流発生回路ＩＲＥＦ１内部だけで、トランジスタＱ４とＱ５を基に、ＰＴＡＴ電流ＩＰＴＡＴ２とＣＴＡＴ電流ＩＣＴＡＴ２を発生している。素子数は増えるが、図１２のような構成も可能である。レギュレータＲＥＧ１のバンドギャップ回路ＢＧＲ１と位置的に遠い場所にこれら回路を配置する場合には、図１２のような基準電流発生回路ＩＲＥＦ１を採用することも可能である。
【００９４】
ノードＲＶＢＥ５の電位とノードＶＢＥ４の電位が一致するように制御し、トランジスタＱ４とＱ５の電流密度の比を適切に設計することで、絶対温度に比例するＰＴＡＴ電流ＩＰＴＡＴ２を発生できることは、図６のバンドギャップ回路ＢＧＲ１と同じである。ＰＮＰトランジスタＱ４の順方向電圧であるノードＶＢＥ４の電圧を基に、電流を発生することで、ＣＴＡＴ電流ＩＣＴＡＴ２を発生できることも、図８の回路と同様である。
【００９５】
図１２の回路を採用すると、図８の回路の場合のような面積削減の効果は得られないが、図７の説明で述べた、基準電流の温度依存性を調整できる効果、発振周波数の調整が可能な効果は得られる。
【００９６】
図１３は、図７の基準電流発生回路ＩＲＥＦ１の他の構成例を示す回路図である。図１３の回路と図８の回路の違いは、増幅回路ＡＭＰ２のマイナス入力だけなので、この部分の違いだけを説明する。回路素子の名称、ノード名なども全く図８と同じなので、重複する説明は省略する。
【００９７】
図８の回路では、増幅回路ＡＭＰ２のマイナス入力はバンドギャップ回路ＢＧＲ１（図６）の電圧ＶＢＥ１としていた。一方、図１３の回路では、増幅回路ＡＭＰ２のマイナス入力はＰＴＡＴ電流発生回路ＢＰＴＡＴ１の電圧ＶＢＥ３としている。図１３のトランジスタＱ３にもＰＴＡＴ電流ＩＰＴＡＴ１が流れるので、図１３の電圧ＶＢＥ３と図６の電圧ＶＢＥ１はほぼ同じノード電圧となり、またその温度特性も絶対温度に対して負の比例の関係となる。従って、図１３のような接続としても、図８の回路と同様に基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生することが可能である。
【００９８】
図１３のような接続を採用すると、図６のバンドギャップ回路ＢＧＲ１から基準電流発生回路ＩＲＥＦ１（図１３）に供給する電位及びバイアス電流は、バンドギャップ電圧ＶＢＧＲと電流ＩＢＯＳＣだけでよくなり、信号線を削減できる効果が得られる。
【００９９】
一方、図８の構成では、ＣＴＡＴ電流発生回路ＢＣＴＡＴ１の基準電位（増幅回路ＡＭＰ２のマイナス入力）ＶＢＥ１が、すでに安定している電位ＶＢＥ１なので、ＣＲ発振回路を起動するときの基準電流の安定化時間を短縮できる利点がある。図１３の回路では、ＰＴＡＴ電流発生回路ＢＰＴＡＴ１の電位ＶＢＥ３が安定した後、これを基にノードＶＦＢの電位が安定するので、基準電流が安定するまでの時間が、図８の回路より長くなる。
【０１００】
増幅回路ＡＭＰ１は、図６のバンドギャップ回路ＢＧＲ１のバンドギャップ電圧ＶＢＧＲを入力し、バンドギャップ電圧ＶＢＧＲと抵抗ＲＲ１の他端のノードＲＶＢＥ３の電位が等しくなるように抵抗ＲＲ１に流れる正依存性電流ＩＰＴＡＴ１を制御する。増幅回路ＡＭＰ２は、ＰＮＰトランジスタＱ３のエミッタ電位ＶＢＥ３と抵抗ＲＲ２の他端のノードＶＦＢの電位が等しくなるように抵抗ＲＲ２に流れる負依存性電流ＩＣＴＡＴ１を制御する。
【０１０１】
図１４は、図７の基準電流発生回路ＩＲＥＦ１の他の構成例を示す回路図である。ＰＭＲＣｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＡＭＰ５とＡＭＰ６は増幅回路（オペアンプ）を、ＲＲ４は抵抗を、ＲＲ７は可変抵抗を、Ｑ５はＰＮＰトランジスタを、ＢＰＴＡＴ３はＰＴＡＴ電流発生回路を、ＢＣＴＡＴ３はＣＴＡＴ電流発生回路を、ＰＧＯ５はＰＴＡＴ電流発生回路ＢＰＴＡＴ３で発生したバイアス電位を、ＩＰＴＡＴ３はトランジスタＱ５に流れる電流を、ＲＶＢＥ５はＰＴＡＴ電流発生回路ＢＰＴＡＴ３内部のノードを、ＰＧＯ６はＣＴＡＴ電流発生回路ＢＣＴＡＴ３で発生したバイアス電位を、ＩＣＴＡＴ３は可変抵抗ＲＲ７に流れる電流を、ＶＦＢはＣＴＡＴ電流発生回路ＢＣＴＡＴ３内部のノードを、ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭは図７の電流ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭを、ＶＲ１８はレギュレータＲＥＧ１で発生する正の電源電位（例えば１．８Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＶＢＥ１は図６で発生した電位ＶＢＥ１を、示している。図１４において、図８などの図と対応するノード、素子には、同じ符号を与えて対応関係を示したので、重複する説明は省略する。
【０１０２】
図８では、バンドギャップ電圧ＶＢＧＲを基に絶対温度に比例する電流ＩＰＴＡＴ１を発生した。一方、図１４の回路では、バンドギャップ回路ＢＧＲ１の電位ＶＢＥ１を基にＰＴＡＴ電流ＩＰＴＡＴ３を発生する。
【０１０３】
図１２では、ノードＲＶＢＥ５とＶＢＥ４の電位が一致するように制御することで、ＰＴＡＴ電流ＩＰＴＡＴ２を発生することができる。図１２のノードＶＢＥ４の電位と、図６の電位ＶＢＥ１は、ほぼ等しい電位となっているので、ノードＶＢＥ４の電位を電位ＶＢＥ１で置き換えてもＰＴＡＴ電流を発生することができる。図１４は、ノードＲＶＢＥ５の電位と電位ＶＢＥ１を増幅回路ＡＭＰ５で一致するように制御して、ＰＴＡＴ電流ＩＰＴＡＴ３を発生する。図１４のような構成とすることで、図１２の回路に対して素子数を削減することができる。
【０１０４】
増幅回路ＡＭＰ１は、図６のバンドギャップ回路ＢＧＲ１のＰＮＰトランジスタＱ１のエミッタ電位ＶＢＥ１を入力し、エミッタ電位ＶＢＥ１と抵抗ＲＲ４の他端のノードＲＶＢＥ５の電位が等しくなるように抵抗ＲＲ４に流れる正依存性電流ＩＰＴＡＴ３を制御する。増幅回路ＡＭＰ２は、図６のバンドギャップ回路ＢＧＲ１のＰＮＰトランジスタＱ１のエミッタ電位ＶＢＥ１を入力し、エミッタ電位ＶＢＥ１と抵抗ＲＲ７の他端のノードＶＦＢの電位が等しくなるように抵抗ＲＲ７に流れる負依存性電流ＩＣＴＡＴ３を制御する。
【０１０５】
図１５は、図７の基準電流発生回路ＩＲＥＦ１の他の構成例を示す回路図である。ＰＭＲＤｎ（ｎは整数）はＰチャネルＭＯＳトランジスタを、ＡＭＰ７とＡＭＰ８は増幅回路（オペアンプ）を、ＲＲ１は抵抗を、ＲＲ２は可変抵抗を、Ｑ３はＰＮＰトランジスタを、ＢＰＴＡＴ４はＰＴＡＴ電流発生回路を、ＢＣＴＡＴ４はＣＴＡＴ電流発生回路を、ＰＧＯ７はＰＴＡＴ電流発生回路ＢＰＴＡＴ４で発生したバイアス電位を、ＩＰＴＡＴ４はトランジスタＱ３に流れる電流を、ＲＶＢＥ３はＰＴＡＴ電流発生回路ＢＰＴＡＴ４内部のノードを、ＰＧＯ８はＣＴＡＴ電流発生回路ＢＣＴＡＴ４で発生したバイアス電位を、ＩＣＴＡＴ４は可変抵抗ＲＲ２に流れる電流を、ＶＦＢはＣＴＡＴ電流発生回路ＢＣＴＡＴ４内部のノードを、ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭは図７の電流ＩＢＩＡＳとＩＢＩＡＳＴＲＩＭを、ＶＤＰ５は正の電源電位（例えば５Ｖ）を、ＧＮＤは基準電位（グランド電位：０Ｖ）を、ＶＢＥ１とＶＢＧＲは図６で発生した電位ＶＢＥ１とＶＢＧＲを、ＯＰＣＢはカスコード回路のためのバイアス電位を、示している。図１５において、図８などの図と対応するノード、素子には、同じ符号を与えて対応関係を示したので、重複する説明は省略する。
【０１０６】
図１５は、図８の回路の電源電位ＶＲ１８を電源電位ＶＤＰ５で置き換えて、電流源をカスコード回路とした構成となっている。基本的な動作原理は、図８の回路と同じなので、動作の詳細な説明は省略する。
【０１０７】
図８の回路では、バンドギャップ電圧ＶＢＧＲを基にＰＴＡＴ電流ＩＰＴＡＴ１を発生し、その電流源の正側電源電位は電位ＶＲ１８としていた。この電源電位ＶＲ１８を電源電位ＶＤＰ５としても、回路動作させることが可能で、その例が図１５となっている。電流源ＰＭＲＤ３及びＰＭＲＤ４などのドレイン電圧が大きく、また、電源電位ＶＤＰ５が大きく変動する場合もあるので、電流源をカスコード回路としている。バイアス電位ＯＰＣＢは、このためのバイアス電位となっている。図１０に示したような方法でバイアス電位ＯＰＣＢを発生できる。電源電位ＶＲ１８あるいは電源電位Ｖｄｄの絶対値が小さく、電源電位ＶＤＰ５を使用して基準電流を発生する方が、望ましい場合には、図１５のような構成を採用することが可能である。図１５では、図８の回路の電源電位を電位ＶＤＰ５に置き換える例を示したが、他の回路例も同様に電源電位ＶＲ１８を電源電位ＶＤＰ５に置き換えることが必要ならば、電流源をカスコード回路とできることはいうまでもない。
【０１０８】
以上のように、本実施形態のＣＲ発振回路では、図３に示すように、負荷の充放電電流を一定に制御する手段として、図３のインバータＰＭ４，ＮＭ４と、その出力に直列に接続されたＣＭＯＳトランスファゲート（トランジスタ）ＰＭ５，ＮＭ５を採用する。一定電流で充放電しようとしているノードＮＤ４の信号振幅を、確実に電源電位Ｖｄｄより、小さく設計するために容量Ｃ２を設ける。また、図７に示すように、ＣＲ発振回路では、発振回路の基準電流の温度依存性をプラスからマイナスに調整するための信号ＴＣＡ［３：０］を用意する。また、図５に示すように、マイクロコントローラＭＣＵ１では、バンドギャップ回路ＢＧＲ１と、レギュレータＲＥＧ１を構成する誤差アンプＥＡＭＰ１、レギュレータ出力トランジスタＰＭＯ１を用意する。バンドギャップ回路ＢＧＲ１の出力バンドギャップ電圧ＶＢＧＲを利用して内部電圧Ｖｄｄ（例えば１．８Ｖ）を発生する。この内部電圧Ｖｄｄ（例えば１．８Ｖ）をＣＲ発振回路ＯＳＣ１に供給する。また、図５に示すように、バンドギャップ回路ＢＧＲ１は、必要に応じて、低電圧検出回路ＬＶＤＨ１及びＬＶＤＬ１にバンドギャップ電圧ＶＢＧＲを供給する。また、図８の基準電流発生回路ＩＲＥＦ１は、バンドギャップ電圧ＶＢＧＲを基に、ＣＲ発振回路ＯＳＣ１のバイアス電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭを発生する。
【０１０９】
図３に示すように、ＣＲ発振回路は、インバータＰＭ４，ＮＭ４と、その出力に直列に接続されたＣＭＯＳトランスファゲート（トランジスタ）ＰＭ５，ＮＭ５を採用し、一定電流で充放電しようとしているノードＮＤ４の信号振幅を、確実に電源電位Ｖｄｄより、小さく設計するために容量Ｃ２を設ける。これにより、負荷の充電から放電、放電から充電の切り替わり時に、負荷に供給する電流自身で、ＭＯＳトランジスタのオン／オフのために寄生容量を充放電する必要がなくなるので、寄生容量が、負荷に供給する電流に、与える影響を抑制できる。
【０１１０】
また、図７に示すように、ＣＲ発振回路の基準電流ＩＢＩＡＳ及びＩＢＩＡＳＴＲＩＭの温度依存性をプラスからマイナスに調整するための信号ＴＣＡ［３：０］を用意することにより、製造された回路毎に、発振回路の発振周波数の温度依存性を調整することが可能となり、発振周波数精度を改善できる。
【０１１１】
また、図５に示すように、バンドギャップ回路ＢＧＲ１と、レギュレータＲＥＧ１を構成する誤差アンプＥＡＭＰ１、レギュレータ出力トランジスタＰＭＯ１を用意し、バンドギャップ回路ＢＧＲ１の出力バンドギャップ電圧ＶＢＧＲを利用して内部電圧Ｖｄｄ（例えば１．８Ｖ）を発生し、バンドギャップ電圧ＶＢＧＲを基に、ＣＲ発振回路ＯＳＣ１のバイアス電流ＩＢＩＡＳＲＯＳＣを発生し、必要に応じて、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１にバンドギャップ電圧ＶＢＧＲを供給する。これにより、レギュレータＲＥＧ１、低電圧検出回路ＬＶＤＨ１，ＬＶＤＬ１、ＣＲ発振回路ＯＳＣ１で、バンドギャップ回路ＢＧＲ１を共用でき、それぞれにバンドギャップ回路を用意する場合に比べて回路面積を削減することが可能となる。
【０１１２】
本実施形態によれば、抵抗値の温度変化による発振周波数変動を防止することができる。また、トランジスタのドレインの寄生容量が、電流設定の誤差となることを防止することができる。また、基準電圧の温度依存性又は基準電流の温度依存性が回路個体により、わずかに異なり、これにより発振周波数の温度依存性が、回路個体毎に異なり、発振周波数の誤差を大きくしてしまうことを防止することができる。また、マイクロコントローラＭＣＵ１にレギュレータ回路ＲＥＧ１などの他の回路を搭載することができる。
【０１１３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１１４】
ＯＳＣＣＯＲＥ１ 発振回路本体
ＩＤＡＣ１ トリミング電流ＤＡＣ回路
ＩＲＥＦ１ 基準電流発生回路
ＢＧＲ１ バンドギャップ回路
ＯＳＣ１ ＣＲ発振回路
【特許請求の範囲】
【請求項１】
第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタを含み、前記第１のＰチャネルトランジスタ及び前記第１のＮチャネルトランジスタのゲート電圧に応じて入力端子の信号を出力端子から出力するトランスファゲートと、
前記トランスファゲートの出力端子の信号を入力し、前記入力した信号の論理反転信号を出力する第１のインバータと、
前記第１のインバータの出力端子の信号を入力し、前記入力した信号の論理反転信号を出力する第２のインバータと、
前記第１のインバータの出力信号の論理反転信号を入力し、前記入力した信号の論理反転信号を前記トランスファゲートの入力端子に出力する第３のインバータと、
前記トランスファゲートの出力端子及び前記第２のインバータの出力端子間に接続される第１の容量と、
前記トランスファゲートの出力端子及び基準電位ノード間に接続される第２の容量と
を有することを特徴とする発振装置。
【請求項２】
さらに、前記第２のインバータの電源電位配線とは異なる電源電位配線に接続され、前記第１のインバータの出力端子の信号を入力し、前記入力した信号の論理反転信号を前記第３のインバータの入力端子に出力する第４のインバータを有することを特徴とする請求項１記載の発振装置。
【請求項３】
さらに、基準電流を発生する基準電流発生回路を有し、
前記基準電流発生回路は、
絶対温度に対して正の依存性を持つ正依存性電流を発生する正依存性電流発生回路と、
絶対温度に対して負の依存性を持つ負依存性電流を発生する負依存性電流発生回路とを有し、
前記基準電流発生回路は、前記正依存性電流及び前記負依存性電流を加算することにより前記基準電流を発生し、
前記第１のＰチャネルトランジスタ及び前記第１のＮチャネルトランジスタのゲートには、前記基準電流に応じた電圧が印加されることを特徴とする請求項１又は２記載の発振装置。
【請求項４】
さらに、前記基準電流を用いて、デジタル信号をアナログのバイアス電流に変換する電流デジタルアナログ変換回路を有し、
前記第１のＰチャネルトランジスタ及び前記第１のＮチャネルトランジスタのゲートには、前記バイアス電流に応じた電圧が印加されることを特徴とする請求項３記載の発振装置。
【請求項５】
前記正依存性電流発生回路は、
コレクタ及びベースが基準電位ノードに接続された第１のＰＮＰトランジスタと、
前記第１のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗と、
前記第１の抵抗の他端の電位と第１の電位が等しくなるように前記第１の抵抗に流れる前記正依存性電流を制御する第１の制御回路とを有し、
前記負依存性電流発生回路は、
一端が基準電位ノードに接続された第２の抵抗と、
前記第２の抵抗の他端の電位と第２の電位が等しくなるように前記第２の抵抗に流れる前記負依存性電流を制御する第２の制御回路とを有することを特徴とする請求項３又は４記載の発振装置。
【請求項６】
さらに、バンドギャップ電圧を発生し、前記バンドギャップ電圧を前記第１の電位として前記第１の制御回路に出力するバンドギャップ回路を有し、
前記バンドギャップ回路は、
ベース及びコレクタが基準電位ノードに接続された第２のＰＮＰトランジスタと、
ベース及びコレクタが基準電位ノードに接続された第３のＰＮＰトランジスタと、
前記第３のＰＮＰトランジスタのエミッタに一端が接続された第３の抵抗とを有し、
前記バンドギャップ回路は、前記第３の抵抗の他端の電位と前記第２のＰＮＰトランジスタのエミッタ電位とが等しくなるように制御することにより前記バンドギャップ電圧を発生し、前記バンドギャップ電圧を前記第１の電位として前記第１の制御回路に出力し、前記第２のＰＮＰトランジスタのエミッタ電位を前記第２の電位として前記第２の制御回路に出力することを特徴とする請求項５記載の発振装置。
【請求項７】
さらに、前記第１の電位及び前記第２の電位を出力するバンドギャップ回路を有し、
前記バンドギャップ回路は、
ベース及びコレクタが基準電位ノードに接続された第２のＰＮＰトランジスタと、
ベース及びコレクタが基準電位ノードに接続された第３のＰＮＰトランジスタと、
前記第３のＰＮＰトランジスタのエミッタに一端が接続された第３の抵抗とを有し、
前記バンドギャップ回路は、前記第３の抵抗の他端の電位と前記第２のＰＮＰトランジスタのエミッタ電位とが等しくなるように制御することにより、前記第２のＰＮＰトランジスタのエミッタ電位を前記第１の電位として前記第１の制御回路に出力し、前記第２のＰＮＰトランジスタのエミッタ電位を前記第２の電位として前記第２の制御回路に出力することを特徴とする請求項５記載の発振装置。
【請求項８】
さらに、バンドギャップ電圧を発生し、前記バンドギャップ電圧を前記第１の電位として前記第１の制御回路に出力するバンドギャップ回路を有し、
前記バンドギャップ回路は、
ベース及びコレクタが基準電位ノードに接続された第２のＰＮＰトランジスタと、
ベース及びコレクタが基準電位ノードに接続された第３のＰＮＰトランジスタと、
前記第３のＰＮＰトランジスタのエミッタに一端が接続された第３の抵抗とを有し、
前記バンドギャップ回路は、前記第３の抵抗の他端の電位と前記第２のＰＮＰトランジスタのエミッタ電位とが等しくなるように制御することにより前記バンドギャップ電圧を発生し、前記バンドギャップ電圧を前記第１の電位として前記第１の制御回路に出力し、
前記第２の制御回路は、前記第１のＰＮＰトランジスタのエミッタ電位を前記第２の電位として入力することを特徴とする請求項５記載の発振装置。
【請求項９】
前記基準電流発生回路は、温度依存性調整信号に応じて前記正依存性電流及び前記負依存性電流の加算比率を変えて加算することにより前記基準電流を発生することを特徴とする請求項５〜８のいずれか１項に記載の発振装置。
【請求項１０】
前記第２の抵抗は、前記温度依存性調整信号に応じて抵抗値が変化する可変抵抗であることを特徴とする請求項９記載の発振装置。
【請求項１】
第１のＰチャネルトランジスタ及び第１のＮチャネルトランジスタを含み、前記第１のＰチャネルトランジスタ及び前記第１のＮチャネルトランジスタのゲート電圧に応じて入力端子の信号を出力端子から出力するトランスファゲートと、
前記トランスファゲートの出力端子の信号を入力し、前記入力した信号の論理反転信号を出力する第１のインバータと、
前記第１のインバータの出力端子の信号を入力し、前記入力した信号の論理反転信号を出力する第２のインバータと、
前記第１のインバータの出力信号の論理反転信号を入力し、前記入力した信号の論理反転信号を前記トランスファゲートの入力端子に出力する第３のインバータと、
前記トランスファゲートの出力端子及び前記第２のインバータの出力端子間に接続される第１の容量と、
前記トランスファゲートの出力端子及び基準電位ノード間に接続される第２の容量と
を有することを特徴とする発振装置。
【請求項２】
さらに、前記第２のインバータの電源電位配線とは異なる電源電位配線に接続され、前記第１のインバータの出力端子の信号を入力し、前記入力した信号の論理反転信号を前記第３のインバータの入力端子に出力する第４のインバータを有することを特徴とする請求項１記載の発振装置。
【請求項３】
さらに、基準電流を発生する基準電流発生回路を有し、
前記基準電流発生回路は、
絶対温度に対して正の依存性を持つ正依存性電流を発生する正依存性電流発生回路と、
絶対温度に対して負の依存性を持つ負依存性電流を発生する負依存性電流発生回路とを有し、
前記基準電流発生回路は、前記正依存性電流及び前記負依存性電流を加算することにより前記基準電流を発生し、
前記第１のＰチャネルトランジスタ及び前記第１のＮチャネルトランジスタのゲートには、前記基準電流に応じた電圧が印加されることを特徴とする請求項１又は２記載の発振装置。
【請求項４】
さらに、前記基準電流を用いて、デジタル信号をアナログのバイアス電流に変換する電流デジタルアナログ変換回路を有し、
前記第１のＰチャネルトランジスタ及び前記第１のＮチャネルトランジスタのゲートには、前記バイアス電流に応じた電圧が印加されることを特徴とする請求項３記載の発振装置。
【請求項５】
前記正依存性電流発生回路は、
コレクタ及びベースが基準電位ノードに接続された第１のＰＮＰトランジスタと、
前記第１のＰＮＰトランジスタのエミッタに一端が接続された第１の抵抗と、
前記第１の抵抗の他端の電位と第１の電位が等しくなるように前記第１の抵抗に流れる前記正依存性電流を制御する第１の制御回路とを有し、
前記負依存性電流発生回路は、
一端が基準電位ノードに接続された第２の抵抗と、
前記第２の抵抗の他端の電位と第２の電位が等しくなるように前記第２の抵抗に流れる前記負依存性電流を制御する第２の制御回路とを有することを特徴とする請求項３又は４記載の発振装置。
【請求項６】
さらに、バンドギャップ電圧を発生し、前記バンドギャップ電圧を前記第１の電位として前記第１の制御回路に出力するバンドギャップ回路を有し、
前記バンドギャップ回路は、
ベース及びコレクタが基準電位ノードに接続された第２のＰＮＰトランジスタと、
ベース及びコレクタが基準電位ノードに接続された第３のＰＮＰトランジスタと、
前記第３のＰＮＰトランジスタのエミッタに一端が接続された第３の抵抗とを有し、
前記バンドギャップ回路は、前記第３の抵抗の他端の電位と前記第２のＰＮＰトランジスタのエミッタ電位とが等しくなるように制御することにより前記バンドギャップ電圧を発生し、前記バンドギャップ電圧を前記第１の電位として前記第１の制御回路に出力し、前記第２のＰＮＰトランジスタのエミッタ電位を前記第２の電位として前記第２の制御回路に出力することを特徴とする請求項５記載の発振装置。
【請求項７】
さらに、前記第１の電位及び前記第２の電位を出力するバンドギャップ回路を有し、
前記バンドギャップ回路は、
ベース及びコレクタが基準電位ノードに接続された第２のＰＮＰトランジスタと、
ベース及びコレクタが基準電位ノードに接続された第３のＰＮＰトランジスタと、
前記第３のＰＮＰトランジスタのエミッタに一端が接続された第３の抵抗とを有し、
前記バンドギャップ回路は、前記第３の抵抗の他端の電位と前記第２のＰＮＰトランジスタのエミッタ電位とが等しくなるように制御することにより、前記第２のＰＮＰトランジスタのエミッタ電位を前記第１の電位として前記第１の制御回路に出力し、前記第２のＰＮＰトランジスタのエミッタ電位を前記第２の電位として前記第２の制御回路に出力することを特徴とする請求項５記載の発振装置。
【請求項８】
さらに、バンドギャップ電圧を発生し、前記バンドギャップ電圧を前記第１の電位として前記第１の制御回路に出力するバンドギャップ回路を有し、
前記バンドギャップ回路は、
ベース及びコレクタが基準電位ノードに接続された第２のＰＮＰトランジスタと、
ベース及びコレクタが基準電位ノードに接続された第３のＰＮＰトランジスタと、
前記第３のＰＮＰトランジスタのエミッタに一端が接続された第３の抵抗とを有し、
前記バンドギャップ回路は、前記第３の抵抗の他端の電位と前記第２のＰＮＰトランジスタのエミッタ電位とが等しくなるように制御することにより前記バンドギャップ電圧を発生し、前記バンドギャップ電圧を前記第１の電位として前記第１の制御回路に出力し、
前記第２の制御回路は、前記第１のＰＮＰトランジスタのエミッタ電位を前記第２の電位として入力することを特徴とする請求項５記載の発振装置。
【請求項９】
前記基準電流発生回路は、温度依存性調整信号に応じて前記正依存性電流及び前記負依存性電流の加算比率を変えて加算することにより前記基準電流を発生することを特徴とする請求項５〜８のいずれか１項に記載の発振装置。
【請求項１０】
前記第２の抵抗は、前記温度依存性調整信号に応じて抵抗値が変化する可変抵抗であることを特徴とする請求項９記載の発振装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１３５３４９（Ｐ２０１１−１３５３４９Ａ）
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２００９−２９３１７８（Ｐ２００９−２９３１７８）
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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