薄膜トランジスターの製造方法
【課題】例えば製造工程数の増加を招くことなく、複数の半導体層に水素化処理を確実に行う。
【解決手段】薄膜トランジスターの製造方法は、基板（１０）上に、複数の半導体層（１１０）を同一層として形成する工程と、複数の半導体層を覆うようにシリコン酸化膜（１３０）を形成する工程と、シリコン酸化膜上に複数の半導体層を覆うようにシリコン窒化膜（１４０）を形成する工程と、シリコン窒化膜上に複数の半導体層を覆うように導電膜（１２１）を形成する工程と、導電膜及びシリコン窒化膜をエッチングにより一括でパターニングすることで、導電膜の一部からなるゲート電極（１２０）を形成するとともに、このエッチングの際、シリコン酸化膜の上層をオーバーエッチングする工程と、オーバーエッチングする工程の後に、半導体層にオーバーエッチングされたシリコン酸化膜を介して水素化処理を行う工程と、を有する。
【解決手段】薄膜トランジスターの製造方法は、基板（１０）上に、複数の半導体層（１１０）を同一層として形成する工程と、複数の半導体層を覆うようにシリコン酸化膜（１３０）を形成する工程と、シリコン酸化膜上に複数の半導体層を覆うようにシリコン窒化膜（１４０）を形成する工程と、シリコン窒化膜上に複数の半導体層を覆うように導電膜（１２１）を形成する工程と、導電膜及びシリコン窒化膜をエッチングにより一括でパターニングすることで、導電膜の一部からなるゲート電極（１２０）を形成するとともに、このエッチングの際、シリコン酸化膜の上層をオーバーエッチングする工程と、オーバーエッチングする工程の後に、半導体層にオーバーエッチングされたシリコン酸化膜を介して水素化処理を行う工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスターの製造方法の技術分野に関する。
【背景技術】
【０００２】
この種の薄膜トランジスター（以下、「ＴＦＴ」と適宜称する）として、半導体膜として高温ポリシリコン（ＨＴＰＳ：High Temperature Poly Silicon）膜が用いられる高温ポリシリコンＴＦＴがある。高温ポリシリコンＴＦＴの製造プロセスでは、ＴＦＴの駆動能力を高めるために（即ち、オン電流を増大させるために）、高温ポリシリコン膜に水素を供給する水素化処理が一般的に行われる（例えば特許文献１参照）。水素化処理を行うことにより、高温ポリシリコン膜内に存在する欠陥準位を低減でき、ＴＦＴの駆動能力を高めることができる。
【０００３】
一方、この種のＴＦＴでは、ＴＦＴの駆動能力を高めるために、ゲート絶縁膜としてシリコン窒化膜が用いられる場合がある。シリコン窒化膜は、シリコン酸化膜と比べて誘電率が高いので、ＴＦＴの駆動能力を高めることができる。
【０００４】
ここで、高温ポリシリコンＴＦＴにおいてゲート絶縁膜としてシリコン窒化膜を用いる場合、水素がシリコン窒化膜を透過しにくいという性質を有しているため、水素化処理を十分に行うことができず、ＴＦＴの駆動能力を高めることが困難であるという技術的問題点がある。
【０００５】
このような問題点を解決するために、例えば特許文献１では、基板上に半導体膜（poly-Si膜）、シリコン窒化膜及びゲート電極を順に積層し、シリコン窒化膜のうちゲート電極と半導体膜との間に挟まれた部分以外の部分をエッチングにより除去した後に、水素化処理を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２７５７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述した例えば特許文献１に開示された技術によれば、ＴＦＴの製造プロセスにおいて、シリコン窒化膜をエッチングにより除去する工程の分だけ製造工程数が増加してしまうという技術的問題点がある。
【０００８】
更に、例えば、直径が８インチ等である円盤状の基板上に複数のＴＦＴを形成する場合には、シリコン窒化膜をエッチングにより除去する際、基板上の位置によるエッチングレートのばらつきに起因して、基板上の全てのＴＦＴについてシリコン窒化膜を完全に除去することができず、いくつかのＴＦＴについてシリコン窒化膜が残ってしまうおそれがあるという技術的問題点がある。このため、いくつかのＴＦＴについては水素化処理を十分に行うことができないおそれがある。この結果、歩留まりが低下してしまうおそれがある。
【０００９】
本発明は、例えば前述した問題点に鑑みなされたものであり、ゲート絶縁膜としてシリコン窒化膜を夫々有する複数の薄膜トランジスターを製造する薄膜トランジスターの製造方法であって、例えば製造工程数の増加を招くことなく、複数の半導体層に水素化処理を確実に行うことができる薄膜トランジスターの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明に係る薄膜トランジスターの製造方法は上記課題を解決するために、基板上に、複数の半導体層を同一層として形成する工程と、前記複数の半導体層を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に前記複数の半導体層を覆うようにシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に前記複数の半導体層を覆うように導電膜を形成する工程と、前記導電膜及び前記シリコン窒化膜をエッチングにより一括でパターニングすることで、前記導電膜の一部からなるゲート電極を形成するとともに、該エッチングの際、前記シリコン酸化膜の上層をオーバーエッチングする工程と、前記オーバーエッチングする工程の後に、前記半導体層に前記オーバーエッチングされたシリコン酸化膜を介して水素化処理を行う工程と、を有する。
【００１１】
本発明に係る薄膜トランジスターの製造方法によれば、誘電体膜としてシリコン酸化膜に加えてシリコン窒化膜を用いた複数の高温ポリシリコンＴＦＴを製造することができる。
【００１２】
本発明に係る薄膜トランジスターの製造方法によれば、先ず、例えばガラス基板、石英基板等の基板上に、例えば高温ポリシリコン（ＨＴＰＳ）からなる複数の半導体層を同一層として形成する。なお、基板としては、例えば、直径が８インチ等である円盤状の基板を用いることができる。また、本発明に係る「複数の半導体層を同一層として形成する」とは、複数の半導体層の各々が、基板上の積層構造における同じ層に配置されることを意味し、例えば複数の半導体層が互いに積層されるなど、複数の半導体層が互いに異なる層に配置される構成を除外する趣旨である。
【００１３】
次に、複数の半導体層を覆うようにシリコン酸化膜を形成する。典型的には、基板上に形成された複数の半導体層を覆うように、基板の概ね全面にシリコン酸化膜を形成する。次に、シリコン酸化膜上に複数の半導体層を覆うようにシリコン窒化膜を形成する。典型的には、シリコン酸化膜と同様に、基板上に形成された複数の半導体層を覆うように、基板の概ね全面にシリコン窒化膜を形成する。次に、シリコン窒化膜上に複数の半導体層を覆うように導電膜を形成する。
【００１４】
次に、本発明では特に、導電膜及びシリコン窒化膜をエッチングにより一括でパターニングすることで、導電膜の一部からなるゲート電極を形成するとともに、このエッチングの際、シリコン酸化膜の上層をオーバーエッチングする。即ち、導電膜をエッチングによりパターニングすることで、導電膜の一部からなるゲート電極を形成する際、このエッチングによりシリコン窒化膜を導電膜と一括でパターニングし、更に、このエッチングによりシリコン酸化膜の上層（即ち、シリコン酸化膜における上層側の一部、つまり、断面的に見て、シリコン酸化膜における半導体層とは異なる側の一部）をオーバーエッチングする。よって、シリコン酸化膜上に複数の半導体層を覆うように形成されたシリコン窒化膜のうちゲート電極に重なる部分を除く部分を、ゲート電極を形成するために導電膜をパターニングする際のエッチングにより確実に除去することができる。ここで特に、導電膜及びシリコン窒化膜をエッチングにより一括でパターニングするので、例えば、先ず、導電膜をエッチングによりパターニングすることでゲート電極を形成し、その後、シリコン窒化膜のうちゲート電極と半導体層との間に挟まれた部分以外の部分をエッチングにより除去する場合と比較して、製造工程数を少なくすることができる。更に、シリコン酸化膜の上層をオーバーエッチングするので、例えば基板上の位置によるエッチングレートのばらつきが生じたとしても、複数の半導体層について、半導体層上に形成されたシリコン窒化膜の一部（例えば半導体層上に形成されたシリコン窒化膜のうちゲート電極に重なる部分を除く部分）を確実に除去することができる。即ち、エッチングレートのばらつきに起因して、基板上の複数の半導体層のうちいくつかの半導体層について除去されるべきシリコン窒化膜が残ってしまう事態を回避できる。よって、複数の半導体層に、オーバーエッチングされたシリコン酸化膜を介して水素化処理を確実に行うことができる。この結果、歩留まりを向上させることができる。
【００１５】
よって、本発明に係る薄膜トランジスターの製造方法によれば、例えば製造工程数の増加を招くことなく、複数の半導体層に水素化処理を確実に行うことができる。この結果、歩留まりを向上させることができる。
【００１６】
本発明の作用及び他の利得は次に説明する発明を実施するための形態から明らかにされる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係るＴＦＴの構成を示す断面図である。
【図２】第１実施形態に係るＴＦＴが有する半導体層及びゲート電極の平面形状を示す平面図である。
【図３】第１実施形態に係るＴＦＴの製造工程を示す断面図（その１）である。
【図４】第１実施形態に係る複数の半導体層の基板上における配置の一例を模式的に示す平面図である。
【図５】第１実施形態に係るＴＦＴの製造工程を示す断面図（その２）である。
【図６】第１実施形態に係るＴＦＴの製造工程を示す断面図（その３）である。
【図７】第１実施形態に係るＴＦＴの製造工程を示す断面図（その４）である。
【図８】第１実施形態に係るＴＦＴの製造工程を示す断面図（その５）である。
【図９】第１実施形態に係るＴＦＴの製造工程を示す断面図（その６）である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施形態について図を参照しつつ説明する。
【００１９】
＜第１実施形態＞
第１実施形態に係るＴＦＴの製造方法について、図１から図９を参照して説明する。
【００２０】
先ず、本実施形態に係るＴＦＴの製造方法によって製造されるＴＦＴの構成について、図１及び図２を参照して説明する。
【００２１】
図１は、本実施形態に係るＴＦＴの構成を示す断面図である。図２は、本実施形態に係るＴＦＴが有する半導体層及びゲート電極の平面形状を示す平面図である。なお、図１は、図２のＡ−Ａ’線断面図に相当する。
【００２２】
図１において、本実施形態に係るＴＦＴ１００は、例えばガラス基板、石英基板等である基板１０上に形成されたＴＦＴであり、半導体層１１０と、シリコン酸化膜１３０と、シリコン窒化膜１４０と、ゲート電極１２０と、ソース電極１５０ａと、ドレイン電極１５０ｂとを備えている。
【００２３】
半導体層１１０は、高温ポリシリコン（ＨＴＰＳ）から形成されており、チャネル領域１１１、ソース領域１１２ａ及びドレイン領域１１２ｂ、並びにＬＤＤ（Lightly Doped Drain）領域１１３ａ及び１１３ｂを有している。ソース領域１１２ａ、ドレイン領域１１２ｂ、ＬＤＤ領域１１３ａ及び１１３ｂは、例えばイオンインプランテーション法等の不純物打ち込みによって半導体層１１０に不純物を打ち込んでなる不純物領域である。ＬＤＤ領域１１３ａ及び１１３ｂはそれぞれ、ソース領域１１２ａ及びドレイン領域１１２ｂよりも不純物の少ない低濃度な不純物領域として形成されている。このような不純物領域によれば、ＴＦＴ１００の非動作時において、ソース領域１１２ａ及びドレイン領域１１２ｂ間に流れるオフ電流を低減し、且つＴＦＴ１００の動作時に流れるオン電流の低下を抑制できる。
【００２４】
図２に示すように、半導体層１１０は、所定の平面形状を有している。
【００２５】
図１において、シリコン酸化膜１３０は、半導体層１１０を覆うように形成されたシリコン酸化膜である。シリコン酸化膜１３０は、基板１０上に形成された半導体層１１０を覆うように、基板１０の概ね全面に形成されている。なお、シリコン酸化膜１３０は、後述するように、製造プロセスにおいて、ゲート電極１２０を形成するためのエッチングの際に深さＤ１（例えば約１０〜１５ｎｍ）だけオーバーエッチングされており、シリコン酸化膜１３０のうちゲート電極１２０に重なる部分の膜厚は、シリコン酸化膜１３０のうちゲート電極１２０に重ならない部分の膜厚よりも例えば約１０〜１５ｎｍだけ厚い。例えば、シリコン酸化膜１３０のうちゲート電極１２０に重なる部分の膜厚は、約２５ｎｍであり、シリコン酸化膜１３０のうちゲート電極１２０に重ならない部分の膜厚は、約１０〜１５ｎｍである。
【００２６】
シリコン窒化膜１４０は、シリコン酸化膜１３０上に形成されたシリコン窒化膜である。シリコン窒化膜１４０は、後述するゲート電極１２０と概ね同一の所定の平面形状を有しており、ゲート電極１２０に重なるように形成されている。シリコン窒化膜１４０の一部は、半導体層１１０のチャネル領域１１１に重なっている。
【００２７】
ゲート電極１２０は、シリコン窒化膜１４０上に導電性材料から形成されている。
【００２８】
図１及び図２に示すように、ゲート電極１２０は、所定の平面形状を有しており、ゲート電極１２０の一部が半導体層１１０のチャネル領域１１１に重なっている。
【００２９】
シリコン酸化膜１３０及びシリコン窒化膜１４０のうち半導体層１１０とゲート電極１２０との間に位置する部分が、ＴＦＴ１００のゲート絶縁膜として機能する。このように、ＴＦＴ１００は、ゲート絶縁膜としてシリコン酸化膜１３０に加えてシリコン窒化膜１４０が用いられるので、例えばゲート絶縁膜としてシリコン酸化膜１３０のみを用いる場合と比較して、ＴＦＴ１００の駆動能力を高めることができる。
【００３０】
ソース電極１５０ａは、ゲート電極１２０の上層側に形成された絶縁膜４１上に導電性材料から形成されている。ソース電極１５０ａは、絶縁膜４１及びシリコン酸化膜１３０を貫通するコンタクトホール８１ａを介して、半導体層１１０のソース領域１１２ａに電気的に接続されている。
【００３１】
ドレイン電極１５０ｂは、ソース電極１５０ａと同様に、絶縁膜４１上に導電性材料から形成されている。ドレイン電極１５０ｂは、絶縁膜４１及びシリコン酸化膜１３０を貫通するコンタクトホール８１ｂを介して、半導体層１１０のドレイン領域１１２ｂに電気的に接続されている。
【００３２】
絶縁膜４１は、例えばシリコン酸化物から形成されている。
【００３３】
次に、前述したように構成されたＴＦＴ１００の製造方法について、図３から図９を参照して説明する。
【００３４】
図３及び図５から図９は、本実施形態に係るＴＦＴの製造工程を示す断面図である。図４は、本実施形態に係る複数の半導体層の基板上における配置の一例を模式的に示す平面図である。なお、図３及び図５から図９は、図１に示した断面図に対応して示してある。
【００３５】
先ず、図３に示すように、基板１０上に所定の平面形状（図２参照）を有するように、半導体層１１０を高温ポリシリコンから形成する。この際、図４に示すように、基板１０として例えば直径が８インチ等である円盤状の基板を用いて、基板１０上に高温ポリシリコンからなる半導体層１１０を複数形成する。次に、図３に示すように、半導体層１１０を覆うようにシリコン酸化膜１３０を形成する。即ち、基板１０上に形成された複数の半導体層１１０を覆うように、基板１０の概ね全面にシリコン酸化膜１３０を形成する。この際、シリコン酸化膜１３０の膜厚が例えば約２５ｎｍとなるように、シリコン酸化膜１３０を形成する。次に、シリコン酸化膜１３０上に複数の半導体層１１０を覆うようにシリコン窒化膜１４０を形成する。即ち、シリコン酸化膜１３０と同様に、基板１０上に形成された複数の半導体層１１０を覆うように、基板１０の概ね全面にシリコン窒化膜１４０を形成する。この際、シリコン窒化膜１４０の膜厚が例えば約１０ｎｍとなるように、シリコン窒化膜１４０を形成する。次に、シリコン窒化膜１４０上に複数の半導体層１１０を覆うように導電材料からなる導電膜１２１を形成する。即ち、シリコン酸化膜１３０及びシリコン窒化膜１４０と同様に、基板１０上に形成された複数の半導体層１１０を覆うように、基板１０の概ね全面に導電膜１２１を形成する。
【００３６】
次に、図５に示すように、導電膜１２１上に、図２に示したゲート電極１２０の平面形状に対応する所定の平面形状を有するようにレジスト膜８１０を形成する。次に、レジスト膜８１０をマスクとして、導電膜１２１及びシリコン窒化膜１４０をエッチングにより一括でパターニングすることで、導電膜１２１の一部からなるゲート電極１２０（図６参照）を形成するとともに、このエッチングの際、シリコン酸化膜１３０の一部を深さＤ１（例えば約１０〜１５ｎｍ：図６参照）だけオーパーエッチングする。即ち、導電膜１２１をエッチングによりパターニングすることで、導電膜１２１の一部からなるゲート電極１２０を形成する際、このエッチングによりシリコン窒化膜１４０を導電膜１２１と一括でパターニングし、更に、このエッチングによりシリコン酸化膜１３０の一部（即ち、シリコン酸化膜１３０における上層側、つまり、断面的に見て、シリコン酸化膜１３０の半導体層１１０側とは異なる反対側）をオーバーエッチングする。よって、シリコン酸化膜１３０上に複数の半導体層１１０を覆うように形成されたシリコン窒化膜１４０のうちゲート電極１２０に重なる部分を除く部分を、ゲート電極１２０を形成するために導電膜１２１をパターニングする際のエッチングにより確実に除去することができる。ここで特に、導電膜１２１及びシリコン窒化膜１４０をエッチングにより一括でパターニングするので、例えば、先ず、導電膜１２１をエッチングによりパターニングすることでゲート電極１２０を形成し、その後、シリコン窒化膜１４０のうちゲート電極１２０と半導体層１１０との間に挟まれた部分以外の部分をエッチングにより除去する場合と比較して、製造工程数を少なくすることができる。更に、シリコン酸化膜１３０の一部をオーバーエッチングするので、例えば基板１０上の位置によるエッチングレートのばらつきが生じたとしても、複数の半導体層１１０について、半導体層１１０の上層側に形成されたシリコン窒化膜１４０の一部（例えば半導体層１１０の上層側に形成されたシリコン窒化膜１４０のうちゲート電極１２０に重なる部分を除く部分）を除去することができる。即ち、エッチングレートのばらつきに起因して、基板１０上の複数の半導体層１１０のうちいくつかの半導体層１１０について除去されるべきシリコン窒化膜が残ってしまう事態を回避できる。よって、後の製造工程において、複数の半導体層１１０に、オーバーエッチングされたシリコン酸化膜１３０を介して水素化処理を確実に行うことができる。この結果、歩留まりを向上させることができる。
【００３７】
次に、図７に示すように、半導体層１１０に不純物をドープすることにより、チャネル領域１１１、ソース領域１１２ａ及びドレイン領域１１２ｂ、並びにＬＤＤ領域１１３ａ及び１１３ｂを形成する。
【００３８】
次に、図８に示すように、ゲート電極１２０の上層側に絶縁膜４１を例えばシリコン酸化物等の絶縁材料から形成する。絶縁膜４１を形成した後に、複数の半導体層１１０が形成された基板１０を例えば約６００〜１０００℃に加熱する高温アニール処理を行う。
【００３９】
次に、図９に示すように、半導体層１１０に水素化処理を行う。具体的には、半導体層１０、シリコン酸化膜１３０、シリコン窒化膜１４０及びゲート電極１２０等が形成された基板１０を水素雰囲気に曝すことにより、半導体層１１０に水素を供給する。この際、水素は、絶縁膜４１及びシリコン酸化膜１３０を透過して、半導体層１１０に到達する（図中、矢印Ｐ１参照）。ここで、図５及び図６を参照して前述したゲート電極１２０を形成する工程において、シリコン窒化膜１４０の一部が除去されているので、水素を半導体層１１０に確実に到達させることができる。
【００４０】
なお、仮に、図８を参照して前述した高温アニール処理を行う前に、水素化処理を行うとすれば（即ち、仮に水素化処理を行った後に高温アニール処理を行うとすれば）、水素化処理によって半導体層１１０に供給した水素が、高温アニール処理を行う際に半導体層１１０から放出されてしまい、結果として、水素化処理を十分に行うことができなくなってしまう。このため、本実施形態のように、水素化処理は、高温アニール処理の後に行う必要がある。
【００４１】
このように水素化処理を行った後に、図１に示したコンタクトホール８１ａ及び８１ｂを絶縁膜４１に形成する。次に、絶縁膜４１上にソース電極１５０ａ及びドレイン電極１５０ｂを形成する。この際、ソース電極１５０ａとソース領域１１２ａとがコンタクトホール８１ａを介して電気的に接続されるようにソース電極１５０ａを形成し、ドレイン電極１５０ｂとドレイン領域１１２ｂとがコンタクトホール８１ｂを介して電気的に接続されるようにドレイン電極１５０ｂを形成する。
【００４２】
以上のようにして、基板１０上に図１に示したＴＦＴ１００を複数製造することができる。
【００４３】
以上説明したように、本実施形態に係るＴＦＴ１００の製造方法によれば、例えば製造工程数の増加を招くことなく、複数の半導体層１１０に水素化処理を確実に行うことができる。この結果、複数のＴＦＴ１００を製造する際の歩留まりを向上させることができる。
【００４４】
なお、本発明に係る薄膜トランジスターの製造方法は、例えばＴＦＴアクティブマトリクス駆動形式の液晶装置、有機エレクトロルミネッセンス（Ｅｌ）装置等の電気光学装置を製造する製造プロセスに適用可能である。
【００４５】
本発明は、前述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う薄膜トランジスターの製造方法もまた本発明の技術的範囲に含まれるものである。
【符号の説明】
【００４６】
１０…基板、４１…絶縁膜、８１ａ、８１ｂ…コンタクトホール、１００…ＴＦＴ、１１０…半導体層、１１１…チャネル領域、１１２ａ…ソース領域、１１２ｂ…ドレイン領域、１１３ａ、１１３ｂ…ＬＤＤ領域、１２０…ゲート電極、１２１…導電膜、１３０…シリコン酸化膜、１４０…シリコン窒化膜、１５０ａ…ソース電極、１５０ｂ…ドレイン電極。
【技術分野】
【０００１】
本発明は、薄膜トランジスターの製造方法の技術分野に関する。
【背景技術】
【０００２】
この種の薄膜トランジスター（以下、「ＴＦＴ」と適宜称する）として、半導体膜として高温ポリシリコン（ＨＴＰＳ：High Temperature Poly Silicon）膜が用いられる高温ポリシリコンＴＦＴがある。高温ポリシリコンＴＦＴの製造プロセスでは、ＴＦＴの駆動能力を高めるために（即ち、オン電流を増大させるために）、高温ポリシリコン膜に水素を供給する水素化処理が一般的に行われる（例えば特許文献１参照）。水素化処理を行うことにより、高温ポリシリコン膜内に存在する欠陥準位を低減でき、ＴＦＴの駆動能力を高めることができる。
【０００３】
一方、この種のＴＦＴでは、ＴＦＴの駆動能力を高めるために、ゲート絶縁膜としてシリコン窒化膜が用いられる場合がある。シリコン窒化膜は、シリコン酸化膜と比べて誘電率が高いので、ＴＦＴの駆動能力を高めることができる。
【０００４】
ここで、高温ポリシリコンＴＦＴにおいてゲート絶縁膜としてシリコン窒化膜を用いる場合、水素がシリコン窒化膜を透過しにくいという性質を有しているため、水素化処理を十分に行うことができず、ＴＦＴの駆動能力を高めることが困難であるという技術的問題点がある。
【０００５】
このような問題点を解決するために、例えば特許文献１では、基板上に半導体膜（poly-Si膜）、シリコン窒化膜及びゲート電極を順に積層し、シリコン窒化膜のうちゲート電極と半導体膜との間に挟まれた部分以外の部分をエッチングにより除去した後に、水素化処理を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２７５７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述した例えば特許文献１に開示された技術によれば、ＴＦＴの製造プロセスにおいて、シリコン窒化膜をエッチングにより除去する工程の分だけ製造工程数が増加してしまうという技術的問題点がある。
【０００８】
更に、例えば、直径が８インチ等である円盤状の基板上に複数のＴＦＴを形成する場合には、シリコン窒化膜をエッチングにより除去する際、基板上の位置によるエッチングレートのばらつきに起因して、基板上の全てのＴＦＴについてシリコン窒化膜を完全に除去することができず、いくつかのＴＦＴについてシリコン窒化膜が残ってしまうおそれがあるという技術的問題点がある。このため、いくつかのＴＦＴについては水素化処理を十分に行うことができないおそれがある。この結果、歩留まりが低下してしまうおそれがある。
【０００９】
本発明は、例えば前述した問題点に鑑みなされたものであり、ゲート絶縁膜としてシリコン窒化膜を夫々有する複数の薄膜トランジスターを製造する薄膜トランジスターの製造方法であって、例えば製造工程数の増加を招くことなく、複数の半導体層に水素化処理を確実に行うことができる薄膜トランジスターの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明に係る薄膜トランジスターの製造方法は上記課題を解決するために、基板上に、複数の半導体層を同一層として形成する工程と、前記複数の半導体層を覆うようにシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に前記複数の半導体層を覆うようにシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に前記複数の半導体層を覆うように導電膜を形成する工程と、前記導電膜及び前記シリコン窒化膜をエッチングにより一括でパターニングすることで、前記導電膜の一部からなるゲート電極を形成するとともに、該エッチングの際、前記シリコン酸化膜の上層をオーバーエッチングする工程と、前記オーバーエッチングする工程の後に、前記半導体層に前記オーバーエッチングされたシリコン酸化膜を介して水素化処理を行う工程と、を有する。
【００１１】
本発明に係る薄膜トランジスターの製造方法によれば、誘電体膜としてシリコン酸化膜に加えてシリコン窒化膜を用いた複数の高温ポリシリコンＴＦＴを製造することができる。
【００１２】
本発明に係る薄膜トランジスターの製造方法によれば、先ず、例えばガラス基板、石英基板等の基板上に、例えば高温ポリシリコン（ＨＴＰＳ）からなる複数の半導体層を同一層として形成する。なお、基板としては、例えば、直径が８インチ等である円盤状の基板を用いることができる。また、本発明に係る「複数の半導体層を同一層として形成する」とは、複数の半導体層の各々が、基板上の積層構造における同じ層に配置されることを意味し、例えば複数の半導体層が互いに積層されるなど、複数の半導体層が互いに異なる層に配置される構成を除外する趣旨である。
【００１３】
次に、複数の半導体層を覆うようにシリコン酸化膜を形成する。典型的には、基板上に形成された複数の半導体層を覆うように、基板の概ね全面にシリコン酸化膜を形成する。次に、シリコン酸化膜上に複数の半導体層を覆うようにシリコン窒化膜を形成する。典型的には、シリコン酸化膜と同様に、基板上に形成された複数の半導体層を覆うように、基板の概ね全面にシリコン窒化膜を形成する。次に、シリコン窒化膜上に複数の半導体層を覆うように導電膜を形成する。
【００１４】
次に、本発明では特に、導電膜及びシリコン窒化膜をエッチングにより一括でパターニングすることで、導電膜の一部からなるゲート電極を形成するとともに、このエッチングの際、シリコン酸化膜の上層をオーバーエッチングする。即ち、導電膜をエッチングによりパターニングすることで、導電膜の一部からなるゲート電極を形成する際、このエッチングによりシリコン窒化膜を導電膜と一括でパターニングし、更に、このエッチングによりシリコン酸化膜の上層（即ち、シリコン酸化膜における上層側の一部、つまり、断面的に見て、シリコン酸化膜における半導体層とは異なる側の一部）をオーバーエッチングする。よって、シリコン酸化膜上に複数の半導体層を覆うように形成されたシリコン窒化膜のうちゲート電極に重なる部分を除く部分を、ゲート電極を形成するために導電膜をパターニングする際のエッチングにより確実に除去することができる。ここで特に、導電膜及びシリコン窒化膜をエッチングにより一括でパターニングするので、例えば、先ず、導電膜をエッチングによりパターニングすることでゲート電極を形成し、その後、シリコン窒化膜のうちゲート電極と半導体層との間に挟まれた部分以外の部分をエッチングにより除去する場合と比較して、製造工程数を少なくすることができる。更に、シリコン酸化膜の上層をオーバーエッチングするので、例えば基板上の位置によるエッチングレートのばらつきが生じたとしても、複数の半導体層について、半導体層上に形成されたシリコン窒化膜の一部（例えば半導体層上に形成されたシリコン窒化膜のうちゲート電極に重なる部分を除く部分）を確実に除去することができる。即ち、エッチングレートのばらつきに起因して、基板上の複数の半導体層のうちいくつかの半導体層について除去されるべきシリコン窒化膜が残ってしまう事態を回避できる。よって、複数の半導体層に、オーバーエッチングされたシリコン酸化膜を介して水素化処理を確実に行うことができる。この結果、歩留まりを向上させることができる。
【００１５】
よって、本発明に係る薄膜トランジスターの製造方法によれば、例えば製造工程数の増加を招くことなく、複数の半導体層に水素化処理を確実に行うことができる。この結果、歩留まりを向上させることができる。
【００１６】
本発明の作用及び他の利得は次に説明する発明を実施するための形態から明らかにされる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係るＴＦＴの構成を示す断面図である。
【図２】第１実施形態に係るＴＦＴが有する半導体層及びゲート電極の平面形状を示す平面図である。
【図３】第１実施形態に係るＴＦＴの製造工程を示す断面図（その１）である。
【図４】第１実施形態に係る複数の半導体層の基板上における配置の一例を模式的に示す平面図である。
【図５】第１実施形態に係るＴＦＴの製造工程を示す断面図（その２）である。
【図６】第１実施形態に係るＴＦＴの製造工程を示す断面図（その３）である。
【図７】第１実施形態に係るＴＦＴの製造工程を示す断面図（その４）である。
【図８】第１実施形態に係るＴＦＴの製造工程を示す断面図（その５）である。
【図９】第１実施形態に係るＴＦＴの製造工程を示す断面図（その６）である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施形態について図を参照しつつ説明する。
【００１９】
＜第１実施形態＞
第１実施形態に係るＴＦＴの製造方法について、図１から図９を参照して説明する。
【００２０】
先ず、本実施形態に係るＴＦＴの製造方法によって製造されるＴＦＴの構成について、図１及び図２を参照して説明する。
【００２１】
図１は、本実施形態に係るＴＦＴの構成を示す断面図である。図２は、本実施形態に係るＴＦＴが有する半導体層及びゲート電極の平面形状を示す平面図である。なお、図１は、図２のＡ−Ａ’線断面図に相当する。
【００２２】
図１において、本実施形態に係るＴＦＴ１００は、例えばガラス基板、石英基板等である基板１０上に形成されたＴＦＴであり、半導体層１１０と、シリコン酸化膜１３０と、シリコン窒化膜１４０と、ゲート電極１２０と、ソース電極１５０ａと、ドレイン電極１５０ｂとを備えている。
【００２３】
半導体層１１０は、高温ポリシリコン（ＨＴＰＳ）から形成されており、チャネル領域１１１、ソース領域１１２ａ及びドレイン領域１１２ｂ、並びにＬＤＤ（Lightly Doped Drain）領域１１３ａ及び１１３ｂを有している。ソース領域１１２ａ、ドレイン領域１１２ｂ、ＬＤＤ領域１１３ａ及び１１３ｂは、例えばイオンインプランテーション法等の不純物打ち込みによって半導体層１１０に不純物を打ち込んでなる不純物領域である。ＬＤＤ領域１１３ａ及び１１３ｂはそれぞれ、ソース領域１１２ａ及びドレイン領域１１２ｂよりも不純物の少ない低濃度な不純物領域として形成されている。このような不純物領域によれば、ＴＦＴ１００の非動作時において、ソース領域１１２ａ及びドレイン領域１１２ｂ間に流れるオフ電流を低減し、且つＴＦＴ１００の動作時に流れるオン電流の低下を抑制できる。
【００２４】
図２に示すように、半導体層１１０は、所定の平面形状を有している。
【００２５】
図１において、シリコン酸化膜１３０は、半導体層１１０を覆うように形成されたシリコン酸化膜である。シリコン酸化膜１３０は、基板１０上に形成された半導体層１１０を覆うように、基板１０の概ね全面に形成されている。なお、シリコン酸化膜１３０は、後述するように、製造プロセスにおいて、ゲート電極１２０を形成するためのエッチングの際に深さＤ１（例えば約１０〜１５ｎｍ）だけオーバーエッチングされており、シリコン酸化膜１３０のうちゲート電極１２０に重なる部分の膜厚は、シリコン酸化膜１３０のうちゲート電極１２０に重ならない部分の膜厚よりも例えば約１０〜１５ｎｍだけ厚い。例えば、シリコン酸化膜１３０のうちゲート電極１２０に重なる部分の膜厚は、約２５ｎｍであり、シリコン酸化膜１３０のうちゲート電極１２０に重ならない部分の膜厚は、約１０〜１５ｎｍである。
【００２６】
シリコン窒化膜１４０は、シリコン酸化膜１３０上に形成されたシリコン窒化膜である。シリコン窒化膜１４０は、後述するゲート電極１２０と概ね同一の所定の平面形状を有しており、ゲート電極１２０に重なるように形成されている。シリコン窒化膜１４０の一部は、半導体層１１０のチャネル領域１１１に重なっている。
【００２７】
ゲート電極１２０は、シリコン窒化膜１４０上に導電性材料から形成されている。
【００２８】
図１及び図２に示すように、ゲート電極１２０は、所定の平面形状を有しており、ゲート電極１２０の一部が半導体層１１０のチャネル領域１１１に重なっている。
【００２９】
シリコン酸化膜１３０及びシリコン窒化膜１４０のうち半導体層１１０とゲート電極１２０との間に位置する部分が、ＴＦＴ１００のゲート絶縁膜として機能する。このように、ＴＦＴ１００は、ゲート絶縁膜としてシリコン酸化膜１３０に加えてシリコン窒化膜１４０が用いられるので、例えばゲート絶縁膜としてシリコン酸化膜１３０のみを用いる場合と比較して、ＴＦＴ１００の駆動能力を高めることができる。
【００３０】
ソース電極１５０ａは、ゲート電極１２０の上層側に形成された絶縁膜４１上に導電性材料から形成されている。ソース電極１５０ａは、絶縁膜４１及びシリコン酸化膜１３０を貫通するコンタクトホール８１ａを介して、半導体層１１０のソース領域１１２ａに電気的に接続されている。
【００３１】
ドレイン電極１５０ｂは、ソース電極１５０ａと同様に、絶縁膜４１上に導電性材料から形成されている。ドレイン電極１５０ｂは、絶縁膜４１及びシリコン酸化膜１３０を貫通するコンタクトホール８１ｂを介して、半導体層１１０のドレイン領域１１２ｂに電気的に接続されている。
【００３２】
絶縁膜４１は、例えばシリコン酸化物から形成されている。
【００３３】
次に、前述したように構成されたＴＦＴ１００の製造方法について、図３から図９を参照して説明する。
【００３４】
図３及び図５から図９は、本実施形態に係るＴＦＴの製造工程を示す断面図である。図４は、本実施形態に係る複数の半導体層の基板上における配置の一例を模式的に示す平面図である。なお、図３及び図５から図９は、図１に示した断面図に対応して示してある。
【００３５】
先ず、図３に示すように、基板１０上に所定の平面形状（図２参照）を有するように、半導体層１１０を高温ポリシリコンから形成する。この際、図４に示すように、基板１０として例えば直径が８インチ等である円盤状の基板を用いて、基板１０上に高温ポリシリコンからなる半導体層１１０を複数形成する。次に、図３に示すように、半導体層１１０を覆うようにシリコン酸化膜１３０を形成する。即ち、基板１０上に形成された複数の半導体層１１０を覆うように、基板１０の概ね全面にシリコン酸化膜１３０を形成する。この際、シリコン酸化膜１３０の膜厚が例えば約２５ｎｍとなるように、シリコン酸化膜１３０を形成する。次に、シリコン酸化膜１３０上に複数の半導体層１１０を覆うようにシリコン窒化膜１４０を形成する。即ち、シリコン酸化膜１３０と同様に、基板１０上に形成された複数の半導体層１１０を覆うように、基板１０の概ね全面にシリコン窒化膜１４０を形成する。この際、シリコン窒化膜１４０の膜厚が例えば約１０ｎｍとなるように、シリコン窒化膜１４０を形成する。次に、シリコン窒化膜１４０上に複数の半導体層１１０を覆うように導電材料からなる導電膜１２１を形成する。即ち、シリコン酸化膜１３０及びシリコン窒化膜１４０と同様に、基板１０上に形成された複数の半導体層１１０を覆うように、基板１０の概ね全面に導電膜１２１を形成する。
【００３６】
次に、図５に示すように、導電膜１２１上に、図２に示したゲート電極１２０の平面形状に対応する所定の平面形状を有するようにレジスト膜８１０を形成する。次に、レジスト膜８１０をマスクとして、導電膜１２１及びシリコン窒化膜１４０をエッチングにより一括でパターニングすることで、導電膜１２１の一部からなるゲート電極１２０（図６参照）を形成するとともに、このエッチングの際、シリコン酸化膜１３０の一部を深さＤ１（例えば約１０〜１５ｎｍ：図６参照）だけオーパーエッチングする。即ち、導電膜１２１をエッチングによりパターニングすることで、導電膜１２１の一部からなるゲート電極１２０を形成する際、このエッチングによりシリコン窒化膜１４０を導電膜１２１と一括でパターニングし、更に、このエッチングによりシリコン酸化膜１３０の一部（即ち、シリコン酸化膜１３０における上層側、つまり、断面的に見て、シリコン酸化膜１３０の半導体層１１０側とは異なる反対側）をオーバーエッチングする。よって、シリコン酸化膜１３０上に複数の半導体層１１０を覆うように形成されたシリコン窒化膜１４０のうちゲート電極１２０に重なる部分を除く部分を、ゲート電極１２０を形成するために導電膜１２１をパターニングする際のエッチングにより確実に除去することができる。ここで特に、導電膜１２１及びシリコン窒化膜１４０をエッチングにより一括でパターニングするので、例えば、先ず、導電膜１２１をエッチングによりパターニングすることでゲート電極１２０を形成し、その後、シリコン窒化膜１４０のうちゲート電極１２０と半導体層１１０との間に挟まれた部分以外の部分をエッチングにより除去する場合と比較して、製造工程数を少なくすることができる。更に、シリコン酸化膜１３０の一部をオーバーエッチングするので、例えば基板１０上の位置によるエッチングレートのばらつきが生じたとしても、複数の半導体層１１０について、半導体層１１０の上層側に形成されたシリコン窒化膜１４０の一部（例えば半導体層１１０の上層側に形成されたシリコン窒化膜１４０のうちゲート電極１２０に重なる部分を除く部分）を除去することができる。即ち、エッチングレートのばらつきに起因して、基板１０上の複数の半導体層１１０のうちいくつかの半導体層１１０について除去されるべきシリコン窒化膜が残ってしまう事態を回避できる。よって、後の製造工程において、複数の半導体層１１０に、オーバーエッチングされたシリコン酸化膜１３０を介して水素化処理を確実に行うことができる。この結果、歩留まりを向上させることができる。
【００３７】
次に、図７に示すように、半導体層１１０に不純物をドープすることにより、チャネル領域１１１、ソース領域１１２ａ及びドレイン領域１１２ｂ、並びにＬＤＤ領域１１３ａ及び１１３ｂを形成する。
【００３８】
次に、図８に示すように、ゲート電極１２０の上層側に絶縁膜４１を例えばシリコン酸化物等の絶縁材料から形成する。絶縁膜４１を形成した後に、複数の半導体層１１０が形成された基板１０を例えば約６００〜１０００℃に加熱する高温アニール処理を行う。
【００３９】
次に、図９に示すように、半導体層１１０に水素化処理を行う。具体的には、半導体層１０、シリコン酸化膜１３０、シリコン窒化膜１４０及びゲート電極１２０等が形成された基板１０を水素雰囲気に曝すことにより、半導体層１１０に水素を供給する。この際、水素は、絶縁膜４１及びシリコン酸化膜１３０を透過して、半導体層１１０に到達する（図中、矢印Ｐ１参照）。ここで、図５及び図６を参照して前述したゲート電極１２０を形成する工程において、シリコン窒化膜１４０の一部が除去されているので、水素を半導体層１１０に確実に到達させることができる。
【００４０】
なお、仮に、図８を参照して前述した高温アニール処理を行う前に、水素化処理を行うとすれば（即ち、仮に水素化処理を行った後に高温アニール処理を行うとすれば）、水素化処理によって半導体層１１０に供給した水素が、高温アニール処理を行う際に半導体層１１０から放出されてしまい、結果として、水素化処理を十分に行うことができなくなってしまう。このため、本実施形態のように、水素化処理は、高温アニール処理の後に行う必要がある。
【００４１】
このように水素化処理を行った後に、図１に示したコンタクトホール８１ａ及び８１ｂを絶縁膜４１に形成する。次に、絶縁膜４１上にソース電極１５０ａ及びドレイン電極１５０ｂを形成する。この際、ソース電極１５０ａとソース領域１１２ａとがコンタクトホール８１ａを介して電気的に接続されるようにソース電極１５０ａを形成し、ドレイン電極１５０ｂとドレイン領域１１２ｂとがコンタクトホール８１ｂを介して電気的に接続されるようにドレイン電極１５０ｂを形成する。
【００４２】
以上のようにして、基板１０上に図１に示したＴＦＴ１００を複数製造することができる。
【００４３】
以上説明したように、本実施形態に係るＴＦＴ１００の製造方法によれば、例えば製造工程数の増加を招くことなく、複数の半導体層１１０に水素化処理を確実に行うことができる。この結果、複数のＴＦＴ１００を製造する際の歩留まりを向上させることができる。
【００４４】
なお、本発明に係る薄膜トランジスターの製造方法は、例えばＴＦＴアクティブマトリクス駆動形式の液晶装置、有機エレクトロルミネッセンス（Ｅｌ）装置等の電気光学装置を製造する製造プロセスに適用可能である。
【００４５】
本発明は、前述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う薄膜トランジスターの製造方法もまた本発明の技術的範囲に含まれるものである。
【符号の説明】
【００４６】
１０…基板、４１…絶縁膜、８１ａ、８１ｂ…コンタクトホール、１００…ＴＦＴ、１１０…半導体層、１１１…チャネル領域、１１２ａ…ソース領域、１１２ｂ…ドレイン領域、１１３ａ、１１３ｂ…ＬＤＤ領域、１２０…ゲート電極、１２１…導電膜、１３０…シリコン酸化膜、１４０…シリコン窒化膜、１５０ａ…ソース電極、１５０ｂ…ドレイン電極。
【特許請求の範囲】
【請求項１】
基板上に、複数の半導体層を同一層として形成する工程と、
前記複数の半導体層を覆うようにシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に前記複数の半導体層を覆うようにシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に前記複数の半導体層を覆うように導電膜を形成する工程と、
前記導電膜及び前記シリコン窒化膜をエッチングにより一括でパターニングすることで、前記導電膜の一部からなるゲート電極を形成するとともに、該エッチングの際、前記シリコン酸化膜の上層をオーバーエッチングする工程と、
前記オーバーエッチングする工程の後に、前記半導体層に前記オーバーエッチングされたシリコン酸化膜を介して水素化処理を行う工程と、
を有する薄膜トランジスターの製造方法。
【請求項１】
基板上に、複数の半導体層を同一層として形成する工程と、
前記複数の半導体層を覆うようにシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に前記複数の半導体層を覆うようにシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に前記複数の半導体層を覆うように導電膜を形成する工程と、
前記導電膜及び前記シリコン窒化膜をエッチングにより一括でパターニングすることで、前記導電膜の一部からなるゲート電極を形成するとともに、該エッチングの際、前記シリコン酸化膜の上層をオーバーエッチングする工程と、
前記オーバーエッチングする工程の後に、前記半導体層に前記オーバーエッチングされたシリコン酸化膜を介して水素化処理を行う工程と、
を有する薄膜トランジスターの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１６９３２７（Ｐ２０１２−１６９３２７Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１１−２６８６３（Ｐ２０１１−２６８６３）
【出願日】平成２３年２月１０日（２０１１．２．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２３年２月１０日（２０１１．２．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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