表示装置及び表示装置の作製方法、並びに電子機器
【課題】表示部と表示部の表示を制御する周辺回路とを同一基板上に有するシステムオンパネル型の表示装置において、より正確な動作が可能な表示装置を提供することを課題とする。
【解決手段】同一基板１００上に設けられた、複数の画素１０３を有する画素部１０４を備えた表示部１０１と、表示部１０１の表示を制御する周辺回路部１０２と、を有し、表示部１０１及び周辺回路部１０２は、それぞれ複数のトランジスタにより構成され、トランジスタの半導体層には、単結晶半導体材料が用いられる。
【解決手段】同一基板１００上に設けられた、複数の画素１０３を有する画素部１０４を備えた表示部１０１と、表示部１０１の表示を制御する周辺回路部１０２と、を有し、表示部１０１及び周辺回路部１０２は、それぞれ複数のトランジスタにより構成され、トランジスタの半導体層には、単結晶半導体材料が用いられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び該表示装置の作製方法に関する。また、該表示装置を用いた表示パネルを有する電子機器に関する。
【背景技術】
【０００２】
近年、液晶表示装置やエレクトロルミネセンス表示装置（以下ＥＬ表示装置という）などの表示装置において、画素部や画素部を駆動させるための駆動回路を有する表示部と、表示部以外に演算回路や記憶回路など、表示部を動作するために設けられる回路群（以下周辺回路部という）とが同一基板上に形成された構成（以下システムオンパネル型という）の表示装置が知られている。これらシステムオンパネル型の表示装置において、表示部と周辺回路部のそれぞれの回路を構成するトランジスタとしては、例えば多結晶半導体材料を半導体層として用いたものが知られている。
【０００３】
多結晶半導体材料は、例えばアモルファスシリコンなどの非晶質半導体材料よりも電界移動度が大きい。また、ｎチャネル型のトランジスタだけでなく、ｐチャネル型のトランジスタも形成することができる。そのため、ＣＭＯＳ回路を形成することが可能で、表示部のみならず、周辺回路部における演算回路などの高速動作が必要な回路を構成するトランジスタの半導体層に適用する場合においても、非晶質半導体材料に比べて好適である。
【０００４】
このような多結晶半導体材料を用いて同一基板上に表示部と周辺回路部とを形成した表示装置の例としては、特許文献１などが挙げられる。特許文献１ではＥＬ表示装置において、同一基板上に表示部と、周辺回路部として演算回路と、昇圧回路と、を形成した例が示されている。
【特許文献１】特開２００４−１４６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ポリシリコンなどの多結晶半導体材料を用いて半導体層を形成したトランジスタは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすい。表示部及び周辺回路部を構成するトランジスタの移動度やしきい値などの特性がばらつくと、トランジスタに同じ信号を供給した場合にも、トランジスタ毎にドレイン電流の大きさが異なるといった問題がある。そのため、例えば多結晶半導体材料を用いてトランジスタを形成することにより表示部及び周辺回路部を形成したシステムオンパネル型のＥＬ表示装置の場合では、トランジスタの特性のばらつきによって画素における発光素子の輝度が画素毎にばらつき、表示にむらが生じてしまうなど、正確な表示を行うことが困難である。
【０００６】
また、上記表示装置では、高い駆動電圧が必要となり、特許文献１にも示すように、チャージポンプなどの昇圧回路が必要になり、回路面積が増大するといった問題もある。
【０００７】
上記に挙げた問題を鑑み、本発明では、画素毎のばらつきを抑制し、より正確な表示を行うことが可能なシステムオンパネル型の表示装置を提供することを課題とする。
【０００８】
また、表示部と周辺回路部を同一基板上に形成する場合において、昇圧回路などの回路を設けずに所望の値の電圧を供給することが可能な表示装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一は、単結晶半導体材料を用いて形成された表示部及び周辺回路部を同一基板上に有する表示装置である。
【００１０】
より具体的には、本発明の一は、基板と、基板上に設けられた、少なくともゲート端子、ソース端子、及びドレイン端子を有する第１の複数のトランジスタを用いて構成される表示部と、表示部と同一基板上に設けられた、少なくともゲート端子、ソース端子、及びドレイン端子を有する第２の複数のトランジスタを用いて構成され、表示部における表示動作を制御する周辺回路部と、を有し、第１の複数のトランジスタ及び第２の複数のトランジスタは、単結晶半導体材料を用いた半導体層を有し、表示部は、少なくとも１つの画素を有する画素部を有し、画素は、発光素子と、第１の複数のトランジスタの一つであり発光素子の発光量を制御する駆動トランジスタと、を有し、駆動トランジスタの半導体層は、チャネル長の方向が画素の縦方向と平行になるチャネル領域を有し、駆動トランジスタのチャネル長をＬμｍとし、画素の縦の長さをＸμｍとしたとき、１４３≦Ｌ≦ＡＸ（０＜Ａ≦０．７ Ｘ≧２０４）である表示装置である。
【００１１】
なお、本発明の表示装置において、第２の複数のトランジスタの半導体層上には、第１のゲート絶縁層が設けられ、第１の複数のトランジスタの半導体層上には、第１のゲート絶縁層と、第１のゲート絶縁層上の第２のゲート絶縁層と、が設けられる構成とすることもできる。
【００１２】
また、本発明の表示装置において、駆動トランジスタのゲート端子及びソース端子の間に印加される電圧をＶｇｓとし、ソース端子及びドレイン端子の間に印加される電圧をＶｄｓとし、駆動トランジスタの閾値電圧をＶｔｈとしたとき、駆動トランジスタは、｜Ｖｄｓ｜≧｜Ｖｇｓ｜−｜Ｖｔｈ｜となるように駆動されるようにすることもできる。
【００１３】
また、本発明の表示装置において、一画素における発光素子に流れる電流の値を、０．１μＡ以上１．０μＡ以下とすることもできる。
【００１４】
また、本発明の表示装置において、周辺回路部は、演算回路、画像処理回路、及び記憶回路を有する構成とすることもできる。
【００１５】
本発明の一は、上記記載の表示装置を用いた表示パネルを有する電子機器である。
【００１６】
本発明の一は、基板上に第１の絶縁層を介して単結晶半導体材料を用いた島状の複数の半導体層を形成し、第１の絶縁層及び複数の半導体層上に第１のゲート絶縁層を形成し、複数の半導体層のうち、表示部における表示動作を制御する周辺回路部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層を介して第１のゲート電極を形成し、第１のゲート電極及び第１のゲート絶縁層上に第２のゲート絶縁層を形成し、複数の半導体層のうち、表示部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層及び第２のゲート絶縁層を介して第２のゲート電極を形成し、複数の半導体層上に第１のゲート電極及び第２のゲート電極、並びに第２のゲート絶縁層を介して選択的にレジストマスクを形成し、ｐ型を付与する不純物元素（以下、ｐ型不純物元素という）またはｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加することにより、複数の半導体層に第１の不純物領域と、第１の不純物領域より不純物濃度の低い第２の不純物領域と、を選択的に形成し、レジストマスクを除去し、第２のゲート絶縁層及び第２のゲート電極上に第２の絶縁層を形成し、第１の不純物領域上の層に選択的に複数の第１の開口部を形成し、複数の第１の開口部を介して第１の不純物領域に接する複数の配線を形成し、複数の配線のうち、表示部を構成するトランジスタの配線となる配線のいずれかに接する第１の電極を形成し、第１の電極、複数の配線、及び第２の絶縁層上に第３の絶縁層を形成し、第１の電極上の第３の絶縁層に選択的に第２の開口部を形成し、第２の開口部を介して第１の電極と接する電界発光層を形成し、電界発光層に接する第２の電極を形成する表示装置の作製方法である。
【００１７】
本発明の一は、基板上に第１の絶縁層を介して単結晶半導体材料を用いた島状の複数の半導体層を形成し、第１の絶縁層及び複数の半導体層上に第１のゲート絶縁層を形成し、複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層を介して第１のゲート電極を形成し、第１のゲート電極上及び第１のゲート絶縁層上に第２のゲート絶縁層を形成し、複数の半導体層のうち、表示部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層及び第２のゲート絶縁層を介して第２のゲート電極を形成し、複数の半導体層上に、第１のゲート電極及び第２のゲート電極、並びに第２のゲート絶縁層を介して選択的にレジストマスクを形成し、ｐ型不純物元素またはｎ型不純物元素を添加することにより、複数の半導体層に第１の不純物領域と、第１の不純物領域より不純物濃度の低い第２の不純物領域と、を選択的に形成し、レジストマスクを除去し、第２のゲート絶縁層及び第２のゲート電極上に第２の絶縁層を形成し、第１の不純物領域上の層に選択的に複数の第１の開口部を形成し、複数の第１の開口部を介して第１の不純物領域に接する複数の配線を形成し、複数の配線及び第２の絶縁層上に第３の絶縁層を形成し、複数の配線上の第３の絶縁層に選択的に第２の開口部を形成し、複数の配線のうち、表示部を構成するトランジスタの配線となる配線のいずれかと第２の開口部を介して接する第１の電極を形成し、第１の電極及び第３の絶縁層上に第４の絶縁層を形成し、第４の絶縁層に選択的に第３の開口部を形成し、第１の電極と第３の開口部を介して接する電界発光層を形成し、電界発光層と接する第２の電極を形成する表示装置の作製方法である。
【００１８】
なお、本発明の表示装置の作製方法において、複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層を介して第１の導電層を形成し、第１の導電層上に第２の導電層を形成することにより第１のゲート電極を形成することもできる。
【００１９】
また、本発明の表示装置の作製方法において、複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層において、上部に第１の導電層が形成されていない領域に第１の不純物領域を形成し、上部に第１の導電層を介して第２の導電層が形成されていない領域であり、且つ、上部に第１の導電層が形成された領域に第２の不純物領域を形成することもできる。
【００２０】
また、本発明の表示装置の作製方法において、基板上に窒化シリコン、窒化酸化シリコン、及び酸化窒化シリコンのいずれか一つまたは複数を用いて第１の層を形成し、第１の層上に水素を含有する酸化シリコン及び水素を含有する窒化シリコン、並びに酸素と水素を含有する窒化シリコン、酸素と水素を含有する酸化窒化シリコン、及び酸素と水素を含有する窒化酸化シリコンのいずれか一つを用いて第２の層を形成することにより第１の絶縁層を形成することもできる。
【００２１】
なお、本書類におけるトランジスタは、ゲート端子、ソース端子、及びドレイン端子の少なくとも３つの端子を有し、ゲート端子とは、ゲート電極の部分（ゲートとなる領域、導電層、及び配線などを含む）または、ゲート電極と電気的に接続されている部分の一部のことを言う。また、ソース端子とは、ソース電極の部分（ソースとなる領域、導電層、及び配線などを含む）や、ソース電極と電気的に接続されている部分の一部のことを言う。また、ドレイン端子とは、ドレイン電極（ドレインとなる領域、導電層、及び配線などを含む）や、ドレイン電極と電気的に接続されている部分の一部のことを言う。
【００２２】
また、本書類におけるトランジスタのソース端子とドレイン端子は、トランジスタの構造や動作条件などによって変わるため、いずれがソース端子またはドレイン端子であるかを特定することが困難である。そこで、本書類においては、ソース端子及びドレイン端子から任意に選択した一方の端子をソース端子及びドレイン端子の一方と表記し、他方の端子をソース端子及びドレイン端子の他方と表記する。
【００２３】
また、本書類における容量素子は、一方の電極と、他方の電極の少なくとも２つの電極を有し、一方の電極の一部または全部を第１端子と表記し、他方の電極の一部または全部を第２端子と表記する。
【発明の効果】
【００２４】
本発明により、画素毎のばらつきを抑制し、より正確な表示を行うことが可能なシステムオンパネル型の表示装置を提供することができる。
【００２５】
また、表示部と周辺回路部を同一基板上に形成する場合において、昇圧回路など、別途必要となる回路を設けずに所望の値の電圧を供給することが可能なシステムオンパネル型の表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００２７】
（実施の形態１）
本実施の形態では、本発明の表示装置の構成について説明する。
【００２８】
本実施の形態における本発明の表示装置の構成について図１を用いて説明する。図１は、本実施の形態における表示装置の構成を示すブロック図である。
【００２９】
図１に示す本発明の表示装置は、基板１００上に設けられた表示部１０１と、周辺回路部１０２と、を有する。表示部１０１と周辺回路部１０２は同一基板上に設けられている。
【００３０】
表示部１０１は、少なくともゲート端子、ソース端子、及びドレイン端子を有する第１の複数のトランジスタを用いて各回路が構成される。第１の複数のトランジスタを用いて構成される回路としては、表示を行う機能を有する画素部を構成する回路や画素部を駆動させるための駆動回路などが例として挙げられる。また、駆動回路としては、走査線及び信号線などを設け、走査線を介して画素部に信号を入力する走査線駆動回路や信号線を介して画素部に信号を入力する信号線駆動回路などを別途設けることもでき、また、ＥＬ表示装置などの場合には、発光素子に電流を供給するために、電源線などを設け、さらに電源線を所定の電位とするための電源回路などを別途設けることもできる。
【００３１】
周辺回路部１０２は、表示部１０１の表示動作を制御する機能を有し、少なくともゲート端子、ソース端子、及びドレイン端子を有する第２の複数のトランジスタを用いて各回路が構成される。第２の複数のトランジスタを用いて構成される回路としては、例えば画像処理回路、演算回路、記憶回路、及び電源回路などが挙げられる。
【００３２】
基板１００としてはガラス基板、石英基板、セラミック基板、プラスチック基板、半導体基板、サファイア基板、表面が絶縁処理された金属基板などを用いることができる。また、表示部１０１及び周辺回路部１０２に用いられる第１の複数のトランジスタ及び第２の複数のトランジスタは、シリコン、ゲルマニウム、ガリウムヒ素やインジウムリンなどの化合物半導体などの単結晶半導体材料を半導体層に用いて形成することができる。
【００３３】
さらに本発明の表示装置のより具体的な構成の一例について図２を用いて説明する。図２は、本実施の形態における表示装置の構成の一例を示すブロック図である。
【００３４】
図２に示す本発明の表示装置は、基板１００上に設けられた表示部１０１と、周辺回路部１０２と、を有する。表示部１０１と周辺回路部１０２は同一基板上に設けられている。
【００３５】
基板１００としてはガラス基板、石英基板、セラミック基板、プラスチック基板、半導体基板、サファイア基板、表面が絶縁処理された金属基板などを用いることができる。また、表示部１０１及び周辺回路部１０２に用いられる各トランジスタは、シリコン、ゲルマニウム、ガリウムヒ素やインジウムリンなどの化合物半導体などの単結晶半導体材料を半導体層に用いて形成することができる。
【００３６】
表示部１０１は、複数の画素１０３を有する画素部１０４と、複数の画素１０３に電気的に接続された走査線１０５、信号線１０６、及び電源線１０７と、走査線１０５に電気的に接続された走査線駆動回路１０８と、信号線１０６に電気的に接続された信号線駆動回路１０９と、電源線１０７に電気的に接続された電源回路１１０と、を有する。
【００３７】
画素部１０４は、走査線駆動回路１０８により選択される走査線１０５に電気的に接続された画素に、信号線駆動回路１０９から信号線１０６を介して、画素に信号を入力し、画素を発光させることで表示を行う機能を有する。また、電源回路１１０に電気的に接続された電源線１０７は、所定の値の電位となる。
【００３８】
周辺回路部１０２は、画像処理回路１１１、演算回路１１２、第１の記憶回路１１３、及び第２の記憶回路１１４を有する。
【００３９】
画像処理回路１１１は、インターフェースなどを介して外部装置から入力されたデータの処理を行い、外部メモリ（例えばデータメモリ）との間で随時データの読み書きを行う機能を有する。また、表示部１０１において表示すべき画像を外部メモリ（例えばフレームメモリなど）に書き込み、書き込まれたデータを走査線駆動回路１０８及び信号線駆動回路１０９に出力する機能を有する。
【００４０】
第１の記憶回路１１３は、データメモリとして用いる。第１の記憶回路１１３としては、ＷＲＡＭを用いることができ、例えばＳＲＡＭ、ＤＲＡＭなどを用いることができる。また、第２の記憶回路１１４は、フレームメモリとして用いる。第２の記憶回路１１４としては、ＰＲＯＭを用いることができ、例えばマスクＲＯＭなどを用いることができる。
【００４１】
次に本実施の形態における表示装置の画素の構成の一例について図３及び図４を用いて説明する。図３は、本実施の形態における本発明の表示装置の画素の構成の一例を示す上面図であり、図４は、本実施の形態における本発明の表示装置の画素の構成の一例を示す回路図である。
【００４２】
図３に示す画素は、スイッチングトランジスタ１１５、容量素子１１６、駆動トランジスタ１１７、及び発光素子１１８を有する。
【００４３】
また、上面図における一つの画素は、互いに平行である第１の対辺と、第１の対辺と交差し、互いに平行である第２の対辺と、によって囲まれる領域で構成される。例えば第１の対辺は図２における信号線１０６と平行とし、第２の対辺は図２における走査線１０５と平行とした四辺形の領域を一つの画素とすることができる。本書類においては、第１の対辺と第２の対辺のうち、長い方の対辺の方向を縦方向、短い方の対辺の方向を横方向とし、縦方向における辺の長さを縦の長さ、横方向の辺の長さを横の長さとする。図３の画素においては、Ｘを縦の長さとし、Ｙを横の長さとする。また、第１の対辺と第２の対辺のうち、どちらも同じ長さである場合には、第１の対辺と第２の対辺のうち、一方を縦の長さとし、他方を横の長さとする。
【００４４】
図３に示す画素の回路構成を回路図で表すと図４のようになる。図４に示す画素は、少なくともゲート端子、ソース端子、及びドレイン端子を有するスイッチングトランジスタ１１５と、第１端子がスイッチングトランジスタのソース端子及びドレイン端子の他方に電気的に接続された容量素子１１６と、少なくともゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子がスイッチングトランジスタ１１５のソース端子及びドレイン端子の他方に電気的に接続された駆動トランジスタ１１７と、駆動トランジスタ１１７のソース端子及びドレイン端子の一方に電気的に接続された発光素子１１８と、を有する。また、走査線１０５は、スイッチングトランジスタ１１５のゲート端子に電気的に接続され、信号線１０６はスイッチングトランジスタ１１５のソース端子及びドレイン端子の一方に電気的に接続され、電源線１０７は容量素子１１６の第２端子及び駆動トランジスタ１１７のソース端子及びドレイン端子の他方に電気的に接続される。
【００４５】
スイッチングトランジスタ１１５は、スイッチング素子としての機能を有し、走査線１０５から信号が入力されることにより決まるゲート端子の電位と、ソース端子の電位との電位差、すなわちゲート端子及びソース端子の間における電圧（以下Ｖｇｓという）がトランジスタの有する閾値電圧（以下Ｖｔｈという）より高いか低いかによってオン状態またはオフ状態となる。スイッチングトランジスタ１１５がオン状態となった場合にはスイッチングトランジスタ１１５を介して信号線１０６からの信号が容量素子１１６及び駆動トランジスタ１１７のゲート端子に出力される。なお、図３及び図４ではスイッチングトランジスタ１１５として複数のゲート端子を有するマルチゲート型のトランジスタを用いている。マルチゲート型のトランジスタを用いることによりスイッチングトランジスタ１１５におけるオフ電流を低減することができる。また、マルチゲート型のトランジスタに限定されず、複数のトランジスタによって構成するなど、他の構成においても適用することができる。
【００４６】
容量素子１１６は、画素における補助容量としての機能を有し、駆動トランジスタ１１７のゲート端子に入力される信号の電位と同等の値を電荷として一時的に蓄積する機能を有する。容量素子１１６は、スイッチングトランジスタ１１５がオン状態となり、スイッチングトランジスタ１１５を介して信号線１０６から信号が入力されることにより、電荷が蓄積され、容量素子１１６には蓄積された電荷に従って所定の値の電圧が印加される。なお、容量素子１１６は、駆動トランジスタ１１７のゲート容量を代用して省略した構成とすることも可能である。
【００４７】
駆動トランジスタ１１７は、発光素子１１８を制御する機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態になる。また、駆動トランジスタ１１７は、図３に示すように、チャネル長の方向が画素の縦方向と平行になるチャネル領域を有する。
【００４８】
発光素子１１８は、第１の電極と、第２の電極と、第１の電極及び第２の電極に挟持された電界発光層と、を有する構成などを適用することができる。なお、本書類において、第１の電極の一部または全部を第１端子と表記し、第２の電極の一部または全部を第２端子と表記する。発光素子１１８は、第１端子が駆動トランジスタ１１７のソース端子及びドレイン端子の一方に電気的に接続され、第２端子は接地されるかまたは別の値の電位に保持される。また、発光素子１１８は駆動トランジスタ１１７がオン状態になることにより、駆動トランジスタ１１７を介して電源線１０７からの電流を受けて発光する機能を有する。発光素子１１８における発光量は、流れる電流の電荷量によって変化させることができる。
【００４９】
次に、本実施の形態の表示装置の動作について説明する。なお、本実施の形態で示す表示装置は、電流駆動で動作させる場合について説明する。
【００５０】
選択された走査線１０５を介してスイッチングトランジスタ１１５に信号が入力され、スイッチングトランジスタ１１５がオン状態になることにより、信号線１０６の電位はオン状態になったスイッチングトランジスタ１１５を介して、容量素子１１６の第１端子に入力される。そして、ビデオ信号に相当する電圧分の電荷が容量素子１１６に蓄積され、容量素子１１６はその電圧を保持する。この電圧は駆動トランジスタ１１７のＶｇｓを決める電位に相当する。
【００５１】
そして、容量素子１１６に蓄積された電荷が駆動トランジスタ１１７のゲート端子に移動し、駆動トランジスタ１１７のゲート端子の電位は容量素子１１６に保持された電圧と同等の値となり、この電位の値に応じて駆動トランジスタ１１７を介して電源線１０７から発光素子１１８に電流が流れ、発光素子１１８が発光する。
【００５２】
発光素子１１８の発光輝度は、発光素子１１８を流れる電流にほぼ比例する。従って、発光素子１１８に流れる電流量を変化させることによって画素の階調を表現することが可能となる。
【００５３】
本実施の形態で示す表示装置において発光素子１１８に流れる電流は、駆動トランジスタ１１７のゲート端子の電位に応じて電源線１０７から入力される。ここで一般にトランジスタのドレイン端子及びソース端子の間の電圧（以下Ｖｄｓという）と、そのソース端子及びドレイン端子の間を流れる電流（以下Ｉｄｓという）とは、次の関係を有している。
【００５４】
ＶｄｓとＩｄｓとの関係について図５を用いて説明する。図５は、本実施の形態におけるトランジスタのＶｄｓとＩｄｓとの関係を示す図である。
【００５５】
図５では、異なるゲート電圧Ｖｇｓに対応する複数のグラフを示している。トランジスタにおけるＶｇｓとＶｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜が大きくなるほど、言い換えればＶｇｓの絶対値｜Ｖｇｓ｜が大きくなるほど、Ｉｄｓは大きくなる。
【００５６】
ＶｇｓとＶｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜が、Ｖｄｓの絶対値｜Ｖｄｓ｜よりも大きい場合は、トランジスタは線形領域で動作し、Ｖｄｓの絶対値｜Ｖｄｓ｜以下の場合は、トランジスタは飽和領域で動作する。飽和領域で動作する場合には、Ｖｄｓが変化してもＩｄｓはほとんど変化せず、Ｖｇｓの大きさだけによって電流値が決まる。
【００５７】
本実施の形態で示す表示装置では、発光素子１１８の発光時において、駆動トランジスタ１１７を、Ｖｄｓの絶対値｜Ｖｄｓ｜がＶｇｓと駆動トランジスタのＶｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜以上、すなわち、｜Ｖｄｓ｜≧｜Ｖｇｓ｜−｜Ｖｔｈ｜（以下数式１という）となる飽和領域で動作させる。なお、発光素子１１８を発光させない場合には、駆動トランジスタ１１７をオフさせればよい。
【００５８】
また、表示装置の画素の階調の表現は、駆動トランジスタのゲート端子の電位を変化させて、発光素子に流れる電流量を変化させること（アナログ電流階調方式）によって行う。つまり、アナログ電流階調方式では、信号線に入力されるアナログ映像信号を変化させること（信号線の電位を変化させること）で階調表示が行われる。
【００５９】
一般的に、発光素子の発光時に駆動トランジスタを飽和領域で動作させる場合、画素間で駆動トランジスタの移動度やしきい値がばらつくとそれがそのままＩｄｓのばらつきとなり表示装置の表示むらとして現れる問題がある。特に、多結晶半導体材料を用いた半導体層を有するトランジスタの場合には、画素ごとのトランジスタの移動度やしきい値のばらつきが大きく、表示装置を電流駆動で動作させることは困難であった。これは、半導体層の結晶化（レーザー結晶化など）において、画素部を構成する全領域において均一な結晶粒界を有する多結晶半導体層を得ることが難しいためである。
【００６０】
一方、本実施の形態で示す表示装置では、単結晶半導体材料をトランジスタの半導体層に用いることによって画素及び周辺回路を構成するトランジスタの移動度やしきい値がばらつくことを低減することができる。その結果、駆動トランジスタ１１７を飽和領域で動作させた場合であっても、トランジスタの特性の変化が小さいため、アナログ電流階調方式で動作させる場合であっても、表示装置の表示むらを防止することが可能となる。
【００６１】
また、飽和領域で動作させる場合において、Ｉｄｓは次に示す数式２及び数式３により求めることができる。
【００６２】
【数１】
【００６３】
Ｌはトランジスタのチャネル長を表し、Ｗはチャネル幅を表し、μはトランジスタの移動度を表し、Ｃｏｘはゲート絶縁層におけるキャパシタンスを表している。これらの値は材料によって任意に決めることができる。本実施の形態では半導体層に単結晶半導体材料を用いるため、単結晶半導体材料の移動度がμとなる。また、チャネル幅Ｗの範囲としては、約３μｍ乃至６μｍであることが好ましい。
【００６４】
次に上記数式１を基に本実施の形態の表示装置に適した駆動トランジスタのチャネル長Ｌを算出する。本実施の形態の表示装置のパネルのサイズが１インチ乃至５インチ程度であると仮定すると、表示を行うために１画素の表示素子に流れる電流量は、およそ０．１μＡ以上１．０μＡ以下の範囲であることが望ましい。さらに、本実施の形態における表示装置の発光素子の特性などを考慮すると、表示を行うために必要な１画素における発光素子に流れる電流は、約０．２μＡ程度であることがより望ましい。これを基に表示を行うために必要な１画素における表示素子に流れる電流の値を０．２μＡと仮定し、このときの駆動トランジスタにおいて正確な動作を行うための最適なチャネル長Ｌを求めると、チャネル長Ｌは、Ｌ≧１４３μｍ（以下数式４という）であることが望ましい。チャネル長Ｌを上記数式４の範囲にすることにより駆動トランジスタにおける短チャネル効果を抑制することができ、また、オン電流の値を本発明の表示装置に適した範囲の値に制御することができる。
【００６５】
また、画素における開口率は、少なくとも２０％以上であることが望ましい。以上のことから、必要最低限の開口率の値を２０％とするとき、駆動トランジスタのチャネル長Ｌと画素の縦の長さＸとは、Ｌ≦ＡＸ（０＜Ａ≦０．７）（以下数式５という）の関係であることが望ましい。ＬがＸ以上の長さになると、半導体層を画素内において折り返すなどして形成しなければならず、折り返す分、必要とする半導体層の長さがさらに長くなってしまい面積が増大してしまう。しかし上記数式５の範囲に駆動トランジスタのＬを設計することにより、画素サイズの範囲内に必要最低限のサイズで駆動トランジスタを設けることができる。さらに、上記の範囲に駆動トランジスタのＬを設計することにより、少なくとも必要最低限の開口率を得ることができる。また、他の配線などと重なるのを防止することもできる。
【００６６】
さらに上記数式３及び数式４をまとめると、ＬとＸとは、１４３≦Ｌ≦ＡＸ（０＜Ａ≦０．７ Ｘ≧２０４）（以下数式６という）の関係であることが望ましいといえる。
【００６７】
駆動トランジスタのチャネル長Ｌ及び画素の縦の長さＸを上記数式６の範囲とすることにより、駆動トランジスタにおける短チャネル効果を抑制し、オン電流の値を本発明の表示装置に適した範囲の値に制御しつつ、且つ駆動トランジスタの面積を最小限に留めることができる。
【００６８】
以上のように、本実施の形態における表示装置は、表示部と周辺回路部のトランジスタなどの各回路素子の半導体層に単結晶半導体材料を適用し、表示部及び周辺回路部を同一基板上に形成することにより、表示部において低消費電力化、小型化、高速駆動を実現することができる。また、本実施の形態における表示装置は、飽和領域において動作させることができるため、画素間の輝度のばらつきを抑制することができ、階調表示など、より正確な表示を行うことができる。
【００６９】
また、本実施の形態における表示装置は、表示部及び周辺回路部の間のインターフェース部分に昇圧回路など、別途回路を設けずに、所望の値の駆動電圧で動作させることができる。よって、削減した回路の分だけ回路面積を小さくすることができる。
【００７０】
（実施の形態２）
本実施の形態では、本発明の表示装置の表示部及び周辺回路部を構成するトランジスタの作製方法の一例について説明する。
【００７１】
まず本実施の形態における本発明の表示装置の表示部及び周辺回路部を構成するトランジスタの作製方法について、図６乃至図１２を用いて説明する。図６乃至図１２は、本発明の表示装置の表示部及び周辺回路部を構成するトランジスタの作製方法を示す断面図である。なお、本実施の形態において、それぞれの図は、便宜のため、一部または全部において実際とは異なる寸法を用いて図示している。
【００７２】
まず図６（Ａ）に示すように、基板２００上に第１の絶縁層２０１及び第２の絶縁層２０２を介して半導体層を形成し、さらに半導体層を島状の第１の半導体層２０３、第２の半導体層２０４、第３の半導体層２０５、第４の半導体層２０６、第５の半導体層２０７、及び第６の半導体層２０８に形成する。
【００７３】
基板２００としてはガラス基板、石英基板、セラミック基板、プラスチック基板、サファイア基板、表面が絶縁処理された金属基板などを用いることができ、半導体層は、シリコン、ゲルマニウム、ガリウムヒ素やインジウムリンなどの化合物半導体などの単結晶半導体材料を用いて形成することができる。
【００７４】
また、第１の半導体層２０３乃至第６の半導体層２０８を形成した後、ｐ型不純物元素を添加することもできる。ｐ型不純物元素には、ホウ素、アルミニウム、ガリウム、などの周期表第１３族の元素を用いることができる。ｐ型不純物元素を添加することにより、後に形成されるトランジスタのＶｔｈを制御することができる。
【００７５】
また、基板２００と半導体層は、第１の絶縁層２０１及び第２の絶縁層２０２を介して貼り合わせることにより形成する。基板２００と半導体層を貼り合わせる方法の一例について図１３及び図１４を用いて説明する。図１３及び図１４は、本実施の形態における基板と半導体層の貼り合わせ方法を示す断面図である。なお、本実施の形態において、図１３及び図１４は、便宜のため、一部または全部において実際とは異なる寸法を用いて図示している。
【００７６】
まず、図１３（Ａ）に示すように、半導体基板２５０の一方の面に第１の絶縁層２５１を形成する。半導体基板２５０としては、シリコン、ゲルマニウム、ガリウムヒ素やインジウムリンなどの化合物半導体などの単結晶半導体材料を用いることができる。また、第１の絶縁層２５１は、図６に示す第２の絶縁層２０２と同一の層であり、窒化シリコン、窒化酸化シリコン、または酸化窒化シリコンを用いて形成した層を積層させて２層以上の構造で形成することができる。第１の絶縁層２５１は、化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法などを用いて形成することができる。第１の絶縁層２５１は、５０ｎｍ乃至２００ｎｍの範囲で設けることが好ましい。なお、本書類において、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法を範疇に含むものとする。
【００７７】
なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであり、濃度範囲として酸素が５５〜６５原子％、窒素が０．５〜２０原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであり、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５０原子％、シリコンが２５〜３５原子％、水素が１５〜２５原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。
【００７８】
次に図１３（Ｂ）に示すように、第１の絶縁層２５１を介して半導体基板２５０に電界で加速された水素イオンでなるイオンビームを半導体基板２５０に照射することにより、半導体基板２５０の一方の面から所定の深さに水素がドーピングされた領域２５２を形成する。
【００７９】
次に図１３（Ｃ）に示すように、第１の絶縁層２５１上に接合層２５３を形成する。接合層２５３は、半導体基板２５０が支持基板と接合を形成する面に設ける。接合層２５３は、単層構造としても２層以上の積層構造としてもよいが、半導体基板２５０と接合する面（以下接合面という）が平滑面を有し親水性表面となることが好ましい。
【００８０】
接合層２５３は、図６における第１の絶縁層２０１と同一の層であり、接合面が平滑面を有し、親水性表面となる接合層２５３は、水素を含有する酸化シリコン、水素を含有する窒化シリコン、酸素と水素を含有する窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いて形成することができる。
【００８１】
水素を含有する酸化シリコンとしては、例えば有機シランを用いて化学気相成長法により作製される酸化シリコンが好ましい。例えば有機シランを用いて形成された酸化シリコン膜を用いることによって、支持基板と半導体基板２５０との接合を強固にすることができるためである。有機シランとしては、テトラエトキシシラン（略称：ＴＥＯＳ 化学式：Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（略称：ＴＭＳ 化学式：Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（略称：ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（略称：ＯＭＣＴＳ）、ヘキサメチルジシラザン（略称：ＨＭＤＳ）、トリエトキシシラン（化学式：ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（化学式：ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。
【００８２】
なお、接合層２５３を酸化シリコンを用いて形成する場合には、モノシラン、ジシラン、またはトリシランを原料ガスに用いてＣＶＤ法により形成することができる。また接合層として機能する酸化シリコン層は熱酸化膜でもよく、塩素を含んでいると好適である。
【００８３】
水素を含有する窒化シリコンは、シランガスとアンモニアガスを用いてプラズマＣＶＤ法により形成することができる。また、ガスに水素が加えられていても良い。酸素と水素を含有する窒化シリコンは、シランガスとアンモニアガスと亜酸化窒素ガスを用いてプラズマＣＶＤ法で作製することができる。いずれにしても、接合層２５３としては、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法などのＣＶＤ法により、シランガスなどを原料ガスとして用いて作製される酸化シリコン、酸化窒化シリコン、窒化酸化シリコンであって水素が含まれるものであれば適用することができる。ＣＶＤ法による成膜では、半導体基板２５０に形成した水素がドーピングされた領域２５２から脱ガスが起こらない程度の温度を適用する。例えば、成膜温度を３５０℃以下とすることが好ましい。
【００８４】
接合層２５３の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましくは１０ｎｍ以上１００ｎｍ以下の厚さであり、さらに、より好ましくは２０ｎｍ以上５０ｎｍ以下の厚さである。
【００８５】
次に図１４（Ａ）に示すように、半導体基板２５０と別に用意した支持基板２５４とを密着させる。半導体基板２５０上に形成された接合層２５３の表面と支持基板２５４の表面とを密着させることにより、半導体基板２５０と支持基板２５４とが接合する。この接合は、水素結合やファン・デル・ワールス力が作用している。水素結合は、基板表面が親水性であること、水酸基や水分子が接着剤として働き、熱処理で水分子が拡散し、残留成分がシラノール基（Ｓｉ−ＯＨ）を形成して水素結合で接合する。さらにこの接合部は、水素が抜けることでシロキサン結合（Ｏ−Ｓｉ−Ｏ）が形成されることで共有結合になり、半導体基板２５０と支持基板２５４の接合が強固なものとなる。
【００８６】
支持基板２５４は、図６に示す基板２００と同一のものであり、絶縁表面を有する基板を用いることができる。絶縁表面を有する基板としては、例えばアルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板などを用いることができる。
【００８７】
なお、支持基板２５４と接合層２５３との接合を良好に行うために、接合面を活性化しておいてもよい。例えば、接合する面の一方または双方に原子ビーム若しくはイオンビームを照射する方法などが挙げられる。原子ビーム若しくはイオンビームを利用する場合には、アルゴンなどの不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで接合面を活性化する方法も用いることもできる。このような表面処理により、４００℃以下の温度であっても異種材料間の接合が容易になる。
【００８８】
接合層２５３を介して支持基板２５４と半導体基板２５０を貼り合わせた後に加熱処理と加圧処理の一方または両方を行うことが好ましい。加熱処理や加圧処理を行うことにより支持基板２５４と半導体基板２５０の接合強度を向上させることが可能となる。加熱処理の温度は、支持基板２５４の耐熱温度以下で行う。加圧処理は、接合面に垂直な方向に圧力が加わるように行い、支持基板２５４及び半導体基板２５０の耐圧性を考慮して行う。
【００８９】
次に図１４（Ｂ）に示すように、半導体基板２５０に加熱処理を行うことにより、領域２５２を劈開面として、半導体基板２５０を劈開する。加熱処理の温度は接合層２５３の成膜温度以上、支持基板２５４の耐熱温度以下で行うことが好ましい。例えば４００℃乃至７００℃の温度範囲において加熱処理を行うことにより、領域２５２に形成された微小な空洞の体積変化が起こり、領域２５２に沿って劈開する。接合層２５３は支持基板２５４と接合しているので、支持基板２５４上には半導体基板２５０から分離された半導体層が固着され、図１４（Ｃ）に示すように、支持基板２５４には、半導体基板２５０と同じ結晶構造と結晶方位を有する半導体層２５５が残存する。
【００９０】
４００℃乃至７００℃の温度範囲での熱処理は、前述の接合強度を向上させるための熱処理と同じ装置で連続して行っても良いし、別の装置で行っても良い。例えば炉で２００℃、２時間の条件で熱処理した後に、６００℃近傍まで昇温して２時間保持し、４００℃から室温までの温度範囲に降温した後、基板を炉より取り出す。また、熱処理は室温から昇温してもよい。また、炉で２００℃、２時間の条件で熱処理した後に、瞬間熱アニール（ＲＴＡ）装置によって６００℃乃至７００℃の温度範囲で、１分間乃至３０分間（例えば６００℃、７分間、６５０℃、７分間）の熱処理を行ってもよい。
【００９１】
４００℃乃至７００℃の温度範囲での熱処理により、接合層２５３と支持基板２５４との接合は水素結合から共有結合に移行し、領域２５２に添加された元素が析出し圧力が上昇し、半導体基板２５０を劈開させて半導体層２５５を形成することができる。熱処理を行った後、支持基板２５４と半導体基板２５０は、一方が他方に載っている状態であり、大きな力を加えずに支持基板２５４と半導体基板２５０とを離すことができる。例えば、上方に載っている基板を真空チャックで持ち上げることにより簡単に離すことができる。この際、下側の基板の真空チャックやメカニカルチャックで固定しておくと水平方向のずれがなく、支持基板２５４及び半導体基板２５０の両基板を離すことができる。
【００９２】
なお、このとき支持基板２５４上に形成された半導体層２５５の結晶性を高めるために半導体層２５５の表面にレーザビームを照射することもできる。レーザビームを照射することにより、半導体層２５５中の欠陥を修復することができる。
【００９３】
また、支持基板２５４上に形成された半導体層２５５の表面の平坦性を高めるためにドライエッチングまたはウェットエッチングを行うこともできる。ドライエッチングまたはウェットエッチングを行うことにより、半導体層２５５の一部を除去し、表面の荒れを低減することができる。
【００９４】
また、支持基板２５４上に形成された半導体層２５５の表面の結晶性を高めるために熱処理を行うこともできる。例えば５００℃以上７００℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビームの照射で修復されなかった、半導体層２５５の欠陥の消滅、半導体層２５５の歪みの緩和をすることができる。
【００９５】
上記に示す方法を用いて基板上に絶縁層を介して設けられた単結晶半導体材料を用いた半導体層を形成することができる。なお、図１３及び図１４に示す方法は一例であり、これに限定されず、他の方法を用いても形成することができる。
【００９６】
上記に示すように基板上に半導体層を形成した後、図６（Ａ）に示すように、島状に形成された第１の半導体層２０３乃至第６の半導体層２０８上に第１のゲート絶縁層２０９を形成し、第１のゲート絶縁層２０９上に第１の導電層２１０を形成し、第１の導電層２１０上に第２の導電層２１１を形成する。
【００９７】
第１のゲート絶縁層２０９は、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数を用いて単層、または積層させて形成することができる。第１のゲート絶縁層２０９はプラズマＣＶＤ法、またはスパッタ法などを用いて形成することができる。また、高密度プラズマ処理などを用いて形成することもできる。また、第１のゲート絶縁層２０９は、１０ｎｍ乃至４０ｎｍの厚さで形成されることが好適である。
【００９８】
第１の導電層２１０及び第２の導電層２１１は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、及びニオブなどから選択された元素、またはこれらの元素を主成分とする合金材料、若しくは化合物材料を用いてそれぞれ形成することができる。本実施の形態では、第１の導電層２１０として窒化タンタルを用い、第２の導電層２１１としてタングステンを用いる。
【００９９】
次に図６（Ｂ）に示すように、第１のレジストマスク２１２を形成し、第１のエッチング処理及び第２のエッチング処理を行う。第１のエッチング処理は等方性のエッチング処理であり、誘導結合型プラズマ（ＩＣＰ）などを用いて行うことができる。また、第２のエッチング処理は、異方性エッチングであり、ＩＣＰなどを用いて第１のエッチング処理より低い自己バイアス電圧を印加して行うことができる。
【０１００】
第１のエッチング処理及び第２のエッチング処理を行うことにより、第１のレジストマスク２１２が設けられた部分以外の第１の導電層２１０及び第２の導電層２１１が除去され、本発明の表示装置における周辺回路部のトランジスタが形成される部分の半導体層上の第１の導電層２１０と、第１の導電層２１０上に設けられた第２の導電層２１１とで構成された電極を形成する。本実施の形態では第１のゲート絶縁層２０９を介して、第１の半導体層２０３上に電極２１３を形成し、第２の半導体層２０４上に電極２１４を形成する。
【０１０１】
なお、本実施の形態では第１のエッチング処理及び第２のエッチング処理において残存させた電極２１３及び電極２１４の各端部にテーパ部を設けることができる。このテーパ部の角度は４５度乃至８５度とすることが好ましい。テーパ部を設けることにより、端部においてもその上に設けられる層が形成しやすくなる。
【０１０２】
次に図７（Ａ）に示すように、第１のレジストマスク２１２を除去し、電極２１３、電極２１４、及び第１のゲート絶縁層２０９を介して第１の半導体層２０３乃至第６の半導体層２０８上に第２のゲート絶縁層２１５を形成する。
【０１０３】
第２のゲート絶縁層２１５は、第１のゲート絶縁層２０９に適用可能な材料を用いた単層または積層を適用することができる。第２のゲート絶縁層２１５は、４０ｎｍ乃至１００ｎｍの厚さで形成されることが好適であり、表示部におけるトランジスタの半導体層となる半導体層上に設けられた第１のゲート絶縁層２０９の膜厚と第２のゲート絶縁層２１５の膜厚との合計が８０ｎｍ乃至１１０ｎｍとなればよい。また、第１のゲート絶縁層２０９は、第１のエッチング処理及び第２のエッチング処理の際に一部がエッチングされて所望の膜厚より薄くなる場合があるため、エッチングにより薄くなった第１のゲート絶縁層２０９の膜厚を考慮して第２のゲート絶縁層２１５の膜厚を設定することもできる。
【０１０４】
このとき、第１のゲート絶縁層２０９及び第２のゲート絶縁層２１５を介してｐ型不純物元素またはｎ型不純物元素を本発明の表示装置の画素の補助容量となる半導体層に添加する。本実施の形態では、第６の半導体層２０８にボロンを添加する。
【０１０５】
次に図７（Ｂ）に示すように、第２のゲート絶縁層２１５上に第３の導電層２１６を形成し、第３の導電層２１６上に第４の導電層２１７を形成する。第３の導電層２１６としては、第１の導電層２１０に適用可能な材料を用いて形成することができ、第４の導電層２１７としては、第２の導電層２１１に適用可能な材料を用いて形成することができる。本実施の形態では、第３の導電層２１６として窒化タンタルを用い、第４の導電層２１７としてタングステンを用いる。
【０１０６】
次に図８（Ａ）に示すように、第２のレジストマスク２１８を形成し、第３のエッチング処理及び第４のエッチング処理を行う。第３のエッチング処理は等方性のエッチング処理であり、誘導結合型プラズマ（ＩＣＰ）などを用いて行うことができる。また、第４のエッチング処理は、異方性エッチングであり、ＩＣＰなどを用いて第３のエッチング処理より低い自己バイアス電圧を印加して行うことができる。
【０１０７】
第３のエッチング処理及び第４のエッチング処理を行うことにより、第２のレジストマスク２１８が設けられた部分以外の第３の導電層２１６及び第４の導電層２１７は除去され、表示装置における表示部のトランジスタが形成される部分の半導体層上に第３の導電層２１６と、第３の導電層２１６上に設けられた第４の導電層２１７とで構成された電極を形成する。本実施の形態では、第１のゲート絶縁層２０９及び第２のゲート絶縁層２１５を介して、第３の半導体層２０５上に電極２１９を形成し、第４の半導体層２０６上に電極２２０を形成し、第５の半導体層２０７上に電極２２１及び電極２２２を形成し、第６の半導体層２０８上に電極２２３を形成する。
【０１０８】
なお、本実施の形態では第３のエッチング処理及び第４のエッチング処理において残存させた電極２１９乃至電極２２３の各端部にテーパ部を設けることができる。このテーパ部の角度は４５度乃至８５度とすることが好ましい。テーパ部を設けることにより、端部においてもその上に設けられる層を形成しやすくなる。
【０１０９】
次に第１の半導体層２０３乃至第６の半導体層２０８にドーピング処理を行う。ドーピング処理としては、まず図８（Ｂ）に示すように、ｎ型不純物元素を添加する。ｎ型不純物元素としては、リンなど、周期表第１５族の元素を用いることができる。本実施の形態では、リンを添加し、各半導体層の一部に第１のｎ型不純物領域２２４を形成する。
【０１１０】
次に複数の半導体層のうち、ｐチャネル型トランジスタを形成する半導体層には、ｐ型不純物元素を添加し、ｎチャネル型トランジスタを形成する半導体層にはｎ型不純物元素を添加し、各半導体層にｐ型不純物領域、またはｎ型不純物領域からなる第１の不純物領域と、第１の不純物領域より不純物濃度の低い第２の不純物領域を形成する。このとき補助容量も同時に形成する場合には補助容量となる部分の半導体層にもｐ型不純物元素を添加する。
【０１１１】
本実施の形態では、まず図９（Ａ）に示すように、第２の半導体層２０４、第４の半導体層２０６、及び第５の半導体層２０７上に第３のレジストマスク２２５を形成し、ｐ型不純物元素としてボロンを添加し、第１の半導体層２０３、第３の半導体層２０５のうち、上部に電極を形成していない半導体層の領域に第１のｐ型不純物領域２２６を形成する。加えて、第１の半導体層２０３では、上部に電極を構成する第２の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第１の導電層が設けられた半導体層の領域に第１のｐ型不純物領域２２６より不純物濃度の低い第２のｐ型不純物領域２２７を形成し、第３の半導体層２０５では、上部に電極を構成する第４の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第３の導電層が設けられた半導体層の領域に第１のｐ型不純物領域２２６より不純物濃度の低い第２のｐ型不純物領域２２７を形成する。また同時に第６の半導体層２０８のうち、上部に電極が形成されていない領域には第１のｐ型不純物領域２２６を形成する。
【０１１２】
次に図９（Ｂ）に示すように、第３のレジストマスク２２５を除去し、第１の半導体層２０３、第３の半導体層２０５、第５の半導体層２０７の一部、及び第６の半導体層２０８上に第４のレジストマスク２２８を形成し、ｎ型不純物元素としてリンを添加し、第２の半導体層２０４及び第４の半導体層２０６のうち、上部に電極を形成していない半導体層の領域に第２のｎ型不純物領域２２９を形成する。加えて、第２の半導体層２０４では、上部に電極を構成する第２の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第１の導電層が形成された半導体層の領域に、第２のｎ型不純物領域より不純物濃度の低い第３のｎ型不純物領域２３０を形成し、第４の半導体層２０６では、上部に電極を構成する第４の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第３の導電層が形成された半導体層の領域に、第２のｎ型不純物領域より不純物濃度の低い第３のｎ型不純物領域２３０を形成する。また、第５の半導体層２０７のうち、上部に電極が形成されていない半導体層の領域に第２のｎ型不純物領域２２９及び第２のｎ型不純物領域２２９より不純物濃度の低い第３のｎ型不純物領域２３０を形成する。
【０１１３】
上記のように、第１のゲート絶縁層２０９及び第２のゲート絶縁層２１５を設けた後にドーピング処理を行うことにより、電極が形成された部分以外において均等にドーピング処理を行うことができる。
【０１１４】
次に図１０（Ａ）に示すように、第４のレジストマスク２２８を除去し、電極２１３、電極２１４、電極２１９乃至電極２２３上、及び第２のゲート絶縁層上に第３の絶縁層２３１を形成する。第３の絶縁層２３１は、酸化窒化シリコンなどを用いて形成することができる。本実施の形態では、酸化窒化シリコンを形成する。
【０１１５】
なお、窒化酸化シリコンを形成した後に熱処理を行うこともできる。熱処理を行うことにより形成した層を活性化することができる。
【０１１６】
次に図１０（Ｂ）に示すように、第３の絶縁層２３１上に第４の絶縁層２３２を形成する。第４の絶縁層２３２は、窒化酸化シリコンなどを用いて形成することができる。本実施の形態では窒化酸化シリコンを用いる。なお、このとき熱処理を行い、半導体層の水素化を行うことができる。
【０１１７】
次に図１１（Ａ）に示すように、第４の絶縁層２３２を覆うように第５の絶縁層２３３を形成する。第５の絶縁層２３３は、酸化窒化シリコンなどを用いて形成することができる。本実施の形態では酸化窒化シリコンを用いる。
【０１１８】
次に図１１（Ｂ）に示すように、第１のｐ型不純物領域２２６または第２のｎ型不純物領域２２９上の配線を形成する部分に選択的に複数の開口部２３４を形成する。さらに図１２に示すように、複数の開口部２３４を介して各半導体層のうち、第１のｐ型不純物領域２２６または第２のｎ型不純物領域２２９のいずれかに接するように配線２３５をそれぞれ形成する。本実施の形態では、配線２３５として第１のチタン層を形成し、第１のチタン層の上にアルミニウム層を形成し、アルミニウム層の上に第２のチタン層を形成する。
【０１１９】
以上により、図１２に示すように同一基板上に周辺回路部２３６における第１のｐチャネル型トランジスタ２３８及び第１のｎチャネル型トランジスタ２３９と、表示部２３７における第２のｐチャネル型トランジスタ２４０、第２のｎチャネル型トランジスタ２４１、第３のｎチャネル型トランジスタ２４２、及び容量素子２４３を同一基板上に形成することができる。
【０１２０】
周辺回路部２３６における第１のｐチャネル型トランジスタ２３８は、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられたソース領域またはドレイン領域として機能する第１のｐ型不純物領域２２６と、上部に電極を構成する第１の導電層を介して第２の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第１の導電層が形成された半導体層の領域に設けられた、第１のｐ型不純物領域２２６より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第２のｐ型不純物領域２２７と、を有し、ＬＤＤ領域がゲート電極の一部と重なる構造となっている。
【０１２１】
周辺回路部２３６における第１のｎチャネル型トランジスタ２３９は、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられたソース領域またはドレイン領域として機能する第２のｎ型不純物領域２２９と、上部に電極を構成する第１の導電層を介して第２の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第１の導電層が形成された半導体層の領域に設けられた、第２のｎ型不純物領域２２９より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第３のｎ型不純物領域２３０と、を有し、ＬＤＤ領域がゲート電極の一部と重なる構造となっている。
【０１２２】
表示部２３７における第２のｐチャネル型トランジスタ２４０は、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられたソース領域またはドレイン領域として機能する第１のｐ型不純物領域２２６と、上部に電極を構成する第３の導電層を介して第４の導電層が設けられていない半導体層の領域であり、且つ、上部に電極を構成する第３の導電層が形成された半導体層の領域に設けられた、第１のｐ型不純物領域２２６より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第２のｐ型不純物領域２２７と、を有し、ＬＤＤ領域がゲート電極の一部と重なる構造となっている。
【０１２３】
表示部２３７における第２のｎチャネル型トランジスタ２４１は、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられたソース領域またはドレイン領域として機能する第２のｎ型不純物領域２２９と、上部に電極を構成する第３の導電層を介して第４の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第３の導電層が形成された半導体層の領域に設けられた、第２のｎ型不純物領域２２９より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第３のｎ型不純物領域２３０と、を有し、ＬＤＤ領域がゲート電極の一部と重なる構造となっている。
【０１２４】
表示部２３７における第３のｎチャネル型トランジスタ２４２は、ゲート電極として機能する電極を複数有する（電極２２１及び電極２２２）。ゲート電極を複数設けることにより、トランジスタのオフ電流の増加を低減することができる。また、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられた、ソース領域またはドレイン領域として機能する第２のｎ型不純物領域２２９と、第２のｎ型不純物領域２２９より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第３のｎ型不純物領域２３０と、を有し、ＬＤＤ領域がゲート電極と重ならない構造となっている。
【０１２５】
ゲート電極の一部と重なっているＬＤＤ領域をＬｏｖ領域、ゲート電極と重なっていないＬＤＤ領域をＬｏｆｆ領域という。ここで、Ｌｏｆｆ領域はオフ電流の値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリアによるオン電流の値の劣化を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を緩和し、オン電流の値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よって、種々の回路毎に、求められる特性に応じた構造のトランジスタを作製することが好ましい。本発明の表示装置に適用する例で考えると、画素部のスイッチングトランジスタには、オフ電流の値を抑えるために、Ｌｏｆｆ領域を有するトランジスタを用いることが好適である。一方、周辺回路部に用いるトランジスタには、ドレイン近傍の電界を緩和し、オン電流の値の劣化を防止するために、Ｌｏｖ領域を有するトランジスタを用いることが好適である。
【０１２６】
なお、各トランジスタのＬＤＤ領域の幅はそれぞれ異なる長さにすることもできる。個々の回路の特性に応じてＬＤＤ領域の幅を変えることでより正確な動作を行うことができる。
【０１２７】
表示部２３７における容量素子２４３は、半導体層と、各絶縁層と、配線により構成され、画素の補助容量としての機能を有する。
【０１２８】
以上のように、単結晶半導体材料を半導体層に用いて同一基板上に表示部及び周辺回路部を構成する個々の回路の特性に応じた構造のトランジスタを作製することができる。
【０１２９】
また、周辺回路部に用いられるトランジスタのゲート絶縁層を１層とし、表示部に用いられるトランジスタのゲート絶縁層を２層にし、表示部と周辺回路部でゲート電極を異なる層に形成することにより、周辺回路部に用いられるトランジスタのゲート絶縁層の膜厚を薄くすることができ、例えばＣＰＵなどの演算回路に用いられるトランジスタのゲート絶縁層の膜厚を薄くして演算回路を高速動作させることができる。また、第１のゲート絶縁層及び第２のゲート絶縁層を設けた後にドーピング処理を行うことにより、ゲート電極が形成された部分以外において均等にドーピング処理を行うことができる。
【０１３０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３１】
（実施の形態３）
本実施の形態では、本発明の表示装置を作製する場合について図１５を用いて説明する。図１５は、本実施の形態における本発明の表示装置の作製方法を示す断面図である。なお本実施の形態において、図１５については、便宜のため、一部または全部において実際とは異なる寸法を用いて図示している。
【０１３２】
図１５（Ａ）に示す断面図は、共通電極側から光を取り出すトップエミッション型の表示装置である。図１５（Ａ）に示すように、トップエミッション型の表示装置は、同一基板上に周辺回路部３００と、表示部３０１と、を有し、周辺回路部３００に第１のｐチャネル型トランジスタ３０２と、第１のｎチャネル型トランジスタ３０３と、を有し、表示部３０１に第２のｎチャネル型トランジスタ３０４と、スイッチングトランジスタとして機能する第３のｎチャネル型トランジスタ３０５と、補助容量として機能する容量素子３０６と、駆動トランジスタとして機能する第２のｐチャネル型トランジスタ３０７と、を有し、さらに各トランジスタ上に設けられた絶縁層３０８と、絶縁層３０８に設けられた開口部を介して表示部３０１におけるトランジスタの電極、または容量素子３０６の電極に接するように設けられた第１の電極３０９と、第１の電極３０９及び絶縁層３０８の上に設けられた絶縁層３１０と、絶縁層３１０に設けられた開口部を介して第１の電極３０９に接するように設けられた電界発光層３１１と、電界発光層３１１と接するように設けられた第２の電極３１２と、を有する。なお、周辺回路部３００及び表示部３０１におけるトランジスタ及び容量素子は、図６乃至図１２に示した方法を用いて作製することができる。
【０１３３】
絶縁層３０８は、酸化窒化シリコン、窒化酸化シリコンなどの単層、または積層を用いて形成することができる。絶縁層３０８は平坦化膜として機能する。
【０１３４】
第１の電極３０９は、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を導電層として用いて形成することができる。また上記導電層として、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、チタン、タングステン、ニッケル、白金、クロム、銀、アルミニウムなどの１つまたは複数からなる単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜と、アルミニウムを主成分とする膜と、窒化チタン膜との三層構造などを適用することができる。
【０１３５】
なお、第１の電極３０９となる導電層を、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することもできる。
【０１３６】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、これらの２種以上の共重合体などがあげられる。
【０１３７】
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）などが挙げられる。
【０１３８】
上記導電性高分子を、単独で導電性組成物として第１の電極３０９に使用することもでき、また、導電性組成物の膜の厚さの均一性、膜強度などの膜特性を調整するために有機樹脂を添加して使用することができる。
【０１３９】
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂、熱可塑性樹脂、光硬化性樹脂などを用いることができる。例えば、ポリエチレンテレフタレート、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−トなどのポリエステル系樹脂、ポリイミド、ポリアミドイミドなどのポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１などのポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレンなどのフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニルなどのビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体などが挙げられる。
【０１４０】
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
【０１４１】
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物などを使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素などが挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素などが挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸などの無機酸と、有機カルボン酸、有機スルホン酸などの有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレンなどを挙げられる。
【０１４２】
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アミン化合物などを挙げることができる。
【０１４３】
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により第１の電極３０９となる導電層を形成することができる。
【０１４４】
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
【０１４５】
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法などの湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
【０１４６】
導電膜を形成した後、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体による拭浄などで研磨しておいても良い。
【０１４７】
絶縁層３１０は、有機樹脂、無機材料またはシロキサン系材料を用いて形成することができる。有機樹脂ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機材料ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂を絶縁層３１０に用い、第１の電極３０９上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することにより、第１の電極３０９と後に形成される第２の電極３１２とが接続してしまうのを防ぐことができる。このとき、マスクを液滴吐出法または印刷法で形成することができる。また絶縁層３１０自体を、液滴吐出法または印刷法で形成することもできる。
【０１４８】
次に電界発光層３１１を形成する前に、絶縁層３１０及び第１の電極３０９に吸着した水分や酸素などを除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理（真空ベーク）を行なっても良い。具体的には、基板の温度を２００℃〜４５０℃、好ましくは２５０〜３００℃で、０．５〜２０時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能であるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層３１１を成膜する場合、電界発光層３１１を成膜する直前まで基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。また真空ベークの前または後に、第１の電極３０９に紫外線を照射してもよい。
【０１４９】
電界発光層３１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層３１１におけるルミネセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、陰極に相当する第１の電極３０９上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお第１の電極３０９が陽極に相当する場合は、電界発光層３１１を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
【０１５０】
また電界発光層３１１は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、及び無機化合物のいずれかを用いることができる。また、電界発光層３１１は、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成してもよい。
【０１５１】
第２の電極３１２は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることができる。具体的には、リチウム（Ｌｉ）やセシウム（Ｃｓ）などのアルカリ金属、及びマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）などのアルカリ土類金属、及びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、イッテリビウム（Ｙｂ）やエルビウム（Ｅｒ）などの希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を第２の電極３１２に接するように形成することにより、アルミニウム（Ａｌ）や、透光性酸化物導電材料などを用いた、通常の導電膜も用いることができる。
【０１５２】
このように、絶縁層３１０の開口部において、第１の電極３０９と電界発光層３１１と第２の電極３１２を設けることで、発光素子３１３として機能する。
【０１５３】
なお、発光素子３１３を形成したら、第２の電極３１２上に、絶縁膜を形成することもできる。絶縁膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜などを用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、上記絶縁膜として用いることも可能である。
【０１５４】
また、さらに発光素子３１３は、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルムなど）やカバー材でパッケージング（封入）することが好ましい。
【０１５５】
図１５（Ｂ）は、発光素子の画素電極側から光を取り出すボトムエミッション型の表示装置の構成を示す断面図である。図１５（Ｂ）に示すように、ボトムエミッション型の表示装置は、同一基板上に周辺回路部３００と、表示部３０１と、を有し、周辺回路部３００に第１のｐチャネル型トランジスタ３０２と、第１のｎチャネル型トランジスタ３０３と、を有し、表示部３０１に第２のｎチャネル型トランジスタ３０４と、補助容量として機能する容量素子３０６と、スイッチングトランジスタとして機能する第３のｎチャネル型トランジスタ３０５と、駆動トランジスタとして機能する第２のｐチャネル型トランジスタ３０７と、を有し、さらに表示部３０１におけるトランジスタのいずれかの電極、または容量素子の電極に接するように設けられた第１の電極３０９と、各トランジスタ上に設けられた絶縁層３１０と、絶縁層３１０に設けられた開口部を介して第１の電極３０９と接するように設けられた電界発光層３１１と、電界発光層３１１と接するように設けられた第２の電極３１２と、を有する発光素子３１３を有する。なお、周辺回路部３００と表示部３０１の各トランジスタ及び容量素子は、図６乃至図１２に示す方法を用いて作製することができる。
【０１５６】
なお、図１５（Ｂ）の第１の電極３０９、絶縁層３１０、電界発光層３１１、第２の電極３１２については、図１５（Ａ）における第１の電極３０９、絶縁層３１０、電界発光層３１１、及び第２の電極３１２に適用可能な材料と同様の材料を用いることができる。
【０１５７】
なお、図１５（Ｂ）の構成において、発光素子３１３は、第１の電極３０９及び第２の電極３１２の両方から光を取り出すこともできる。目的とする構成に合わせて、第１の電極３０９及び第２の電極３１２のそれぞれの材料及び膜厚を選択するようにする。また、図１５（Ｂ）のように第１の電極３０９側から光を取り出す場合、第２の電極３１２側から光を取り出す場合に比べて、より低い消費電力でより高い輝度を得ることができる。
【０１５８】
以上のように、同一基板上に周辺回路部と表示部におけるトランジスタをそれぞれ形成し、さらにその上に発光素子を形成することにより、本発明の表示装置を作製することができる。
【０１５９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１６０】
（実施の形態４）
本実施の形態では、本発明の表示装置を表示パネルに用いた電子機器について説明する。
【０１６１】
本発明の表示装置は様々な電子機器の表示パネルに用いることができる。本発明の表示装置を適用することが可能な電子機器の例として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、ノート型パーソナルコンピュータ、ゲーム機器、携帯電話、携帯型情報端末（モバイルコンピュータ、携帯型ゲーム機、電子書籍、またはコンピュータを内蔵し、複数のデータ処理を行うことにより、複数の機能を有するものも含む）、または記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）などの記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例について図１６及び図１７を用いて説明する。図１６及び図１７は、本実施の形態における電子機器の構成を示す図である。
【０１６２】
図１６（Ａ）はディスプレイ装置であり、筐体１００１、支持台１００２、表示パネル１００３、スピーカー部１００４、ビデオ入力端子１００５などを含む。本発明の表示装置は、表示パネル１００３に用いることができる。なお、ディスプレイ装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全てのディスプレイ装置が含まれる。
【０１６３】
図１６（Ｂ）はデジタルスチルカメラであり、本体１１０１、表示パネル１１０２、受像部１１０３、操作キー１１０４、外部接続ポート１１０５、シャッターボタン１１０６などを含む。本発明の表示装置は、表示パネル１１０２に用いることができる。
【０１６４】
図１６（Ｃ）はノート型パーソナルコンピュータであり、本体１２０１、筐体１２０２、表示パネル１２０３、キーボード１２０４、外部接続ポート１２０５、ポインティングデバイス１２０６などを含む。本発明の表示装置は、表示パネル１２０３に用いることができる。
【０１６５】
図１６（Ｄ）はモバイルコンピュータであり、本体１３０１、表示パネル１３０２、スイッチ１３０３、操作キー１３０４、赤外線ポート１３０５などを含む。本発明の表示装置は、表示パネル１３０２に用いることができる。
【０１６６】
図１６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１４０１、筐体１４０２、表示パネルＡ１４０３、表示パネルＢ１４０４、記録媒体（ＤＶＤなど）読込部１４０５、操作キー１４０６、スピーカー部１４０７などを含む。表示パネルＡ１４０３は主として画像情報を表示し、表示パネルＢ１４０４は主として文字情報を表示するが、本発明の表示装置は、これら表示パネルＡ１４０３、表示パネルＢ１４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１６７】
図１６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１５０１、表示パネル１５０２、アーム部１５０３を含む。本発明の表示装置は、表示パネル１５０２に用いることができる。
【０１６８】
図１６（Ｇ）はビデオカメラであり、本体１６０１、表示パネル１６０２、筐体１６０３、外部接続ポート１６０４、リモコン受信部１６０５、受像部１６０６、バッテリー１６０７、音声入力部１６０８、操作キー１６０９などを含む。本発明の表示装置は、表示パネル１６０２に用いることができる。
【０１６９】
図１６（Ｈ）は携帯電話であり、本体１７０１、筐体１７０２、表示パネル１７０３、音声入力部１７０４、音声出力部１７０５、操作キー１７０６、外部接続ポート１７０７、アンテナ１７０８などを含む。本発明の表示装置は、表示パネル１７０３に用いることができる。なお、表示パネル１７０３は黒色の背景に白色の文字を表示することにより携帯電話の消費電流を抑えることができる。
【０１７０】
図１７は、複数の機能を有する携帯型情報端末の一例であり、図１７（Ａ）が携帯型情報端末の正面図、図１７（Ｂ）が携帯型情報端末の背面図、図１７（Ｃ）が携帯型情報端末の展開図である。図１７を一例とした携帯型情報端末は、複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様々なデータ処理機能を備えることもできる。
【０１７１】
図１７に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構成されている。筐体１８００には、表示パネル１８０２、スピーカー１８０３、マイクロフォン１８０４、操作キー１８０５、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続端子１８０８などを備え、筐体１８０１には、イヤホン端子１８０９、キーボード１８１０、外部メモリスロット１８１１、カメラ用レンズ１８１２、ライト１８１３などを備えている。また、アンテナは筐体１８０１内部に内蔵されている。
【０１７２】
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
【０１７３】
本発明の表示装置は、表示パネル１８０２に用いることができ、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１８０２と同一面上にカメラ用レンズ１８０７を備えているため、テレビ電話が可能である。また、表示パネル１８０２をファインダーとしカメラ用レンズ１８１２及びライト１８１３で静止画及び動画の撮影が可能である。スピーカー１８０３及びマイクロフォン１８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。操作キー１８０５では、電話の発着信、電子メールなどの簡単な情報入力、画面のスクロール、カーソル移動などが可能である。さらに、重なり合った筐体１８００と筐体１８０１（図１７（Ａ））は、スライドし図１７（Ｃ）のように展開し、携帯情報端末として使用できる。この場合、キーボード１８１０、ポインティングデバイス１８０６を用いて円滑な操作が可能である。外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０１７４】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０１７５】
以上のように、本発明の表示装置は、上記のような様々な電子機器の表示パネルとして適用することができる。本発明の表示装置を表示パネルとして用いることにより、回路面積が小さく、消費電力の小さい電子機器を提供することができる。
【０１７６】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【実施例１】
【０１７７】
本実施例では、単結晶半導体材料を用いて表示部及び周辺回路部を同一基板上に形成した表示装置について説明する。
【０１７８】
本実施例における表示装置の構成について図１８を用いて説明する。図１８は、本実施例における表示装置の構成を示す上面図である。
【０１７９】
図１８に示す本実施例の表示装置２０００は、ＯＬＥＤパネル２００１と、画像処理回路２００２と、ＣＰＵ２００３と、ＷＲＡＭ２００４と、ＰＲＯＭ２００５と、を同一基板上に有する。これらの回路に用いられるトランジスタは半導体層に単結晶半導体材料を用いて形成されている。
【０１８０】
本実施例の表示装置の主な仕様を表１に示す。
【０１８１】
【表１】
【０１８２】
このときの画素における駆動トランジスタのチャネル長Ｌは、上記実施の形態１の数式を用いて以下のように求めた。
【０１８３】
数２において、Ｉｄｓを０．２μＡとし、μを１２２ｃｍ２／Ｖｓとし、Ｃｏｘを４．５３×１０−１６Ｆ／μｍ２とし、Ｖｔｈを２Ｖとして、さらに表示装置の仕様を考慮して駆動トランジスタのチャネル長Ｌを計算すると、約１４３μｍとなった。
【０１８４】
以上のように、実際に単結晶半導体材料を用いて表示部及び周辺回路部を構成する各回路を同一基板上に形成した表示装置を作製することができた。画素における駆動トランジスタのチャネル長Ｌを上記の値にすることによりオン電流の値を本発明の表示装置に適した範囲の値に制御して表示を行うことができる。
【図面の簡単な説明】
【０１８５】
【図１】実施の形態１における本発明の表示装置の構成を示すブロック図である。
【図２】実施の形態１における本発明の表示装置の構成を示すブロック図である。
【図３】実施の形態１における本発明の表示装置の画素構成を示す上面図である。
【図４】実施の形態１における本発明の表示装置の画素構成を示す回路図である。
【図５】本発明の表示装置におけるドレイン電圧とドレイン電流との関係を示す図である。
【図６】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図７】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図８】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図９】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図１０】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図１１】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図１２】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図１３】実施の形態２における本発明の表示装置を構成するトランジスタの基板と半導体層の貼り合わせ方法を示す断面図である。
【図１４】実施の形態２における本発明の表示装置を構成するトランジスタの基板と半導体層の貼り合わせ方法を示す断面図である。
【図１５】実施の形態３における本発明の表示装置の作製方法を示す断面図である。
【図１６】実施の形態４における本発明の表示装置を表示部に有する電子機器の構成を示す図である。
【図１７】実施の形態４における本発明の表示装置を表示部に有する電子機器の構成を示す図である。
【図１８】実施例１における本発明の表示装置の構成を示す上面図である。
【符号の説明】
【０１８６】
１００ 基板
１０１ 表示部
１０２ 周辺回路部
１０３ 画素
１０４ 画素部
１０５ 走査線
１０６ 信号線
１０７ 電源線
１０８ 走査線駆動回路
１０９ 信号線駆動回路
１１０ 電源回路
１１１ 画像処理回路
１１２ 演算回路
１１３ 第１の記憶回路
１１４ 第２の記憶回路
１１５ スイッチングトランジスタ
１１６ 容量素子
１１７ 駆動トランジスタ
１１８ 発光素子
２００ 基板
２０１ 第１の絶縁層
２０２ 第２の絶縁層
２０３ 第１の半導体層
２０４ 第２の半導体層
２０５ 第３の半導体層
２０６ 第４の半導体層
２０７ 第５の半導体層
２０８ 第６の半導体層
２０９ 第１のゲート絶縁層
２１０ 第１の導電層
２１１ 第２の導電層
２１２ 第１のレジストマスク
２１３ 電極
２１４ 電極
２１５ 第２のゲート絶縁層
２１６ 第３の導電層
２１７ 第４の導電層
２１８ 第２のレジストマスク
２１９ 電極
２２０ 電極
２２１ 電極
２２２ 電極
２２３ 電極
２２４ 第１のｎ型不純物領域
２２５ 第３のレジストマスク
２２６ 第１のｐ型不純物領域
２２７ 第２のｐ型不純物領域
２２８ 第４のレジストマスク
２２９ 第２のｎ型不純物領域
２３０ 第３のｎ型不純物領域
２３１ 第３の絶縁層
２３２ 第４の絶縁層
２３３ 第５の絶縁層
２３４ 開口部
２３５ 配線
２３６ 周辺回路部
２３７ 表示部
２３８ 第１のｐチャネル型トランジスタ
２３９ 第１のｎチャネル型トランジスタ
２４０ 第２のｐチャネル型トランジスタ
２４１ 第２のｎチャネル型トランジスタ
２４２ 第３のｎチャネル型トランジスタ
２４３ 容量素子
２５０ 半導体基板
２５１ 第１の絶縁層
２５２ 領域
２５３ 接合層
２５４ 支持基板
２５５ 半導体層
３００ 周辺回路部
３０１ 表示部
３０２ 第１のｐチャネル型トランジスタ
３０３ 第１のｎチャネル型トランジスタ
３０４ 第２のｎチャネル型トランジスタ
３０５ 第３のｎチャネル型トランジスタ
３０６ 容量素子
３０７ 第２のｐチャネル型トランジスタ
３０８ 絶縁層
３０９ 第１の電極
３１０ 絶縁層
３１１ 電界発光層
３１２ 第２の電極
３１３ 発光素子
１００１ 筐体
１００２ 支持台
１００３ 表示パネル
１００４ スピーカー部
１００５ ビデオ入力端子
１１０１ 本体
１１０２ 表示パネル
１１０３ 受像部
１１０４ 操作キー
１１０５ 外部接続ポート
１１０６ シャッターボタン
１２０１ 本体
１２０２ 筐体
１２０３ 表示パネル
１２０４ キーボード
１２０５ 外部接続ポート
１２０６ ポインティングデバイス
１３０１ 本体
１３０２ 表示パネル
１３０３ スイッチ
１３０４ 操作キー
１３０５ 赤外線ポート
１４０１ 本体
１４０２ 筐体
１４０３ 表示パネルＡ
１４０４ 表示パネルＢ
１４０５ 記録媒体読込部
１４０６ 操作キー
１４０７ スピーカー部
１５０１ 本体
１５０２ 表示パネル
１５０３ アーム部
１６０１ 本体
１６０２ 表示パネル
１６０３ 筐体
１６０４ 外部接続ポート
１６０５ リモコン受信部
１６０６ 受像部
１６０７ バッテリー
１６０８ 音声入力部
１６０９ 操作キー
１７０１ 本体
１７０２ 筐体
１７０３ 表示パネル
１７０４ 音声入力部
１７０５ 音声出力部
１７０６ 操作キー
１７０７ 外部接続ポート
１７０８ アンテナ
１８００ 筐体
１８０１ 筐体
１８０２ 表示パネル
１８０３ スピーカー
１８０４ マイクロフォン
１８０５ 操作キー
１８０６ ポインティングデバイス
１８０７ カメラ用レンズ
１８０８ 外部接続端子
１８０９ イヤホン端子
１８１０ キーボード
１８１１ 外部メモリスロット
１８１２ カメラ用レンズ
１８１３ ライト
２０００ 表示装置
２００１ ＯＬＥＤパネル
２００２ 画像処理回路
２００３ ＣＰＵ
２００４ ＷＲＡＭ
２００５ ＰＲＯＭ
【技術分野】
【０００１】
本発明は、表示装置及び該表示装置の作製方法に関する。また、該表示装置を用いた表示パネルを有する電子機器に関する。
【背景技術】
【０００２】
近年、液晶表示装置やエレクトロルミネセンス表示装置（以下ＥＬ表示装置という）などの表示装置において、画素部や画素部を駆動させるための駆動回路を有する表示部と、表示部以外に演算回路や記憶回路など、表示部を動作するために設けられる回路群（以下周辺回路部という）とが同一基板上に形成された構成（以下システムオンパネル型という）の表示装置が知られている。これらシステムオンパネル型の表示装置において、表示部と周辺回路部のそれぞれの回路を構成するトランジスタとしては、例えば多結晶半導体材料を半導体層として用いたものが知られている。
【０００３】
多結晶半導体材料は、例えばアモルファスシリコンなどの非晶質半導体材料よりも電界移動度が大きい。また、ｎチャネル型のトランジスタだけでなく、ｐチャネル型のトランジスタも形成することができる。そのため、ＣＭＯＳ回路を形成することが可能で、表示部のみならず、周辺回路部における演算回路などの高速動作が必要な回路を構成するトランジスタの半導体層に適用する場合においても、非晶質半導体材料に比べて好適である。
【０００４】
このような多結晶半導体材料を用いて同一基板上に表示部と周辺回路部とを形成した表示装置の例としては、特許文献１などが挙げられる。特許文献１ではＥＬ表示装置において、同一基板上に表示部と、周辺回路部として演算回路と、昇圧回路と、を形成した例が示されている。
【特許文献１】特開２００４−１４６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ポリシリコンなどの多結晶半導体材料を用いて半導体層を形成したトランジスタは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすい。表示部及び周辺回路部を構成するトランジスタの移動度やしきい値などの特性がばらつくと、トランジスタに同じ信号を供給した場合にも、トランジスタ毎にドレイン電流の大きさが異なるといった問題がある。そのため、例えば多結晶半導体材料を用いてトランジスタを形成することにより表示部及び周辺回路部を形成したシステムオンパネル型のＥＬ表示装置の場合では、トランジスタの特性のばらつきによって画素における発光素子の輝度が画素毎にばらつき、表示にむらが生じてしまうなど、正確な表示を行うことが困難である。
【０００６】
また、上記表示装置では、高い駆動電圧が必要となり、特許文献１にも示すように、チャージポンプなどの昇圧回路が必要になり、回路面積が増大するといった問題もある。
【０００７】
上記に挙げた問題を鑑み、本発明では、画素毎のばらつきを抑制し、より正確な表示を行うことが可能なシステムオンパネル型の表示装置を提供することを課題とする。
【０００８】
また、表示部と周辺回路部を同一基板上に形成する場合において、昇圧回路などの回路を設けずに所望の値の電圧を供給することが可能な表示装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一は、単結晶半導体材料を用いて形成された表示部及び周辺回路部を同一基板上に有する表示装置である。
【００１０】
より具体的には、本発明の一は、基板と、基板上に設けられた、少なくともゲート端子、ソース端子、及びドレイン端子を有する第１の複数のトランジスタを用いて構成される表示部と、表示部と同一基板上に設けられた、少なくともゲート端子、ソース端子、及びドレイン端子を有する第２の複数のトランジスタを用いて構成され、表示部における表示動作を制御する周辺回路部と、を有し、第１の複数のトランジスタ及び第２の複数のトランジスタは、単結晶半導体材料を用いた半導体層を有し、表示部は、少なくとも１つの画素を有する画素部を有し、画素は、発光素子と、第１の複数のトランジスタの一つであり発光素子の発光量を制御する駆動トランジスタと、を有し、駆動トランジスタの半導体層は、チャネル長の方向が画素の縦方向と平行になるチャネル領域を有し、駆動トランジスタのチャネル長をＬμｍとし、画素の縦の長さをＸμｍとしたとき、１４３≦Ｌ≦ＡＸ（０＜Ａ≦０．７ Ｘ≧２０４）である表示装置である。
【００１１】
なお、本発明の表示装置において、第２の複数のトランジスタの半導体層上には、第１のゲート絶縁層が設けられ、第１の複数のトランジスタの半導体層上には、第１のゲート絶縁層と、第１のゲート絶縁層上の第２のゲート絶縁層と、が設けられる構成とすることもできる。
【００１２】
また、本発明の表示装置において、駆動トランジスタのゲート端子及びソース端子の間に印加される電圧をＶｇｓとし、ソース端子及びドレイン端子の間に印加される電圧をＶｄｓとし、駆動トランジスタの閾値電圧をＶｔｈとしたとき、駆動トランジスタは、｜Ｖｄｓ｜≧｜Ｖｇｓ｜−｜Ｖｔｈ｜となるように駆動されるようにすることもできる。
【００１３】
また、本発明の表示装置において、一画素における発光素子に流れる電流の値を、０．１μＡ以上１．０μＡ以下とすることもできる。
【００１４】
また、本発明の表示装置において、周辺回路部は、演算回路、画像処理回路、及び記憶回路を有する構成とすることもできる。
【００１５】
本発明の一は、上記記載の表示装置を用いた表示パネルを有する電子機器である。
【００１６】
本発明の一は、基板上に第１の絶縁層を介して単結晶半導体材料を用いた島状の複数の半導体層を形成し、第１の絶縁層及び複数の半導体層上に第１のゲート絶縁層を形成し、複数の半導体層のうち、表示部における表示動作を制御する周辺回路部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層を介して第１のゲート電極を形成し、第１のゲート電極及び第１のゲート絶縁層上に第２のゲート絶縁層を形成し、複数の半導体層のうち、表示部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層及び第２のゲート絶縁層を介して第２のゲート電極を形成し、複数の半導体層上に第１のゲート電極及び第２のゲート電極、並びに第２のゲート絶縁層を介して選択的にレジストマスクを形成し、ｐ型を付与する不純物元素（以下、ｐ型不純物元素という）またはｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加することにより、複数の半導体層に第１の不純物領域と、第１の不純物領域より不純物濃度の低い第２の不純物領域と、を選択的に形成し、レジストマスクを除去し、第２のゲート絶縁層及び第２のゲート電極上に第２の絶縁層を形成し、第１の不純物領域上の層に選択的に複数の第１の開口部を形成し、複数の第１の開口部を介して第１の不純物領域に接する複数の配線を形成し、複数の配線のうち、表示部を構成するトランジスタの配線となる配線のいずれかに接する第１の電極を形成し、第１の電極、複数の配線、及び第２の絶縁層上に第３の絶縁層を形成し、第１の電極上の第３の絶縁層に選択的に第２の開口部を形成し、第２の開口部を介して第１の電極と接する電界発光層を形成し、電界発光層に接する第２の電極を形成する表示装置の作製方法である。
【００１７】
本発明の一は、基板上に第１の絶縁層を介して単結晶半導体材料を用いた島状の複数の半導体層を形成し、第１の絶縁層及び複数の半導体層上に第１のゲート絶縁層を形成し、複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層を介して第１のゲート電極を形成し、第１のゲート電極上及び第１のゲート絶縁層上に第２のゲート絶縁層を形成し、複数の半導体層のうち、表示部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層及び第２のゲート絶縁層を介して第２のゲート電極を形成し、複数の半導体層上に、第１のゲート電極及び第２のゲート電極、並びに第２のゲート絶縁層を介して選択的にレジストマスクを形成し、ｐ型不純物元素またはｎ型不純物元素を添加することにより、複数の半導体層に第１の不純物領域と、第１の不純物領域より不純物濃度の低い第２の不純物領域と、を選択的に形成し、レジストマスクを除去し、第２のゲート絶縁層及び第２のゲート電極上に第２の絶縁層を形成し、第１の不純物領域上の層に選択的に複数の第１の開口部を形成し、複数の第１の開口部を介して第１の不純物領域に接する複数の配線を形成し、複数の配線及び第２の絶縁層上に第３の絶縁層を形成し、複数の配線上の第３の絶縁層に選択的に第２の開口部を形成し、複数の配線のうち、表示部を構成するトランジスタの配線となる配線のいずれかと第２の開口部を介して接する第１の電極を形成し、第１の電極及び第３の絶縁層上に第４の絶縁層を形成し、第４の絶縁層に選択的に第３の開口部を形成し、第１の電極と第３の開口部を介して接する電界発光層を形成し、電界発光層と接する第２の電極を形成する表示装置の作製方法である。
【００１８】
なお、本発明の表示装置の作製方法において、複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層上に第１のゲート絶縁層を介して第１の導電層を形成し、第１の導電層上に第２の導電層を形成することにより第１のゲート電極を形成することもできる。
【００１９】
また、本発明の表示装置の作製方法において、複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層において、上部に第１の導電層が形成されていない領域に第１の不純物領域を形成し、上部に第１の導電層を介して第２の導電層が形成されていない領域であり、且つ、上部に第１の導電層が形成された領域に第２の不純物領域を形成することもできる。
【００２０】
また、本発明の表示装置の作製方法において、基板上に窒化シリコン、窒化酸化シリコン、及び酸化窒化シリコンのいずれか一つまたは複数を用いて第１の層を形成し、第１の層上に水素を含有する酸化シリコン及び水素を含有する窒化シリコン、並びに酸素と水素を含有する窒化シリコン、酸素と水素を含有する酸化窒化シリコン、及び酸素と水素を含有する窒化酸化シリコンのいずれか一つを用いて第２の層を形成することにより第１の絶縁層を形成することもできる。
【００２１】
なお、本書類におけるトランジスタは、ゲート端子、ソース端子、及びドレイン端子の少なくとも３つの端子を有し、ゲート端子とは、ゲート電極の部分（ゲートとなる領域、導電層、及び配線などを含む）または、ゲート電極と電気的に接続されている部分の一部のことを言う。また、ソース端子とは、ソース電極の部分（ソースとなる領域、導電層、及び配線などを含む）や、ソース電極と電気的に接続されている部分の一部のことを言う。また、ドレイン端子とは、ドレイン電極（ドレインとなる領域、導電層、及び配線などを含む）や、ドレイン電極と電気的に接続されている部分の一部のことを言う。
【００２２】
また、本書類におけるトランジスタのソース端子とドレイン端子は、トランジスタの構造や動作条件などによって変わるため、いずれがソース端子またはドレイン端子であるかを特定することが困難である。そこで、本書類においては、ソース端子及びドレイン端子から任意に選択した一方の端子をソース端子及びドレイン端子の一方と表記し、他方の端子をソース端子及びドレイン端子の他方と表記する。
【００２３】
また、本書類における容量素子は、一方の電極と、他方の電極の少なくとも２つの電極を有し、一方の電極の一部または全部を第１端子と表記し、他方の電極の一部または全部を第２端子と表記する。
【発明の効果】
【００２４】
本発明により、画素毎のばらつきを抑制し、より正確な表示を行うことが可能なシステムオンパネル型の表示装置を提供することができる。
【００２５】
また、表示部と周辺回路部を同一基板上に形成する場合において、昇圧回路など、別途必要となる回路を設けずに所望の値の電圧を供給することが可能なシステムオンパネル型の表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００２７】
（実施の形態１）
本実施の形態では、本発明の表示装置の構成について説明する。
【００２８】
本実施の形態における本発明の表示装置の構成について図１を用いて説明する。図１は、本実施の形態における表示装置の構成を示すブロック図である。
【００２９】
図１に示す本発明の表示装置は、基板１００上に設けられた表示部１０１と、周辺回路部１０２と、を有する。表示部１０１と周辺回路部１０２は同一基板上に設けられている。
【００３０】
表示部１０１は、少なくともゲート端子、ソース端子、及びドレイン端子を有する第１の複数のトランジスタを用いて各回路が構成される。第１の複数のトランジスタを用いて構成される回路としては、表示を行う機能を有する画素部を構成する回路や画素部を駆動させるための駆動回路などが例として挙げられる。また、駆動回路としては、走査線及び信号線などを設け、走査線を介して画素部に信号を入力する走査線駆動回路や信号線を介して画素部に信号を入力する信号線駆動回路などを別途設けることもでき、また、ＥＬ表示装置などの場合には、発光素子に電流を供給するために、電源線などを設け、さらに電源線を所定の電位とするための電源回路などを別途設けることもできる。
【００３１】
周辺回路部１０２は、表示部１０１の表示動作を制御する機能を有し、少なくともゲート端子、ソース端子、及びドレイン端子を有する第２の複数のトランジスタを用いて各回路が構成される。第２の複数のトランジスタを用いて構成される回路としては、例えば画像処理回路、演算回路、記憶回路、及び電源回路などが挙げられる。
【００３２】
基板１００としてはガラス基板、石英基板、セラミック基板、プラスチック基板、半導体基板、サファイア基板、表面が絶縁処理された金属基板などを用いることができる。また、表示部１０１及び周辺回路部１０２に用いられる第１の複数のトランジスタ及び第２の複数のトランジスタは、シリコン、ゲルマニウム、ガリウムヒ素やインジウムリンなどの化合物半導体などの単結晶半導体材料を半導体層に用いて形成することができる。
【００３３】
さらに本発明の表示装置のより具体的な構成の一例について図２を用いて説明する。図２は、本実施の形態における表示装置の構成の一例を示すブロック図である。
【００３４】
図２に示す本発明の表示装置は、基板１００上に設けられた表示部１０１と、周辺回路部１０２と、を有する。表示部１０１と周辺回路部１０２は同一基板上に設けられている。
【００３５】
基板１００としてはガラス基板、石英基板、セラミック基板、プラスチック基板、半導体基板、サファイア基板、表面が絶縁処理された金属基板などを用いることができる。また、表示部１０１及び周辺回路部１０２に用いられる各トランジスタは、シリコン、ゲルマニウム、ガリウムヒ素やインジウムリンなどの化合物半導体などの単結晶半導体材料を半導体層に用いて形成することができる。
【００３６】
表示部１０１は、複数の画素１０３を有する画素部１０４と、複数の画素１０３に電気的に接続された走査線１０５、信号線１０６、及び電源線１０７と、走査線１０５に電気的に接続された走査線駆動回路１０８と、信号線１０６に電気的に接続された信号線駆動回路１０９と、電源線１０７に電気的に接続された電源回路１１０と、を有する。
【００３７】
画素部１０４は、走査線駆動回路１０８により選択される走査線１０５に電気的に接続された画素に、信号線駆動回路１０９から信号線１０６を介して、画素に信号を入力し、画素を発光させることで表示を行う機能を有する。また、電源回路１１０に電気的に接続された電源線１０７は、所定の値の電位となる。
【００３８】
周辺回路部１０２は、画像処理回路１１１、演算回路１１２、第１の記憶回路１１３、及び第２の記憶回路１１４を有する。
【００３９】
画像処理回路１１１は、インターフェースなどを介して外部装置から入力されたデータの処理を行い、外部メモリ（例えばデータメモリ）との間で随時データの読み書きを行う機能を有する。また、表示部１０１において表示すべき画像を外部メモリ（例えばフレームメモリなど）に書き込み、書き込まれたデータを走査線駆動回路１０８及び信号線駆動回路１０９に出力する機能を有する。
【００４０】
第１の記憶回路１１３は、データメモリとして用いる。第１の記憶回路１１３としては、ＷＲＡＭを用いることができ、例えばＳＲＡＭ、ＤＲＡＭなどを用いることができる。また、第２の記憶回路１１４は、フレームメモリとして用いる。第２の記憶回路１１４としては、ＰＲＯＭを用いることができ、例えばマスクＲＯＭなどを用いることができる。
【００４１】
次に本実施の形態における表示装置の画素の構成の一例について図３及び図４を用いて説明する。図３は、本実施の形態における本発明の表示装置の画素の構成の一例を示す上面図であり、図４は、本実施の形態における本発明の表示装置の画素の構成の一例を示す回路図である。
【００４２】
図３に示す画素は、スイッチングトランジスタ１１５、容量素子１１６、駆動トランジスタ１１７、及び発光素子１１８を有する。
【００４３】
また、上面図における一つの画素は、互いに平行である第１の対辺と、第１の対辺と交差し、互いに平行である第２の対辺と、によって囲まれる領域で構成される。例えば第１の対辺は図２における信号線１０６と平行とし、第２の対辺は図２における走査線１０５と平行とした四辺形の領域を一つの画素とすることができる。本書類においては、第１の対辺と第２の対辺のうち、長い方の対辺の方向を縦方向、短い方の対辺の方向を横方向とし、縦方向における辺の長さを縦の長さ、横方向の辺の長さを横の長さとする。図３の画素においては、Ｘを縦の長さとし、Ｙを横の長さとする。また、第１の対辺と第２の対辺のうち、どちらも同じ長さである場合には、第１の対辺と第２の対辺のうち、一方を縦の長さとし、他方を横の長さとする。
【００４４】
図３に示す画素の回路構成を回路図で表すと図４のようになる。図４に示す画素は、少なくともゲート端子、ソース端子、及びドレイン端子を有するスイッチングトランジスタ１１５と、第１端子がスイッチングトランジスタのソース端子及びドレイン端子の他方に電気的に接続された容量素子１１６と、少なくともゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子がスイッチングトランジスタ１１５のソース端子及びドレイン端子の他方に電気的に接続された駆動トランジスタ１１７と、駆動トランジスタ１１７のソース端子及びドレイン端子の一方に電気的に接続された発光素子１１８と、を有する。また、走査線１０５は、スイッチングトランジスタ１１５のゲート端子に電気的に接続され、信号線１０６はスイッチングトランジスタ１１５のソース端子及びドレイン端子の一方に電気的に接続され、電源線１０７は容量素子１１６の第２端子及び駆動トランジスタ１１７のソース端子及びドレイン端子の他方に電気的に接続される。
【００４５】
スイッチングトランジスタ１１５は、スイッチング素子としての機能を有し、走査線１０５から信号が入力されることにより決まるゲート端子の電位と、ソース端子の電位との電位差、すなわちゲート端子及びソース端子の間における電圧（以下Ｖｇｓという）がトランジスタの有する閾値電圧（以下Ｖｔｈという）より高いか低いかによってオン状態またはオフ状態となる。スイッチングトランジスタ１１５がオン状態となった場合にはスイッチングトランジスタ１１５を介して信号線１０６からの信号が容量素子１１６及び駆動トランジスタ１１７のゲート端子に出力される。なお、図３及び図４ではスイッチングトランジスタ１１５として複数のゲート端子を有するマルチゲート型のトランジスタを用いている。マルチゲート型のトランジスタを用いることによりスイッチングトランジスタ１１５におけるオフ電流を低減することができる。また、マルチゲート型のトランジスタに限定されず、複数のトランジスタによって構成するなど、他の構成においても適用することができる。
【００４６】
容量素子１１６は、画素における補助容量としての機能を有し、駆動トランジスタ１１７のゲート端子に入力される信号の電位と同等の値を電荷として一時的に蓄積する機能を有する。容量素子１１６は、スイッチングトランジスタ１１５がオン状態となり、スイッチングトランジスタ１１５を介して信号線１０６から信号が入力されることにより、電荷が蓄積され、容量素子１１６には蓄積された電荷に従って所定の値の電圧が印加される。なお、容量素子１１６は、駆動トランジスタ１１７のゲート容量を代用して省略した構成とすることも可能である。
【００４７】
駆動トランジスタ１１７は、発光素子１１８を制御する機能を有し、ＶｇｓがＶｔｈより高いか低いかによってオン状態またはオフ状態になる。また、駆動トランジスタ１１７は、図３に示すように、チャネル長の方向が画素の縦方向と平行になるチャネル領域を有する。
【００４８】
発光素子１１８は、第１の電極と、第２の電極と、第１の電極及び第２の電極に挟持された電界発光層と、を有する構成などを適用することができる。なお、本書類において、第１の電極の一部または全部を第１端子と表記し、第２の電極の一部または全部を第２端子と表記する。発光素子１１８は、第１端子が駆動トランジスタ１１７のソース端子及びドレイン端子の一方に電気的に接続され、第２端子は接地されるかまたは別の値の電位に保持される。また、発光素子１１８は駆動トランジスタ１１７がオン状態になることにより、駆動トランジスタ１１７を介して電源線１０７からの電流を受けて発光する機能を有する。発光素子１１８における発光量は、流れる電流の電荷量によって変化させることができる。
【００４９】
次に、本実施の形態の表示装置の動作について説明する。なお、本実施の形態で示す表示装置は、電流駆動で動作させる場合について説明する。
【００５０】
選択された走査線１０５を介してスイッチングトランジスタ１１５に信号が入力され、スイッチングトランジスタ１１５がオン状態になることにより、信号線１０６の電位はオン状態になったスイッチングトランジスタ１１５を介して、容量素子１１６の第１端子に入力される。そして、ビデオ信号に相当する電圧分の電荷が容量素子１１６に蓄積され、容量素子１１６はその電圧を保持する。この電圧は駆動トランジスタ１１７のＶｇｓを決める電位に相当する。
【００５１】
そして、容量素子１１６に蓄積された電荷が駆動トランジスタ１１７のゲート端子に移動し、駆動トランジスタ１１７のゲート端子の電位は容量素子１１６に保持された電圧と同等の値となり、この電位の値に応じて駆動トランジスタ１１７を介して電源線１０７から発光素子１１８に電流が流れ、発光素子１１８が発光する。
【００５２】
発光素子１１８の発光輝度は、発光素子１１８を流れる電流にほぼ比例する。従って、発光素子１１８に流れる電流量を変化させることによって画素の階調を表現することが可能となる。
【００５３】
本実施の形態で示す表示装置において発光素子１１８に流れる電流は、駆動トランジスタ１１７のゲート端子の電位に応じて電源線１０７から入力される。ここで一般にトランジスタのドレイン端子及びソース端子の間の電圧（以下Ｖｄｓという）と、そのソース端子及びドレイン端子の間を流れる電流（以下Ｉｄｓという）とは、次の関係を有している。
【００５４】
ＶｄｓとＩｄｓとの関係について図５を用いて説明する。図５は、本実施の形態におけるトランジスタのＶｄｓとＩｄｓとの関係を示す図である。
【００５５】
図５では、異なるゲート電圧Ｖｇｓに対応する複数のグラフを示している。トランジスタにおけるＶｇｓとＶｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜が大きくなるほど、言い換えればＶｇｓの絶対値｜Ｖｇｓ｜が大きくなるほど、Ｉｄｓは大きくなる。
【００５６】
ＶｇｓとＶｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜が、Ｖｄｓの絶対値｜Ｖｄｓ｜よりも大きい場合は、トランジスタは線形領域で動作し、Ｖｄｓの絶対値｜Ｖｄｓ｜以下の場合は、トランジスタは飽和領域で動作する。飽和領域で動作する場合には、Ｖｄｓが変化してもＩｄｓはほとんど変化せず、Ｖｇｓの大きさだけによって電流値が決まる。
【００５７】
本実施の形態で示す表示装置では、発光素子１１８の発光時において、駆動トランジスタ１１７を、Ｖｄｓの絶対値｜Ｖｄｓ｜がＶｇｓと駆動トランジスタのＶｔｈとの差の絶対値｜Ｖｇｓ−Ｖｔｈ｜以上、すなわち、｜Ｖｄｓ｜≧｜Ｖｇｓ｜−｜Ｖｔｈ｜（以下数式１という）となる飽和領域で動作させる。なお、発光素子１１８を発光させない場合には、駆動トランジスタ１１７をオフさせればよい。
【００５８】
また、表示装置の画素の階調の表現は、駆動トランジスタのゲート端子の電位を変化させて、発光素子に流れる電流量を変化させること（アナログ電流階調方式）によって行う。つまり、アナログ電流階調方式では、信号線に入力されるアナログ映像信号を変化させること（信号線の電位を変化させること）で階調表示が行われる。
【００５９】
一般的に、発光素子の発光時に駆動トランジスタを飽和領域で動作させる場合、画素間で駆動トランジスタの移動度やしきい値がばらつくとそれがそのままＩｄｓのばらつきとなり表示装置の表示むらとして現れる問題がある。特に、多結晶半導体材料を用いた半導体層を有するトランジスタの場合には、画素ごとのトランジスタの移動度やしきい値のばらつきが大きく、表示装置を電流駆動で動作させることは困難であった。これは、半導体層の結晶化（レーザー結晶化など）において、画素部を構成する全領域において均一な結晶粒界を有する多結晶半導体層を得ることが難しいためである。
【００６０】
一方、本実施の形態で示す表示装置では、単結晶半導体材料をトランジスタの半導体層に用いることによって画素及び周辺回路を構成するトランジスタの移動度やしきい値がばらつくことを低減することができる。その結果、駆動トランジスタ１１７を飽和領域で動作させた場合であっても、トランジスタの特性の変化が小さいため、アナログ電流階調方式で動作させる場合であっても、表示装置の表示むらを防止することが可能となる。
【００６１】
また、飽和領域で動作させる場合において、Ｉｄｓは次に示す数式２及び数式３により求めることができる。
【００６２】
【数１】
【００６３】
Ｌはトランジスタのチャネル長を表し、Ｗはチャネル幅を表し、μはトランジスタの移動度を表し、Ｃｏｘはゲート絶縁層におけるキャパシタンスを表している。これらの値は材料によって任意に決めることができる。本実施の形態では半導体層に単結晶半導体材料を用いるため、単結晶半導体材料の移動度がμとなる。また、チャネル幅Ｗの範囲としては、約３μｍ乃至６μｍであることが好ましい。
【００６４】
次に上記数式１を基に本実施の形態の表示装置に適した駆動トランジスタのチャネル長Ｌを算出する。本実施の形態の表示装置のパネルのサイズが１インチ乃至５インチ程度であると仮定すると、表示を行うために１画素の表示素子に流れる電流量は、およそ０．１μＡ以上１．０μＡ以下の範囲であることが望ましい。さらに、本実施の形態における表示装置の発光素子の特性などを考慮すると、表示を行うために必要な１画素における発光素子に流れる電流は、約０．２μＡ程度であることがより望ましい。これを基に表示を行うために必要な１画素における表示素子に流れる電流の値を０．２μＡと仮定し、このときの駆動トランジスタにおいて正確な動作を行うための最適なチャネル長Ｌを求めると、チャネル長Ｌは、Ｌ≧１４３μｍ（以下数式４という）であることが望ましい。チャネル長Ｌを上記数式４の範囲にすることにより駆動トランジスタにおける短チャネル効果を抑制することができ、また、オン電流の値を本発明の表示装置に適した範囲の値に制御することができる。
【００６５】
また、画素における開口率は、少なくとも２０％以上であることが望ましい。以上のことから、必要最低限の開口率の値を２０％とするとき、駆動トランジスタのチャネル長Ｌと画素の縦の長さＸとは、Ｌ≦ＡＸ（０＜Ａ≦０．７）（以下数式５という）の関係であることが望ましい。ＬがＸ以上の長さになると、半導体層を画素内において折り返すなどして形成しなければならず、折り返す分、必要とする半導体層の長さがさらに長くなってしまい面積が増大してしまう。しかし上記数式５の範囲に駆動トランジスタのＬを設計することにより、画素サイズの範囲内に必要最低限のサイズで駆動トランジスタを設けることができる。さらに、上記の範囲に駆動トランジスタのＬを設計することにより、少なくとも必要最低限の開口率を得ることができる。また、他の配線などと重なるのを防止することもできる。
【００６６】
さらに上記数式３及び数式４をまとめると、ＬとＸとは、１４３≦Ｌ≦ＡＸ（０＜Ａ≦０．７ Ｘ≧２０４）（以下数式６という）の関係であることが望ましいといえる。
【００６７】
駆動トランジスタのチャネル長Ｌ及び画素の縦の長さＸを上記数式６の範囲とすることにより、駆動トランジスタにおける短チャネル効果を抑制し、オン電流の値を本発明の表示装置に適した範囲の値に制御しつつ、且つ駆動トランジスタの面積を最小限に留めることができる。
【００６８】
以上のように、本実施の形態における表示装置は、表示部と周辺回路部のトランジスタなどの各回路素子の半導体層に単結晶半導体材料を適用し、表示部及び周辺回路部を同一基板上に形成することにより、表示部において低消費電力化、小型化、高速駆動を実現することができる。また、本実施の形態における表示装置は、飽和領域において動作させることができるため、画素間の輝度のばらつきを抑制することができ、階調表示など、より正確な表示を行うことができる。
【００６９】
また、本実施の形態における表示装置は、表示部及び周辺回路部の間のインターフェース部分に昇圧回路など、別途回路を設けずに、所望の値の駆動電圧で動作させることができる。よって、削減した回路の分だけ回路面積を小さくすることができる。
【００７０】
（実施の形態２）
本実施の形態では、本発明の表示装置の表示部及び周辺回路部を構成するトランジスタの作製方法の一例について説明する。
【００７１】
まず本実施の形態における本発明の表示装置の表示部及び周辺回路部を構成するトランジスタの作製方法について、図６乃至図１２を用いて説明する。図６乃至図１２は、本発明の表示装置の表示部及び周辺回路部を構成するトランジスタの作製方法を示す断面図である。なお、本実施の形態において、それぞれの図は、便宜のため、一部または全部において実際とは異なる寸法を用いて図示している。
【００７２】
まず図６（Ａ）に示すように、基板２００上に第１の絶縁層２０１及び第２の絶縁層２０２を介して半導体層を形成し、さらに半導体層を島状の第１の半導体層２０３、第２の半導体層２０４、第３の半導体層２０５、第４の半導体層２０６、第５の半導体層２０７、及び第６の半導体層２０８に形成する。
【００７３】
基板２００としてはガラス基板、石英基板、セラミック基板、プラスチック基板、サファイア基板、表面が絶縁処理された金属基板などを用いることができ、半導体層は、シリコン、ゲルマニウム、ガリウムヒ素やインジウムリンなどの化合物半導体などの単結晶半導体材料を用いて形成することができる。
【００７４】
また、第１の半導体層２０３乃至第６の半導体層２０８を形成した後、ｐ型不純物元素を添加することもできる。ｐ型不純物元素には、ホウ素、アルミニウム、ガリウム、などの周期表第１３族の元素を用いることができる。ｐ型不純物元素を添加することにより、後に形成されるトランジスタのＶｔｈを制御することができる。
【００７５】
また、基板２００と半導体層は、第１の絶縁層２０１及び第２の絶縁層２０２を介して貼り合わせることにより形成する。基板２００と半導体層を貼り合わせる方法の一例について図１３及び図１４を用いて説明する。図１３及び図１４は、本実施の形態における基板と半導体層の貼り合わせ方法を示す断面図である。なお、本実施の形態において、図１３及び図１４は、便宜のため、一部または全部において実際とは異なる寸法を用いて図示している。
【００７６】
まず、図１３（Ａ）に示すように、半導体基板２５０の一方の面に第１の絶縁層２５１を形成する。半導体基板２５０としては、シリコン、ゲルマニウム、ガリウムヒ素やインジウムリンなどの化合物半導体などの単結晶半導体材料を用いることができる。また、第１の絶縁層２５１は、図６に示す第２の絶縁層２０２と同一の層であり、窒化シリコン、窒化酸化シリコン、または酸化窒化シリコンを用いて形成した層を積層させて２層以上の構造で形成することができる。第１の絶縁層２５１は、化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法などを用いて形成することができる。第１の絶縁層２５１は、５０ｎｍ乃至２００ｎｍの範囲で設けることが好ましい。なお、本書類において、ＣＶＤ法は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法を範疇に含むものとする。
【００７７】
なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであり、濃度範囲として酸素が５５〜６５原子％、窒素が０．５〜２０原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであり、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５０原子％、シリコンが２５〜３５原子％、水素が１５〜２５原子％の範囲において、合計１００原子％となるように各元素を任意の濃度で含むものをいう。
【００７８】
次に図１３（Ｂ）に示すように、第１の絶縁層２５１を介して半導体基板２５０に電界で加速された水素イオンでなるイオンビームを半導体基板２５０に照射することにより、半導体基板２５０の一方の面から所定の深さに水素がドーピングされた領域２５２を形成する。
【００７９】
次に図１３（Ｃ）に示すように、第１の絶縁層２５１上に接合層２５３を形成する。接合層２５３は、半導体基板２５０が支持基板と接合を形成する面に設ける。接合層２５３は、単層構造としても２層以上の積層構造としてもよいが、半導体基板２５０と接合する面（以下接合面という）が平滑面を有し親水性表面となることが好ましい。
【００８０】
接合層２５３は、図６における第１の絶縁層２０１と同一の層であり、接合面が平滑面を有し、親水性表面となる接合層２５３は、水素を含有する酸化シリコン、水素を含有する窒化シリコン、酸素と水素を含有する窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いて形成することができる。
【００８１】
水素を含有する酸化シリコンとしては、例えば有機シランを用いて化学気相成長法により作製される酸化シリコンが好ましい。例えば有機シランを用いて形成された酸化シリコン膜を用いることによって、支持基板と半導体基板２５０との接合を強固にすることができるためである。有機シランとしては、テトラエトキシシラン（略称：ＴＥＯＳ 化学式：Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（略称：ＴＭＳ 化学式：Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（略称：ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（略称：ＯＭＣＴＳ）、ヘキサメチルジシラザン（略称：ＨＭＤＳ）、トリエトキシシラン（化学式：ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（化学式：ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。
【００８２】
なお、接合層２５３を酸化シリコンを用いて形成する場合には、モノシラン、ジシラン、またはトリシランを原料ガスに用いてＣＶＤ法により形成することができる。また接合層として機能する酸化シリコン層は熱酸化膜でもよく、塩素を含んでいると好適である。
【００８３】
水素を含有する窒化シリコンは、シランガスとアンモニアガスを用いてプラズマＣＶＤ法により形成することができる。また、ガスに水素が加えられていても良い。酸素と水素を含有する窒化シリコンは、シランガスとアンモニアガスと亜酸化窒素ガスを用いてプラズマＣＶＤ法で作製することができる。いずれにしても、接合層２５３としては、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法などのＣＶＤ法により、シランガスなどを原料ガスとして用いて作製される酸化シリコン、酸化窒化シリコン、窒化酸化シリコンであって水素が含まれるものであれば適用することができる。ＣＶＤ法による成膜では、半導体基板２５０に形成した水素がドーピングされた領域２５２から脱ガスが起こらない程度の温度を適用する。例えば、成膜温度を３５０℃以下とすることが好ましい。
【００８４】
接合層２５３の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましくは１０ｎｍ以上１００ｎｍ以下の厚さであり、さらに、より好ましくは２０ｎｍ以上５０ｎｍ以下の厚さである。
【００８５】
次に図１４（Ａ）に示すように、半導体基板２５０と別に用意した支持基板２５４とを密着させる。半導体基板２５０上に形成された接合層２５３の表面と支持基板２５４の表面とを密着させることにより、半導体基板２５０と支持基板２５４とが接合する。この接合は、水素結合やファン・デル・ワールス力が作用している。水素結合は、基板表面が親水性であること、水酸基や水分子が接着剤として働き、熱処理で水分子が拡散し、残留成分がシラノール基（Ｓｉ−ＯＨ）を形成して水素結合で接合する。さらにこの接合部は、水素が抜けることでシロキサン結合（Ｏ−Ｓｉ−Ｏ）が形成されることで共有結合になり、半導体基板２５０と支持基板２５４の接合が強固なものとなる。
【００８６】
支持基板２５４は、図６に示す基板２００と同一のものであり、絶縁表面を有する基板を用いることができる。絶縁表面を有する基板としては、例えばアルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板などを用いることができる。
【００８７】
なお、支持基板２５４と接合層２５３との接合を良好に行うために、接合面を活性化しておいてもよい。例えば、接合する面の一方または双方に原子ビーム若しくはイオンビームを照射する方法などが挙げられる。原子ビーム若しくはイオンビームを利用する場合には、アルゴンなどの不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで接合面を活性化する方法も用いることもできる。このような表面処理により、４００℃以下の温度であっても異種材料間の接合が容易になる。
【００８８】
接合層２５３を介して支持基板２５４と半導体基板２５０を貼り合わせた後に加熱処理と加圧処理の一方または両方を行うことが好ましい。加熱処理や加圧処理を行うことにより支持基板２５４と半導体基板２５０の接合強度を向上させることが可能となる。加熱処理の温度は、支持基板２５４の耐熱温度以下で行う。加圧処理は、接合面に垂直な方向に圧力が加わるように行い、支持基板２５４及び半導体基板２５０の耐圧性を考慮して行う。
【００８９】
次に図１４（Ｂ）に示すように、半導体基板２５０に加熱処理を行うことにより、領域２５２を劈開面として、半導体基板２５０を劈開する。加熱処理の温度は接合層２５３の成膜温度以上、支持基板２５４の耐熱温度以下で行うことが好ましい。例えば４００℃乃至７００℃の温度範囲において加熱処理を行うことにより、領域２５２に形成された微小な空洞の体積変化が起こり、領域２５２に沿って劈開する。接合層２５３は支持基板２５４と接合しているので、支持基板２５４上には半導体基板２５０から分離された半導体層が固着され、図１４（Ｃ）に示すように、支持基板２５４には、半導体基板２５０と同じ結晶構造と結晶方位を有する半導体層２５５が残存する。
【００９０】
４００℃乃至７００℃の温度範囲での熱処理は、前述の接合強度を向上させるための熱処理と同じ装置で連続して行っても良いし、別の装置で行っても良い。例えば炉で２００℃、２時間の条件で熱処理した後に、６００℃近傍まで昇温して２時間保持し、４００℃から室温までの温度範囲に降温した後、基板を炉より取り出す。また、熱処理は室温から昇温してもよい。また、炉で２００℃、２時間の条件で熱処理した後に、瞬間熱アニール（ＲＴＡ）装置によって６００℃乃至７００℃の温度範囲で、１分間乃至３０分間（例えば６００℃、７分間、６５０℃、７分間）の熱処理を行ってもよい。
【００９１】
４００℃乃至７００℃の温度範囲での熱処理により、接合層２５３と支持基板２５４との接合は水素結合から共有結合に移行し、領域２５２に添加された元素が析出し圧力が上昇し、半導体基板２５０を劈開させて半導体層２５５を形成することができる。熱処理を行った後、支持基板２５４と半導体基板２５０は、一方が他方に載っている状態であり、大きな力を加えずに支持基板２５４と半導体基板２５０とを離すことができる。例えば、上方に載っている基板を真空チャックで持ち上げることにより簡単に離すことができる。この際、下側の基板の真空チャックやメカニカルチャックで固定しておくと水平方向のずれがなく、支持基板２５４及び半導体基板２５０の両基板を離すことができる。
【００９２】
なお、このとき支持基板２５４上に形成された半導体層２５５の結晶性を高めるために半導体層２５５の表面にレーザビームを照射することもできる。レーザビームを照射することにより、半導体層２５５中の欠陥を修復することができる。
【００９３】
また、支持基板２５４上に形成された半導体層２５５の表面の平坦性を高めるためにドライエッチングまたはウェットエッチングを行うこともできる。ドライエッチングまたはウェットエッチングを行うことにより、半導体層２５５の一部を除去し、表面の荒れを低減することができる。
【００９４】
また、支持基板２５４上に形成された半導体層２５５の表面の結晶性を高めるために熱処理を行うこともできる。例えば５００℃以上７００℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビームの照射で修復されなかった、半導体層２５５の欠陥の消滅、半導体層２５５の歪みの緩和をすることができる。
【００９５】
上記に示す方法を用いて基板上に絶縁層を介して設けられた単結晶半導体材料を用いた半導体層を形成することができる。なお、図１３及び図１４に示す方法は一例であり、これに限定されず、他の方法を用いても形成することができる。
【００９６】
上記に示すように基板上に半導体層を形成した後、図６（Ａ）に示すように、島状に形成された第１の半導体層２０３乃至第６の半導体層２０８上に第１のゲート絶縁層２０９を形成し、第１のゲート絶縁層２０９上に第１の導電層２１０を形成し、第１の導電層２１０上に第２の導電層２１１を形成する。
【００９７】
第１のゲート絶縁層２０９は、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数を用いて単層、または積層させて形成することができる。第１のゲート絶縁層２０９はプラズマＣＶＤ法、またはスパッタ法などを用いて形成することができる。また、高密度プラズマ処理などを用いて形成することもできる。また、第１のゲート絶縁層２０９は、１０ｎｍ乃至４０ｎｍの厚さで形成されることが好適である。
【００９８】
第１の導電層２１０及び第２の導電層２１１は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、及びニオブなどから選択された元素、またはこれらの元素を主成分とする合金材料、若しくは化合物材料を用いてそれぞれ形成することができる。本実施の形態では、第１の導電層２１０として窒化タンタルを用い、第２の導電層２１１としてタングステンを用いる。
【００９９】
次に図６（Ｂ）に示すように、第１のレジストマスク２１２を形成し、第１のエッチング処理及び第２のエッチング処理を行う。第１のエッチング処理は等方性のエッチング処理であり、誘導結合型プラズマ（ＩＣＰ）などを用いて行うことができる。また、第２のエッチング処理は、異方性エッチングであり、ＩＣＰなどを用いて第１のエッチング処理より低い自己バイアス電圧を印加して行うことができる。
【０１００】
第１のエッチング処理及び第２のエッチング処理を行うことにより、第１のレジストマスク２１２が設けられた部分以外の第１の導電層２１０及び第２の導電層２１１が除去され、本発明の表示装置における周辺回路部のトランジスタが形成される部分の半導体層上の第１の導電層２１０と、第１の導電層２１０上に設けられた第２の導電層２１１とで構成された電極を形成する。本実施の形態では第１のゲート絶縁層２０９を介して、第１の半導体層２０３上に電極２１３を形成し、第２の半導体層２０４上に電極２１４を形成する。
【０１０１】
なお、本実施の形態では第１のエッチング処理及び第２のエッチング処理において残存させた電極２１３及び電極２１４の各端部にテーパ部を設けることができる。このテーパ部の角度は４５度乃至８５度とすることが好ましい。テーパ部を設けることにより、端部においてもその上に設けられる層が形成しやすくなる。
【０１０２】
次に図７（Ａ）に示すように、第１のレジストマスク２１２を除去し、電極２１３、電極２１４、及び第１のゲート絶縁層２０９を介して第１の半導体層２０３乃至第６の半導体層２０８上に第２のゲート絶縁層２１５を形成する。
【０１０３】
第２のゲート絶縁層２１５は、第１のゲート絶縁層２０９に適用可能な材料を用いた単層または積層を適用することができる。第２のゲート絶縁層２１５は、４０ｎｍ乃至１００ｎｍの厚さで形成されることが好適であり、表示部におけるトランジスタの半導体層となる半導体層上に設けられた第１のゲート絶縁層２０９の膜厚と第２のゲート絶縁層２１５の膜厚との合計が８０ｎｍ乃至１１０ｎｍとなればよい。また、第１のゲート絶縁層２０９は、第１のエッチング処理及び第２のエッチング処理の際に一部がエッチングされて所望の膜厚より薄くなる場合があるため、エッチングにより薄くなった第１のゲート絶縁層２０９の膜厚を考慮して第２のゲート絶縁層２１５の膜厚を設定することもできる。
【０１０４】
このとき、第１のゲート絶縁層２０９及び第２のゲート絶縁層２１５を介してｐ型不純物元素またはｎ型不純物元素を本発明の表示装置の画素の補助容量となる半導体層に添加する。本実施の形態では、第６の半導体層２０８にボロンを添加する。
【０１０５】
次に図７（Ｂ）に示すように、第２のゲート絶縁層２１５上に第３の導電層２１６を形成し、第３の導電層２１６上に第４の導電層２１７を形成する。第３の導電層２１６としては、第１の導電層２１０に適用可能な材料を用いて形成することができ、第４の導電層２１７としては、第２の導電層２１１に適用可能な材料を用いて形成することができる。本実施の形態では、第３の導電層２１６として窒化タンタルを用い、第４の導電層２１７としてタングステンを用いる。
【０１０６】
次に図８（Ａ）に示すように、第２のレジストマスク２１８を形成し、第３のエッチング処理及び第４のエッチング処理を行う。第３のエッチング処理は等方性のエッチング処理であり、誘導結合型プラズマ（ＩＣＰ）などを用いて行うことができる。また、第４のエッチング処理は、異方性エッチングであり、ＩＣＰなどを用いて第３のエッチング処理より低い自己バイアス電圧を印加して行うことができる。
【０１０７】
第３のエッチング処理及び第４のエッチング処理を行うことにより、第２のレジストマスク２１８が設けられた部分以外の第３の導電層２１６及び第４の導電層２１７は除去され、表示装置における表示部のトランジスタが形成される部分の半導体層上に第３の導電層２１６と、第３の導電層２１６上に設けられた第４の導電層２１７とで構成された電極を形成する。本実施の形態では、第１のゲート絶縁層２０９及び第２のゲート絶縁層２１５を介して、第３の半導体層２０５上に電極２１９を形成し、第４の半導体層２０６上に電極２２０を形成し、第５の半導体層２０７上に電極２２１及び電極２２２を形成し、第６の半導体層２０８上に電極２２３を形成する。
【０１０８】
なお、本実施の形態では第３のエッチング処理及び第４のエッチング処理において残存させた電極２１９乃至電極２２３の各端部にテーパ部を設けることができる。このテーパ部の角度は４５度乃至８５度とすることが好ましい。テーパ部を設けることにより、端部においてもその上に設けられる層を形成しやすくなる。
【０１０９】
次に第１の半導体層２０３乃至第６の半導体層２０８にドーピング処理を行う。ドーピング処理としては、まず図８（Ｂ）に示すように、ｎ型不純物元素を添加する。ｎ型不純物元素としては、リンなど、周期表第１５族の元素を用いることができる。本実施の形態では、リンを添加し、各半導体層の一部に第１のｎ型不純物領域２２４を形成する。
【０１１０】
次に複数の半導体層のうち、ｐチャネル型トランジスタを形成する半導体層には、ｐ型不純物元素を添加し、ｎチャネル型トランジスタを形成する半導体層にはｎ型不純物元素を添加し、各半導体層にｐ型不純物領域、またはｎ型不純物領域からなる第１の不純物領域と、第１の不純物領域より不純物濃度の低い第２の不純物領域を形成する。このとき補助容量も同時に形成する場合には補助容量となる部分の半導体層にもｐ型不純物元素を添加する。
【０１１１】
本実施の形態では、まず図９（Ａ）に示すように、第２の半導体層２０４、第４の半導体層２０６、及び第５の半導体層２０７上に第３のレジストマスク２２５を形成し、ｐ型不純物元素としてボロンを添加し、第１の半導体層２０３、第３の半導体層２０５のうち、上部に電極を形成していない半導体層の領域に第１のｐ型不純物領域２２６を形成する。加えて、第１の半導体層２０３では、上部に電極を構成する第２の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第１の導電層が設けられた半導体層の領域に第１のｐ型不純物領域２２６より不純物濃度の低い第２のｐ型不純物領域２２７を形成し、第３の半導体層２０５では、上部に電極を構成する第４の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第３の導電層が設けられた半導体層の領域に第１のｐ型不純物領域２２６より不純物濃度の低い第２のｐ型不純物領域２２７を形成する。また同時に第６の半導体層２０８のうち、上部に電極が形成されていない領域には第１のｐ型不純物領域２２６を形成する。
【０１１２】
次に図９（Ｂ）に示すように、第３のレジストマスク２２５を除去し、第１の半導体層２０３、第３の半導体層２０５、第５の半導体層２０７の一部、及び第６の半導体層２０８上に第４のレジストマスク２２８を形成し、ｎ型不純物元素としてリンを添加し、第２の半導体層２０４及び第４の半導体層２０６のうち、上部に電極を形成していない半導体層の領域に第２のｎ型不純物領域２２９を形成する。加えて、第２の半導体層２０４では、上部に電極を構成する第２の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第１の導電層が形成された半導体層の領域に、第２のｎ型不純物領域より不純物濃度の低い第３のｎ型不純物領域２３０を形成し、第４の半導体層２０６では、上部に電極を構成する第４の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第３の導電層が形成された半導体層の領域に、第２のｎ型不純物領域より不純物濃度の低い第３のｎ型不純物領域２３０を形成する。また、第５の半導体層２０７のうち、上部に電極が形成されていない半導体層の領域に第２のｎ型不純物領域２２９及び第２のｎ型不純物領域２２９より不純物濃度の低い第３のｎ型不純物領域２３０を形成する。
【０１１３】
上記のように、第１のゲート絶縁層２０９及び第２のゲート絶縁層２１５を設けた後にドーピング処理を行うことにより、電極が形成された部分以外において均等にドーピング処理を行うことができる。
【０１１４】
次に図１０（Ａ）に示すように、第４のレジストマスク２２８を除去し、電極２１３、電極２１４、電極２１９乃至電極２２３上、及び第２のゲート絶縁層上に第３の絶縁層２３１を形成する。第３の絶縁層２３１は、酸化窒化シリコンなどを用いて形成することができる。本実施の形態では、酸化窒化シリコンを形成する。
【０１１５】
なお、窒化酸化シリコンを形成した後に熱処理を行うこともできる。熱処理を行うことにより形成した層を活性化することができる。
【０１１６】
次に図１０（Ｂ）に示すように、第３の絶縁層２３１上に第４の絶縁層２３２を形成する。第４の絶縁層２３２は、窒化酸化シリコンなどを用いて形成することができる。本実施の形態では窒化酸化シリコンを用いる。なお、このとき熱処理を行い、半導体層の水素化を行うことができる。
【０１１７】
次に図１１（Ａ）に示すように、第４の絶縁層２３２を覆うように第５の絶縁層２３３を形成する。第５の絶縁層２３３は、酸化窒化シリコンなどを用いて形成することができる。本実施の形態では酸化窒化シリコンを用いる。
【０１１８】
次に図１１（Ｂ）に示すように、第１のｐ型不純物領域２２６または第２のｎ型不純物領域２２９上の配線を形成する部分に選択的に複数の開口部２３４を形成する。さらに図１２に示すように、複数の開口部２３４を介して各半導体層のうち、第１のｐ型不純物領域２２６または第２のｎ型不純物領域２２９のいずれかに接するように配線２３５をそれぞれ形成する。本実施の形態では、配線２３５として第１のチタン層を形成し、第１のチタン層の上にアルミニウム層を形成し、アルミニウム層の上に第２のチタン層を形成する。
【０１１９】
以上により、図１２に示すように同一基板上に周辺回路部２３６における第１のｐチャネル型トランジスタ２３８及び第１のｎチャネル型トランジスタ２３９と、表示部２３７における第２のｐチャネル型トランジスタ２４０、第２のｎチャネル型トランジスタ２４１、第３のｎチャネル型トランジスタ２４２、及び容量素子２４３を同一基板上に形成することができる。
【０１２０】
周辺回路部２３６における第１のｐチャネル型トランジスタ２３８は、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられたソース領域またはドレイン領域として機能する第１のｐ型不純物領域２２６と、上部に電極を構成する第１の導電層を介して第２の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第１の導電層が形成された半導体層の領域に設けられた、第１のｐ型不純物領域２２６より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第２のｐ型不純物領域２２７と、を有し、ＬＤＤ領域がゲート電極の一部と重なる構造となっている。
【０１２１】
周辺回路部２３６における第１のｎチャネル型トランジスタ２３９は、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられたソース領域またはドレイン領域として機能する第２のｎ型不純物領域２２９と、上部に電極を構成する第１の導電層を介して第２の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第１の導電層が形成された半導体層の領域に設けられた、第２のｎ型不純物領域２２９より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第３のｎ型不純物領域２３０と、を有し、ＬＤＤ領域がゲート電極の一部と重なる構造となっている。
【０１２２】
表示部２３７における第２のｐチャネル型トランジスタ２４０は、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられたソース領域またはドレイン領域として機能する第１のｐ型不純物領域２２６と、上部に電極を構成する第３の導電層を介して第４の導電層が設けられていない半導体層の領域であり、且つ、上部に電極を構成する第３の導電層が形成された半導体層の領域に設けられた、第１のｐ型不純物領域２２６より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第２のｐ型不純物領域２２７と、を有し、ＬＤＤ領域がゲート電極の一部と重なる構造となっている。
【０１２３】
表示部２３７における第２のｎチャネル型トランジスタ２４１は、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられたソース領域またはドレイン領域として機能する第２のｎ型不純物領域２２９と、上部に電極を構成する第３の導電層を介して第４の導電層が形成されていない半導体層の領域であり、且つ、上部に電極を構成する第３の導電層が形成された半導体層の領域に設けられた、第２のｎ型不純物領域２２９より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第３のｎ型不純物領域２３０と、を有し、ＬＤＤ領域がゲート電極の一部と重なる構造となっている。
【０１２４】
表示部２３７における第３のｎチャネル型トランジスタ２４２は、ゲート電極として機能する電極を複数有する（電極２２１及び電極２２２）。ゲート電極を複数設けることにより、トランジスタのオフ電流の増加を低減することができる。また、半導体層において、チャネル形成領域と、上部にゲート電極として機能する電極が形成されていない半導体層の領域に設けられた、ソース領域またはドレイン領域として機能する第２のｎ型不純物領域２２９と、第２のｎ型不純物領域２２９より不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）として機能する第３のｎ型不純物領域２３０と、を有し、ＬＤＤ領域がゲート電極と重ならない構造となっている。
【０１２５】
ゲート電極の一部と重なっているＬＤＤ領域をＬｏｖ領域、ゲート電極と重なっていないＬＤＤ領域をＬｏｆｆ領域という。ここで、Ｌｏｆｆ領域はオフ電流の値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリアによるオン電流の値の劣化を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を緩和し、オン電流の値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よって、種々の回路毎に、求められる特性に応じた構造のトランジスタを作製することが好ましい。本発明の表示装置に適用する例で考えると、画素部のスイッチングトランジスタには、オフ電流の値を抑えるために、Ｌｏｆｆ領域を有するトランジスタを用いることが好適である。一方、周辺回路部に用いるトランジスタには、ドレイン近傍の電界を緩和し、オン電流の値の劣化を防止するために、Ｌｏｖ領域を有するトランジスタを用いることが好適である。
【０１２６】
なお、各トランジスタのＬＤＤ領域の幅はそれぞれ異なる長さにすることもできる。個々の回路の特性に応じてＬＤＤ領域の幅を変えることでより正確な動作を行うことができる。
【０１２７】
表示部２３７における容量素子２４３は、半導体層と、各絶縁層と、配線により構成され、画素の補助容量としての機能を有する。
【０１２８】
以上のように、単結晶半導体材料を半導体層に用いて同一基板上に表示部及び周辺回路部を構成する個々の回路の特性に応じた構造のトランジスタを作製することができる。
【０１２９】
また、周辺回路部に用いられるトランジスタのゲート絶縁層を１層とし、表示部に用いられるトランジスタのゲート絶縁層を２層にし、表示部と周辺回路部でゲート電極を異なる層に形成することにより、周辺回路部に用いられるトランジスタのゲート絶縁層の膜厚を薄くすることができ、例えばＣＰＵなどの演算回路に用いられるトランジスタのゲート絶縁層の膜厚を薄くして演算回路を高速動作させることができる。また、第１のゲート絶縁層及び第２のゲート絶縁層を設けた後にドーピング処理を行うことにより、ゲート電極が形成された部分以外において均等にドーピング処理を行うことができる。
【０１３０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１３１】
（実施の形態３）
本実施の形態では、本発明の表示装置を作製する場合について図１５を用いて説明する。図１５は、本実施の形態における本発明の表示装置の作製方法を示す断面図である。なお本実施の形態において、図１５については、便宜のため、一部または全部において実際とは異なる寸法を用いて図示している。
【０１３２】
図１５（Ａ）に示す断面図は、共通電極側から光を取り出すトップエミッション型の表示装置である。図１５（Ａ）に示すように、トップエミッション型の表示装置は、同一基板上に周辺回路部３００と、表示部３０１と、を有し、周辺回路部３００に第１のｐチャネル型トランジスタ３０２と、第１のｎチャネル型トランジスタ３０３と、を有し、表示部３０１に第２のｎチャネル型トランジスタ３０４と、スイッチングトランジスタとして機能する第３のｎチャネル型トランジスタ３０５と、補助容量として機能する容量素子３０６と、駆動トランジスタとして機能する第２のｐチャネル型トランジスタ３０７と、を有し、さらに各トランジスタ上に設けられた絶縁層３０８と、絶縁層３０８に設けられた開口部を介して表示部３０１におけるトランジスタの電極、または容量素子３０６の電極に接するように設けられた第１の電極３０９と、第１の電極３０９及び絶縁層３０８の上に設けられた絶縁層３１０と、絶縁層３１０に設けられた開口部を介して第１の電極３０９に接するように設けられた電界発光層３１１と、電界発光層３１１と接するように設けられた第２の電極３１２と、を有する。なお、周辺回路部３００及び表示部３０１におけるトランジスタ及び容量素子は、図６乃至図１２に示した方法を用いて作製することができる。
【０１３３】
絶縁層３０８は、酸化窒化シリコン、窒化酸化シリコンなどの単層、または積層を用いて形成することができる。絶縁層３０８は平坦化膜として機能する。
【０１３４】
第１の電極３０９は、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を導電層として用いて形成することができる。また上記導電層として、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、チタン、タングステン、ニッケル、白金、クロム、銀、アルミニウムなどの１つまたは複数からなる単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜と、アルミニウムを主成分とする膜と、窒化チタン膜との三層構造などを適用することができる。
【０１３５】
なお、第１の電極３０９となる導電層を、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することもできる。
【０１３６】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、これらの２種以上の共重合体などがあげられる。
【０１３７】
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）などが挙げられる。
【０１３８】
上記導電性高分子を、単独で導電性組成物として第１の電極３０９に使用することもでき、また、導電性組成物の膜の厚さの均一性、膜強度などの膜特性を調整するために有機樹脂を添加して使用することができる。
【０１３９】
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂、熱可塑性樹脂、光硬化性樹脂などを用いることができる。例えば、ポリエチレンテレフタレート、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−トなどのポリエステル系樹脂、ポリイミド、ポリアミドイミドなどのポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１などのポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレンなどのフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニルなどのビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体などが挙げられる。
【０１４０】
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
【０１４１】
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物などを使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素などが挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素などが挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸などの無機酸と、有機カルボン酸、有機スルホン酸などの有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレンなどを挙げられる。
【０１４２】
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アミン化合物などを挙げることができる。
【０１４３】
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により第１の電極３０９となる導電層を形成することができる。
【０１４４】
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
【０１４５】
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法などの湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
【０１４６】
導電膜を形成した後、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体による拭浄などで研磨しておいても良い。
【０１４７】
絶縁層３１０は、有機樹脂、無機材料またはシロキサン系材料を用いて形成することができる。有機樹脂ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機材料ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂を絶縁層３１０に用い、第１の電極３０９上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することにより、第１の電極３０９と後に形成される第２の電極３１２とが接続してしまうのを防ぐことができる。このとき、マスクを液滴吐出法または印刷法で形成することができる。また絶縁層３１０自体を、液滴吐出法または印刷法で形成することもできる。
【０１４８】
次に電界発光層３１１を形成する前に、絶縁層３１０及び第１の電極３０９に吸着した水分や酸素などを除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理（真空ベーク）を行なっても良い。具体的には、基板の温度を２００℃〜４５０℃、好ましくは２５０〜３００℃で、０．５〜２０時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能であるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層３１１を成膜する場合、電界発光層３１１を成膜する直前まで基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。また真空ベークの前または後に、第１の電極３０９に紫外線を照射してもよい。
【０１４９】
電界発光層３１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層３１１におけるルミネセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、陰極に相当する第１の電極３０９上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお第１の電極３０９が陽極に相当する場合は、電界発光層３１１を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
【０１５０】
また電界発光層３１１は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、及び無機化合物のいずれかを用いることができる。また、電界発光層３１１は、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成してもよい。
【０１５１】
第２の電極３１２は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることができる。具体的には、リチウム（Ｌｉ）やセシウム（Ｃｓ）などのアルカリ金属、及びマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）などのアルカリ土類金属、及びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、イッテリビウム（Ｙｂ）やエルビウム（Ｅｒ）などの希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を第２の電極３１２に接するように形成することにより、アルミニウム（Ａｌ）や、透光性酸化物導電材料などを用いた、通常の導電膜も用いることができる。
【０１５２】
このように、絶縁層３１０の開口部において、第１の電極３０９と電界発光層３１１と第２の電極３１２を設けることで、発光素子３１３として機能する。
【０１５３】
なお、発光素子３１３を形成したら、第２の電極３１２上に、絶縁膜を形成することもできる。絶縁膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜などを用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、上記絶縁膜として用いることも可能である。
【０１５４】
また、さらに発光素子３１３は、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルムなど）やカバー材でパッケージング（封入）することが好ましい。
【０１５５】
図１５（Ｂ）は、発光素子の画素電極側から光を取り出すボトムエミッション型の表示装置の構成を示す断面図である。図１５（Ｂ）に示すように、ボトムエミッション型の表示装置は、同一基板上に周辺回路部３００と、表示部３０１と、を有し、周辺回路部３００に第１のｐチャネル型トランジスタ３０２と、第１のｎチャネル型トランジスタ３０３と、を有し、表示部３０１に第２のｎチャネル型トランジスタ３０４と、補助容量として機能する容量素子３０６と、スイッチングトランジスタとして機能する第３のｎチャネル型トランジスタ３０５と、駆動トランジスタとして機能する第２のｐチャネル型トランジスタ３０７と、を有し、さらに表示部３０１におけるトランジスタのいずれかの電極、または容量素子の電極に接するように設けられた第１の電極３０９と、各トランジスタ上に設けられた絶縁層３１０と、絶縁層３１０に設けられた開口部を介して第１の電極３０９と接するように設けられた電界発光層３１１と、電界発光層３１１と接するように設けられた第２の電極３１２と、を有する発光素子３１３を有する。なお、周辺回路部３００と表示部３０１の各トランジスタ及び容量素子は、図６乃至図１２に示す方法を用いて作製することができる。
【０１５６】
なお、図１５（Ｂ）の第１の電極３０９、絶縁層３１０、電界発光層３１１、第２の電極３１２については、図１５（Ａ）における第１の電極３０９、絶縁層３１０、電界発光層３１１、及び第２の電極３１２に適用可能な材料と同様の材料を用いることができる。
【０１５７】
なお、図１５（Ｂ）の構成において、発光素子３１３は、第１の電極３０９及び第２の電極３１２の両方から光を取り出すこともできる。目的とする構成に合わせて、第１の電極３０９及び第２の電極３１２のそれぞれの材料及び膜厚を選択するようにする。また、図１５（Ｂ）のように第１の電極３０９側から光を取り出す場合、第２の電極３１２側から光を取り出す場合に比べて、より低い消費電力でより高い輝度を得ることができる。
【０１５８】
以上のように、同一基板上に周辺回路部と表示部におけるトランジスタをそれぞれ形成し、さらにその上に発光素子を形成することにより、本発明の表示装置を作製することができる。
【０１５９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１６０】
（実施の形態４）
本実施の形態では、本発明の表示装置を表示パネルに用いた電子機器について説明する。
【０１６１】
本発明の表示装置は様々な電子機器の表示パネルに用いることができる。本発明の表示装置を適用することが可能な電子機器の例として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、ノート型パーソナルコンピュータ、ゲーム機器、携帯電話、携帯型情報端末（モバイルコンピュータ、携帯型ゲーム機、電子書籍、またはコンピュータを内蔵し、複数のデータ処理を行うことにより、複数の機能を有するものも含む）、または記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）などの記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例について図１６及び図１７を用いて説明する。図１６及び図１７は、本実施の形態における電子機器の構成を示す図である。
【０１６２】
図１６（Ａ）はディスプレイ装置であり、筐体１００１、支持台１００２、表示パネル１００３、スピーカー部１００４、ビデオ入力端子１００５などを含む。本発明の表示装置は、表示パネル１００３に用いることができる。なお、ディスプレイ装置は、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全てのディスプレイ装置が含まれる。
【０１６３】
図１６（Ｂ）はデジタルスチルカメラであり、本体１１０１、表示パネル１１０２、受像部１１０３、操作キー１１０４、外部接続ポート１１０５、シャッターボタン１１０６などを含む。本発明の表示装置は、表示パネル１１０２に用いることができる。
【０１６４】
図１６（Ｃ）はノート型パーソナルコンピュータであり、本体１２０１、筐体１２０２、表示パネル１２０３、キーボード１２０４、外部接続ポート１２０５、ポインティングデバイス１２０６などを含む。本発明の表示装置は、表示パネル１２０３に用いることができる。
【０１６５】
図１６（Ｄ）はモバイルコンピュータであり、本体１３０１、表示パネル１３０２、スイッチ１３０３、操作キー１３０４、赤外線ポート１３０５などを含む。本発明の表示装置は、表示パネル１３０２に用いることができる。
【０１６６】
図１６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１４０１、筐体１４０２、表示パネルＡ１４０３、表示パネルＢ１４０４、記録媒体（ＤＶＤなど）読込部１４０５、操作キー１４０６、スピーカー部１４０７などを含む。表示パネルＡ１４０３は主として画像情報を表示し、表示パネルＢ１４０４は主として文字情報を表示するが、本発明の表示装置は、これら表示パネルＡ１４０３、表示パネルＢ１４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１６７】
図１６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１５０１、表示パネル１５０２、アーム部１５０３を含む。本発明の表示装置は、表示パネル１５０２に用いることができる。
【０１６８】
図１６（Ｇ）はビデオカメラであり、本体１６０１、表示パネル１６０２、筐体１６０３、外部接続ポート１６０４、リモコン受信部１６０５、受像部１６０６、バッテリー１６０７、音声入力部１６０８、操作キー１６０９などを含む。本発明の表示装置は、表示パネル１６０２に用いることができる。
【０１６９】
図１６（Ｈ）は携帯電話であり、本体１７０１、筐体１７０２、表示パネル１７０３、音声入力部１７０４、音声出力部１７０５、操作キー１７０６、外部接続ポート１７０７、アンテナ１７０８などを含む。本発明の表示装置は、表示パネル１７０３に用いることができる。なお、表示パネル１７０３は黒色の背景に白色の文字を表示することにより携帯電話の消費電流を抑えることができる。
【０１７０】
図１７は、複数の機能を有する携帯型情報端末の一例であり、図１７（Ａ）が携帯型情報端末の正面図、図１７（Ｂ）が携帯型情報端末の背面図、図１７（Ｃ）が携帯型情報端末の展開図である。図１７を一例とした携帯型情報端末は、複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様々なデータ処理機能を備えることもできる。
【０１７１】
図１７に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構成されている。筐体１８００には、表示パネル１８０２、スピーカー１８０３、マイクロフォン１８０４、操作キー１８０５、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続端子１８０８などを備え、筐体１８０１には、イヤホン端子１８０９、キーボード１８１０、外部メモリスロット１８１１、カメラ用レンズ１８１２、ライト１８１３などを備えている。また、アンテナは筐体１８０１内部に内蔵されている。
【０１７２】
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
【０１７３】
本発明の表示装置は、表示パネル１８０２に用いることができ、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１８０２と同一面上にカメラ用レンズ１８０７を備えているため、テレビ電話が可能である。また、表示パネル１８０２をファインダーとしカメラ用レンズ１８１２及びライト１８１３で静止画及び動画の撮影が可能である。スピーカー１８０３及びマイクロフォン１８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。操作キー１８０５では、電話の発着信、電子メールなどの簡単な情報入力、画面のスクロール、カーソル移動などが可能である。さらに、重なり合った筐体１８００と筐体１８０１（図１７（Ａ））は、スライドし図１７（Ｃ）のように展開し、携帯情報端末として使用できる。この場合、キーボード１８１０、ポインティングデバイス１８０６を用いて円滑な操作が可能である。外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０１７４】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０１７５】
以上のように、本発明の表示装置は、上記のような様々な電子機器の表示パネルとして適用することができる。本発明の表示装置を表示パネルとして用いることにより、回路面積が小さく、消費電力の小さい電子機器を提供することができる。
【０１７６】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【実施例１】
【０１７７】
本実施例では、単結晶半導体材料を用いて表示部及び周辺回路部を同一基板上に形成した表示装置について説明する。
【０１７８】
本実施例における表示装置の構成について図１８を用いて説明する。図１８は、本実施例における表示装置の構成を示す上面図である。
【０１７９】
図１８に示す本実施例の表示装置２０００は、ＯＬＥＤパネル２００１と、画像処理回路２００２と、ＣＰＵ２００３と、ＷＲＡＭ２００４と、ＰＲＯＭ２００５と、を同一基板上に有する。これらの回路に用いられるトランジスタは半導体層に単結晶半導体材料を用いて形成されている。
【０１８０】
本実施例の表示装置の主な仕様を表１に示す。
【０１８１】
【表１】
【０１８２】
このときの画素における駆動トランジスタのチャネル長Ｌは、上記実施の形態１の数式を用いて以下のように求めた。
【０１８３】
数２において、Ｉｄｓを０．２μＡとし、μを１２２ｃｍ２／Ｖｓとし、Ｃｏｘを４．５３×１０−１６Ｆ／μｍ２とし、Ｖｔｈを２Ｖとして、さらに表示装置の仕様を考慮して駆動トランジスタのチャネル長Ｌを計算すると、約１４３μｍとなった。
【０１８４】
以上のように、実際に単結晶半導体材料を用いて表示部及び周辺回路部を構成する各回路を同一基板上に形成した表示装置を作製することができた。画素における駆動トランジスタのチャネル長Ｌを上記の値にすることによりオン電流の値を本発明の表示装置に適した範囲の値に制御して表示を行うことができる。
【図面の簡単な説明】
【０１８５】
【図１】実施の形態１における本発明の表示装置の構成を示すブロック図である。
【図２】実施の形態１における本発明の表示装置の構成を示すブロック図である。
【図３】実施の形態１における本発明の表示装置の画素構成を示す上面図である。
【図４】実施の形態１における本発明の表示装置の画素構成を示す回路図である。
【図５】本発明の表示装置におけるドレイン電圧とドレイン電流との関係を示す図である。
【図６】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図７】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図８】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図９】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図１０】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図１１】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図１２】実施の形態２における本発明の表示装置を構成するトランジスタの作製方法を示す断面図である。
【図１３】実施の形態２における本発明の表示装置を構成するトランジスタの基板と半導体層の貼り合わせ方法を示す断面図である。
【図１４】実施の形態２における本発明の表示装置を構成するトランジスタの基板と半導体層の貼り合わせ方法を示す断面図である。
【図１５】実施の形態３における本発明の表示装置の作製方法を示す断面図である。
【図１６】実施の形態４における本発明の表示装置を表示部に有する電子機器の構成を示す図である。
【図１７】実施の形態４における本発明の表示装置を表示部に有する電子機器の構成を示す図である。
【図１８】実施例１における本発明の表示装置の構成を示す上面図である。
【符号の説明】
【０１８６】
１００ 基板
１０１ 表示部
１０２ 周辺回路部
１０３ 画素
１０４ 画素部
１０５ 走査線
１０６ 信号線
１０７ 電源線
１０８ 走査線駆動回路
１０９ 信号線駆動回路
１１０ 電源回路
１１１ 画像処理回路
１１２ 演算回路
１１３ 第１の記憶回路
１１４ 第２の記憶回路
１１５ スイッチングトランジスタ
１１６ 容量素子
１１７ 駆動トランジスタ
１１８ 発光素子
２００ 基板
２０１ 第１の絶縁層
２０２ 第２の絶縁層
２０３ 第１の半導体層
２０４ 第２の半導体層
２０５ 第３の半導体層
２０６ 第４の半導体層
２０７ 第５の半導体層
２０８ 第６の半導体層
２０９ 第１のゲート絶縁層
２１０ 第１の導電層
２１１ 第２の導電層
２１２ 第１のレジストマスク
２１３ 電極
２１４ 電極
２１５ 第２のゲート絶縁層
２１６ 第３の導電層
２１７ 第４の導電層
２１８ 第２のレジストマスク
２１９ 電極
２２０ 電極
２２１ 電極
２２２ 電極
２２３ 電極
２２４ 第１のｎ型不純物領域
２２５ 第３のレジストマスク
２２６ 第１のｐ型不純物領域
２２７ 第２のｐ型不純物領域
２２８ 第４のレジストマスク
２２９ 第２のｎ型不純物領域
２３０ 第３のｎ型不純物領域
２３１ 第３の絶縁層
２３２ 第４の絶縁層
２３３ 第５の絶縁層
２３４ 開口部
２３５ 配線
２３６ 周辺回路部
２３７ 表示部
２３８ 第１のｐチャネル型トランジスタ
２３９ 第１のｎチャネル型トランジスタ
２４０ 第２のｐチャネル型トランジスタ
２４１ 第２のｎチャネル型トランジスタ
２４２ 第３のｎチャネル型トランジスタ
２４３ 容量素子
２５０ 半導体基板
２５１ 第１の絶縁層
２５２ 領域
２５３ 接合層
２５４ 支持基板
２５５ 半導体層
３００ 周辺回路部
３０１ 表示部
３０２ 第１のｐチャネル型トランジスタ
３０３ 第１のｎチャネル型トランジスタ
３０４ 第２のｎチャネル型トランジスタ
３０５ 第３のｎチャネル型トランジスタ
３０６ 容量素子
３０７ 第２のｐチャネル型トランジスタ
３０８ 絶縁層
３０９ 第１の電極
３１０ 絶縁層
３１１ 電界発光層
３１２ 第２の電極
３１３ 発光素子
１００１ 筐体
１００２ 支持台
１００３ 表示パネル
１００４ スピーカー部
１００５ ビデオ入力端子
１１０１ 本体
１１０２ 表示パネル
１１０３ 受像部
１１０４ 操作キー
１１０５ 外部接続ポート
１１０６ シャッターボタン
１２０１ 本体
１２０２ 筐体
１２０３ 表示パネル
１２０４ キーボード
１２０５ 外部接続ポート
１２０６ ポインティングデバイス
１３０１ 本体
１３０２ 表示パネル
１３０３ スイッチ
１３０４ 操作キー
１３０５ 赤外線ポート
１４０１ 本体
１４０２ 筐体
１４０３ 表示パネルＡ
１４０４ 表示パネルＢ
１４０５ 記録媒体読込部
１４０６ 操作キー
１４０７ スピーカー部
１５０１ 本体
１５０２ 表示パネル
１５０３ アーム部
１６０１ 本体
１６０２ 表示パネル
１６０３ 筐体
１６０４ 外部接続ポート
１６０５ リモコン受信部
１６０６ 受像部
１６０７ バッテリー
１６０８ 音声入力部
１６０９ 操作キー
１７０１ 本体
１７０２ 筐体
１７０３ 表示パネル
１７０４ 音声入力部
１７０５ 音声出力部
１７０６ 操作キー
１７０７ 外部接続ポート
１７０８ アンテナ
１８００ 筐体
１８０１ 筐体
１８０２ 表示パネル
１８０３ スピーカー
１８０４ マイクロフォン
１８０５ 操作キー
１８０６ ポインティングデバイス
１８０７ カメラ用レンズ
１８０８ 外部接続端子
１８０９ イヤホン端子
１８１０ キーボード
１８１１ 外部メモリスロット
１８１２ カメラ用レンズ
１８１３ ライト
２０００ 表示装置
２００１ ＯＬＥＤパネル
２００２ 画像処理回路
２００３ ＣＰＵ
２００４ ＷＲＡＭ
２００５ ＰＲＯＭ
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた、少なくともゲート端子、ソース端子、及びドレイン端子を有する第１の複数のトランジスタを用いて構成される表示部と、
前記基板上に設けられた、少なくともゲート端子、ソース端子、及びドレイン端子を有する第２の複数のトランジスタを用いて構成される周辺回路部と、を有し、
前記第１の複数のトランジスタ及び前記第２の複数のトランジスタは、単結晶半導体材料を用いた半導体層を有し、
前記表示部は、少なくとも１つの画素を有する画素部を有し、
前記画素は、発光素子と、前記第１の複数のトランジスタの一つであり前記発光素子の発光量を制御する駆動トランジスタと、を有し、
前記駆動トランジスタの半導体層は、チャネル長の方向が前記画素の縦方向と平行になるチャネル領域を有し、
前記駆動トランジスタの前記チャネル長をＬμｍとし、前記画素の縦の長さをＸμｍとしたとき、
１４３≦Ｌ≦ＡＸ（０＜Ａ≦０．７ Ｘ≧２０４）
である表示装置。
【請求項２】
請求項１において、
前記第２の複数のトランジスタの半導体層上には、第１のゲート絶縁層が設けられ、
前記第１の複数のトランジスタの半導体層上には、前記第１のゲート絶縁層と、前記第１のゲート絶縁層上の第２のゲート絶縁層と、が設けられる表示装置。
【請求項３】
請求項１または請求項２において、
前記駆動トランジスタの前記ゲート端子及び前記ソース端子の間に印加される電圧をＶｇｓとし、前記ソース端子及び前記ドレイン端子の間に印加される電圧をＶｄｓとし、前記駆動トランジスタの閾値電圧をＶｔｈとするとき、前記駆動トランジスタは、
｜Ｖｄｓ｜≧｜Ｖｇｓ｜−｜Ｖｔｈ｜
となるように駆動される表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
一画素における前記発光素子に流れる電流の値は、０．１μＡ以上１．０μＡ以下である表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記周辺回路部は、演算回路、画像処理回路、及び記憶回路を有する表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の表示装置を用いた表示パネルを有する電子機器。
【請求項７】
基板上に第１の絶縁層を介して単結晶半導体材料を用いた島状の複数の半導体層を形成し、
前記第１の絶縁層及び前記複数の半導体層上に第１のゲート絶縁層を形成し、
前記複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層を介して第１のゲート電極を形成し、
前記第１のゲート電極及び前記第１のゲート絶縁層上に第２のゲート絶縁層を形成し、
前記複数の半導体層のうち、表示部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層及び前記第２のゲート絶縁層を介して第２のゲート電極を形成し、
前記複数の半導体層上に、前記第１のゲート電極及び前記第２のゲート電極、並びに第２のゲート絶縁層を介して選択的にレジストマスクを形成し、ｐ型不純物元素またはｎ型不純物元素を添加することにより、前記複数の半導体層に第１の不純物領域と、前記第１の不純物領域より不純物濃度の低い第２の不純物領域と、を選択的に形成し、
前記レジストマスクを除去し、前記第２のゲート絶縁層及び前記第２のゲート電極上に第２の絶縁層を形成し、
前記第１の不純物領域上の層に選択的に複数の第１の開口部を形成し、
前記複数の第１の開口部を介して前記第１の不純物領域に接する複数の配線を形成し、
前記複数の配線のうち、前記表示部を構成するトランジスタの配線となる配線のいずれかに接する第１の電極を形成し、
前記第１の電極、前記複数の配線、及び前記第２の絶縁層上に第３の絶縁層を形成し、
前記第１の電極上の前記第３の絶縁層に選択的に第２の開口部を形成し、
前記第２の開口部を介して前記第１の電極と接する電界発光層を形成し、
前記電界発光層に接する第２の電極を形成する表示装置の作製方法。
【請求項８】
基板上に第１の絶縁層を介して単結晶半導体材料を用いた島状の複数の半導体層を形成し、
前記第１の絶縁層及び前記複数の半導体層上に第１のゲート絶縁層を形成し、
前記複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層を介して第１のゲート電極を形成し、
前記第１のゲート電極及び前記第１のゲート絶縁層上に第２のゲート絶縁層を形成し、
前記複数の半導体層のうち、表示部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層及び前記第２のゲート絶縁層を介して第２のゲート電極を形成し、
前記複数の半導体層上に、前記第１のゲート電極及び前記第２のゲート電極、並びに第２のゲート絶縁層を介して選択的にレジストマスクを形成し、ｐ型不純物元素またはｎ型不純物元素を添加することにより、前記複数の半導体層に第１の不純物領域と、前記第１の不純物領域より不純物濃度の低い第２の不純物領域と、を選択的に形成し、
前記レジストマスクを除去し、前記第２のゲート絶縁層及び前記第２のゲート電極上に第２の絶縁層を形成し、
前記第１の不純物領域上の層に選択的に複数の第１の開口部を形成し、
前記複数の第１の開口部を介して前記第１の不純物領域に接する複数の配線を形成し、
前記複数の配線及び前記第２の絶縁層上に第３の絶縁層を形成し、
前記複数の配線上の前記第３の絶縁層に選択的に第２の開口部を形成し、
前記複数の配線のうち、前記表示部を構成するトランジスタの配線となる配線のいずれかと前記第２の開口部を介して接する第１の電極を形成し、
前記第１の電極及び前記第３の絶縁層上に第４の絶縁層を形成し、
前記第４の絶縁層に選択的に第３の開口部を形成し、
前記第１の電極と前記第３の開口部を介して接する電界発光層を形成し、
前記電界発光層と接する第２の電極を形成する表示装置の作製方法。
【請求項９】
請求項７または請求項８において、
前記複数の半導体層のうち、前記周辺回路部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層を介して第１の導電層を形成し、前記第１の導電層上に第２の導電層を形成することにより前記第１のゲート電極を形成する表示装置の作製方法。
【請求項１０】
請求項９において、
前記複数の半導体層のうち、前記周辺回路部を構成するトランジスタの半導体層となる半導体層において、
上部に前記第１の導電層が形成されていない領域に前記第１の不純物領域を形成し、
上部に前記第１の導電層を介して前記第２の導電層が形成されていない領域であり、且つ、上部に前記第１の導電層が形成された領域に前記第２の不純物領域を形成する表示装置の作製方法。
【請求項１１】
請求項７乃至請求項１０のいずれか一項において、
前記基板上に窒化シリコン、窒化酸化シリコン、及び酸化窒化シリコンのいずれか一つまたは複数を用いて第１の層を形成し、
前記第１の層上に水素を含有する酸化シリコン及び水素を含有する窒化シリコン、並びに酸素と水素を含有する窒化シリコン、酸素と水素を含有する酸化窒化シリコン、及び酸素と水素を含有する窒化酸化シリコンのいずれか一つを用いて第２の層を形成することにより前記第１の絶縁層を形成する表示装置の作製方法。
【請求項１】
基板と、
前記基板上に設けられた、少なくともゲート端子、ソース端子、及びドレイン端子を有する第１の複数のトランジスタを用いて構成される表示部と、
前記基板上に設けられた、少なくともゲート端子、ソース端子、及びドレイン端子を有する第２の複数のトランジスタを用いて構成される周辺回路部と、を有し、
前記第１の複数のトランジスタ及び前記第２の複数のトランジスタは、単結晶半導体材料を用いた半導体層を有し、
前記表示部は、少なくとも１つの画素を有する画素部を有し、
前記画素は、発光素子と、前記第１の複数のトランジスタの一つであり前記発光素子の発光量を制御する駆動トランジスタと、を有し、
前記駆動トランジスタの半導体層は、チャネル長の方向が前記画素の縦方向と平行になるチャネル領域を有し、
前記駆動トランジスタの前記チャネル長をＬμｍとし、前記画素の縦の長さをＸμｍとしたとき、
１４３≦Ｌ≦ＡＸ（０＜Ａ≦０．７ Ｘ≧２０４）
である表示装置。
【請求項２】
請求項１において、
前記第２の複数のトランジスタの半導体層上には、第１のゲート絶縁層が設けられ、
前記第１の複数のトランジスタの半導体層上には、前記第１のゲート絶縁層と、前記第１のゲート絶縁層上の第２のゲート絶縁層と、が設けられる表示装置。
【請求項３】
請求項１または請求項２において、
前記駆動トランジスタの前記ゲート端子及び前記ソース端子の間に印加される電圧をＶｇｓとし、前記ソース端子及び前記ドレイン端子の間に印加される電圧をＶｄｓとし、前記駆動トランジスタの閾値電圧をＶｔｈとするとき、前記駆動トランジスタは、
｜Ｖｄｓ｜≧｜Ｖｇｓ｜−｜Ｖｔｈ｜
となるように駆動される表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
一画素における前記発光素子に流れる電流の値は、０．１μＡ以上１．０μＡ以下である表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記周辺回路部は、演算回路、画像処理回路、及び記憶回路を有する表示装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の表示装置を用いた表示パネルを有する電子機器。
【請求項７】
基板上に第１の絶縁層を介して単結晶半導体材料を用いた島状の複数の半導体層を形成し、
前記第１の絶縁層及び前記複数の半導体層上に第１のゲート絶縁層を形成し、
前記複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層を介して第１のゲート電極を形成し、
前記第１のゲート電極及び前記第１のゲート絶縁層上に第２のゲート絶縁層を形成し、
前記複数の半導体層のうち、表示部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層及び前記第２のゲート絶縁層を介して第２のゲート電極を形成し、
前記複数の半導体層上に、前記第１のゲート電極及び前記第２のゲート電極、並びに第２のゲート絶縁層を介して選択的にレジストマスクを形成し、ｐ型不純物元素またはｎ型不純物元素を添加することにより、前記複数の半導体層に第１の不純物領域と、前記第１の不純物領域より不純物濃度の低い第２の不純物領域と、を選択的に形成し、
前記レジストマスクを除去し、前記第２のゲート絶縁層及び前記第２のゲート電極上に第２の絶縁層を形成し、
前記第１の不純物領域上の層に選択的に複数の第１の開口部を形成し、
前記複数の第１の開口部を介して前記第１の不純物領域に接する複数の配線を形成し、
前記複数の配線のうち、前記表示部を構成するトランジスタの配線となる配線のいずれかに接する第１の電極を形成し、
前記第１の電極、前記複数の配線、及び前記第２の絶縁層上に第３の絶縁層を形成し、
前記第１の電極上の前記第３の絶縁層に選択的に第２の開口部を形成し、
前記第２の開口部を介して前記第１の電極と接する電界発光層を形成し、
前記電界発光層に接する第２の電極を形成する表示装置の作製方法。
【請求項８】
基板上に第１の絶縁層を介して単結晶半導体材料を用いた島状の複数の半導体層を形成し、
前記第１の絶縁層及び前記複数の半導体層上に第１のゲート絶縁層を形成し、
前記複数の半導体層のうち、周辺回路部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層を介して第１のゲート電極を形成し、
前記第１のゲート電極及び前記第１のゲート絶縁層上に第２のゲート絶縁層を形成し、
前記複数の半導体層のうち、表示部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層及び前記第２のゲート絶縁層を介して第２のゲート電極を形成し、
前記複数の半導体層上に、前記第１のゲート電極及び前記第２のゲート電極、並びに第２のゲート絶縁層を介して選択的にレジストマスクを形成し、ｐ型不純物元素またはｎ型不純物元素を添加することにより、前記複数の半導体層に第１の不純物領域と、前記第１の不純物領域より不純物濃度の低い第２の不純物領域と、を選択的に形成し、
前記レジストマスクを除去し、前記第２のゲート絶縁層及び前記第２のゲート電極上に第２の絶縁層を形成し、
前記第１の不純物領域上の層に選択的に複数の第１の開口部を形成し、
前記複数の第１の開口部を介して前記第１の不純物領域に接する複数の配線を形成し、
前記複数の配線及び前記第２の絶縁層上に第３の絶縁層を形成し、
前記複数の配線上の前記第３の絶縁層に選択的に第２の開口部を形成し、
前記複数の配線のうち、前記表示部を構成するトランジスタの配線となる配線のいずれかと前記第２の開口部を介して接する第１の電極を形成し、
前記第１の電極及び前記第３の絶縁層上に第４の絶縁層を形成し、
前記第４の絶縁層に選択的に第３の開口部を形成し、
前記第１の電極と前記第３の開口部を介して接する電界発光層を形成し、
前記電界発光層と接する第２の電極を形成する表示装置の作製方法。
【請求項９】
請求項７または請求項８において、
前記複数の半導体層のうち、前記周辺回路部を構成するトランジスタの半導体層となる半導体層上に前記第１のゲート絶縁層を介して第１の導電層を形成し、前記第１の導電層上に第２の導電層を形成することにより前記第１のゲート電極を形成する表示装置の作製方法。
【請求項１０】
請求項９において、
前記複数の半導体層のうち、前記周辺回路部を構成するトランジスタの半導体層となる半導体層において、
上部に前記第１の導電層が形成されていない領域に前記第１の不純物領域を形成し、
上部に前記第１の導電層を介して前記第２の導電層が形成されていない領域であり、且つ、上部に前記第１の導電層が形成された領域に前記第２の不純物領域を形成する表示装置の作製方法。
【請求項１１】
請求項７乃至請求項１０のいずれか一項において、
前記基板上に窒化シリコン、窒化酸化シリコン、及び酸化窒化シリコンのいずれか一つまたは複数を用いて第１の層を形成し、
前記第１の層上に水素を含有する酸化シリコン及び水素を含有する窒化シリコン、並びに酸素と水素を含有する窒化シリコン、酸素と水素を含有する酸化窒化シリコン、及び酸素と水素を含有する窒化酸化シリコンのいずれか一つを用いて第２の層を形成することにより前記第１の絶縁層を形成する表示装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００９−１５１２９３（Ｐ２００９−１５１２９３Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００８−２９９２８６（Ｐ２００８−２９９２８６）
【出願日】平成２０年１１月２５日（２００８．１１．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成２０年１１月２５日（２００８．１１．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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