表示装置
【課題】回路構成を簡素化することが可能な表示装置を提供する。
【解決手段】この表示装置は、ｎチャネルトランジスタによって構成され、シフト信号ＳＲ２を出力する２段目のシフトレジスタ回路部５２と、ｎチャネルトランジスタによって構成され、シフト信号ＳＲ３を出力する３段目のシフトレジスタ回路部５３と、シフト信号ＳＲ２と、シフト信号ＳＲ３とを論理合成してシフト出力信号Ｄｕｍｍｙを出力する論理合成回路部８１とを含むシフトレジスタ回路を備えている。
【解決手段】この表示装置は、ｎチャネルトランジスタによって構成され、シフト信号ＳＲ２を出力する２段目のシフトレジスタ回路部５２と、ｎチャネルトランジスタによって構成され、シフト信号ＳＲ３を出力する３段目のシフトレジスタ回路部５３と、シフト信号ＳＲ２と、シフト信号ＳＲ３とを論理合成してシフト出力信号Ｄｕｍｍｙを出力する論理合成回路部８１とを含むシフトレジスタ回路を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示装置に関し、特に、シフトレジスタ回路を有する表示装置に関する。
【背景技術】
【０００２】
従来、抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。また、従来では、上記した抵抗負荷型のインバータ回路を含むシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。
【０００３】
図１８は、従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。図１８を参照して、従来のシフトレジスタ回路１０００ａは、第１回路部１００１ａと第２回路部１００２ａとによって構成されている。また、２段目のシフトレジスタ回路１０００ｂは、第１回路部１００１ｂと第２回路部１００２ｂとによって構成されている。
【０００４】
１段目のシフトレジスタ回路１０００ａを構成する第１回路部１００１ａは、ｎチャネルトランジスタＮＴ２０１およびＮＴ２０２と、容量Ｃ２０１と、抵抗Ｒ２０１とを含む。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ２０１およびＮＴ２０２は、それぞれ、トランジスタＮＴ２０１およびＮＴ２０２と称する。トランジスタＮＴ２０１のソースは、ノードＮＤ２０１に接続されているとともに、ドレインには、スタート信号ＳＴが入力される。このトランジスタＮＴ２０１のゲートには、クロック信号ＣＬＫ１が供給される。また、トランジスタＮＴ２０２のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、ノードＮＤ２０２に接続されている。また、容量Ｃ２０１の一方の電極は、ノードＮＤ２０１に接続されているとともに、他方の電極は、負側電位ＶＳＳに接続されている。また、抵抗Ｒ２０１の一方端子は、正側電位ＶＤＤに接続されているとともに、他方端子は、ノードＮＤ２０２に接続されている。そして、トランジスタＮＴ２０２と抵抗Ｒ２０１とによって、インバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１０００ａを構成する第２回路部１００２ａは、ｎチャネルトランジスタＮＴ２０３と、抵抗Ｒ２０２とを含む。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ２０３は、トランジスタＮＴ２０３と称する。トランジスタＮＴ２０３のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、ノードＮＤ２０３に接続されている。また、抵抗Ｒ２０２の一方端子は、正側電位ＶＤＤに接続されているとともに、他方端子は、ノードＮＤ２０３に接続されている。そして、トランジスタＮＴ２０３と抵抗Ｒ２０２とによって、インバータ回路が構成されている。
【０００６】
また、２段目以降のシフトレジスタ回路も、上記した１段目のシフトレジスタ回路１０００ａと同様の回路構成を有する。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。また、奇数段に配置された第１回路部のトランジスタＮＴ２０１のゲートには、上記したようにクロック信号ＣＬＫ１が供給されるとともに、偶数段に配置された第１回路部のトランジスタＮＴ２０１のゲートには、クロック信号ＣＬＫ２が供給される。
【０００７】
図１９は、図１８に示した従来のシフトレジスタ回路の動作を説明するための波形図である。次に、図１８および図１９を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、スタート信号ＳＴがＨレベルになる。この後、クロック信号ＣＬＫ１がＨレベルになる。この際、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオン状態になるとともに、ノードＮＤ２０１の電位がＨレベルに上昇するので、トランジスタＮＴ２０２がオン状態になる。これにより、ノードＮＤ２０２の電位がＬレベルに降下することによりトランジスタＮＴ２０３がオフ状態になるので、ノードＮＤ２０３の電位がＨレベルに上昇して１段目のシフトレジスタ回路１０００ａからＨレベルの出力信号ＳＲ１が出力される。なお、クロック信号ＣＬＫ１がＨレベルである期間には、容量Ｃ２０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１がＬレベルになる。この際、１段目のシフトレジスタ回路１０００ａのトランジスタＮＴ２０１がオフ状態になる。この後、スタート信号ＳＴがＬレベルになる。ここで、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオフ状態になったとしても、ノードＮＤ２０１の電位が容量Ｃ２０１に蓄積されたＨレベルの電位によりＨレベルに保持されているので、トランジスタＮＴ２０２がオン状態に保持される。このため、ノードＮＤ２０２の電位がＨレベルに上昇しないので、トランジスタＮＴ２０３がオフ状態に保持される。これにより、１段目のシフトレジスタ回路１０００ａからＨレベルの出力信号ＳＲ１が出力され続ける。
【００１０】
次に、クロック信号ＣＬＫ２がＨレベルになる。これにより、２段目のシフトレジスタ１０００ｂには、１段目のシフトレジスタ回路１０００ａのＨレベルの出力信号ＳＲ１が入力されるので、上記した１段目のシフトレジスタ回路１０００ａと同様の動作が行われる。これにより、２段目のシフトレジスタ回路１０００ｂからＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１が再度Ｈレベルになる。この際、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオン状態になるとともに、ノードＮＤ２０１の電位がＬレベルに降下する。このため、トランジスタＮＴ２０２がオフ状態になるとともに、ノードＮＤ２０２の電位がＨレベルに上昇するので、トランジスタＮＴ２０３がオン状態になる。これにより、ノードＮＤ２０３の電位がＨレベルからＬレベルに降下するので、１段目のシフトレジスタ回路１０００ａからＬレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３…）が順次出力される。
【００１２】
【非特許文献１】岸野正剛著「半導体デバイスの基礎」、オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１８に示した従来のシフトレジスタ回路では、図１９に示すように、各段のシフトレジスタ回路１０００ａおよび１０００ｂから出力される前段の出力信号のＨレベルの期間と、次段の出力信号のＨレベルの期間とが重なるので、このような出力信号を表示装置のゲート線に出力して各段のゲート線を順次駆動する場合には、前段のゲート線と次段のゲート線とが重なって駆動されるという不都合が生じる。このような不都合を解消するため、Ｈレベルの期間が重ならない１段おきのシフトレジスタ回路の出力信号を各段のゲート線に入力することも考えられる。しかしながら、この場合には、各段のゲート線を順次駆動するために、ゲート線の数の２倍の段数のシフトレジスタ回路が必要になるという不都合がある。これにより、シフトレジスタ回路を含む表示装置の回路構成を簡素化するのが困難であるという問題点がある。
【００１４】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、回路構成を簡素化することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【００１５】
上記目的を達成するために、この発明の一の局面における表示装置は、第１導電型のトランジスタによって構成され、第１シフト信号を出力する第１シフトレジスタ回路部と、第１導電型のトランジスタによって構成され、第２シフト信号を出力するとともに、第１シフトレジスタ回路部の次段に配置される第２シフトレジスタ回路部と、第１シフト信号と、第２シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部と、を含むシフトレジスタ回路を備えている。
【００１６】
この一の局面による表示装置では、上記のように、第１シフト信号を出力する第１シフトレジスタ回路部と、第２シフト信号を出力するとともに、第１シフトレジスタ回路部の次段に配置される第２シフトレジスタ回路部と、第１シフト信号と、第２シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部とを含むように、シフトレジスタ回路を構成することによって、第１シフトレジスタ回路部の第１シフト信号と、次段の第２シフトレジスタ回路部の第２シフト信号とを用いて、シフトレジスタ回路の論理合成回路部から所定のシフト出力信号を出力させることができるとともに、第２シフトレジスタ回路部の第２シフト信号と、第２シフトレジスタ回路部の次段のシフトレジスタ回路部のシフト信号とを用いて、シフトレジスタ回路の論理合成回路部から上記の所定のシフト出力信号に対してタイミングの重ならない次段のシフト出力信号を出力させることができる。これにより、所定のシフト出力信号を出力するために用いる２段分のシフトレジスタ回路部と、所定の出力信号に対してタイミングの重ならない次段のシフト出力信号を出力するために用いる２段分のシフトレジスタ回路部とにおいて、１段分のシフトレジスタ回路部を共用することができる。このため、シフトレジスタ回路を構成するシフトレジスタ回路部の段数を少なくすることができるので、シフトレジスタ回路を含む表示装置の回路構成を簡素化することができる。また、第１シフトレジスタ回路部および第２シフトレジスタ回路部を両方とも第１導電型のトランジスタによって構成することにより、第１シフトレジスタ回路部および第２シフトレジスタ回路部を第１導電型および第２導電型の２種類のトランジスタによって構成する場合に比べて、第１シフトレジスタ回路部および第２シフトレジスタ回路部を形成する際、イオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、論理合成回路部は、ソース／ドレインの一方が第１電位と第２電位とに切り替わる第１信号を供給する第１信号線に接続されるとともに、ゲートに第１シフト信号が入力される第１導電型の第１トランジスタと、第１トランジスタのソース／ドレインの他方にソース／ドレインの一方が接続されるとともに、ゲートに第２シフト信号が入力される第１導電型の第２トランジスタとを含み、第１シフト信号および第２シフト信号が第１電位のときに、第１トランジスタおよび第２トランジスタがオン状態になるとともに、第１信号線から第１トランジスタのソース／ドレインの一方に第１電位の第１信号が供給されることにより、第１トランジスタおよび第２トランジスタを介して第１電位のシフト出力信号が出力され、第１シフト信号が第１電位から第２電位に変化する際に、第１信号線から第１トランジスタのソース／ドレインの一方に第２電位の第１信号が供給されることにより、第１トランジスタおよび第２トランジスタを介して第２電位のシフト出力信号が出力される。このように構成すれば、第１シフト信号および第２シフト信号が第１電位のときに、論理合成回路部の第１トランジスタおよび第２トランジスタを介して、第１電位の第１シフト信号と第１電位の第２シフト信号とを論理合成した第１電位のシフト出力信号を出力することができるとともに、第１シフト信号が第１電位から第２電位に変化する際に、論理合成回路部の第１トランジスタおよび第２トランジスタを介して、第２電位の第１シフト信号と第１電位の第２シフト信号とを論理合成した第２電位のシフト出力信号を出力することができる。これにより、容易に、論理合成回路部から第１シフト信号と第２シフト信号とを論理合成したシフト出力信号を出力することができる。
【００１８】
この場合において、好ましくは、第１信号が第２電位の期間は、シフト出力信号は強制的に第２電位に保持される。このように構成すれば、論理合成回路部が複数段設けられるとともに、複数段の論理合成回路部から出力されるシフト出力信号の電位が順次第２電位（たとえば、Ｌレベル）から第１電位（たとえば、Ｈレベル）に変化する場合に、第１信号が第２電位（Ｌレベル）の期間において、前段の論理合成回路部から出力されるシフト出力信号と、次段の論理合成回路部から出力されるシフト出力信号とを両方とも強制的に第２電位（Ｌレベル）にすることができる。これにより、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）で、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）のときに、第１信号を第２電位（Ｌレベル）にすることにより、前段および次段の論理合成回路部からそれぞれ出力されるシフト出力信号を共に第２電位（Ｌレベル）にすることができる。また、第１信号が第２電位（Ｌレベル）の期間の後に、次段の論理合成回路部から出力されるシフト出力信号のみを第１電位（Ｈレベル）に変化させれば、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）から第２電位（Ｌレベル）に変化するタイミングと、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）から第１電位（Ｈレベル）に変化するタイミングとが重なるのを抑制することができる。これにより、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）から第２電位（Ｌレベル）に変化するタイミングと、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）から第１電位（Ｈレベル）に変化するタイミングとが重なることに起因するノイズの発生を抑制することができる。
【００１９】
上記第１シフト信号が第１電位から第２電位に変化するときに、第２電位のシフト出力信号が出力される構成において、好ましくは、論理合成回路部は、第１シフト信号が第１電位から第２電位に変化した後、シフト出力信号を第２電位に固定するための電位固定回路部を含む。このように構成すれば、電位固定回路部により、第１シフト信号が第１電位から第２電位に変化した後、シフト出力信号を第２電位に固定することができるので、第１シフト信号が第２電位で第２シフト信号が第１電位のときに、シフト出力信号を第２電位に固定することができる。また、その後、第２シフト信号が第２電位に変化することにより第１シフト信号および第２シフト信号が両方とも第１電位になった場合にも、シフト出力信号を第２電位に固定することができる。
【００２０】
上記電位固定回路部を含む構成において、好ましくは、電位固定回路部は、第２電位側と第２トランジスタとの間に接続され、第１シフト信号が第２電位のときに、第１電位の所定の信号がゲートに入力されることによりオン状態になる第１導電型の第３トランジスタを含む。このように構成すれば、第１シフト信号が第１電位から第２電位に変化した後、オン状態の第３トランジスタを介して、第２電位側から第２電位の信号を供給することができるので、この第２電位の信号をシフト出力信号として出力すれば、容易に、第１シフト信号が第１電位から第２電位に変化した後、シフト出力信号を第２電位に固定することができる。
【００２１】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、シフトレジスタ回路は、第２シフトレジスタ回路部の次段の第３シフトレジスタ回路部を含み、第１シフト信号が第１電位から第２電位に変化する際に、第３シフトレジスタ回路部から第１電位の出力信号が第３トランジスタのゲートに入力される。このように構成すれば、容易に、第１電位の第３シフト信号により、第１シフト信号が第１電位から第２電位に変化する際に、第３トランジスタをオン状態にすることができる。
【００２２】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、第３トランジスタのゲートには、第１電位と第２電位とに切り替わる第２信号を供給する第２信号線から第２信号が供給され、第１シフト信号が第２電位のときに、第２信号線から第１電位の第２信号が第３トランジスタのゲートに入力される。このように構成すれば、容易に、第１電位の第２信号により、第１シフト信号が第１電位から第２電位に変化する際に、第３トランジスタをオン状態にすることができる。
【００２３】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、第３トランジスタのゲートとソースとの間には、第１容量が接続されている。このように構成すれば、第３トランジスタのゲートに第１電位の所定の信号が入力されたときに、第１容量が充電されることにより、その後、第３トランジスタのゲート電位を第１電位に保持することができる。これにより、第１シフト信号が第２電位のときに、第３トランジスタのゲートに第１電位の所定の信号が入力されることにより第３トランジスタがオン状態になった後、第３トランジスタをオン状態に保持することができる。このため、第３トランジスタを介して出力されるシフト出力信号を第２電位に固定した状態で保持することができる。
【００２４】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、電位固定回路部は、第３トランジスタのゲートに接続され、ダイオード接続された第１導電型の第４トランジスタを含み、所定の信号は、第４トランジスタを介して第３トランジスタのゲートに入力される。このように構成すれば、所定の信号が第１電位と第２電位とに切り替わる場合にも、所定の信号が第１電位のときには、その第１電位の所定の信号は、ダイオード接続された第４トランジスタを介して第３トランジスタのゲートに入力される一方、所定の信号が第２電位のときには、その第２電位の所定の信号は、ダイオード接続された第４トランジスタを介して第３トランジスタのゲートに入力されないようにすることができる。これにより、所定の信号が第１電位と第２電位とに切り替わる場合にも、第１電位の所定の信号のみを第３トランジスタのゲートに入力することができる。
【００２５】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、第３トランジスタは、第１シフト信号および第２シフト信号が第１電位のときにオフ状態になる。このように構成すれば、第１シフト信号および第２シフト信号が第１電位であることにより、第１トランジスタおよび第２トランジスタがオン状態のときに、第３トランジスタをオフ状態にすることができるので、第１トランジスタ、第２トランジスタおよび第３トランジスタを介して、第１信号線と第２電位側との間で貫通電流が流れるのを抑制することができる。これにより、シフトレジスタ回路を含む表示装置の消費電流が増大するのを抑制することができる。
【００２６】
この場合において、好ましくは、電位固定回路部は、第２電位側と、第３トランジスタのゲートとの間に接続され、第１シフト信号および第２シフト信号が第１電位のときに、第１トランジスタおよび第２トランジスタを介して、第１電位の出力信号がゲートに入力されることによりオン状態になる第１導電型の第５トランジスタを含む。このように構成すれば、第１シフト信号および第２シフト信号が第１電位のときに、オン状態の第５トランジスタを介して第２電位側から第３トランジスタのゲートに第２電位を供給することができる。これにより、容易に、第５トランジスタにより、第１シフト信号および第２シフト信号が第１電位のときに、第３トランジスタをオフ状態にすることができる。
【００２７】
上記論理合成回路部が第１シフト信号がゲートに入力される第１トランジスタと、第２シフト信号がゲートに入力される第２トランジスタとを含む構成において、好ましくは、第１シフトレジスタ回路部は、ドレインに第１電位が供給されるとともに、第１シフト信号が出力されるノードにゲートが接続される第６トランジスタと、第６トランジスタのゲートとソースとの間に接続された第２容量とを含み、第２シフトレジスタ回路部は、ドレインに第１電位が供給されるとともに、第２シフト信号が出力されるノードにゲートが接続される第７トランジスタと、第７トランジスタのゲートとソースとの間に接続された第３容量とを含み、第６トランジスタのゲート電位は、第２容量が接続された第６トランジスタのゲート−ソース間電圧を維持するように、第６トランジスタのソース電位の上昇または低下に伴って上昇または低下され、第７トランジスタのゲート電位は、第３容量が接続された第７トランジスタのゲート−ソース間電圧を維持するように、第７トランジスタのソース電位の上昇または低下に伴って上昇または低下される。
【００２８】
このように構成すれば、たとえば、第６および第７トランジスタのドレインに正側電位ＶＤＤが供給されるとともに、第１トランジスタおよび第２トランジスタがｎチャネルトランジスタの場合、第６および第７トランジスタのゲート電位をＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇させることができるので、第１トランジスタおよび第２トランジスタのゲートに、それぞれ、ＶＤＤ＋Ｖｔよりも高い電位（ＶＤＤ＋Ｖα）を有する第１シフト信号および第２シフト信号を供給することができる。これにより、第１トランジスタおよび第２トランジスタを介して出力されるシフト出力信号の電位が、ＶＤＤから第１トランジスタおよび第２トランジスタのしきい値電圧（Ｖｔ）分だけ低下するのを抑制することができる。また、第６および第７トランジスタのドレインに負側電位ＶＢＢが供給されるとともに、第１トランジスタおよび第２トランジスタがｐチャネルトランジスタの場合、第６および第７トランジスタのゲート電位をＶＢＢよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで低下させることができるので、第１トランジスタおよび第２トランジスタのゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＤＤ−Ｖα）を有する第１シフト信号および第２シフト信号を供給することができる。これにより、第１トランジスタおよび第２トランジスタを介して出力されるシフト出力信号の電位が、ＶＢＢから第１トランジスタおよび第２トランジスタのしきい値電圧（Ｖｔ）分だけ上昇するのを抑制することができる。
【００２９】
上記第６トランジスタのゲートとソースとの間に第２容量が接続されているとともに、第７トランジスタのゲートとソースとの間に第３容量が接続されている構成において、好ましくは、第６トランジスタのドレインには、第１電位と第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、第７トランジスタのドレインには、第３信号を供給する第３信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、第３信号は、第１クロック信号が第２電位から第１電位になった後と、第２クロック信号が第２電位から第１電位になった後とに、それぞれ、第２電位から第１電位に切り替わる。
【００３０】
このように構成すれば、第１クロック信号（第２クロック信号）により第６トランジスタ（第７トランジスタ）のゲート電位を第２電位から第１電位に変化させるのに伴って、第６トランジスタ（第７トランジスタ）をオン状態にさせた後、第３信号により第６トランジスタ（第７トランジスタ）のソース電位を第２電位から第１電位に変化させることができる。これにより、その際の第６トランジスタ（第７トランジスタ）のソース電位の変化分も第６トランジスタ（第７トランジスタ）のゲート電位を上昇または低下させることができる。すなわち、第６トランジスタ（第７トランジスタ）のドレインに固定的な電位である第１電位が供給されている場合の第６トランジスタ（第７トランジスタ）のゲートとソースとの間の第２容量（第３容量）による第６トランジスタ（第７トランジスタ）のゲート電位の上昇または低下に加えて、ソース電位を第２電位から第１電位に変化させるときの変化分も第６トランジスタ（第７トランジスタ）のゲート電位をより高くまたは低くすることができる。これにより、第６トランジスタおよび第７トランジスタのドレインに固定的な電位である第１電位が供給されている場合に比べて、第１シフト信号および第２シフト信号の電位を第１電位よりも高くまたは低くすることができるので、より容易に、第１および第２シフト信号の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位またはＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、第１トランジスタのゲートおよび第２トランジスタのゲートに、ＶＤＤ＋Ｖｔ以上の電位またはＶＢＢ−Ｖｔ以下の電位を有する第１シフト信号および第２シフト信号を供給することができるので、第１トランジスタおよび第２トランジスタを介して出力されるシフト出力信号の電位がしきい値電圧（Ｖｔ）分だけ低下または上昇するのをより抑制することができる。
【００３１】
上記第６トランジスタのゲートとソースとの間に第２容量が接続されているとともに、第７トランジスタのゲートとソースとの間に第３容量が接続されている構成において、好ましくは、第６トランジスタのドレインには、第１電位と第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、第７トランジスタのドレインには、第１電位と第２電位とに切り替わる第４信号を供給する第４信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、第３信号は、第１クロック信号が第２電位から第１電位になった後、第２電位から第１電位に切り替わり、第４信号は、第２クロック信号が第２電位から第１電位になった後、第２電位から第１電位に切り替わる。
【００３２】
このように構成すれば、第１シフトレジスタ回路部の第６トランジスタと、第２シフトレジスタ回路部の第７トランジスタとが、それぞれ、第１クロック信号と第２クロック信号とに応答してオンするタイミングに合わせて第６および第７トランジスタのソース電位を第２電位から第１電位に変化させることができる。また、第１シフトレジスタ回路部の第６トランジスタと、第２シフトレジスタ回路部の第７トランジスタとがそれぞれ第１クロック信号と第２クロック信号とに応答してオフ状態になるまで、第６および第７トランジスタのソース電位をそれぞれ第１電位に保持することができる。これにより、第６および第７トランジスタが第1および第２クロック信号に応答してオフするまでの間に、第６および第７トランジスタのソース電位が第２電位になることに起因して、第６および第７トランジスタのゲート電位が変動するという不都合が発生するのを抑制することができる。この場合、第１シフトレジスタ回路部の第６トランジスタのゲートが接続されたノードから出力される第１シフト信号と、第２シフトレジスタ回路部の第７トランジスタのゲートが接続されたノードから出力される第２シフト信号とが変動するのを抑制することができるので、第１シフト信号がゲートに入力される論理合成回路部の第１トランジスタの動作と、第２シフト信号がゲートに入力される論理合成回路部の第２トランジスタの動作とが不安定になるのを抑制することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に基づいて説明する。
【００３４】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【００３５】
まず、図１を参照して、この第１実施形態では、基板１上に、表示部２が設けられている。この表示部２には、画素２０がマトリクス状に配置されている。なお、図１では、図面の簡略化のため、１つの画素２０のみを図示している。各々の画素２０は、ｎチャネルトランジスタ２１（以下、トランジスタ２１という）、画素電極２２、画素電極２２に対向配置された各画素２０に共通の対向電極２３、画素電極２２と対向電極２３との間に挟持された液晶２４、および、補助容量２５によって構成されている。そして、トランジスタ２１のソースは、画素電極２２および補助容量２５に接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ２１のゲートはゲート線に接続されている。
【００３６】
また、表示部２の一辺に沿うように、基板１上に、表示部２のドレイン線を駆動（スキャン）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部２の他の辺に沿うように、基板１上に、表示部２のゲート線を駆動（スキャン）するためのＶドライバ５が設けられている。なお、図１の水平スイッチ３には、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図１のＨドライバ４およびＶドライバ５には、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。
【００３７】
また、基板１の外部には、駆動ＩＣ１０が設置されている。この駆動ＩＣ１０は、信号発生回路１１および電源回路１２を備えている。駆動ＩＣ１０からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＳＴＶ、スキャン方向切替信号ＣＳＶ、クロック信号ＣＫＶ、イネーブル信号ＥＮＢ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。また、駆動ＩＣ１０からＶドライバ５へは、スタート信号ＳＴＶ、イネーブル信号ＥＮＢ、スキャン方向切替信号ＣＳＶ、クロック信号ＣＫＶ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。
【００３８】
また、図２を参照して、第１実施形態では、Ｖドライバ５の内部に、複数段のシフトレジスタ回路部５１〜５５と、スキャン方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３とが設けられている。なお、図２では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【００３９】
そして、１段目のシフトレジスタ回路部５１は、第１回路部５１ａと第２回路部５１ｂとによって構成されている。第１回路部５１ａは、ｎチャネルトランジスタＮＴ１およびＮＴ２と、ダイオード接続されたｎチャネルトランジスタＮＴ３と、容量Ｃ１とを含む。また、第２回路部５１ｂは、ｎチャネルトランジスタＮＴ４、ＮＴ５、ＮＴ６およびＮＴ７と、ダイオード接続されたｎチャネルトランジスタＮＴ８と、容量Ｃ２とを含む。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ８は、それぞれ、トランジスタＮＴ１〜ＮＴ８と称する。
【００４０】
また、１段目のシフトレジスタ回路部５１に設けられたトランジスタＮＴ１〜ＮＴ８は、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。また、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８は、互いに電気的に接続された２つのゲート電極を有する。また、第１回路部５１ａにおいて、トランジスタＮＴ１のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ１に接続されている。また、容量Ｃ１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ１に接続されている。また、トランジスタＮＴ２のソースは、トランジスタＮＴ３を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。
【００４１】
また、第２回路部５１ｂにおいて、トランジスタＮＴ４のソースは、ノードＮＤ３に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ４のゲートは、ノードＮＤ２に接続されている。また、トランジスタＮＴ５のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３に接続されている。このトランジスタＮＴ５のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ６のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６は、トランジスタＮＴ５がオン状態のときに、トランジスタＮＴ４をオフ状態にするために設けられている。また、トランジスタＮＴ７のソースは、トランジスタＮＴ８を介してノードＮＤ２に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ２は、トランジスタＮＴ４のゲートとソースとの間に接続されている。
【００４２】
また、２段目以降のシフトレジスタ回路部５２〜５５は、上記した１段目のシフトレジスタ回路部５１と同様の回路構成を有する。具体的には、２段目以降のシフトレジスタ回路部５２〜５５は、それぞれ、１段目のシフトレジスタ回路部５１の第１回路部５１ａと同様の回路構成を有する第１回路部５２ａ〜５５ａと、第２回路部５１ｂと同様の回路構成を有する第２回路部５２ｂ〜５５ｂとによって構成されている。
【００４３】
２段目のシフトレジスタ回路部５２は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ１１〜ＮＴ１８と、容量Ｃ１およびＣ２に対応する容量Ｃ１１およびＣ１２とを含む。なお、ｎチャネルトランジスタＮＴ１４は、本発明の「第６トランジスタ」の一例であり、容量Ｃ１２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ１１〜ＮＴ１８は、それぞれ、トランジスタＮＴ１１〜ＮＴ１８と称する。また、３段目のシフトレジスタ回路部５３は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ２１〜ＮＴ２８と、容量Ｃ１およびＣ２に対応する容量Ｃ２１およびＣ２２とを含む。なお、ｎチャネルトランジスタＮＴ２４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ２２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ２１〜ＮＴ２８は、それぞれ、トランジスタＮＴ２１〜ＮＴ２８と称する。
【００４４】
また、４段目のシフトレジスタ回路部５４は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ３１〜ＮＴ３８と、容量Ｃ１およびＣ２に対応する容量Ｃ３１およびＣ３２とを含む。なお、ｎチャネルトランジスタＮＴ３４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ３２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ３１〜ＮＴ３８は、それぞれ、トランジスタＮＴ３１〜ＮＴ３８と称する。また、５段目のシフトレジスタ回路部５５は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ４１〜ＮＴ４８と、容量Ｃ１およびＣ２に対応する容量Ｃ４１およびＣ４２とを含む。なお、ｎチャネルトランジスタＮＴ４４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ４２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ４１〜ＮＴ４８は、それぞれ、トランジスタＮＴ４１〜ＮＴ４８と称する。
【００４５】
そして、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７と、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２およびＮＴ３７とは、クロック信号線（ＣＫＶ２）に接続されている。また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７と、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２およびＮＴ４７とは、クロック信号線（ＣＫＶ１）に接続されている。すなわち、クロック信号線（ＣＫＶ１）とクロック信号線（ＣＫＶ２）とが１段毎に交互に接続されている。
【００４６】
また、スキャン方向切替回路部６０は、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０を含む。以下、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０は、それぞれ、トランジスタＮＴ５１〜ＮＴ６０と称する。このトランジスタＮＴ５１〜ＮＴ６０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００４７】
また、トランジスタＮＴ５１〜ＮＴ５５は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。また、トランジスタＮＴ５１、ＮＴ５３およびＮＴ５５のゲートには、スキャン方向切替信号線（ＣＳＶ）が接続されているとともに、トランジスタＮＴ５２およびＮＴ５４のゲートには、反転スキャン方向切替信号線（ＸＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５１〜ＮＴ５５のゲートには、それぞれ、スキャン方向切替信号線（ＣＳＶ）と反転スキャン方向切替信号線（ＸＣＳＶ）とが交互に接続されている。
【００４８】
また、トランジスタＮＴ５６〜ＮＴ６０は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。トランジスタＮＴ５６、ＮＴ５８およびＮＴ６０のゲートには、反転スキャン方向切替信号線（ＸＣＳＶ）が接続されているとともに、トランジスタＮＴ５７およびＮＴ５９のゲートには、スキャン方向切替信号線（ＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５６〜ＮＴ６０のゲートには、それぞれ、反転スキャン方向切替信号線（ＸＣＳＶ）とスキャン方向切替信号線（ＣＳＶ）とが交互に接続されている。
【００４９】
なお、スキャン方向が順方向の場合には、スキャン方向切替信号ＣＳＶがＨレベル（ＶＤＤ）になるように、かつ、反転スキャン方向切替信号ＸＣＳＶがＬレベル（ＶＢＢ）になるように制御される。このため、スキャン方向が順方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオン状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオフ状態になるように制御される。また、スキャン方向が逆方向の場合には、スキャン方向切替信号ＣＳＶがＬレベル（ＶＢＢ）になるように、かつ、反転スキャン方向切替信号ＸＣＳＶがＨレベル（ＶＤＤ）になるように制御される。このため、スキャン方向が逆方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオフ状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオン状態になるように制御される。
【００５０】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）に接続されているとともに、１段目のシフトレジスタ回路部５１のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５６のソース／ドレインの他方（トランジスタＮＴ５７のソース／ドレインの一方）に接続されている。
【００５１】
また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５７のソース／ドレインの他方（トランジスタＮＴ５８のソース／ドレインの一方）に接続されているとともに、２段目のシフトレジスタ回路部５２のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５２のソース／ドレインの他方（トランジスタＮＴ５３のソース／ドレインの一方）に接続されている。
【００５２】
また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５３のソース／ドレインの他方（トランジスタＮＴ５４のソース／ドレインの一方）に接続されているとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５８のソース／ドレインの他方（トランジスタＮＴ５９のソース／ドレインの一方）に接続されている。
【００５３】
また、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５９のソース／ドレインの他方（トランジスタＮＴ６０のソース／ドレインの一方）に接続されているとともに、４段目のシフトレジスタ回路部５４のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５４のソース／ドレインの他方（トランジスタＮＴ５５のソース／ドレインの一方）に接続されている。
【００５４】
また、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５５のソース／ドレインの他方に接続されているとともに、５段目のシフトレジスタ回路部５５のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ６０のソース／ドレインの他方に接続されている。
【００５５】
各段のシフトレジスタ回路部５１〜５５とスキャン方向切替回路部６０とを上記のように接続することによって、スキャン方向に応じて、所定段のシフトレジスタ回路部の第１回路部にスキャン方向に対して前段のシフト出力信号（ＳＲ１１〜ＳＲ１５）が入力されるように制御される。ただし、初段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。
【００５６】
また、入力信号切替回路部７０は、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタＮＴ６１〜ＮＴ７０と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタＮＴ７１〜ＮＴ８０とを含む。以下、ｎチャネルトランジスタＮＴ６１〜ＮＴ８０は、それぞれ、トランジスタＮＴ６１〜ＮＴ８０と称する。また、入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００５７】
また、スキャン方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタと、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタとは、各段のシフトレジスタ回路部５１〜５５に対して、それぞれ２つずつ配置されている。具体的には、１段目のシフトレジスタ回路部５１に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６１およびＮＴ６２と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７１およびＮＴ７２とが配置されている。トランジスタＮＴ６１およびＮＴ７１のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに接続されている。トランジスタＮＴ６１のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７１のソース／ドレインの他方は、正側電位ＶＤＤに接続されている。また、トランジスタＮＴ６２およびＮＴ７２のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートに接続されている。トランジスタＮＴ６２のソース／ドレインの他方は、スタート信号ＳＴＶが供給されるスキャン方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）およびトランジスタＮＴ１のゲートに接続されているとともに、トランジスタＮＴ７２のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。
【００５８】
また、２段目のシフトレジスタ回路部５２に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６３およびＮＴ６４と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７３およびＮＴ７４とが配置されている。トランジスタＮＴ６３およびＮＴ７３のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートに接続されている。トランジスタＮＴ６３のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７３のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されている。また、トランジスタＮＴ６４およびＮＴ７４のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに接続されている。トランジスタＮＴ６４のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されているとともに、トランジスタＮＴ７４のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。
【００５９】
また、３段目のシフトレジスタ回路部５３に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６５およびＮＴ６６と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７５およびＮＴ７６とが配置されている。トランジスタＮＴ６５およびＮＴ７５のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに接続されている。トランジスタＮＴ６５のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ７５のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。また、トランジスタＮＴ６６およびＮＴ７６のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートに接続されている。トランジスタＮＴ６６のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７６のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。
【００６０】
また、４段目のシフトレジスタ回路部５４に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６７およびＮＴ６８と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７７およびＮＴ７８とが配置されている。トランジスタＮＴ６７およびＮＴ７７のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに接続されている。トランジスタＮＴ６７のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されているとともに、トランジスタＮＴ７７のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。また、トランジスタＮＴ６８およびＮＴ７８のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３７のゲートに接続されている。トランジスタＮＴ６８のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７８のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されている。
【００６１】
また、５段目のシフトレジスタ回路部５５に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６９およびＮＴ７０と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７９およびＮＴ８０とが配置されている。トランジスタＮＴ６９およびＮＴ７９のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２のゲートに接続されている。トランジスタＮＴ６９のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されているとともに、トランジスタＮＴ７９のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。また、トランジスタＮＴ７０およびＮＴ８０のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに接続されている。トランジスタＮＴ７０のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ８０のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されている。
【００６２】
入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０を上記のように構成することによって、スキャン方向が順方向の場合には、トランジスタＮＴ６１〜ＮＴ７０がオン状態になるように、かつ、トランジスタＮＴ７１〜ＮＴ８０がオフ状態になるように制御される。また、各段のシフトレジスタ回路部５１〜５５と入力信号切替回路部７０とを上記のように接続することによって、スキャン方向に応じて、所定段のシフトレジスタ回路部の第１回路部にスキャン方向に対して次段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように、かつ、所定段のシフトレジスタ回路部の第２回路部にスキャン方向に対して前段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように制御される。ただし、初段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。
【００６３】
また、論理合成回路部８１〜８３は、それぞれ、ダミーゲート線（Ｄｕｍｍｙ）、１段目のゲート線（Ｇａｔｅ１）および２段目のゲート線（Ｇａｔｅ２）に接続されている。この論理合成回路部８１〜８３は、それぞれ、対応する所定段のシフトレジスタ回路部から出力されたシフト信号と、その所定段の次段のシフトレジスタ回路部から出力されたシフト信号とを論理合成して、各段のゲート線にシフト出力信号を出力するように構成されている。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１は、ｎチャネルトランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたｎチャネルトランジスタＮＴ８５およびＮＴ８６と、容量Ｃ８１とを含む。なお、ｎチャネルトランジスタＮＴ８１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ８２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ８３は、本発明の「第３トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ８４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ８５およびＮＴ８６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ８１は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ８１〜ＮＴ８６は、それぞれ、トランジスタＮＴ８１〜ＮＴ８６と称する。
【００６４】
また、トランジスタＮＴ８３〜ＮＴ８６と、容量Ｃ８１とによって、電位固定回路部８１ａが構成されている。この電位固定回路部８１ａは、論理合成回路部８１からＬレベルのシフト出力信号がダミーゲート線（Ｄｕｍｍｙ）に出力される際、そのシフト出力信号のＬレベルの電位を固定するために設けられている。また、論理合成回路部８１を構成するトランジスタＮＴ８１〜ＮＴ８６は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＮＴ８１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、トランジスタＮＴ８２のドレインに接続されている。なお、イネーブル信号線（ＥＮＢ）は、本発明の「第１信号線」の一例である。また、トランジスタＮＴ８２のソースは、ノードＮＤ４（ダミーゲート線）に接続されている。トランジスタＮＴ８１のゲートは、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ８２のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されている。
【００６５】
また、トランジスタＮＴ８３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ４（ダミーゲート線）に接続されている。このトランジスタＮＴ８３のゲートは、ノードＮＤ５に接続されている。また、トランジスタＮＴ８４のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ５に接続されている。このトランジスタＮＴ８４のゲートは、ノードＮＤ４（ダミーゲート線）に接続されている。また、容量Ｃ８１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ５に接続されている。また、ノードＮＤ５は、トランジスタＮＴ８５を介して、１段目のシフトレジスタ回路部５１のシフト出力信号ＳＲ１１が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ８６を介して、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ１４が出力されるノードＮＤ３に接続されている。
【００６６】
また、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６と、容量Ｃ８１とに対応するｎチャネルトランジスタＮＴ９１〜ＮＴ９６と、容量Ｃ９１とを含む。なお、ｎチャネルトランジスタＮＴ９１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ９２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ９３は、本発明の「第３トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ９４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ９５およびＮＴ９６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ９１は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ９１〜ＮＴ９６は、それぞれ、トランジスタＮＴ９１〜ＮＴ９６と称する。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８２ａが、トランジスタＮＴ９３〜ＮＴ９６と、容量Ｃ９１とによって構成されている。
【００６７】
なお、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２において、トランジスタＮＴ９１のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ９２のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ９５を介して、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ１２が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ９６を介して、５段目のシフトレジスタ回路部５５のシフト信号ＳＲ１５が出力されるノードＮＤ３に接続されている。
【００６８】
また、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６と、容量Ｃ８１とに対応するｎチャネルトランジスタＮＴ１０１〜ＮＴ１０６と、容量Ｃ１０１とを含む。なお、ｎチャネルトランジスタＮＴ１０１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ１０３は、本発明の「第３トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０５およびＮＴ１０６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ１０１は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ１０１〜ＮＴ１０６は、それぞれ、トランジスタＮＴ１０１〜ＮＴ１０６と称する。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８３ａが、トランジスタＮＴ１０３〜ＮＴ１０６と、容量Ｃ１０１とによって構成されている。
【００６９】
なお、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３において、トランジスタＮＴ１０１のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ１０２のゲートは、５段目のシフトレジスタ回路部５５のシフト信号ＳＲ５が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ１０５を介して、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ１３が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ１０６を介して、図示しない６段目のシフトレジスタ回路部のシフト信号が出力されるノードＮＤ３に接続されている。
【００７０】
図３は、本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図２および図３を参照して、第１実施形態による液晶表示装置のＶドライバの動作について説明する。
【００７１】
まず、図２中の順方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（順方向スキャンの場合）について説明する。この順方向スキャンの場合には、スキャン方向切替信号ＣＳＶがＨレベルに保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがＬレベルに保持される。これにより、順方向スキャン時には、スキャン方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７、ＮＴ５９およびＮＴ６１〜７０がオン状態に保持される。また、反転スキャン方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０がオフ状態に保持される。そして、初期状態では、各段のシフトレジスタ回路部５１〜５５から出力されるシフト信号ＳＲ１〜ＳＲ５と、出力信号ＳＲ１１〜ＳＲ１５とは、Ｌレベルとなっている。また、各段のゲート線に論理合成回路部８１〜８３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２は、全て、Ｌレベルになっている。この状態で、図３に示すように、スタート信号ＳＴＶをＨレベルに上昇させる。これにより、オン状態のトランジスタＮＴ５１を介して１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートにＨレベルのスタート信号ＳＴＶが入力される。このため、トランジスタＮＴ１がオン状態になる。この後、トランジスタＮＴ２のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。
【００７２】
この際、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに、２段目のシフトレジスタ回路部５２から出力されるＬレベルのシフト信号ＳＲ２がオン状態のトランジスタＮＴ６を介して入力されている。これにより、トランジスタＮＴ２はオフ状態になっている。このため、トランジスタＮＴ１がオン状態であっても、トランジスタＮＴ１およびＮＴ２を介してクロック信号線（ＣＫＶ１）と、負側電位ＶＢＢとの間で貫通電流が流れることはない。
【００７３】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオン状態でトランジスタＮＴ２がオフ状態であるので、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されることによりノードＮＤ１の電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１にゲートが接続されるトランジスタＮＴ５およびＮＴ６がオフ状態になる。また、Ｈレベルのスタート信号ＳＴＶは、オン状態のトランジスタＮＴ５１およびＮＴ６２を介して、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートにも入力される。これにより、トランジスタＮＴ７はオン状態になっている。そして、トランジスタＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位がＨレベルに上昇する。
【００７４】
この際、トランジスタＮＴ７がオン状態であっても、トランジスタＮＴ６がオフ状態であるので、トランジスタＮＴ７、ＮＴ８およびＮＴ６を介してクロック信号線（ＣＫＶ１）と、負側電位ＶＢＢとの間で貫通電流が流れることはない。また、Ｈレベルのクロック信号ＣＫＶ１がトランジスタＮＴ７と、ダイオード接続されたトランジスタＮＴ８とを介して入力されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ４がオン状態になる。そして、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給される。
【００７５】
この際、トランジスタＮＴ４がオン状態であっても、トランジスタＮＴ５がオフ状態であるので、トランジスタＮＴ４およびＮＴ５を介して、正側電位ＶＤＤと負側電位ＶＢＢとの間で貫通電流が流れることはない。そして、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給されることにより、１段目のシフトレジスタ回路部のノードＮＤ３の電位は、ＶＤＤ側に上昇する。この際、１段目のシフトレジスタ回路部のノードＮＤ２の電位は、容量Ｃ２によってトランジスタＮＴ４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、ノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇する。その結果、１段目のシフトレジスタ回路部５１のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ１が出力される。また、同時に、１段目のシフトレジスタ回路部のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が出力される。
【００７６】
そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）の出力信号ＳＲ１１は、ダミーゲート線に繋がる論理合成回路部８１のダイオード接続されたトランジスタＮＴ８５を介して、トランジスタＮＴ８３のゲートに入力される。これにより、トランジスタＮＴ８３がオン状態になる。このとき、論理合成回路部８１のトランジスタＮＴ８１のゲートには、２段目のシフトレジスタ回路部５２からＬレベルのシフト信号ＳＲ２が入力されているとともに、トランジスタＮＴ８２のゲートには、３段目のシフトレジスタ回路部５３からＬレベルのシフト信号ＳＲ３が入力されている。これにより、トランジスタＮＴ８１およびＮＴ８２は、両方ともオフ状態になっている。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、論理合成回路部８１のノードＮＤ４からＬレベルのシフト出力信号Ｄｕｍｍｙがダミーゲート線に続けて出力される。
【００７７】
また、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）の出力信号ＳＲ１１は、オン状態のトランジスタＮＴ５７を介して２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートにも入力される。これにより、トランジスタＮＴ１１は、オン状態になる。そして、１段目のシフトレジスタ回路部５１のＨレベルのシフト信号ＳＲ１は、オン状態のトランジスタＮＴ６４を介して、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに入力される。これにより、トランジスタＮＴ１７は、オン状態になる。また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から出力されたＬレベルのシフト信号ＳＲ３が入力される。これにより、トランジスタＮＴ１２は、オフ状態になっている。この後、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７のドレインにそれぞれ入力されるクロック信号ＣＫＶ２の電位がＨレベルに上昇する。
【００７８】
この際、シフト信号ＳＲ１は、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧Ｖα分高い電位（ＶＤＤ＋Ｖα）になっている。このシフト信号ＳＲ１を２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに入力する場合、トランジスタＮＴ６４のゲート電圧はスキャン方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ１７のゲート電圧は（ＶＤＤ−Ｖｔ）に充電される。この後、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がるので、トランジスタＮＴ１７では、トランジスタＮＴ１７のＭＯＳ容量によりゲート−ソース間電圧を保持しながら、ゲート電位がＶＤＤ−ＶｔからＶＤＤとＶＢＢとの電位差分上昇する。このため、２段目のシフトレジスタ回路部５２のノードＮＤ２の電位は、トランジスタＮＴ１７のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。この後、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、２段目のシフトレジスタ回路部５２のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ２が出力される。また、同時に、２段目のシフトレジスタ回路部５２のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が出力される。
【００７９】
そして、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１のゲートに入力される。また、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ゲートにＶＤＤのスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６１およびＮＴ６６のドレインに入力される。これにより、トランジスタＮＴ６１およびＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）になるので、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートと、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７とには、（ＶＤＤ−Ｖｔ）の電位が入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１２は、オン状態のトランジスタＮＴ５３を介して３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートに入力されるとともに、１段目のゲート線に繋がる論理合成回路部８２のダイオード接続されたトランジスタＮＴ９５を介してトランジスタＮＴ９３のゲートに入力される。そして、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１は、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がゲートに入力されることにより、オン状態になる。このとき、トランジスタＮＴ８２は、オフ状態に保持されるとともに、トランジスタＮＴ８３は、オン状態に保持されている。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢから供給されるＬレベルの電位により、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位はＬレベルに保持される。その結果、Ｌレベルのシフト出力信号Ｄｕｍｍｙが論理合成回路部８１のノードＮＤ４からダミーゲート線に続けて出力される。
【００８０】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２は、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ６１からゲートに入力されることにより、オン状態になる。そして、シフト信号ＳＲ２の電位がＨレベル（ＶＤＤ＋Ｖα）に上昇するのと同時に、トランジスタＮＴ２およびＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位はＬレベルに低下する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持される。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。また、クロック信号ＣＫＶ１がＬレベルに低下することにより、トランジスタＮＴ７のゲート電圧はＬレベルになるので、トランジスタＮＴ７はオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持されるので、１段目のシフトレジスタ回路部５１からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１が続けて出力される。また、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖα）に保持されることにより、トランジスタＮＴ４はオン状態に保持されるので、１段目のシフトレジスタ回路部５１のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が続けて出力される。
【００８１】
また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７は、ゲートに（ＶＤＤ−Ｖｔ）の電位が入力されることによりオン状態になるとともに、トランジスタＮＴ２１は、ゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力されることによりオン状態になる。このとき、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに、４段目のシフトレジスタ回路部５４のＬレベルのシフト信号ＳＲ４が入力されている。これにより、トランジスタＮＴ２２は、オフ状態になっている。この後、スタート信号ＳＴＶの電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオフ状態になる。このため、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持されるので、トランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。また、スタート信号ＳＴＶの電位がＬレベルに低下することにより、スタート信号ＳＴＶがゲートに入力されるトランジスタＮＴ７もオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持されるとともに、ノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。このため、１段目のシフトレジスタ回路部５１から、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１１とが続けて出力される。
【００８２】
この後、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。これにより、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、３段目のシフトレジスタ回路部５３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ３が出力されるとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１３が出力される。そして、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８２のゲートと、１段目のゲート線に繋がる論理合成回路部８２のトランジスタＮＴ９１のゲートとに入力される。また、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、オン状態のトランジスタＮＴ６３のドレインに入力されるとともに、オン状態のトランジスタＮＴ６８のドレインに入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１３は、オン状態のトランジスタＮＴ５９を介して４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートに入力されるとともに、２段目のゲート線に繋がる論理合成回路部８３のダイオード接続されたトランジスタＮＴ１０５を介してトランジスタＮＴ１０３のゲートに入力される。
【００８３】
そして、第１実施形態では、ダミーゲート線に繋がる論理合成回路部８１において、トランジスタＮＴ８１およびＮＴ８２のゲートにそれぞれ入力されるシフト信号ＳＲ２とシフト信号ＳＲ３とが両方ともＨレベル（ＶＤＤ＋Ｖα）になるので、トランジスタＮＴ８１とトランジスタＮＴ８２とが両方ともオン状態になる。これにより、イネーブル信号線からトランジスタＮＴ８１およびＮＴ８２を介してイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ１およびＳＲ２が両方ともＨレベルになった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８１からダミーゲート線にＨレベルのシフト出力信号Ｄｕｍｍｙが出力される。すなわち、イネーブル信号ＥＮＢがＬレベルの間は、シフト出力信号Ｄｕｍｍｙの電位は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、Ｈレベルに上昇される。
【００８４】
なお、この際、第１実施形態では、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位（シフト出力信号Ｄｕｍｍｙの電位）がＨレベルに上昇するのに伴って、ノードＮＤ４にゲートが接続されたトランジスタＮＴ８４がオン状態になる。これにより、トランジスタＮＴ８４を介して負側電位ＶＢＢからＬレベルの電位がトランジスタＮＴ８３のゲートに供給されるので、トランジスタＮＴ８３は、オフ状態になる。このため、トランジスタＮＴ８１およびＮＴ８２が両方ともオン状態になった場合にも、トランジスタＮＴ８３がオフ状態になるので、トランジスタＮＴ８１、ＮＴ８２およびＮＴ８３を介して、イネーブル信号線（ＥＮＢ）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制される。
【００８５】
また、第１実施形態では、トランジスタＮＴ８１およびＮＴ８２のゲートに、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位（ＶＤＤ＋Ｖα）のＨレベルのシフト信号ＳＲ２およびＳＲ３がそれぞれ入力される。これにより、トランジスタＮＴ８１のドレインにＶＤＤの電位を有するＨレベルのイネーブル信号ＥＮＢが供給された場合に、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４に現れる電位が、ＶＤＤからトランジスタＮＴ８１およびＮＴ８２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位がＨレベルから低下するのが抑制される。
【００８６】
また、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートに３段目のシフトレジスタ回路部５３のＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力されるとともに、トランジスタＮＴ９２のゲートに４段目のシフトレジスタ回路部５４のＬレベルのシフト信号ＳＲ４が入力される。また、トランジスタＮＴ９３のゲートには、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力されている。これにより、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１およびＮＴ９３がオン状態になるとともに、トランジスタＮＴ９２がオフ状態になる。このため、トランジスタＮＴ９３を介して負側電位ＶＢＢから供給されるＬレベルの電位により、１段目のゲート線に繋がる論理合成回路部８２のノードＮＤ４の電位はＬレベルに保持される。これにより、Ｌレベルのシフト出力信号Ｇａｔｅ１が論理合成回路部８２のノードＮＤ４から１段目のゲート線に続けて出力される。
【００８７】
また、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３が、ゲートにＶＤＤのスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６３のドレインに入力されることにより、トランジスタＮＴ６３のソース電位は、（ＶＤＤ−Ｖｔ）になる。これにより、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、（ＶＤＤ−Ｖｔ）の電位が入力される。このため、トランジスタＮＴ１２がオン状態になる。この際、クロック信号ＣＫＶ１の電位がＨレベルであり、クロック信号ＣＫＶ２の電位がＬレベルである。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ１の電位はＬレベルに保持されるので、トランジスタＮＴ１５およびＮＴ１６はオフ状態に保持される。また、この際、トランジスタＮＴ１８のゲート電圧はクロック信号ＣＫＶ２によりＬレベルになるので、トランジスタＮＴ１８はオフしている。したがって、ノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が続けて出力される。また、トランジスタＮＴ１５がオフ状態に保持されることにより、２段目のシフトレジスタ回路部５２のノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が続けて出力される。
【００８８】
また、１段目のシフトレジスタ回路部５１では、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がドレインに入力されるトランジスタＮＴ６１から続けて（ＶＤＤ−Ｖｔ）の電位がゲートに入力されることにより、トランジスタＮＴ２がオン状態に保持される。この状態で、クロック信号ＣＫＶ１がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がるので、トランジスタＮＴ２では、トランジスタＮＴ２のＭＯＳ容量によりゲート−ソース間電圧を保持しながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、トランジスタＮＴ２のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。
【００８９】
そして、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇することにより、トランジスタＮＴ５およびＮＴ６がオン状態になる。この際、トランジスタＮＴ７がオフ状態であるので、トランジスタＮＴ６を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位はＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１から出力されるシフト信号ＳＲ１の電位は、Ｌレベルに低下する。また、ノードＮＤ２の電位がＬレベルに低下することにより、トランジスタＮＴ４はオフ状態になる。これにより、トランジスタＮＴ５を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ３の電位はＬレベルに低下する。このため、１段目のシフトレジスタ回路部５１から出力される出力信号ＳＲ１１の電位は、Ｌレベルに低下する。また、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇した際、容量Ｃ１が充電される。これにより、次にトランジスタＮＴ１がオン状態になって、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されるまで、ノードＮＤ１の電位がＨレベルに保持される。このため、次にトランジスタＮＴ１がオン状態になるまで、トランジスタＮＴ５およびＮＴ６がオン状態に保持されるので、シフト信号ＳＲ１および出力信号ＳＲ１１の電位はＬレベルに保持される。
【００９０】
また、図３に示すように、上記したシフト信号ＳＲ１の電位がＬレベルに低下する前に、イネーブル信号ＥＮＢの電位がＨレベルからＬレベルに低下する。これにより、ダミーゲート線に繋がる論理合成回路部８１では、トランジスタＮＴ８１およびＮＴ８２を介して、Ｌレベルの電位が供給されることにより、ノードＮＤ４の電位がＬレベルに低下する。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位は、Ｌレベルに低下する。
【００９１】
そして、４段目のシフトレジスタ回路部５４では、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３がドレインに入力されるトランジスタＮＴ６８から、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ３７のゲートに入力される。また、トランジスタＮＴ３１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１３が入力される。また、トランジスタＮＴ３２のゲートには、５段目のシフトレジスタ回路部５５からＬレベルのシフト信号ＳＲ５が入力される。この状態で、トランジスタＮＴ３２およびＮＴ３７のドレインに入力されるクロック信号ＣＫＶ２の電位がＨレベルに上昇する。これにより、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、４段目のシフトレジスタ回路部５４からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ４と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４とが出力される。
【００９２】
そして、第１実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８３のゲートにダイオード接続されたトランジスタＮＴ８６を介して入力される。これにより、トランジスタＮＴ８３は、オン状態になる。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位は、Ｌレベルに固定される。これにより、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位は、Ｌレベルに固定される。また、第１実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４がトランジスタＮＴ８３のゲートに入力された際、容量Ｃ８１が充電される。これにより、次に、トランジスタＮＴ８４がオン状態になって負側電位ＶＢＢからトランジスタＮＴ８４を介してＬレベルの電位が供給されるまで、ノードＮＤ５の電位（トランジスタＮＴ８３のゲート電位）は、Ｈレベルに保持される。このため、次にトランジスタＮＴ８４がオン状態になるまで、トランジスタＮＴ８３はオン状態に保持されるので、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位はＬレベルに固定された状態で保持される。
【００９３】
また、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートにＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力されるととともに、トランジスタＮＴ９２のゲートにＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ８１とトランジスタＮＴ８２とが両方ともオン状態になるので、イネーブル信号線からトランジスタＮＴ８１およびＮＴ８２を介してイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ１およびＳＲ２が両方ともＨレベルになることによりトランジスタＮＴ８１およびＮＴ８２が両方ともオン状態になった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、１段目のゲート線に繋がる論理合成回路部８２のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８２から１段目のゲート線にＨレベルのシフト出力信号Ｇａｔｅ１が出力される。すなわち、シフト出力信号Ｇａｔｅ１の電位は、イネーブル信号ＥＮＢがＬレベルの間は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、ＬレベルからＨレベルに上昇される。したがって、イネーブル信号ＥＮＢがＬレベルの際、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙも強制的にＬレベルに保持されているので、シフト出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なるのが抑制される。これにより、シフト出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なることに起因して、ノイズが発生するのが抑制される。
【００９４】
この後、上記した１〜３段目のシフトレジスタ回路部５１〜５３と同様の動作が、４段目以降のシフトレジスタ回路部５４および５５において順次行われる。また、上記したダミーゲート線に繋がる論理合成回路部８１と同様の動作が、１段目以降のダミーゲート線に繋がる論理合成回路部８２および８３において行われる。そして、各段のシフトレジスタ回路部からＨレベルのシフト信号と、Ｈレベルの出力信号とが出力されるタイミングがシフトする。これに伴って、前段のシフト信号と次段のシフト信号とが両方ともＨレベルになるタイミングも後段に進むにつれてシフトする。これにより、前段のＨレベルのシフト信号と、次段のＨレベルのシフト信号とが重なる期間において、イネーブル信号ＥＮＢがＨレベルに上昇することにより、各段の論理合成回路部から対応するゲート線にＨレベルのシフト出力信号が出力されるタイミングも後段に進むにつれてシフトする。そして、このタイミングのシフトしたＨレベルのシフト出力信号により、各段のゲート線が順次駆動される。
【００９５】
上記のようにして、第１実施形態による液晶表示装置の各段のゲート線が、順次、駆動（走査）される。そして、上記の動作が最後のゲート線の走査が終了されるまで繰り返される。その後、再度、１段目のシフトレジスタ回路部５１から上記の動作が繰り返し行われる。
【００９６】
次に、図２中の逆方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（逆方向スキャンの場合）には、スキャン方向切替信号ＣＳＶがＬレベルに保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがＨレベルに保持される。これにより、逆方向スキャン時には、スキャン方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７、ＮＴ５９およびＮＴ６１〜７０がオフ状態に保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０がオン状態に保持される。そして、逆方向スキャン時には、上記した順方向スキャン時と同様の動作が、図２中の逆方向に沿って各段のシフトレジスタ回路部と、各段のゲート線に繋がる論理合成回路部とにおいて行われる。この際、前段のシフトレジスタ回路部から次段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合や、次段のシフトレジスタ回路部から前段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合には、上記したＨレベルの反転スキャン方向切替信号ＸＳＣＶによってオン状態にされたトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０を介してそれぞれ入力される。
【００９７】
第１実施形態では、上記のように、シフト信号ＳＲ２〜ＳＲ５を出力する前段のシフトレジスタ回路部５２〜５５と、シフト信号ＳＲ３〜ＳＲ５を出力する次段のシフトレジスタ回路部５３〜５５と、前段のシフト信号と、次段のシフト信号とを論理合成してシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２を出力する論理合成回路部８１〜８３とを含むように、Ｖドライバ５のシフトレジスタ回路を構成することによって、たとえば、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２と、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３とを論理合成して、論理合成回路部８１からシフト出力信号Ｄｕｍｍｙを出力させることができるとともに、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３と、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４とを論理合成して、論理合成回路部８２から上記のシフト出力信号Ｄｕｍｍｙに対してＨレベルになるタイミングの重ならない次段のシフト出力信号Ｇａｔｅ１を出力させることができる。これにより、シフト出力信号Ｄｕｍｍｙを出力するために用いる２段分のシフトレジスタ回路部と、次段のシフト出力信号Ｇａｔｅ１を出力するために用いる２段分のシフトレジスタ回路部とにおいて、１段分のシフトレジスタ回路部５３を共用することができる。このため、Ｖドライバ５のシフトレジスタ回路を構成するシフトレジスタ回路部の段数を少なくすることができるので、Ｖドライバを含む液晶表示装置の回路構成を簡素化することができる。
【００９８】
また、Ｖドライバ５をｎチャネルトランジスタのみによって構成することにより、Ｖドライバ５をｎチャネルトランジスタとｐチャネルトランジスタとによって構成する場合に比べて、Ｖドライバ５を形成する際、イオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００９９】
また、第１実施形態では、論理合成回路部において、トランジスタＮＴ８１（ＮＴ９１、ＮＴ１０１）のゲートに入力されるシフト信号ＳＲ２（ＳＲ３、ＳＲ４）と、トランジスタＮＴ８２（ＮＴ９２、ＮＴ１０２）のゲートに入力されるシフト信号ＳＲ３（ＳＲ４、ＳＲ５）とがＨレベルのときに、トランジスタＮＴ８３（ＮＴ９３、ＮＴ１０３）がオフ状態になるように構成することによって、トランジスタＮＴ８１（ＮＴ９１、ＮＴ１０１）およびトランジスタＮＴ８２（ＮＴ９２、ＮＴ１０２）がオン状態のときに、トランジスタＮＴ８３（ＮＴ９３、ＮＴ１０３）をオフ状態にすることができる。これにより、トランジスタＮＴ８１（ＮＴ９１、ＮＴ１０１）、トランジスタＮＴ８２（ＮＴ９２、ＮＴ１０２）およびトランジスタＮＴ８３（ＮＴ９３、ＮＴ１０３）を介して、イネーブル信号線（ＥＮＢ）と負側電位ＶＢＢとの間で貫通電流が流れるのを抑制することができる。これにより、Ｖドライバを含む液晶表示装置の消費電流が増大するのを抑制することができる。
【０１００】
（第２実施形態）
図４は、本発明の第２実施形態による液晶表示装置を示した平面図である。図５は、図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。図４および図５を参照して、この第２実施形態では、上記第１実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１０１】
まず、図４を参照して、この第２実施形態では、基板１ａ上に、表示部２ａが設けられている。この表示部２ａには、画素２０ａがマトリクス状に配置されている。なお、図４では、図面の簡略化のため、１つの画素２０ａのみを図示している。各々の画素２０ａは、ｐチャネルランジスタ２１ａ（以下、トランジスタ２１ａという）、画素電極２２ａ、画素電極２２ａに対向配置された各画素２０ａに共通の対向電極２３ａ、画素電極２２ａと対向電極２３ａとの間に挟持された液晶２４ａ、および、補助容量２５ａによって構成されている。そして、トランジスタ２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極２２ａおよび補助容量２５ａに接続されている。このトランジスタ２１ａのゲートはゲート線に接続されている。
【０１０２】
また、表示部２ａの一辺に沿うように、基板１ａ上に、表示部２ａのドレイン線を駆動（スキャン）するための水平スイッチ（ＨＳＷ）３ａおよびＨドライバ４ａが設けられている。また、表示部２ａの他の辺に沿うように、基板１ａ上に、表示部２ａのゲート線を駆動（スキャン）するためのＶドライバ５ａが設けられている。なお、図４の水平スイッチ３ａには、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図４のＨドライバ４ａおよびＶドライバ５ａには、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。また、基板１ａの外部には、上記第１実施形態と同様、信号発生回路１１および電源回路１２を含む駆動ＩＣ１０が設置されている。
【０１０３】
また、図５を参照して、第２実施形態では、Ｖドライバ５ａの内部に、複数段のシフトレジスタ回路部５０１〜５０５と、スキャン方向切替回路部６００と、入力信号切替回路部７００と、複数段の論理合成回路部８０１〜８０３とが設けられている。なお、図５では、図面の簡略化のため、５段分のシフトレジスタ回路部５０１〜５０５および３段分の論理合成回路部８０１〜８０３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１０４】
そして、１段目のシフトレジスタ回路部５０１は、第１回路部５０１ａと第２回路部５０１ｂとによって構成されている。第１回路部５０１ａは、ｐチャネルトランジスタＰＴ１およびＰＴ２と、ダイオード接続されたｐチャネルトランジスタＰＴ３と、容量Ｃ１とを含む。また、第２回路部５０１ｂは、ｐチャネルトランジスタＰＴ４、ＰＴ５、ＰＴ６およびＰＴ７と、ダイオード接続されたｐチャネルトランジスタＰＴ８と、容量Ｃ２とを含む。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ８は、それぞれ、トランジスタＰＴ１〜ＰＴ８と称する。
【０１０５】
また、第１回路部５０１ａおよび第２回路部５０１ｂに設けられたトランジスタＰＴ１〜ＰＴ８は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＰＴ１、ＰＴ２、ＰＴ６、ＰＴ７およびＰＴ８は、互いに電気的に接続された２つのゲート電極を有する。そして、１段目のシフトレジスタ回路部５０１を構成するトランジスタＰＴ１〜ＰＴ８は、それぞれ、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１のソースは、正側電位ＶＤＤに接続されているとともに、トランジスタＰＴ４のドレインは、負側電位ＶＢＢに接続されている。また、トランジスタＰＴ５およびＰＴ６のソースは、正側電位ＶＤＤに接続されている。
【０１０６】
また、２段目以降のシフトレジスタ回路部５０２〜５０５は、上記した１段目のシフトレジスタ回路部５０１と同様の回路構成を有する。具体的には、２段目以降のシフトレジスタ回路部５０２〜５０５は、それぞれ、１段目のシフトレジスタ回路部５０１の第１回路部５０１ａと同様の回路構成を有する第１回路部５０２ａ〜５０５ａと、第２回路部５０１ｂと同様の回路構成を有する第２回路部５０２ｂ〜５０５ｂとによって構成されている。
【０１０７】
２段目のシフトレジスタ回路部５０２は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ１１〜ＰＴ１８と、容量Ｃ１およびＣ２に対応する容量Ｃ１１およびＣ１２とを含む。なお、ｐチャネルトランジスタＰＴ１４は、本発明の「第６トランジスタ」の一例であり、容量Ｃ１２は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、トランジスタＰＴ１１〜ＰＴ１８と称する。また、３段目のシフトレジスタ回路部５０３は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ２１〜ＰＴ２８と、容量Ｃ１およびＣ２に対応する容量Ｃ２１およびＣ２２とを含む。なお、ｐチャネルトランジスタＰＴ２４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ２２は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、トランジスタＰＴ２１〜ＰＴ２８と称する。
【０１０８】
また、４段目のシフトレジスタ回路部５０４は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ３１〜ＰＴ３８と、容量Ｃ１およびＣ２に対応する容量Ｃ３１およびＣ３２とを含む。なお、ｐチャネルトランジスタＰＴ３４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ３２は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、トランジスタＰＴ３１〜ＰＴ３８と称する。また、５段目のシフトレジスタ回路部５０５は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ４１〜ＰＴ４８と、容量Ｃ１およびＣ２に対応する容量Ｃ４１およびＣ４２とを含む。なお、ｐチャネルトランジスタＰＴ４４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ４２は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、トランジスタＰＴ４１〜ＰＴ４８と称する。
【０１０９】
また、スキャン方向切替回路部６００は、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０を含む。以下、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、トランジスタＰＴ５１〜ＰＴ６０と称する。このトランジスタＰＴ５１〜ＰＴ６０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、スキャン方向切替回路部６００を構成するトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、図２に示した第１実施形態のスキャン方向切替回路部６０のトランジスタＮＴ５１〜ＮＴ６０に対応した位置に接続されている。
【０１１０】
また、入力信号切替回路部７００は、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０を含む。以下、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、トランジスタＰＴ６１〜ＰＴ８０と称する。このトランジスタＰＴ６１〜ＰＴ８０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、入力信号切替回路部７００を構成するトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、図２に示した第１実施形態の入力信号切替回路部７０のトランジスタＮＴ６１〜ＮＴ８０に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ７１のソース／ドレインの他方は、負側電位ＶＢＢに接続されている。
【０１１１】
また、論理合成回路部８０１〜８０３は、それぞれ、ダミーゲート線、１段目のゲート線および２段目のゲート線に接続されている。ダミーゲート線に接続される論理合成回路部８０１は、ｐチャネルトランジスタＰＴ８１〜ＰＴ８４と、ダイオード接続されたｐチャネルトランジスタＰＴ８５およびＰＴ８６と、容量Ｃ８１とを含む。なお、ｐチャネルトランジスタＰＴ８１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ８２は、本発明の「第２トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ８３は、本発明の「第３トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ８４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ８５およびＰＴ８６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ８１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ８１〜ＰＴ８６は、それぞれ、トランジスタＰＴ８１〜ＰＴ８６と称する。
【０１１２】
また、トランジスタＰＴ８３〜ＰＴ８６と、容量Ｃ８１とによって、電位固定回路部８０１ａが構成されている。また、論理合成回路部８０１を構成するトランジスタＰＴ８１〜ＰＴ８６は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、ダミーゲート線に接続される論理合成回路部８０１を構成するトランジスタＰＴ８１〜ＰＴ８６は、それぞれ、図２に示した第１実施形態のダミーゲート線に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６に対応した位置に接続されている。ただし、トランジスタＰＴ８３のソースは、正側電位ＶＤＤに接続されている。
【０１１３】
また、１段目のゲート線に接続される論理合成回路部８０２は、ダミーゲート線に接続される論理合成回路部８０１と同様の回路構成を有する。具体的には、１段目のゲート線に接続される論理合成回路部８０２は、ダミーゲート線に接続される論理合成回路部８０１のトランジスタＰＴ８１〜ＰＴ８６に対応するｐチャネルトランジスタＰＴ９１〜ＰＴ９６と、容量Ｃ８１に対応する容量Ｃ９１とを含む。なお、ｐチャネルトランジスタＰＴ９１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９２は、本発明の「第２トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ９３は、本発明の「第３トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９５およびＰＴ９６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ９１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ９１〜ＰＴ９６は、それぞれ、トランジスタＰＴ９１〜ＰＴ９６と称する。また、ダミーゲート線に接続される論理合成回路部８０１の電位固定回路部８０１ａに対応する電位固定回路部８０２ａが、トランジスタＰＴ９３〜ＰＴ９６と、容量Ｃ９１とによって構成されている。そして、１段目のゲート線に接続される論理合成回路部８０２を構成するトランジスタＰＴ９１〜ＰＴ９６は、それぞれ、図２に示した第１実施形態の１段目のゲート線に接続される論理合成回路部８２のトランジスタＮＴ９１〜ＮＴ９６に対応した位置に接続されている。ただし、トランジスタＰＴ９３のソースは、正側電位ＶＤＤに接続されている。
【０１１４】
また、２段目のゲート線に接続される論理合成回路部８０３は、ダミーゲート線に接続される論理合成回路部８０１と同様の回路構成を有する。具体的には、２段目のゲート線に接続される論理合成回路部８０３は、ダミーゲート線に接続される論理合成回路部８０１のトランジスタＰＴ８１〜ＰＴ８６に対応するｐチャネルトランジスタＰＴ１０１〜ＰＴ１０６と、容量Ｃ８１に対応する容量Ｃ１０１とを含む。なお、ｐチャネルトランジスタＰＴ１０１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０２は、本発明の「第２トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ１０３は、本発明の「第３トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０５およびＰＴ１０６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ１０１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１０６は、それぞれ、トランジスタＰＴ１０１〜ＰＴ１０６と称する。また、ダミーゲート線に接続される論理合成回路部８０１の電位固定回路部８０１ａに対応する電位固定回路部８０３ａが、トランジスタＰＴ１０３〜ＰＴ１０６と、容量Ｃ１０１とによって構成されている。そして、２段目のゲート線に接続される論理合成回路部８０３を構成するトランジスタＰＴ１０１〜ＰＴ１０６は、それぞれ、図２に示した第１実施形態の２段目のゲート線に接続される論理合成回路部８０３のトランジスタＮＴ１０１〜ＮＴ１０６に対応した位置に接続されている。ただし、トランジスタＰＴ１０３のソースは、正側電位ＶＤＤに接続されている。
【０１１５】
図６は、本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図５および図６を参照して、第２実施形態によるＶドライバ５ａの動作を説明する。この第２実施形態によるＶドライバ５ａでは、図３に示した第１実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢとして入力する。これにより、第２実施形態によるシフトレジスタ回路部５０１〜５０５からは、図２に示した第１実施形態によるシフトレジスタ回路部５１〜５５から出力されるシフト信号ＳＲ１〜ＳＲ５および出力信号ＳＲ１１〜ＳＲ１５のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第２実施形態による論理合成回路部８０１〜８０３からは、図２に示した第１実施形態による論理合成回路部８１〜８３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第２実施形態によるＶドライバ５ａの上記以外の動作は、図２に示した上記第１実施形態によるＶドライバ５の動作と同様である。
【０１１６】
なお、第２実施形態では、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４およびＰＴ４４のゲートとソースとの間に、それぞれ、容量Ｃ２、Ｃ１２、Ｃ２２、Ｃ３２およびＣ４２を接続することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５０２において、容量Ｃ１２が接続されたトランジスタＰＴ１４のゲート−ソース間電圧を維持するように、トランジスタＰＴ１４のソース電位の低下に伴ってトランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）が低下する。また、３段目のシフトレジスタ回路部５０３において、容量Ｃ２２が接続されたトランジスタＰＴ２４のゲート−ソース間電圧を維持するように、トランジスタＰＴ２４のソース電位の低下に伴ってトランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）が低下する。上記のようにして、トランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）と、トランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）とがＶＢＢよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで降下するので、ダミーゲート線に繋がる論理合成回路部８０１のトランジスタＰＴ８１およびトランジスタＰＴ８２のゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＢＢ−Ｖα）を有するシフト信号ＳＲ２およびＳＲ３が供給される。これにより、論理合成回路部８０１のトランジスタＰＴ８１およびＰＴ８２を介してダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位が、ＶＢＢからトランジスタＰＴ８１およびＰＴ８２のしきい値電圧（Ｖｔ）分だけ上昇するのが抑制される。
【０１１７】
また、第２実施形態では、上記のように構成することによって、Ｖドライバを含む液晶表示装置の回路構成を簡素化することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１１８】
（第３実施形態）
図７は、本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。図７を参照して、この第３実施形態では、上記第１実施形態の構成において、３段目以降のシフトレジスタ回路部の出力信号が出力されるノードに接続されたトランジスタのドレインに、正側電位に代えてイネーブル信号を供給するとともに、反転イネーブル信号を用いて論理合成回路部から出力するシフト出力信号をＬレベルに固定した状態で保持する場合について説明する。
【０１１９】
すなわち、この第３実施形態によるＶドライバでは、図７に示すように、複数段のシフトレジスタ回路部５１１〜５１５と、スキャン方向切替回路部６１０と、入力信号切替回路部７１０と、複数段の論理合成回路部８１１〜８１３とが設けられている。なお、図７では、図面の簡略化のため、５段分のシフトレジスタ回路部５１１〜５１５および３段分の論理合成回路部８１１〜８１３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１２０】
そして、１段目のシフトレジスタ回路部５１１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５１１ａおよび第２回路部５１１ｂによって構成されている。また、２段目のシフトレジスタ回路部５１２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５１２ａおよび第２回路部５１２ｂによって構成されている。
【０１２１】
ここで、第３実施形態では、３段目のシフトレジスタ回路部５１３、４段目のシフトレジスタ回路部５１４および５段目のシフトレジスタ回路部５１５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。具体的には、３段目のシフトレジスタ回路部５１３は、第１回路部５１３ａと第２回路部５１３ｂとによって構成されている。第１回路部５１３ａおよび第２回路部５１３ｂは、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１２２】
また、４段目のシフトレジスタ回路部５１４は、第１回路部５１４ａと第２回路部５１４ｂとによって構成されている。第１回路部５１４ａおよび第２回路部５１４ｂは、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１２３】
また、５段目のシフトレジスタ回路部５１５は、第１回路部５１５ａと第２回路部５１５ｂとによって構成されている。第１回路部５１５ａおよび第２回路部５１５ｂは、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１２４】
また、スキャン方向切替回路部６１０は、図２に示した第１実施形態のスキャン方向切替回路部６０と同様の回路構成を有する。ただし、第３実施形態では、トランジスタＮＴ５６のソース／ドレインの一方と、トランジスタＮＴ５７のソース／ドレインの一方とが接続されていない。また、第３実施形態の入力信号切替回路部７１０は、図２に示した第１実施形態の入力信号切替回路部７０と同様の回路構成を有する。
【０１２５】
また、ダミーゲート線に接続される論理合成回路部８１１は、トランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたトランジスタＮＴ８５と、容量Ｃ８１とを含む。すなわち、第３実施形態の論理合成回路部８１１は、図２に示した第１実施形態の論理合成回路部８１の回路構成において、ダイオード接続されたトランジスタＮＴ８６が設けられていない回路構成を有する。また、トランジスタＮＴ８３〜ＮＴ８５と、容量Ｃ８１とによって、電位固定回路部８１１ａが構成されている。また、第３実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＮＴ８５を介して、トランジスタＮＴ８３のゲート（ノードＮＤ５）に接続されている。
【０１２６】
また、１段目のゲート線に接続される論理合成回路部８１２は、トランジスタＮＴ９１〜ＮＴ９４と、ダイオード接続されたトランジスタＮＴ９５と、容量Ｃ９１とを含む。すなわち、第３実施形態の論理合成回路部８１２は、図２に示した第１実施形態の論理合成回路部８２の回路構成において、ダイオード接続されたトランジスタＮＴ９６が設けられていない回路構成を有する。また、トランジスタＮＴ９３〜ＮＴ９５と、容量Ｃ９１とによって、電位固定回路部８１２ａが構成されている。また、第３実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＮＴ９５を介して、トランジスタＮＴ９３のゲート（ノードＮＤ５）に接続されている。
【０１２７】
また、２段目のゲート線に接続される論理合成回路部８１３は、トランジスタＮＴ１０１〜ＮＴ１０４と、ダイオード接続されたトランジスタＮＴ１０５と、容量Ｃ１０１とを含む。すなわち、第３実施形態の論理合成回路部８１３は、図２に示した第１実施形態の論理合成回路部８３の回路構成において、ダイオード接続されたトランジスタＮＴ１０６が設けられていない回路構成を有する。また、トランジスタＮＴ１０３〜ＮＴ１０５と、容量Ｃ１０１とによって、電位固定回路部８１３ａが構成されている。また、第３実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＮＴ１０５を介して、トランジスタＮＴ１０３のゲート（ノードＮＤ５）に接続されている。
【０１２８】
また、第３実施形態では、複数段のシフトレジスタ回路部５１１〜５１５と、スキャン方向切替回路部６１０と、入力信号切替回路部７１０と、複数段の論理合成回路部８１１〜８１３とに加えて、回路部９１０が設けられている。この回路部９１０は、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１３と、ダイオード接続されたｎチャネルトランジスタＮＴ１１４と、容量Ｃ１１１とを含む。以下、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１４は、それぞれ、トランジスタＮＴ１１１〜ＮＴ１１４と称する。また、回路部９１０を構成するトランジスタＮＴ１１１〜ＮＴ１１４は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１２９】
そして、トランジスタＮＴ１１１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１１のゲートは、２段目のシフトレジスタ回路部５１２のノードＮＤ２に接続されている。トランジスタＮＴ１１２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１２のゲートは、ノードＮＤ７に接続されている。トランジスタＮＴ１１３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ７に接続されている。このトランジスタＮＴ１１３のゲートは、ノードＮＤ６に接続されている。容量Ｃ１１１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ７に接続されている。また、ノードＮＤ６は、スキャン方向切替回路部６１０のトランジスタＮＴ５６のソース／ドレインの他方に接続されている。また、ノードＮＤ７は、トランジスタＮＴ１１４を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１３０】
図８は、本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図７および図８を参照して、第３実施形態によるＶドライバの動作について説明する。
【０１３１】
この第３実施形態によるＶドライバの動作は、基本的には、上記第１実施形態によるＶドライバの動作と同様である。ただし、この第３実施形態によるＶドライバでは、上記第１実施形態と異なり、３段目以降のシフトレジスタ回路部５１３〜５１５の出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４〜ＮＴ４４のドレインに、正側電位ＶＤＤに代えてイネーブル信号ＥＮＢを供給する。また、各段の論理合成回路部８１１〜８１３の負側電位ＶＢＢと、シフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２を出力するノードＮＤ４との間に接続されたトランジスタＮＴ８３、ＮＴ９３およびＮＴ１０３のゲートに反転イネーブル信号ＸＥＮＢを入力する。
【０１３２】
具体的には、１段目および２段目のシフトレジスタ回路部５１１および５１２（図７参照）における動作は、図２に示した第１実施形による１段目および２段目のシフトレジスタ回路部５１および５２における動作と同様である。そして、２段目のシフトレジスタ回路部５１２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がトランジスタＮＴ６６のドレインに入力される。これにより、ゲートにＶＤＤの電位のスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）の電位になる。このため、３段目のシフトレジスタ回路部５１３のトランジスタＮＴ２７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。また、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５１４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７は、オン状態になるとともに、トランジスタＮＴ２２はオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、３段目のシフトレジスタ回路部５１３のノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６は、オフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢが供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。
【０１３３】
この後、第３実施形態では、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位は、容量Ｃ２２によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記第１実施形態において、上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５１３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。そして、４段目以降のシフトレジスタ回路部５１４および５１５においても、上記した３段目のシフトレジスタ回路部５１３と同様の動作により、上記第１実施形態によるシフトレジスタ回路部から出力されるＨレベル（ＶＤＤ＋Ｖα）のシフト信号よりもさらに高いＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４およびＳＲ５が出力される。
【０１３４】
そして、３段目のシフトレジスタ回路部５１３のＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、トランジスタＮＴ６３およびＮＴ６８のドレインにそれぞれ入力される。これにより、ゲートにＶＤＤの電位のスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６３およびＮＴ６８のソース電位は、共に、（ＶＤＤ−Ｖｔ）の電位になる。このため、２段目のシフトレジスタ回路部５１２のトランジスタＮＴ１２のゲートと、４段目のシフトレジスタ回路部５１４のトランジスタＮＴ３７のゲートとに（ＶＤＤ−Ｖｔ）の電位が入力される。この状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、２段目のシフトレジスタ回路部５１２のトランジスタＮＴ１２では、トランジスタＮＴ１２のＭＯＳ容量によりゲート−ソース間電圧を保持しながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ１２のノードＮＤ１側に発生する電位がＶＤＤからトランジスタＮＴ１２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、２段目のシフトレジスタ回路部５１２のノードＮＤ１に生じるＨレベルの電位が低下するのが抑制される。また、４段目のシフトレジスタ回路部５１４のトランジスタＮＴ３７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力された状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、トランジスタＮＴ３７では、トランジスタＮＴ３７のＭＯＳ容量によりゲート−ソース間電圧を保持しながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ３７のノードＮＤ２側に発生する電位がＶＤＤからトランジスタＮＴ３７のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、４段目のシフトレジスタ回路部５１４のノードＮＤ２に生じるＨレベルの電位が低下するのが抑制される。上記のようにして、各段のシフトレジスタ回路部において、クロック信号ＣＫＶ１またはＣＫＶ２の電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ１またはＮＤ２の電位が上昇する場合に、ノードＮＤ１およびＮＤ２に生じるＨレベルの電位が低下するのが抑制される。
【０１３５】
また、３段目のシフトレジスタ回路部５１３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３は、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９１のゲートにも入力される。また、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９２のゲートには、４段目のシフトレジスタ回路部のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、１段目のゲート線に繋がる論理合成回路部８１２において、トランジスタＮＴ９１のドレインに入力されるイネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）の電位に上昇した場合に、ノードＮＤ４に発生する電位がＶＤＤからトランジスタＮＴ９１およびＮＴ９２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このようにして、２段目以降のゲート線に繋がる論理合成回路部においても同様に、イネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ４の電位が上昇する場合に、ノードＮＤ４に生じるＨレベルの電位が低下するのが抑制される。これにより、各段のゲート線に出力されるシフト出力信号Ｇａｔｅ１およびＧａｔｅ２のＨレベルの電位が低下するのが抑制される。
【０１３６】
また、第３実施形態では、論理合成回路部８１１〜８１３から各段のゲート線に出力するシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２の電位をＬレベルに固定する際、反転イネーブル信号ＸＥＮＢを用いて電位を固定する。たとえば、１段目のゲート線に繋がる論理合成回路部８１２において、共にオン状態になっているトランジスタＮＴ９１およびＮＴ９２を介してＨレベルのイネーブル信号ＥＮＢが供給されることにより、１段目のゲート線に出力するシフト出力信号Ｇａｔｅ１がＨレベルになっている。この後、イネーブル信号ＥＮＢの電位がＬレベルに低下するとともに、反転イネーブル信号ＸＥＮＢの電位がＨレベルに上昇する。これにより、Ｌレベルのイネーブル信号ＥＮＢがトランジスタＮＴ９１およびＮＴ９２を介して供給されることにより、１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位がＬレベルに低下する。
【０１３７】
そして、第３実施形態では、反転イネーブル信号ＸＥＮＢの電位がＨレベルに上昇することにより、Ｈレベルの反転イネーブル信号ＸＥＮＢが論理合成回路部８１２のダイオード接続されたトランジスタＮＴ９５を介してトランジスタＮＴ９３のゲートに入力される。これにより、トランジスタＮＴ９３はオン状態になる。そして、トランジスタＮＴ９３を介して負側電位ＶＢＢからノードＮＤ４側へＬレベルの電位が供給される。これにより、論理合成回路部８１２から１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位がＬレベルに固定される。
【０１３８】
また、第３実施形態では、トランジスタＮＴ９３のゲートにＨレベルの反転イネーブル信号ＸＥＮＢが供給される際、容量Ｃ９１が充電される。これにより、トランジスタＮＴ９３のゲート電位（ノードＮＤ５の電位）は、次にトランジスタＮＴ９４がオン状態になることにより、トランジスタＮＴ９４を介して負側電位ＶＢＢからＬレベルの電位が供給されるまで、Ｈレベルに保持される。このため、次にトランジスタＮＴ９４がオン状態になるまで、トランジスタＮＴ９３はオン状態に保持されるので、トランジスタＮＴ９３を介して負側電位ＶＢＢから供給されるＬレベルの電位により、シフト出力信号Ｇａｔｅ１はＬレベルに固定された状態で保持される。
【０１３９】
そして、各段の論理合成回路部において、上記した１段目のゲート線に繋がる論理合成回路部８１２の動作と同様の動作により、反転イネーブル信号ＸＥＮＢを用いてシフト出力信号の電位がＬレベルに固定される。第３実施形態によるＶドライバの上記以外の動作は、上記第１実施形態によるＶドライバの動作と同様である。
【０１４０】
第３実施形態では、上記のように、シフトレジスタ回路部５１３〜５１５において、トランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のドレインにイネーブル信号線を接続するとともに、ゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給し、イネーブル信号ＥＮＢは、クロック信号ＣＫＶ１（ＣＫＶ２）がＬレベルからＨレベルに上昇した後に、ＬレベルからＨレベルに切り替わるように構成することによって、たとえば、３段目のシフトレジスタ回路部５１３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ２４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ２４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ２４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５１４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ３４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ３４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ３４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）をより高くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９１のゲートおよびトランジスタＮＴ９２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８１２のトランジスタＮＴ９１およびＮＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ低下するのをより抑制することができる。
【０１４１】
第３実施形態では、上記の効果以外にも、Ｖドライバを含む液晶表示装置の回路構成を簡素化することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１４２】
（第４実施形態）
図９は、本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。図９を参照して、この第４実施形態では、上記第３実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１４３】
すなわち、この第４実施形態によるＶドライバでは、図９に示すように、複数段のシフトレジスタ回路部５２１〜５２５と、スキャン方向切替回路部６２０と、入力信号切替回路部７２０と、複数段の論理合成回路部８２１〜８２３と、回路部９２０とが設けられている。なお、図９では、図面の簡略化のため、５段分のシフトレジスタ回路部５２１〜５２５および３段分の論理合成回路部８２１〜８２３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１４４】
そして、１段目のシフトレジスタ回路部５２１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５２１ａおよび第２回路部５２１ｂによって構成されている。また、２段目のシフトレジスタ回路部５２２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５２２ａおよび第２回路部５２２ｂによって構成されている。
【０１４５】
ここで、第４実施形態では、３段目のシフトレジスタ回路部５２３、４段目のシフトレジスタ回路部５２４および５段目のシフトレジスタ回路部５２５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。具体的には、３段目のシフトレジスタ回路部５２３は、第１回路部５２３ａと第２回路部５２３ｂとによって構成されている。第１回路部５２３ａおよび第２回路部５２３ｂは、それぞれ、図５に示した第２実施形態の３段目のシフトレジスタ回路部５０３の第１回路部５０３ａおよび第２回路部５０３ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１４６】
また、４段目のシフトレジスタ回路部５２４は、第１回路部５２４ａと第２回路部５２４ｂとによって構成されている。第１回路部５２４ａおよび第２回路部５２４ｂは、それぞれ、図５に示した第２実施形態の４段目のシフトレジスタ回路部５０４の第１回路部５０４ａおよび第２回路部５０４ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。また、５段目のシフトレジスタ回路部５２５は、第１回路部５２５ａと第２回路部５２５ｂとによって構成されている。第１回路部５２５ａおよび第２回路部５２５ｂは、それぞれ、図５に示した第２実施形態の５段目のシフトレジスタ回路部５０５の第１回路部５０５ａおよび第２回路部５０５ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１４７】
また、スキャン方向切替回路部６２０は、図５に示した第２実施形態のスキャン方向切替回路部６００と同様の回路構成を有する。ただし、第４実施形態では、トランジスタＰＴ５６のソース／ドレインの一方と、トランジスタＰＴ５７のソース／ドレインの一方とが接続されていない。また、入力信号切替回路部７２０は、図５に示した第２実施形態の入力信号切替回路部７００と同様の回路構成を有する。
【０１４８】
また、ダミーゲート線に接続される論理合成回路部８２１は、トランジスタＰＴ８１〜ＰＴ８４と、ダイオード接続されたトランジスタＰＴ８５と、容量Ｃ８１とを含む。すなわち、第４実施形態の論理合成回路部８２１は、図５に示した第２実施形態の論理合成回路部８０１の回路構成において、ダイオード接続されたトランジスタＰＴ８６が設けられていない回路構成を有する。また、トランジスタＰＴ８３〜ＰＴ８５と、容量Ｃ８１とによって、電位固定回路部８２１ａが構成されている。また、第４実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＰＴ８５を介して、トランジスタＰＴ８３のゲート（ノードＮＤ５）に接続されている。
【０１４９】
また、１段目のゲート線に接続される論理合成回路部８２２は、トランジスタＰＴ９１〜ＰＴ９４と、ダイオード接続されたトランジスタＰＴ９５と、容量Ｃ９１とを含む。すなわち、第４実施形態の論理合成回路部８２２は、図５に示した第２実施形態の論理合成回路部８０２の回路構成において、ダイオード接続されたトランジスタＰＴ９６が設けられていない回路構成を有する。また、トランジスタＰＴ９３〜ＰＴ９５と、容量Ｃ９１とによって、電位固定回路部８２２ａが構成されている。また、第４実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＰＴ９５を介して、トランジスタＰＴ９３のゲート（ノードＮＤ５）に接続されている。
【０１５０】
また、２段目のゲート線に接続される論理合成回路部８２３は、トランジスタＰＴ１０１〜ＰＴ１０４と、ダイオード接続されたトランジスタＰＴ１０５と、容量Ｃ１０１とを含む。すなわち、第４実施形態の論理合成回路部８２３は、図５に示した第２実施形態の論理合成回路部８０３の回路構成において、ダイオード接続されたトランジスタＰＴ１０６が設けられていない回路構成を有する。また、トランジスタＰＴ１０３〜ＰＴ１０５と、容量Ｃ１０１とによって、電位固定回路部８２３ａが構成されている。また、第４実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＰＴ１０５を介して、トランジスタＰＴ１０３のゲート（ノードＮＤ５）に接続されている。
【０１５１】
また、第４実施形態の回路部９２０は、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１３と、ダイオード接続されたｐチャネルトランジスタＰＴ１１４と、容量Ｃ１１１とを含む。以下、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、トランジスタＰＴ１１１〜ＰＴ１１４と称する。そして、回路部９２０を構成するトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、図７に示した第３実施形態のトランジスタＮＴ１１１〜ＮＴ１１４に対応した位置に接続されている。ただし、トランジスタＰＴ１１２のソースは、正側電位ＶＤＤに接続されている。
【０１５２】
図１０は、本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図９および図１０を参照して、第４実施形態によるＶドライバの動作を説明する。この第４実施形態によるＶドライバでは、図８に示した第３実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢとして入力する。これにより、第４実施形態によるシフトレジスタ回路部５２１〜５２５からは、図７に示した第３実施形態によるシフトレジスタ回路部５１１〜５１５から出力されるシフト信号ＳＲ１〜ＳＲ５のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第４実施形態による論理合成回路部８２１〜８２３からは、図７に示した第３実施形態による論理合成回路部８１１〜８１３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるＶドライバの上記以外の動作は、図７に示した上記第３実施形態によるＶドライバの動作と同様である。
【０１５３】
第４実施形態では、上記のように構成することによって、Ｖドライバを含む液晶表示装置の回路構成を簡素化することができるなどの上記第３実施形態と同様の効果を得ることができる。
【０１５４】
なお、第４実施形態では、シフトレジスタ回路部５２３〜５２５のトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給するとともに、ドレインにＨレベル（ＶＤＤ）とＬレベル（ＶＢＢ）とに切り替わるイネーブル信号ＥＮＢを供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５２３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が降下する。また、４段目のシフトレジスタ回路部５２４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が降下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８２２のトランジスタＰＴ９１およびＰＴ９２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８２２のトランジスタＰＴ９１およびＰＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。
【０１５５】
（第５実施形態）
図１１は、本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。図１１を参照して、この第５実施形態では、上記第３実施形態の構成において、３段目以降のシフトレジスタ回路部の出力信号が出力されるノードに接続されたトランジスタのドレインに、タイミングの異なる２つのイネーブル信号を１つずつ交互に供給する場合について説明する。
【０１５６】
すなわち、この第５実施形態では、図１１に示すように、複数段のシフトレジスタ回路部５３１〜５３５と、スキャン方向切替回路部６３０と、入力信号切替回路部７３０と、論理合成回路部８３１〜８３３と、回路部９３０とが設けられている。なお、図１１では、図面の簡略化のため、５段分のシフトレジスタ回路部５３１〜５３５および３段分の論理合成回路部８３１〜８３３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１５７】
そして、１段目のシフトレジスタ回路部５３１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５３１ａおよび第２回路部５３１ｂによって構成されている。また、２段目のシフトレジスタ回路部５３２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５３２ａおよび第２回路部５３２ｂによって構成されている。
【０１５８】
ここで、第５実施形態では、３段目以降のシフトレジスタ回路部５３３〜５３５に、イネーブル信号線（ＥＮＢ１）とイネーブル信号線（ＥＮＢ２）とが１つずつ交互に接続されている。なお、このイネーブル信号線（ＥＮＢ１）は、本発明の「第３信号線」の一例であり、イネーブル信号線（ＥＮＢ２）は、本発明の「第４信号線」の一例である。このイネーブル信号線（ＥＮＢ１）を介して、所定のタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ１が供給されるとともに、イネーブル信号線（ＥＮＢ２）を介して、イネーブル信号ＥＮＢ１と異なるタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ２が供給されるように構成されている。
【０１５９】
また、３段目のシフトレジスタ回路部５３３は、第１回路部５３３ａと第２回路部５３３ｂとによって構成されている。第１回路部５３３ａおよび第２回路部５３３ｂは、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ２４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１６０】
また、４段目のシフトレジスタ回路部５３４は、第１回路部５３４ａと第２回路部５３４ｂとによって構成されている。第１回路部５３４ａおよび第２回路部５３４ｂは、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。
【０１６１】
また、５段目のシフトレジスタ回路部５３５は、第１回路部５３５ａと第２回路部５３５ｂとによって構成されている。第１回路部５３５ａおよび第２回路部５３５ｂは、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ４４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１６２】
また、スキャン方向切替回路部６３０は、トランジスタＮＴ５１〜ＮＴ５５と、トランジスタＮＴ５７〜ＮＴ６０とを含む。すなわち、第５実施形態のスキャン方向切替回路部６３０は、図７に示した第3実施形態のスキャン方向切替回路部６１０の回路構成において、トランジスタＮＴ５６が設けられていない回路構成を有する。また、入力信号切替回路部７３０は、図７に示した第３実施形態の入力信号切替回路部７０と同様の回路構成を有する。また、論理合成回路部８３１〜８３３は、それぞれ、図７に示した第３実施形態の論理合成回路部８１１〜８１３と同様の回路構成を有する。また、回路部９３０は、図７に示した第３実施形態の回路部９１０と同様の回路構成を有する。
【０１６３】
図１２は、本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１１および図１２を参照して、第５実施形態による液晶表示装置のＶドライバの動作について説明する。
【０１６４】
この第５実施形態によるＶドライバの動作は、基本的には、上記第３実施形態によるＶドライバの動作と同様である。ただし、この第５実施形態によるＶドライバでは、上記第３実施形態と異なり、３段目以降の各段のシフトレジスタ回路部５３３〜５３５の出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４〜ＮＴ４４のドレインに、それぞれ、タイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給する。
【０１６５】
具体的には、１段目および２段目のシフトレジスタ回路部５３１および５３２（図１１参照）における動作は、図７に示した第３実施形態による１段目および２段目のシフトレジスタ回路部５１１および５１２における動作と同様である。そして、２段目のシフトレジスタ回路部５３２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がトランジスタＮＴ６６のドレインに入力される。これにより、ゲートにＶＤＤの電位のスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）の電位になる。このため、３段目のシフトレジスタ回路部５３３のトランジスタＮＴ２７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。また、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５３４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７は、オン状態になるとともに、トランジスタＮＴ２２はオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、３段目のシフトレジスタ回路部５３３のノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６は、オフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢ１が供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。
【０１６６】
この後、第５実施形態では、イネーブル信号ＥＮＢ１の電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位は、容量Ｃ２２によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記第１実施形態において、上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５３３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。
【０１６７】
Ｈレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３は、トランジスタＮＴ６８のドレインに入力される。これにより、ゲートにＶＤＤの電位のスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６８のソース電位は、（ＶＤＤ−Ｖｔ）の電位になる。このため、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。また、トランジスタＮＴ３１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１３が入力される。また、トランジスタＮＴ３２のゲートには、５段目のシフトレジスタ回路部５３５からＬレベルのシフト信号ＳＲ５が入力される。これにより、トランジスタＮＴ３１およびＮＴ３５は、オン状態になるとともに、トランジスタＮＴ３２はオフ状態になる。このため、トランジスタＮＴ３１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ３４およびＮＴ３８は、オフ状態になる。この後、トランジスタＮＴ３５のドレインに入力されるクロック信号ＣＫＶ２がＬレベルからＨレベルに上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ３７はオン状態になる。このとき、トランジスタＮＴ３７のドレインにＬレベルのイネーブル信号ＥＮＢ２が供給されているので、トランジスタＮＴ３７のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。
【０１６８】
この後、第５実施形態では、イネーブル信号ＥＮＢ２の電位がＬレベルからＨレベルに上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ３の電位がＨレベルに上昇する。この際、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位は、容量Ｃ２によってトランジスタＮＴ３７のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。そして、４段目のシフトレジスタ回路部５３４のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４が出力される。
【０１６９】
５段目以降の各段のシフトレジスタ回路部においても、上記の３段目および４段目のシフトレジスタ回路部５３３および５３４による動作と同様の動作を行う。すなわち、所定段のシフトレジスタ回路部では、クロック信号ＣＫＶ１をＨレベルに上昇させることにより、ノードＮＤ２の電位を上昇させた後、イネーブル信号ＥＮＢ１をＨレベルに上昇させることにより、ノードＮＤ２の電位をさらに上昇させてＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）の電位にする。そして、所定段の次段のシフトレジスタ回路部では、クロック信号ＣＫＶ２をＨレベルに上昇させることにより、ノードＮＤ２の電位を上昇させた後、イネーブル信号ＥＮＢ２をＨレベルに上昇させることにより、ノードＮＤ２の電位をさらに上昇させてＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）の電位にする。この動作を各段のシフトレジスタ回路部で交互に行う。これにより、各段のシフトレジスタ回路部から出力されるシフト信号の電位を、順次、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）に上昇させる。
【０１７０】
この第５実施形態によるＶドライバの上記以外の動作は、上記した第３実施形態によるＶドライバの動作と同様である。
【０１７１】
第５実施形態では、上記のように、シフトレジスタ回路部５３３〜５３５において、トランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、たとえば、３段目のシフトレジスタ回路部５３３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ２４をオン状態にさせた後、イネーブル信号ＥＮＢ１によりトランジスタＮＴ２４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ２４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５３４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ３４をオン状態にさせた後、イネーブル信号ＥＮＢ２によりトランジスタＮＴ３４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ３４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）をより高くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ９１のゲートおよびトランジスタＮＴ９２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８３２のトランジスタＮＴ９１およびＮＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ低下するのをより抑制することができる。
【０１７２】
また、第５実施形態では、タイミングの異なる２つのイネーブル信号ＥＮＢ１およびＥＮＢ２を用いることによって、たとえば、３段目のシフトレジスタ回路部５３３のトランジスタＮＴ２７と、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７とが、それぞれ、オンするタイミングに合わせてトランジスタＮＴ２７およびＮＴ３７のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。また、シフトレジスタ回路部５３３のトランジスタＮＴ２７と、シフトレジスタ回路部５３４のトランジスタＮＴ３７とがそれぞれオフ状態になるまで、トランジスタＮＴ２７およびＮＴ３７のソース電位をＨレベルに保持することができる。これにより、トランジスタＮＴ２７およびＮＴ３７がそれぞれオフするまでの間に、トランジスタＮＴ２７およびＮＴ３７のソース電位がＬレベル（ＶＢＢ）に低下することに起因して、トランジスタＮＴ２７およびＮＴ３７のゲート電位が低下するという不都合が発生するのを抑制することができる。この場合、３段目のシフトレジスタ回路部５３３のノードＮＤ２から出力されるシフト信号ＳＲ３の電位と、４段目のシフトレジスタ回路部５３４のノードＮＤ２から出力されるシフト信号ＳＲ４の電位とが低下するのを抑制することができる。これにより、シフト信号ＳＲ３がゲートに入力される論理合成回路部８３２のトランジスタＮＴ９１の動作と、シフト信号ＳＲ４がゲートに入力される論理合成回路部８３２のトランジスタＮＴ９２の動作とが不安定になるのを抑制することができる。
【０１７３】
なお、第５実施形態の上記以外の効果は、上記第３実施形態による効果と同様である。
【０１７４】
（第６実施形態）
図１３は、本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。図１３を参照して、この第６実施形態では、上記第５実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１７５】
すなわち、この第６実施形態では、図１３に示すように、複数段のシフトレジスタ回路部５４１〜５４５と、スキャン方向切替回路部６４０と、入力信号切替回路部７４０と、複数段の論理合成回路部８４１〜８４３と、回路部９４０とが設けられている。なお、図１３では、図面の簡略化のため、５段分のシフトレジスタ回路部５４１〜５４５および３段分の論理合成回路部８４１〜８４３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１７６】
そして、１段目のシフトレジスタ回路部５４１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５４１ａおよび第２回路部５４１ｂによって構成されている。また、２段目のシフトレジスタ回路部５４２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５４２ａおよび第２回路部５４２ｂによって構成されている。
【０１７７】
ここで、第６実施形態では、３段目以降のシフトレジスタ回路部５４３〜５４５に、それぞれ、イネーブル信号線（ＥＮＢ１）とイネーブル信号線（ＥＮＢ２）とが交互に接続されている。このイネーブル信号線（ＥＮＢ１）を介して、所定のタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ１が供給されるとともに、イネーブル信号線（ＥＮＢ２）を介して、イネーブル信号ＥＮＢ１と異なるタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ２が供給されるように構成されている。
【０１７８】
具体的には、３段目のシフトレジスタ回路部５４３は、第１回路部５４３ａと第２回路部５４３ｂとによって構成されている。第１回路部５４３ａおよび第２回路部５４３ｂは、それぞれ、図５に示した第２実施形態の３段目のシフトレジスタ回路部５０３の第１回路部５０３ａおよび第２回路部５０３ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ２４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１７９】
また、４段目のシフトレジスタ回路部５４４は、第１回路部５４４ａと第２回路部５４４ｂとによって構成されている。第１回路部５４４ａおよび第２回路部５４４ｂは、それぞれ、図５に示した第２実施形態の４段目のシフトレジスタ回路部５０４の第１回路部５０４ａおよび第２回路部５０４ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ３４のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。
【０１８０】
また、５段目のシフトレジスタ回路部５４５は、第１回路部５４５ａと第２回路部５４５ｂとによって構成されている。第１回路部５４５ａおよび第２回路部５４５ｂは、それぞれ、図５に示した第２実施形態の５段目のシフトレジスタ回路部５０５の第１回路部５０５ａおよび第２回路部５０５ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ４４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１８１】
また、スキャン方向切替回路部６４０は、トランジスタＰＴ５１〜ＰＴ５５と、トランジスタＰＴ５７〜ＰＴ６０とを含む。すなわち、第６実施形態の入力信号切替回路部６４０は、図９に示した第４実施形態のスキャン方向切替回路部６２０の回路構成において、トランジスタＰＴ５６が設けられていない回路構成を有する。また、入力信号切替回路部７４０は、図９に示した第４実施形態の入力信号切替回路部７２０と同様の回路構成を有する。また、論理合成回路部８４１〜８４３は、それぞれ、図９に示した第４実施形態の論理合成回路部８２１〜８２３と同様の回路構成を有する。また、回路部９４０は、図９に示した第４実施形態の回路部９２０と同様の回路構成を有する。
【０１８２】
図１４は、本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１３および図１４を参照して、第６実施形態によるＶドライバの動作を説明する。この第６実施形態によるＶドライバでは、図１２に示した第５実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢとして入力する。これにより、第６実施形態によるシフトレジスタ回路部５４１〜５４５からは、図１１に示した第５実施形態によるシフトレジスタ回路部５３１〜５３５から出力されるシフト信号ＳＲ１〜ＳＲ５および出力信号ＳＲ１１〜ＳＲ１５のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第６実施形態による論理合成回路部８４１〜８４３からは、図１１に示した第５実施形態による論理合成回路部８３１〜８３３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第６実施形態によるＶドライバの上記以外の動作は、図１１に示した上記第５実施形態によるＶドライバの動作と同様である。
【０１８３】
なお、第６実施形態では、シフトレジスタ回路部５４３〜５４５のトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５４３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢ１によりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が降下する。また、４段目のシフトレジスタ回路部５４４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢ２によりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ３４のゲート電位が降下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８４２のトランジスタＰＴ９１およびＰＴ９２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８４２のトランジスタＰＴ９１およびＰＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。
【０１８４】
第６実施形態による上記以外の効果は、上記第５実施形態による効果と同様である。
【０１８５】
（第７実施形態）
図１５は、本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の回路図である。図１５を参照して、この第７実施形態では、図１に示した第１実施形態の液晶表示装置において、ドレイン線を駆動（スキャン）するためのＨドライバに本発明を適用する場合について説明する。
【０１８６】
この第７実施形態による液晶表示装置のＨドライバ４の内部には、図１５に示すように、図２に示した第１実施形態のＶドライバ５と同様、複数段のシフトレジスタ回路部５１〜５５と、スキャン方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３とが設けられている。なお、図１５では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。そして、この第７実施形態では、論理合成回路部８１〜８３と水平スイッチ３とが接続されている。具体的には、水平スイッチ３は、論理合成回路部８１〜８３の段数に応じた数のｎチャネルトランジスタＮＴ１２１〜１２３を含む。以下、ｎチャネルトランジスタＮＴ１２１〜ＮＴ１２３は、それぞれ、トランジスタＮＴ１２１〜ＮＴ１２３と称する。
【０１８７】
そして、トランジスタＮＴ１２１のソースは、ダミードレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２１のゲートは、論理合成回路部８１のノードＮＤ４に接続されている。また、トランジスタＮＴ１２２のソースは、１段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２２のゲートは、論理合成回路部８２のノードＮＤ４に接続されている。また、トランジスタＮＴ１２３のソースは、２段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２３のゲートは、論理合成回路部８３のノードＮＤ４に接続されている。
【０１８８】
次に、図１５を参照して、第７実施形態によるＨドライバのシフトレジスタ回路の動作を説明する。この第７実施形態によるＨドライバ４では、各段の論理合成回路部８１〜８３から順次出力されるＨレベルのシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２が、対応する水平スイッチ３のトランジスタＮＴ１２１〜ＮＴ１２３のゲートにそれぞれ入力される。これにより、水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３が順次オン状態になる。このため、ビデオ信号線（Ｖｉｄｅｏ）から映像信号が水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３を介して、順次各段のドレイン線に出力される。この第７実施形態によるＨドライバ４の上記以外の動作は、図２に示した上記第１実施形態によるＶドライバ５の動作と同様である。
【０１８９】
第７実施形態では、上記のように構成することによって、Ｈドライバを含む液晶表示装置の回路構成を簡素化することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１９０】
（第８実施形態）
図１６は、本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。図１６を参照して、この第８実施形態では、本発明を、ｎチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。
【０１９１】
すなわち、この第８実施形態では、図１６に示すように、基板１ｂ上に、表示部６が形成されている。この表示部６には、ｎチャネルトランジスタ６１および６２（以下、トランジスタ６１および６２という）と、補助容量６３と、陽極６４と、陰極６５と、陽極６４と陰極６５との間に挟持された有機ＥＬ素子６６とを含む画素６０がマトリクス状に配置されている。なお、図１６の表示部６には、１画素分の構成を示している。そして、トランジスタ６１のソースは、トランジスタ６２のゲートと補助容量６３の一方の電極とに接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ６１のゲートは、ゲート線に接続されている。また、トランジスタ６２のソースは、陽極６４に接続されているとともに、ドレインは、電流供給線（図示せず）に接続されている。
【０１９２】
また、Ｈドライバ４内部の回路構成は、図１５に示した第７実施形態のＨドライバ４の回路構成と同様である。また、Ｖドライバ５内部の回路構成は、図１に示した第１実施形態のＶドライバ５の回路構成と同様である。第８実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１９３】
第８実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＶドライバおよびＨドライバの回路構成を簡素化することができるなどの上記第１および第７実施形態と同様の効果を得ることができる。
【０１９４】
（第９実施形態）
図１７は、本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。図１７を参照して、この第９実施形態では、本発明を、ｐチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。
【０１９５】
すなわち、この第９実施形態では、図１７に示すように、基板１ｃ上に、表示部６ａが形成されている。この表示部６ａには、ｐチャネルトランジスタ６１ａおよび６２ａ（以下、トランジスタ６１ａおよび６２ａという）と、補助容量６３ａと、陽極６４ａと、陰極６５ａと、陽極６４ａと陰極６５ａとの間に挟持された有機ＥＬ素子６６ａとを含む画素６０ａがマトリクス状に配置されている。なお、図１７の表示部６ａには、１画素分の構成を示している。そして、トランジスタ６１ａのソースは、ドレイン線に接続されているとともに、ドレインは、トランジスタ６２ａのゲートと補助容量６３ａの一方の電極とに接続されている。このトランジスタ６１ａのゲートは、ゲート線に接続されている。また、トランジスタ６２ａのソースは、電流供給線（図示せず）に接続されているとともに、ドレインは、陽極６４ａに接続されている。
【０１９６】
また、Ｖドライバ５ａ内部の回路構成は、図４に示した第２実施形態のＶドライバ５ａの回路構成と同様である。第９実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図４に示した第２実施形態による液晶表示装置と同様である。
【０１９７】
第９実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、Ｖドライバの回路構成を簡素化することができるなどの上記第２実施形態と同様の効果を得ることができる。
【０１９８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１９９】
たとえば、上記第１〜第９実施形態では、本発明を液晶表示装置または有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０２００】
また、上記第１〜第７実施形態では、ＶドライバまたはＨドライバのいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、ＶドライバおよびＨドライバの両方に、本発明を適用するようにしてもよい。
【０２０１】
また、上記第７実施形態では、本発明によるＨドライバに用いるトランジスタを全てｎチャネルトランジスタで構成した例について示したが、本発明はこれに限らず、本発明によるＨドライバに用いるトランジスタを全てｐチャネルトランジスタで構成してもよい。
【０２０２】
また、ｎチャネルトランジスタを用いた第１、第３、第５、第７および第８実施形態において、全ての容量をｎチャネルトランジスタにより構成してもよい。また、ｐチャネルトランジスタを用いた第２、第４、第６および第９実施形態において、全ての容量をｐチャネルトランジスタにより構成してもよい。
【図面の簡単な説明】
【０２０３】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図３】本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図４】本発明の第２実施形態による液晶表示装置を示した平面図である。
【図５】図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図６】本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図７】本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図８】本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図９】本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１０】本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１１】本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１２】本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１３】本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１４】本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１５】本発明の第７実施形態による液晶表示装置のＨドライバ内部の回路図である。
【図１６】本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。
【図１７】本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。
【図１８】従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。
【図１９】図１８に示した従来のシフトレジスタ回路の動作を説明するための波形図である。
【符号の説明】
【０２０４】
５２、５３、５４、５５、５０２、５０３、５０４、５０５、５１２、５１３、５１４、５１５、５２２、５２３、５２４、５２５、５３２、５３３、５３４、５３５、５４２、５４３、５４４、５４５ シフトレジスタ回路部（第１シフトレジスタ回路部、第２シフトレジスタ回路部）
８１、８２、８３、８０１、８０２、８０３、８１１、８１２、８１３、８２１、８２２、８２３、８３１、８３２、８３３、８４１、８４２、８４３ 論理合成回路部
８１ａ、８２ａ、８３ａ、８０１ａ、８０２ａ、８０３ａ、８１１ａ、８１２ａ、８１３ａ、８２１ａ、８２２ａ、８２３ａ、８３１ａ、８３２ａ、８３３ａ、８４１ａ、８４２ａ、８４３ａ 電位固定回路部
ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４ ｎチャネルトランジスタ（第６トランジスタ、第７トランジスタ）
ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４ ｐチャネルトランジスタ（第６トランジスタ、第７トランジスタ）
ＮＴ８１、ＮＴ９１、ＮＴ１０１ ｎチャネルトランジスタ（第１トランジスタ、第２トランジスタ）
ＰＴ８１、ＰＴ９１、ＰＴ１０１ ｐチャネルトランジスタ（第１トランジスタ、第２トランジスタ）
ＮＴ８３、ＮＴ９３、ＮＴ１０３ ｎチャネルトランジスタ（第３トランジスタ）
ＰＴ８３、ＰＴ９３、ＰＴ１０３ ｐチャネルトランジスタ（第３トランジスタ）
ＮＴ８４、ＮＴ９４、ＮＴ１０４ ｎチャネルトランジスタ（第５トランジスタ）
ＰＴ８４、ＰＴ９４、ＰＴ１０４ ｐチャネルトランジスタ（第５トランジスタ）
ＮＴ８５、ＮＴ８６、ＮＴ９５、ＮＴ９６、ＮＴ１０５、ＮＴ１０６ ｎチャネルトランジスタ（第４トランジスタ）
ＰＴ８５、ＰＴ８６、ＰＴ９５、ＰＴ９６、ＰＴ１０５、ＰＴ１０６ ｐチャネルトランジスタ（第４トランジスタ）
Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２ 容量（第２容量、第３容量）
Ｃ８１、Ｃ９１、Ｃ１０１ 容量（第１容量）
【技術分野】
【０００１】
この発明は、表示装置に関し、特に、シフトレジスタ回路を有する表示装置に関する。
【背景技術】
【０００２】
従来、抵抗負荷型のインバータ回路が知られている（たとえば、非特許文献１参照）。また、従来では、上記した抵抗負荷型のインバータ回路を含むシフトレジスタ回路が知られている。なお、シフトレジスタ回路は、たとえば、液晶表示装置や有機ＥＬ表示装置のゲート線やドレイン線を駆動する回路に用いられる。
【０００３】
図１８は、従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。図１８を参照して、従来のシフトレジスタ回路１０００ａは、第１回路部１００１ａと第２回路部１００２ａとによって構成されている。また、２段目のシフトレジスタ回路１０００ｂは、第１回路部１００１ｂと第２回路部１００２ｂとによって構成されている。
【０００４】
１段目のシフトレジスタ回路１０００ａを構成する第１回路部１００１ａは、ｎチャネルトランジスタＮＴ２０１およびＮＴ２０２と、容量Ｃ２０１と、抵抗Ｒ２０１とを含む。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ２０１およびＮＴ２０２は、それぞれ、トランジスタＮＴ２０１およびＮＴ２０２と称する。トランジスタＮＴ２０１のソースは、ノードＮＤ２０１に接続されているとともに、ドレインには、スタート信号ＳＴが入力される。このトランジスタＮＴ２０１のゲートには、クロック信号ＣＬＫ１が供給される。また、トランジスタＮＴ２０２のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、ノードＮＤ２０２に接続されている。また、容量Ｃ２０１の一方の電極は、ノードＮＤ２０１に接続されているとともに、他方の電極は、負側電位ＶＳＳに接続されている。また、抵抗Ｒ２０１の一方端子は、正側電位ＶＤＤに接続されているとともに、他方端子は、ノードＮＤ２０２に接続されている。そして、トランジスタＮＴ２０２と抵抗Ｒ２０１とによって、インバータ回路が構成されている。
【０００５】
また、１段目のシフトレジスタ回路１０００ａを構成する第２回路部１００２ａは、ｎチャネルトランジスタＮＴ２０３と、抵抗Ｒ２０２とを含む。以下、従来技術の説明においては、ｎチャネルトランジスタＮＴ２０３は、トランジスタＮＴ２０３と称する。トランジスタＮＴ２０３のソースは、負側電位ＶＳＳに接続されているとともに、ドレインは、ノードＮＤ２０３に接続されている。また、抵抗Ｒ２０２の一方端子は、正側電位ＶＤＤに接続されているとともに、他方端子は、ノードＮＤ２０３に接続されている。そして、トランジスタＮＴ２０３と抵抗Ｒ２０２とによって、インバータ回路が構成されている。
【０００６】
また、２段目以降のシフトレジスタ回路も、上記した１段目のシフトレジスタ回路１０００ａと同様の回路構成を有する。なお、後段のシフトレジスタ回路の第１回路部は、前段のシフトレジスタ回路の出力ノードに接続されるように構成されている。また、奇数段に配置された第１回路部のトランジスタＮＴ２０１のゲートには、上記したようにクロック信号ＣＬＫ１が供給されるとともに、偶数段に配置された第１回路部のトランジスタＮＴ２０１のゲートには、クロック信号ＣＬＫ２が供給される。
【０００７】
図１９は、図１８に示した従来のシフトレジスタ回路の動作を説明するための波形図である。次に、図１８および図１９を参照して、従来のシフトレジスタ回路の動作について説明する。
【０００８】
まず、スタート信号ＳＴがＨレベルになる。この後、クロック信号ＣＬＫ１がＨレベルになる。この際、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオン状態になるとともに、ノードＮＤ２０１の電位がＨレベルに上昇するので、トランジスタＮＴ２０２がオン状態になる。これにより、ノードＮＤ２０２の電位がＬレベルに降下することによりトランジスタＮＴ２０３がオフ状態になるので、ノードＮＤ２０３の電位がＨレベルに上昇して１段目のシフトレジスタ回路１０００ａからＨレベルの出力信号ＳＲ１が出力される。なお、クロック信号ＣＬＫ１がＨレベルである期間には、容量Ｃ２０１にＨレベルの電位が蓄積される。
【０００９】
次に、クロック信号ＣＬＫ１がＬレベルになる。この際、１段目のシフトレジスタ回路１０００ａのトランジスタＮＴ２０１がオフ状態になる。この後、スタート信号ＳＴがＬレベルになる。ここで、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオフ状態になったとしても、ノードＮＤ２０１の電位が容量Ｃ２０１に蓄積されたＨレベルの電位によりＨレベルに保持されているので、トランジスタＮＴ２０２がオン状態に保持される。このため、ノードＮＤ２０２の電位がＨレベルに上昇しないので、トランジスタＮＴ２０３がオフ状態に保持される。これにより、１段目のシフトレジスタ回路１０００ａからＨレベルの出力信号ＳＲ１が出力され続ける。
【００１０】
次に、クロック信号ＣＬＫ２がＨレベルになる。これにより、２段目のシフトレジスタ１０００ｂには、１段目のシフトレジスタ回路１０００ａのＨレベルの出力信号ＳＲ１が入力されるので、上記した１段目のシフトレジスタ回路１０００ａと同様の動作が行われる。これにより、２段目のシフトレジスタ回路１０００ｂからＨレベルの出力信号ＳＲ２が出力される。
【００１１】
この後、クロック信号ＣＬＫ１が再度Ｈレベルになる。この際、１段目のシフトレジスタ回路１０００ａにおいて、トランジスタＮＴ２０１がオン状態になるとともに、ノードＮＤ２０１の電位がＬレベルに降下する。このため、トランジスタＮＴ２０２がオフ状態になるとともに、ノードＮＤ２０２の電位がＨレベルに上昇するので、トランジスタＮＴ２０３がオン状態になる。これにより、ノードＮＤ２０３の電位がＨレベルからＬレベルに降下するので、１段目のシフトレジスタ回路１０００ａからＬレベルの出力信号ＳＲ１が出力される。上記のような動作によって、各段のシフトレジスタ回路からタイミングのシフトしたＨレベルの出力信号（ＳＲ１、ＳＲ２、ＳＲ３…）が順次出力される。
【００１２】
【非特許文献１】岸野正剛著「半導体デバイスの基礎」、オーム社出版、１９８５年４月２５日、ｐｐ．１８４−１８７
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１８に示した従来のシフトレジスタ回路では、図１９に示すように、各段のシフトレジスタ回路１０００ａおよび１０００ｂから出力される前段の出力信号のＨレベルの期間と、次段の出力信号のＨレベルの期間とが重なるので、このような出力信号を表示装置のゲート線に出力して各段のゲート線を順次駆動する場合には、前段のゲート線と次段のゲート線とが重なって駆動されるという不都合が生じる。このような不都合を解消するため、Ｈレベルの期間が重ならない１段おきのシフトレジスタ回路の出力信号を各段のゲート線に入力することも考えられる。しかしながら、この場合には、各段のゲート線を順次駆動するために、ゲート線の数の２倍の段数のシフトレジスタ回路が必要になるという不都合がある。これにより、シフトレジスタ回路を含む表示装置の回路構成を簡素化するのが困難であるという問題点がある。
【００１４】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、回路構成を簡素化することが可能な表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【００１５】
上記目的を達成するために、この発明の一の局面における表示装置は、第１導電型のトランジスタによって構成され、第１シフト信号を出力する第１シフトレジスタ回路部と、第１導電型のトランジスタによって構成され、第２シフト信号を出力するとともに、第１シフトレジスタ回路部の次段に配置される第２シフトレジスタ回路部と、第１シフト信号と、第２シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部と、を含むシフトレジスタ回路を備えている。
【００１６】
この一の局面による表示装置では、上記のように、第１シフト信号を出力する第１シフトレジスタ回路部と、第２シフト信号を出力するとともに、第１シフトレジスタ回路部の次段に配置される第２シフトレジスタ回路部と、第１シフト信号と、第２シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部とを含むように、シフトレジスタ回路を構成することによって、第１シフトレジスタ回路部の第１シフト信号と、次段の第２シフトレジスタ回路部の第２シフト信号とを用いて、シフトレジスタ回路の論理合成回路部から所定のシフト出力信号を出力させることができるとともに、第２シフトレジスタ回路部の第２シフト信号と、第２シフトレジスタ回路部の次段のシフトレジスタ回路部のシフト信号とを用いて、シフトレジスタ回路の論理合成回路部から上記の所定のシフト出力信号に対してタイミングの重ならない次段のシフト出力信号を出力させることができる。これにより、所定のシフト出力信号を出力するために用いる２段分のシフトレジスタ回路部と、所定の出力信号に対してタイミングの重ならない次段のシフト出力信号を出力するために用いる２段分のシフトレジスタ回路部とにおいて、１段分のシフトレジスタ回路部を共用することができる。このため、シフトレジスタ回路を構成するシフトレジスタ回路部の段数を少なくすることができるので、シフトレジスタ回路を含む表示装置の回路構成を簡素化することができる。また、第１シフトレジスタ回路部および第２シフトレジスタ回路部を両方とも第１導電型のトランジスタによって構成することにより、第１シフトレジスタ回路部および第２シフトレジスタ回路部を第１導電型および第２導電型の２種類のトランジスタによって構成する場合に比べて、第１シフトレジスタ回路部および第２シフトレジスタ回路部を形成する際、イオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、論理合成回路部は、ソース／ドレインの一方が第１電位と第２電位とに切り替わる第１信号を供給する第１信号線に接続されるとともに、ゲートに第１シフト信号が入力される第１導電型の第１トランジスタと、第１トランジスタのソース／ドレインの他方にソース／ドレインの一方が接続されるとともに、ゲートに第２シフト信号が入力される第１導電型の第２トランジスタとを含み、第１シフト信号および第２シフト信号が第１電位のときに、第１トランジスタおよび第２トランジスタがオン状態になるとともに、第１信号線から第１トランジスタのソース／ドレインの一方に第１電位の第１信号が供給されることにより、第１トランジスタおよび第２トランジスタを介して第１電位のシフト出力信号が出力され、第１シフト信号が第１電位から第２電位に変化する際に、第１信号線から第１トランジスタのソース／ドレインの一方に第２電位の第１信号が供給されることにより、第１トランジスタおよび第２トランジスタを介して第２電位のシフト出力信号が出力される。このように構成すれば、第１シフト信号および第２シフト信号が第１電位のときに、論理合成回路部の第１トランジスタおよび第２トランジスタを介して、第１電位の第１シフト信号と第１電位の第２シフト信号とを論理合成した第１電位のシフト出力信号を出力することができるとともに、第１シフト信号が第１電位から第２電位に変化する際に、論理合成回路部の第１トランジスタおよび第２トランジスタを介して、第２電位の第１シフト信号と第１電位の第２シフト信号とを論理合成した第２電位のシフト出力信号を出力することができる。これにより、容易に、論理合成回路部から第１シフト信号と第２シフト信号とを論理合成したシフト出力信号を出力することができる。
【００１８】
この場合において、好ましくは、第１信号が第２電位の期間は、シフト出力信号は強制的に第２電位に保持される。このように構成すれば、論理合成回路部が複数段設けられるとともに、複数段の論理合成回路部から出力されるシフト出力信号の電位が順次第２電位（たとえば、Ｌレベル）から第１電位（たとえば、Ｈレベル）に変化する場合に、第１信号が第２電位（Ｌレベル）の期間において、前段の論理合成回路部から出力されるシフト出力信号と、次段の論理合成回路部から出力されるシフト出力信号とを両方とも強制的に第２電位（Ｌレベル）にすることができる。これにより、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）で、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）のときに、第１信号を第２電位（Ｌレベル）にすることにより、前段および次段の論理合成回路部からそれぞれ出力されるシフト出力信号を共に第２電位（Ｌレベル）にすることができる。また、第１信号が第２電位（Ｌレベル）の期間の後に、次段の論理合成回路部から出力されるシフト出力信号のみを第１電位（Ｈレベル）に変化させれば、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）から第２電位（Ｌレベル）に変化するタイミングと、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）から第１電位（Ｈレベル）に変化するタイミングとが重なるのを抑制することができる。これにより、前段の論理合成回路部から出力されるシフト出力信号が第１電位（Ｈレベル）から第２電位（Ｌレベル）に変化するタイミングと、次段の論理合成回路部から出力されるシフト出力信号が第２電位（Ｌレベル）から第１電位（Ｈレベル）に変化するタイミングとが重なることに起因するノイズの発生を抑制することができる。
【００１９】
上記第１シフト信号が第１電位から第２電位に変化するときに、第２電位のシフト出力信号が出力される構成において、好ましくは、論理合成回路部は、第１シフト信号が第１電位から第２電位に変化した後、シフト出力信号を第２電位に固定するための電位固定回路部を含む。このように構成すれば、電位固定回路部により、第１シフト信号が第１電位から第２電位に変化した後、シフト出力信号を第２電位に固定することができるので、第１シフト信号が第２電位で第２シフト信号が第１電位のときに、シフト出力信号を第２電位に固定することができる。また、その後、第２シフト信号が第２電位に変化することにより第１シフト信号および第２シフト信号が両方とも第１電位になった場合にも、シフト出力信号を第２電位に固定することができる。
【００２０】
上記電位固定回路部を含む構成において、好ましくは、電位固定回路部は、第２電位側と第２トランジスタとの間に接続され、第１シフト信号が第２電位のときに、第１電位の所定の信号がゲートに入力されることによりオン状態になる第１導電型の第３トランジスタを含む。このように構成すれば、第１シフト信号が第１電位から第２電位に変化した後、オン状態の第３トランジスタを介して、第２電位側から第２電位の信号を供給することができるので、この第２電位の信号をシフト出力信号として出力すれば、容易に、第１シフト信号が第１電位から第２電位に変化した後、シフト出力信号を第２電位に固定することができる。
【００２１】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、シフトレジスタ回路は、第２シフトレジスタ回路部の次段の第３シフトレジスタ回路部を含み、第１シフト信号が第１電位から第２電位に変化する際に、第３シフトレジスタ回路部から第１電位の出力信号が第３トランジスタのゲートに入力される。このように構成すれば、容易に、第１電位の第３シフト信号により、第１シフト信号が第１電位から第２電位に変化する際に、第３トランジスタをオン状態にすることができる。
【００２２】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、第３トランジスタのゲートには、第１電位と第２電位とに切り替わる第２信号を供給する第２信号線から第２信号が供給され、第１シフト信号が第２電位のときに、第２信号線から第１電位の第２信号が第３トランジスタのゲートに入力される。このように構成すれば、容易に、第１電位の第２信号により、第１シフト信号が第１電位から第２電位に変化する際に、第３トランジスタをオン状態にすることができる。
【００２３】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、第３トランジスタのゲートとソースとの間には、第１容量が接続されている。このように構成すれば、第３トランジスタのゲートに第１電位の所定の信号が入力されたときに、第１容量が充電されることにより、その後、第３トランジスタのゲート電位を第１電位に保持することができる。これにより、第１シフト信号が第２電位のときに、第３トランジスタのゲートに第１電位の所定の信号が入力されることにより第３トランジスタがオン状態になった後、第３トランジスタをオン状態に保持することができる。このため、第３トランジスタを介して出力されるシフト出力信号を第２電位に固定した状態で保持することができる。
【００２４】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、電位固定回路部は、第３トランジスタのゲートに接続され、ダイオード接続された第１導電型の第４トランジスタを含み、所定の信号は、第４トランジスタを介して第３トランジスタのゲートに入力される。このように構成すれば、所定の信号が第１電位と第２電位とに切り替わる場合にも、所定の信号が第１電位のときには、その第１電位の所定の信号は、ダイオード接続された第４トランジスタを介して第３トランジスタのゲートに入力される一方、所定の信号が第２電位のときには、その第２電位の所定の信号は、ダイオード接続された第４トランジスタを介して第３トランジスタのゲートに入力されないようにすることができる。これにより、所定の信号が第１電位と第２電位とに切り替わる場合にも、第１電位の所定の信号のみを第３トランジスタのゲートに入力することができる。
【００２５】
上記電位固定回路部が第３トランジスタを含む構成において、好ましくは、第３トランジスタは、第１シフト信号および第２シフト信号が第１電位のときにオフ状態になる。このように構成すれば、第１シフト信号および第２シフト信号が第１電位であることにより、第１トランジスタおよび第２トランジスタがオン状態のときに、第３トランジスタをオフ状態にすることができるので、第１トランジスタ、第２トランジスタおよび第３トランジスタを介して、第１信号線と第２電位側との間で貫通電流が流れるのを抑制することができる。これにより、シフトレジスタ回路を含む表示装置の消費電流が増大するのを抑制することができる。
【００２６】
この場合において、好ましくは、電位固定回路部は、第２電位側と、第３トランジスタのゲートとの間に接続され、第１シフト信号および第２シフト信号が第１電位のときに、第１トランジスタおよび第２トランジスタを介して、第１電位の出力信号がゲートに入力されることによりオン状態になる第１導電型の第５トランジスタを含む。このように構成すれば、第１シフト信号および第２シフト信号が第１電位のときに、オン状態の第５トランジスタを介して第２電位側から第３トランジスタのゲートに第２電位を供給することができる。これにより、容易に、第５トランジスタにより、第１シフト信号および第２シフト信号が第１電位のときに、第３トランジスタをオフ状態にすることができる。
【００２７】
上記論理合成回路部が第１シフト信号がゲートに入力される第１トランジスタと、第２シフト信号がゲートに入力される第２トランジスタとを含む構成において、好ましくは、第１シフトレジスタ回路部は、ドレインに第１電位が供給されるとともに、第１シフト信号が出力されるノードにゲートが接続される第６トランジスタと、第６トランジスタのゲートとソースとの間に接続された第２容量とを含み、第２シフトレジスタ回路部は、ドレインに第１電位が供給されるとともに、第２シフト信号が出力されるノードにゲートが接続される第７トランジスタと、第７トランジスタのゲートとソースとの間に接続された第３容量とを含み、第６トランジスタのゲート電位は、第２容量が接続された第６トランジスタのゲート−ソース間電圧を維持するように、第６トランジスタのソース電位の上昇または低下に伴って上昇または低下され、第７トランジスタのゲート電位は、第３容量が接続された第７トランジスタのゲート−ソース間電圧を維持するように、第７トランジスタのソース電位の上昇または低下に伴って上昇または低下される。
【００２８】
このように構成すれば、たとえば、第６および第７トランジスタのドレインに正側電位ＶＤＤが供給されるとともに、第１トランジスタおよび第２トランジスタがｎチャネルトランジスタの場合、第６および第７トランジスタのゲート電位をＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇させることができるので、第１トランジスタおよび第２トランジスタのゲートに、それぞれ、ＶＤＤ＋Ｖｔよりも高い電位（ＶＤＤ＋Ｖα）を有する第１シフト信号および第２シフト信号を供給することができる。これにより、第１トランジスタおよび第２トランジスタを介して出力されるシフト出力信号の電位が、ＶＤＤから第１トランジスタおよび第２トランジスタのしきい値電圧（Ｖｔ）分だけ低下するのを抑制することができる。また、第６および第７トランジスタのドレインに負側電位ＶＢＢが供給されるとともに、第１トランジスタおよび第２トランジスタがｐチャネルトランジスタの場合、第６および第７トランジスタのゲート電位をＶＢＢよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで低下させることができるので、第１トランジスタおよび第２トランジスタのゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＤＤ−Ｖα）を有する第１シフト信号および第２シフト信号を供給することができる。これにより、第１トランジスタおよび第２トランジスタを介して出力されるシフト出力信号の電位が、ＶＢＢから第１トランジスタおよび第２トランジスタのしきい値電圧（Ｖｔ）分だけ上昇するのを抑制することができる。
【００２９】
上記第６トランジスタのゲートとソースとの間に第２容量が接続されているとともに、第７トランジスタのゲートとソースとの間に第３容量が接続されている構成において、好ましくは、第６トランジスタのドレインには、第１電位と第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、第７トランジスタのドレインには、第３信号を供給する第３信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、第３信号は、第１クロック信号が第２電位から第１電位になった後と、第２クロック信号が第２電位から第１電位になった後とに、それぞれ、第２電位から第１電位に切り替わる。
【００３０】
このように構成すれば、第１クロック信号（第２クロック信号）により第６トランジスタ（第７トランジスタ）のゲート電位を第２電位から第１電位に変化させるのに伴って、第６トランジスタ（第７トランジスタ）をオン状態にさせた後、第３信号により第６トランジスタ（第７トランジスタ）のソース電位を第２電位から第１電位に変化させることができる。これにより、その際の第６トランジスタ（第７トランジスタ）のソース電位の変化分も第６トランジスタ（第７トランジスタ）のゲート電位を上昇または低下させることができる。すなわち、第６トランジスタ（第７トランジスタ）のドレインに固定的な電位である第１電位が供給されている場合の第６トランジスタ（第７トランジスタ）のゲートとソースとの間の第２容量（第３容量）による第６トランジスタ（第７トランジスタ）のゲート電位の上昇または低下に加えて、ソース電位を第２電位から第１電位に変化させるときの変化分も第６トランジスタ（第７トランジスタ）のゲート電位をより高くまたは低くすることができる。これにより、第６トランジスタおよび第７トランジスタのドレインに固定的な電位である第１電位が供給されている場合に比べて、第１シフト信号および第２シフト信号の電位を第１電位よりも高くまたは低くすることができるので、より容易に、第１および第２シフト信号の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位またはＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、第１トランジスタのゲートおよび第２トランジスタのゲートに、ＶＤＤ＋Ｖｔ以上の電位またはＶＢＢ−Ｖｔ以下の電位を有する第１シフト信号および第２シフト信号を供給することができるので、第１トランジスタおよび第２トランジスタを介して出力されるシフト出力信号の電位がしきい値電圧（Ｖｔ）分だけ低下または上昇するのをより抑制することができる。
【００３１】
上記第６トランジスタのゲートとソースとの間に第２容量が接続されているとともに、第７トランジスタのゲートとソースとの間に第３容量が接続されている構成において、好ましくは、第６トランジスタのドレインには、第１電位と第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、第７トランジスタのドレインには、第１電位と第２電位とに切り替わる第４信号を供給する第４信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、第３信号は、第１クロック信号が第２電位から第１電位になった後、第２電位から第１電位に切り替わり、第４信号は、第２クロック信号が第２電位から第１電位になった後、第２電位から第１電位に切り替わる。
【００３２】
このように構成すれば、第１シフトレジスタ回路部の第６トランジスタと、第２シフトレジスタ回路部の第７トランジスタとが、それぞれ、第１クロック信号と第２クロック信号とに応答してオンするタイミングに合わせて第６および第７トランジスタのソース電位を第２電位から第１電位に変化させることができる。また、第１シフトレジスタ回路部の第６トランジスタと、第２シフトレジスタ回路部の第７トランジスタとがそれぞれ第１クロック信号と第２クロック信号とに応答してオフ状態になるまで、第６および第７トランジスタのソース電位をそれぞれ第１電位に保持することができる。これにより、第６および第７トランジスタが第1および第２クロック信号に応答してオフするまでの間に、第６および第７トランジスタのソース電位が第２電位になることに起因して、第６および第７トランジスタのゲート電位が変動するという不都合が発生するのを抑制することができる。この場合、第１シフトレジスタ回路部の第６トランジスタのゲートが接続されたノードから出力される第１シフト信号と、第２シフトレジスタ回路部の第７トランジスタのゲートが接続されたノードから出力される第２シフト信号とが変動するのを抑制することができるので、第１シフト信号がゲートに入力される論理合成回路部の第１トランジスタの動作と、第２シフト信号がゲートに入力される論理合成回路部の第２トランジスタの動作とが不安定になるのを抑制することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に基づいて説明する。
【００３４】
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【００３５】
まず、図１を参照して、この第１実施形態では、基板１上に、表示部２が設けられている。この表示部２には、画素２０がマトリクス状に配置されている。なお、図１では、図面の簡略化のため、１つの画素２０のみを図示している。各々の画素２０は、ｎチャネルトランジスタ２１（以下、トランジスタ２１という）、画素電極２２、画素電極２２に対向配置された各画素２０に共通の対向電極２３、画素電極２２と対向電極２３との間に挟持された液晶２４、および、補助容量２５によって構成されている。そして、トランジスタ２１のソースは、画素電極２２および補助容量２５に接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ２１のゲートはゲート線に接続されている。
【００３６】
また、表示部２の一辺に沿うように、基板１上に、表示部２のドレイン線を駆動（スキャン）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部２の他の辺に沿うように、基板１上に、表示部２のゲート線を駆動（スキャン）するためのＶドライバ５が設けられている。なお、図１の水平スイッチ３には、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図１のＨドライバ４およびＶドライバ５には、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。
【００３７】
また、基板１の外部には、駆動ＩＣ１０が設置されている。この駆動ＩＣ１０は、信号発生回路１１および電源回路１２を備えている。駆動ＩＣ１０からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＳＴＶ、スキャン方向切替信号ＣＳＶ、クロック信号ＣＫＶ、イネーブル信号ＥＮＢ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。また、駆動ＩＣ１０からＶドライバ５へは、スタート信号ＳＴＶ、イネーブル信号ＥＮＢ、スキャン方向切替信号ＣＳＶ、クロック信号ＣＫＶ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。
【００３８】
また、図２を参照して、第１実施形態では、Ｖドライバ５の内部に、複数段のシフトレジスタ回路部５１〜５５と、スキャン方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３とが設けられている。なお、図２では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【００３９】
そして、１段目のシフトレジスタ回路部５１は、第１回路部５１ａと第２回路部５１ｂとによって構成されている。第１回路部５１ａは、ｎチャネルトランジスタＮＴ１およびＮＴ２と、ダイオード接続されたｎチャネルトランジスタＮＴ３と、容量Ｃ１とを含む。また、第２回路部５１ｂは、ｎチャネルトランジスタＮＴ４、ＮＴ５、ＮＴ６およびＮＴ７と、ダイオード接続されたｎチャネルトランジスタＮＴ８と、容量Ｃ２とを含む。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ８は、それぞれ、トランジスタＮＴ１〜ＮＴ８と称する。
【００４０】
また、１段目のシフトレジスタ回路部５１に設けられたトランジスタＮＴ１〜ＮＴ８は、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。また、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８は、互いに電気的に接続された２つのゲート電極を有する。また、第１回路部５１ａにおいて、トランジスタＮＴ１のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ１に接続されている。また、容量Ｃ１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ１に接続されている。また、トランジスタＮＴ２のソースは、トランジスタＮＴ３を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。
【００４１】
また、第２回路部５１ｂにおいて、トランジスタＮＴ４のソースは、ノードＮＤ３に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ４のゲートは、ノードＮＤ２に接続されている。また、トランジスタＮＴ５のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３に接続されている。このトランジスタＮＴ５のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ６のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６は、トランジスタＮＴ５がオン状態のときに、トランジスタＮＴ４をオフ状態にするために設けられている。また、トランジスタＮＴ７のソースは、トランジスタＮＴ８を介してノードＮＤ２に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ２は、トランジスタＮＴ４のゲートとソースとの間に接続されている。
【００４２】
また、２段目以降のシフトレジスタ回路部５２〜５５は、上記した１段目のシフトレジスタ回路部５１と同様の回路構成を有する。具体的には、２段目以降のシフトレジスタ回路部５２〜５５は、それぞれ、１段目のシフトレジスタ回路部５１の第１回路部５１ａと同様の回路構成を有する第１回路部５２ａ〜５５ａと、第２回路部５１ｂと同様の回路構成を有する第２回路部５２ｂ〜５５ｂとによって構成されている。
【００４３】
２段目のシフトレジスタ回路部５２は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ１１〜ＮＴ１８と、容量Ｃ１およびＣ２に対応する容量Ｃ１１およびＣ１２とを含む。なお、ｎチャネルトランジスタＮＴ１４は、本発明の「第６トランジスタ」の一例であり、容量Ｃ１２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ１１〜ＮＴ１８は、それぞれ、トランジスタＮＴ１１〜ＮＴ１８と称する。また、３段目のシフトレジスタ回路部５３は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ２１〜ＮＴ２８と、容量Ｃ１およびＣ２に対応する容量Ｃ２１およびＣ２２とを含む。なお、ｎチャネルトランジスタＮＴ２４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ２２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ２１〜ＮＴ２８は、それぞれ、トランジスタＮＴ２１〜ＮＴ２８と称する。
【００４４】
また、４段目のシフトレジスタ回路部５４は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ３１〜ＮＴ３８と、容量Ｃ１およびＣ２に対応する容量Ｃ３１およびＣ３２とを含む。なお、ｎチャネルトランジスタＮＴ３４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ３２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ３１〜ＮＴ３８は、それぞれ、トランジスタＮＴ３１〜ＮＴ３８と称する。また、５段目のシフトレジスタ回路部５５は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ４１〜ＮＴ４８と、容量Ｃ１およびＣ２に対応する容量Ｃ４１およびＣ４２とを含む。なお、ｎチャネルトランジスタＮＴ４４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ４２は、本発明の「第２容量」の一例である。以下、ｎチャネルトランジスタＮＴ４１〜ＮＴ４８は、それぞれ、トランジスタＮＴ４１〜ＮＴ４８と称する。
【００４５】
そして、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７と、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２およびＮＴ３７とは、クロック信号線（ＣＫＶ２）に接続されている。また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７と、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２およびＮＴ４７とは、クロック信号線（ＣＫＶ１）に接続されている。すなわち、クロック信号線（ＣＫＶ１）とクロック信号線（ＣＫＶ２）とが１段毎に交互に接続されている。
【００４６】
また、スキャン方向切替回路部６０は、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０を含む。以下、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０は、それぞれ、トランジスタＮＴ５１〜ＮＴ６０と称する。このトランジスタＮＴ５１〜ＮＴ６０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００４７】
また、トランジスタＮＴ５１〜ＮＴ５５は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。また、トランジスタＮＴ５１、ＮＴ５３およびＮＴ５５のゲートには、スキャン方向切替信号線（ＣＳＶ）が接続されているとともに、トランジスタＮＴ５２およびＮＴ５４のゲートには、反転スキャン方向切替信号線（ＸＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５１〜ＮＴ５５のゲートには、それぞれ、スキャン方向切替信号線（ＣＳＶ）と反転スキャン方向切替信号線（ＸＣＳＶ）とが交互に接続されている。
【００４８】
また、トランジスタＮＴ５６〜ＮＴ６０は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。トランジスタＮＴ５６、ＮＴ５８およびＮＴ６０のゲートには、反転スキャン方向切替信号線（ＸＣＳＶ）が接続されているとともに、トランジスタＮＴ５７およびＮＴ５９のゲートには、スキャン方向切替信号線（ＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５６〜ＮＴ６０のゲートには、それぞれ、反転スキャン方向切替信号線（ＸＣＳＶ）とスキャン方向切替信号線（ＣＳＶ）とが交互に接続されている。
【００４９】
なお、スキャン方向が順方向の場合には、スキャン方向切替信号ＣＳＶがＨレベル（ＶＤＤ）になるように、かつ、反転スキャン方向切替信号ＸＣＳＶがＬレベル（ＶＢＢ）になるように制御される。このため、スキャン方向が順方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオン状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオフ状態になるように制御される。また、スキャン方向が逆方向の場合には、スキャン方向切替信号ＣＳＶがＬレベル（ＶＢＢ）になるように、かつ、反転スキャン方向切替信号ＸＣＳＶがＨレベル（ＶＤＤ）になるように制御される。このため、スキャン方向が逆方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオフ状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオン状態になるように制御される。
【００５０】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）に接続されているとともに、１段目のシフトレジスタ回路部５１のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５６のソース／ドレインの他方（トランジスタＮＴ５７のソース／ドレインの一方）に接続されている。
【００５１】
また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５７のソース／ドレインの他方（トランジスタＮＴ５８のソース／ドレインの一方）に接続されているとともに、２段目のシフトレジスタ回路部５２のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５２のソース／ドレインの他方（トランジスタＮＴ５３のソース／ドレインの一方）に接続されている。
【００５２】
また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５３のソース／ドレインの他方（トランジスタＮＴ５４のソース／ドレインの一方）に接続されているとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５８のソース／ドレインの他方（トランジスタＮＴ５９のソース／ドレインの一方）に接続されている。
【００５３】
また、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５９のソース／ドレインの他方（トランジスタＮＴ６０のソース／ドレインの一方）に接続されているとともに、４段目のシフトレジスタ回路部５４のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ５４のソース／ドレインの他方（トランジスタＮＴ５５のソース／ドレインの一方）に接続されている。
【００５４】
また、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートが、スキャン方向切替回路部６０のトランジスタＮＴ５５のソース／ドレインの他方に接続されているとともに、５段目のシフトレジスタ回路部５５のノードＮＤ３が、スキャン方向切替回路部６０のトランジスタＮＴ６０のソース／ドレインの他方に接続されている。
【００５５】
各段のシフトレジスタ回路部５１〜５５とスキャン方向切替回路部６０とを上記のように接続することによって、スキャン方向に応じて、所定段のシフトレジスタ回路部の第１回路部にスキャン方向に対して前段のシフト出力信号（ＳＲ１１〜ＳＲ１５）が入力されるように制御される。ただし、初段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。
【００５６】
また、入力信号切替回路部７０は、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタＮＴ６１〜ＮＴ７０と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタＮＴ７１〜ＮＴ８０とを含む。以下、ｎチャネルトランジスタＮＴ６１〜ＮＴ８０は、それぞれ、トランジスタＮＴ６１〜ＮＴ８０と称する。また、入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【００５７】
また、スキャン方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタと、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタとは、各段のシフトレジスタ回路部５１〜５５に対して、それぞれ２つずつ配置されている。具体的には、１段目のシフトレジスタ回路部５１に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６１およびＮＴ６２と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７１およびＮＴ７２とが配置されている。トランジスタＮＴ６１およびＮＴ７１のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに接続されている。トランジスタＮＴ６１のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７１のソース／ドレインの他方は、正側電位ＶＤＤに接続されている。また、トランジスタＮＴ６２およびＮＴ７２のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートに接続されている。トランジスタＮＴ６２のソース／ドレインの他方は、スタート信号ＳＴＶが供給されるスキャン方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）およびトランジスタＮＴ１のゲートに接続されているとともに、トランジスタＮＴ７２のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。
【００５８】
また、２段目のシフトレジスタ回路部５２に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６３およびＮＴ６４と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７３およびＮＴ７４とが配置されている。トランジスタＮＴ６３およびＮＴ７３のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートに接続されている。トランジスタＮＴ６３のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７３のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されている。また、トランジスタＮＴ６４およびＮＴ７４のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに接続されている。トランジスタＮＴ６４のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されているとともに、トランジスタＮＴ７４のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。
【００５９】
また、３段目のシフトレジスタ回路部５３に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６５およびＮＴ６６と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７５およびＮＴ７６とが配置されている。トランジスタＮＴ６５およびＮＴ７５のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに接続されている。トランジスタＮＴ６５のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ７５のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。また、トランジスタＮＴ６６およびＮＴ７６のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートに接続されている。トランジスタＮＴ６６のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７６のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。
【００６０】
また、４段目のシフトレジスタ回路部５４に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６７およびＮＴ６８と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７７およびＮＴ７８とが配置されている。トランジスタＮＴ６７およびＮＴ７７のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに接続されている。トランジスタＮＴ６７のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されているとともに、トランジスタＮＴ７７のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。また、トランジスタＮＴ６８およびＮＴ７８のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３７のゲートに接続されている。トランジスタＮＴ６８のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７８のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されている。
【００６１】
また、５段目のシフトレジスタ回路部５５に対応して、ゲートがスキャン方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６９およびＮＴ７０と、ゲートが反転スキャン方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７９およびＮＴ８０とが配置されている。トランジスタＮＴ６９およびＮＴ７９のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２のゲートに接続されている。トランジスタＮＴ６９のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されているとともに、トランジスタＮＴ７９のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。また、トランジスタＮＴ７０およびＮＴ８０のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに接続されている。トランジスタＮＴ７０のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ８０のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されている。
【００６２】
入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０を上記のように構成することによって、スキャン方向が順方向の場合には、トランジスタＮＴ６１〜ＮＴ７０がオン状態になるように、かつ、トランジスタＮＴ７１〜ＮＴ８０がオフ状態になるように制御される。また、各段のシフトレジスタ回路部５１〜５５と入力信号切替回路部７０とを上記のように接続することによって、スキャン方向に応じて、所定段のシフトレジスタ回路部の第１回路部にスキャン方向に対して次段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように、かつ、所定段のシフトレジスタ回路部の第２回路部にスキャン方向に対して前段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように制御される。ただし、初段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。
【００６３】
また、論理合成回路部８１〜８３は、それぞれ、ダミーゲート線（Ｄｕｍｍｙ）、１段目のゲート線（Ｇａｔｅ１）および２段目のゲート線（Ｇａｔｅ２）に接続されている。この論理合成回路部８１〜８３は、それぞれ、対応する所定段のシフトレジスタ回路部から出力されたシフト信号と、その所定段の次段のシフトレジスタ回路部から出力されたシフト信号とを論理合成して、各段のゲート線にシフト出力信号を出力するように構成されている。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１は、ｎチャネルトランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたｎチャネルトランジスタＮＴ８５およびＮＴ８６と、容量Ｃ８１とを含む。なお、ｎチャネルトランジスタＮＴ８１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ８２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ８３は、本発明の「第３トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ８４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ８５およびＮＴ８６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ８１は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ８１〜ＮＴ８６は、それぞれ、トランジスタＮＴ８１〜ＮＴ８６と称する。
【００６４】
また、トランジスタＮＴ８３〜ＮＴ８６と、容量Ｃ８１とによって、電位固定回路部８１ａが構成されている。この電位固定回路部８１ａは、論理合成回路部８１からＬレベルのシフト出力信号がダミーゲート線（Ｄｕｍｍｙ）に出力される際、そのシフト出力信号のＬレベルの電位を固定するために設けられている。また、論理合成回路部８１を構成するトランジスタＮＴ８１〜ＮＴ８６は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＮＴ８１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、トランジスタＮＴ８２のドレインに接続されている。なお、イネーブル信号線（ＥＮＢ）は、本発明の「第１信号線」の一例である。また、トランジスタＮＴ８２のソースは、ノードＮＤ４（ダミーゲート線）に接続されている。トランジスタＮＴ８１のゲートは、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ８２のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されている。
【００６５】
また、トランジスタＮＴ８３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ４（ダミーゲート線）に接続されている。このトランジスタＮＴ８３のゲートは、ノードＮＤ５に接続されている。また、トランジスタＮＴ８４のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ５に接続されている。このトランジスタＮＴ８４のゲートは、ノードＮＤ４（ダミーゲート線）に接続されている。また、容量Ｃ８１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ５に接続されている。また、ノードＮＤ５は、トランジスタＮＴ８５を介して、１段目のシフトレジスタ回路部５１のシフト出力信号ＳＲ１１が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ８６を介して、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ１４が出力されるノードＮＤ３に接続されている。
【００６６】
また、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６と、容量Ｃ８１とに対応するｎチャネルトランジスタＮＴ９１〜ＮＴ９６と、容量Ｃ９１とを含む。なお、ｎチャネルトランジスタＮＴ９１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ９２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ９３は、本発明の「第３トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ９４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ９５およびＮＴ９６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ９１は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ９１〜ＮＴ９６は、それぞれ、トランジスタＮＴ９１〜ＮＴ９６と称する。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８２ａが、トランジスタＮＴ９３〜ＮＴ９６と、容量Ｃ９１とによって構成されている。
【００６７】
なお、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２において、トランジスタＮＴ９１のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ９２のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ９５を介して、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ１２が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ９６を介して、５段目のシフトレジスタ回路部５５のシフト信号ＳＲ１５が出力されるノードＮＤ３に接続されている。
【００６８】
また、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６と、容量Ｃ８１とに対応するｎチャネルトランジスタＮＴ１０１〜ＮＴ１０６と、容量Ｃ１０１とを含む。なお、ｎチャネルトランジスタＮＴ１０１は、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＮＴ１０３は、本発明の「第３トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０４は、本発明の「第５トランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１０５およびＮＴ１０６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ１０１は、本発明の「第１容量」の一例である。以下、ｎチャネルトランジスタＮＴ１０１〜ＮＴ１０６は、それぞれ、トランジスタＮＴ１０１〜ＮＴ１０６と称する。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８３ａが、トランジスタＮＴ１０３〜ＮＴ１０６と、容量Ｃ１０１とによって構成されている。
【００６９】
なお、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３において、トランジスタＮＴ１０１のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ１０２のゲートは、５段目のシフトレジスタ回路部５５のシフト信号ＳＲ５が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ１０５を介して、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ１３が出力されるノードＮＤ３に接続されているとともに、トランジスタＮＴ１０６を介して、図示しない６段目のシフトレジスタ回路部のシフト信号が出力されるノードＮＤ３に接続されている。
【００７０】
図３は、本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図２および図３を参照して、第１実施形態による液晶表示装置のＶドライバの動作について説明する。
【００７１】
まず、図２中の順方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（順方向スキャンの場合）について説明する。この順方向スキャンの場合には、スキャン方向切替信号ＣＳＶがＨレベルに保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがＬレベルに保持される。これにより、順方向スキャン時には、スキャン方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７、ＮＴ５９およびＮＴ６１〜７０がオン状態に保持される。また、反転スキャン方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０がオフ状態に保持される。そして、初期状態では、各段のシフトレジスタ回路部５１〜５５から出力されるシフト信号ＳＲ１〜ＳＲ５と、出力信号ＳＲ１１〜ＳＲ１５とは、Ｌレベルとなっている。また、各段のゲート線に論理合成回路部８１〜８３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２は、全て、Ｌレベルになっている。この状態で、図３に示すように、スタート信号ＳＴＶをＨレベルに上昇させる。これにより、オン状態のトランジスタＮＴ５１を介して１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートにＨレベルのスタート信号ＳＴＶが入力される。このため、トランジスタＮＴ１がオン状態になる。この後、トランジスタＮＴ２のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。
【００７２】
この際、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに、２段目のシフトレジスタ回路部５２から出力されるＬレベルのシフト信号ＳＲ２がオン状態のトランジスタＮＴ６を介して入力されている。これにより、トランジスタＮＴ２はオフ状態になっている。このため、トランジスタＮＴ１がオン状態であっても、トランジスタＮＴ１およびＮＴ２を介してクロック信号線（ＣＫＶ１）と、負側電位ＶＢＢとの間で貫通電流が流れることはない。
【００７３】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオン状態でトランジスタＮＴ２がオフ状態であるので、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されることによりノードＮＤ１の電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１にゲートが接続されるトランジスタＮＴ５およびＮＴ６がオフ状態になる。また、Ｈレベルのスタート信号ＳＴＶは、オン状態のトランジスタＮＴ５１およびＮＴ６２を介して、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートにも入力される。これにより、トランジスタＮＴ７はオン状態になっている。そして、トランジスタＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位がＨレベルに上昇する。
【００７４】
この際、トランジスタＮＴ７がオン状態であっても、トランジスタＮＴ６がオフ状態であるので、トランジスタＮＴ７、ＮＴ８およびＮＴ６を介してクロック信号線（ＣＫＶ１）と、負側電位ＶＢＢとの間で貫通電流が流れることはない。また、Ｈレベルのクロック信号ＣＫＶ１がトランジスタＮＴ７と、ダイオード接続されたトランジスタＮＴ８とを介して入力されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ４がオン状態になる。そして、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給される。
【００７５】
この際、トランジスタＮＴ４がオン状態であっても、トランジスタＮＴ５がオフ状態であるので、トランジスタＮＴ４およびＮＴ５を介して、正側電位ＶＤＤと負側電位ＶＢＢとの間で貫通電流が流れることはない。そして、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給されることにより、１段目のシフトレジスタ回路部のノードＮＤ３の電位は、ＶＤＤ側に上昇する。この際、１段目のシフトレジスタ回路部のノードＮＤ２の電位は、容量Ｃ２によってトランジスタＮＴ４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、ノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇する。その結果、１段目のシフトレジスタ回路部５１のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ１が出力される。また、同時に、１段目のシフトレジスタ回路部のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が出力される。
【００７６】
そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）の出力信号ＳＲ１１は、ダミーゲート線に繋がる論理合成回路部８１のダイオード接続されたトランジスタＮＴ８５を介して、トランジスタＮＴ８３のゲートに入力される。これにより、トランジスタＮＴ８３がオン状態になる。このとき、論理合成回路部８１のトランジスタＮＴ８１のゲートには、２段目のシフトレジスタ回路部５２からＬレベルのシフト信号ＳＲ２が入力されているとともに、トランジスタＮＴ８２のゲートには、３段目のシフトレジスタ回路部５３からＬレベルのシフト信号ＳＲ３が入力されている。これにより、トランジスタＮＴ８１およびＮＴ８２は、両方ともオフ状態になっている。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、論理合成回路部８１のノードＮＤ４からＬレベルのシフト出力信号Ｄｕｍｍｙがダミーゲート線に続けて出力される。
【００７７】
また、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）の出力信号ＳＲ１１は、オン状態のトランジスタＮＴ５７を介して２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートにも入力される。これにより、トランジスタＮＴ１１は、オン状態になる。そして、１段目のシフトレジスタ回路部５１のＨレベルのシフト信号ＳＲ１は、オン状態のトランジスタＮＴ６４を介して、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに入力される。これにより、トランジスタＮＴ１７は、オン状態になる。また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から出力されたＬレベルのシフト信号ＳＲ３が入力される。これにより、トランジスタＮＴ１２は、オフ状態になっている。この後、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７のドレインにそれぞれ入力されるクロック信号ＣＫＶ２の電位がＨレベルに上昇する。
【００７８】
この際、シフト信号ＳＲ１は、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧Ｖα分高い電位（ＶＤＤ＋Ｖα）になっている。このシフト信号ＳＲ１を２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに入力する場合、トランジスタＮＴ６４のゲート電圧はスキャン方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ１７のゲート電圧は（ＶＤＤ−Ｖｔ）に充電される。この後、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がるので、トランジスタＮＴ１７では、トランジスタＮＴ１７のＭＯＳ容量によりゲート−ソース間電圧を保持しながら、ゲート電位がＶＤＤ−ＶｔからＶＤＤとＶＢＢとの電位差分上昇する。このため、２段目のシフトレジスタ回路部５２のノードＮＤ２の電位は、トランジスタＮＴ１７のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。この後、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、２段目のシフトレジスタ回路部５２のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ２が出力される。また、同時に、２段目のシフトレジスタ回路部５２のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が出力される。
【００７９】
そして、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１のゲートに入力される。また、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ゲートにＶＤＤのスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６１およびＮＴ６６のドレインに入力される。これにより、トランジスタＮＴ６１およびＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）になるので、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートと、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７とには、（ＶＤＤ−Ｖｔ）の電位が入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１２は、オン状態のトランジスタＮＴ５３を介して３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートに入力されるとともに、１段目のゲート線に繋がる論理合成回路部８２のダイオード接続されたトランジスタＮＴ９５を介してトランジスタＮＴ９３のゲートに入力される。そして、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１は、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がゲートに入力されることにより、オン状態になる。このとき、トランジスタＮＴ８２は、オフ状態に保持されるとともに、トランジスタＮＴ８３は、オン状態に保持されている。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢから供給されるＬレベルの電位により、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位はＬレベルに保持される。その結果、Ｌレベルのシフト出力信号Ｄｕｍｍｙが論理合成回路部８１のノードＮＤ４からダミーゲート線に続けて出力される。
【００８０】
また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２は、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ６１からゲートに入力されることにより、オン状態になる。そして、シフト信号ＳＲ２の電位がＨレベル（ＶＤＤ＋Ｖα）に上昇するのと同時に、トランジスタＮＴ２およびＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位はＬレベルに低下する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持される。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。また、クロック信号ＣＫＶ１がＬレベルに低下することにより、トランジスタＮＴ７のゲート電圧はＬレベルになるので、トランジスタＮＴ７はオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持されるので、１段目のシフトレジスタ回路部５１からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１が続けて出力される。また、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖα）に保持されることにより、トランジスタＮＴ４はオン状態に保持されるので、１段目のシフトレジスタ回路部５１のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が続けて出力される。
【００８１】
また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７は、ゲートに（ＶＤＤ−Ｖｔ）の電位が入力されることによりオン状態になるとともに、トランジスタＮＴ２１は、ゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力されることによりオン状態になる。このとき、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに、４段目のシフトレジスタ回路部５４のＬレベルのシフト信号ＳＲ４が入力されている。これにより、トランジスタＮＴ２２は、オフ状態になっている。この後、スタート信号ＳＴＶの電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオフ状態になる。このため、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持されるので、トランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。また、スタート信号ＳＴＶの電位がＬレベルに低下することにより、スタート信号ＳＴＶがゲートに入力されるトランジスタＮＴ７もオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持されるとともに、ノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。このため、１段目のシフトレジスタ回路部５１から、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１１とが続けて出力される。
【００８２】
この後、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。これにより、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、３段目のシフトレジスタ回路部５３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ３が出力されるとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１３が出力される。そして、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８２のゲートと、１段目のゲート線に繋がる論理合成回路部８２のトランジスタＮＴ９１のゲートとに入力される。また、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、オン状態のトランジスタＮＴ６３のドレインに入力されるとともに、オン状態のトランジスタＮＴ６８のドレインに入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１３は、オン状態のトランジスタＮＴ５９を介して４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートに入力されるとともに、２段目のゲート線に繋がる論理合成回路部８３のダイオード接続されたトランジスタＮＴ１０５を介してトランジスタＮＴ１０３のゲートに入力される。
【００８３】
そして、第１実施形態では、ダミーゲート線に繋がる論理合成回路部８１において、トランジスタＮＴ８１およびＮＴ８２のゲートにそれぞれ入力されるシフト信号ＳＲ２とシフト信号ＳＲ３とが両方ともＨレベル（ＶＤＤ＋Ｖα）になるので、トランジスタＮＴ８１とトランジスタＮＴ８２とが両方ともオン状態になる。これにより、イネーブル信号線からトランジスタＮＴ８１およびＮＴ８２を介してイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ１およびＳＲ２が両方ともＨレベルになった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８１からダミーゲート線にＨレベルのシフト出力信号Ｄｕｍｍｙが出力される。すなわち、イネーブル信号ＥＮＢがＬレベルの間は、シフト出力信号Ｄｕｍｍｙの電位は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、Ｈレベルに上昇される。
【００８４】
なお、この際、第１実施形態では、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位（シフト出力信号Ｄｕｍｍｙの電位）がＨレベルに上昇するのに伴って、ノードＮＤ４にゲートが接続されたトランジスタＮＴ８４がオン状態になる。これにより、トランジスタＮＴ８４を介して負側電位ＶＢＢからＬレベルの電位がトランジスタＮＴ８３のゲートに供給されるので、トランジスタＮＴ８３は、オフ状態になる。このため、トランジスタＮＴ８１およびＮＴ８２が両方ともオン状態になった場合にも、トランジスタＮＴ８３がオフ状態になるので、トランジスタＮＴ８１、ＮＴ８２およびＮＴ８３を介して、イネーブル信号線（ＥＮＢ）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制される。
【００８５】
また、第１実施形態では、トランジスタＮＴ８１およびＮＴ８２のゲートに、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位（ＶＤＤ＋Ｖα）のＨレベルのシフト信号ＳＲ２およびＳＲ３がそれぞれ入力される。これにより、トランジスタＮＴ８１のドレインにＶＤＤの電位を有するＨレベルのイネーブル信号ＥＮＢが供給された場合に、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４に現れる電位が、ＶＤＤからトランジスタＮＴ８１およびＮＴ８２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位がＨレベルから低下するのが抑制される。
【００８６】
また、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートに３段目のシフトレジスタ回路部５３のＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力されるとともに、トランジスタＮＴ９２のゲートに４段目のシフトレジスタ回路部５４のＬレベルのシフト信号ＳＲ４が入力される。また、トランジスタＮＴ９３のゲートには、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力されている。これにより、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１およびＮＴ９３がオン状態になるとともに、トランジスタＮＴ９２がオフ状態になる。このため、トランジスタＮＴ９３を介して負側電位ＶＢＢから供給されるＬレベルの電位により、１段目のゲート線に繋がる論理合成回路部８２のノードＮＤ４の電位はＬレベルに保持される。これにより、Ｌレベルのシフト出力信号Ｇａｔｅ１が論理合成回路部８２のノードＮＤ４から１段目のゲート線に続けて出力される。
【００８７】
また、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３が、ゲートにＶＤＤのスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６３のドレインに入力されることにより、トランジスタＮＴ６３のソース電位は、（ＶＤＤ−Ｖｔ）になる。これにより、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、（ＶＤＤ−Ｖｔ）の電位が入力される。このため、トランジスタＮＴ１２がオン状態になる。この際、クロック信号ＣＫＶ１の電位がＨレベルであり、クロック信号ＣＫＶ２の電位がＬレベルである。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ１の電位はＬレベルに保持されるので、トランジスタＮＴ１５およびＮＴ１６はオフ状態に保持される。また、この際、トランジスタＮＴ１８のゲート電圧はクロック信号ＣＫＶ２によりＬレベルになるので、トランジスタＮＴ１８はオフしている。したがって、ノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が続けて出力される。また、トランジスタＮＴ１５がオフ状態に保持されることにより、２段目のシフトレジスタ回路部５２のノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が続けて出力される。
【００８８】
また、１段目のシフトレジスタ回路部５１では、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がドレインに入力されるトランジスタＮＴ６１から続けて（ＶＤＤ−Ｖｔ）の電位がゲートに入力されることにより、トランジスタＮＴ２がオン状態に保持される。この状態で、クロック信号ＣＫＶ１がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がるので、トランジスタＮＴ２では、トランジスタＮＴ２のＭＯＳ容量によりゲート−ソース間電圧を保持しながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、トランジスタＮＴ２のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。
【００８９】
そして、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇することにより、トランジスタＮＴ５およびＮＴ６がオン状態になる。この際、トランジスタＮＴ７がオフ状態であるので、トランジスタＮＴ６を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位はＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１から出力されるシフト信号ＳＲ１の電位は、Ｌレベルに低下する。また、ノードＮＤ２の電位がＬレベルに低下することにより、トランジスタＮＴ４はオフ状態になる。これにより、トランジスタＮＴ５を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ３の電位はＬレベルに低下する。このため、１段目のシフトレジスタ回路部５１から出力される出力信号ＳＲ１１の電位は、Ｌレベルに低下する。また、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇した際、容量Ｃ１が充電される。これにより、次にトランジスタＮＴ１がオン状態になって、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されるまで、ノードＮＤ１の電位がＨレベルに保持される。このため、次にトランジスタＮＴ１がオン状態になるまで、トランジスタＮＴ５およびＮＴ６がオン状態に保持されるので、シフト信号ＳＲ１および出力信号ＳＲ１１の電位はＬレベルに保持される。
【００９０】
また、図３に示すように、上記したシフト信号ＳＲ１の電位がＬレベルに低下する前に、イネーブル信号ＥＮＢの電位がＨレベルからＬレベルに低下する。これにより、ダミーゲート線に繋がる論理合成回路部８１では、トランジスタＮＴ８１およびＮＴ８２を介して、Ｌレベルの電位が供給されることにより、ノードＮＤ４の電位がＬレベルに低下する。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位は、Ｌレベルに低下する。
【００９１】
そして、４段目のシフトレジスタ回路部５４では、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３がドレインに入力されるトランジスタＮＴ６８から、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ３７のゲートに入力される。また、トランジスタＮＴ３１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１３が入力される。また、トランジスタＮＴ３２のゲートには、５段目のシフトレジスタ回路部５５からＬレベルのシフト信号ＳＲ５が入力される。この状態で、トランジスタＮＴ３２およびＮＴ３７のドレインに入力されるクロック信号ＣＫＶ２の電位がＨレベルに上昇する。これにより、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、４段目のシフトレジスタ回路部５４からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ４と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４とが出力される。
【００９２】
そして、第１実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８３のゲートにダイオード接続されたトランジスタＮＴ８６を介して入力される。これにより、トランジスタＮＴ８３は、オン状態になる。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位は、Ｌレベルに固定される。これにより、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位は、Ｌレベルに固定される。また、第１実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４がトランジスタＮＴ８３のゲートに入力された際、容量Ｃ８１が充電される。これにより、次に、トランジスタＮＴ８４がオン状態になって負側電位ＶＢＢからトランジスタＮＴ８４を介してＬレベルの電位が供給されるまで、ノードＮＤ５の電位（トランジスタＮＴ８３のゲート電位）は、Ｈレベルに保持される。このため、次にトランジスタＮＴ８４がオン状態になるまで、トランジスタＮＴ８３はオン状態に保持されるので、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位はＬレベルに固定された状態で保持される。
【００９３】
また、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートにＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ３が入力されるととともに、トランジスタＮＴ９２のゲートにＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ８１とトランジスタＮＴ８２とが両方ともオン状態になるので、イネーブル信号線からトランジスタＮＴ８１およびＮＴ８２を介してイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ１およびＳＲ２が両方ともＨレベルになることによりトランジスタＮＴ８１およびＮＴ８２が両方ともオン状態になった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、１段目のゲート線に繋がる論理合成回路部８２のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８２から１段目のゲート線にＨレベルのシフト出力信号Ｇａｔｅ１が出力される。すなわち、シフト出力信号Ｇａｔｅ１の電位は、イネーブル信号ＥＮＢがＬレベルの間は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、ＬレベルからＨレベルに上昇される。したがって、イネーブル信号ＥＮＢがＬレベルの際、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙも強制的にＬレベルに保持されているので、シフト出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なるのが抑制される。これにより、シフト出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なることに起因して、ノイズが発生するのが抑制される。
【００９４】
この後、上記した１〜３段目のシフトレジスタ回路部５１〜５３と同様の動作が、４段目以降のシフトレジスタ回路部５４および５５において順次行われる。また、上記したダミーゲート線に繋がる論理合成回路部８１と同様の動作が、１段目以降のダミーゲート線に繋がる論理合成回路部８２および８３において行われる。そして、各段のシフトレジスタ回路部からＨレベルのシフト信号と、Ｈレベルの出力信号とが出力されるタイミングがシフトする。これに伴って、前段のシフト信号と次段のシフト信号とが両方ともＨレベルになるタイミングも後段に進むにつれてシフトする。これにより、前段のＨレベルのシフト信号と、次段のＨレベルのシフト信号とが重なる期間において、イネーブル信号ＥＮＢがＨレベルに上昇することにより、各段の論理合成回路部から対応するゲート線にＨレベルのシフト出力信号が出力されるタイミングも後段に進むにつれてシフトする。そして、このタイミングのシフトしたＨレベルのシフト出力信号により、各段のゲート線が順次駆動される。
【００９５】
上記のようにして、第１実施形態による液晶表示装置の各段のゲート線が、順次、駆動（走査）される。そして、上記の動作が最後のゲート線の走査が終了されるまで繰り返される。その後、再度、１段目のシフトレジスタ回路部５１から上記の動作が繰り返し行われる。
【００９６】
次に、図２中の逆方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（逆方向スキャンの場合）には、スキャン方向切替信号ＣＳＶがＬレベルに保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがＨレベルに保持される。これにより、逆方向スキャン時には、スキャン方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７、ＮＴ５９およびＮＴ６１〜７０がオフ状態に保持されるとともに、反転スキャン方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０がオン状態に保持される。そして、逆方向スキャン時には、上記した順方向スキャン時と同様の動作が、図２中の逆方向に沿って各段のシフトレジスタ回路部と、各段のゲート線に繋がる論理合成回路部とにおいて行われる。この際、前段のシフトレジスタ回路部から次段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合や、次段のシフトレジスタ回路部から前段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合には、上記したＨレベルの反転スキャン方向切替信号ＸＳＣＶによってオン状態にされたトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０を介してそれぞれ入力される。
【００９７】
第１実施形態では、上記のように、シフト信号ＳＲ２〜ＳＲ５を出力する前段のシフトレジスタ回路部５２〜５５と、シフト信号ＳＲ３〜ＳＲ５を出力する次段のシフトレジスタ回路部５３〜５５と、前段のシフト信号と、次段のシフト信号とを論理合成してシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２を出力する論理合成回路部８１〜８３とを含むように、Ｖドライバ５のシフトレジスタ回路を構成することによって、たとえば、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２と、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３とを論理合成して、論理合成回路部８１からシフト出力信号Ｄｕｍｍｙを出力させることができるとともに、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３と、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４とを論理合成して、論理合成回路部８２から上記のシフト出力信号Ｄｕｍｍｙに対してＨレベルになるタイミングの重ならない次段のシフト出力信号Ｇａｔｅ１を出力させることができる。これにより、シフト出力信号Ｄｕｍｍｙを出力するために用いる２段分のシフトレジスタ回路部と、次段のシフト出力信号Ｇａｔｅ１を出力するために用いる２段分のシフトレジスタ回路部とにおいて、１段分のシフトレジスタ回路部５３を共用することができる。このため、Ｖドライバ５のシフトレジスタ回路を構成するシフトレジスタ回路部の段数を少なくすることができるので、Ｖドライバを含む液晶表示装置の回路構成を簡素化することができる。
【００９８】
また、Ｖドライバ５をｎチャネルトランジスタのみによって構成することにより、Ｖドライバ５をｎチャネルトランジスタとｐチャネルトランジスタとによって構成する場合に比べて、Ｖドライバ５を形成する際、イオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化することを抑制することができるとともに、製造コストが増大することを抑制することができる。
【００９９】
また、第１実施形態では、論理合成回路部において、トランジスタＮＴ８１（ＮＴ９１、ＮＴ１０１）のゲートに入力されるシフト信号ＳＲ２（ＳＲ３、ＳＲ４）と、トランジスタＮＴ８２（ＮＴ９２、ＮＴ１０２）のゲートに入力されるシフト信号ＳＲ３（ＳＲ４、ＳＲ５）とがＨレベルのときに、トランジスタＮＴ８３（ＮＴ９３、ＮＴ１０３）がオフ状態になるように構成することによって、トランジスタＮＴ８１（ＮＴ９１、ＮＴ１０１）およびトランジスタＮＴ８２（ＮＴ９２、ＮＴ１０２）がオン状態のときに、トランジスタＮＴ８３（ＮＴ９３、ＮＴ１０３）をオフ状態にすることができる。これにより、トランジスタＮＴ８１（ＮＴ９１、ＮＴ１０１）、トランジスタＮＴ８２（ＮＴ９２、ＮＴ１０２）およびトランジスタＮＴ８３（ＮＴ９３、ＮＴ１０３）を介して、イネーブル信号線（ＥＮＢ）と負側電位ＶＢＢとの間で貫通電流が流れるのを抑制することができる。これにより、Ｖドライバを含む液晶表示装置の消費電流が増大するのを抑制することができる。
【０１００】
（第２実施形態）
図４は、本発明の第２実施形態による液晶表示装置を示した平面図である。図５は、図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。図４および図５を参照して、この第２実施形態では、上記第１実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１０１】
まず、図４を参照して、この第２実施形態では、基板１ａ上に、表示部２ａが設けられている。この表示部２ａには、画素２０ａがマトリクス状に配置されている。なお、図４では、図面の簡略化のため、１つの画素２０ａのみを図示している。各々の画素２０ａは、ｐチャネルランジスタ２１ａ（以下、トランジスタ２１ａという）、画素電極２２ａ、画素電極２２ａに対向配置された各画素２０ａに共通の対向電極２３ａ、画素電極２２ａと対向電極２３ａとの間に挟持された液晶２４ａ、および、補助容量２５ａによって構成されている。そして、トランジスタ２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極２２ａおよび補助容量２５ａに接続されている。このトランジスタ２１ａのゲートはゲート線に接続されている。
【０１０２】
また、表示部２ａの一辺に沿うように、基板１ａ上に、表示部２ａのドレイン線を駆動（スキャン）するための水平スイッチ（ＨＳＷ）３ａおよびＨドライバ４ａが設けられている。また、表示部２ａの他の辺に沿うように、基板１ａ上に、表示部２ａのゲート線を駆動（スキャン）するためのＶドライバ５ａが設けられている。なお、図４の水平スイッチ３ａには、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図４のＨドライバ４ａおよびＶドライバ５ａには、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。また、基板１ａの外部には、上記第１実施形態と同様、信号発生回路１１および電源回路１２を含む駆動ＩＣ１０が設置されている。
【０１０３】
また、図５を参照して、第２実施形態では、Ｖドライバ５ａの内部に、複数段のシフトレジスタ回路部５０１〜５０５と、スキャン方向切替回路部６００と、入力信号切替回路部７００と、複数段の論理合成回路部８０１〜８０３とが設けられている。なお、図５では、図面の簡略化のため、５段分のシフトレジスタ回路部５０１〜５０５および３段分の論理合成回路部８０１〜８０３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１０４】
そして、１段目のシフトレジスタ回路部５０１は、第１回路部５０１ａと第２回路部５０１ｂとによって構成されている。第１回路部５０１ａは、ｐチャネルトランジスタＰＴ１およびＰＴ２と、ダイオード接続されたｐチャネルトランジスタＰＴ３と、容量Ｃ１とを含む。また、第２回路部５０１ｂは、ｐチャネルトランジスタＰＴ４、ＰＴ５、ＰＴ６およびＰＴ７と、ダイオード接続されたｐチャネルトランジスタＰＴ８と、容量Ｃ２とを含む。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ８は、それぞれ、トランジスタＰＴ１〜ＰＴ８と称する。
【０１０５】
また、第１回路部５０１ａおよび第２回路部５０１ｂに設けられたトランジスタＰＴ１〜ＰＴ８は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＰＴ１、ＰＴ２、ＰＴ６、ＰＴ７およびＰＴ８は、互いに電気的に接続された２つのゲート電極を有する。そして、１段目のシフトレジスタ回路部５０１を構成するトランジスタＰＴ１〜ＰＴ８は、それぞれ、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１のソースは、正側電位ＶＤＤに接続されているとともに、トランジスタＰＴ４のドレインは、負側電位ＶＢＢに接続されている。また、トランジスタＰＴ５およびＰＴ６のソースは、正側電位ＶＤＤに接続されている。
【０１０６】
また、２段目以降のシフトレジスタ回路部５０２〜５０５は、上記した１段目のシフトレジスタ回路部５０１と同様の回路構成を有する。具体的には、２段目以降のシフトレジスタ回路部５０２〜５０５は、それぞれ、１段目のシフトレジスタ回路部５０１の第１回路部５０１ａと同様の回路構成を有する第１回路部５０２ａ〜５０５ａと、第２回路部５０１ｂと同様の回路構成を有する第２回路部５０２ｂ〜５０５ｂとによって構成されている。
【０１０７】
２段目のシフトレジスタ回路部５０２は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ１１〜ＰＴ１８と、容量Ｃ１およびＣ２に対応する容量Ｃ１１およびＣ１２とを含む。なお、ｐチャネルトランジスタＰＴ１４は、本発明の「第６トランジスタ」の一例であり、容量Ｃ１２は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、トランジスタＰＴ１１〜ＰＴ１８と称する。また、３段目のシフトレジスタ回路部５０３は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ２１〜ＰＴ２８と、容量Ｃ１およびＣ２に対応する容量Ｃ２１およびＣ２２とを含む。なお、ｐチャネルトランジスタＰＴ２４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ２２は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、トランジスタＰＴ２１〜ＰＴ２８と称する。
【０１０８】
また、４段目のシフトレジスタ回路部５０４は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ３１〜ＰＴ３８と、容量Ｃ１およびＣ２に対応する容量Ｃ３１およびＣ３２とを含む。なお、ｐチャネルトランジスタＰＴ３４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ３２は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、トランジスタＰＴ３１〜ＰＴ３８と称する。また、５段目のシフトレジスタ回路部５０５は、１段目のシフトレジスタ回路部５０１のトランジスタＰＴ１〜ＰＴ８に対応するｐチャネルトランジスタＰＴ４１〜ＰＴ４８と、容量Ｃ１およびＣ２に対応する容量Ｃ４１およびＣ４２とを含む。なお、ｐチャネルトランジスタＰＴ４４は、本発明の「第６トランジスタ」または「第７トランジスタ」の一例であり、容量Ｃ４２は、本発明の「第２容量」の一例である。以下、ｐチャネルトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、トランジスタＰＴ４１〜ＰＴ４８と称する。
【０１０９】
また、スキャン方向切替回路部６００は、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０を含む。以下、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、トランジスタＰＴ５１〜ＰＴ６０と称する。このトランジスタＰＴ５１〜ＰＴ６０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、スキャン方向切替回路部６００を構成するトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、図２に示した第１実施形態のスキャン方向切替回路部６０のトランジスタＮＴ５１〜ＮＴ６０に対応した位置に接続されている。
【０１１０】
また、入力信号切替回路部７００は、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０を含む。以下、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、トランジスタＰＴ６１〜ＰＴ８０と称する。このトランジスタＰＴ６１〜ＰＴ８０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、入力信号切替回路部７００を構成するトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、図２に示した第１実施形態の入力信号切替回路部７０のトランジスタＮＴ６１〜ＮＴ８０に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ７１のソース／ドレインの他方は、負側電位ＶＢＢに接続されている。
【０１１１】
また、論理合成回路部８０１〜８０３は、それぞれ、ダミーゲート線、１段目のゲート線および２段目のゲート線に接続されている。ダミーゲート線に接続される論理合成回路部８０１は、ｐチャネルトランジスタＰＴ８１〜ＰＴ８４と、ダイオード接続されたｐチャネルトランジスタＰＴ８５およびＰＴ８６と、容量Ｃ８１とを含む。なお、ｐチャネルトランジスタＰＴ８１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ８２は、本発明の「第２トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ８３は、本発明の「第３トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ８４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ８５およびＰＴ８６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ８１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ８１〜ＰＴ８６は、それぞれ、トランジスタＰＴ８１〜ＰＴ８６と称する。
【０１１２】
また、トランジスタＰＴ８３〜ＰＴ８６と、容量Ｃ８１とによって、電位固定回路部８０１ａが構成されている。また、論理合成回路部８０１を構成するトランジスタＰＴ８１〜ＰＴ８６は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、ダミーゲート線に接続される論理合成回路部８０１を構成するトランジスタＰＴ８１〜ＰＴ８６は、それぞれ、図２に示した第１実施形態のダミーゲート線に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８６に対応した位置に接続されている。ただし、トランジスタＰＴ８３のソースは、正側電位ＶＤＤに接続されている。
【０１１３】
また、１段目のゲート線に接続される論理合成回路部８０２は、ダミーゲート線に接続される論理合成回路部８０１と同様の回路構成を有する。具体的には、１段目のゲート線に接続される論理合成回路部８０２は、ダミーゲート線に接続される論理合成回路部８０１のトランジスタＰＴ８１〜ＰＴ８６に対応するｐチャネルトランジスタＰＴ９１〜ＰＴ９６と、容量Ｃ８１に対応する容量Ｃ９１とを含む。なお、ｐチャネルトランジスタＰＴ９１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９２は、本発明の「第２トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ９３は、本発明の「第３トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ９５およびＰＴ９６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ９１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ９１〜ＰＴ９６は、それぞれ、トランジスタＰＴ９１〜ＰＴ９６と称する。また、ダミーゲート線に接続される論理合成回路部８０１の電位固定回路部８０１ａに対応する電位固定回路部８０２ａが、トランジスタＰＴ９３〜ＰＴ９６と、容量Ｃ９１とによって構成されている。そして、１段目のゲート線に接続される論理合成回路部８０２を構成するトランジスタＰＴ９１〜ＰＴ９６は、それぞれ、図２に示した第１実施形態の１段目のゲート線に接続される論理合成回路部８２のトランジスタＮＴ９１〜ＮＴ９６に対応した位置に接続されている。ただし、トランジスタＰＴ９３のソースは、正側電位ＶＤＤに接続されている。
【０１１４】
また、２段目のゲート線に接続される論理合成回路部８０３は、ダミーゲート線に接続される論理合成回路部８０１と同様の回路構成を有する。具体的には、２段目のゲート線に接続される論理合成回路部８０３は、ダミーゲート線に接続される論理合成回路部８０１のトランジスタＰＴ８１〜ＰＴ８６に対応するｐチャネルトランジスタＰＴ１０１〜ＰＴ１０６と、容量Ｃ８１に対応する容量Ｃ１０１とを含む。なお、ｐチャネルトランジスタＰＴ１０１は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０２は、本発明の「第２トランジスタ」の一例である。また、ｐチャネルトランジスタＰＴ１０３は、本発明の「第３トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０４は、本発明の「第５トランジスタ」の一例であり、ｐチャネルトランジスタＰＴ１０５およびＰＴ１０６は、本発明の「第４トランジスタ」の一例である。また、容量Ｃ１０１は、本発明の「第１容量」の一例である。以下、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１０６は、それぞれ、トランジスタＰＴ１０１〜ＰＴ１０６と称する。また、ダミーゲート線に接続される論理合成回路部８０１の電位固定回路部８０１ａに対応する電位固定回路部８０３ａが、トランジスタＰＴ１０３〜ＰＴ１０６と、容量Ｃ１０１とによって構成されている。そして、２段目のゲート線に接続される論理合成回路部８０３を構成するトランジスタＰＴ１０１〜ＰＴ１０６は、それぞれ、図２に示した第１実施形態の２段目のゲート線に接続される論理合成回路部８０３のトランジスタＮＴ１０１〜ＮＴ１０６に対応した位置に接続されている。ただし、トランジスタＰＴ１０３のソースは、正側電位ＶＤＤに接続されている。
【０１１５】
図６は、本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図５および図６を参照して、第２実施形態によるＶドライバ５ａの動作を説明する。この第２実施形態によるＶドライバ５ａでは、図３に示した第１実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢとして入力する。これにより、第２実施形態によるシフトレジスタ回路部５０１〜５０５からは、図２に示した第１実施形態によるシフトレジスタ回路部５１〜５５から出力されるシフト信号ＳＲ１〜ＳＲ５および出力信号ＳＲ１１〜ＳＲ１５のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第２実施形態による論理合成回路部８０１〜８０３からは、図２に示した第１実施形態による論理合成回路部８１〜８３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第２実施形態によるＶドライバ５ａの上記以外の動作は、図２に示した上記第１実施形態によるＶドライバ５の動作と同様である。
【０１１６】
なお、第２実施形態では、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４およびＰＴ４４のゲートとソースとの間に、それぞれ、容量Ｃ２、Ｃ１２、Ｃ２２、Ｃ３２およびＣ４２を接続することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５０２において、容量Ｃ１２が接続されたトランジスタＰＴ１４のゲート−ソース間電圧を維持するように、トランジスタＰＴ１４のソース電位の低下に伴ってトランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）が低下する。また、３段目のシフトレジスタ回路部５０３において、容量Ｃ２２が接続されたトランジスタＰＴ２４のゲート−ソース間電圧を維持するように、トランジスタＰＴ２４のソース電位の低下に伴ってトランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）が低下する。上記のようにして、トランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）と、トランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）とがＶＢＢよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで降下するので、ダミーゲート線に繋がる論理合成回路部８０１のトランジスタＰＴ８１およびトランジスタＰＴ８２のゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＢＢ−Ｖα）を有するシフト信号ＳＲ２およびＳＲ３が供給される。これにより、論理合成回路部８０１のトランジスタＰＴ８１およびＰＴ８２を介してダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位が、ＶＢＢからトランジスタＰＴ８１およびＰＴ８２のしきい値電圧（Ｖｔ）分だけ上昇するのが抑制される。
【０１１７】
また、第２実施形態では、上記のように構成することによって、Ｖドライバを含む液晶表示装置の回路構成を簡素化することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１１８】
（第３実施形態）
図７は、本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。図７を参照して、この第３実施形態では、上記第１実施形態の構成において、３段目以降のシフトレジスタ回路部の出力信号が出力されるノードに接続されたトランジスタのドレインに、正側電位に代えてイネーブル信号を供給するとともに、反転イネーブル信号を用いて論理合成回路部から出力するシフト出力信号をＬレベルに固定した状態で保持する場合について説明する。
【０１１９】
すなわち、この第３実施形態によるＶドライバでは、図７に示すように、複数段のシフトレジスタ回路部５１１〜５１５と、スキャン方向切替回路部６１０と、入力信号切替回路部７１０と、複数段の論理合成回路部８１１〜８１３とが設けられている。なお、図７では、図面の簡略化のため、５段分のシフトレジスタ回路部５１１〜５１５および３段分の論理合成回路部８１１〜８１３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１２０】
そして、１段目のシフトレジスタ回路部５１１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５１１ａおよび第２回路部５１１ｂによって構成されている。また、２段目のシフトレジスタ回路部５１２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５１２ａおよび第２回路部５１２ｂによって構成されている。
【０１２１】
ここで、第３実施形態では、３段目のシフトレジスタ回路部５１３、４段目のシフトレジスタ回路部５１４および５段目のシフトレジスタ回路部５１５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。具体的には、３段目のシフトレジスタ回路部５１３は、第１回路部５１３ａと第２回路部５１３ｂとによって構成されている。第１回路部５１３ａおよび第２回路部５１３ｂは、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１２２】
また、４段目のシフトレジスタ回路部５１４は、第１回路部５１４ａと第２回路部５１４ｂとによって構成されている。第１回路部５１４ａおよび第２回路部５１４ｂは、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１２３】
また、５段目のシフトレジスタ回路部５１５は、第１回路部５１５ａと第２回路部５１５ｂとによって構成されている。第１回路部５１５ａおよび第２回路部５１５ｂは、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する。そして、この第３実施形態では、トランジスタＮＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１２４】
また、スキャン方向切替回路部６１０は、図２に示した第１実施形態のスキャン方向切替回路部６０と同様の回路構成を有する。ただし、第３実施形態では、トランジスタＮＴ５６のソース／ドレインの一方と、トランジスタＮＴ５７のソース／ドレインの一方とが接続されていない。また、第３実施形態の入力信号切替回路部７１０は、図２に示した第１実施形態の入力信号切替回路部７０と同様の回路構成を有する。
【０１２５】
また、ダミーゲート線に接続される論理合成回路部８１１は、トランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたトランジスタＮＴ８５と、容量Ｃ８１とを含む。すなわち、第３実施形態の論理合成回路部８１１は、図２に示した第１実施形態の論理合成回路部８１の回路構成において、ダイオード接続されたトランジスタＮＴ８６が設けられていない回路構成を有する。また、トランジスタＮＴ８３〜ＮＴ８５と、容量Ｃ８１とによって、電位固定回路部８１１ａが構成されている。また、第３実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＮＴ８５を介して、トランジスタＮＴ８３のゲート（ノードＮＤ５）に接続されている。
【０１２６】
また、１段目のゲート線に接続される論理合成回路部８１２は、トランジスタＮＴ９１〜ＮＴ９４と、ダイオード接続されたトランジスタＮＴ９５と、容量Ｃ９１とを含む。すなわち、第３実施形態の論理合成回路部８１２は、図２に示した第１実施形態の論理合成回路部８２の回路構成において、ダイオード接続されたトランジスタＮＴ９６が設けられていない回路構成を有する。また、トランジスタＮＴ９３〜ＮＴ９５と、容量Ｃ９１とによって、電位固定回路部８１２ａが構成されている。また、第３実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＮＴ９５を介して、トランジスタＮＴ９３のゲート（ノードＮＤ５）に接続されている。
【０１２７】
また、２段目のゲート線に接続される論理合成回路部８１３は、トランジスタＮＴ１０１〜ＮＴ１０４と、ダイオード接続されたトランジスタＮＴ１０５と、容量Ｃ１０１とを含む。すなわち、第３実施形態の論理合成回路部８１３は、図２に示した第１実施形態の論理合成回路部８３の回路構成において、ダイオード接続されたトランジスタＮＴ１０６が設けられていない回路構成を有する。また、トランジスタＮＴ１０３〜ＮＴ１０５と、容量Ｃ１０１とによって、電位固定回路部８１３ａが構成されている。また、第３実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＮＴ１０５を介して、トランジスタＮＴ１０３のゲート（ノードＮＤ５）に接続されている。
【０１２８】
また、第３実施形態では、複数段のシフトレジスタ回路部５１１〜５１５と、スキャン方向切替回路部６１０と、入力信号切替回路部７１０と、複数段の論理合成回路部８１１〜８１３とに加えて、回路部９１０が設けられている。この回路部９１０は、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１３と、ダイオード接続されたｎチャネルトランジスタＮＴ１１４と、容量Ｃ１１１とを含む。以下、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１４は、それぞれ、トランジスタＮＴ１１１〜ＮＴ１１４と称する。また、回路部９１０を構成するトランジスタＮＴ１１１〜ＮＴ１１４は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
【０１２９】
そして、トランジスタＮＴ１１１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１１のゲートは、２段目のシフトレジスタ回路部５１２のノードＮＤ２に接続されている。トランジスタＮＴ１１２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１２のゲートは、ノードＮＤ７に接続されている。トランジスタＮＴ１１３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ７に接続されている。このトランジスタＮＴ１１３のゲートは、ノードＮＤ６に接続されている。容量Ｃ１１１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ７に接続されている。また、ノードＮＤ６は、スキャン方向切替回路部６１０のトランジスタＮＴ５６のソース／ドレインの他方に接続されている。また、ノードＮＤ７は、トランジスタＮＴ１１４を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。
【０１３０】
図８は、本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図７および図８を参照して、第３実施形態によるＶドライバの動作について説明する。
【０１３１】
この第３実施形態によるＶドライバの動作は、基本的には、上記第１実施形態によるＶドライバの動作と同様である。ただし、この第３実施形態によるＶドライバでは、上記第１実施形態と異なり、３段目以降のシフトレジスタ回路部５１３〜５１５の出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４〜ＮＴ４４のドレインに、正側電位ＶＤＤに代えてイネーブル信号ＥＮＢを供給する。また、各段の論理合成回路部８１１〜８１３の負側電位ＶＢＢと、シフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２を出力するノードＮＤ４との間に接続されたトランジスタＮＴ８３、ＮＴ９３およびＮＴ１０３のゲートに反転イネーブル信号ＸＥＮＢを入力する。
【０１３２】
具体的には、１段目および２段目のシフトレジスタ回路部５１１および５１２（図７参照）における動作は、図２に示した第１実施形による１段目および２段目のシフトレジスタ回路部５１および５２における動作と同様である。そして、２段目のシフトレジスタ回路部５１２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がトランジスタＮＴ６６のドレインに入力される。これにより、ゲートにＶＤＤの電位のスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）の電位になる。このため、３段目のシフトレジスタ回路部５１３のトランジスタＮＴ２７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。また、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５１４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７は、オン状態になるとともに、トランジスタＮＴ２２はオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、３段目のシフトレジスタ回路部５１３のノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６は、オフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢが供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。
【０１３３】
この後、第３実施形態では、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位は、容量Ｃ２２によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５１３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記第１実施形態において、上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５１３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。そして、４段目以降のシフトレジスタ回路部５１４および５１５においても、上記した３段目のシフトレジスタ回路部５１３と同様の動作により、上記第１実施形態によるシフトレジスタ回路部から出力されるＨレベル（ＶＤＤ＋Ｖα）のシフト信号よりもさらに高いＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４およびＳＲ５が出力される。
【０１３４】
そして、３段目のシフトレジスタ回路部５１３のＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、トランジスタＮＴ６３およびＮＴ６８のドレインにそれぞれ入力される。これにより、ゲートにＶＤＤの電位のスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６３およびＮＴ６８のソース電位は、共に、（ＶＤＤ−Ｖｔ）の電位になる。このため、２段目のシフトレジスタ回路部５１２のトランジスタＮＴ１２のゲートと、４段目のシフトレジスタ回路部５１４のトランジスタＮＴ３７のゲートとに（ＶＤＤ−Ｖｔ）の電位が入力される。この状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、２段目のシフトレジスタ回路部５１２のトランジスタＮＴ１２では、トランジスタＮＴ１２のＭＯＳ容量によりゲート−ソース間電圧を保持しながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ１２のノードＮＤ１側に発生する電位がＶＤＤからトランジスタＮＴ１２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、２段目のシフトレジスタ回路部５１２のノードＮＤ１に生じるＨレベルの電位が低下するのが抑制される。また、４段目のシフトレジスタ回路部５１４のトランジスタＮＴ３７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力された状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、トランジスタＮＴ３７では、トランジスタＮＴ３７のＭＯＳ容量によりゲート−ソース間電圧を保持しながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ３７のノードＮＤ２側に発生する電位がＶＤＤからトランジスタＮＴ３７のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、４段目のシフトレジスタ回路部５１４のノードＮＤ２に生じるＨレベルの電位が低下するのが抑制される。上記のようにして、各段のシフトレジスタ回路部において、クロック信号ＣＫＶ１またはＣＫＶ２の電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ１またはＮＤ２の電位が上昇する場合に、ノードＮＤ１およびＮＤ２に生じるＨレベルの電位が低下するのが抑制される。
【０１３５】
また、３段目のシフトレジスタ回路部５１３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３は、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９１のゲートにも入力される。また、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９２のゲートには、４段目のシフトレジスタ回路部のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、１段目のゲート線に繋がる論理合成回路部８１２において、トランジスタＮＴ９１のドレインに入力されるイネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）の電位に上昇した場合に、ノードＮＤ４に発生する電位がＶＤＤからトランジスタＮＴ９１およびＮＴ９２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このようにして、２段目以降のゲート線に繋がる論理合成回路部においても同様に、イネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ４の電位が上昇する場合に、ノードＮＤ４に生じるＨレベルの電位が低下するのが抑制される。これにより、各段のゲート線に出力されるシフト出力信号Ｇａｔｅ１およびＧａｔｅ２のＨレベルの電位が低下するのが抑制される。
【０１３６】
また、第３実施形態では、論理合成回路部８１１〜８１３から各段のゲート線に出力するシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２の電位をＬレベルに固定する際、反転イネーブル信号ＸＥＮＢを用いて電位を固定する。たとえば、１段目のゲート線に繋がる論理合成回路部８１２において、共にオン状態になっているトランジスタＮＴ９１およびＮＴ９２を介してＨレベルのイネーブル信号ＥＮＢが供給されることにより、１段目のゲート線に出力するシフト出力信号Ｇａｔｅ１がＨレベルになっている。この後、イネーブル信号ＥＮＢの電位がＬレベルに低下するとともに、反転イネーブル信号ＸＥＮＢの電位がＨレベルに上昇する。これにより、Ｌレベルのイネーブル信号ＥＮＢがトランジスタＮＴ９１およびＮＴ９２を介して供給されることにより、１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位がＬレベルに低下する。
【０１３７】
そして、第３実施形態では、反転イネーブル信号ＸＥＮＢの電位がＨレベルに上昇することにより、Ｈレベルの反転イネーブル信号ＸＥＮＢが論理合成回路部８１２のダイオード接続されたトランジスタＮＴ９５を介してトランジスタＮＴ９３のゲートに入力される。これにより、トランジスタＮＴ９３はオン状態になる。そして、トランジスタＮＴ９３を介して負側電位ＶＢＢからノードＮＤ４側へＬレベルの電位が供給される。これにより、論理合成回路部８１２から１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位がＬレベルに固定される。
【０１３８】
また、第３実施形態では、トランジスタＮＴ９３のゲートにＨレベルの反転イネーブル信号ＸＥＮＢが供給される際、容量Ｃ９１が充電される。これにより、トランジスタＮＴ９３のゲート電位（ノードＮＤ５の電位）は、次にトランジスタＮＴ９４がオン状態になることにより、トランジスタＮＴ９４を介して負側電位ＶＢＢからＬレベルの電位が供給されるまで、Ｈレベルに保持される。このため、次にトランジスタＮＴ９４がオン状態になるまで、トランジスタＮＴ９３はオン状態に保持されるので、トランジスタＮＴ９３を介して負側電位ＶＢＢから供給されるＬレベルの電位により、シフト出力信号Ｇａｔｅ１はＬレベルに固定された状態で保持される。
【０１３９】
そして、各段の論理合成回路部において、上記した１段目のゲート線に繋がる論理合成回路部８１２の動作と同様の動作により、反転イネーブル信号ＸＥＮＢを用いてシフト出力信号の電位がＬレベルに固定される。第３実施形態によるＶドライバの上記以外の動作は、上記第１実施形態によるＶドライバの動作と同様である。
【０１４０】
第３実施形態では、上記のように、シフトレジスタ回路部５１３〜５１５において、トランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のドレインにイネーブル信号線を接続するとともに、ゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給し、イネーブル信号ＥＮＢは、クロック信号ＣＫＶ１（ＣＫＶ２）がＬレベルからＨレベルに上昇した後に、ＬレベルからＨレベルに切り替わるように構成することによって、たとえば、３段目のシフトレジスタ回路部５１３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ２４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ２４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ２４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５１４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ３４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ３４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ３４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）をより高くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９１のゲートおよびトランジスタＮＴ９２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８１２のトランジスタＮＴ９１およびＮＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ低下するのをより抑制することができる。
【０１４１】
第３実施形態では、上記の効果以外にも、Ｖドライバを含む液晶表示装置の回路構成を簡素化することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１４２】
（第４実施形態）
図９は、本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。図９を参照して、この第４実施形態では、上記第３実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１４３】
すなわち、この第４実施形態によるＶドライバでは、図９に示すように、複数段のシフトレジスタ回路部５２１〜５２５と、スキャン方向切替回路部６２０と、入力信号切替回路部７２０と、複数段の論理合成回路部８２１〜８２３と、回路部９２０とが設けられている。なお、図９では、図面の簡略化のため、５段分のシフトレジスタ回路部５２１〜５２５および３段分の論理合成回路部８２１〜８２３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１４４】
そして、１段目のシフトレジスタ回路部５２１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５２１ａおよび第２回路部５２１ｂによって構成されている。また、２段目のシフトレジスタ回路部５２２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５２２ａおよび第２回路部５２２ｂによって構成されている。
【０１４５】
ここで、第４実施形態では、３段目のシフトレジスタ回路部５２３、４段目のシフトレジスタ回路部５２４および５段目のシフトレジスタ回路部５２５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。具体的には、３段目のシフトレジスタ回路部５２３は、第１回路部５２３ａと第２回路部５２３ｂとによって構成されている。第１回路部５２３ａおよび第２回路部５２３ｂは、それぞれ、図５に示した第２実施形態の３段目のシフトレジスタ回路部５０３の第１回路部５０３ａおよび第２回路部５０３ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１４６】
また、４段目のシフトレジスタ回路部５２４は、第１回路部５２４ａと第２回路部５２４ｂとによって構成されている。第１回路部５２４ａおよび第２回路部５２４ｂは、それぞれ、図５に示した第２実施形態の４段目のシフトレジスタ回路部５０４の第１回路部５０４ａおよび第２回路部５０４ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。また、５段目のシフトレジスタ回路部５２５は、第１回路部５２５ａと第２回路部５２５ｂとによって構成されている。第１回路部５２５ａおよび第２回路部５２５ｂは、それぞれ、図５に示した第２実施形態の５段目のシフトレジスタ回路部５０５の第１回路部５０５ａおよび第２回路部５０５ｂと同様の回路構成を有する。そして、この第４実施形態では、トランジスタＰＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。
【０１４７】
また、スキャン方向切替回路部６２０は、図５に示した第２実施形態のスキャン方向切替回路部６００と同様の回路構成を有する。ただし、第４実施形態では、トランジスタＰＴ５６のソース／ドレインの一方と、トランジスタＰＴ５７のソース／ドレインの一方とが接続されていない。また、入力信号切替回路部７２０は、図５に示した第２実施形態の入力信号切替回路部７００と同様の回路構成を有する。
【０１４８】
また、ダミーゲート線に接続される論理合成回路部８２１は、トランジスタＰＴ８１〜ＰＴ８４と、ダイオード接続されたトランジスタＰＴ８５と、容量Ｃ８１とを含む。すなわち、第４実施形態の論理合成回路部８２１は、図５に示した第２実施形態の論理合成回路部８０１の回路構成において、ダイオード接続されたトランジスタＰＴ８６が設けられていない回路構成を有する。また、トランジスタＰＴ８３〜ＰＴ８５と、容量Ｃ８１とによって、電位固定回路部８２１ａが構成されている。また、第４実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＰＴ８５を介して、トランジスタＰＴ８３のゲート（ノードＮＤ５）に接続されている。
【０１４９】
また、１段目のゲート線に接続される論理合成回路部８２２は、トランジスタＰＴ９１〜ＰＴ９４と、ダイオード接続されたトランジスタＰＴ９５と、容量Ｃ９１とを含む。すなわち、第４実施形態の論理合成回路部８２２は、図５に示した第２実施形態の論理合成回路部８０２の回路構成において、ダイオード接続されたトランジスタＰＴ９６が設けられていない回路構成を有する。また、トランジスタＰＴ９３〜ＰＴ９５と、容量Ｃ９１とによって、電位固定回路部８２２ａが構成されている。また、第４実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＰＴ９５を介して、トランジスタＰＴ９３のゲート（ノードＮＤ５）に接続されている。
【０１５０】
また、２段目のゲート線に接続される論理合成回路部８２３は、トランジスタＰＴ１０１〜ＰＴ１０４と、ダイオード接続されたトランジスタＰＴ１０５と、容量Ｃ１０１とを含む。すなわち、第４実施形態の論理合成回路部８２３は、図５に示した第２実施形態の論理合成回路部８０３の回路構成において、ダイオード接続されたトランジスタＰＴ１０６が設けられていない回路構成を有する。また、トランジスタＰＴ１０３〜ＰＴ１０５と、容量Ｃ１０１とによって、電位固定回路部８２３ａが構成されている。また、第４実施形態では、反転イネーブル信号線（ＸＥＮＢ）がダイオード接続されたトランジスタＰＴ１０５を介して、トランジスタＰＴ１０３のゲート（ノードＮＤ５）に接続されている。
【０１５１】
また、第４実施形態の回路部９２０は、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１３と、ダイオード接続されたｐチャネルトランジスタＰＴ１１４と、容量Ｃ１１１とを含む。以下、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、トランジスタＰＴ１１１〜ＰＴ１１４と称する。そして、回路部９２０を構成するトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、図７に示した第３実施形態のトランジスタＮＴ１１１〜ＮＴ１１４に対応した位置に接続されている。ただし、トランジスタＰＴ１１２のソースは、正側電位ＶＤＤに接続されている。
【０１５２】
図１０は、本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図９および図１０を参照して、第４実施形態によるＶドライバの動作を説明する。この第４実施形態によるＶドライバでは、図８に示した第３実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢとして入力する。これにより、第４実施形態によるシフトレジスタ回路部５２１〜５２５からは、図７に示した第３実施形態によるシフトレジスタ回路部５１１〜５１５から出力されるシフト信号ＳＲ１〜ＳＲ５のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第４実施形態による論理合成回路部８２１〜８２３からは、図７に示した第３実施形態による論理合成回路部８１１〜８１３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるＶドライバの上記以外の動作は、図７に示した上記第３実施形態によるＶドライバの動作と同様である。
【０１５３】
第４実施形態では、上記のように構成することによって、Ｖドライバを含む液晶表示装置の回路構成を簡素化することができるなどの上記第３実施形態と同様の効果を得ることができる。
【０１５４】
なお、第４実施形態では、シフトレジスタ回路部５２３〜５２５のトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給するとともに、ドレインにＨレベル（ＶＤＤ）とＬレベル（ＶＢＢ）とに切り替わるイネーブル信号ＥＮＢを供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５２３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が降下する。また、４段目のシフトレジスタ回路部５２４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が降下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８２２のトランジスタＰＴ９１およびＰＴ９２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８２２のトランジスタＰＴ９１およびＰＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。
【０１５５】
（第５実施形態）
図１１は、本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。図１１を参照して、この第５実施形態では、上記第３実施形態の構成において、３段目以降のシフトレジスタ回路部の出力信号が出力されるノードに接続されたトランジスタのドレインに、タイミングの異なる２つのイネーブル信号を１つずつ交互に供給する場合について説明する。
【０１５６】
すなわち、この第５実施形態では、図１１に示すように、複数段のシフトレジスタ回路部５３１〜５３５と、スキャン方向切替回路部６３０と、入力信号切替回路部７３０と、論理合成回路部８３１〜８３３と、回路部９３０とが設けられている。なお、図１１では、図面の簡略化のため、５段分のシフトレジスタ回路部５３１〜５３５および３段分の論理合成回路部８３１〜８３３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１５７】
そして、１段目のシフトレジスタ回路部５３１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５３１ａおよび第２回路部５３１ｂによって構成されている。また、２段目のシフトレジスタ回路部５３２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５３２ａおよび第２回路部５３２ｂによって構成されている。
【０１５８】
ここで、第５実施形態では、３段目以降のシフトレジスタ回路部５３３〜５３５に、イネーブル信号線（ＥＮＢ１）とイネーブル信号線（ＥＮＢ２）とが１つずつ交互に接続されている。なお、このイネーブル信号線（ＥＮＢ１）は、本発明の「第３信号線」の一例であり、イネーブル信号線（ＥＮＢ２）は、本発明の「第４信号線」の一例である。このイネーブル信号線（ＥＮＢ１）を介して、所定のタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ１が供給されるとともに、イネーブル信号線（ＥＮＢ２）を介して、イネーブル信号ＥＮＢ１と異なるタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ２が供給されるように構成されている。
【０１５９】
また、３段目のシフトレジスタ回路部５３３は、第１回路部５３３ａと第２回路部５３３ｂとによって構成されている。第１回路部５３３ａおよび第２回路部５３３ｂは、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ２４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１６０】
また、４段目のシフトレジスタ回路部５３４は、第１回路部５３４ａと第２回路部５３４ｂとによって構成されている。第１回路部５３４ａおよび第２回路部５３４ｂは、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。
【０１６１】
また、５段目のシフトレジスタ回路部５３５は、第１回路部５３５ａと第２回路部５３５ｂとによって構成されている。第１回路部５３５ａおよび第２回路部５３５ｂは、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ４４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１６２】
また、スキャン方向切替回路部６３０は、トランジスタＮＴ５１〜ＮＴ５５と、トランジスタＮＴ５７〜ＮＴ６０とを含む。すなわち、第５実施形態のスキャン方向切替回路部６３０は、図７に示した第3実施形態のスキャン方向切替回路部６１０の回路構成において、トランジスタＮＴ５６が設けられていない回路構成を有する。また、入力信号切替回路部７３０は、図７に示した第３実施形態の入力信号切替回路部７０と同様の回路構成を有する。また、論理合成回路部８３１〜８３３は、それぞれ、図７に示した第３実施形態の論理合成回路部８１１〜８１３と同様の回路構成を有する。また、回路部９３０は、図７に示した第３実施形態の回路部９１０と同様の回路構成を有する。
【０１６３】
図１２は、本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１１および図１２を参照して、第５実施形態による液晶表示装置のＶドライバの動作について説明する。
【０１６４】
この第５実施形態によるＶドライバの動作は、基本的には、上記第３実施形態によるＶドライバの動作と同様である。ただし、この第５実施形態によるＶドライバでは、上記第３実施形態と異なり、３段目以降の各段のシフトレジスタ回路部５３３〜５３５の出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４〜ＮＴ４４のドレインに、それぞれ、タイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給する。
【０１６５】
具体的には、１段目および２段目のシフトレジスタ回路部５３１および５３２（図１１参照）における動作は、図７に示した第３実施形態による１段目および２段目のシフトレジスタ回路部５１１および５１２における動作と同様である。そして、２段目のシフトレジスタ回路部５３２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がトランジスタＮＴ６６のドレインに入力される。これにより、ゲートにＶＤＤの電位のスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）の電位になる。このため、３段目のシフトレジスタ回路部５３３のトランジスタＮＴ２７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。また、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５３４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７は、オン状態になるとともに、トランジスタＮＴ２２はオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、３段目のシフトレジスタ回路部５３３のノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６は、オフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢ１が供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。
【０１６６】
この後、第５実施形態では、イネーブル信号ＥＮＢ１の電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位は、容量Ｃ２２によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記第１実施形態において、上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５３３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。
【０１６７】
Ｈレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３は、トランジスタＮＴ６８のドレインに入力される。これにより、ゲートにＶＤＤの電位のスキャン方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６８のソース電位は、（ＶＤＤ−Ｖｔ）の電位になる。このため、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。また、トランジスタＮＴ３１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１３が入力される。また、トランジスタＮＴ３２のゲートには、５段目のシフトレジスタ回路部５３５からＬレベルのシフト信号ＳＲ５が入力される。これにより、トランジスタＮＴ３１およびＮＴ３５は、オン状態になるとともに、トランジスタＮＴ３２はオフ状態になる。このため、トランジスタＮＴ３１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ３４およびＮＴ３８は、オフ状態になる。この後、トランジスタＮＴ３５のドレインに入力されるクロック信号ＣＫＶ２がＬレベルからＨレベルに上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ３７はオン状態になる。このとき、トランジスタＮＴ３７のドレインにＬレベルのイネーブル信号ＥＮＢ２が供給されているので、トランジスタＮＴ３７のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。
【０１６８】
この後、第５実施形態では、イネーブル信号ＥＮＢ２の電位がＬレベルからＨレベルに上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ３の電位がＨレベルに上昇する。この際、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位は、容量Ｃ２によってトランジスタＮＴ３７のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、４段目のシフトレジスタ回路部５３４のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。そして、４段目のシフトレジスタ回路部５３４のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４が出力される。
【０１６９】
５段目以降の各段のシフトレジスタ回路部においても、上記の３段目および４段目のシフトレジスタ回路部５３３および５３４による動作と同様の動作を行う。すなわち、所定段のシフトレジスタ回路部では、クロック信号ＣＫＶ１をＨレベルに上昇させることにより、ノードＮＤ２の電位を上昇させた後、イネーブル信号ＥＮＢ１をＨレベルに上昇させることにより、ノードＮＤ２の電位をさらに上昇させてＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）の電位にする。そして、所定段の次段のシフトレジスタ回路部では、クロック信号ＣＫＶ２をＨレベルに上昇させることにより、ノードＮＤ２の電位を上昇させた後、イネーブル信号ＥＮＢ２をＨレベルに上昇させることにより、ノードＮＤ２の電位をさらに上昇させてＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）の電位にする。この動作を各段のシフトレジスタ回路部で交互に行う。これにより、各段のシフトレジスタ回路部から出力されるシフト信号の電位を、順次、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）に上昇させる。
【０１７０】
この第５実施形態によるＶドライバの上記以外の動作は、上記した第３実施形態によるＶドライバの動作と同様である。
【０１７１】
第５実施形態では、上記のように、シフトレジスタ回路部５３３〜５３５において、トランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、たとえば、３段目のシフトレジスタ回路部５３３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ２４をオン状態にさせた後、イネーブル信号ＥＮＢ１によりトランジスタＮＴ２４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ２４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５３４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ３４をオン状態にさせた後、イネーブル信号ＥＮＢ２によりトランジスタＮＴ３４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ３４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）をより高くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ９１のゲートおよびトランジスタＮＴ９２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８３２のトランジスタＮＴ９１およびＮＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ低下するのをより抑制することができる。
【０１７２】
また、第５実施形態では、タイミングの異なる２つのイネーブル信号ＥＮＢ１およびＥＮＢ２を用いることによって、たとえば、３段目のシフトレジスタ回路部５３３のトランジスタＮＴ２７と、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７とが、それぞれ、オンするタイミングに合わせてトランジスタＮＴ２７およびＮＴ３７のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。また、シフトレジスタ回路部５３３のトランジスタＮＴ２７と、シフトレジスタ回路部５３４のトランジスタＮＴ３７とがそれぞれオフ状態になるまで、トランジスタＮＴ２７およびＮＴ３７のソース電位をＨレベルに保持することができる。これにより、トランジスタＮＴ２７およびＮＴ３７がそれぞれオフするまでの間に、トランジスタＮＴ２７およびＮＴ３７のソース電位がＬレベル（ＶＢＢ）に低下することに起因して、トランジスタＮＴ２７およびＮＴ３７のゲート電位が低下するという不都合が発生するのを抑制することができる。この場合、３段目のシフトレジスタ回路部５３３のノードＮＤ２から出力されるシフト信号ＳＲ３の電位と、４段目のシフトレジスタ回路部５３４のノードＮＤ２から出力されるシフト信号ＳＲ４の電位とが低下するのを抑制することができる。これにより、シフト信号ＳＲ３がゲートに入力される論理合成回路部８３２のトランジスタＮＴ９１の動作と、シフト信号ＳＲ４がゲートに入力される論理合成回路部８３２のトランジスタＮＴ９２の動作とが不安定になるのを抑制することができる。
【０１７３】
なお、第５実施形態の上記以外の効果は、上記第３実施形態による効果と同様である。
【０１７４】
（第６実施形態）
図１３は、本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。図１３を参照して、この第６実施形態では、上記第５実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。
【０１７５】
すなわち、この第６実施形態では、図１３に示すように、複数段のシフトレジスタ回路部５４１〜５４５と、スキャン方向切替回路部６４０と、入力信号切替回路部７４０と、複数段の論理合成回路部８４１〜８４３と、回路部９４０とが設けられている。なお、図１３では、図面の簡略化のため、５段分のシフトレジスタ回路部５４１〜５４５および３段分の論理合成回路部８４１〜８４３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。
【０１７６】
そして、１段目のシフトレジスタ回路部５４１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５４１ａおよび第２回路部５４１ｂによって構成されている。また、２段目のシフトレジスタ回路部５４２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５４２ａおよび第２回路部５４２ｂによって構成されている。
【０１７７】
ここで、第６実施形態では、３段目以降のシフトレジスタ回路部５４３〜５４５に、それぞれ、イネーブル信号線（ＥＮＢ１）とイネーブル信号線（ＥＮＢ２）とが交互に接続されている。このイネーブル信号線（ＥＮＢ１）を介して、所定のタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ１が供給されるとともに、イネーブル信号線（ＥＮＢ２）を介して、イネーブル信号ＥＮＢ１と異なるタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ２が供給されるように構成されている。
【０１７８】
具体的には、３段目のシフトレジスタ回路部５４３は、第１回路部５４３ａと第２回路部５４３ｂとによって構成されている。第１回路部５４３ａおよび第２回路部５４３ｂは、それぞれ、図５に示した第２実施形態の３段目のシフトレジスタ回路部５０３の第１回路部５０３ａおよび第２回路部５０３ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ２４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１７９】
また、４段目のシフトレジスタ回路部５４４は、第１回路部５４４ａと第２回路部５４４ｂとによって構成されている。第１回路部５４４ａおよび第２回路部５４４ｂは、それぞれ、図５に示した第２実施形態の４段目のシフトレジスタ回路部５０４の第１回路部５０４ａおよび第２回路部５０４ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ３４のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。
【０１８０】
また、５段目のシフトレジスタ回路部５４５は、第１回路部５４５ａと第２回路部５４５ｂとによって構成されている。第１回路部５４５ａおよび第２回路部５４５ｂは、それぞれ、図５に示した第２実施形態の５段目のシフトレジスタ回路部５０５の第１回路部５０５ａおよび第２回路部５０５ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ４４のドレインに、イネーブル信号線（ＥＮＢ１）が接続されている。
【０１８１】
また、スキャン方向切替回路部６４０は、トランジスタＰＴ５１〜ＰＴ５５と、トランジスタＰＴ５７〜ＰＴ６０とを含む。すなわち、第６実施形態の入力信号切替回路部６４０は、図９に示した第４実施形態のスキャン方向切替回路部６２０の回路構成において、トランジスタＰＴ５６が設けられていない回路構成を有する。また、入力信号切替回路部７４０は、図９に示した第４実施形態の入力信号切替回路部７２０と同様の回路構成を有する。また、論理合成回路部８４１〜８４３は、それぞれ、図９に示した第４実施形態の論理合成回路部８２１〜８２３と同様の回路構成を有する。また、回路部９４０は、図９に示した第４実施形態の回路部９２０と同様の回路構成を有する。
【０１８２】
図１４は、本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１３および図１４を参照して、第６実施形態によるＶドライバの動作を説明する。この第６実施形態によるＶドライバでは、図１２に示した第５実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢとして入力する。これにより、第６実施形態によるシフトレジスタ回路部５４１〜５４５からは、図１１に示した第５実施形態によるシフトレジスタ回路部５３１〜５３５から出力されるシフト信号ＳＲ１〜ＳＲ５および出力信号ＳＲ１１〜ＳＲ１５のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第６実施形態による論理合成回路部８４１〜８４３からは、図１１に示した第５実施形態による論理合成回路部８３１〜８３３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第６実施形態によるＶドライバの上記以外の動作は、図１１に示した上記第５実施形態によるＶドライバの動作と同様である。
【０１８３】
なお、第６実施形態では、シフトレジスタ回路部５４３〜５４５のトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５４３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢ１によりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が降下する。また、４段目のシフトレジスタ回路部５４４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢ２によりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ３４のゲート電位が降下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８４２のトランジスタＰＴ９１およびＰＴ９２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８４２のトランジスタＰＴ９１およびＰＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。
【０１８４】
第６実施形態による上記以外の効果は、上記第５実施形態による効果と同様である。
【０１８５】
（第７実施形態）
図１５は、本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の回路図である。図１５を参照して、この第７実施形態では、図１に示した第１実施形態の液晶表示装置において、ドレイン線を駆動（スキャン）するためのＨドライバに本発明を適用する場合について説明する。
【０１８６】
この第７実施形態による液晶表示装置のＨドライバ４の内部には、図１５に示すように、図２に示した第１実施形態のＶドライバ５と同様、複数段のシフトレジスタ回路部５１〜５５と、スキャン方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３とが設けられている。なお、図１５では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。そして、この第７実施形態では、論理合成回路部８１〜８３と水平スイッチ３とが接続されている。具体的には、水平スイッチ３は、論理合成回路部８１〜８３の段数に応じた数のｎチャネルトランジスタＮＴ１２１〜１２３を含む。以下、ｎチャネルトランジスタＮＴ１２１〜ＮＴ１２３は、それぞれ、トランジスタＮＴ１２１〜ＮＴ１２３と称する。
【０１８７】
そして、トランジスタＮＴ１２１のソースは、ダミードレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２１のゲートは、論理合成回路部８１のノードＮＤ４に接続されている。また、トランジスタＮＴ１２２のソースは、１段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２２のゲートは、論理合成回路部８２のノードＮＤ４に接続されている。また、トランジスタＮＴ１２３のソースは、２段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２３のゲートは、論理合成回路部８３のノードＮＤ４に接続されている。
【０１８８】
次に、図１５を参照して、第７実施形態によるＨドライバのシフトレジスタ回路の動作を説明する。この第７実施形態によるＨドライバ４では、各段の論理合成回路部８１〜８３から順次出力されるＨレベルのシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２が、対応する水平スイッチ３のトランジスタＮＴ１２１〜ＮＴ１２３のゲートにそれぞれ入力される。これにより、水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３が順次オン状態になる。このため、ビデオ信号線（Ｖｉｄｅｏ）から映像信号が水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３を介して、順次各段のドレイン線に出力される。この第７実施形態によるＨドライバ４の上記以外の動作は、図２に示した上記第１実施形態によるＶドライバ５の動作と同様である。
【０１８９】
第７実施形態では、上記のように構成することによって、Ｈドライバを含む液晶表示装置の回路構成を簡素化することができるなどの上記第１実施形態と同様の効果を得ることができる。
【０１９０】
（第８実施形態）
図１６は、本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。図１６を参照して、この第８実施形態では、本発明を、ｎチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。
【０１９１】
すなわち、この第８実施形態では、図１６に示すように、基板１ｂ上に、表示部６が形成されている。この表示部６には、ｎチャネルトランジスタ６１および６２（以下、トランジスタ６１および６２という）と、補助容量６３と、陽極６４と、陰極６５と、陽極６４と陰極６５との間に挟持された有機ＥＬ素子６６とを含む画素６０がマトリクス状に配置されている。なお、図１６の表示部６には、１画素分の構成を示している。そして、トランジスタ６１のソースは、トランジスタ６２のゲートと補助容量６３の一方の電極とに接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ６１のゲートは、ゲート線に接続されている。また、トランジスタ６２のソースは、陽極６４に接続されているとともに、ドレインは、電流供給線（図示せず）に接続されている。
【０１９２】
また、Ｈドライバ４内部の回路構成は、図１５に示した第７実施形態のＨドライバ４の回路構成と同様である。また、Ｖドライバ５内部の回路構成は、図１に示した第１実施形態のＶドライバ５の回路構成と同様である。第８実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。
【０１９３】
第８実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ＶドライバおよびＨドライバの回路構成を簡素化することができるなどの上記第１および第７実施形態と同様の効果を得ることができる。
【０１９４】
（第９実施形態）
図１７は、本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。図１７を参照して、この第９実施形態では、本発明を、ｐチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。
【０１９５】
すなわち、この第９実施形態では、図１７に示すように、基板１ｃ上に、表示部６ａが形成されている。この表示部６ａには、ｐチャネルトランジスタ６１ａおよび６２ａ（以下、トランジスタ６１ａおよび６２ａという）と、補助容量６３ａと、陽極６４ａと、陰極６５ａと、陽極６４ａと陰極６５ａとの間に挟持された有機ＥＬ素子６６ａとを含む画素６０ａがマトリクス状に配置されている。なお、図１７の表示部６ａには、１画素分の構成を示している。そして、トランジスタ６１ａのソースは、ドレイン線に接続されているとともに、ドレインは、トランジスタ６２ａのゲートと補助容量６３ａの一方の電極とに接続されている。このトランジスタ６１ａのゲートは、ゲート線に接続されている。また、トランジスタ６２ａのソースは、電流供給線（図示せず）に接続されているとともに、ドレインは、陽極６４ａに接続されている。
【０１９６】
また、Ｖドライバ５ａ内部の回路構成は、図４に示した第２実施形態のＶドライバ５ａの回路構成と同様である。第９実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図４に示した第２実施形態による液晶表示装置と同様である。
【０１９７】
第９実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、Ｖドライバの回路構成を簡素化することができるなどの上記第２実施形態と同様の効果を得ることができる。
【０１９８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１９９】
たとえば、上記第１〜第９実施形態では、本発明を液晶表示装置または有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【０２００】
また、上記第１〜第７実施形態では、ＶドライバまたはＨドライバのいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、ＶドライバおよびＨドライバの両方に、本発明を適用するようにしてもよい。
【０２０１】
また、上記第７実施形態では、本発明によるＨドライバに用いるトランジスタを全てｎチャネルトランジスタで構成した例について示したが、本発明はこれに限らず、本発明によるＨドライバに用いるトランジスタを全てｐチャネルトランジスタで構成してもよい。
【０２０２】
また、ｎチャネルトランジスタを用いた第１、第３、第５、第７および第８実施形態において、全ての容量をｎチャネルトランジスタにより構成してもよい。また、ｐチャネルトランジスタを用いた第２、第４、第６および第９実施形態において、全ての容量をｐチャネルトランジスタにより構成してもよい。
【図面の簡単な説明】
【０２０３】
【図１】本発明の第１実施形態による液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図３】本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図４】本発明の第２実施形態による液晶表示装置を示した平面図である。
【図５】図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図６】本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図７】本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図８】本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図９】本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１０】本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１１】本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１２】本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１３】本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。
【図１４】本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。
【図１５】本発明の第７実施形態による液晶表示装置のＨドライバ内部の回路図である。
【図１６】本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。
【図１７】本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。
【図１８】従来の抵抗負荷型のインバータ回路を含むシフトレジスタ回路の回路図である。
【図１９】図１８に示した従来のシフトレジスタ回路の動作を説明するための波形図である。
【符号の説明】
【０２０４】
５２、５３、５４、５５、５０２、５０３、５０４、５０５、５１２、５１３、５１４、５１５、５２２、５２３、５２４、５２５、５３２、５３３、５３４、５３５、５４２、５４３、５４４、５４５ シフトレジスタ回路部（第１シフトレジスタ回路部、第２シフトレジスタ回路部）
８１、８２、８３、８０１、８０２、８０３、８１１、８１２、８１３、８２１、８２２、８２３、８３１、８３２、８３３、８４１、８４２、８４３ 論理合成回路部
８１ａ、８２ａ、８３ａ、８０１ａ、８０２ａ、８０３ａ、８１１ａ、８１２ａ、８１３ａ、８２１ａ、８２２ａ、８２３ａ、８３１ａ、８３２ａ、８３３ａ、８４１ａ、８４２ａ、８４３ａ 電位固定回路部
ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４ ｎチャネルトランジスタ（第６トランジスタ、第７トランジスタ）
ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４ ｐチャネルトランジスタ（第６トランジスタ、第７トランジスタ）
ＮＴ８１、ＮＴ９１、ＮＴ１０１ ｎチャネルトランジスタ（第１トランジスタ、第２トランジスタ）
ＰＴ８１、ＰＴ９１、ＰＴ１０１ ｐチャネルトランジスタ（第１トランジスタ、第２トランジスタ）
ＮＴ８３、ＮＴ９３、ＮＴ１０３ ｎチャネルトランジスタ（第３トランジスタ）
ＰＴ８３、ＰＴ９３、ＰＴ１０３ ｐチャネルトランジスタ（第３トランジスタ）
ＮＴ８４、ＮＴ９４、ＮＴ１０４ ｎチャネルトランジスタ（第５トランジスタ）
ＰＴ８４、ＰＴ９４、ＰＴ１０４ ｐチャネルトランジスタ（第５トランジスタ）
ＮＴ８５、ＮＴ８６、ＮＴ９５、ＮＴ９６、ＮＴ１０５、ＮＴ１０６ ｎチャネルトランジスタ（第４トランジスタ）
ＰＴ８５、ＰＴ８６、ＰＴ９５、ＰＴ９６、ＰＴ１０５、ＰＴ１０６ ｐチャネルトランジスタ（第４トランジスタ）
Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２ 容量（第２容量、第３容量）
Ｃ８１、Ｃ９１、Ｃ１０１ 容量（第１容量）
【特許請求の範囲】
【請求項１】
第１導電型のトランジスタによって構成され、第１シフト信号を出力する第１シフトレジスタ回路部と、
第１導電型のトランジスタによって構成され、第２シフト信号を出力するとともに、前記第１シフトレジスタ回路部の次段に配置される第２シフトレジスタ回路部と、
前記第１シフト信号と、前記第２シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部と、
を含むシフトレジスタ回路を備えた、表示装置。
【請求項２】
前記論理合成回路部は、
ソース／ドレインの一方が第１電位と第２電位とに切り替わる第１信号を供給する第１信号線に接続されるとともに、ゲートに前記第１シフト信号が入力される第１導電型の第１トランジスタと、
前記第１トランジスタのソース／ドレインの他方にソース／ドレインの一方が接続されるとともに、ゲートに前記第２シフト信号が入力される第１導電型の第２トランジスタとを含み、
前記第１シフト信号および前記第２シフト信号が前記第１電位のときに、前記第１トランジスタおよび前記第２トランジスタがオン状態になるとともに、前記第１信号線から前記第１トランジスタのソース／ドレインの一方に前記第１電位の前記第１信号が供給されることにより、前記第１トランジスタおよび前記第２トランジスタを介して前記第１電位の前記シフト出力信号が出力され、
前記第１シフト信号が前記第１電位から前記第２電位に変化する際に、前記第１信号線から前記第１トランジスタのソース／ドレインの一方に前記第２電位の前記第１信号が供給されることにより、前記第１トランジスタおよび前記第２トランジスタを介して前記第２電位の前記シフト出力信号が出力される、請求項１に記載の表示装置。
【請求項３】
前記第１信号が前記第２電位の期間は、前記シフト出力信号は強制的に前記第２電位に保持される、請求項２に記載の表示装置。
【請求項４】
前記論理合成回路部は、前記第１シフト信号が前記第１電位から前記第２電位に変化した後、前記出力信号を前記第２電位に固定するための電位固定回路部を含む、請求項２または３に記載の表示装置。
【請求項５】
前記電位固定回路部は、前記第２電位側と前記第２トランジスタとの間に接続され、前記第１シフト信号が前記第２電位のときに、前記第１電位の所定の信号がゲートに入力されることによりオン状態になる第１導電型の第３トランジスタを含む、請求項４に記載の表示装置。
【請求項６】
前記シフトレジスタ回路は、前記第２シフトレジスタ回路部の次段の第３シフトレジスタ回路部を含み、
前記第１シフト信号が前記第１電位から前記第２電位に変化する際に、前記第３シフトレジスタ回路部から前記第１電位の出力信号が前記第３トランジスタのゲートに入力される、請求項５に記載の表示装置。
【請求項７】
前記第３トランジスタのゲートには、前記第１電位と前記第２電位とに切り替わる第２信号を供給する第２信号線から前記第２信号が供給され、
前記第１シフト信号が前記第２電位のときに、前記第２信号線から前記第１電位の前記第２信号が前記第３トランジスタのゲートに入力される、請求項５に記載の表示装置。
【請求項８】
前記第３トランジスタのゲートとソースとの間には、第１容量が接続されている、請求項５〜７のいずれか１項に記載の表示装置。
【請求項９】
前記電位固定回路部は、前記第３トランジスタのゲートに接続され、ダイオード接続された第１導電型の第４トランジスタを含み、
前記所定の信号は、前記第４トランジスタを介して前記第３トランジスタのゲートに入力される、請求項５〜８のいずれか１項に記載の表示装置。
【請求項１０】
前記第３トランジスタは、前記第１シフト信号および前記第２シフト信号が前記第１電位のときに、オフ状態になる、請求項５〜９のいずれか１項に記載の表示装置。
【請求項１１】
前記電位固定回路部は、前記第２電位側と、前記第３トランジスタのゲートとの間に接続され、前記第１シフト信号および前記第２シフト信号が前記第１電位のときに、前記第１トランジスタおよび前記第２トランジスタを介して、前記第１電位の前記出力信号がゲートに入力されることによりオン状態になる第１導電型の第５トランジスタを含む、請求項１０に記載の表示装置。
【請求項１２】
前記第１シフトレジスタ回路部は、ドレインに前記第１電位が供給されるとともに、前記第１シフト信号が出力されるノードにゲートが接続される第６トランジスタと、前記第６トランジスタのゲートとソースとの間に接続された第２容量とを含み、
前記第２シフトレジスタ回路部は、ドレインに前記第１電位が供給されるとともに、前記第２シフト信号が出力されるノードにゲートが接続される第７トランジスタと、前記第７トランジスタのゲートとソースとの間に接続された第３容量とを含み、
前記第６トランジスタのゲート電位は、前記第２容量が接続された前記第６トランジスタのゲート−ソース間電圧を維持するように、前記第６トランジスタのソース電位の上昇または低下に伴って上昇または低下され、
前記第７トランジスタのゲート電位は、前記第３容量が接続された前記第７トランジスタのゲート−ソース間電圧を維持するように、前記第７トランジスタのソース電位の上昇または低下に伴って上昇または低下される、請求項２〜１０のいずれか１項に記載の表示装置。
【請求項１３】
前記第６トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、
前記第７トランジスタのドレインには、前記第３信号を供給する前記第３信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、
前記第３信号は、前記第１クロック信号が前記第２電位から前記第１電位になった後と、前記第２クロック信号が前記第２電位から前記第１電位になった後とに、それぞれ、前記第２電位から前記第１電位に切り替わる、請求項１２に記載の表示装置。
【請求項１４】
前記第６トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、
前記第７トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第４信号を供給する第４信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、
前記第３信号は、前記第１クロック信号が前記第２電位から前記第１電位になった後、前記第２電位から前記第１電位に切り替わり、
前記第４信号は、前記第２クロック信号が前記第２電位から前記第１電位になった後、前記第２電位から前記第１電位に切り替わる、請求項１２に記載の表示装置。
【請求項１】
第１導電型のトランジスタによって構成され、第１シフト信号を出力する第１シフトレジスタ回路部と、
第１導電型のトランジスタによって構成され、第２シフト信号を出力するとともに、前記第１シフトレジスタ回路部の次段に配置される第２シフトレジスタ回路部と、
前記第１シフト信号と、前記第２シフト信号とを論理合成してシフト出力信号を出力する論理合成回路部と、
を含むシフトレジスタ回路を備えた、表示装置。
【請求項２】
前記論理合成回路部は、
ソース／ドレインの一方が第１電位と第２電位とに切り替わる第１信号を供給する第１信号線に接続されるとともに、ゲートに前記第１シフト信号が入力される第１導電型の第１トランジスタと、
前記第１トランジスタのソース／ドレインの他方にソース／ドレインの一方が接続されるとともに、ゲートに前記第２シフト信号が入力される第１導電型の第２トランジスタとを含み、
前記第１シフト信号および前記第２シフト信号が前記第１電位のときに、前記第１トランジスタおよび前記第２トランジスタがオン状態になるとともに、前記第１信号線から前記第１トランジスタのソース／ドレインの一方に前記第１電位の前記第１信号が供給されることにより、前記第１トランジスタおよび前記第２トランジスタを介して前記第１電位の前記シフト出力信号が出力され、
前記第１シフト信号が前記第１電位から前記第２電位に変化する際に、前記第１信号線から前記第１トランジスタのソース／ドレインの一方に前記第２電位の前記第１信号が供給されることにより、前記第１トランジスタおよび前記第２トランジスタを介して前記第２電位の前記シフト出力信号が出力される、請求項１に記載の表示装置。
【請求項３】
前記第１信号が前記第２電位の期間は、前記シフト出力信号は強制的に前記第２電位に保持される、請求項２に記載の表示装置。
【請求項４】
前記論理合成回路部は、前記第１シフト信号が前記第１電位から前記第２電位に変化した後、前記出力信号を前記第２電位に固定するための電位固定回路部を含む、請求項２または３に記載の表示装置。
【請求項５】
前記電位固定回路部は、前記第２電位側と前記第２トランジスタとの間に接続され、前記第１シフト信号が前記第２電位のときに、前記第１電位の所定の信号がゲートに入力されることによりオン状態になる第１導電型の第３トランジスタを含む、請求項４に記載の表示装置。
【請求項６】
前記シフトレジスタ回路は、前記第２シフトレジスタ回路部の次段の第３シフトレジスタ回路部を含み、
前記第１シフト信号が前記第１電位から前記第２電位に変化する際に、前記第３シフトレジスタ回路部から前記第１電位の出力信号が前記第３トランジスタのゲートに入力される、請求項５に記載の表示装置。
【請求項７】
前記第３トランジスタのゲートには、前記第１電位と前記第２電位とに切り替わる第２信号を供給する第２信号線から前記第２信号が供給され、
前記第１シフト信号が前記第２電位のときに、前記第２信号線から前記第１電位の前記第２信号が前記第３トランジスタのゲートに入力される、請求項５に記載の表示装置。
【請求項８】
前記第３トランジスタのゲートとソースとの間には、第１容量が接続されている、請求項５〜７のいずれか１項に記載の表示装置。
【請求項９】
前記電位固定回路部は、前記第３トランジスタのゲートに接続され、ダイオード接続された第１導電型の第４トランジスタを含み、
前記所定の信号は、前記第４トランジスタを介して前記第３トランジスタのゲートに入力される、請求項５〜８のいずれか１項に記載の表示装置。
【請求項１０】
前記第３トランジスタは、前記第１シフト信号および前記第２シフト信号が前記第１電位のときに、オフ状態になる、請求項５〜９のいずれか１項に記載の表示装置。
【請求項１１】
前記電位固定回路部は、前記第２電位側と、前記第３トランジスタのゲートとの間に接続され、前記第１シフト信号および前記第２シフト信号が前記第１電位のときに、前記第１トランジスタおよび前記第２トランジスタを介して、前記第１電位の前記出力信号がゲートに入力されることによりオン状態になる第１導電型の第５トランジスタを含む、請求項１０に記載の表示装置。
【請求項１２】
前記第１シフトレジスタ回路部は、ドレインに前記第１電位が供給されるとともに、前記第１シフト信号が出力されるノードにゲートが接続される第６トランジスタと、前記第６トランジスタのゲートとソースとの間に接続された第２容量とを含み、
前記第２シフトレジスタ回路部は、ドレインに前記第１電位が供給されるとともに、前記第２シフト信号が出力されるノードにゲートが接続される第７トランジスタと、前記第７トランジスタのゲートとソースとの間に接続された第３容量とを含み、
前記第６トランジスタのゲート電位は、前記第２容量が接続された前記第６トランジスタのゲート−ソース間電圧を維持するように、前記第６トランジスタのソース電位の上昇または低下に伴って上昇または低下され、
前記第７トランジスタのゲート電位は、前記第３容量が接続された前記第７トランジスタのゲート−ソース間電圧を維持するように、前記第７トランジスタのソース電位の上昇または低下に伴って上昇または低下される、請求項２〜１０のいずれか１項に記載の表示装置。
【請求項１３】
前記第６トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、
前記第７トランジスタのドレインには、前記第３信号を供給する前記第３信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、
前記第３信号は、前記第１クロック信号が前記第２電位から前記第１電位になった後と、前記第２クロック信号が前記第２電位から前記第１電位になった後とに、それぞれ、前記第２電位から前記第１電位に切り替わる、請求項１２に記載の表示装置。
【請求項１４】
前記第６トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第３信号を供給する第３信号線が接続されるとともに、ゲートには、第１クロック信号が供給され、
前記第７トランジスタのドレインには、前記第１電位と前記第２電位とに切り替わる第４信号を供給する第４信号線が接続されるとともに、ゲートには、第２クロック信号が供給され、
前記第３信号は、前記第１クロック信号が前記第２電位から前記第１電位になった後、前記第２電位から前記第１電位に切り替わり、
前記第４信号は、前記第２クロック信号が前記第２電位から前記第１電位になった後、前記第２電位から前記第１電位に切り替わる、請求項１２に記載の表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
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【図４】
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【図６】
【図７】
【図８】
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【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００６−１４６０９４（Ｐ２００６−１４６０９４Ａ）
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００４−３３９７４６（Ｐ２００４−３３９７４６）
【出願日】平成１６年１１月２５日（２００４．１１．２５）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願日】平成１６年１１月２５日（２００４．１１．２５）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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