連結導体及びこれを用いた半導体装置
【課題】トレンチゲートを有する半導体装置に関して、ゲートの取り出し抵抗の低減を図り、動作速度の高速化をはかる。
【解決手段】この半導体装置は、リードフレーム３０のリード端子３０Ｒの一端に連結導体１５を介して電気的に接続されている。この連結導体は、Ｃｕ箔で構成され、本体部１５Ｍと、リード端子３０Ｒに当接し、リード端子３０Ｒに接続されるリード接続部１５Ｒと、トレンチＭＯＳＦＥＴ（チップ）のソースパッドに当接するフィンガー部１５Ｆと、フィンガー部１５Ｆの先端を空間部で一体化する連結部１５Ｂとで構成されている。この連結導体を用いることで、第１の外部取り出し電極を構成するソース電極３５ｓ間に第２の外部取り出し電極としてのゲートパッド３５ｇが伸張して形成されている場合にも、低抵抗で信頼性の高い実装が実現される。
【解決手段】この半導体装置は、リードフレーム３０のリード端子３０Ｒの一端に連結導体１５を介して電気的に接続されている。この連結導体は、Ｃｕ箔で構成され、本体部１５Ｍと、リード端子３０Ｒに当接し、リード端子３０Ｒに接続されるリード接続部１５Ｒと、トレンチＭＯＳＦＥＴ（チップ）のソースパッドに当接するフィンガー部１５Ｆと、フィンガー部１５Ｆの先端を空間部で一体化する連結部１５Ｂとで構成されている。この連結導体を用いることで、第１の外部取り出し電極を構成するソース電極３５ｓ間に第２の外部取り出し電極としてのゲートパッド３５ｇが伸張して形成されている場合にも、低抵抗で信頼性の高い実装が実現される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連結導体及びこれを用いた半導体装置に係り、特にトレンチ構造のＭＯＳＦＥＴのソース電極とリードとの接続などに用いられる帯状の連結導体（クリップ）の構造に関する。
【背景技術】
【０００２】
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴い、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、例えば、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。この構造はトレンチを格子状に設けた構造と比較して単にセル面積当たりのゲート酸化膜の面積が低減されるため、ゲートドレイン間の寄生容量を低減することができるものである。
【０００３】
一例として、図１３および図１４に示すように、半導体基板１内に深さＴｈ，幅ＴＷの多数のトレンチＴを配設し、このトレンチＴ内にＭＯＳＦＥＴを配設したものがある（たとえば特許文献１）。この構造では、半導体基板の表面の一部にゲートパッド３５ｇが形成され、トレンチＴに多結晶シリコンを充填して形成されるゲート電極（多結晶シリコンゲート）３３は、半導体基板の周縁に沿って形成されるゲート周辺配線を含む集電層３５ｇｌによって、このゲートパッド３５ｇに接続される。ここではゲート周辺配線である集電層３５ｇｌの下層に多結晶シリコンからなる下地配線３３ｇｌが形成されている。
【０００４】
この半導体装置では、図１４（ａ）および（ｂ）に示すように半導体層上に複数のトレンチラインが形成され、その内部に充填された多結晶シリコンからなるゲート電極３３の終端部は半導体基板周縁部に形成された集電リング電極ｇｌに直接接続している。集電リング電極ｇｌは多結晶シリコン層からなる下地層３３ｇｌとアルミウム層からなる集電層３５ｇｌとで構成されている。ソース領域３２ｓを構成するＮ型拡散領域はトレンチラインに接するようにその両端のエピタキシャル層中に形成されている。また、ソース領域３２ｓを構成するＮ型拡散層とソース電極(パッド)３５ｓを構成する金属配線が電気的に接続している領域の開口端すなわちソースコンタクト開口部が、トレンチライン上に設けられている。
そして、ストライプ状のゲート電極と直交するゲート引出用の橋渡し電極３５Ｂを設けることで交差部でのゲート抵抗Ｒｇを低減できるように構成している。
【０００５】
また、多結晶シリコンよりなるゲート電極３３を素子表面に引出し、ソース配線やドレイン配線と平行に延びるゲート配線を設ける。このゲート配線に、多結晶シリコンより重抵抗が小さいアルミニウムなどの導電材料よりなる裏打ち配線を電気的に接続し、ゲート抵抗を低減する方法も提案されている（特許文献２）。
【０００６】
さらにまた、ソース配線とソース電極の接続位置を最適にすることにより、各トランジスタのオン/オフ特性を向上する方法も提案されている（特許文献３）。
【０００７】
また、半導体チップをパッケージに実装するに際しても低容量化が大きな課題となっている。半導体装置の製造工程のうち、実装工程の一例は、以下のとおりである。まず、所望の素子領域および配線の形成されたウエハから切り出された半導体チップは、銅を主成分とする板状体を加工して形成され、アイランド部（半導体素子搭載部）と、このアイランド部に先端が近接するように形成されたリード端子からなるリード部とを備えたリードフレームのアイランド部に搭載される。次に、半導体チップの表面上に形成された素子電極は、金線やアルミニウム線などの連結導体を用いて、アイランド部の周縁に近接して設けられたリード端子と電気的に接続される。その後、半導体チップ及びリードフレームは、リード端子の先端の一部を残して、樹脂等で封止されてパッケージ化され、半導体装置となる。ここでパッケージとは、リードを含むリードフレームと、封止樹脂とをあわせたものをいうこととする。
【０００８】
ここで、半導体チップとリードとの接続に、ボンディングワイヤと呼ばれる金線やアルミニウム線などの連結導体を用いた場合、１本あたりの線径が数十から数百μｍ程度である。オン抵抗を低減するためには、数十から数百本の金線やアルミニウム線などを用いる必要があり、コストの増大や組立工程の複雑化を招く。
【０００９】
そのため、特許文献４には、一例を図１５に断面図、図１６に斜視図で示すように、アルミニウムからなる板状の連結導体１５を用いて、半導体チップ１とリードフレーム３０を電気的に接続する方法が記載されている。ソース電極３５ｓに接続されたソースパッド３６とリードフレーム３０とを連結導体１５で電気的に接続される。ここで多結晶シリコン膜からなるゲート電極３３に接続されたゲートパッド３５ｇはボンディングワイヤ１６を介してリード端子に接続される。３４は層間絶縁膜、３６はソースパッドを構成するニッケル層、３７は半田層である。２０は樹脂パッケージである。なお半田層を用いることなく直接超音波接続することも可能である。
【００１０】
このように、銅（半田付け接続用）またはアルミニウム（超音波接続用）からなる板状の連結導体を用いることで、パッケージの占めるオン抵抗の低減が可能であり、１ミリΩ以下の抵抗を実現できる。さらには、放熱性の観点から見れば、金線やアルミニウム線に比べて熱伝導度が高くなるため、半導体チップからリードフレームへの放熱性が良くなり、より高い電流容量を実現できる。
【００１１】
【特許文献１】特開２００４−３１３８６号公報
【特許文献２】特開２００５−１２０１９号公報
【特許文献３】特開２００９−１４１００７号公報
【特許文献４】特開２００２−３１４０１８（第１６頁、図２）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１においては、橋渡し電極が多結晶シリコンである場合、多結晶シリコンのシート抵抗が大きいためゲート抵抗を下げるのに限界があった。
図１７にゲート抵抗のフィンガー長依存性を示す。図中縦軸はゲート抵抗、横軸はフィンガー長（μｍ）である。図中実線ａは橋渡し電極が多結晶シリコンの場合、実線ｂは橋渡し電極がアルミニウムの場合を示す。
【００１３】
この図から明らかなように、橋渡し電極が多結晶シリコンの場合は、アルミニウムに比べシート抵抗が高く、橋渡し効果が少なくなりゲート抵抗が高くなっていることがわかる。このためゲート抵抗低減のためには、橋渡し電極としてはシート抵抗の低いアルミニウム層を用いるのが望ましいことがわかる。
【００１４】
ただしアルミニウム層を橋渡し電極として用いた場合、図１８（ａ）及び（ｂ）に多結晶シリコン層及びアルミニウム層の平面図を示すように、アルミニウム層はソース電極３５ｓとしても使用しているため、ソース電極が分断されることになる。
【００１５】
このため、このソース電極が分断されたＭＯＳＦＥＴを組み立てるためには、この分断されたソース電極のすべてを接続する必要があるため、組み立ての制約を受けるという問題がある。
【００１６】
本発明は、前記実情に鑑みてなされたもので、トレンチゲートを有する半導体装置に関して、ソース抵抗の上昇を抑制しつつ、ゲートの配線抵抗の低減を図り、動作速度の高速化を目的とするものである。
また本発明は、外部接続用の電極が複数の領域に分かれている場合にも、短絡の恐れなく確実な接続を実現することの可能な連結導体すなわちクリップを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を解決するために、本発明は、外部接続用のリードに接続される本体部と、前記本体部に連接され、複数の領域に分割され、それぞれが半導体基板の電極パッドに接続されるフィンガー部と、を備えた連結導体であって、外部接続用のリードと半導体基板とを接続する。
【００１８】
また本発明は、前記連結導体であって、前記フィンガー部の先端に接続され、前記フィンガー部の先端を一体化する連結部とを備えている。
【００１９】
また本発明は、前記連結導体が、連続的に、縦方向に連結されたことを特徴とする。
【００２０】
また本発明は、第１の主面と前記第１の主面に対向する第２の主面とを有する半導体基板と、前記半導体基板の前記第１の主面に形成された、第１及び第２の外部取り出し電極と、外部接続用のリードと、前記外部接続用のリードと前記半導体基板とを接続する連結導体と、前記外部接続用のリードの一部を残して封止される封止部とを備えた半導体装置であって、前記連結導体が、前記外部接続用のリードに接続される本体部と、前記本体部に連接され、複数の領域に分割され、それぞれが前記半導体基板の前記第１の外部取り出し電極に接続されるフィンガー部と、を備え、前記フィンガー部が前記第１の外部取り出し電極の形状に対応し、前記第２の外部取り出し電極上を避けて形成される。
【００２１】
また本発明は、前記半導体装置であって、前記フィンガー部の先端に接続され、前記フィンガー部の先端を一体化する連結部を備えたものを含む。
【００２２】
また本発明は、前記半導体装置であって、前記第１の外部取り出し電極が複数の領域を有するものを含む。
【００２３】
また本発明は、前記半導体装置であって、前記第１の外部取り出し電極が前記第２の外部取り出し電極によって、複数の領域に分割されたものを含む。
【００２４】
また本発明は、前記半導体装置であって、前記半導体基板の前記第１の主面に形成された第１の半導体領域と、前記第１の主面に形成された複数のトレンチと、前記トレンチ内に充填された多結晶シリコン層からなるゲート電極と、前記トレンチに直交する方向に形成され、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極と、前記半導体基板の周縁に沿って形成され、前記ゲート電極及び前記橋渡し電極に接続される集電リング電極と、前記第１の主面に形成され、前記第１の半導体領域にコンタクトする第１の電極と、第１の金属層からなり、前記第１の電極に接続される第１の外部取り出し電極と、第２の金属層からなり、前記ゲート電極に接続される第２の外部取り出し電極とが、前記第１の主面上に並置された半導体装置であって、前記第１の外部取り出し電極は一体的に形成されており、前記橋渡し電極の表面の少なくとも一部が前記第２の金属層で構成されたものを含む。
【００２５】
また本発明は、前記半導体装置であって、前記トレンチはストライプ状に形成されており、前記橋渡し電極は前記ストライプ状の前記トレンチに対して直交するように設けられており、前記第１の外部取り出し電極は、括れ部を有し、前記括れ部に前記第２の外部取り出し電極が形成され、前記フィンガー部は前記第２の外部取り出し電極を避けて接続されたものを含む。
【発明の効果】
【００２６】
以上のように、本発明の連結導体によれば、外部接続用のリードに接続される本体部と、前記本体部に連接され、複数の領域に分割され、それぞれが半導体基板の外部接続電極に接続されるフィンガー部と、を備えた連結導体で、外部接続用のリードと半導体基板とを接続するため、複数の外部接続電極が入り込んで存在したり、分割された状態で存在したりする場合にも、短絡のおそれなく、外部取り出し抵抗の低減をはかるとともに、信頼性の高い実装が可能となる。また、幅広の帯状導体を用いた場合にも可撓性が高いため、外部接続電極に対し良好な接続が可能となる。
また、本発明の半導体装置によれば、上記連結導体を用いているため、短絡のおそれなく、外部取り出し抵抗の低減をはかるとともに、信頼性の高い実装が可能となる。また、幅広の帯状導体を用いた場合にも可撓性が高いため、外部接続電極に対し良好な接続が可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は第１の金属層のみを示す図
【図２】図１（ｂ）のＡ−Ａ断面図
【図３】本発明の実施の形態１の半導体装置の実装構造を示す図
【図４】図３のＢ-Ｂ断面図
【図５】本実施の形態１における連結導体を示す図、（ａ）は上面図、（ｂ）は断面図
【図６】同連結導体の切断前の状態を示す図
【図７】本発明の実施の形態２に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は第１の金属層のみを示す図
【図８】本発明の実施の形態３に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は第１の金属層のみを示す図
【図９】本発明の実施の形態４に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は第１の金属層のみを示す図
【図１０】本発明の実施の形態５に係る半導体装置の実装状態を示す図
【図１１】本発明の実施の形態５に係る半導体装置の連結導体を示す図、（ａ）は上面図、（ｂ）は断面図
【図１２】本発明の実施の形態５に係る半導体装置の断面図
【図１３】従来例の半導体装置を示す図
【図１４】（ａ）および（ｂ）は従来例の半導体装置を示す図
【図１５】従来例の半導体装置を示す図
【図１６】従来例の半導体装置を示す図
【図１７】多結晶シリコンとアルミニウムとのフィンガー長とゲート抵抗との関係を示す特性図
【図１８】従来例の半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図
【発明を実施するための形態】
【００２８】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図１（ｂ）は同半導体装置表面の第１および第２の金属層であるアルミニウム層のレイアウトを示す図である。図１（ｃ）は第２の金属層のみを示す図である。図２は図１（ｂ）のＡ−Ａ断面図である。図３は、この半導体装置の実装構造を示す図である。図４は図３のＢ−Ｂ断面図である。図５は本実施の形態１における連結導体を示す図、図６は同連結導体の切断前の状態を示す図である。
【００２９】
この半導体装置は、ストライプ状のトレンチＴに対して直交するように橋渡し電極３３Ｂが設けられたトレンチＭＯＳＦＥＴを構成するものであり、第１の外部取り出し電極を構成するソースパッド３６は一体的に形成されており、ソース電極３５ｓは、括れ部ｋを有し、括れ部ｋに第２の外部取り出し電極としてのゲートパッド３５ｇが伸張して形成され、この橋渡し電極の表面の少なくとも一部がソース電極３５ｓと同一の金属層であるアルミニウム層で構成されたことを特徴とする。つまり橋渡し電極３３Ｂの表面にアルミニウム層からなるゲートパッド３５ｇの伸張部であるゲート集電電極３５Ｔが積層されている。そしてトレンチのすべてが、このトレンチＭＯＳＦＥＴチップの端部を除く中間部の少なくとも一点でゲートパッド３５ｇを構成する第２の外部取り出し電極と交差しており、ゲート電極３３ｇのうち第２の外部取出し電極すなわち第２の金属層から露呈する領域の長さＦｃがフィンガー長Ｆ０の２倍を超えないようになっており、ゲート集電電極３５Ｔあるいはゲートパッド３５ｇとの距離を低減し、ゲート抵抗の低減をはかるものである。ここでフィンガー長とは橋渡し電極３３Ｂ間のゲート電極長をいうものとする。又ソースパッド３５ｓはほぼ対称となるように形成されている。本実施の形態では、ゲート集電電極３５Ｔ間のフィンガー長Ｆｃ、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦｃｍａｘは１．３７ｍｍとなっている。ここでゲート電極３３ｇ間のフィンガー長は０．４５ｍｍである。
【００３０】
すなわちこの半導体装置は、この半導体基板の第１の主面Ｓ１に形成された複数のトレンチＴと、このトレンチＴ内に充填された多結晶シリコン層からなるゲート電極３３と、このトレンチＴ間をつなぐようにトレンチＴに直交する方向に形成され、トレンチ間をつなぐ多結晶シリコン層からなる橋渡し電極３３Ｂと、半導体基板の周縁に沿って形成され、ゲート電極３３及び橋渡し電極３３Ｂに接続される集電リング電極ｇｌ（多結晶シリコン層からなる下地層３３ｇｌとアルミウム層からなる集電層３５ｇｌ）と、この第１の主面Ｓ１に形成され、第１の半導体領域としてのソース領域３２ｓにコンタクトする第１の電極としてのアルミニウム製のソース電極３５ｓとを具備している。また、第１の電極としてのソース電極３５ｓに接続されるソースパッド３６と、第２の外部取り出し電極としてのゲートパッドとが、第１の主面Ｓ１上に並置されている。そして橋渡し電極３３Ｂの少なくとも一部が第２の金属層で構成され、トレンチＴのすべてが、少なくとも一点で第２の金属層と交差し導通するように構成されている。ここでは第１の金属層および第２の金属層は同一の金属層で構成されており、ここではアルミニウム層である。
【００３１】
次にこの半導体装置の実装構造について説明する。この半導体装置においては、図４に実装状態を示すように、このトレンチＭＯＳＦＥＴは、リードフレーム３０のリード端子３０Ｒの一端に連結導体１５を介して電気的に接続されている。図５（ａ）にこの連結導体の上面図、図５（ｂ）に断面図を示す。この連結導体は、銅（Ｃｕ箔）からなる板状体で構成され、本体部１５Ｍと、リード端子Ｒに当接し、リード端子３０Ｒに接続されるリード接続部１５Ｒと、トレンチＭＯＳＦＥＴ（チップ）のソースパッドに当接するフィンガー部１５Ｆと、フィンガー部１５Ｆの先端を空間部で一体化する連結部１５Ｂとで構成されている。
このトレンチＭＯＳＦＥＴは、リードフレーム３０の島状電極である半導体素子搭載部３０ｓの上に形成されている。そして、連結導体１５のフィンガー部１５Ｆがソースパッド３６に融着され、リード接続部１５Ｒがリードフレーム３０のリード端子３０Ｒの一端に電気的に接続されている。ゲートパッド３５ｇは、ボンディングワイヤ１６によってリード端子３０Ｐに接続されている。なお、トレンチＭＯＳＦＥＴと半導体素子搭載部３０ｓは、半田層を介して電気的に接続されている。そしてエポキシ樹脂からなる封止樹脂で封止されパッケージ２０を構成している。なお封止樹脂は本来不透明であるため、実際には内部は見えていないが、この例では、説明のために内部が見えるようにしている。
【００３２】
図６は装着前の連結導体を示す図であり、多数の連結導体が長手方向に帯状に連結されている。この連結導体の製造に際しては、銅板などの板状体を打ち抜き加工することにより形成した後、リードおよび半導体基板の接続部に融着し、折り曲げ加工を行い、切断する。このように連結導体材料は、連続形態で形成されているため、実装に際しても作業性が良好で信頼性の高いものとなっている。この連結部１５Ｂが存在することで、連続的に位置ずれのない連結導体を形成することが可能となる。
【００３３】
ここでソース電極３５ｓはアルミニウムで構成されているため、リード端子３０Ｒと超音波接続によって電気的に接続することができる。この連結導体１５は、高い伝導率と熱伝導性の機能と、電気的な接続を簡便にする機能の２つの機能を有す。したがって、このトレンチＭＯＳＦＥＴが動作する時のパッケージの占めるオン抵抗を低減でき、また、トレンチＭＯＳＦＥＴで発生する熱を効率良く外部に放出することが出来る。また、連結導体を銅に代えてアルミニウムとすることにより、連結導体１５でソースパッド３５ｓとリード接続部１５Ｒとを電気的に接続する際、超音波接合により容易に接合可能であるため、半田接合を用いる場合に比べて、工法を簡素化することができる。
【００３４】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は２．０Ω、オン抵抗は３．７ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。
ここでソース配線抵抗は０．３ｍΩ、デバイス抵抗は３ｍΩ、クリップ抵抗は０．４ｍΩであった。
【００３５】
本実施の形態によれば、ソースパッド（ソース電極）を構成する第１の外部取り出し電極と、ゲート電極に接続される第２の外部取り出し電極とが、第１の主面Ｓ１上に並置された半導体装置であって、第１の外部取り出し電極であるソースパッドは一体的に形成されており、橋渡し電極の表面の少なくとも一部が第２の金属層で構成されているため、ゲート集電電極によりフィンガー長が、どの部分でも従来例に比べて、短くなっており、ゲート抵抗の低減を図ることができる。従って高速化を図ることが可能となる。
また、ソースパッドは、括れ部を有し、この括れ部に第２の外部取り出し電極であるゲート集電電極が形成されているため、最大限にゲート取出し抵抗を低減することができる。
【００３６】
さらにまた、ここでリードと半導体チップとの接続に用いられる連結導体は、外部接続用のリードに接続される本体部１５Ｍと、本体部１５Ｍに連接され、複数の領域に分割され、それぞれが半導体基板の電極パッドに接続されるフィンガー部１５Ｆと、フィンガー部１５Ｆの先端に接続され、フィンガー部１５Ｆの先端を一体化する連結部１５Ｂとを備えているため、ソースパッドが複数の領域に分割されていたり、あるいは変形領域をなしていたりする場合にも、良好に電気的および物理的接触を達成することが可能となる。
【００３７】
また本発明は、連結導体を、連続的に、縦方向に連結した条材として用いるようにすれば、実装作業性が容易となる。
【００３８】
なお前記実施の形態では、連結導体は銅箔で構成したが、銅箔に限定されるものではない。例えば、この連結導体は、２層構造で構成され厚さ０．１ｍｍ程度の銅板に、厚さ０．０５ｍｍ程度のアルミニウム箔を接合し、所望の形状に切断して形成される。アルミニウムは超音波接合が容易であり、加工性も良好である。銅は導電性が高く、機械的強度も高いという特徴を有する。
【００３９】
また、この連結導体としては、第１の導体としての銅板に、スパッタリングやＣＶＤ法などを用いた薄膜形成によって第２の導体としてのアルミニウム薄膜を形成してもよいしまた、めっき法を用いてもよい。
【００４０】
以上、本発明の実施の形態１に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
【００４１】
例えば、前記実施の形態１において、第１および第２の金属層としてはアルミニウム層を用いたが、アルミニウムを主成分とする金属、銀、金、ニッケル、チタンなどの金属を用いてもよい。第１および第２の金属層としては、融点が低く超音波接合が容易であるものが望ましいが、リード端子３０Ｒあるいはソース電極３５ｓとの密着性の良好な材料であれば、必ずしも同一材料でなくてもよい。また、必要に応じて半田を介在させるようにしてもよい。
【００４２】
また前記実施の形態では、連結導体は直線状で段差をなすように折り曲げて構成したが、湾曲形状をなすように構成してもよい。例えば半導体素子搭載部３０ｓがリード端子３０Ｒの端面よりも低い位置に配置され、接続すべき素子電極とリードフレームのリードの高さが同一である場合には、接続導体は湾曲面を構成せず、平坦面であってもよい。
【００４３】
（実施の形態２）
図７（ａ）は、本発明の実施の形態２における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図７（ｂ）は同半導体装置表面の第１および第２の金属層であるアルミニウム層のレイアウトを示す図である。図７（ｃ）は第２の金属層のみを示す図である。
【００４４】
この半導体装置は、図７（ｃ）に示すように、ゲート集電電極３５Ｔの先端がこの半導体装置の端部を除く中間部で、トレンチＴと平行な成分を有し、中継点を構成するように構成される。
すなわち、第２の外部取り出し電極であるゲート集電電極３５Ｔは、トレンチに平行に形成された平行成分と、前記平行成分の先端で前記平行成分に直交する垂直成分とを備え、Ｔ字状電極を構成する。またこの半導体装置は、前記実施の形態１と同様、ストライプ状のトレンチＴに対して直交するように橋渡し電極３３Ｂが設けられたトレンチＭＯＳＦＥＴを構成するものであり、第１の外部取り出し電極を構成するソースパッド３６は一体的に形成されており、ソース電極３５ｓは、括れ部ｋを有し括れ部ｋに第２の外部取り出し電極としてのゲートパッド３５ｇが伸張して形成され、この橋渡し電極の表面の少なくとも一部がソース電極３５ｓと同一の金属層であるアルミニウム層で構成される。
図７（ｃ）からも明らかなように、本実施の形態によればゲート集電電極３５Ｔが、ゲートパッドを除いて、チップの上下左右対称に形成されており、ゲート集電電極間のフィンガー長Ｆc、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦcmaxは１．８３ｍｍとなっている。ここでもゲート電極３３ｇ間のフィンガー長Ｆ０は０．４５ｍｍである。
【００４５】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は１．５Ω、オン抵抗は３．５ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。
ここでソース配線抵抗は０．１ｍΩ、デバイス抵抗は３ｍΩ、連結導体の抵抗は０．４ｍΩであった。
他の構成については前記実施の形態と同様であるため、ここでは説明を省略する。
実装に際しても、前記実施の形態１と同様である。
上記構成によれば、取り出し抵抗の低減を図ることができ、高速で信頼性の高い半導体装置を提供することが可能となる。
【００４６】
（実施の形態３）
図８（ａ）は、本発明の実施の形態３における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図８（ｂ）は同半導体装置表面の第１および第２の金属層であるアルミニウム層のレイアウトを示す図である。図８（ｃ）は第２の金属層のみを示す図である。
【００４７】
この半導体装置は、図８（ｃ）に示すように、ゲート集電電極３５Ｔは基本的に前記実施の形態１と同様、トレンチのすべてが、前記半導体装置の端部を除く中間部の少なくとも一点でゲート集電電極と交差し導通するように構成されており、かつ前記実施の形態２と同様、前記ゲート集電電極３５Ｔの先端がこの半導体装置の端部を除く中間部で、トレンチと平行な成分を有し、中継点を構成するように構成される。
すなわち、第２の外部取り出し電極は、前記トレンチに平行に形成された平行成分と、前記平行成分の先端で前記平行成分に直交する垂直成分とを備え、Ｔ字状電極を構成する。ここでもソースパッドが括れ部ｋを有し、この括れ部ｋにゲート集電電極が伸張するように構成される。他部については前記実施の形態１および２と同様でありここでは説明を省略する。
このようにして、本実施の形態によればゲート集電電極３５Ｔが、ほぼ点対称に形成されており、ゲート集電電極間のフィンガー長Ｆc、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦcmaxは１．３７ｍｍとなっている。ここでもゲート電極３３ｇ間のフィンガー長Ｆ０は０．４５ｍｍである。
【００４８】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は１．２Ω、オン抵抗は３．６ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。
ここでソース配線抵抗は０．２ｍΩ、デバイス抵抗は３ｍΩ、連結導体の抵抗は０．４ｍΩであった。
他の構成については前記実施の形態と同様であるため、ここでは説明を省略する。
実装に際しても、前記実施の形態１と同様である。
このようにゲート集電電極として、中継点を形成することで、ソース抵抗の増大を抑制しつつ、より集電性を高めゲート取出し抵抗を低減することが可能となる。
【００４９】
（実施の形態４）
図９（ａ）は、本発明の実施の形態４における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図９（ｂ）は同半導体装置表面の第１および第２の金属層であるアルミニウム層のレイアウトを示す図である。図９（ｃ）は第２の金属層のみを示す図である。
【００５０】
この半導体装置は、図９（ｃ）に示すように、ゲート集電電極３５Ｔはゲート電極３３ｇと直交する成分のみであり、ソース電極３５ｓの括れ部ｋを極力小さく抑えたものである。
すなわち、第２の外部取り出し電極は、前記トレンチに平行に形成された平行成分と、前記平行成分の先端で前記平行成分に直交する垂直成分とを備え、Ｔ字状電極を構成する。ここでもソースパッドが括れ部ｋを有し、この括れ部ｋにゲート集電電極３５Ｔが伸張するように構成される。
このようにして、本実施の形態によればゲート集電電極３５Ｔが、ゲートパッドを除いてほぼ上下左右対称に形成されており、ゲート集電電極間のフィンガー長Ｆc、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦcmaxは１．８３ｍｍとなっている。ここでもゲート電極３３ｇ間のフィンガー長Ｆoは０．４５ｍｍである。
【００５１】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は３．５Ω、オン抵抗は３．５ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつ、若干ではあるがゲート抵抗の低減を図ることができる。ここでソース配線抵抗は０．１ｍΩ、デバイス抵抗は３ｍΩ、連結導体の抵抗は０．４ｍΩであった。
他の構成については前記実施の形態と同様であるため、ここでは説明を省略する。
実装に際しても、前記実施の形態１と同様である。
このように上記構成によれば、ゲート集電電極として、フィンガーに平行な成分と垂直な成分とを有するＴ字状の中継点を形成することで、ソース抵抗の増大を抑制しつつ、より集電性を高めゲート取出し抵抗を低減することが可能となる。
【００５２】
(実施の形態５)
次にこの半導体装置の実装構造の変形例について説明する。この半導体装置においては、図１０に実装状態を示すように、このトレンチＭＯＳＦＥＴは、リードフレーム３０のリード端子３０Ｒの一端に連結導体１５を介して電気的に接続されている。図１１（ａ）にこの連結導体の上面図、図１１（ｂ）に断面図を示す。図１２は連結導体１５を含む半導体チップの断面を示す図である。この連結導体は、図５（ａ）および（ｂ）と図６とに示した、前記実施の形態１の連結導体に比べ、フィンガー部１５Ｆの先端を空間部で一体化する連結部１５Ｂが無く、フィンガー部１５Ｆの先端が自由状態となっている点で実施の形態１と異なるのみであり、他については適宜変形可能である。すなわち、この連結導体は銅（Ｃｕ箔）からなる板状体で構成され、本体部１５Ｍと、リード端子３０Ｒに当接し、リード端子３０Ｒに接続されるリード接続部１５Ｒと、トレンチＭＯＳＦＥＴ（チップ）のソースパッドに当接するフィンガー部１５Ｆとで構成されている。
このトレンチＭＯＳＦＥＴは、リードフレーム３０の島状電極である半導体素子搭載部３０ｓの上に形成されている。そして、連結導体１５のフィンガー部１５Ｆがソースパッド３６に融着され、リード接続部１５Ｒがリードフレーム３０のリード端子３０Ｒの一端に電気的に接続されている。ゲートパッド３５ｇは、ボンディングワイヤ１６によってリード端子３０Ｐに接続されている。なお、トレンチＭＯＳＦＥＴと半導体素子搭載部３０ｓは、半田層を介して電気的に接続されている。そしてエポキシ樹脂からなる封止樹脂で封止されパッケージ２０を構成している。なお封止樹脂は本来不透明であるため、実際には内部は見えていないが、この例においても、説明のために内部が見えるようにしている。
【００５３】
この構成によれば、連結導体の剛性が低いため、接合工程において若干作業性が低下するが、本実施の形態においても前記実施の形態１と同様の効果を奏功する。本実施の形態においても、例えば、ソース電極３５ｓはアルミニウムで構成されているため、リード端子３０Ｒと半田接続によって電気的に接続することができる。ここでは、ソース電極３５ｓは、ニッケル層からなるソースパッド３６を介して連結導体１５に半田接続される。この連結導体１５は、高い伝導率と熱伝導性の機能と、電気的な接続を簡便にする機能の２つの機能を有す。したがって、このトレンチＭＯＳＦＥＴが動作する時のパッケージの占めるオン抵抗を低減でき、また、トレンチＭＯＳＦＥＴで発生する熱を効率良く外部に放出することが出来る。また、連結導体１５でソースパッド３６とリード接続部１５Ｒとを電気的に接続する際、連結導体１５を銅に代えてアルミニウムリボンを用いることにより、超音波接合により容易に接合可能であるため、半田接合を用いる場合に比べて、工法を簡素化することができる。
【００５４】
なお、半導体チップについては前記実施の形態１乃至４のいずれを用いてもよい。
【００５５】
又、図５及び図１１に示したようなフィンガー部を有する連結導体を用いることにより、図１８（ｂ）に示したようにソースパッドが完全に複数の領域に分離された構造の場合にも、接触性よく実装することが可能である。すなわち、第１の外部取り出し電極を構成するソース電極(ソースパッド)が、第２の外部取り出し電極を構成するゲートパッドで複数の領域に分離されている場合にも、この連結導体のフィンガー部で効率よく接続することが可能である。
又、前記実施の形態では縦型トレンチＭＯＳＦＥＴについて説明したが、ＩＧＢＴなどトレンチゲートを有する縦型の半導体装置であれば適用可能である。
【産業上の利用可能性】
【００５６】
以上説明してきたように、本発明によれば、ソース抵抗を抑制しつつ、ゲート抵抗の低減を図ることができるため、高速でかつ消費電力の小さい半導体装置を提供することができることから、リチウムイオン二次電池の充電制御回路をはじめ、小型の電子機器への適用が可能である。
【符号の説明】
【００５７】
Ｓ１ 第１の主面
Ｓ２ 第２の主面
１５ 連結導体
１５Ｒ リード接続部
１５Ｍ 連結導体本体部
１５Ｆ フィンガー部
１５Ｂ 連結部
３０ リードフレーム
３０Ｒ リード端子
３０ｓ 半導体素子搭載部
３３Ｂ 橋渡し電極
ｋ 括れ部
３５ｇ ゲートパッド
３５ｓ ソース電極
３５Ｔ ゲート集電電極
３６ ソースパッド
【技術分野】
【０００１】
本発明は、連結導体及びこれを用いた半導体装置に係り、特にトレンチ構造のＭＯＳＦＥＴのソース電極とリードとの接続などに用いられる帯状の連結導体（クリップ）の構造に関する。
【背景技術】
【０００２】
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴い、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、例えば、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。この構造はトレンチを格子状に設けた構造と比較して単にセル面積当たりのゲート酸化膜の面積が低減されるため、ゲートドレイン間の寄生容量を低減することができるものである。
【０００３】
一例として、図１３および図１４に示すように、半導体基板１内に深さＴｈ，幅ＴＷの多数のトレンチＴを配設し、このトレンチＴ内にＭＯＳＦＥＴを配設したものがある（たとえば特許文献１）。この構造では、半導体基板の表面の一部にゲートパッド３５ｇが形成され、トレンチＴに多結晶シリコンを充填して形成されるゲート電極（多結晶シリコンゲート）３３は、半導体基板の周縁に沿って形成されるゲート周辺配線を含む集電層３５ｇｌによって、このゲートパッド３５ｇに接続される。ここではゲート周辺配線である集電層３５ｇｌの下層に多結晶シリコンからなる下地配線３３ｇｌが形成されている。
【０００４】
この半導体装置では、図１４（ａ）および（ｂ）に示すように半導体層上に複数のトレンチラインが形成され、その内部に充填された多結晶シリコンからなるゲート電極３３の終端部は半導体基板周縁部に形成された集電リング電極ｇｌに直接接続している。集電リング電極ｇｌは多結晶シリコン層からなる下地層３３ｇｌとアルミウム層からなる集電層３５ｇｌとで構成されている。ソース領域３２ｓを構成するＮ型拡散領域はトレンチラインに接するようにその両端のエピタキシャル層中に形成されている。また、ソース領域３２ｓを構成するＮ型拡散層とソース電極(パッド)３５ｓを構成する金属配線が電気的に接続している領域の開口端すなわちソースコンタクト開口部が、トレンチライン上に設けられている。
そして、ストライプ状のゲート電極と直交するゲート引出用の橋渡し電極３５Ｂを設けることで交差部でのゲート抵抗Ｒｇを低減できるように構成している。
【０００５】
また、多結晶シリコンよりなるゲート電極３３を素子表面に引出し、ソース配線やドレイン配線と平行に延びるゲート配線を設ける。このゲート配線に、多結晶シリコンより重抵抗が小さいアルミニウムなどの導電材料よりなる裏打ち配線を電気的に接続し、ゲート抵抗を低減する方法も提案されている（特許文献２）。
【０００６】
さらにまた、ソース配線とソース電極の接続位置を最適にすることにより、各トランジスタのオン/オフ特性を向上する方法も提案されている（特許文献３）。
【０００７】
また、半導体チップをパッケージに実装するに際しても低容量化が大きな課題となっている。半導体装置の製造工程のうち、実装工程の一例は、以下のとおりである。まず、所望の素子領域および配線の形成されたウエハから切り出された半導体チップは、銅を主成分とする板状体を加工して形成され、アイランド部（半導体素子搭載部）と、このアイランド部に先端が近接するように形成されたリード端子からなるリード部とを備えたリードフレームのアイランド部に搭載される。次に、半導体チップの表面上に形成された素子電極は、金線やアルミニウム線などの連結導体を用いて、アイランド部の周縁に近接して設けられたリード端子と電気的に接続される。その後、半導体チップ及びリードフレームは、リード端子の先端の一部を残して、樹脂等で封止されてパッケージ化され、半導体装置となる。ここでパッケージとは、リードを含むリードフレームと、封止樹脂とをあわせたものをいうこととする。
【０００８】
ここで、半導体チップとリードとの接続に、ボンディングワイヤと呼ばれる金線やアルミニウム線などの連結導体を用いた場合、１本あたりの線径が数十から数百μｍ程度である。オン抵抗を低減するためには、数十から数百本の金線やアルミニウム線などを用いる必要があり、コストの増大や組立工程の複雑化を招く。
【０００９】
そのため、特許文献４には、一例を図１５に断面図、図１６に斜視図で示すように、アルミニウムからなる板状の連結導体１５を用いて、半導体チップ１とリードフレーム３０を電気的に接続する方法が記載されている。ソース電極３５ｓに接続されたソースパッド３６とリードフレーム３０とを連結導体１５で電気的に接続される。ここで多結晶シリコン膜からなるゲート電極３３に接続されたゲートパッド３５ｇはボンディングワイヤ１６を介してリード端子に接続される。３４は層間絶縁膜、３６はソースパッドを構成するニッケル層、３７は半田層である。２０は樹脂パッケージである。なお半田層を用いることなく直接超音波接続することも可能である。
【００１０】
このように、銅（半田付け接続用）またはアルミニウム（超音波接続用）からなる板状の連結導体を用いることで、パッケージの占めるオン抵抗の低減が可能であり、１ミリΩ以下の抵抗を実現できる。さらには、放熱性の観点から見れば、金線やアルミニウム線に比べて熱伝導度が高くなるため、半導体チップからリードフレームへの放熱性が良くなり、より高い電流容量を実現できる。
【００１１】
【特許文献１】特開２００４−３１３８６号公報
【特許文献２】特開２００５−１２０１９号公報
【特許文献３】特開２００９−１４１００７号公報
【特許文献４】特開２００２−３１４０１８（第１６頁、図２）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１においては、橋渡し電極が多結晶シリコンである場合、多結晶シリコンのシート抵抗が大きいためゲート抵抗を下げるのに限界があった。
図１７にゲート抵抗のフィンガー長依存性を示す。図中縦軸はゲート抵抗、横軸はフィンガー長（μｍ）である。図中実線ａは橋渡し電極が多結晶シリコンの場合、実線ｂは橋渡し電極がアルミニウムの場合を示す。
【００１３】
この図から明らかなように、橋渡し電極が多結晶シリコンの場合は、アルミニウムに比べシート抵抗が高く、橋渡し効果が少なくなりゲート抵抗が高くなっていることがわかる。このためゲート抵抗低減のためには、橋渡し電極としてはシート抵抗の低いアルミニウム層を用いるのが望ましいことがわかる。
【００１４】
ただしアルミニウム層を橋渡し電極として用いた場合、図１８（ａ）及び（ｂ）に多結晶シリコン層及びアルミニウム層の平面図を示すように、アルミニウム層はソース電極３５ｓとしても使用しているため、ソース電極が分断されることになる。
【００１５】
このため、このソース電極が分断されたＭＯＳＦＥＴを組み立てるためには、この分断されたソース電極のすべてを接続する必要があるため、組み立ての制約を受けるという問題がある。
【００１６】
本発明は、前記実情に鑑みてなされたもので、トレンチゲートを有する半導体装置に関して、ソース抵抗の上昇を抑制しつつ、ゲートの配線抵抗の低減を図り、動作速度の高速化を目的とするものである。
また本発明は、外部接続用の電極が複数の領域に分かれている場合にも、短絡の恐れなく確実な接続を実現することの可能な連結導体すなわちクリップを提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を解決するために、本発明は、外部接続用のリードに接続される本体部と、前記本体部に連接され、複数の領域に分割され、それぞれが半導体基板の電極パッドに接続されるフィンガー部と、を備えた連結導体であって、外部接続用のリードと半導体基板とを接続する。
【００１８】
また本発明は、前記連結導体であって、前記フィンガー部の先端に接続され、前記フィンガー部の先端を一体化する連結部とを備えている。
【００１９】
また本発明は、前記連結導体が、連続的に、縦方向に連結されたことを特徴とする。
【００２０】
また本発明は、第１の主面と前記第１の主面に対向する第２の主面とを有する半導体基板と、前記半導体基板の前記第１の主面に形成された、第１及び第２の外部取り出し電極と、外部接続用のリードと、前記外部接続用のリードと前記半導体基板とを接続する連結導体と、前記外部接続用のリードの一部を残して封止される封止部とを備えた半導体装置であって、前記連結導体が、前記外部接続用のリードに接続される本体部と、前記本体部に連接され、複数の領域に分割され、それぞれが前記半導体基板の前記第１の外部取り出し電極に接続されるフィンガー部と、を備え、前記フィンガー部が前記第１の外部取り出し電極の形状に対応し、前記第２の外部取り出し電極上を避けて形成される。
【００２１】
また本発明は、前記半導体装置であって、前記フィンガー部の先端に接続され、前記フィンガー部の先端を一体化する連結部を備えたものを含む。
【００２２】
また本発明は、前記半導体装置であって、前記第１の外部取り出し電極が複数の領域を有するものを含む。
【００２３】
また本発明は、前記半導体装置であって、前記第１の外部取り出し電極が前記第２の外部取り出し電極によって、複数の領域に分割されたものを含む。
【００２４】
また本発明は、前記半導体装置であって、前記半導体基板の前記第１の主面に形成された第１の半導体領域と、前記第１の主面に形成された複数のトレンチと、前記トレンチ内に充填された多結晶シリコン層からなるゲート電極と、前記トレンチに直交する方向に形成され、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極と、前記半導体基板の周縁に沿って形成され、前記ゲート電極及び前記橋渡し電極に接続される集電リング電極と、前記第１の主面に形成され、前記第１の半導体領域にコンタクトする第１の電極と、第１の金属層からなり、前記第１の電極に接続される第１の外部取り出し電極と、第２の金属層からなり、前記ゲート電極に接続される第２の外部取り出し電極とが、前記第１の主面上に並置された半導体装置であって、前記第１の外部取り出し電極は一体的に形成されており、前記橋渡し電極の表面の少なくとも一部が前記第２の金属層で構成されたものを含む。
【００２５】
また本発明は、前記半導体装置であって、前記トレンチはストライプ状に形成されており、前記橋渡し電極は前記ストライプ状の前記トレンチに対して直交するように設けられており、前記第１の外部取り出し電極は、括れ部を有し、前記括れ部に前記第２の外部取り出し電極が形成され、前記フィンガー部は前記第２の外部取り出し電極を避けて接続されたものを含む。
【発明の効果】
【００２６】
以上のように、本発明の連結導体によれば、外部接続用のリードに接続される本体部と、前記本体部に連接され、複数の領域に分割され、それぞれが半導体基板の外部接続電極に接続されるフィンガー部と、を備えた連結導体で、外部接続用のリードと半導体基板とを接続するため、複数の外部接続電極が入り込んで存在したり、分割された状態で存在したりする場合にも、短絡のおそれなく、外部取り出し抵抗の低減をはかるとともに、信頼性の高い実装が可能となる。また、幅広の帯状導体を用いた場合にも可撓性が高いため、外部接続電極に対し良好な接続が可能となる。
また、本発明の半導体装置によれば、上記連結導体を用いているため、短絡のおそれなく、外部取り出し抵抗の低減をはかるとともに、信頼性の高い実装が可能となる。また、幅広の帯状導体を用いた場合にも可撓性が高いため、外部接続電極に対し良好な接続が可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は第１の金属層のみを示す図
【図２】図１（ｂ）のＡ−Ａ断面図
【図３】本発明の実施の形態１の半導体装置の実装構造を示す図
【図４】図３のＢ-Ｂ断面図
【図５】本実施の形態１における連結導体を示す図、（ａ）は上面図、（ｂ）は断面図
【図６】同連結導体の切断前の状態を示す図
【図７】本発明の実施の形態２に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は第１の金属層のみを示す図
【図８】本発明の実施の形態３に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は第１の金属層のみを示す図
【図９】本発明の実施の形態４に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は第１の金属層のみを示す図
【図１０】本発明の実施の形態５に係る半導体装置の実装状態を示す図
【図１１】本発明の実施の形態５に係る半導体装置の連結導体を示す図、（ａ）は上面図、（ｂ）は断面図
【図１２】本発明の実施の形態５に係る半導体装置の断面図
【図１３】従来例の半導体装置を示す図
【図１４】（ａ）および（ｂ）は従来例の半導体装置を示す図
【図１５】従来例の半導体装置を示す図
【図１６】従来例の半導体装置を示す図
【図１７】多結晶シリコンとアルミニウムとのフィンガー長とゲート抵抗との関係を示す特性図
【図１８】従来例の半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図
【発明を実施するための形態】
【００２８】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図１（ｂ）は同半導体装置表面の第１および第２の金属層であるアルミニウム層のレイアウトを示す図である。図１（ｃ）は第２の金属層のみを示す図である。図２は図１（ｂ）のＡ−Ａ断面図である。図３は、この半導体装置の実装構造を示す図である。図４は図３のＢ−Ｂ断面図である。図５は本実施の形態１における連結導体を示す図、図６は同連結導体の切断前の状態を示す図である。
【００２９】
この半導体装置は、ストライプ状のトレンチＴに対して直交するように橋渡し電極３３Ｂが設けられたトレンチＭＯＳＦＥＴを構成するものであり、第１の外部取り出し電極を構成するソースパッド３６は一体的に形成されており、ソース電極３５ｓは、括れ部ｋを有し、括れ部ｋに第２の外部取り出し電極としてのゲートパッド３５ｇが伸張して形成され、この橋渡し電極の表面の少なくとも一部がソース電極３５ｓと同一の金属層であるアルミニウム層で構成されたことを特徴とする。つまり橋渡し電極３３Ｂの表面にアルミニウム層からなるゲートパッド３５ｇの伸張部であるゲート集電電極３５Ｔが積層されている。そしてトレンチのすべてが、このトレンチＭＯＳＦＥＴチップの端部を除く中間部の少なくとも一点でゲートパッド３５ｇを構成する第２の外部取り出し電極と交差しており、ゲート電極３３ｇのうち第２の外部取出し電極すなわち第２の金属層から露呈する領域の長さＦｃがフィンガー長Ｆ０の２倍を超えないようになっており、ゲート集電電極３５Ｔあるいはゲートパッド３５ｇとの距離を低減し、ゲート抵抗の低減をはかるものである。ここでフィンガー長とは橋渡し電極３３Ｂ間のゲート電極長をいうものとする。又ソースパッド３５ｓはほぼ対称となるように形成されている。本実施の形態では、ゲート集電電極３５Ｔ間のフィンガー長Ｆｃ、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦｃｍａｘは１．３７ｍｍとなっている。ここでゲート電極３３ｇ間のフィンガー長は０．４５ｍｍである。
【００３０】
すなわちこの半導体装置は、この半導体基板の第１の主面Ｓ１に形成された複数のトレンチＴと、このトレンチＴ内に充填された多結晶シリコン層からなるゲート電極３３と、このトレンチＴ間をつなぐようにトレンチＴに直交する方向に形成され、トレンチ間をつなぐ多結晶シリコン層からなる橋渡し電極３３Ｂと、半導体基板の周縁に沿って形成され、ゲート電極３３及び橋渡し電極３３Ｂに接続される集電リング電極ｇｌ（多結晶シリコン層からなる下地層３３ｇｌとアルミウム層からなる集電層３５ｇｌ）と、この第１の主面Ｓ１に形成され、第１の半導体領域としてのソース領域３２ｓにコンタクトする第１の電極としてのアルミニウム製のソース電極３５ｓとを具備している。また、第１の電極としてのソース電極３５ｓに接続されるソースパッド３６と、第２の外部取り出し電極としてのゲートパッドとが、第１の主面Ｓ１上に並置されている。そして橋渡し電極３３Ｂの少なくとも一部が第２の金属層で構成され、トレンチＴのすべてが、少なくとも一点で第２の金属層と交差し導通するように構成されている。ここでは第１の金属層および第２の金属層は同一の金属層で構成されており、ここではアルミニウム層である。
【００３１】
次にこの半導体装置の実装構造について説明する。この半導体装置においては、図４に実装状態を示すように、このトレンチＭＯＳＦＥＴは、リードフレーム３０のリード端子３０Ｒの一端に連結導体１５を介して電気的に接続されている。図５（ａ）にこの連結導体の上面図、図５（ｂ）に断面図を示す。この連結導体は、銅（Ｃｕ箔）からなる板状体で構成され、本体部１５Ｍと、リード端子Ｒに当接し、リード端子３０Ｒに接続されるリード接続部１５Ｒと、トレンチＭＯＳＦＥＴ（チップ）のソースパッドに当接するフィンガー部１５Ｆと、フィンガー部１５Ｆの先端を空間部で一体化する連結部１５Ｂとで構成されている。
このトレンチＭＯＳＦＥＴは、リードフレーム３０の島状電極である半導体素子搭載部３０ｓの上に形成されている。そして、連結導体１５のフィンガー部１５Ｆがソースパッド３６に融着され、リード接続部１５Ｒがリードフレーム３０のリード端子３０Ｒの一端に電気的に接続されている。ゲートパッド３５ｇは、ボンディングワイヤ１６によってリード端子３０Ｐに接続されている。なお、トレンチＭＯＳＦＥＴと半導体素子搭載部３０ｓは、半田層を介して電気的に接続されている。そしてエポキシ樹脂からなる封止樹脂で封止されパッケージ２０を構成している。なお封止樹脂は本来不透明であるため、実際には内部は見えていないが、この例では、説明のために内部が見えるようにしている。
【００３２】
図６は装着前の連結導体を示す図であり、多数の連結導体が長手方向に帯状に連結されている。この連結導体の製造に際しては、銅板などの板状体を打ち抜き加工することにより形成した後、リードおよび半導体基板の接続部に融着し、折り曲げ加工を行い、切断する。このように連結導体材料は、連続形態で形成されているため、実装に際しても作業性が良好で信頼性の高いものとなっている。この連結部１５Ｂが存在することで、連続的に位置ずれのない連結導体を形成することが可能となる。
【００３３】
ここでソース電極３５ｓはアルミニウムで構成されているため、リード端子３０Ｒと超音波接続によって電気的に接続することができる。この連結導体１５は、高い伝導率と熱伝導性の機能と、電気的な接続を簡便にする機能の２つの機能を有す。したがって、このトレンチＭＯＳＦＥＴが動作する時のパッケージの占めるオン抵抗を低減でき、また、トレンチＭＯＳＦＥＴで発生する熱を効率良く外部に放出することが出来る。また、連結導体を銅に代えてアルミニウムとすることにより、連結導体１５でソースパッド３５ｓとリード接続部１５Ｒとを電気的に接続する際、超音波接合により容易に接合可能であるため、半田接合を用いる場合に比べて、工法を簡素化することができる。
【００３４】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は２．０Ω、オン抵抗は３．７ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。
ここでソース配線抵抗は０．３ｍΩ、デバイス抵抗は３ｍΩ、クリップ抵抗は０．４ｍΩであった。
【００３５】
本実施の形態によれば、ソースパッド（ソース電極）を構成する第１の外部取り出し電極と、ゲート電極に接続される第２の外部取り出し電極とが、第１の主面Ｓ１上に並置された半導体装置であって、第１の外部取り出し電極であるソースパッドは一体的に形成されており、橋渡し電極の表面の少なくとも一部が第２の金属層で構成されているため、ゲート集電電極によりフィンガー長が、どの部分でも従来例に比べて、短くなっており、ゲート抵抗の低減を図ることができる。従って高速化を図ることが可能となる。
また、ソースパッドは、括れ部を有し、この括れ部に第２の外部取り出し電極であるゲート集電電極が形成されているため、最大限にゲート取出し抵抗を低減することができる。
【００３６】
さらにまた、ここでリードと半導体チップとの接続に用いられる連結導体は、外部接続用のリードに接続される本体部１５Ｍと、本体部１５Ｍに連接され、複数の領域に分割され、それぞれが半導体基板の電極パッドに接続されるフィンガー部１５Ｆと、フィンガー部１５Ｆの先端に接続され、フィンガー部１５Ｆの先端を一体化する連結部１５Ｂとを備えているため、ソースパッドが複数の領域に分割されていたり、あるいは変形領域をなしていたりする場合にも、良好に電気的および物理的接触を達成することが可能となる。
【００３７】
また本発明は、連結導体を、連続的に、縦方向に連結した条材として用いるようにすれば、実装作業性が容易となる。
【００３８】
なお前記実施の形態では、連結導体は銅箔で構成したが、銅箔に限定されるものではない。例えば、この連結導体は、２層構造で構成され厚さ０．１ｍｍ程度の銅板に、厚さ０．０５ｍｍ程度のアルミニウム箔を接合し、所望の形状に切断して形成される。アルミニウムは超音波接合が容易であり、加工性も良好である。銅は導電性が高く、機械的強度も高いという特徴を有する。
【００３９】
また、この連結導体としては、第１の導体としての銅板に、スパッタリングやＣＶＤ法などを用いた薄膜形成によって第２の導体としてのアルミニウム薄膜を形成してもよいしまた、めっき法を用いてもよい。
【００４０】
以上、本発明の実施の形態１に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
【００４１】
例えば、前記実施の形態１において、第１および第２の金属層としてはアルミニウム層を用いたが、アルミニウムを主成分とする金属、銀、金、ニッケル、チタンなどの金属を用いてもよい。第１および第２の金属層としては、融点が低く超音波接合が容易であるものが望ましいが、リード端子３０Ｒあるいはソース電極３５ｓとの密着性の良好な材料であれば、必ずしも同一材料でなくてもよい。また、必要に応じて半田を介在させるようにしてもよい。
【００４２】
また前記実施の形態では、連結導体は直線状で段差をなすように折り曲げて構成したが、湾曲形状をなすように構成してもよい。例えば半導体素子搭載部３０ｓがリード端子３０Ｒの端面よりも低い位置に配置され、接続すべき素子電極とリードフレームのリードの高さが同一である場合には、接続導体は湾曲面を構成せず、平坦面であってもよい。
【００４３】
（実施の形態２）
図７（ａ）は、本発明の実施の形態２における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図７（ｂ）は同半導体装置表面の第１および第２の金属層であるアルミニウム層のレイアウトを示す図である。図７（ｃ）は第２の金属層のみを示す図である。
【００４４】
この半導体装置は、図７（ｃ）に示すように、ゲート集電電極３５Ｔの先端がこの半導体装置の端部を除く中間部で、トレンチＴと平行な成分を有し、中継点を構成するように構成される。
すなわち、第２の外部取り出し電極であるゲート集電電極３５Ｔは、トレンチに平行に形成された平行成分と、前記平行成分の先端で前記平行成分に直交する垂直成分とを備え、Ｔ字状電極を構成する。またこの半導体装置は、前記実施の形態１と同様、ストライプ状のトレンチＴに対して直交するように橋渡し電極３３Ｂが設けられたトレンチＭＯＳＦＥＴを構成するものであり、第１の外部取り出し電極を構成するソースパッド３６は一体的に形成されており、ソース電極３５ｓは、括れ部ｋを有し括れ部ｋに第２の外部取り出し電極としてのゲートパッド３５ｇが伸張して形成され、この橋渡し電極の表面の少なくとも一部がソース電極３５ｓと同一の金属層であるアルミニウム層で構成される。
図７（ｃ）からも明らかなように、本実施の形態によればゲート集電電極３５Ｔが、ゲートパッドを除いて、チップの上下左右対称に形成されており、ゲート集電電極間のフィンガー長Ｆc、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦcmaxは１．８３ｍｍとなっている。ここでもゲート電極３３ｇ間のフィンガー長Ｆ０は０．４５ｍｍである。
【００４５】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は１．５Ω、オン抵抗は３．５ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。
ここでソース配線抵抗は０．１ｍΩ、デバイス抵抗は３ｍΩ、連結導体の抵抗は０．４ｍΩであった。
他の構成については前記実施の形態と同様であるため、ここでは説明を省略する。
実装に際しても、前記実施の形態１と同様である。
上記構成によれば、取り出し抵抗の低減を図ることができ、高速で信頼性の高い半導体装置を提供することが可能となる。
【００４６】
（実施の形態３）
図８（ａ）は、本発明の実施の形態３における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図８（ｂ）は同半導体装置表面の第１および第２の金属層であるアルミニウム層のレイアウトを示す図である。図８（ｃ）は第２の金属層のみを示す図である。
【００４７】
この半導体装置は、図８（ｃ）に示すように、ゲート集電電極３５Ｔは基本的に前記実施の形態１と同様、トレンチのすべてが、前記半導体装置の端部を除く中間部の少なくとも一点でゲート集電電極と交差し導通するように構成されており、かつ前記実施の形態２と同様、前記ゲート集電電極３５Ｔの先端がこの半導体装置の端部を除く中間部で、トレンチと平行な成分を有し、中継点を構成するように構成される。
すなわち、第２の外部取り出し電極は、前記トレンチに平行に形成された平行成分と、前記平行成分の先端で前記平行成分に直交する垂直成分とを備え、Ｔ字状電極を構成する。ここでもソースパッドが括れ部ｋを有し、この括れ部ｋにゲート集電電極が伸張するように構成される。他部については前記実施の形態１および２と同様でありここでは説明を省略する。
このようにして、本実施の形態によればゲート集電電極３５Ｔが、ほぼ点対称に形成されており、ゲート集電電極間のフィンガー長Ｆc、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦcmaxは１．３７ｍｍとなっている。ここでもゲート電極３３ｇ間のフィンガー長Ｆ０は０．４５ｍｍである。
【００４８】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は１．２Ω、オン抵抗は３．６ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。
ここでソース配線抵抗は０．２ｍΩ、デバイス抵抗は３ｍΩ、連結導体の抵抗は０．４ｍΩであった。
他の構成については前記実施の形態と同様であるため、ここでは説明を省略する。
実装に際しても、前記実施の形態１と同様である。
このようにゲート集電電極として、中継点を形成することで、ソース抵抗の増大を抑制しつつ、より集電性を高めゲート取出し抵抗を低減することが可能となる。
【００４９】
（実施の形態４）
図９（ａ）は、本発明の実施の形態４における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図９（ｂ）は同半導体装置表面の第１および第２の金属層であるアルミニウム層のレイアウトを示す図である。図９（ｃ）は第２の金属層のみを示す図である。
【００５０】
この半導体装置は、図９（ｃ）に示すように、ゲート集電電極３５Ｔはゲート電極３３ｇと直交する成分のみであり、ソース電極３５ｓの括れ部ｋを極力小さく抑えたものである。
すなわち、第２の外部取り出し電極は、前記トレンチに平行に形成された平行成分と、前記平行成分の先端で前記平行成分に直交する垂直成分とを備え、Ｔ字状電極を構成する。ここでもソースパッドが括れ部ｋを有し、この括れ部ｋにゲート集電電極３５Ｔが伸張するように構成される。
このようにして、本実施の形態によればゲート集電電極３５Ｔが、ゲートパッドを除いてほぼ上下左右対称に形成されており、ゲート集電電極間のフィンガー長Ｆc、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦcmaxは１．８３ｍｍとなっている。ここでもゲート電極３３ｇ間のフィンガー長Ｆoは０．４５ｍｍである。
【００５１】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は３．５Ω、オン抵抗は３．５ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつ、若干ではあるがゲート抵抗の低減を図ることができる。ここでソース配線抵抗は０．１ｍΩ、デバイス抵抗は３ｍΩ、連結導体の抵抗は０．４ｍΩであった。
他の構成については前記実施の形態と同様であるため、ここでは説明を省略する。
実装に際しても、前記実施の形態１と同様である。
このように上記構成によれば、ゲート集電電極として、フィンガーに平行な成分と垂直な成分とを有するＴ字状の中継点を形成することで、ソース抵抗の増大を抑制しつつ、より集電性を高めゲート取出し抵抗を低減することが可能となる。
【００５２】
(実施の形態５)
次にこの半導体装置の実装構造の変形例について説明する。この半導体装置においては、図１０に実装状態を示すように、このトレンチＭＯＳＦＥＴは、リードフレーム３０のリード端子３０Ｒの一端に連結導体１５を介して電気的に接続されている。図１１（ａ）にこの連結導体の上面図、図１１（ｂ）に断面図を示す。図１２は連結導体１５を含む半導体チップの断面を示す図である。この連結導体は、図５（ａ）および（ｂ）と図６とに示した、前記実施の形態１の連結導体に比べ、フィンガー部１５Ｆの先端を空間部で一体化する連結部１５Ｂが無く、フィンガー部１５Ｆの先端が自由状態となっている点で実施の形態１と異なるのみであり、他については適宜変形可能である。すなわち、この連結導体は銅（Ｃｕ箔）からなる板状体で構成され、本体部１５Ｍと、リード端子３０Ｒに当接し、リード端子３０Ｒに接続されるリード接続部１５Ｒと、トレンチＭＯＳＦＥＴ（チップ）のソースパッドに当接するフィンガー部１５Ｆとで構成されている。
このトレンチＭＯＳＦＥＴは、リードフレーム３０の島状電極である半導体素子搭載部３０ｓの上に形成されている。そして、連結導体１５のフィンガー部１５Ｆがソースパッド３６に融着され、リード接続部１５Ｒがリードフレーム３０のリード端子３０Ｒの一端に電気的に接続されている。ゲートパッド３５ｇは、ボンディングワイヤ１６によってリード端子３０Ｐに接続されている。なお、トレンチＭＯＳＦＥＴと半導体素子搭載部３０ｓは、半田層を介して電気的に接続されている。そしてエポキシ樹脂からなる封止樹脂で封止されパッケージ２０を構成している。なお封止樹脂は本来不透明であるため、実際には内部は見えていないが、この例においても、説明のために内部が見えるようにしている。
【００５３】
この構成によれば、連結導体の剛性が低いため、接合工程において若干作業性が低下するが、本実施の形態においても前記実施の形態１と同様の効果を奏功する。本実施の形態においても、例えば、ソース電極３５ｓはアルミニウムで構成されているため、リード端子３０Ｒと半田接続によって電気的に接続することができる。ここでは、ソース電極３５ｓは、ニッケル層からなるソースパッド３６を介して連結導体１５に半田接続される。この連結導体１５は、高い伝導率と熱伝導性の機能と、電気的な接続を簡便にする機能の２つの機能を有す。したがって、このトレンチＭＯＳＦＥＴが動作する時のパッケージの占めるオン抵抗を低減でき、また、トレンチＭＯＳＦＥＴで発生する熱を効率良く外部に放出することが出来る。また、連結導体１５でソースパッド３６とリード接続部１５Ｒとを電気的に接続する際、連結導体１５を銅に代えてアルミニウムリボンを用いることにより、超音波接合により容易に接合可能であるため、半田接合を用いる場合に比べて、工法を簡素化することができる。
【００５４】
なお、半導体チップについては前記実施の形態１乃至４のいずれを用いてもよい。
【００５５】
又、図５及び図１１に示したようなフィンガー部を有する連結導体を用いることにより、図１８（ｂ）に示したようにソースパッドが完全に複数の領域に分離された構造の場合にも、接触性よく実装することが可能である。すなわち、第１の外部取り出し電極を構成するソース電極(ソースパッド)が、第２の外部取り出し電極を構成するゲートパッドで複数の領域に分離されている場合にも、この連結導体のフィンガー部で効率よく接続することが可能である。
又、前記実施の形態では縦型トレンチＭＯＳＦＥＴについて説明したが、ＩＧＢＴなどトレンチゲートを有する縦型の半導体装置であれば適用可能である。
【産業上の利用可能性】
【００５６】
以上説明してきたように、本発明によれば、ソース抵抗を抑制しつつ、ゲート抵抗の低減を図ることができるため、高速でかつ消費電力の小さい半導体装置を提供することができることから、リチウムイオン二次電池の充電制御回路をはじめ、小型の電子機器への適用が可能である。
【符号の説明】
【００５７】
Ｓ１ 第１の主面
Ｓ２ 第２の主面
１５ 連結導体
１５Ｒ リード接続部
１５Ｍ 連結導体本体部
１５Ｆ フィンガー部
１５Ｂ 連結部
３０ リードフレーム
３０Ｒ リード端子
３０ｓ 半導体素子搭載部
３３Ｂ 橋渡し電極
ｋ 括れ部
３５ｇ ゲートパッド
３５ｓ ソース電極
３５Ｔ ゲート集電電極
３６ ソースパッド
【特許請求の範囲】
【請求項１】
外部接続用のリードに接続される本体部と、
前記本体部に連接され、複数の領域に分割され、それぞれが半導体基板の電極パッドに接続されるフィンガー部と、
を備え、外部接続用のリードと半導体基板とを接続する連結導体。
【請求項２】
請求項１に記載の連結導体であって、
前記フィンガー部の先端に接続され、前記フィンガー部の先端を一体化する連結部とを備えた連結導体。
【請求項３】
請求項１または２に記載の複数の連結導体が、連続的に、縦方向に連結された連結導体。
【請求項４】
第１の主面と前記第１の主面に対向する第２の主面とを有する半導体基板と、
前記半導体基板の前記第１の主面に形成された、第１及び第２の外部取り出し電極と、
外部接続用のリードと、
前記外部接続用のリードと前記半導体基板とを接続する連結導体と、
前記外部接続用のリードの一部を残して封止される封止部とを備えた半導体装置であって、
前記連結導体が、
前記外部接続用のリードに接続される本体部と、
前記本体部に連接され、複数の領域に分割され、それぞれが前記半導体基板の前記第１の外部取り出し電極に接続されるフィンガー部と、
を備え、前記フィンガー部が前記第１の外部取り出し電極の形状に対応し、前記第２の外部取り出し電極上を避けて形成された半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記連結導体が、
前記フィンガー部の先端に接続され、前記フィンガー部の先端を一体化する連結部を備えた半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第１の外部取り出し電極が複数の領域を有する半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第１の外部取り出し電極が前記第２の外部取り出し電極によって、複数の領域に分割された半導体装置。
【請求項８】
請求項６に記載の半導体装置であって、
前記半導体基板の前記第１の主面に形成された第１の半導体領域と、
前記第１の主面に形成された複数のトレンチと、前記トレンチ内に充填された多結晶シリコン層からなるゲート電極と、
前記トレンチに直交する方向に形成され、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極と、
前記半導体基板の周縁に沿って形成され、前記ゲート電極及び前記橋渡し電極に接続される集電リング電極と、
前記第１の主面に形成され、前記第１の半導体領域にコンタクトする第１の電極と、
第１の金属層からなり、前記第１の電極に接続される第１の外部取り出し電極と、第２の金属層からなり、前記ゲート電極に接続される第２の外部取り出し電極とが、前記第１の主面上に並置された半導体装置であって、
前記第１の外部取り出し電極は一体的に形成されており、
前記橋渡し電極の表面の少なくとも一部が前記第２の金属層で構成された半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記トレンチはストライプ状に形成されており、
前記橋渡し電極は前記ストライプ状の前記トレンチに対して直交するように設けられており、
前記第１の外部取り出し電極は、括れ部を有し、
前記括れ部に前記第２の外部取り出し電極が形成され、
前記フィンガー部は前記第２の外部取り出し電極を避けて接続された半導体装置。
【請求項１】
外部接続用のリードに接続される本体部と、
前記本体部に連接され、複数の領域に分割され、それぞれが半導体基板の電極パッドに接続されるフィンガー部と、
を備え、外部接続用のリードと半導体基板とを接続する連結導体。
【請求項２】
請求項１に記載の連結導体であって、
前記フィンガー部の先端に接続され、前記フィンガー部の先端を一体化する連結部とを備えた連結導体。
【請求項３】
請求項１または２に記載の複数の連結導体が、連続的に、縦方向に連結された連結導体。
【請求項４】
第１の主面と前記第１の主面に対向する第２の主面とを有する半導体基板と、
前記半導体基板の前記第１の主面に形成された、第１及び第２の外部取り出し電極と、
外部接続用のリードと、
前記外部接続用のリードと前記半導体基板とを接続する連結導体と、
前記外部接続用のリードの一部を残して封止される封止部とを備えた半導体装置であって、
前記連結導体が、
前記外部接続用のリードに接続される本体部と、
前記本体部に連接され、複数の領域に分割され、それぞれが前記半導体基板の前記第１の外部取り出し電極に接続されるフィンガー部と、
を備え、前記フィンガー部が前記第１の外部取り出し電極の形状に対応し、前記第２の外部取り出し電極上を避けて形成された半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記連結導体が、
前記フィンガー部の先端に接続され、前記フィンガー部の先端を一体化する連結部を備えた半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第１の外部取り出し電極が複数の領域を有する半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第１の外部取り出し電極が前記第２の外部取り出し電極によって、複数の領域に分割された半導体装置。
【請求項８】
請求項６に記載の半導体装置であって、
前記半導体基板の前記第１の主面に形成された第１の半導体領域と、
前記第１の主面に形成された複数のトレンチと、前記トレンチ内に充填された多結晶シリコン層からなるゲート電極と、
前記トレンチに直交する方向に形成され、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極と、
前記半導体基板の周縁に沿って形成され、前記ゲート電極及び前記橋渡し電極に接続される集電リング電極と、
前記第１の主面に形成され、前記第１の半導体領域にコンタクトする第１の電極と、
第１の金属層からなり、前記第１の電極に接続される第１の外部取り出し電極と、第２の金属層からなり、前記ゲート電極に接続される第２の外部取り出し電極とが、前記第１の主面上に並置された半導体装置であって、
前記第１の外部取り出し電極は一体的に形成されており、
前記橋渡し電極の表面の少なくとも一部が前記第２の金属層で構成された半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記トレンチはストライプ状に形成されており、
前記橋渡し電極は前記ストライプ状の前記トレンチに対して直交するように設けられており、
前記第１の外部取り出し電極は、括れ部を有し、
前記括れ部に前記第２の外部取り出し電極が形成され、
前記フィンガー部は前記第２の外部取り出し電極を避けて接続された半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１８２２４１（Ｐ２０１２−１８２２４１Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−４２９９２（Ｐ２０１１−４２９９２）
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年２月２８日（２０１１．２．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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