集積回路における選択されたトランジスタの性能向上のための注入
【課題】マスクセットのすべてまたはいくつかを交換することなく、トランジスタ特性をより所望の特性に変更することを可能にすること。
【解決手段】第１注入が基板に実行されて、複数のトランジスタが形成されるウェルが形成される。形成される複数のトランジスタの第１サブセットの各トランジスタが所定幅制限を満たす幅を有し、第２サブセットのトランジスタの各々が所定幅制限を満たさない幅を有する。第２注入は，第２サブセットのトランジスタが形成されるウェルの領域ではなく、第１サブセットのトランジスタが形成されるウェルの領域において実行される。トランジスタが形成され、第１サブセットのトランジスタの各々のチャネル領域は、第２注入を受け入れた基板の一部分に形成され、第２サブセットのトランジスタの各々のチャネル領域は、第２注入を受け入れなかった基板の一部分に形成される。
【解決手段】第１注入が基板に実行されて、複数のトランジスタが形成されるウェルが形成される。形成される複数のトランジスタの第１サブセットの各トランジスタが所定幅制限を満たす幅を有し、第２サブセットのトランジスタの各々が所定幅制限を満たさない幅を有する。第２注入は，第２サブセットのトランジスタが形成されるウェルの領域ではなく、第１サブセットのトランジスタが形成されるウェルの領域において実行される。トランジスタが形成され、第１サブセットのトランジスタの各々のチャネル領域は、第２注入を受け入れた基板の一部分に形成され、第２サブセットのトランジスタの各々のチャネル領域は、第２注入を受け入れなかった基板の一部分に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して集積回路に関するものであり、さらに詳しくは注入による集積回路の選択されたトランジスタの向上された性能に関するものである。
【背景技術】
【０００２】
集積回路は、先行の工程およびトランジスタ性能のモデリングに関する経験に基づいてトランジスタの特性を見込んで設計される。しばしば、モデルは完全に正確ではないので、集積回路は予測されるように機能しないか、または、実地試験後、さらなる性能変更が望ましいことが発見されることがある。このことにより、初期マスクセットの少なくとも一部分が使用できなくなるので、マスクセットのうちの１つまたは複数のマスクを交換して確認された問題を修正する必要が生じ得る。
【０００３】
したがって、マスクセットのすべてまたはいくつかを交換することなく、トランジスタ特性をより所望の特性に変更することを可能にする技術を提供する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７８５８５００号明細書
【特許文献２】米国特許第７９１５６６７号明細書
【図面の簡単な説明】
【０００５】
【図１】一実施形態の半導体基板の上面図である。
【図２】半導体デバイスのアクティブ領域の第１部分の断面図である。
【図３】アクティブ領域の第２部分の断面図である。
【図４】アクティブ領域の第３部分の断面図である。
【図５】工程のある段階における半導体デバイスの断面図である。
【図６】図５示される後の工程の段階における半導体デバイスの断面図である。
【図７】図６示される後の工程の段階における半導体デバイスの断面図である。
【発明を実施するための形態】
【０００６】
本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。
【０００７】
半導体デバイスが、バックグラウンドドーピングを有するウェル内における第１導電性タイプの複数のトランジスタを有する。所定寸法より小さなチャネル幅を有するウェル内のトランジスタがドープされて、閾値電圧が減少され、かつそれらトランジスタの駆動電流が増加される。このことにより、注入されるトランジスタの漏洩が増加するという影響が生じ得るが、このトランジスタは最も小さなトランジスタであり、この注入を受け入れるトランジスタの数は総合のトランジスタの数に対して相対的に小数であるので、総合漏洩は、小量だけ増加するのみである。これは、すでに製造中である現在の設計の性能を向上するために使用可能である。このことは、図面および以下の説明を参照してより理解される。
【０００８】
本明細書に記載される半導体基板はいかなる半導体材料または材料の組み合わせであってもよく、例えば、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン、など、およびこれらのものの組み合わせであってもよい。
【０００９】
図１は、トランジスタ１４、１６、１８、２０、２２、２４および２６が形成される半導体基板内のウェル１２を有する半導体デバイス１０を示す。トランジスタ１４はアクティブ領域２８に形成され、アクティブ領域２８を横断するゲート４０を有する。トランジスタ１６はアクティブ領域３０に形成され、アクティブ領域３０を横断するゲート４２を有する。トランジスタ１８はアクティブ領域３２に形成され、アクティブ領域３２を横断するゲート４２を有する。トランジスタ２０はアクティブ領域３４に形成され、アクティブ領域３４を横断するゲート４６を有する。トランジスタ２２はアクティブ領域３６に形成され、アクティブ領域３６を横断するゲート４８を有する。トランジスタ２４はアクティブ領域３８に形成され、アクティブ領域３８を横断するゲート５０を有する。トランジスタ２６はアクティブ領域３４に形成され、アクティブ領域３４を横断するゲート５２を有する。トランジスタ２０および２６が同一アクティブ領域３４を共有する。トランジスタ１４、１６、１８、２０、２２、２４および２６は、大きさが変化するそれぞれのチャネル幅５６、５８、６０、６２、６４、６６および６６を有する。チャネル幅６６および６２は、図１示される最も小さなチャネル幅である。アクティブ領域２８、３０、３２、３４、３６および３８は分離領域５４によって囲まれる。トランジスタ１４、１６、１８、２０、２２、２４および２６はＭＯＳトランジスタであり、この例において、ＭＯＳトランジスタのタイプはＰ型であり、よって、Ｐチャネルトランジスタと呼称され得る。
【００１０】
図２は、図１示される半導体デバイス１０のトランジスタ２０及び２６を通る断面図２−２を示す。図２では、ウェル１２におけるアクティブ領域３４、ゲート４６および５２、トランジスタ２０のソース／ドレイン４７、トランジスタ２０のソース／ドレイン４９、トランジスタ２６のソース／ドレイン５１、トランジスタ２６のソース／ドレイン５３、およびアクティブ領域３４における注入領域６９が示されている。トランジスタ２６より低い絶対値を有する閾値電圧を有するように注入領域６９はあるレベルにドープされている。
【００１１】
図３は、分離領域５４によって境界されるアクティブ領域を示して図１示される半導体デバイス１０のトランジスタ２０を通る断面図３−３を示す。図３では、分離領域５４によって境界付けされたアクティブ領域３４が示されている。図３示されるアクティブ領域３４がトランジスタ２０のチャネル幅を示す。ゲート４６が断面図３−３でアクティブ領域３４を横断して分離領域５４の上方にまで延びている。
【００１２】
図４は、図１示される半導体デバイス１０のトランジスタ２６を通る断面図４−４を示す。図４では、分離領域５４によって境界付けされたアクティブ領域３４が示されている。図４示されるアクティブ領域３４が、トランジスタ２０のチャネル幅より大きなトランジスタ２６のチャネル幅を示す。ゲート５２が、アクティブ領域３４を横断して分離領域５４の上方にまで延びている。
【００１３】
トランジスタ２４が、トランジスタ２０と同一チャネルト幅を有し、トランジスタ２０と実質的に同一であるが、自己のアクティブ領域３８に形成される。他の全てのトランジスタ１４、１６、１８、２２および２６が、トランジスタ２０および２４よりも大きなチャネル幅を有する。トランジスタ１４、１６、１８、２２および２６は第１セットのトランジスタとして見なすことができ、トランジスタ２０および２４は第２セットのトランジスタであるものと見なすことができ、第１および第２セットは相互に排他的である。第１セットのトランジスタの各々が、所定量より大きなチャネルを有する。第２セットのトランジスタの各々が、所定量以下のチャネル幅を有する。所定量は、所望の性能結果に基づいて選択される。
【００１４】
発明者は、第２セットのトランジスタが相対的に小さなチャネル幅を有するので、ソース／ドレイン漏洩の相対的に小さな増加を生じさせつつ、逆ドーピング注入を実行することによって第２セットのトランジスタについて所与のゲート電圧の電流駆動を増加させることが可能であることを発見した。よって、逆ドーピング注入による大きな利点を享受するトランジスタも、逆ドーピング注入によって生じる小さな欠点を備える。逆ドーピング注入の効果は、閾値電圧の絶対値を減少することであり、これにより、特に、トランジスタがデジタル用途で飽和状態で動作する場合に、所与のゲート電圧の電流駆動が増加する。ソース電圧は通常動作のゲート電圧より大きく、よって、ゲート・ソース電圧は負として考えられ、トランジスタの導電性が増加するほど、より負になるので、Ｐチャネルトランジスタの閾値電圧は負数として定められる。よって、減少される閾値電圧の絶対値が、逆ドーピングによってゼロでまたはその近くにより小さい負になる。さらなる利点は、レイアウトがすでに決定され、かつデバイスが製造および販売された後、逆ドーピング注入を特定の集積回路デザインに対して実行するかどうかを選択することができる。よって、デザインが実際の集積回路として試験された後、性能を向上させることができる。マスクセットへの唯一の変更は、逆ドーピング注入のための注入マスクを加えることである。
【００１５】
図５は、アクティブ領域３４へのバックグラウンドドーピングを形成する注入７０を示す処理の早期の段階における断面図２−２と同様な半導体デバイス１０の断面図を示す。注入７０は、ウェル１２のすべてのアクティブ領域２８、３０、３２、３４、３６および３８に適用されるＮ型注入である。分離領域５４は、図５示す注入７０の前または注入７０の後に形成され得る。注入７０は、様々な深さおよび量の個々の注入であってよい。注入７０は、ウェルのすべてのアクティブ領域に適用される注入である。注入がウェルのすべてに到達するか、または分離領域によって部分的に阻止されるかに関わらず、ウェル注入は、画定された領域のすべてのアクティブ領域に適用され、かつそのアクティブ領域に形成されるトランジスタの閾値電圧に影響を与える。画定された領域に形成されるトランジスタは同一導電性タイプである。アクティブ領域のドーピング濃度は、Ｎ−と見なし得る。注入７０の前、ウェル１２のアクティブ領域はＰ型にドープされ得るので、Ｎ−のドーピング濃度そのものは、逆ドーピングのタイプであり得る。よって、注入７０では、導電性タイプがＰからＮに切り替えられる。
【００１６】
図６は、注入マスク７４を形成した後、注入７２を実行して、Ｎ−−のドーピング濃度へ減少されたＮ型の濃度を有する図２に示される注入領域６９を形成する半導体デバイス１０の断面図を示す。注入マスク７４はアクティブ領域２８、３０、３２および３６を覆うように拡大される。アクティブ領域３８は開放されて、Ｎ−−のドーピング濃度を有する注入領域６９と同様な注入領域を形成する。Ｎ型領域に適用されるＰ型導電性を生じさせる通常ではボロンであるドーピング種であるので、注入７２は逆ドーピングであると見なし得る。この場合において、ドーピングタイプをＰタイプに反転するというよりはむしろ、注入７２により有効なＮ型濃度が減少する。注入７２により、トランジスタ２０および２４の閾値電圧が影響を受け、特に、閾値電圧の絶対値が減少する。
【００１７】
図７は、注入領域６９の上方にゲート４６を形成し、アクティブ領域３４の上方にゲート４６から離間してゲート５２を形成した後の半導体デバイス１０の断面図を示す。ゲート４０、４２、４４、４８および５０もこのときに形成される。ゲートを形成した後、ソース／ドレイン注入はウェル１２のアクティブ領域で実行される。図２示される結果が、注入領域６９の上方にあるゲート４６、ゲート４６に隣接し、かつ注入領域６９内にあるソース／ドレイン領域４７および４９、アクティブ領域３４の上方にあり、かつソース／ドレイン領域５１および５３間にあるゲート５２に隣接するソース／ドレイン領域５１と５３を示す。
【００１８】
注入７２を受ける何百万のトランジスタがある場合であっても、注入７２を計画することなくマスクセットが設計されたようなケースにおいても、半導体デバイス１０を形成するためのマスクセットに加えられるべきマスクを作成することを自動的に行うことができる。集積回路が、何億を超えるトランジスタ有し、そのトランジスタ数が増加し続けることは、普通である。よって、小さな割合でも簡単に百万となる。工程は、注入７２と同様の注入を必要とするチャネル幅を有するトランジスタを識別することによって自動化され得る。チャネル幅は簡単に識別され、特定の所定量より低い幅も同様に識別することができる。注入に必要な空間は、よく知られている。最大の問題は、フォトレジストの開口は十分に大きいことを保障することである。設計された開口が小さ過ぎる場合、開口は全く開いていないか、または開口はサイズと不整合である。開口の十分大きな面積は、デザインルールであり、よって、充足のテストはすでに知られる。所望開口を縮小するための他のトランジスタと非常に近接するトランジスタが識別される。開口は、余裕のない方向に縮小され、余裕のある方向に拡張されてもよい。利用可能な空間のテストは自動化されてもよく、設計される開口は利用可能な方向に増加して、別の方向における縮小が相殺される。注入７２と同様な注入を必要とする何百万のトランジスタを含む例では、空間は、第１回目の試みまたは開口の境界を変更した後に各トランジスタの周で見つけられて、所望とされない注入が実行されることが回避される。特定の試みが、特定の利用可能な装置に基づいて変更される。自動化工程が、必要な領域を識別し、領域の周りの制限を識別し、フォトレジストにおける開口の境界を変更することにより、その領域における必要な開口の面積を達成するため存在する。十分な面積のフォトレジストにおいて開口のために十分に利用可能な空間が無いような領域であることが判明した場合、そのような領域では注入を受け入れられず、不十分な利用可能な空間を有するそのような領域におけるトランジスタは、向上された性能を提供しないであろう。
【００１９】
今、半導体構造を形成する方法が提供されることを理解されるべきである。該方法が、半導体基板への第１注入を実行して、同一導電性タイプの複数のトランジスタが形成されるウェルを形成することを含み、ここで、形成される複数のトランジスタの第１サブセットの各トランジスタが、所定幅制限を満たすトランジスタ幅を有し、形成される複数のトランジスタの第２サブセットの各トランジスタが所定幅制限を満たさないトランジスタ幅を有し、第１サブセットおよび第２サブセットは相互に排他的である。該方法が、複数のトランジスタの第２サブセットが形成されるウェルの位置において半導体基板に第２注入が行われ、複数のトランジスタの第１サブセットのトランジスタが形成されるウェルの位置において第２注入が半導体基板に行われないように半導体基板への第２注入を実行することをさらに含む。該方法が、ウェルに複数のトランジスタを形成することをさらに含み、ここで、複数のトランジスタの第１サブセットの各トランジスタのチャネル領域は、第２注入を受け入れた半導体基板の一部分に形成され、複数のトランジスタの第２サブセットの各トランジスタのチャネル領域は、第２注入を受け入れなかった半導体基板の一部分に形成される。該方法は、半導体基板に第２注入を実行することが、第１注入中に注入されるドーパントの導電性タイプと逆導電性タイプを有するドーパントを注入することを含むことにおいてさらに特徴付けされ得る。該方法が、第２注入を実行することの前に、半導体基板の上方にパターン化されたマスク層を形成することをさらに含み、ここで、パターン化されたマスク層が、複数のトランジスタの第１サブセットのトランジスタが形成されるウェルにおける領域を露出し、複数のトランジスタの第２サブセットのトランジスタが形成されるウェルにおける領域を露出しなく、第２注入を実行することが、パターン化されたマスク層を使用して第２注入を実行するする。該方法は、ウェルに複数のトランジスタを形成することの前に、パターン化されたマスク層を除去することをさらに含むということにおいて特徴付けられ得る。該方法が、半導体基板に第２注入を実行することが、第１注入中に注入されるドーパントと同一のドーパントを注入することを含むことにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、複数のトランジスタの第１サブセットのトランジスタが第１閾値電圧を有し、複数のトランジスタの第２サブセットのトランジスタが第１閾値電圧より大きな第２閾値電圧を有することにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、複数のトランジスタの第１サブセットの各トランジスタが所定のトランジスタ幅より小さな所定幅制限を満たすトランジスタ幅を有し、複数のトランジスタの第２サブセットの各トランジスタが所定のトランジスタ幅より小さくなく、所定幅制限を満たさないトランジスタ幅を有することにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、複数のトランジスタの各トランジスタにゲート電極を形成し、各ゲート電極の第１側壁に隣接する第１ソース／ドレイン領域および各電極の第２側壁に隣接する第２ソース／ドレイン領域を形成することをさらに含み、ここで、複数のトランジスタの各トランジスタのチャネル領域は、各トランジスタの第１第２ソース／ドレイン領域と第２ソース／ドレイン領域との間の、トランジスタのゲート電極の下方に配置されることにおいて特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、トランジスタの第１サブセットの第１トランジスタが複数のトランジスタの第２サブセットの第２トランジスタに直近で隣接し、第１トランジスタおよび第２トランジスタがソース／ドレイン領域を共有することにおいてさらに特徴付けられ得る。該方法は、複数のトランジスタの第１サブセットのトランジスタのチャネル領域の得られるドーパント濃度は、複数のトランジスタの第２サブセットのトランジスタのチャネル領域の得られるドーパント濃度より少ないことにおいて特徴付けられ得る。
【００２０】
半導体構造を形成する方法が記載される。該方法が、第１注入を実行して、同一導電性タイプの複数のトランジスタが形成されるウェルを形成することを含み、ここで、形成される複数のトランジスタの第１サブセットの各トランジスタが所定幅より小さなトランジスタ幅を有し、形成される複数のトランジスタの第２サブセットの各トランジスタが所定幅より小さくないトランジスタ幅を有し、第１サブセットおよび第２サブセットは相互に排他的である。該方法が、半導体基板およびウェルの上方にパターン化されたマスク層を形成することをさらに含み、ここで、パターン化されたマスク層が、複数のトランジスタの第１サブセットのトランジスタが形成されるウェルにおける半導体基板の領域を露出し、複数のトランジスタの第２サブセットのトランジスタが形成されるウェルにおける半導体基板の領域を露出しない。該方法が、パターン化されたマスク層によって露出された領域において半導体基板に第２注入が行われるようにパターン化されたマスク層を用いて半導体基板に第２注入への第２注入を実行することをさらに含む。該方法が、パターン化されたマスク層を除去することをさらに含む。該方法が、ウェルに複数のトランジスタを形成することをさらに含み、ここで、複数のトランジスタの第１サブセットの各トランジスタのチャネル領域は、第２注入を受け入れた半導体基板の一部分に形成され、複数のトランジスタの第２サブセットの各トランジスタのチャネル領域は、第２注入を受け入れなかった半導体基板の一部分に形成される。該方法は、第１注入中に注入されるドーパントの導電性タイプと逆の導電性タイプを有するドーパントを注入することにおいてさらに特徴付けされ得る。該方法は、半導体基板に第２注入を実行することが第１注入中に注入されるドーパントと同一のドーパントを注入することを含むことにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することは、複数のトランジスタの第１サブセットのトランジスタが第１閾値電圧を有し、複数のトランジスタの第２複数のトランジスタが第１閾値電圧より大きな第２閾値電圧を有することにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、複数のトランジスタの各トランジスタにゲート電極を形成し、各ゲート電極の第１側壁に隣接する第１ソース／ドレイン領域および各ゲート電極の第２側壁に隣接する第２ソース／ドレイン領域を形成することを含み、ここで、複数のトランジスタの各トランジスタのチャネル領域は、トランジスタの第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に、トランジスタのゲート電極の下方に配置されることにおいてさらに特徴付けされ得る。該方法は、ウェルに複数のトランジスタを形成することは、複数のトランジスタの第１サブセットの第１トランジスタが、複数のトランジスタの第２サブセットの第２トランジスタに直近で隣接し、第１トランジスタおよび第２トランジスタがソース／ドレイン領域を共有することにおいて特徴付けされ得る。該方法は、複数のトランジスタの第１サブセットのトランジスタのチャネル領域の得られるドーパント濃度は、複数のトランジスタの第２サブセットのトランジスタのチャネル領域の得られるドーパント濃度より少ないことにおいてさらに特徴付けられ得る。半導体基板が複数のトランジスタをさらに備え、ここで、複数のトランジスタの各々は同一導電性タイプであり、複数のトランジスタがトランジスタの第１サブセットを含み、複数のトランジスタの第１サブセットの各トランジスタが所定幅制限を満たさなく、複数のトランジスタの第１サブセットと相互に排他的な複数のトランジスタの第２サブセットのトランジスタの各々が所定幅制限を満たすトランジスタ幅を有し、複数のトランジスタの第２サブセットの各トランジスタが、追加のドーパントを含むチャネル領域を有する。該半導体構造は、複数のトランジスタの各々のチャネル領域が第１導電性タイプのドーパントを有し、複数のトランジスタの第２サブセットの各々の各チャネル領域の追加のドーパントは第１導電性タイプの逆の第２導電性タイプである。該半導体構造は、複数のトランジスタの第２サブセットの各々のトランジスタ幅は所定のトランジスタ幅より小さく、複数のトランジスタの第１サブセットの各々のトランジスタ幅は所定のトランジスタ幅より小さくないことにおいてをさらに特徴付けられ得る。
【００２１】
前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。例えば、小さなチャネル幅トランジスタを逆ドープすることより、より大きなチャネル幅のトランジスタの幅のチャネルにおけるドーピング濃度を増加させる注入を実行してもよい。これにより、駆動電流を減少しつつ、より大きなチャネル幅のトランジスタの漏洩を低減する効果がある。他の実施形態において、ＮＭＯＳデバイスが使用されるか、または面積または長さのような他の幾何学的制限を使用してもよい。使用される制限は、制限の範囲または組み合わせを含み得る。従って、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題 の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要 素であると見なされるべきではない。
【００２２】
「接続された」という語は必ずしも直接的または間接的に、また機械的に結合する状態を意味するものではない。
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【技術分野】
【０００１】
本発明は、概して集積回路に関するものであり、さらに詳しくは注入による集積回路の選択されたトランジスタの向上された性能に関するものである。
【背景技術】
【０００２】
集積回路は、先行の工程およびトランジスタ性能のモデリングに関する経験に基づいてトランジスタの特性を見込んで設計される。しばしば、モデルは完全に正確ではないので、集積回路は予測されるように機能しないか、または、実地試験後、さらなる性能変更が望ましいことが発見されることがある。このことにより、初期マスクセットの少なくとも一部分が使用できなくなるので、マスクセットのうちの１つまたは複数のマスクを交換して確認された問題を修正する必要が生じ得る。
【０００３】
したがって、マスクセットのすべてまたはいくつかを交換することなく、トランジスタ特性をより所望の特性に変更することを可能にする技術を提供する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７８５８５００号明細書
【特許文献２】米国特許第７９１５６６７号明細書
【図面の簡単な説明】
【０００５】
【図１】一実施形態の半導体基板の上面図である。
【図２】半導体デバイスのアクティブ領域の第１部分の断面図である。
【図３】アクティブ領域の第２部分の断面図である。
【図４】アクティブ領域の第３部分の断面図である。
【図５】工程のある段階における半導体デバイスの断面図である。
【図６】図５示される後の工程の段階における半導体デバイスの断面図である。
【図７】図６示される後の工程の段階における半導体デバイスの断面図である。
【発明を実施するための形態】
【０００６】
本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。
【０００７】
半導体デバイスが、バックグラウンドドーピングを有するウェル内における第１導電性タイプの複数のトランジスタを有する。所定寸法より小さなチャネル幅を有するウェル内のトランジスタがドープされて、閾値電圧が減少され、かつそれらトランジスタの駆動電流が増加される。このことにより、注入されるトランジスタの漏洩が増加するという影響が生じ得るが、このトランジスタは最も小さなトランジスタであり、この注入を受け入れるトランジスタの数は総合のトランジスタの数に対して相対的に小数であるので、総合漏洩は、小量だけ増加するのみである。これは、すでに製造中である現在の設計の性能を向上するために使用可能である。このことは、図面および以下の説明を参照してより理解される。
【０００８】
本明細書に記載される半導体基板はいかなる半導体材料または材料の組み合わせであってもよく、例えば、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン、など、およびこれらのものの組み合わせであってもよい。
【０００９】
図１は、トランジスタ１４、１６、１８、２０、２２、２４および２６が形成される半導体基板内のウェル１２を有する半導体デバイス１０を示す。トランジスタ１４はアクティブ領域２８に形成され、アクティブ領域２８を横断するゲート４０を有する。トランジスタ１６はアクティブ領域３０に形成され、アクティブ領域３０を横断するゲート４２を有する。トランジスタ１８はアクティブ領域３２に形成され、アクティブ領域３２を横断するゲート４２を有する。トランジスタ２０はアクティブ領域３４に形成され、アクティブ領域３４を横断するゲート４６を有する。トランジスタ２２はアクティブ領域３６に形成され、アクティブ領域３６を横断するゲート４８を有する。トランジスタ２４はアクティブ領域３８に形成され、アクティブ領域３８を横断するゲート５０を有する。トランジスタ２６はアクティブ領域３４に形成され、アクティブ領域３４を横断するゲート５２を有する。トランジスタ２０および２６が同一アクティブ領域３４を共有する。トランジスタ１４、１６、１８、２０、２２、２４および２６は、大きさが変化するそれぞれのチャネル幅５６、５８、６０、６２、６４、６６および６６を有する。チャネル幅６６および６２は、図１示される最も小さなチャネル幅である。アクティブ領域２８、３０、３２、３４、３６および３８は分離領域５４によって囲まれる。トランジスタ１４、１６、１８、２０、２２、２４および２６はＭＯＳトランジスタであり、この例において、ＭＯＳトランジスタのタイプはＰ型であり、よって、Ｐチャネルトランジスタと呼称され得る。
【００１０】
図２は、図１示される半導体デバイス１０のトランジスタ２０及び２６を通る断面図２−２を示す。図２では、ウェル１２におけるアクティブ領域３４、ゲート４６および５２、トランジスタ２０のソース／ドレイン４７、トランジスタ２０のソース／ドレイン４９、トランジスタ２６のソース／ドレイン５１、トランジスタ２６のソース／ドレイン５３、およびアクティブ領域３４における注入領域６９が示されている。トランジスタ２６より低い絶対値を有する閾値電圧を有するように注入領域６９はあるレベルにドープされている。
【００１１】
図３は、分離領域５４によって境界されるアクティブ領域を示して図１示される半導体デバイス１０のトランジスタ２０を通る断面図３−３を示す。図３では、分離領域５４によって境界付けされたアクティブ領域３４が示されている。図３示されるアクティブ領域３４がトランジスタ２０のチャネル幅を示す。ゲート４６が断面図３−３でアクティブ領域３４を横断して分離領域５４の上方にまで延びている。
【００１２】
図４は、図１示される半導体デバイス１０のトランジスタ２６を通る断面図４−４を示す。図４では、分離領域５４によって境界付けされたアクティブ領域３４が示されている。図４示されるアクティブ領域３４が、トランジスタ２０のチャネル幅より大きなトランジスタ２６のチャネル幅を示す。ゲート５２が、アクティブ領域３４を横断して分離領域５４の上方にまで延びている。
【００１３】
トランジスタ２４が、トランジスタ２０と同一チャネルト幅を有し、トランジスタ２０と実質的に同一であるが、自己のアクティブ領域３８に形成される。他の全てのトランジスタ１４、１６、１８、２２および２６が、トランジスタ２０および２４よりも大きなチャネル幅を有する。トランジスタ１４、１６、１８、２２および２６は第１セットのトランジスタとして見なすことができ、トランジスタ２０および２４は第２セットのトランジスタであるものと見なすことができ、第１および第２セットは相互に排他的である。第１セットのトランジスタの各々が、所定量より大きなチャネルを有する。第２セットのトランジスタの各々が、所定量以下のチャネル幅を有する。所定量は、所望の性能結果に基づいて選択される。
【００１４】
発明者は、第２セットのトランジスタが相対的に小さなチャネル幅を有するので、ソース／ドレイン漏洩の相対的に小さな増加を生じさせつつ、逆ドーピング注入を実行することによって第２セットのトランジスタについて所与のゲート電圧の電流駆動を増加させることが可能であることを発見した。よって、逆ドーピング注入による大きな利点を享受するトランジスタも、逆ドーピング注入によって生じる小さな欠点を備える。逆ドーピング注入の効果は、閾値電圧の絶対値を減少することであり、これにより、特に、トランジスタがデジタル用途で飽和状態で動作する場合に、所与のゲート電圧の電流駆動が増加する。ソース電圧は通常動作のゲート電圧より大きく、よって、ゲート・ソース電圧は負として考えられ、トランジスタの導電性が増加するほど、より負になるので、Ｐチャネルトランジスタの閾値電圧は負数として定められる。よって、減少される閾値電圧の絶対値が、逆ドーピングによってゼロでまたはその近くにより小さい負になる。さらなる利点は、レイアウトがすでに決定され、かつデバイスが製造および販売された後、逆ドーピング注入を特定の集積回路デザインに対して実行するかどうかを選択することができる。よって、デザインが実際の集積回路として試験された後、性能を向上させることができる。マスクセットへの唯一の変更は、逆ドーピング注入のための注入マスクを加えることである。
【００１５】
図５は、アクティブ領域３４へのバックグラウンドドーピングを形成する注入７０を示す処理の早期の段階における断面図２−２と同様な半導体デバイス１０の断面図を示す。注入７０は、ウェル１２のすべてのアクティブ領域２８、３０、３２、３４、３６および３８に適用されるＮ型注入である。分離領域５４は、図５示す注入７０の前または注入７０の後に形成され得る。注入７０は、様々な深さおよび量の個々の注入であってよい。注入７０は、ウェルのすべてのアクティブ領域に適用される注入である。注入がウェルのすべてに到達するか、または分離領域によって部分的に阻止されるかに関わらず、ウェル注入は、画定された領域のすべてのアクティブ領域に適用され、かつそのアクティブ領域に形成されるトランジスタの閾値電圧に影響を与える。画定された領域に形成されるトランジスタは同一導電性タイプである。アクティブ領域のドーピング濃度は、Ｎ−と見なし得る。注入７０の前、ウェル１２のアクティブ領域はＰ型にドープされ得るので、Ｎ−のドーピング濃度そのものは、逆ドーピングのタイプであり得る。よって、注入７０では、導電性タイプがＰからＮに切り替えられる。
【００１６】
図６は、注入マスク７４を形成した後、注入７２を実行して、Ｎ−−のドーピング濃度へ減少されたＮ型の濃度を有する図２に示される注入領域６９を形成する半導体デバイス１０の断面図を示す。注入マスク７４はアクティブ領域２８、３０、３２および３６を覆うように拡大される。アクティブ領域３８は開放されて、Ｎ−−のドーピング濃度を有する注入領域６９と同様な注入領域を形成する。Ｎ型領域に適用されるＰ型導電性を生じさせる通常ではボロンであるドーピング種であるので、注入７２は逆ドーピングであると見なし得る。この場合において、ドーピングタイプをＰタイプに反転するというよりはむしろ、注入７２により有効なＮ型濃度が減少する。注入７２により、トランジスタ２０および２４の閾値電圧が影響を受け、特に、閾値電圧の絶対値が減少する。
【００１７】
図７は、注入領域６９の上方にゲート４６を形成し、アクティブ領域３４の上方にゲート４６から離間してゲート５２を形成した後の半導体デバイス１０の断面図を示す。ゲート４０、４２、４４、４８および５０もこのときに形成される。ゲートを形成した後、ソース／ドレイン注入はウェル１２のアクティブ領域で実行される。図２示される結果が、注入領域６９の上方にあるゲート４６、ゲート４６に隣接し、かつ注入領域６９内にあるソース／ドレイン領域４７および４９、アクティブ領域３４の上方にあり、かつソース／ドレイン領域５１および５３間にあるゲート５２に隣接するソース／ドレイン領域５１と５３を示す。
【００１８】
注入７２を受ける何百万のトランジスタがある場合であっても、注入７２を計画することなくマスクセットが設計されたようなケースにおいても、半導体デバイス１０を形成するためのマスクセットに加えられるべきマスクを作成することを自動的に行うことができる。集積回路が、何億を超えるトランジスタ有し、そのトランジスタ数が増加し続けることは、普通である。よって、小さな割合でも簡単に百万となる。工程は、注入７２と同様の注入を必要とするチャネル幅を有するトランジスタを識別することによって自動化され得る。チャネル幅は簡単に識別され、特定の所定量より低い幅も同様に識別することができる。注入に必要な空間は、よく知られている。最大の問題は、フォトレジストの開口は十分に大きいことを保障することである。設計された開口が小さ過ぎる場合、開口は全く開いていないか、または開口はサイズと不整合である。開口の十分大きな面積は、デザインルールであり、よって、充足のテストはすでに知られる。所望開口を縮小するための他のトランジスタと非常に近接するトランジスタが識別される。開口は、余裕のない方向に縮小され、余裕のある方向に拡張されてもよい。利用可能な空間のテストは自動化されてもよく、設計される開口は利用可能な方向に増加して、別の方向における縮小が相殺される。注入７２と同様な注入を必要とする何百万のトランジスタを含む例では、空間は、第１回目の試みまたは開口の境界を変更した後に各トランジスタの周で見つけられて、所望とされない注入が実行されることが回避される。特定の試みが、特定の利用可能な装置に基づいて変更される。自動化工程が、必要な領域を識別し、領域の周りの制限を識別し、フォトレジストにおける開口の境界を変更することにより、その領域における必要な開口の面積を達成するため存在する。十分な面積のフォトレジストにおいて開口のために十分に利用可能な空間が無いような領域であることが判明した場合、そのような領域では注入を受け入れられず、不十分な利用可能な空間を有するそのような領域におけるトランジスタは、向上された性能を提供しないであろう。
【００１９】
今、半導体構造を形成する方法が提供されることを理解されるべきである。該方法が、半導体基板への第１注入を実行して、同一導電性タイプの複数のトランジスタが形成されるウェルを形成することを含み、ここで、形成される複数のトランジスタの第１サブセットの各トランジスタが、所定幅制限を満たすトランジスタ幅を有し、形成される複数のトランジスタの第２サブセットの各トランジスタが所定幅制限を満たさないトランジスタ幅を有し、第１サブセットおよび第２サブセットは相互に排他的である。該方法が、複数のトランジスタの第２サブセットが形成されるウェルの位置において半導体基板に第２注入が行われ、複数のトランジスタの第１サブセットのトランジスタが形成されるウェルの位置において第２注入が半導体基板に行われないように半導体基板への第２注入を実行することをさらに含む。該方法が、ウェルに複数のトランジスタを形成することをさらに含み、ここで、複数のトランジスタの第１サブセットの各トランジスタのチャネル領域は、第２注入を受け入れた半導体基板の一部分に形成され、複数のトランジスタの第２サブセットの各トランジスタのチャネル領域は、第２注入を受け入れなかった半導体基板の一部分に形成される。該方法は、半導体基板に第２注入を実行することが、第１注入中に注入されるドーパントの導電性タイプと逆導電性タイプを有するドーパントを注入することを含むことにおいてさらに特徴付けされ得る。該方法が、第２注入を実行することの前に、半導体基板の上方にパターン化されたマスク層を形成することをさらに含み、ここで、パターン化されたマスク層が、複数のトランジスタの第１サブセットのトランジスタが形成されるウェルにおける領域を露出し、複数のトランジスタの第２サブセットのトランジスタが形成されるウェルにおける領域を露出しなく、第２注入を実行することが、パターン化されたマスク層を使用して第２注入を実行するする。該方法は、ウェルに複数のトランジスタを形成することの前に、パターン化されたマスク層を除去することをさらに含むということにおいて特徴付けられ得る。該方法が、半導体基板に第２注入を実行することが、第１注入中に注入されるドーパントと同一のドーパントを注入することを含むことにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、複数のトランジスタの第１サブセットのトランジスタが第１閾値電圧を有し、複数のトランジスタの第２サブセットのトランジスタが第１閾値電圧より大きな第２閾値電圧を有することにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、複数のトランジスタの第１サブセットの各トランジスタが所定のトランジスタ幅より小さな所定幅制限を満たすトランジスタ幅を有し、複数のトランジスタの第２サブセットの各トランジスタが所定のトランジスタ幅より小さくなく、所定幅制限を満たさないトランジスタ幅を有することにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、複数のトランジスタの各トランジスタにゲート電極を形成し、各ゲート電極の第１側壁に隣接する第１ソース／ドレイン領域および各電極の第２側壁に隣接する第２ソース／ドレイン領域を形成することをさらに含み、ここで、複数のトランジスタの各トランジスタのチャネル領域は、各トランジスタの第１第２ソース／ドレイン領域と第２ソース／ドレイン領域との間の、トランジスタのゲート電極の下方に配置されることにおいて特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、トランジスタの第１サブセットの第１トランジスタが複数のトランジスタの第２サブセットの第２トランジスタに直近で隣接し、第１トランジスタおよび第２トランジスタがソース／ドレイン領域を共有することにおいてさらに特徴付けられ得る。該方法は、複数のトランジスタの第１サブセットのトランジスタのチャネル領域の得られるドーパント濃度は、複数のトランジスタの第２サブセットのトランジスタのチャネル領域の得られるドーパント濃度より少ないことにおいて特徴付けられ得る。
【００２０】
半導体構造を形成する方法が記載される。該方法が、第１注入を実行して、同一導電性タイプの複数のトランジスタが形成されるウェルを形成することを含み、ここで、形成される複数のトランジスタの第１サブセットの各トランジスタが所定幅より小さなトランジスタ幅を有し、形成される複数のトランジスタの第２サブセットの各トランジスタが所定幅より小さくないトランジスタ幅を有し、第１サブセットおよび第２サブセットは相互に排他的である。該方法が、半導体基板およびウェルの上方にパターン化されたマスク層を形成することをさらに含み、ここで、パターン化されたマスク層が、複数のトランジスタの第１サブセットのトランジスタが形成されるウェルにおける半導体基板の領域を露出し、複数のトランジスタの第２サブセットのトランジスタが形成されるウェルにおける半導体基板の領域を露出しない。該方法が、パターン化されたマスク層によって露出された領域において半導体基板に第２注入が行われるようにパターン化されたマスク層を用いて半導体基板に第２注入への第２注入を実行することをさらに含む。該方法が、パターン化されたマスク層を除去することをさらに含む。該方法が、ウェルに複数のトランジスタを形成することをさらに含み、ここで、複数のトランジスタの第１サブセットの各トランジスタのチャネル領域は、第２注入を受け入れた半導体基板の一部分に形成され、複数のトランジスタの第２サブセットの各トランジスタのチャネル領域は、第２注入を受け入れなかった半導体基板の一部分に形成される。該方法は、第１注入中に注入されるドーパントの導電性タイプと逆の導電性タイプを有するドーパントを注入することにおいてさらに特徴付けされ得る。該方法は、半導体基板に第２注入を実行することが第１注入中に注入されるドーパントと同一のドーパントを注入することを含むことにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することは、複数のトランジスタの第１サブセットのトランジスタが第１閾値電圧を有し、複数のトランジスタの第２複数のトランジスタが第１閾値電圧より大きな第２閾値電圧を有することにおいてさらに特徴付けられ得る。該方法は、ウェルに複数のトランジスタを形成することが、複数のトランジスタの各トランジスタにゲート電極を形成し、各ゲート電極の第１側壁に隣接する第１ソース／ドレイン領域および各ゲート電極の第２側壁に隣接する第２ソース／ドレイン領域を形成することを含み、ここで、複数のトランジスタの各トランジスタのチャネル領域は、トランジスタの第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に、トランジスタのゲート電極の下方に配置されることにおいてさらに特徴付けされ得る。該方法は、ウェルに複数のトランジスタを形成することは、複数のトランジスタの第１サブセットの第１トランジスタが、複数のトランジスタの第２サブセットの第２トランジスタに直近で隣接し、第１トランジスタおよび第２トランジスタがソース／ドレイン領域を共有することにおいて特徴付けされ得る。該方法は、複数のトランジスタの第１サブセットのトランジスタのチャネル領域の得られるドーパント濃度は、複数のトランジスタの第２サブセットのトランジスタのチャネル領域の得られるドーパント濃度より少ないことにおいてさらに特徴付けられ得る。半導体基板が複数のトランジスタをさらに備え、ここで、複数のトランジスタの各々は同一導電性タイプであり、複数のトランジスタがトランジスタの第１サブセットを含み、複数のトランジスタの第１サブセットの各トランジスタが所定幅制限を満たさなく、複数のトランジスタの第１サブセットと相互に排他的な複数のトランジスタの第２サブセットのトランジスタの各々が所定幅制限を満たすトランジスタ幅を有し、複数のトランジスタの第２サブセットの各トランジスタが、追加のドーパントを含むチャネル領域を有する。該半導体構造は、複数のトランジスタの各々のチャネル領域が第１導電性タイプのドーパントを有し、複数のトランジスタの第２サブセットの各々の各チャネル領域の追加のドーパントは第１導電性タイプの逆の第２導電性タイプである。該半導体構造は、複数のトランジスタの第２サブセットの各々のトランジスタ幅は所定のトランジスタ幅より小さく、複数のトランジスタの第１サブセットの各々のトランジスタ幅は所定のトランジスタ幅より小さくないことにおいてをさらに特徴付けられ得る。
【００２１】
前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。例えば、小さなチャネル幅トランジスタを逆ドープすることより、より大きなチャネル幅のトランジスタの幅のチャネルにおけるドーピング濃度を増加させる注入を実行してもよい。これにより、駆動電流を減少しつつ、より大きなチャネル幅のトランジスタの漏洩を低減する効果がある。他の実施形態において、ＮＭＯＳデバイスが使用されるか、または面積または長さのような他の幾何学的制限を使用してもよい。使用される制限は、制限の範囲または組み合わせを含み得る。従って、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。以上、具体的な実施例に関して、利益、他の利点、及び問題の解決方法について説明してきたが、利益、利点、問題の解決方法、及びこうした利益、利点、問題 の解決方法をもたらし、又はより顕著なものにする構成要素は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要 素であると見なされるべきではない。
【００２２】
「接続された」という語は必ずしも直接的または間接的に、また機械的に結合する状態を意味するものではない。
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
半導体基板への第１注入を実行して、同一導電性タイプの複数のトランジスタが形成されるウェルを形成することであって、形成される前記複数のトランジスタの第１サブセットの各トランジスタが所定幅制限を満たすトランジスタ幅を有し、形成される前記複数のトランジスタの第２サブセットの各トランジスタが前記所定幅制限を満たさないトランジスタ幅を有し、前記第１サブセットおよび前記第２サブセットは相互に排他的である、前記第１注入を実行すること、
前記複数のトランジスタの前記第２サブセットのトランジスタが形成される前記ウェルの位置において前記半導体基板に第２注入が行われ、前記複数のトランジスタの前記第１サブセットのトランジスタが形成される前記ウェルの位置において前記第２注入が前記半導体基板に行われないように前記半導体基板への前記第２注入を実行すること、
前記ウェルに前記複数のトランジスタを形成することであって、前記複数のトランジスタの前記第１サブセットの各トランジスタのチャネル領域は、第２注入を受け入れた前記半導体基板の一部分に形成され、前記複数のトランジスタの前記第２サブセットの各トランジスタのチャネル領域は、第２注入を受け入れなかった前記半導体基板の一部分に形成される、前記複数のトランジスタを形成すること
を含む、方法。
【請求項２】
前記半導体基板に前記第２注入を実行することは、
前記第１注入中に注入されるドーパントの導電性タイプの逆導電性タイプを有するドーパントを注入することを含む、請求項１に記載の方法。
【請求項３】
前記第２注入を実行することの前に、前記半導体基板の上方にパターン化されたマスク層を形成することであって、前記パターン化されたマスク層が、前記複数のトランジスタの前記第１サブセットのトランジスタが形成される前記ウェルにおける領域を露出し、前記複数のトランジスタの前記第２サブセットのトランジスタが形成される前記ウェルの領域を露出しない、前記パターン化されたマスク層を形成することを備え、
前記第２注入を実行することが前記パターン化されたマスク層を使用して前記第２注入を実行することを含む、請求項１に記載の方法。
【請求項４】
前記ウェルに前記複数のトランジスタを形成することの前に前記パターン化されたマスク層を除去することをさらに含む、請求項３に記載の方法。
【請求項５】
前記半導体基板に前記第２注入を実行することは、
前記第１注入中に注入されるドーパントと同一のドーパントを注入することを含む、請求項１に記載の方法。
【請求項６】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットのトランジスタが第１閾値電圧を有し、前記複数のトランジスタの前記第２サブセットのトランジスタが前記第１閾値電圧より大きな第２閾値電圧を有することにおいて特徴付けられる、請求項１に記載の方法。
【請求項７】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットの各トランジスタが所定のトランジスタ幅より小さな前記所定幅制限を満たすトランジスタ幅を有し、前記複数のトランジスタの前記第２サブセットの各トランジスタが前記所定のトランジスタ幅より小さくなく、かつ前記所定幅制限を満たさないトランジスタ幅を有する、請求項１に記載の方法。
【請求項８】
前記ウェルに前記複数のトランジスタを形成することは、
前記複数のトランジスタの各トランジスタにゲート電極を形成すること、
前記各ゲート電極の第１側壁に隣接する第１ソース／ドレイン領域および前記各ゲート電極の第２側壁に隣接する第２ソース／ドレイン領域を形成することであって、前記複数のトランジスタの各トランジスタの前記チャネル領域は、前記各トランジスタの前記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間の前記トランジスタの前記ゲート電極の下方に配置される、前記第１および第２ソース／ドレイン領域を形成することを含む、請求項１に記載の方法。
【請求項９】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットの第１トランジスタが前記複数のトランジスタの前記第２サブセットの第２トランジスタに直近で隣接し、前記第１トランジスタおよび前記第２トランジスタがソース／ドレイン領域を共有することにおいて特徴付けられる、請求項８に記載の方法。
【請求項１０】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットのトランジスタの前記チャネル領域の得られるドーパント濃度は、前記複数のトランジスタの前記第２サブセットのトランジスタの前記チャネル領域の得られるドーパント濃度より少ない、請求項１に記載の方法。
【請求項１１】
半導体基板を形成する方法であって、
半導体基板への第１注入を実行して、同一導電性タイプの複数のトランジスタが形成されるウェルを形成することであって、形成される前記複数のトランジスタの第１サブセットの各トランジスタは所定幅より小さなトランジスタ幅を有し、形成される前記複数のトランジスタの第２サブセットの各トランジスタは前記所定幅より小さなくないトランジスタ幅を有し、前記第１サブセットおよび前記第２サブセットは相互に排他的である、前記第１注入を実行すること、
前記半導体基板および前記ウェルの上方にパターン化されたマスク層を形成することであって、前記パターン化されたマスク層が、前記複数のトランジスタの前記第１サブセットのトランジスタが形成される前記ウェルにおける前記半導体基板の領域を露出し、前記複数のトランジスタの前記第２サブセットのトランジスタが形成される前記ウェルにおける前記半導体基板の領域を露出しない、前記パターン化されたマスク層を形成すること、
前記パターン化されたマスク層によって露出された領域において前記半導体基板に第２の注入が行われるように前記パターン化されたマスク層を用いて前記半導体基板への前記第２注入を実行すること、
前記パターン化されたマスク層を除去すること、
前記ウェルに前記複数のトランジスタを形成することであって、前記複数のトランジスタの前記第１サブセットの各トランジスタのチャネル領域は、前記第２注入を受け入れた前記半導体の一部分に形成され、前記複数のトランジスタの前記第２サブセットの各トランジスタのチャネル領域は、前記第２注入を受け入れなかった前記半導体基板の一部分に形成される、前記複数のトランジスタを形成すること、
を含む、方法。
【請求項１２】
前記半導体基板への前記第２注入を実行することが、
前記第１注入中に注入されるドーパントの導電性タイプと逆導電性タイプを有するドーパントを注入することを含む、請求項１１に記載の方法。
【請求項１３】
前記半導体基板への前記第２注入を実行することが、
前記第１注入中に注入されるドーパントと同一のドーパントを注入することを含む、請求項１１に記載の方法。
【請求項１４】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの第１サブセットのトランジスタが第１閾値電圧を有し、前記第２サブセットのトランジスタが、前記第１閾値電圧より大きな第２閾値電圧を有することにおいてさらに特徴付けられる、請求項１１に記載の方法。
【請求項１５】
前記ウェルに前記複数のトランジスタを形成することは、
前記複数のトランジスタの各トランジスタにゲート電極を形成すること、
前記各ゲート電極の第１側壁に隣接する第１ソース／ドレイン領域および前記各ゲート電極の第２側壁に隣接する第２ソース／ドレイン領域を形成することであって、前記複数のトランジスタの前記各トランジスタの前記チャネル領域は、前記トランジスタの前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間の前記トランジスタのゲート電極の下方に配置されること、
を含む、請求項１１に記載の方法。
【請求項１６】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットの第１トランジスタが前記複数のトランジスタの第２サブセットの第２トランジスタに直近で隣接し、前記第１トランジスタおよび前記第２トランジスタがソース／ドレイン領域を共有することにおいてをさらに特徴付けられる、請求項１５に記載の方法。
【請求項１７】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットの前記トランジスタの前記チャネル領域の得られるドーパント濃度は、前記複数のトランジスタの前記第２サブセットの前記トランジスタの前記チャネル領域の得られるドーパント濃度より少ないことにおいてさらに特徴付けられる、請求項１１に記載の方法。
【請求項１８】
半導体構造であって、
ウェルと、
前記ウェル内に形成される複数のトランジスタと、を備え、
前記複数のトランジスタの各々は同一導電性タイプであり、
前記複数のトランジスタは、
第１サブセットのトランジスタであって、前記第１サブセットのトランジスタの各々が、所定幅制限を満たさないトランジスタ幅を有する、前記第１サブセットのトランジスタと、
前記第１サブセットのトランジスタと相互に排他的である第２サブセットのトランジスタであって、前記第２サブセットのトランジスタの各々が、前記所定幅制限を満たすトランジスタ幅を有し、前記第２サブセットのトランジスタの各々が、
前記第２サブセットのトランジスタのチャネル領域と比較して追加のドーパントを含むチャネル領域を有する、第２サブセットのトランジスタと、
を備える、半導体構造。
【請求項１９】
前記複数のトランジスタの各々の前記チャネル領域が、第１導電性タイプのドーパントを有し、前記第２サブセットのトランジスタの各チャネル領域における追加のドーパントは、前記第１導電性タイプと逆の第２導電性タイプである、請求項１８に記載の半導体構造。
【請求項２０】
前記第２サブセットのトランジスタの各トランジスタのトランジスタ幅は、所定のトランジスタ幅より小さく、前記第１サブセットのトランジスタの各々のトランジスタ幅は所定のトランジスタ幅より小さくない、請求項１８に記載の半導体構造。
【請求項１】
半導体構造を形成する方法であって、
半導体基板への第１注入を実行して、同一導電性タイプの複数のトランジスタが形成されるウェルを形成することであって、形成される前記複数のトランジスタの第１サブセットの各トランジスタが所定幅制限を満たすトランジスタ幅を有し、形成される前記複数のトランジスタの第２サブセットの各トランジスタが前記所定幅制限を満たさないトランジスタ幅を有し、前記第１サブセットおよび前記第２サブセットは相互に排他的である、前記第１注入を実行すること、
前記複数のトランジスタの前記第２サブセットのトランジスタが形成される前記ウェルの位置において前記半導体基板に第２注入が行われ、前記複数のトランジスタの前記第１サブセットのトランジスタが形成される前記ウェルの位置において前記第２注入が前記半導体基板に行われないように前記半導体基板への前記第２注入を実行すること、
前記ウェルに前記複数のトランジスタを形成することであって、前記複数のトランジスタの前記第１サブセットの各トランジスタのチャネル領域は、第２注入を受け入れた前記半導体基板の一部分に形成され、前記複数のトランジスタの前記第２サブセットの各トランジスタのチャネル領域は、第２注入を受け入れなかった前記半導体基板の一部分に形成される、前記複数のトランジスタを形成すること
を含む、方法。
【請求項２】
前記半導体基板に前記第２注入を実行することは、
前記第１注入中に注入されるドーパントの導電性タイプの逆導電性タイプを有するドーパントを注入することを含む、請求項１に記載の方法。
【請求項３】
前記第２注入を実行することの前に、前記半導体基板の上方にパターン化されたマスク層を形成することであって、前記パターン化されたマスク層が、前記複数のトランジスタの前記第１サブセットのトランジスタが形成される前記ウェルにおける領域を露出し、前記複数のトランジスタの前記第２サブセットのトランジスタが形成される前記ウェルの領域を露出しない、前記パターン化されたマスク層を形成することを備え、
前記第２注入を実行することが前記パターン化されたマスク層を使用して前記第２注入を実行することを含む、請求項１に記載の方法。
【請求項４】
前記ウェルに前記複数のトランジスタを形成することの前に前記パターン化されたマスク層を除去することをさらに含む、請求項３に記載の方法。
【請求項５】
前記半導体基板に前記第２注入を実行することは、
前記第１注入中に注入されるドーパントと同一のドーパントを注入することを含む、請求項１に記載の方法。
【請求項６】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットのトランジスタが第１閾値電圧を有し、前記複数のトランジスタの前記第２サブセットのトランジスタが前記第１閾値電圧より大きな第２閾値電圧を有することにおいて特徴付けられる、請求項１に記載の方法。
【請求項７】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットの各トランジスタが所定のトランジスタ幅より小さな前記所定幅制限を満たすトランジスタ幅を有し、前記複数のトランジスタの前記第２サブセットの各トランジスタが前記所定のトランジスタ幅より小さくなく、かつ前記所定幅制限を満たさないトランジスタ幅を有する、請求項１に記載の方法。
【請求項８】
前記ウェルに前記複数のトランジスタを形成することは、
前記複数のトランジスタの各トランジスタにゲート電極を形成すること、
前記各ゲート電極の第１側壁に隣接する第１ソース／ドレイン領域および前記各ゲート電極の第２側壁に隣接する第２ソース／ドレイン領域を形成することであって、前記複数のトランジスタの各トランジスタの前記チャネル領域は、前記各トランジスタの前記第１ソース／ドレイン領域と第２ソース／ドレイン領域との間の前記トランジスタの前記ゲート電極の下方に配置される、前記第１および第２ソース／ドレイン領域を形成することを含む、請求項１に記載の方法。
【請求項９】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットの第１トランジスタが前記複数のトランジスタの前記第２サブセットの第２トランジスタに直近で隣接し、前記第１トランジスタおよび前記第２トランジスタがソース／ドレイン領域を共有することにおいて特徴付けられる、請求項８に記載の方法。
【請求項１０】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットのトランジスタの前記チャネル領域の得られるドーパント濃度は、前記複数のトランジスタの前記第２サブセットのトランジスタの前記チャネル領域の得られるドーパント濃度より少ない、請求項１に記載の方法。
【請求項１１】
半導体基板を形成する方法であって、
半導体基板への第１注入を実行して、同一導電性タイプの複数のトランジスタが形成されるウェルを形成することであって、形成される前記複数のトランジスタの第１サブセットの各トランジスタは所定幅より小さなトランジスタ幅を有し、形成される前記複数のトランジスタの第２サブセットの各トランジスタは前記所定幅より小さなくないトランジスタ幅を有し、前記第１サブセットおよび前記第２サブセットは相互に排他的である、前記第１注入を実行すること、
前記半導体基板および前記ウェルの上方にパターン化されたマスク層を形成することであって、前記パターン化されたマスク層が、前記複数のトランジスタの前記第１サブセットのトランジスタが形成される前記ウェルにおける前記半導体基板の領域を露出し、前記複数のトランジスタの前記第２サブセットのトランジスタが形成される前記ウェルにおける前記半導体基板の領域を露出しない、前記パターン化されたマスク層を形成すること、
前記パターン化されたマスク層によって露出された領域において前記半導体基板に第２の注入が行われるように前記パターン化されたマスク層を用いて前記半導体基板への前記第２注入を実行すること、
前記パターン化されたマスク層を除去すること、
前記ウェルに前記複数のトランジスタを形成することであって、前記複数のトランジスタの前記第１サブセットの各トランジスタのチャネル領域は、前記第２注入を受け入れた前記半導体の一部分に形成され、前記複数のトランジスタの前記第２サブセットの各トランジスタのチャネル領域は、前記第２注入を受け入れなかった前記半導体基板の一部分に形成される、前記複数のトランジスタを形成すること、
を含む、方法。
【請求項１２】
前記半導体基板への前記第２注入を実行することが、
前記第１注入中に注入されるドーパントの導電性タイプと逆導電性タイプを有するドーパントを注入することを含む、請求項１１に記載の方法。
【請求項１３】
前記半導体基板への前記第２注入を実行することが、
前記第１注入中に注入されるドーパントと同一のドーパントを注入することを含む、請求項１１に記載の方法。
【請求項１４】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの第１サブセットのトランジスタが第１閾値電圧を有し、前記第２サブセットのトランジスタが、前記第１閾値電圧より大きな第２閾値電圧を有することにおいてさらに特徴付けられる、請求項１１に記載の方法。
【請求項１５】
前記ウェルに前記複数のトランジスタを形成することは、
前記複数のトランジスタの各トランジスタにゲート電極を形成すること、
前記各ゲート電極の第１側壁に隣接する第１ソース／ドレイン領域および前記各ゲート電極の第２側壁に隣接する第２ソース／ドレイン領域を形成することであって、前記複数のトランジスタの前記各トランジスタの前記チャネル領域は、前記トランジスタの前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域との間の前記トランジスタのゲート電極の下方に配置されること、
を含む、請求項１１に記載の方法。
【請求項１６】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットの第１トランジスタが前記複数のトランジスタの第２サブセットの第２トランジスタに直近で隣接し、前記第１トランジスタおよび前記第２トランジスタがソース／ドレイン領域を共有することにおいてをさらに特徴付けられる、請求項１５に記載の方法。
【請求項１７】
前記ウェルに前記複数のトランジスタを形成することは、前記複数のトランジスタの前記第１サブセットの前記トランジスタの前記チャネル領域の得られるドーパント濃度は、前記複数のトランジスタの前記第２サブセットの前記トランジスタの前記チャネル領域の得られるドーパント濃度より少ないことにおいてさらに特徴付けられる、請求項１１に記載の方法。
【請求項１８】
半導体構造であって、
ウェルと、
前記ウェル内に形成される複数のトランジスタと、を備え、
前記複数のトランジスタの各々は同一導電性タイプであり、
前記複数のトランジスタは、
第１サブセットのトランジスタであって、前記第１サブセットのトランジスタの各々が、所定幅制限を満たさないトランジスタ幅を有する、前記第１サブセットのトランジスタと、
前記第１サブセットのトランジスタと相互に排他的である第２サブセットのトランジスタであって、前記第２サブセットのトランジスタの各々が、前記所定幅制限を満たすトランジスタ幅を有し、前記第２サブセットのトランジスタの各々が、
前記第２サブセットのトランジスタのチャネル領域と比較して追加のドーパントを含むチャネル領域を有する、第２サブセットのトランジスタと、
を備える、半導体構造。
【請求項１９】
前記複数のトランジスタの各々の前記チャネル領域が、第１導電性タイプのドーパントを有し、前記第２サブセットのトランジスタの各チャネル領域における追加のドーパントは、前記第１導電性タイプと逆の第２導電性タイプである、請求項１８に記載の半導体構造。
【請求項２０】
前記第２サブセットのトランジスタの各トランジスタのトランジスタ幅は、所定のトランジスタ幅より小さく、前記第１サブセットのトランジスタの各々のトランジスタ幅は所定のトランジスタ幅より小さくない、請求項１８に記載の半導体構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−４６０６１（Ｐ２０１３−４６０６１Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１２−１６９５５２（Ｐ２０１２−１６９５５２）
【出願日】平成２４年７月３１日（２０１２．７．３１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２４年７月３１日（２０１２．７．３１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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