集積回路装置、電気光学装置および電子機器
【課題】点順次駆動に対応した液晶駆動用ＩＣに搭載されるメモリの高さを低減し、かつ、メモリの高速化、低消費電力化ならびに自由度の高い読出しを無理なく実現する。
【解決手段】メモリを有する集積回路装置は、第１のメモリセル群ＭＣ１〜ＭＣ１２０または第２のメモリセル群ＭＣ１２１〜ＭＣ２４０の各々に記憶されているデータを一括してラッチする第１のラッチ回路ＬＡ１と、第１のラッチ回路に格納されているデータを一括してラッチする第２のラッチ回路ＬＡ２と、第１のラッチ回路から第２のラッチ回路へのデータの転送を制御するための転送制御回路３０１と、第１のラッチ回路または第２のラッチ回路から、データをカラム単位で出力させるためのカラム出力制御回路３０３と、転送制御回路およびカラム出力制御回路の動作を制御する読出し制御回路と、を有する。
【解決手段】メモリを有する集積回路装置は、第１のメモリセル群ＭＣ１〜ＭＣ１２０または第２のメモリセル群ＭＣ１２１〜ＭＣ２４０の各々に記憶されているデータを一括してラッチする第１のラッチ回路ＬＡ１と、第１のラッチ回路に格納されているデータを一括してラッチする第２のラッチ回路ＬＡ２と、第１のラッチ回路から第２のラッチ回路へのデータの転送を制御するための転送制御回路３０１と、第１のラッチ回路または第２のラッチ回路から、データをカラム単位で出力させるためのカラム出力制御回路３０３と、転送制御回路およびカラム出力制御回路の動作を制御する読出し制御回路と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを有する集積回路装置、電気光学装置および電子機器等に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶装置の駆動方式として点順次駆動方式を採用する場合、線順次駆動方式を採用する場合に比べて、駆動回路をより高速に動作させる必要がある。なお、線順次駆動方式とは、選択されている１行（１走査線）に接続される複数の画素の各々を一括して駆動する駆動方式であり、点順次駆動方式とは、選択されている１行（１走査線）に接続される複数の画素の各々を、画素毎に時分割で順次駆動する駆動方式である。
【０００３】
点順次駆動に対応したアクティブマトリクス型液晶装置は、例えば、特許文献１に記載されている。特許文献１の技術では、ビデオ線を通してシリアル入力されるアナログ映像信号を、ビデオ線と信号線の各々との間に接続された水平スイッチによって１水平走査期間にわたって順次サンプリングし、このサンプリングした映像信号を、選択行に接続される複数の画素の各々に、対応するデータ線を介して時分割で順に書き込んでいる。
【特許文献１】特開２００２−２３６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術のように、映像信号を直接的にサンプリングせずに、一旦、画像メモリに格納する構成を採用すると、メモリからの画像データの読出し速度を調整することによって、入力映像信号の周波数と液晶パネルの動作周波数との整合をとり易くなり、また、例えば、スロー再生等の特殊表示モード等にも対応することができる。
【０００５】
但し、液晶装置の点順次駆動に対応しようとすると、１行（１走査線）分の画素の画像データを時分割で高速に出力しなくてはならず、メモリへの画像データの書込み／読出しを高速に実行しなくてはならず、このことが回路の負担となる。
【０００６】
また、メモリの高速動作を実現しようとすると、動作クロックの周波数が高くなり、これに伴って消費電力が増大する。一方、例えば、液晶装置が携帯端末に搭載される場合、バッテリーの消耗を抑制するために、液晶駆動用ＩＣ（集積回路装置）の低消費電力化が厳しく求められる。つまり、点順次駆動に対応したメモリの消費電力の増大は、携帯端末等における低消費電力化の要請に反することになり、改善が求められる。
【０００７】
また、メモリを携帯端末（例えば、携帯電話端末）に搭載する場合を考えると、携帯端末の筐体の横方向の幅が、例えば、搭載する液晶パネルの横幅に応じて決まり、それ以上のサイズ縮小が困難な場合がある。一方、縦方向には制限がない場合、携帯端末に搭載されるメモリの縦方向のサイズ（高さ）を縮小できれば、その分、携帯端末の筐体の縦のサイズの縮小が実現され、携帯端末の小型化、低コスト化を促進することができる。
【０００８】
本発明は、このような考察に基づいてなされたものである。本発明の少なくとも一つの態様によれば、例えば、点順次駆動に対応した液晶駆動用ＩＣに搭載されるメモリの高さを低減し、かつ、メモリの高速化、低消費電力化ならびに自由度の高い読出しを無理なく実現することができる。
【課題を解決するための手段】
【０００９】
（１）本発明の集積回路装置の一態様では、第１のワード線に接続される第１のメモリセル群と、第２のワード線に接続される第２のメモリセル群と、前記第１のメモリセル群に含まれる複数のメモリセルの各々に記憶されているデータまたは前記第２のメモリセル群に含まれる複数のメモリセルの各々に記憶されているデータを一括してラッチする第１のラッチ回路と、前記第１のラッチ回路に格納されているデータを一括してラッチする第２のラッチ回路と、前記第１のラッチ回路と前記第２のラッチ回路の間に設けられ、前記第１のラッチ回路から前記第２のラッチ回路へのデータの転送を制御するための転送制御回路と、前記第１のラッチ回路または前記第２のラッチ回路から、データをカラム単位で出力させるためのカラム出力制御回路と、前記転送制御回路および前記カラム出力制御回路の動作を制御する読出し制御回路と、を有する。
【００１０】
本態様では、１本のワード線に接続される複数のメモリセルから並行的に一括してデータを読み出してラッチ回路にラッチするため、各メモリセルへのアクセス毎にワード線を立ち上げる方式に比べて、メモリ（ＲＡＭ）におけるライン駆動（消費電流大）の総数を減らすことができる。また、ラッチ回路は容量が小さく、構成も簡単であり、ラッチ回路からのデータの読出しは低パワーで行うことができる。よって、回路の低消費電力化を無理なく実現することができる。また、ラッチ回路の容量はメモリ全体の容量に比べて格段に少なく、簡単な構成であるため、高速な時分割方式の読出しを無理なく実現できる。また、２段のラッチ回路を設けているため、例えば、異なるワード線に接続されるメモリセルのデータを２段のラッチの少なくとも一方に蓄積した後に、ラッチされたデータをカラム単位で時分割で出力するという読出し方式を採用することができる。２段のラッチ回路を有していれば、２本のワード線分の画像データをラッチできるため、あとは、自由に画像データを読み出せばよい。例えば、アクセス毎に異なるワード線に接続されるメモリセルに格納されていたデータを取り出すような場合でも、何ら不都合は生じない。つまり、２段のラッチ回路をもつことによって、低消費電力化が可能であり、かつ、読出しの自由度も向上する。
【００１１】
（２）本発明の集積回路装置の他の態様では、前記メモリは、点順次駆動される画像表示部の画素の各々に供給する画像データを記憶する画像メモリであり、前記画像表示部における１行分の画像データが複数のデータ群に分割され、分割されたデータ群の一つが前記第１のメモリセル群に格納され、分割された他のデータ群が前記第２のメモリセル群に格納される。
【００１２】
画像表示部における１行（１走査線）分の画像データを、複数本のワード線の各々に接続されるメモリセル群に分割して格納する方式を採用することによって、１本の長いワード線に接続される複数のメモリセルに格納する場合に比べて、１本のワード線の長さを短くすることができる。よって、メモリのサイズ（高さ）を縮小することができる。よって、液晶駆動用ＩＣの小型化、ローコスト化が実現される。
【００１３】
（３）本発明の集積回路装置の他の態様では、前記第１のラッチ回路は、１つのメモリセルに対応するビット線の電圧を増幅してラッチするラッチ型センスアンプを構成する。
【００１４】
本態様では、ラッチ回路がラッチ型センスアンプを構成する。センスアンプとしてラッチ型センスアンプを採用することによって、ラッチを別にもう１個設ける必要がなくなる。
【００１５】
（４）本発明の集積回路装置の他の態様では、前記読出し制御回路は、カラムアドレス信号に基づいて、前記カラム出力制御回路のオン／オフを制御するためのカラム出力制御信号を生成する。
【００１６】
例えば、表示パネルのニーズによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合がある。このような場合、画像データのレベルの強制固定をメモリ側において実現できれば、表示パネル側の負担が軽減され、表示パネル側の占有面積の低減に役立つ。そこで、メモリに、読出しデータのレベルを強制的に固定するための出力レベル制御回路を設けるものである。
【００１７】
（５）本発明の集積回路装置の他の態様では、前記読出し制御回路は、カラムアドレス信号および前記画像表示部における表示を制御するための画像表示制御信号に基づいて、前記カラム出力制御回路のオン／オフを制御するためのカラム出力制御信号を生成する。
【００１８】
列（カラム）単位の時分割の読み出しのための読出し制御信号として、カラムアドレス信号および画像表示部における表示を制御する画像表示制御信号とを組み合わせて使用するものである。例えば、メモリ側から画像表示部に対して、ＲＧＢの各色毎に複数ビットの画像データを送出することができる場合、例えば、表示色選択信号とカラムアドレス信号の組み合わせによって、色毎のデータを時分割で読み出すことができる。
【００１９】
（６）本発明の集積回路装置の他の態様では、前記読出し制御回路は前記カラム出力制御信号を生成する際に、前記カラム出力制御信号の発生タイミングを所定時間だけ遅延させる。
【００２０】
時分割読出しの周波数が高速すぎると、読出しデータを受ける側の回路の負担が大きくなるため、カラム出力制御信号の発生タイミングに一定の遅延を与え、読出しデータを受け取る側の回路の負担を軽減するものである。
【００２１】
（７）本発明の集積回路装置の他の態様では、前記カラム出力制御回路の次段に設けられたリセット制御回路を、さらに有し、前記リセット制御回路の動作は、前記読出し制御回路から出力されるリセット制御信号によって制御され、前記読出し制御回路は、カラムの切り換えの際に、前記リセット制御信号のレベルを、所定時間だけ所定レベルに固定して、読出しデータの競合を防止するためのリセット期間を設ける。
【００２２】
カラムを切り換える際に、回路の遅延等に起因して複数の読出しデータの競合が生じると、複数のアンプが、例えばバスを介して相互に接続されて、不要な貫通電流が流れるという不都合が生じる。そこで、カラム出力制御回路の次段にリセット制御回路を設け、カラム切り換え時（すなわち、出力データの切り換え時）に、リセット制御信号をすべて初手時間だけ所定レベル（非アクティブレベル）に固定してリセット期間を設ける。リセット期間には、例えば、バスに接続される出力段のバッファがオフし、読出しデータのバスへの出力が禁止される。これによって、出力データの複数のアンプがバスに同時につながることを確実に回避することができ、不要な貫通電流の発生を確実に防止することができる。
【００２３】
（８）本発明の集積回路装置の他の態様では、前記カラム出力制御回路を経由してカラム単位で読み出された前記データのレベルを強制的に固定するための出力レベル制御回路を、さらに有する。
【００２４】
例えば、表示パネルのニーズによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合がある。このような場合、画像データのレベルの強制固定をメモリ側において実現できれば、表示パネル側の負担が軽減され、表示パネル側の占有面積の低減に役立つ。そこで、メモリに、読出しデータのレベルを強制的に固定するための出力レベル制御回路を設けるものである。
【００２５】
（９）本発明の集積回路装置の他の態様では、前記メモリは、前記メモリへの前記データの書き込みアクセスと、前記メモリからの前記データの読み出しアクセスとが競合しないようにアクセスタイミングを制御する調停回路を、さらに有する。
【００２６】
ＣＰＵからメモリへのライトアクセスと、メモリから画像表示部に向けたリードアクセスとを並行的に行えるようにすることによって、効率的なメモリアクセスを実現することができる。すなわち、画像表示部への画像データの供給のために選択されている行（１走査線）とは異なる他の行の画素について、ＣＰＵ側から並行的に画像データを書き込むことができれば、メモリには、表示に必要な分の画像データを格納しておけば足りることになり余分なメモリ容量が不要となり、また、書込みと読み出しが高速に並行的に行われれば、リアルタイムに近い画像表示も可能となる。この場合、ＣＰＵ側からのライトアクセスと、画像表示部に向けたリードアクセスとが競合しないように調停回路によって調停を行う必要があるが、本発明の場合、メモリからの例えば１行分の画像データの並行的な読み出し（ライン駆動）が終われば、ＣＰＵ側からのライトアクセスには影響がなくなり、調停回路は動作する必要がなくなる。すなわち、本発明によれば、調停回路の回路動作の条件を絞り込むことができるため、無理なく高速動作を実現することができる。
【００２７】
（１０）本発明の電気光学装置は、本発明のいずれかの態様の集積回路装置を搭載する。
【００２８】
本発明のいずれかの態様の集積回路装置は、小型であり、かつ低消費電力性に優れる。よって、本発明のいずれかの態様の集積回路装置を搭載する電気光学装置（液晶表示装置、有機ＥＬ表示装置、プラズマディスプレイ、その他の表示装置を含む）においても、小型化ならびに省電力化が可能である。
【００２９】
（１１）本発明の電子機器は、本発明の電気光学装置を搭載する。
【００３０】
本発明のいずれかの態様の集積回路装置は、小型であり、かつ低消費電力性に優れる。よって、電子機器においても、小型化ならびに省電力化が可能である。例えば、フルカラーの高精細画像の表示が可能な小型、軽量の携帯端末において、バッテリーの消耗を抑制することが可能となり、電子機器の利便性が向上する。
【発明を実施するための最良の形態】
【００３１】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００３２】
（第１の実施形態）
まず、メモリを搭載する集積回路装置の一例の全体構成を説明する。図１は、本発明の一実施形態に係る集積回路装置の構成を示すブロック図である。本実施形態は、本発明を液晶駆動用ＩＣに適用したものである。図１に示すように、液晶駆動用ＩＣ２００は、ＣＰＵ１００及びＬＣＤパネル３００に接続されて使用される。液晶駆動用ＩＣ２００は、ＣＰＵ１００との接続に使用されるＣＰＵインタフェース２１０と、ＣＰＵ１００から入力されるデータを記憶する、例えばＳＲＡＭ型のメモリセルアレイ２２０と、ＬＣＤパネル３００との接続に使用されるＬＣＤインタフェース２３０と、ＣＰＵ１００からの信号に基づいてメモリセルアレイ２２０を制御するＣＰＵ系制御回路２４０と、液晶駆動用ＩＣ２００に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３００に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５０と、タイミング発生回路２５０からの読出し要求信号に基づいてメモリセルアレイ２２０を制御する表示系制御回路２６０とを有している。
【００３３】
メモリセルアレイ２２０には、書込み／読出し制御回路（ＣＰＵ側）４２と、読出し制御回路４３と、が設けられている。また、図１においては、メモリセルアレイ２２０と、ＣＰＵ系制御回路２４０と、タイミング発生回路２５０と、表示系制御回路２６０と、がメモリ（ＲＡＭ）４０の構成要素となる。但し、これは一例であり、メモリに含まれる回路要素は、これに限定されるものではない。
【００３４】
液晶駆動用ＩＣ２００には、ＣＰＵ１００から、データの他に、書込み／読出し要求（ＣＰＵアクセス）信号ＣＰＵＡ、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。ＣＰＵ系制御回路２４０には、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、読出しモード信号ＲＭのほか、表示系制御回路２６０から表示データ読出し制御信号ＬＲＥが入力される。ＣＰＵ系制御回路２４０は、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて書込み制御信号ＷＥを生成すると共に、書込み／読出し要求信号ＣＰＵＡ、読出しモード信号ＲＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２０に供給する。
【００３５】
メモリセルアレイ２２０においては、これらの制御信号に基づいて、ＣＰＵ１００から順次入力される書き込み用のデータＷＤが書き込まれ、メモリセルアレイ２２０からデータが読み出され、読み出されたデータＲＤがＣＰＵ１００に順次出力される。なお、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２０へのデータの書き込み又はメモリセルアレイ２２０からのデータの読み出しをＣＰＵ系アクセスと呼ぶ場合がある。
【００３６】
表示系制御回路２６０には、ＣＰＵ１００から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４０から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号／ＬＲが、それぞれ入力される。表示系制御回路２６０は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２０に供給する。
【００３７】
メモリセルアレイ２２０においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインタフェース２３０に出力される。ＬＣＤインタフェース２３０は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３００の複数のセグメントにそれぞれ出力する。なお、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２０からのデータの読み出しを表示系アクセスと呼ぶ場合がある。
【００３８】
（メモリセルの構成例）
図２は、本実施形態において用いられるメモリセルアレイの構成の一例を示す図である。図２に示すメモリセル（ＭＣｎ）は、２個のインバータ（ＩＮＶ１，ＩＮＶ２）からなるフリップフロップと、トランスファーゲート（ＱＮ１，ＱＮ２）と、を含む。ＱＬはワード線であり、ＤＬｎａ，ＤＬｎｂは、一対のデータ線（データ線対）である。ワード線ＱＬは、ワード線ドライバ４４によって駆動される。メモリセル（ＭＣｎ）には、書込み／読出し回路（ＣＰＵ側）４２から一対のビット線ＤＬｎａ，ＤＬｎｂを経由して表示用の画像データの書き込み等がなされる。また、ＣＰＵ１００からのアクセスと併行して、ＬＣＤパネル３００への画像データの読み出しができるように、書込み／読出し回路（ＣＰＵ側）４２とは別に、読出し回路（ＬＣＤ側）４３が設けられている。読出し回路（ＬＣＤ側）４３の動作は、上述のとおり、表示系制御回路２６０からの表示データ読出し制御信号ＬＲＥによって制御される。
【００３９】
（液晶表示モジュールの構成例）
次に、図１に示す液晶駆動用ＩＣ２００を搭載する液晶表示モジュールの全体構成について説明する。図３は、液晶表示モジュールの構成例を示す図である。図３の液晶表示モジュール３０は、液晶駆動用ＩＣ２００（例えば、図１に示されるシステム構成をもつ）と、ＬＣＤパネル（画像表示部）３００と、ガラス基板３０とを含んでいる。ＬＣＤパネル３００は、例えば、３２０×２４０個の画素を有するＱＶＧＡ（quarter video graphics array）タイプのパネルである。
【００４０】
ガラス基板３０上には、透明なセグメント配線ＬＳ１〜ＬＳ３２０とコモン配線ＬＣ１〜ＬＣ２４０とが形成されている。セグメント配線ＬＳ１〜ＬＳ３２０の各々は、ＬＣＤパネル２０上に形成されたデータ線ＤＬ１〜ＤＬ３２０に接続され、コモン配線ＬＣ１〜ＬＣ２４０の各々は、走査線ＷＬ１〜ＷＬ２４０の各々に接続される。なお、ＰＴ１〜ＰＴｎ、ＰＣ１〜ＰＣ２４０、ＰＳ１〜ＰＳ３２０は各々、接続端子を示す。なお、この構成は一例であり、この構成に限定されるものではない。
【００４１】
（液晶駆動用ＩＣの内部構成の一例）
図４は、図３に示される液晶駆動用ＩＣの内部の構成の一例を示す図である。図示されるように、液晶駆動用ＩＣ２００は、メモリ（ＲＡＭ）４０と、制御回路としてのゲートアレイ（ＧＡ）３１と、電源部１４と、データ線ドライバ１１と、走査線ドライバ１２ａ，１２ｂと、を有する。図４の走査線ドライバ１２ａ，１２ｂならびにデータ線ドライバ１１は、図１におけるＬＣＤインタフェース２３０に相当する。また、図１のＣＰＵインタフェース２１０は、例えば、図４のゲートアレイ（ＧＡ）３１内に設けられる。
【００４２】
（点順次駆動に対応したＲＡＭの構成の概要）
本実施形態の液晶駆動用ＩＣ２００に搭載されるメモリ（ＲＡＭ）４０は、ＬＣＤパネル３００の点順次駆動に対応可能である。なお、点順次駆動は、ＬＣＤパネル３００の１行分の画素の各々毎にリードアクセス／ライトアクセスを行う駆動方式である。点順次駆動に対応するためんに、メモリ（ＲＡＭ）４０は、１画素単位の画像データを時分割で出力することができる。線順次駆動の場合、１行に含まれる画素の画像データを一括して供給する必要があり、配線が複雑化する。液晶表示装置等の電気光学装置の駆動方式として点順次駆動を採用することによって、フルカラーの画像データを表示部（図１のＬＣＤパネル３００）に供給するための伝送系が大幅に簡略化され、回路の簡素化による実装面積の削減を図ることができる。
【００４３】
また、本実施形態のメモリでは、液晶パネル（図１の参照符号３００）の１行分（１走査線分）の画像データを２行（２ワード線）に分けて記憶する構成とし、これによって、メモリの縦方向（高さ方向）のサイズを縮小し、コストダウンを実現する。以下、図５を参照して、具体的に説明する。
【００４４】
図５は、液晶パネルの１行分の画像データを２行に分けて記憶する構成をもつメモリの構成およびデータ読出し回路の概要を説明するための図である。２４０×３２０画素をもつＱＶＧＡタイプの液晶パネル用の画像データを記憶するメモリは、例えば、図５（Ａ）のようなメモリセル構成によって実現できる。図５（Ａ）のメモリは、３２０本のワード線（ＱＬ０・・・ＱＬ３１９）を有し、一本のワード線ＱＬ０には、２４０個のメモリセル（ＭＣ１〜ＭＣ２４０）が接続される。
【００４５】
ここで、図５（Ａ）のメモリを携帯端末（例えば、携帯電話端末）に搭載する場合を考える。液晶駆動用ＩＣの横方向の幅は、搭載する液晶パネルの横幅に応じて決まるため、それ以上のサイズ縮小は困難である。一方、縦方向には制限がないため、例えば、携帯端末に搭載されるメモリ（ＲＡＭ）４０の縦方向のサイズ（チップの高さ）を縮小できれば、その分、携帯端末の筐体の縦のサイズの縮小に貢献でき、携帯端末の小型化、低コスト化が可能である。
【００４６】
そこで、本実施形態では、メモリ（ＲＡＭ）４０の構成として、図５（Ｂ）のような構成を採用する。図５（Ｂ）のメモリ（ＲＡＭ）４０は、液晶パネルにおける１行（１走査線）分の画像データを、２本のワード線に分けて記憶する。すなわち、図５（Ｂ）において、半分のメモリセル（ＭＣ１〜ＭＣ１２０）はワード線ＱＬ１に接続され、残りの半分のメモリセル（ＭＣ１２１〜ＭＣ２４０）はワード線ＱＬ２に接続される。図５（Ｂ）の構成では、２本のワード線（ＱＬ１，ＱＬ２）が、図５（Ａ）の１本のワード線（ＱＬ０）に相当する。図５（Ｂ）のメモリ構成を採用すると、図５（Ａ）のメモリに比べて、縦方向のサイズ（チップの高さ）を約半分にすることができる。これによって、上述のように、液晶駆動用ＩＣの縦のサイズの縮小が実現され、液晶駆動用ＩＣの小型化、低コスト化が可能となる。
【００４７】
但し、図５（Ｂ）のような構成をとる場合、画像データをどのように読み出すかが問題となる。特に、点順次駆動に対応するためには、メモリ（ＲＡＭ）４０から、各画素のデータを時分割で高速に出力する必要があり、かつ、携帯端末等に搭載される場合には低消費電力性が厳しく要求される。よって、高速性ならびに低消費電力の双方を実現しつつ、図５（Ｂ）の構成のメモリ（ＲＡＭ）４０から、データを無理なく読み出すことが求められる。
【００４８】
そこで、本実施形態では、図５（Ｃ）に示すような、２段積みのラッチ回路を有する読み出し回路によって、カラム単位でデータを読み出す。図５（Ｃ）の読み出し回路は、第１のラッチ回路ＬＡ１と、第２のラッチ回路ＬＡ２と、ラッチ回路間の転送を制御するための転送制御回路３０１（具体的には、転送制御スイッチＳＷ１０を含む）と、２つのラッチ回路からのカラム単位の時分割のデータ出力を制御するためのカラム出力制御回路３０３（具体的には、２つのカラム出力制御スイッチＳＷ２０，ＳＷ３０を含む）と、出力バッファ９１と、を有している。第１および第２のラッチ回路（ＬＡ１，ＬＡ２）は各々、少なくとも１本のワード線に接続される１２０個のメモリセルの記憶データを格納するだけのラッチ容量を有する。
【００４９】
図５（Ｃ）の読み出し回路は以下のように動作する。転送制御回路３０１に含まれる転送制御スイッチＳＷ１０およびカラム出力制御回路３０３に含まれる２つのカラム出力制御スイッチＳＷ２０，ＳＷ３０を共にオフした状態で、まず、ワード線ＱＬ１に接続される複数のメモリセル（ＭＣ１〜ＭＣ１２０）の各々に記憶されているデータを、第１のラッチ回路ＬＡ１に並行的に、一括して読み出してラッチする（手順Ａ１）。次に、転送制御スイッチＳＷ１０をオン状態とし、第１のラッチＬＡ１に格納されているデータの各々を、第２のラッチ回路ＬＡ２に並行的に一括して転送する（手順Ａ２）。次に、転送制御スイッチＳＷ１０をオフした後、ワード線ＱＬ２に接続される複数のメモリセル（ＭＣ１２１〜ＭＣ２４０）の各々に記憶されているデータを、第１のラッチ回路ＬＡ１に並行的に、一括して読み出してラッチする（手順Ａ３）。次に、例えば、カラム出力制御回路３０３に含まれる一方のカラム出力制御スイッチＳＷ２０をオン状態として、第２のラッチ回路ＬＡ２に格納されている複数のデータの各々を、時分割でカラム単位で読み出し、出力バッファ９１を経由してバス（図５（Ｃ）では不図示）に出力する。次に、カラム出力制御スイッチＳＷ２０をオフ状態とし、カラム出力制御スイッチＳＷ３０をオン状態とし、第１のラッチ回路ＬＡ１に格納されている複数のデータの各々を、時分割でカラム単位で読み出し、出力バッファ９１を経由してバス（図５（Ｃ）では不図示）に出力する。
【００５０】
このような読み出し方式を採用する理由は以下のとおりである。すなわち、点順次駆動に対応するためには、カラム単位（画素単位）がデータを時分割で高速に読み出して液晶パネル側に供給する必要がある。一方、メモリ（ＲＡＭ）４０からデータを読み出す際に
メモリセル毎にデータを読み出すと、センスアンプを経由した読み出しの回数が増え、読出しの高速化には限界がある。また、メモリ（ＲＡＭ）４０の容量が大きいことから、メモリセル毎にデータを読出す場合には、データの読み出し時における消費電力が大きくなり、低消費電力化の点でも限界がある。
【００５１】
そこで、１ワード線（１ライン）分のデータを並行的に（一括して）読み出してラッチ回路にラッチし、その後、ラッチ回路から、時分割でデータを個別に取り出す方式を採用する。このようにすれば、ラッチ回路にデータをラッチするときのみセンスアンプは動作するが、ラッチ回路にデータが格納された後は、センスアンプは動作する必要がない。
【００５２】
また、２つのラッチ回路（ＬＡ１，ＬＡ２）の各々は、１ワード線分のデータを蓄積できればよい。すなわち、２つのラッチ回路によって、合計で１行（１ＲＯＷ）分のデータをラッチできればよい。よって、ラッチ回路（ＬＡ１，ＬＡ２）の容量は、メモリ（ＲＡＭ）４０の容量に比較してはるかに小さくて済む。よって、ラッチ回路（ＬＡ１，ＬＡ２）から、カラム単位でデータを読み出す際、読出しクロックの周波数を容易に高めることができ、高速化が可能であり、かつ、消費電力も低減することができる。
【００５３】
また、図５（Ｃ）のように、２段積みのラッチ（ＬＡ１，ＬＡ２）を設ける構成は、ラッチを１段しか設けない構成に比べて、低消費電力化ならびに読出しの自由度の向上に有利である。この点について、図５（Ｄ）を用いて説明する。図５（Ｄ）では、ワード線ＱＬ１に接続されるメモリセルには、Ｒ１，Ｇ１，Ｂ１の各色の画像データが格納されているものとし、同様に、ワード線ＱＬ２に接続されるメモリセルには、Ｒ２，Ｇ２，Ｂ２の各色の画像データが格納されているものとする。ここで、画像データの取り出し順序が、Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２であるとする。このような読み出しでは、アクセス毎に、異なる行のメモリセルへのアクセスが発生する。このとき、１段のラッチしかもたない構成では、結局、異なるワード線（ＱＬ１，ＱＬ２）に接続されるメモリセルに交互にアクセスする必要が生じ、回路動作が多くなる分、消費電力が増大し、読出し速度も低下する。図５（Ｃ）のように、２段のラッチ回路（ＬＡ１，ＬＡ２）を有していれば、２本のワード線分の画像データをラッチできるため、あとは、自由に画像データを読み出せばよい。つまり、アクセス毎に、異なるワード線に接続されるメモリセルに格納されていたデータを取り出す場合でも、何ら不都合は生じない。よって、２段ラッチをもつ構成は、低消費電力化や読出しの自由度の向上の点で有利である。
【００５４】
（読出し回路の構成と動作の一例）
図６（Ａ）〜図６（Ｄ）は、読出し回路の具体例の構成と動作の概要を示す図である。図６では、一対のビット線（ＢＬａ，ＢＬｂ）に対応した回路構成のみを示している。図示されるように、ワード線ＱＬ１およびビット線（ＢＬａ，ＢＬｂ）には、メモリセルＭＣ１が接続されている。ワード線ＱＬ２およびビット線（ＢＬａ，ＢＬｂ）には、メモリセルＭＣ２が接続されている。また、第１のラッチ回路ＬＡ１および第２のラッチ回路ＬＡ２が設けられている。また、読出したデータ（ＲＤＬ）を出力するための出力バッファ９１が設けられている。第１のラッチ回路ＬＡ１から第２のラッチ回路ＬＡ２へのデータ転送は、転送制御スイッチＳＷ１０によって制御される。また、第１のラッチ回路ＬＡ１からのデータの読出しは、カラム出力制御スイッチＳＷ３０によって制御される。第２のラッチ回路ＬＡ２からのデータの読出しは、カラム出力制御スイッチＳＷ２０によって制御される。上述のとおり、転送制御スイッチＳＷ１０は転送制御回路３０１を構成し、また、カラム出力制御スイッチＳＷ２０およびＳＷ３０は、カラム出力制御回路３０３を構成する。
【００５５】
以下、読出し動作の一例について、順を追って説明する。図６（Ａ）に示すように、まず、メモリセルＭＣ１から、第１のラッチ回路ＬＡ１にデータ（ＤＡ１）が転送される（ワード線ＱＬ１に接続されるメモリセルからの並行的な（一括の）読み出し）。次に、図６（Ｂ）に示すように、第１のラッチ回路ＬＡ１のデータ（ＤＡ１）を、第２のラッチ回路ＬＡ２に転送する。次に、図６（Ｃ）に示すように、メモリセルＭＣ２に記憶されているデータ（ＤＡ２）を、第１のラッチ回路ＬＡ１に転送する。これによって、２本のワード線（ＱＬ１，ＱＬ２）に接続されるメモリセル（ＭＣ１，ＭＣ２・・・）のデータがラッチされた状態となる。次に、図６（Ｄ）のように、第１のラッチ回路ＬＡ１および第２のラッチ回路ＬＡ２からデータを時分割で読み出す。第２のラッチ回路ＬＡ２からデータ（ＤＡ１）を読み出すときは、転送制御スイッチＳＷ１０はオフ状態であり、カラム出力制御スイッチＳＷ２０およびＳＷ３０は各々、実線で示す状態になる。第１のラッチ回路ＬＡ１からデータ（ＤＡ２）を読み出すときは、転送制御スイッチＳＷ１０はオフ状態であり、カラム出力制御スイッチＳＷ２０およびＳＷ３０は各々、点線で示す状態になる。
【００５６】
以上の読出し動作は一例であり、これに限定されるものではない。すなわち、読出し方式としては種々のバリエーションがあり、これらはすべて本発明の技術的範囲に含まれる。例えば、以下のような読出し方式を採用することもできる。
【００５７】
すなわち、図６（Ｂ）において、第１のラッチ回路ＬＡ１から第２のラッチ回路ＬＡ２にデータＤＡ１を転送するとき、同時に、カラム出力制御スイッチＳＷ２０をオンして、第２のラッチ回路ＬＡ２にラッチされたデータＤＡ１を、出力バッファ９１から読出しデータ（ＲＤＬ）として読み出す。次に、図６（Ｃ）において、メモリセルＭＣ２のデータＤＡ２を第１のラッチ回路ＬＡ１にラッチし、同時に、カラム出力制御スイッチＳＷ３０をオンして、第１のラッチ回路ＬＡ１にラッチされたデータＤＡ２を、出力バッファ９１から読出しデータ（ＲＤＬ）として読み出す。
【００５８】
次に、より具体的な読出し回路の構成ならびに読み出し動作について説明する。図７は、読み出し回路（および読出し制御回路）のより具体的な構成を示す回路図である。図７では、図６と同様に、一対のビット線（ＢＬａ，ＢＬｂ）に対応する構成のみを示している。
【００５９】
図７の読出し回路４３は、以下の構成を有する。すなわち、各ビット線（ＢＬａ，ＢＬｂ）にはカラムスイッチ（Ｍ１ａ，Ｍ１ｂ）が設けられている。また、ビット線プリチャージのためにプリチャージ回路（ＰＥ１）が設けられている。プリチャージ回路（ＰＥ１）のプリチャージ動作は、プリチャージ制御信号ＸＰＣＧＬによって制御される。また、１段目のラッチ回路としてのラッチ型センスアンプＳＡ１が設けられている。このラッチ型センスアンプＳＡ１は、第１のラッチ回路ＬＡ１（インバータＩＮＶＱ１ａおよびＩＮＶＱ１ｂにより構成される）と、ＬＡ１の動作／非動作を切換えるための動作切換スイッチＭＳ１とが含まれる。動作切換スイッチＭＳ１のオン／オフは、センスアンプ選択信号ＳＥ１によって切り換えられる。また、カラムスイッチ（Ｍ１ａ，Ｍ１ｂ）のオン／オフは、センスアンプ選択信号ＳＥ１によって制御される。
【００６０】
また、第２のラッチ回路ＬＡ２は、２つのインバータ（ＩＮＶＱ２ａ，ＩＮＶＱ２ｂ）によって構成される。第１のラッチ回路ＬＡ１と第２のラッチ回路ＬＡ２の間には、制御端子付きのインバータＣＩＮＶ１（図６の転送制御スイッチＳＷ１０に相当する）が設けられている。制御端子付きのインバータＣＩＮＶ１の動作は、転送制御信号ＣＳＬＬ１によって制御される。また、図６の２つのカラム出力制御スイッチ（ＳＷ２０，ＳＷ３０）の各々に相当する制御端子付きのインバータ（ＣＩＮＶ２，ＣＩＮＶ３）が設けられている。制御端子付きのインバータ（ＣＩＮＶ２，ＣＩＮＶ３）の動作は各々、カラム出力制御信号（ＣＳＰＰ１ならびに／ＣＳＰＰ１）によって制御される。制御端子付きのインバータ（ＣＩＮＶ２，ＣＩＮＶ３）の各々から出力されるデータは、出力段のバッファ（ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮからなるＣＭＯＳインバータＩＮＶＸ）によってレベル反転され、読出しデータＲＤＬとしてバス（ＢＵＳ）に出力される。
【００６１】
また、表示系制御回路２６０内に設けられる読出し制御回路２６７には、カラムアドレス（ＣＯＬ ＡＤＤ）と、キック信号ＲＬＩＮＥ（１本のワード線の選択タイミングを決めるタイミング制御信号）と、読出し回路４３（液晶パネル側）の動作クロックＬＣＬＫ
と、ローアドレス（ＲＯＷ ＡＤＤ）が入力される。読出し制御回路２６７は、これらの信号の少なくとも一つを用いて、プリチャージ制御信号（ＸＰＣＧＬ），センスアンプ選択信号（ＳＥ１），転送制御信号（ＣＳＬＬ１），カラム出力制御信号（ＣＳＰＰ１ならびに／ＣＳＰＰ１）を生成する。
【００６２】
図８は、図７の読出し回路の動作を説明するためのタイミング図である。図８において、時刻ｔ１にキック信号ＲＬＩＮＥがハイレベルになる。読出し制御回路２６７は、ロウアドレス（ＲＯＷ ＡＤＤ）を取り込んで、取り込んだアドレスのワード線（すなわち、ワード線ＱＬ１）を選択する。これにより、時刻ｔ２にワード線ＱＬ１が立ち上がり、ワード線ＱＬ１に接続されるメモリセルの各々からデータが読み出され、一対のビット線（ＢＬａ，ＢＬｂ）の電位が変化する（一方がＨレベル，他方がＬレベルになる）。
【００６３】
プリチャージ制御信号ＸＰＧＣＬは、時刻ｔ２に立ち上がる。時刻ｔ３にセンスアンプ選択信号ＳＥ１がハイレベル（アクティブレベル）となる。これに伴い、カラムスイッチ（Ｍ１ａ，Ｍ１ｂ）がオンし、かつ、第１のラッチ回路ＬＡ１が動作可能状態となる。したがって、一対のビット線（ＢＬａ，ＢＬｂ）を経由してメモリセルＭＣ１から読出されたデータＤＡ１が第１のラッチ回路ＬＡ１に伝達され、ラッチされる。
【００６４】
次に、時刻ｔ４に転送制御信号ＣＳＬＬ１がハイレベル（アクティブレベル）となり、これによって、制御端子付きのインバータＣＩＮＶ１がオンし、第１のラッチ回路ＬＡ１に蓄積されていたデータＤＡ１が第２のラッチ回路ＬＡ２に転送される。また、時刻ｔ４において、カラム出力制御信号ＣＳＰＰ１が立ち上がり、／ＣＳＰＰ１が立ち下がる。これによって、制御端子付のインバータＣＩＮＶ２がオンし、ＣＩＮＶ３がオフする。したがって、第２のラッチ回路ＬＡ２にラッチされたデータＤＡ１が、出力バッファ９１から、読出しデータＲＤＬとしてバス（ＢＵＳ）に出力される。
【００６５】
次に、時刻ｔ５に、キック信号ＲＬＩＮＥがハイレベルになる。時刻ｔ６にワード線ＱＬ２が立ち上がり、ワード線ＱＬ２に接続されるメモリセルの各々からデータが読み出され、一対のビット線（ＢＬａ，ＢＬｂ）の電位が変化する（一方がＨレベル，他方がＬレベルになる）。
【００６６】
プリチャージ制御信号ＸＰＧＣＬは、時刻ｔ６に立ち上がる。時刻ｔ７にセンスアンプ選択信号ＳＥ１がハイレベル（アクティブレベル）となる。これに伴い、カラムスイッチ（Ｍ１ａ，Ｍ１ｂ）がオンし、かつ、第１のラッチ回路ＬＡ１が動作可能状態となる。したがって、一対のビット線（ＢＬａ，ＢＬｂ）を経由してメモリセルＭＣ２から読出されたデータＤＡ２が第１のラッチ回路ＬＡ１に伝達され、ラッチされる。転送制御信号ＣＳＬＬ１はローレベルのままであり、よって、制御端子付インバータＣＩＮＶ１はオフ状態である。
【００６７】
時刻ｔ８に、カラム出力制御信号ＣＳＰＰ１が立ち下がり、／ＣＳＰＰ１が立ち上がる。これによって、制御端子付のインバータＣＩＮＶ２がオフし、ＣＩＮＶ３がオンする。したがって、第１のラッチ回路ＬＡ１にラッチされているデータＤＡ２が、出力バッファ９１から、読出しデータＲＤＬとしてバス（ＢＵＳ）に出力される。図８に示す読出し動作は無駄がなく、効率的にデータを読み出すことができるという利点がある。
【００６８】
（カラム出力制御信号の生成について）
次に、カラム出力制御信号ＣＳＰＰ１，／ＣＳＰＰ１）ならびに転送制御信号ＣＳＬＬ１
の生成について説明する。図９（Ａ），図９（Ｂ）は、カラム出力制御信号および転送制御信号の生成の例について説明するための図である。先に説明したように、カラム出力制御信号（ＣＳＰＰ１，／ＣＳＰＰ１）ならびに転送制御信号ＣＳＬＬ１は、カラムアドレス（ＣＯＬ ＡＤＤ）に基づいて生成することができる。
【００６９】
図９（Ａ）では、読出し制御回路２６７に設けられたデコーダ２７３が、カラムアドレス（ＣＯＬ ＡＤＤ）を遅延回路２７１によって遅延した信号に基づいて、カラム出力制御信号ＣＳＰＰ１，／ＣＳＰＰ１）ならびに転送制御信号（ＣＳＬＬ１）を生成する。カラムアドレス（ＣＯＬ ＡＤＤ）を遅延回路２７１で遅延させるのは、読出しデータを受ける側の負担を軽減するためである。すなわち、読出し回路４３からのデータの読出しが、あまりに高速になされると、読出しデータを受ける側の回路が高速動作を余儀なくされ、よって負担が大きくなる。そこで、図９（Ａ），図９（Ｂ）では、カラムアドレスに一定の遅延を与え、読出しデータを受け取る側の回路の負担を軽減している。
【００７０】
図９（Ｂ）では、カラム単位の読出しの制御信号として、カラムアドレス（ＣＯＬ ＡＤＤ）および画像表示制御信号（具体的には色選択信号）ＣＬＳを併用する。すなわち、図９（Ｂ）は、列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレスと画像表示制御信号（例えば、色選択信号）とを組み合わせて用いる回路の構成例を示している。図９（Ｂ）において、読出し制御回路２６７は、カラムアドレス（ＣＯＬ ＡＤＤ）と、画像表示制御信号（例えば、ＲＧＢのいずれかの色を選択するための色選択信号）ＣＬＳの組み合わせに基づいて、カラム出力制御信号ＣＳＰＰ１，／ＣＳＰＰ１）ならびに転送制御信号（ＣＳＬＬ１）を生成する。これによって、例えば、８ビット幅の各色毎の画像データを出力することができる。このように、ＲＧＢの各色毎に複数ビットの画像データを送出することができる場合、画像表示制御信号（例えば、色選択信号）ＣＬＳとカラムアドレス信号の組み合わせによって、例えば、各色毎のデータを時分割で読み出すことも可能である。
【００７１】
（第２の実施形態）
本実施形態では、データの読出し時において、複数の出力バッファの各々から、データが同時に出力されることを防止するために、カラムを切り換える際に、意図的にリセット期間を設ける制御について説明する。
【００７２】
点順次駆動方式に対応したメモリ（ＲＡＭ）４０の出力は、例えば、バス（ＢＵＳ）を経由して次段の回路に伝送される。よって、メモリ（ＲＡＭ）４０内の複数の出力段のバッファ（すなわち、出力段のアンプ）が共通のバス（ＢＵＳ）に接続される。特に、表示用メモリ（ＲＡＭ）４０は、大型のＬＣＤパネルに対応するために必然的に大容量となる。これに伴い、バス（ＢＵＳ）につながるアンプ数が増大し、アンプ毎にバス（ＢＵＳ）の配線遅延が異なり、読出しのタイミング制御がむずかしくなる。よって、複数の出力段のバッファ（出力段のアンプ）が同時にバス（ＢＵＳ）に接続される事態が生じるときがある。この場合、複数の出力段のバッファ（出力段のアンプ）同士がバス（ＢＵＳ）を介して相互に接続されることになり、不要な電流（貫通電流）が流れるという不都合が生じる。この不都合を防止するためには、カラムを切り換える際に、意図的にデータの競合を避けるための期間（リセット期間）を設けるのが有効である。以下、リセット期間を設けるための構成およびその動作について、図１０〜図１２を参照して説明する。
【００７３】
図１０は、カラムを切り換える際に、リセット期間を設けることができる構成をもつメモリ（ＲＡＭ）の構成例を示す回路図である。図１０のメモリ（ＲＡＭ）では、出力段にリセット制御回路４７が設けられている。その他の部分の回路構成は、図７の回路構成と同じである。
【００７４】
図示されるように、リセット制御回路４７は、アンドゲート（ＡＮＤ１００）およびオアゲート（ＯＲ１０２）を含む。アンドゲート（ＡＮＤ１００）の動作は、リセット制御信号ＣＳＬＣ１によって制御される。すなわち、リセット制御信号ＣＳＬＣ１がローレベルのときは、アンドゲート（ＡＮＤ１００）の出力レベルはローレベルに固定される。リセット制御信号ＣＳＬＣ１がハイレベルのときは、アンドゲート（ＡＮＤ１００）から、入力信号（すなわち、制御端子機能付きインバータＣＩＮＶ２およびＣＩＮＶ３の出力信号）がそのまま出力される。
【００７５】
また、オアゲート（ＯＲ１０２）の動作は、リセット制御信号／ＣＳＬＣ１によって制御される。すなわち、リセット制御信号／ＣＳＬＣ１がハイレベルのときは、オアゲート（ＯＲ１０２）の出力レベルはハイレベルに固定される。リセット制御信号／ＣＳＬＣ１がローレベルのときは、オアゲート（ＯＲ１０２）から、入力信号（すなわち、制御端子機能付きインバータＣＩＮＶ２およびＣＩＮＶ３の出力信号）がそのまま出力される。アンドゲート（ＡＮＤ１００）およびノアゲート（ＯＲ１０２）の出力が強制的に固定される場合、ＣＭＯＳインバータＩＮＶＸを構成するＮＭＯＳトランジスタＭＮおよびＰＭＯＳトランジスタＭＰは共にオフし、読出し回路４３はバス（ＢＵＳ）から切り離される。これによって、カラム切り換え時において、複数の出力段のバッファ同士がバス（ＢＵＳ）を介して相互に接続される事態が確実に防止される。
【００７６】
なお、図１０の回路では、制御端子機能付きインバータＣＩＮＶ２およびＣＩＮＶ３の出力信号は最終的な出力データではなく、中間データ（ＲＤ）となる。この中間データ（ＲＤ）は、リセット制御回路４７ならびに出力段のバッファ（ＣＭＯＳインバータＩＮＶＸ）を経由して、読出しデータＲＤＬとしてバス（ＢＵＳ）に出力される。
【００７７】
図１１は、図１０の読出し回路の動作を説明するためのタイミング図である。中間データ（ＲＤ）が得られるまでの動作は、図８を用いて説明した動作と同じである。図１１で注目すべき点は、リセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）によって、リセット期間ＴＸが設けられる点である。すなわち、時刻ｔ４０において、リセット制御信号ＣＳＬＣ１が立ち上がり，リセット制御信号／ＣＳＬＣ１が立ち下がる。これによって、リセット制御回路４７を構成するアンドゲート（ＡＮＤ１００）およびオアゲート（ＯＲ１０２）、ならびにＣＭＯＳインバータＩＮＶＸを経由して、バス（ＢＵＳ）に読出しデータ（ＲＤＬ）が出力される。
【００７８】
時刻ｔ５０に、リセット制御信号ＣＳＬＣ１が立ち下がり，リセット制御信号／ＣＳＬＣ１が立ち上がる。これによって、リセット制御回路４７を構成するアンドゲート（ＡＮＤ１００）およびオアゲート（ＯＲ１０２）の各々の出力レベルが“Ｌ”，“Ｈ”に強制的に固定される。これに伴い、ＣＭＯＳインバータＩＮＶＸを構成するＮＭＯＳトランジスタＭＮおよびＰＭＯＳトランジスタＭＰは共にオフする。時刻ｔ９０において、リセット制御信号ＣＳＬＣ１が立ち上がり、リセット制御信号／ＣＳＬＣ１が立ち下がり、データＤＡ２がバス（ＢＵＳ）に出力される。時刻ｔ５０〜時刻ｔ９０までの期間がリセット期間となる。ここで、リセット期間とは、「リセット制御信号ＣＳＬＣ１を、所定時間だけ例えばローレベル（非アクティブレベル）に固定し、／ＣＳＬＣ１を例えばハイレベル（非アクティブレベル）に固定し、これによって、カラム切り換え時（すなわち、読出しデータの切り換え時）における読出しデータの競合を防止するための期間」である。
【００７９】
リセット期間ＴＸにおいては、ＣＭＯＳインバータＩＮＶＸを構成するＮＭＯＳトランジスタＭＮおよびＰＭＯＳトランジスタＭＰは共にオフし、読出し回路４３はバス（ＢＵＳ）から切り離される。これによって、カラム切り換え時において、複数の出力段のバッファ同士がバス（ＢＵＳ）を介して相互に接続される事態が確実に防止される。よって、不要な貫通電流が生じない。
【００８０】
リセット期間ＴＸにおいては、読出しデータ（ＲＤＬ）は不定となる。但し、例えば、バス（ＢＵＳ）のデータをラッチするラッチ回路を別途、設けて、リセット期間ＴＸにおいて、直前のデータを維持する構成を採用すれば、読出しデータが不定となる事態は生じない。
【００８１】
図１２（Ａ）〜図１２（Ｃ）は、リセット制御信号の生成について説明するための図である。リセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）は、カラムアドレス（ＣＯＬ ＡＤＤ）、画像表示制御信号（色選択信号）ＣＳＬ、カラムアドレスと画像表示制御信号（色選択信号）を合成した信号のいずれかに基づいて生成することができる。
【００８２】
図１２（Ａ）では、読出し制御回路２６７に設けられたデコーダ２７３が、カラムアドレス（ＣＯＬ ＡＤＤ）に基づいてリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成している。カラムアドレス（ＣＯＬ ＡＤＤ）を切り換える際に、そのレベルを所定時間、強制的に固定することによって、図１１に示すようなリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成することができる。
【００８３】
図１２（Ｂ）では、読出し制御回路２６７に設けられたデコーダ２７３が、画像表示制御信号（色選択信号）ＣＳＬに基づいてリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成している。画像表示制御信号（色選択信号）ＣＳＬを切り換える際に、そのレベルを所定時間、強制的に固定することによって、図１１に示すようなリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成することができる。
【００８４】
図１２（Ｃ）では、読出し制御回路２６７に設けられた合成回路２６９が、カラムアドレス（ＣＯＬ ＡＤＤ）と画像表示制御信号（色選択信号）ＣＳＬを合成する。デコーダ２７３は、その合成信号に基づいて、リセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成する。合成信号のレベルを、周期的に所定時間、強制的に固定することによって、図１１に示すようなリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成することができる。
【００８５】
（第３の実施形態）
本実施形態では、メモリからバスに供給する信号のレベルを強制的に固定できる回路構成について説明する。
【００８６】
表示パネルのニーズによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合がある。この場合、画像データのレベルの強制固定をメモリ（ＲＡＭ）４０に設けたバッファ回路によって実現できれば、表示パネル側の負担が軽減され、表示パネル側の占有面積の低減に役立つ。そこで、図１３のメモリ（ＲＡＭ）４０では、読出しデータのレベルを強制的に固定するための出力レベル制御回路（具体的には、表示固定制御信号によって出力が制御されるバッファ回路：以下、単にバッファ回路という）を設ける。
【００８７】
図１３は、読出しデータのレベルを強制的に固定する機能をもつメモリ（ＲＡＭ）の主要部の構成を示す図である。読出しデータのレベルを強制的に固定するためのバッファ回路ＢＦは、表示固定制御信号（ＸＴＣＲＬ）および読出しデータ（ＲＤＬ）が入力されるナンドゲートＮＡＮＤ１００と、読出しデータ（ＲＤＬ）のレベルを反転するインバータＩＮＶ１０１と、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１からなるＣＭＯＳ構成の出力段回路（ＯＳＢ）と、表示固定制御信号（ＸＴＣＲＬ）のレベルを反転するインバータ１０２と、出力固定用のプルダウントランジスタ（ＭＰＬＤ１）と、を有する。上述のバッファ回路ＢＦは、メモリからの出力信号のレベルを強制的に制御する出力レベル制御回路として機能する。プルダウントランジスタ（ＭＰＬＤ１）は、ＮＭＯＳトランジスタで構成される。なお、ナンドゲートＮＡＮＤ１００は、ＰＭＯＳトランジスタＭＰ１を駆動する駆動素子として機能する。インバータＩＮＶ１０１は、ＮＭＯＳトランジスタＭＮ１を駆動する駆動素子として機能する。
【００８８】
表示固定制御信号（ＸＣＴＲＬ）がハイレベルのときは、プルダウントランジスタ（ＭＰＬＤ１）はオフする。よって、バッファ回路ＢＦから、メモリからの読出しデータＲＤＬが、そのまま出力される。一方、表示固定制御信号（ＸＣＴＲＬ）がローレベルのときは、プルダウントランジスタ（ＭＰＬＤ１）がオンする。したがって、バッファ回路ＢＦの出力（ＯＵＴ）は、強制的にローレベルに固定される。
【００８９】
図１４は、読出しデータのレベルを強制的に固定するためのバッファ回路の動作を説明するためのタイミング図である。表示固定制御信号（ＸＣＴＲＬ）は、時刻ｔ２１にハイレベルからローレベルに変化する。時刻ｔ２０において、表示固定制御信号（ＸＣＴＲＬ）はハイレベルであるため、バッファ回路ＢＦからは、読出しデータＲＤＬがそのまま出力される。すなわち、時刻ｔ２０において、読出しデータＲＤＬがローレベルからハイレベルに変化すると、バッファ回路ＢＦの出力（ＯＵＴ）も同様に、ローレベルからハイレベルに変化する。
【００９０】
一方、時刻ｔ２１において、表示固定制御信号（ＸＣＴＲＬ）がハイレベルからローレベルに変化すると、バッファ回路ＢＦの出力（ＯＵＴ）は、強制的にローレベルに固定される。
【００９１】
以上、本発明の実施形態について説明したが、本発明はこれらに限定されるものではなく、本発明の趣旨から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【００９２】
例えば、上述の実施形態では、ラッチ回路の例として、ラッチ型センスアンプを用いたが、これに限定されるものではない。すなわち、ラッチのみを目的としたラッチ回路と、データの増幅を目的としたアンプとを区別して設ける構成であってもよい。基本的には、各メモリセルからのデータをラッチするラッチ回路が存在すればよい。ラッチ回路の構成は問わない。使用されるメモリセルの回路構成も、ＳＲＡＭ型に限定されるものではなく、例えば、ＤＲＡＭ型のメモリセルも使用することもできる。
【００９３】
また、上述の実施形態では、表示パネルの１行（１走査線）分のデータを、メモリ内の２本のワード線に接続されるメモリセルに分割して記憶しているが、これは一例であり、３本以上のワード線に接続されるメモリセルに分割して記憶する構成を採用することもあり得る。
【００９４】
以上説明したように、本発明の少なくとも一つの実施態様によれば、例えば、以下の効果を得ることができる。但し、以下の効果は同時に得られるとは限らず、以下の効果の列挙が本発明を不当に限定する根拠とされてはならない。
（１）表示パネルの１行（１走査線）分のデータを、メモリ内の２本のワード線のメモリセルに分割して記憶することによって、メモリの縦サイズ（高さ）を縮小することができる。よって、例えば、液晶駆動用ＩＣの小型化、ローコスト化が実現される。
（２）１本のワード線に接続される複数のメモリセルから並行的に一括してデータを読み出すため、各メモリセルへのアクセス毎にワード線を立ち上げる方式に比べて、メモリ（ＲＡＭ）におけるライン駆動（消費電流大）の総数を減らすことができる。また、ラッチ回路は容量が小さく、構成も簡単であり、ラッチ回路からのデータの読出しは低パワーで行うことができる。よって、回路の低消費電力化を無理なく実現することができる。
（３）２段のラッチ回路を設け、異なるワード線に接続されるメモリセルのデータを２段のラッチの少なくとも一方に蓄積した後に、データをカラム単位で時分割で出力するという読出し方式をとるため、アクセス毎に、異なるワード線に接続されるメモリセルに格納されていたデータを取り出す場合でも、自由にデータを取り出すことができる。つまり、２段のラッチ回路をもつことによって、ラッチ回数が少なくて済み、低消費電力化が可能であり、かつ、読出しの自由度も向上する。
（４）１行（１走査線）に接続される複数の画素の各々に、画像データを時分割で供給することが可能な、点順次駆動に対応した画像メモリの高速化と低消費電力化の双方を、無理なく実現することができる。
（５）例えば、カラムアドレスに一定の遅延を与えて、カラム出力制御信号の発生タイミングを所定時間、遅延させることによって、メモリからの読出しデータを受ける側の回路の負担を軽減することができる。
（６）カラムを切換える際にリセット期間を設けることによって、読出しデータの競合が生じず、不要な貫通電流の発生を防止することができる。
（７）メモリに、読出しデータのレベルを強制的に固定するための出力レベル制御回路を設けることによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合における表示パネル側の負担が軽減される。
（８）列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレス信号および画像表示制御信号（例えば、表示色選択信号）とを組み合わせて使用することにより、例えば、色毎のデータを時分割で読み出すことができる。
（９）ＣＰＵ側からのライトアクセスと、表示パネル（画像表示部）に向けたリードアクセスとが競合しないように調停回路によって調停を行う場合の制御が容易化される。すなわち、メモリセルからの例えば１行分の画像データの並行的な読み出し（ライン駆動）が終われば、ＣＰＵ側からのライトアクセスには影響がなくなり、調停回路は動作する必要がなくなる。すなわち、本発明によれば、調停回路の回路動作の条件を絞り込むことができるため、調停回路による制御が容易化される。
【００９５】
本発明は、メモリ（メモリを含む集積回路装置）の低消費電力化と高速化を無理なく実現することができるという効果を奏し、したがって、メモリを有する集積回路装置、電気光学装置および電子機器等として有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の一実施形態に係る集積回路装置の構成を示すブロック図
【図２】メモリセルアレイの構成の一例を示す図
【図３】液晶表示モジュールの構成例を示す図
【図４】図３に示される液晶駆動用ＩＣの内部の構成の一例を示す図
【図５】図５（Ａ）〜図５（Ｄ）は、点順次駆動に対応したメモリ（ＲＡＭ）の、全体的な構成および動作の概要の一例を示す図
【図６】図６（Ａ）〜図６（Ｄ）は、読出し回路の具体例の構成と動作の概要を示す図
【図７】読み出し回路（および読出し制御回路）のより具体的な構成例を示す回路図
【図８】図７の読出し回路の動作を説明するためのタイミング図
【図９】図９（Ａ），図９（Ｂ）は、カラム出力制御信号および転送制御信号の生成の例について説明するための図
【図１０】カラムを切り換える際に、リセット期間を設けることができる構成をもつメモリ（ＲＡＭ）の構成例を示す回路図
【図１１】図１０の読出し回路の動作を説明するためのタイミング図
【図１２】図１２（Ａ）〜図１２（Ｃ）は、リセット制御信号の生成について説明するための図
【図１３】読出しデータのレベルを強制的に固定する機能をもつメモリ（ＲＡＭ）の主要部の構成を示す図
【図１４】読出しデータのレベルを強制的に固定するためのバッファ回路の動作を説明するためのタイミング図
【符号の説明】
【００９７】
４３ 読出し回路、４４ ワード線ドライバ、９１ 出力バッファ、
２６０ 表示系制御回路、２６７ 読出し制御回路、３００ ＬＣＤパネル、
ＳＡ ラッチ型センスアンプ、ＱＬ ワード線、ＢＬ ビット線、
ＬＡ１ 第１のラッチ回路、ＬＡ２ 第２のラッチ回路
【技術分野】
【０００１】
本発明は、メモリを有する集積回路装置、電気光学装置および電子機器等に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶装置の駆動方式として点順次駆動方式を採用する場合、線順次駆動方式を採用する場合に比べて、駆動回路をより高速に動作させる必要がある。なお、線順次駆動方式とは、選択されている１行（１走査線）に接続される複数の画素の各々を一括して駆動する駆動方式であり、点順次駆動方式とは、選択されている１行（１走査線）に接続される複数の画素の各々を、画素毎に時分割で順次駆動する駆動方式である。
【０００３】
点順次駆動に対応したアクティブマトリクス型液晶装置は、例えば、特許文献１に記載されている。特許文献１の技術では、ビデオ線を通してシリアル入力されるアナログ映像信号を、ビデオ線と信号線の各々との間に接続された水平スイッチによって１水平走査期間にわたって順次サンプリングし、このサンプリングした映像信号を、選択行に接続される複数の画素の各々に、対応するデータ線を介して時分割で順に書き込んでいる。
【特許文献１】特開２００２−２３６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術のように、映像信号を直接的にサンプリングせずに、一旦、画像メモリに格納する構成を採用すると、メモリからの画像データの読出し速度を調整することによって、入力映像信号の周波数と液晶パネルの動作周波数との整合をとり易くなり、また、例えば、スロー再生等の特殊表示モード等にも対応することができる。
【０００５】
但し、液晶装置の点順次駆動に対応しようとすると、１行（１走査線）分の画素の画像データを時分割で高速に出力しなくてはならず、メモリへの画像データの書込み／読出しを高速に実行しなくてはならず、このことが回路の負担となる。
【０００６】
また、メモリの高速動作を実現しようとすると、動作クロックの周波数が高くなり、これに伴って消費電力が増大する。一方、例えば、液晶装置が携帯端末に搭載される場合、バッテリーの消耗を抑制するために、液晶駆動用ＩＣ（集積回路装置）の低消費電力化が厳しく求められる。つまり、点順次駆動に対応したメモリの消費電力の増大は、携帯端末等における低消費電力化の要請に反することになり、改善が求められる。
【０００７】
また、メモリを携帯端末（例えば、携帯電話端末）に搭載する場合を考えると、携帯端末の筐体の横方向の幅が、例えば、搭載する液晶パネルの横幅に応じて決まり、それ以上のサイズ縮小が困難な場合がある。一方、縦方向には制限がない場合、携帯端末に搭載されるメモリの縦方向のサイズ（高さ）を縮小できれば、その分、携帯端末の筐体の縦のサイズの縮小が実現され、携帯端末の小型化、低コスト化を促進することができる。
【０００８】
本発明は、このような考察に基づいてなされたものである。本発明の少なくとも一つの態様によれば、例えば、点順次駆動に対応した液晶駆動用ＩＣに搭載されるメモリの高さを低減し、かつ、メモリの高速化、低消費電力化ならびに自由度の高い読出しを無理なく実現することができる。
【課題を解決するための手段】
【０００９】
（１）本発明の集積回路装置の一態様では、第１のワード線に接続される第１のメモリセル群と、第２のワード線に接続される第２のメモリセル群と、前記第１のメモリセル群に含まれる複数のメモリセルの各々に記憶されているデータまたは前記第２のメモリセル群に含まれる複数のメモリセルの各々に記憶されているデータを一括してラッチする第１のラッチ回路と、前記第１のラッチ回路に格納されているデータを一括してラッチする第２のラッチ回路と、前記第１のラッチ回路と前記第２のラッチ回路の間に設けられ、前記第１のラッチ回路から前記第２のラッチ回路へのデータの転送を制御するための転送制御回路と、前記第１のラッチ回路または前記第２のラッチ回路から、データをカラム単位で出力させるためのカラム出力制御回路と、前記転送制御回路および前記カラム出力制御回路の動作を制御する読出し制御回路と、を有する。
【００１０】
本態様では、１本のワード線に接続される複数のメモリセルから並行的に一括してデータを読み出してラッチ回路にラッチするため、各メモリセルへのアクセス毎にワード線を立ち上げる方式に比べて、メモリ（ＲＡＭ）におけるライン駆動（消費電流大）の総数を減らすことができる。また、ラッチ回路は容量が小さく、構成も簡単であり、ラッチ回路からのデータの読出しは低パワーで行うことができる。よって、回路の低消費電力化を無理なく実現することができる。また、ラッチ回路の容量はメモリ全体の容量に比べて格段に少なく、簡単な構成であるため、高速な時分割方式の読出しを無理なく実現できる。また、２段のラッチ回路を設けているため、例えば、異なるワード線に接続されるメモリセルのデータを２段のラッチの少なくとも一方に蓄積した後に、ラッチされたデータをカラム単位で時分割で出力するという読出し方式を採用することができる。２段のラッチ回路を有していれば、２本のワード線分の画像データをラッチできるため、あとは、自由に画像データを読み出せばよい。例えば、アクセス毎に異なるワード線に接続されるメモリセルに格納されていたデータを取り出すような場合でも、何ら不都合は生じない。つまり、２段のラッチ回路をもつことによって、低消費電力化が可能であり、かつ、読出しの自由度も向上する。
【００１１】
（２）本発明の集積回路装置の他の態様では、前記メモリは、点順次駆動される画像表示部の画素の各々に供給する画像データを記憶する画像メモリであり、前記画像表示部における１行分の画像データが複数のデータ群に分割され、分割されたデータ群の一つが前記第１のメモリセル群に格納され、分割された他のデータ群が前記第２のメモリセル群に格納される。
【００１２】
画像表示部における１行（１走査線）分の画像データを、複数本のワード線の各々に接続されるメモリセル群に分割して格納する方式を採用することによって、１本の長いワード線に接続される複数のメモリセルに格納する場合に比べて、１本のワード線の長さを短くすることができる。よって、メモリのサイズ（高さ）を縮小することができる。よって、液晶駆動用ＩＣの小型化、ローコスト化が実現される。
【００１３】
（３）本発明の集積回路装置の他の態様では、前記第１のラッチ回路は、１つのメモリセルに対応するビット線の電圧を増幅してラッチするラッチ型センスアンプを構成する。
【００１４】
本態様では、ラッチ回路がラッチ型センスアンプを構成する。センスアンプとしてラッチ型センスアンプを採用することによって、ラッチを別にもう１個設ける必要がなくなる。
【００１５】
（４）本発明の集積回路装置の他の態様では、前記読出し制御回路は、カラムアドレス信号に基づいて、前記カラム出力制御回路のオン／オフを制御するためのカラム出力制御信号を生成する。
【００１６】
例えば、表示パネルのニーズによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合がある。このような場合、画像データのレベルの強制固定をメモリ側において実現できれば、表示パネル側の負担が軽減され、表示パネル側の占有面積の低減に役立つ。そこで、メモリに、読出しデータのレベルを強制的に固定するための出力レベル制御回路を設けるものである。
【００１７】
（５）本発明の集積回路装置の他の態様では、前記読出し制御回路は、カラムアドレス信号および前記画像表示部における表示を制御するための画像表示制御信号に基づいて、前記カラム出力制御回路のオン／オフを制御するためのカラム出力制御信号を生成する。
【００１８】
列（カラム）単位の時分割の読み出しのための読出し制御信号として、カラムアドレス信号および画像表示部における表示を制御する画像表示制御信号とを組み合わせて使用するものである。例えば、メモリ側から画像表示部に対して、ＲＧＢの各色毎に複数ビットの画像データを送出することができる場合、例えば、表示色選択信号とカラムアドレス信号の組み合わせによって、色毎のデータを時分割で読み出すことができる。
【００１９】
（６）本発明の集積回路装置の他の態様では、前記読出し制御回路は前記カラム出力制御信号を生成する際に、前記カラム出力制御信号の発生タイミングを所定時間だけ遅延させる。
【００２０】
時分割読出しの周波数が高速すぎると、読出しデータを受ける側の回路の負担が大きくなるため、カラム出力制御信号の発生タイミングに一定の遅延を与え、読出しデータを受け取る側の回路の負担を軽減するものである。
【００２１】
（７）本発明の集積回路装置の他の態様では、前記カラム出力制御回路の次段に設けられたリセット制御回路を、さらに有し、前記リセット制御回路の動作は、前記読出し制御回路から出力されるリセット制御信号によって制御され、前記読出し制御回路は、カラムの切り換えの際に、前記リセット制御信号のレベルを、所定時間だけ所定レベルに固定して、読出しデータの競合を防止するためのリセット期間を設ける。
【００２２】
カラムを切り換える際に、回路の遅延等に起因して複数の読出しデータの競合が生じると、複数のアンプが、例えばバスを介して相互に接続されて、不要な貫通電流が流れるという不都合が生じる。そこで、カラム出力制御回路の次段にリセット制御回路を設け、カラム切り換え時（すなわち、出力データの切り換え時）に、リセット制御信号をすべて初手時間だけ所定レベル（非アクティブレベル）に固定してリセット期間を設ける。リセット期間には、例えば、バスに接続される出力段のバッファがオフし、読出しデータのバスへの出力が禁止される。これによって、出力データの複数のアンプがバスに同時につながることを確実に回避することができ、不要な貫通電流の発生を確実に防止することができる。
【００２３】
（８）本発明の集積回路装置の他の態様では、前記カラム出力制御回路を経由してカラム単位で読み出された前記データのレベルを強制的に固定するための出力レベル制御回路を、さらに有する。
【００２４】
例えば、表示パネルのニーズによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合がある。このような場合、画像データのレベルの強制固定をメモリ側において実現できれば、表示パネル側の負担が軽減され、表示パネル側の占有面積の低減に役立つ。そこで、メモリに、読出しデータのレベルを強制的に固定するための出力レベル制御回路を設けるものである。
【００２５】
（９）本発明の集積回路装置の他の態様では、前記メモリは、前記メモリへの前記データの書き込みアクセスと、前記メモリからの前記データの読み出しアクセスとが競合しないようにアクセスタイミングを制御する調停回路を、さらに有する。
【００２６】
ＣＰＵからメモリへのライトアクセスと、メモリから画像表示部に向けたリードアクセスとを並行的に行えるようにすることによって、効率的なメモリアクセスを実現することができる。すなわち、画像表示部への画像データの供給のために選択されている行（１走査線）とは異なる他の行の画素について、ＣＰＵ側から並行的に画像データを書き込むことができれば、メモリには、表示に必要な分の画像データを格納しておけば足りることになり余分なメモリ容量が不要となり、また、書込みと読み出しが高速に並行的に行われれば、リアルタイムに近い画像表示も可能となる。この場合、ＣＰＵ側からのライトアクセスと、画像表示部に向けたリードアクセスとが競合しないように調停回路によって調停を行う必要があるが、本発明の場合、メモリからの例えば１行分の画像データの並行的な読み出し（ライン駆動）が終われば、ＣＰＵ側からのライトアクセスには影響がなくなり、調停回路は動作する必要がなくなる。すなわち、本発明によれば、調停回路の回路動作の条件を絞り込むことができるため、無理なく高速動作を実現することができる。
【００２７】
（１０）本発明の電気光学装置は、本発明のいずれかの態様の集積回路装置を搭載する。
【００２８】
本発明のいずれかの態様の集積回路装置は、小型であり、かつ低消費電力性に優れる。よって、本発明のいずれかの態様の集積回路装置を搭載する電気光学装置（液晶表示装置、有機ＥＬ表示装置、プラズマディスプレイ、その他の表示装置を含む）においても、小型化ならびに省電力化が可能である。
【００２９】
（１１）本発明の電子機器は、本発明の電気光学装置を搭載する。
【００３０】
本発明のいずれかの態様の集積回路装置は、小型であり、かつ低消費電力性に優れる。よって、電子機器においても、小型化ならびに省電力化が可能である。例えば、フルカラーの高精細画像の表示が可能な小型、軽量の携帯端末において、バッテリーの消耗を抑制することが可能となり、電子機器の利便性が向上する。
【発明を実施するための最良の形態】
【００３１】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００３２】
（第１の実施形態）
まず、メモリを搭載する集積回路装置の一例の全体構成を説明する。図１は、本発明の一実施形態に係る集積回路装置の構成を示すブロック図である。本実施形態は、本発明を液晶駆動用ＩＣに適用したものである。図１に示すように、液晶駆動用ＩＣ２００は、ＣＰＵ１００及びＬＣＤパネル３００に接続されて使用される。液晶駆動用ＩＣ２００は、ＣＰＵ１００との接続に使用されるＣＰＵインタフェース２１０と、ＣＰＵ１００から入力されるデータを記憶する、例えばＳＲＡＭ型のメモリセルアレイ２２０と、ＬＣＤパネル３００との接続に使用されるＬＣＤインタフェース２３０と、ＣＰＵ１００からの信号に基づいてメモリセルアレイ２２０を制御するＣＰＵ系制御回路２４０と、液晶駆動用ＩＣ２００に内蔵されている発振回路から出力される発振信号に基づいて、毎秒６０フレームの割合でＬＣＤパネル３００に供給すべきデータの読出し要求信号を生成するタイミング発生回路２５０と、タイミング発生回路２５０からの読出し要求信号に基づいてメモリセルアレイ２２０を制御する表示系制御回路２６０とを有している。
【００３３】
メモリセルアレイ２２０には、書込み／読出し制御回路（ＣＰＵ側）４２と、読出し制御回路４３と、が設けられている。また、図１においては、メモリセルアレイ２２０と、ＣＰＵ系制御回路２４０と、タイミング発生回路２５０と、表示系制御回路２６０と、がメモリ（ＲＡＭ）４０の構成要素となる。但し、これは一例であり、メモリに含まれる回路要素は、これに限定されるものではない。
【００３４】
液晶駆動用ＩＣ２００には、ＣＰＵ１００から、データの他に、書込み／読出し要求（ＣＰＵアクセス）信号ＣＰＵＡ、書込みモード信号ＷＭ、読出しモード信号ＲＭ等の各種の信号が入力される。ＣＰＵ系制御回路２４０には、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、読出しモード信号ＲＭのほか、表示系制御回路２６０から表示データ読出し制御信号ＬＲＥが入力される。ＣＰＵ系制御回路２４０は、書込み／読出し要求信号ＣＰＵＡ、書込みモード信号ＷＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて書込み制御信号ＷＥを生成すると共に、書込み／読出し要求信号ＣＰＵＡ、読出しモード信号ＲＭ、及び、表示データ読出し制御信号ＬＲＥに基づいて読出し制御信号ＲＥを生成し、これらの制御信号をメモリセルアレイ２２０に供給する。
【００３５】
メモリセルアレイ２２０においては、これらの制御信号に基づいて、ＣＰＵ１００から順次入力される書き込み用のデータＷＤが書き込まれ、メモリセルアレイ２２０からデータが読み出され、読み出されたデータＲＤがＣＰＵ１００に順次出力される。なお、書込み制御信号ＷＥ又は読出し制御信号ＲＥに基づいて行われるメモリセルアレイ２２０へのデータの書き込み又はメモリセルアレイ２２０からのデータの読み出しをＣＰＵ系アクセスと呼ぶ場合がある。
【００３６】
表示系制御回路２６０には、ＣＰＵ１００から書込み／読出し要求信号ＣＰＵＡが、ＣＰＵ系制御回路２４０から書込み制御信号ＷＥ及び読出し制御信号ＲＥが、タイミング発生回路２５から表示データ読出し要求信号／ＬＲが、それぞれ入力される。表示系制御回路２６０は、これらの信号に基づいて、表示データ読出し制御信号ＬＲＥを生成し、メモリセルアレイ２２０に供給する。
【００３７】
メモリセルアレイ２２０においては、表示データ読出し制御信号ＬＲＥに基づいて、表示データが読み出され、読み出された表示データＬＲＤがＬＣＤインタフェース２３０に出力される。ＬＣＤインタフェース２３０は、表示データＬＲＤに基づいて複数の駆動信号を生成し、ＬＣＤパネル３００の複数のセグメントにそれぞれ出力する。なお、表示データ読出し制御信号ＬＲＥに基づいて行われるメモリセルアレイ２２０からのデータの読み出しを表示系アクセスと呼ぶ場合がある。
【００３８】
（メモリセルの構成例）
図２は、本実施形態において用いられるメモリセルアレイの構成の一例を示す図である。図２に示すメモリセル（ＭＣｎ）は、２個のインバータ（ＩＮＶ１，ＩＮＶ２）からなるフリップフロップと、トランスファーゲート（ＱＮ１，ＱＮ２）と、を含む。ＱＬはワード線であり、ＤＬｎａ，ＤＬｎｂは、一対のデータ線（データ線対）である。ワード線ＱＬは、ワード線ドライバ４４によって駆動される。メモリセル（ＭＣｎ）には、書込み／読出し回路（ＣＰＵ側）４２から一対のビット線ＤＬｎａ，ＤＬｎｂを経由して表示用の画像データの書き込み等がなされる。また、ＣＰＵ１００からのアクセスと併行して、ＬＣＤパネル３００への画像データの読み出しができるように、書込み／読出し回路（ＣＰＵ側）４２とは別に、読出し回路（ＬＣＤ側）４３が設けられている。読出し回路（ＬＣＤ側）４３の動作は、上述のとおり、表示系制御回路２６０からの表示データ読出し制御信号ＬＲＥによって制御される。
【００３９】
（液晶表示モジュールの構成例）
次に、図１に示す液晶駆動用ＩＣ２００を搭載する液晶表示モジュールの全体構成について説明する。図３は、液晶表示モジュールの構成例を示す図である。図３の液晶表示モジュール３０は、液晶駆動用ＩＣ２００（例えば、図１に示されるシステム構成をもつ）と、ＬＣＤパネル（画像表示部）３００と、ガラス基板３０とを含んでいる。ＬＣＤパネル３００は、例えば、３２０×２４０個の画素を有するＱＶＧＡ（quarter video graphics array）タイプのパネルである。
【００４０】
ガラス基板３０上には、透明なセグメント配線ＬＳ１〜ＬＳ３２０とコモン配線ＬＣ１〜ＬＣ２４０とが形成されている。セグメント配線ＬＳ１〜ＬＳ３２０の各々は、ＬＣＤパネル２０上に形成されたデータ線ＤＬ１〜ＤＬ３２０に接続され、コモン配線ＬＣ１〜ＬＣ２４０の各々は、走査線ＷＬ１〜ＷＬ２４０の各々に接続される。なお、ＰＴ１〜ＰＴｎ、ＰＣ１〜ＰＣ２４０、ＰＳ１〜ＰＳ３２０は各々、接続端子を示す。なお、この構成は一例であり、この構成に限定されるものではない。
【００４１】
（液晶駆動用ＩＣの内部構成の一例）
図４は、図３に示される液晶駆動用ＩＣの内部の構成の一例を示す図である。図示されるように、液晶駆動用ＩＣ２００は、メモリ（ＲＡＭ）４０と、制御回路としてのゲートアレイ（ＧＡ）３１と、電源部１４と、データ線ドライバ１１と、走査線ドライバ１２ａ，１２ｂと、を有する。図４の走査線ドライバ１２ａ，１２ｂならびにデータ線ドライバ１１は、図１におけるＬＣＤインタフェース２３０に相当する。また、図１のＣＰＵインタフェース２１０は、例えば、図４のゲートアレイ（ＧＡ）３１内に設けられる。
【００４２】
（点順次駆動に対応したＲＡＭの構成の概要）
本実施形態の液晶駆動用ＩＣ２００に搭載されるメモリ（ＲＡＭ）４０は、ＬＣＤパネル３００の点順次駆動に対応可能である。なお、点順次駆動は、ＬＣＤパネル３００の１行分の画素の各々毎にリードアクセス／ライトアクセスを行う駆動方式である。点順次駆動に対応するためんに、メモリ（ＲＡＭ）４０は、１画素単位の画像データを時分割で出力することができる。線順次駆動の場合、１行に含まれる画素の画像データを一括して供給する必要があり、配線が複雑化する。液晶表示装置等の電気光学装置の駆動方式として点順次駆動を採用することによって、フルカラーの画像データを表示部（図１のＬＣＤパネル３００）に供給するための伝送系が大幅に簡略化され、回路の簡素化による実装面積の削減を図ることができる。
【００４３】
また、本実施形態のメモリでは、液晶パネル（図１の参照符号３００）の１行分（１走査線分）の画像データを２行（２ワード線）に分けて記憶する構成とし、これによって、メモリの縦方向（高さ方向）のサイズを縮小し、コストダウンを実現する。以下、図５を参照して、具体的に説明する。
【００４４】
図５は、液晶パネルの１行分の画像データを２行に分けて記憶する構成をもつメモリの構成およびデータ読出し回路の概要を説明するための図である。２４０×３２０画素をもつＱＶＧＡタイプの液晶パネル用の画像データを記憶するメモリは、例えば、図５（Ａ）のようなメモリセル構成によって実現できる。図５（Ａ）のメモリは、３２０本のワード線（ＱＬ０・・・ＱＬ３１９）を有し、一本のワード線ＱＬ０には、２４０個のメモリセル（ＭＣ１〜ＭＣ２４０）が接続される。
【００４５】
ここで、図５（Ａ）のメモリを携帯端末（例えば、携帯電話端末）に搭載する場合を考える。液晶駆動用ＩＣの横方向の幅は、搭載する液晶パネルの横幅に応じて決まるため、それ以上のサイズ縮小は困難である。一方、縦方向には制限がないため、例えば、携帯端末に搭載されるメモリ（ＲＡＭ）４０の縦方向のサイズ（チップの高さ）を縮小できれば、その分、携帯端末の筐体の縦のサイズの縮小に貢献でき、携帯端末の小型化、低コスト化が可能である。
【００４６】
そこで、本実施形態では、メモリ（ＲＡＭ）４０の構成として、図５（Ｂ）のような構成を採用する。図５（Ｂ）のメモリ（ＲＡＭ）４０は、液晶パネルにおける１行（１走査線）分の画像データを、２本のワード線に分けて記憶する。すなわち、図５（Ｂ）において、半分のメモリセル（ＭＣ１〜ＭＣ１２０）はワード線ＱＬ１に接続され、残りの半分のメモリセル（ＭＣ１２１〜ＭＣ２４０）はワード線ＱＬ２に接続される。図５（Ｂ）の構成では、２本のワード線（ＱＬ１，ＱＬ２）が、図５（Ａ）の１本のワード線（ＱＬ０）に相当する。図５（Ｂ）のメモリ構成を採用すると、図５（Ａ）のメモリに比べて、縦方向のサイズ（チップの高さ）を約半分にすることができる。これによって、上述のように、液晶駆動用ＩＣの縦のサイズの縮小が実現され、液晶駆動用ＩＣの小型化、低コスト化が可能となる。
【００４７】
但し、図５（Ｂ）のような構成をとる場合、画像データをどのように読み出すかが問題となる。特に、点順次駆動に対応するためには、メモリ（ＲＡＭ）４０から、各画素のデータを時分割で高速に出力する必要があり、かつ、携帯端末等に搭載される場合には低消費電力性が厳しく要求される。よって、高速性ならびに低消費電力の双方を実現しつつ、図５（Ｂ）の構成のメモリ（ＲＡＭ）４０から、データを無理なく読み出すことが求められる。
【００４８】
そこで、本実施形態では、図５（Ｃ）に示すような、２段積みのラッチ回路を有する読み出し回路によって、カラム単位でデータを読み出す。図５（Ｃ）の読み出し回路は、第１のラッチ回路ＬＡ１と、第２のラッチ回路ＬＡ２と、ラッチ回路間の転送を制御するための転送制御回路３０１（具体的には、転送制御スイッチＳＷ１０を含む）と、２つのラッチ回路からのカラム単位の時分割のデータ出力を制御するためのカラム出力制御回路３０３（具体的には、２つのカラム出力制御スイッチＳＷ２０，ＳＷ３０を含む）と、出力バッファ９１と、を有している。第１および第２のラッチ回路（ＬＡ１，ＬＡ２）は各々、少なくとも１本のワード線に接続される１２０個のメモリセルの記憶データを格納するだけのラッチ容量を有する。
【００４９】
図５（Ｃ）の読み出し回路は以下のように動作する。転送制御回路３０１に含まれる転送制御スイッチＳＷ１０およびカラム出力制御回路３０３に含まれる２つのカラム出力制御スイッチＳＷ２０，ＳＷ３０を共にオフした状態で、まず、ワード線ＱＬ１に接続される複数のメモリセル（ＭＣ１〜ＭＣ１２０）の各々に記憶されているデータを、第１のラッチ回路ＬＡ１に並行的に、一括して読み出してラッチする（手順Ａ１）。次に、転送制御スイッチＳＷ１０をオン状態とし、第１のラッチＬＡ１に格納されているデータの各々を、第２のラッチ回路ＬＡ２に並行的に一括して転送する（手順Ａ２）。次に、転送制御スイッチＳＷ１０をオフした後、ワード線ＱＬ２に接続される複数のメモリセル（ＭＣ１２１〜ＭＣ２４０）の各々に記憶されているデータを、第１のラッチ回路ＬＡ１に並行的に、一括して読み出してラッチする（手順Ａ３）。次に、例えば、カラム出力制御回路３０３に含まれる一方のカラム出力制御スイッチＳＷ２０をオン状態として、第２のラッチ回路ＬＡ２に格納されている複数のデータの各々を、時分割でカラム単位で読み出し、出力バッファ９１を経由してバス（図５（Ｃ）では不図示）に出力する。次に、カラム出力制御スイッチＳＷ２０をオフ状態とし、カラム出力制御スイッチＳＷ３０をオン状態とし、第１のラッチ回路ＬＡ１に格納されている複数のデータの各々を、時分割でカラム単位で読み出し、出力バッファ９１を経由してバス（図５（Ｃ）では不図示）に出力する。
【００５０】
このような読み出し方式を採用する理由は以下のとおりである。すなわち、点順次駆動に対応するためには、カラム単位（画素単位）がデータを時分割で高速に読み出して液晶パネル側に供給する必要がある。一方、メモリ（ＲＡＭ）４０からデータを読み出す際に
メモリセル毎にデータを読み出すと、センスアンプを経由した読み出しの回数が増え、読出しの高速化には限界がある。また、メモリ（ＲＡＭ）４０の容量が大きいことから、メモリセル毎にデータを読出す場合には、データの読み出し時における消費電力が大きくなり、低消費電力化の点でも限界がある。
【００５１】
そこで、１ワード線（１ライン）分のデータを並行的に（一括して）読み出してラッチ回路にラッチし、その後、ラッチ回路から、時分割でデータを個別に取り出す方式を採用する。このようにすれば、ラッチ回路にデータをラッチするときのみセンスアンプは動作するが、ラッチ回路にデータが格納された後は、センスアンプは動作する必要がない。
【００５２】
また、２つのラッチ回路（ＬＡ１，ＬＡ２）の各々は、１ワード線分のデータを蓄積できればよい。すなわち、２つのラッチ回路によって、合計で１行（１ＲＯＷ）分のデータをラッチできればよい。よって、ラッチ回路（ＬＡ１，ＬＡ２）の容量は、メモリ（ＲＡＭ）４０の容量に比較してはるかに小さくて済む。よって、ラッチ回路（ＬＡ１，ＬＡ２）から、カラム単位でデータを読み出す際、読出しクロックの周波数を容易に高めることができ、高速化が可能であり、かつ、消費電力も低減することができる。
【００５３】
また、図５（Ｃ）のように、２段積みのラッチ（ＬＡ１，ＬＡ２）を設ける構成は、ラッチを１段しか設けない構成に比べて、低消費電力化ならびに読出しの自由度の向上に有利である。この点について、図５（Ｄ）を用いて説明する。図５（Ｄ）では、ワード線ＱＬ１に接続されるメモリセルには、Ｒ１，Ｇ１，Ｂ１の各色の画像データが格納されているものとし、同様に、ワード線ＱＬ２に接続されるメモリセルには、Ｒ２，Ｇ２，Ｂ２の各色の画像データが格納されているものとする。ここで、画像データの取り出し順序が、Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２であるとする。このような読み出しでは、アクセス毎に、異なる行のメモリセルへのアクセスが発生する。このとき、１段のラッチしかもたない構成では、結局、異なるワード線（ＱＬ１，ＱＬ２）に接続されるメモリセルに交互にアクセスする必要が生じ、回路動作が多くなる分、消費電力が増大し、読出し速度も低下する。図５（Ｃ）のように、２段のラッチ回路（ＬＡ１，ＬＡ２）を有していれば、２本のワード線分の画像データをラッチできるため、あとは、自由に画像データを読み出せばよい。つまり、アクセス毎に、異なるワード線に接続されるメモリセルに格納されていたデータを取り出す場合でも、何ら不都合は生じない。よって、２段ラッチをもつ構成は、低消費電力化や読出しの自由度の向上の点で有利である。
【００５４】
（読出し回路の構成と動作の一例）
図６（Ａ）〜図６（Ｄ）は、読出し回路の具体例の構成と動作の概要を示す図である。図６では、一対のビット線（ＢＬａ，ＢＬｂ）に対応した回路構成のみを示している。図示されるように、ワード線ＱＬ１およびビット線（ＢＬａ，ＢＬｂ）には、メモリセルＭＣ１が接続されている。ワード線ＱＬ２およびビット線（ＢＬａ，ＢＬｂ）には、メモリセルＭＣ２が接続されている。また、第１のラッチ回路ＬＡ１および第２のラッチ回路ＬＡ２が設けられている。また、読出したデータ（ＲＤＬ）を出力するための出力バッファ９１が設けられている。第１のラッチ回路ＬＡ１から第２のラッチ回路ＬＡ２へのデータ転送は、転送制御スイッチＳＷ１０によって制御される。また、第１のラッチ回路ＬＡ１からのデータの読出しは、カラム出力制御スイッチＳＷ３０によって制御される。第２のラッチ回路ＬＡ２からのデータの読出しは、カラム出力制御スイッチＳＷ２０によって制御される。上述のとおり、転送制御スイッチＳＷ１０は転送制御回路３０１を構成し、また、カラム出力制御スイッチＳＷ２０およびＳＷ３０は、カラム出力制御回路３０３を構成する。
【００５５】
以下、読出し動作の一例について、順を追って説明する。図６（Ａ）に示すように、まず、メモリセルＭＣ１から、第１のラッチ回路ＬＡ１にデータ（ＤＡ１）が転送される（ワード線ＱＬ１に接続されるメモリセルからの並行的な（一括の）読み出し）。次に、図６（Ｂ）に示すように、第１のラッチ回路ＬＡ１のデータ（ＤＡ１）を、第２のラッチ回路ＬＡ２に転送する。次に、図６（Ｃ）に示すように、メモリセルＭＣ２に記憶されているデータ（ＤＡ２）を、第１のラッチ回路ＬＡ１に転送する。これによって、２本のワード線（ＱＬ１，ＱＬ２）に接続されるメモリセル（ＭＣ１，ＭＣ２・・・）のデータがラッチされた状態となる。次に、図６（Ｄ）のように、第１のラッチ回路ＬＡ１および第２のラッチ回路ＬＡ２からデータを時分割で読み出す。第２のラッチ回路ＬＡ２からデータ（ＤＡ１）を読み出すときは、転送制御スイッチＳＷ１０はオフ状態であり、カラム出力制御スイッチＳＷ２０およびＳＷ３０は各々、実線で示す状態になる。第１のラッチ回路ＬＡ１からデータ（ＤＡ２）を読み出すときは、転送制御スイッチＳＷ１０はオフ状態であり、カラム出力制御スイッチＳＷ２０およびＳＷ３０は各々、点線で示す状態になる。
【００５６】
以上の読出し動作は一例であり、これに限定されるものではない。すなわち、読出し方式としては種々のバリエーションがあり、これらはすべて本発明の技術的範囲に含まれる。例えば、以下のような読出し方式を採用することもできる。
【００５７】
すなわち、図６（Ｂ）において、第１のラッチ回路ＬＡ１から第２のラッチ回路ＬＡ２にデータＤＡ１を転送するとき、同時に、カラム出力制御スイッチＳＷ２０をオンして、第２のラッチ回路ＬＡ２にラッチされたデータＤＡ１を、出力バッファ９１から読出しデータ（ＲＤＬ）として読み出す。次に、図６（Ｃ）において、メモリセルＭＣ２のデータＤＡ２を第１のラッチ回路ＬＡ１にラッチし、同時に、カラム出力制御スイッチＳＷ３０をオンして、第１のラッチ回路ＬＡ１にラッチされたデータＤＡ２を、出力バッファ９１から読出しデータ（ＲＤＬ）として読み出す。
【００５８】
次に、より具体的な読出し回路の構成ならびに読み出し動作について説明する。図７は、読み出し回路（および読出し制御回路）のより具体的な構成を示す回路図である。図７では、図６と同様に、一対のビット線（ＢＬａ，ＢＬｂ）に対応する構成のみを示している。
【００５９】
図７の読出し回路４３は、以下の構成を有する。すなわち、各ビット線（ＢＬａ，ＢＬｂ）にはカラムスイッチ（Ｍ１ａ，Ｍ１ｂ）が設けられている。また、ビット線プリチャージのためにプリチャージ回路（ＰＥ１）が設けられている。プリチャージ回路（ＰＥ１）のプリチャージ動作は、プリチャージ制御信号ＸＰＣＧＬによって制御される。また、１段目のラッチ回路としてのラッチ型センスアンプＳＡ１が設けられている。このラッチ型センスアンプＳＡ１は、第１のラッチ回路ＬＡ１（インバータＩＮＶＱ１ａおよびＩＮＶＱ１ｂにより構成される）と、ＬＡ１の動作／非動作を切換えるための動作切換スイッチＭＳ１とが含まれる。動作切換スイッチＭＳ１のオン／オフは、センスアンプ選択信号ＳＥ１によって切り換えられる。また、カラムスイッチ（Ｍ１ａ，Ｍ１ｂ）のオン／オフは、センスアンプ選択信号ＳＥ１によって制御される。
【００６０】
また、第２のラッチ回路ＬＡ２は、２つのインバータ（ＩＮＶＱ２ａ，ＩＮＶＱ２ｂ）によって構成される。第１のラッチ回路ＬＡ１と第２のラッチ回路ＬＡ２の間には、制御端子付きのインバータＣＩＮＶ１（図６の転送制御スイッチＳＷ１０に相当する）が設けられている。制御端子付きのインバータＣＩＮＶ１の動作は、転送制御信号ＣＳＬＬ１によって制御される。また、図６の２つのカラム出力制御スイッチ（ＳＷ２０，ＳＷ３０）の各々に相当する制御端子付きのインバータ（ＣＩＮＶ２，ＣＩＮＶ３）が設けられている。制御端子付きのインバータ（ＣＩＮＶ２，ＣＩＮＶ３）の動作は各々、カラム出力制御信号（ＣＳＰＰ１ならびに／ＣＳＰＰ１）によって制御される。制御端子付きのインバータ（ＣＩＮＶ２，ＣＩＮＶ３）の各々から出力されるデータは、出力段のバッファ（ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮからなるＣＭＯＳインバータＩＮＶＸ）によってレベル反転され、読出しデータＲＤＬとしてバス（ＢＵＳ）に出力される。
【００６１】
また、表示系制御回路２６０内に設けられる読出し制御回路２６７には、カラムアドレス（ＣＯＬ ＡＤＤ）と、キック信号ＲＬＩＮＥ（１本のワード線の選択タイミングを決めるタイミング制御信号）と、読出し回路４３（液晶パネル側）の動作クロックＬＣＬＫ
と、ローアドレス（ＲＯＷ ＡＤＤ）が入力される。読出し制御回路２６７は、これらの信号の少なくとも一つを用いて、プリチャージ制御信号（ＸＰＣＧＬ），センスアンプ選択信号（ＳＥ１），転送制御信号（ＣＳＬＬ１），カラム出力制御信号（ＣＳＰＰ１ならびに／ＣＳＰＰ１）を生成する。
【００６２】
図８は、図７の読出し回路の動作を説明するためのタイミング図である。図８において、時刻ｔ１にキック信号ＲＬＩＮＥがハイレベルになる。読出し制御回路２６７は、ロウアドレス（ＲＯＷ ＡＤＤ）を取り込んで、取り込んだアドレスのワード線（すなわち、ワード線ＱＬ１）を選択する。これにより、時刻ｔ２にワード線ＱＬ１が立ち上がり、ワード線ＱＬ１に接続されるメモリセルの各々からデータが読み出され、一対のビット線（ＢＬａ，ＢＬｂ）の電位が変化する（一方がＨレベル，他方がＬレベルになる）。
【００６３】
プリチャージ制御信号ＸＰＧＣＬは、時刻ｔ２に立ち上がる。時刻ｔ３にセンスアンプ選択信号ＳＥ１がハイレベル（アクティブレベル）となる。これに伴い、カラムスイッチ（Ｍ１ａ，Ｍ１ｂ）がオンし、かつ、第１のラッチ回路ＬＡ１が動作可能状態となる。したがって、一対のビット線（ＢＬａ，ＢＬｂ）を経由してメモリセルＭＣ１から読出されたデータＤＡ１が第１のラッチ回路ＬＡ１に伝達され、ラッチされる。
【００６４】
次に、時刻ｔ４に転送制御信号ＣＳＬＬ１がハイレベル（アクティブレベル）となり、これによって、制御端子付きのインバータＣＩＮＶ１がオンし、第１のラッチ回路ＬＡ１に蓄積されていたデータＤＡ１が第２のラッチ回路ＬＡ２に転送される。また、時刻ｔ４において、カラム出力制御信号ＣＳＰＰ１が立ち上がり、／ＣＳＰＰ１が立ち下がる。これによって、制御端子付のインバータＣＩＮＶ２がオンし、ＣＩＮＶ３がオフする。したがって、第２のラッチ回路ＬＡ２にラッチされたデータＤＡ１が、出力バッファ９１から、読出しデータＲＤＬとしてバス（ＢＵＳ）に出力される。
【００６５】
次に、時刻ｔ５に、キック信号ＲＬＩＮＥがハイレベルになる。時刻ｔ６にワード線ＱＬ２が立ち上がり、ワード線ＱＬ２に接続されるメモリセルの各々からデータが読み出され、一対のビット線（ＢＬａ，ＢＬｂ）の電位が変化する（一方がＨレベル，他方がＬレベルになる）。
【００６６】
プリチャージ制御信号ＸＰＧＣＬは、時刻ｔ６に立ち上がる。時刻ｔ７にセンスアンプ選択信号ＳＥ１がハイレベル（アクティブレベル）となる。これに伴い、カラムスイッチ（Ｍ１ａ，Ｍ１ｂ）がオンし、かつ、第１のラッチ回路ＬＡ１が動作可能状態となる。したがって、一対のビット線（ＢＬａ，ＢＬｂ）を経由してメモリセルＭＣ２から読出されたデータＤＡ２が第１のラッチ回路ＬＡ１に伝達され、ラッチされる。転送制御信号ＣＳＬＬ１はローレベルのままであり、よって、制御端子付インバータＣＩＮＶ１はオフ状態である。
【００６７】
時刻ｔ８に、カラム出力制御信号ＣＳＰＰ１が立ち下がり、／ＣＳＰＰ１が立ち上がる。これによって、制御端子付のインバータＣＩＮＶ２がオフし、ＣＩＮＶ３がオンする。したがって、第１のラッチ回路ＬＡ１にラッチされているデータＤＡ２が、出力バッファ９１から、読出しデータＲＤＬとしてバス（ＢＵＳ）に出力される。図８に示す読出し動作は無駄がなく、効率的にデータを読み出すことができるという利点がある。
【００６８】
（カラム出力制御信号の生成について）
次に、カラム出力制御信号ＣＳＰＰ１，／ＣＳＰＰ１）ならびに転送制御信号ＣＳＬＬ１
の生成について説明する。図９（Ａ），図９（Ｂ）は、カラム出力制御信号および転送制御信号の生成の例について説明するための図である。先に説明したように、カラム出力制御信号（ＣＳＰＰ１，／ＣＳＰＰ１）ならびに転送制御信号ＣＳＬＬ１は、カラムアドレス（ＣＯＬ ＡＤＤ）に基づいて生成することができる。
【００６９】
図９（Ａ）では、読出し制御回路２６７に設けられたデコーダ２７３が、カラムアドレス（ＣＯＬ ＡＤＤ）を遅延回路２７１によって遅延した信号に基づいて、カラム出力制御信号ＣＳＰＰ１，／ＣＳＰＰ１）ならびに転送制御信号（ＣＳＬＬ１）を生成する。カラムアドレス（ＣＯＬ ＡＤＤ）を遅延回路２７１で遅延させるのは、読出しデータを受ける側の負担を軽減するためである。すなわち、読出し回路４３からのデータの読出しが、あまりに高速になされると、読出しデータを受ける側の回路が高速動作を余儀なくされ、よって負担が大きくなる。そこで、図９（Ａ），図９（Ｂ）では、カラムアドレスに一定の遅延を与え、読出しデータを受け取る側の回路の負担を軽減している。
【００７０】
図９（Ｂ）では、カラム単位の読出しの制御信号として、カラムアドレス（ＣＯＬ ＡＤＤ）および画像表示制御信号（具体的には色選択信号）ＣＬＳを併用する。すなわち、図９（Ｂ）は、列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレスと画像表示制御信号（例えば、色選択信号）とを組み合わせて用いる回路の構成例を示している。図９（Ｂ）において、読出し制御回路２６７は、カラムアドレス（ＣＯＬ ＡＤＤ）と、画像表示制御信号（例えば、ＲＧＢのいずれかの色を選択するための色選択信号）ＣＬＳの組み合わせに基づいて、カラム出力制御信号ＣＳＰＰ１，／ＣＳＰＰ１）ならびに転送制御信号（ＣＳＬＬ１）を生成する。これによって、例えば、８ビット幅の各色毎の画像データを出力することができる。このように、ＲＧＢの各色毎に複数ビットの画像データを送出することができる場合、画像表示制御信号（例えば、色選択信号）ＣＬＳとカラムアドレス信号の組み合わせによって、例えば、各色毎のデータを時分割で読み出すことも可能である。
【００７１】
（第２の実施形態）
本実施形態では、データの読出し時において、複数の出力バッファの各々から、データが同時に出力されることを防止するために、カラムを切り換える際に、意図的にリセット期間を設ける制御について説明する。
【００７２】
点順次駆動方式に対応したメモリ（ＲＡＭ）４０の出力は、例えば、バス（ＢＵＳ）を経由して次段の回路に伝送される。よって、メモリ（ＲＡＭ）４０内の複数の出力段のバッファ（すなわち、出力段のアンプ）が共通のバス（ＢＵＳ）に接続される。特に、表示用メモリ（ＲＡＭ）４０は、大型のＬＣＤパネルに対応するために必然的に大容量となる。これに伴い、バス（ＢＵＳ）につながるアンプ数が増大し、アンプ毎にバス（ＢＵＳ）の配線遅延が異なり、読出しのタイミング制御がむずかしくなる。よって、複数の出力段のバッファ（出力段のアンプ）が同時にバス（ＢＵＳ）に接続される事態が生じるときがある。この場合、複数の出力段のバッファ（出力段のアンプ）同士がバス（ＢＵＳ）を介して相互に接続されることになり、不要な電流（貫通電流）が流れるという不都合が生じる。この不都合を防止するためには、カラムを切り換える際に、意図的にデータの競合を避けるための期間（リセット期間）を設けるのが有効である。以下、リセット期間を設けるための構成およびその動作について、図１０〜図１２を参照して説明する。
【００７３】
図１０は、カラムを切り換える際に、リセット期間を設けることができる構成をもつメモリ（ＲＡＭ）の構成例を示す回路図である。図１０のメモリ（ＲＡＭ）では、出力段にリセット制御回路４７が設けられている。その他の部分の回路構成は、図７の回路構成と同じである。
【００７４】
図示されるように、リセット制御回路４７は、アンドゲート（ＡＮＤ１００）およびオアゲート（ＯＲ１０２）を含む。アンドゲート（ＡＮＤ１００）の動作は、リセット制御信号ＣＳＬＣ１によって制御される。すなわち、リセット制御信号ＣＳＬＣ１がローレベルのときは、アンドゲート（ＡＮＤ１００）の出力レベルはローレベルに固定される。リセット制御信号ＣＳＬＣ１がハイレベルのときは、アンドゲート（ＡＮＤ１００）から、入力信号（すなわち、制御端子機能付きインバータＣＩＮＶ２およびＣＩＮＶ３の出力信号）がそのまま出力される。
【００７５】
また、オアゲート（ＯＲ１０２）の動作は、リセット制御信号／ＣＳＬＣ１によって制御される。すなわち、リセット制御信号／ＣＳＬＣ１がハイレベルのときは、オアゲート（ＯＲ１０２）の出力レベルはハイレベルに固定される。リセット制御信号／ＣＳＬＣ１がローレベルのときは、オアゲート（ＯＲ１０２）から、入力信号（すなわち、制御端子機能付きインバータＣＩＮＶ２およびＣＩＮＶ３の出力信号）がそのまま出力される。アンドゲート（ＡＮＤ１００）およびノアゲート（ＯＲ１０２）の出力が強制的に固定される場合、ＣＭＯＳインバータＩＮＶＸを構成するＮＭＯＳトランジスタＭＮおよびＰＭＯＳトランジスタＭＰは共にオフし、読出し回路４３はバス（ＢＵＳ）から切り離される。これによって、カラム切り換え時において、複数の出力段のバッファ同士がバス（ＢＵＳ）を介して相互に接続される事態が確実に防止される。
【００７６】
なお、図１０の回路では、制御端子機能付きインバータＣＩＮＶ２およびＣＩＮＶ３の出力信号は最終的な出力データではなく、中間データ（ＲＤ）となる。この中間データ（ＲＤ）は、リセット制御回路４７ならびに出力段のバッファ（ＣＭＯＳインバータＩＮＶＸ）を経由して、読出しデータＲＤＬとしてバス（ＢＵＳ）に出力される。
【００７７】
図１１は、図１０の読出し回路の動作を説明するためのタイミング図である。中間データ（ＲＤ）が得られるまでの動作は、図８を用いて説明した動作と同じである。図１１で注目すべき点は、リセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）によって、リセット期間ＴＸが設けられる点である。すなわち、時刻ｔ４０において、リセット制御信号ＣＳＬＣ１が立ち上がり，リセット制御信号／ＣＳＬＣ１が立ち下がる。これによって、リセット制御回路４７を構成するアンドゲート（ＡＮＤ１００）およびオアゲート（ＯＲ１０２）、ならびにＣＭＯＳインバータＩＮＶＸを経由して、バス（ＢＵＳ）に読出しデータ（ＲＤＬ）が出力される。
【００７８】
時刻ｔ５０に、リセット制御信号ＣＳＬＣ１が立ち下がり，リセット制御信号／ＣＳＬＣ１が立ち上がる。これによって、リセット制御回路４７を構成するアンドゲート（ＡＮＤ１００）およびオアゲート（ＯＲ１０２）の各々の出力レベルが“Ｌ”，“Ｈ”に強制的に固定される。これに伴い、ＣＭＯＳインバータＩＮＶＸを構成するＮＭＯＳトランジスタＭＮおよびＰＭＯＳトランジスタＭＰは共にオフする。時刻ｔ９０において、リセット制御信号ＣＳＬＣ１が立ち上がり、リセット制御信号／ＣＳＬＣ１が立ち下がり、データＤＡ２がバス（ＢＵＳ）に出力される。時刻ｔ５０〜時刻ｔ９０までの期間がリセット期間となる。ここで、リセット期間とは、「リセット制御信号ＣＳＬＣ１を、所定時間だけ例えばローレベル（非アクティブレベル）に固定し、／ＣＳＬＣ１を例えばハイレベル（非アクティブレベル）に固定し、これによって、カラム切り換え時（すなわち、読出しデータの切り換え時）における読出しデータの競合を防止するための期間」である。
【００７９】
リセット期間ＴＸにおいては、ＣＭＯＳインバータＩＮＶＸを構成するＮＭＯＳトランジスタＭＮおよびＰＭＯＳトランジスタＭＰは共にオフし、読出し回路４３はバス（ＢＵＳ）から切り離される。これによって、カラム切り換え時において、複数の出力段のバッファ同士がバス（ＢＵＳ）を介して相互に接続される事態が確実に防止される。よって、不要な貫通電流が生じない。
【００８０】
リセット期間ＴＸにおいては、読出しデータ（ＲＤＬ）は不定となる。但し、例えば、バス（ＢＵＳ）のデータをラッチするラッチ回路を別途、設けて、リセット期間ＴＸにおいて、直前のデータを維持する構成を採用すれば、読出しデータが不定となる事態は生じない。
【００８１】
図１２（Ａ）〜図１２（Ｃ）は、リセット制御信号の生成について説明するための図である。リセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）は、カラムアドレス（ＣＯＬ ＡＤＤ）、画像表示制御信号（色選択信号）ＣＳＬ、カラムアドレスと画像表示制御信号（色選択信号）を合成した信号のいずれかに基づいて生成することができる。
【００８２】
図１２（Ａ）では、読出し制御回路２６７に設けられたデコーダ２７３が、カラムアドレス（ＣＯＬ ＡＤＤ）に基づいてリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成している。カラムアドレス（ＣＯＬ ＡＤＤ）を切り換える際に、そのレベルを所定時間、強制的に固定することによって、図１１に示すようなリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成することができる。
【００８３】
図１２（Ｂ）では、読出し制御回路２６７に設けられたデコーダ２７３が、画像表示制御信号（色選択信号）ＣＳＬに基づいてリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成している。画像表示制御信号（色選択信号）ＣＳＬを切り換える際に、そのレベルを所定時間、強制的に固定することによって、図１１に示すようなリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成することができる。
【００８４】
図１２（Ｃ）では、読出し制御回路２６７に設けられた合成回路２６９が、カラムアドレス（ＣＯＬ ＡＤＤ）と画像表示制御信号（色選択信号）ＣＳＬを合成する。デコーダ２７３は、その合成信号に基づいて、リセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成する。合成信号のレベルを、周期的に所定時間、強制的に固定することによって、図１１に示すようなリセット制御信号（ＣＳＬＣ１，／ＣＳＬＣ１）を生成することができる。
【００８５】
（第３の実施形態）
本実施形態では、メモリからバスに供給する信号のレベルを強制的に固定できる回路構成について説明する。
【００８６】
表示パネルのニーズによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合がある。この場合、画像データのレベルの強制固定をメモリ（ＲＡＭ）４０に設けたバッファ回路によって実現できれば、表示パネル側の負担が軽減され、表示パネル側の占有面積の低減に役立つ。そこで、図１３のメモリ（ＲＡＭ）４０では、読出しデータのレベルを強制的に固定するための出力レベル制御回路（具体的には、表示固定制御信号によって出力が制御されるバッファ回路：以下、単にバッファ回路という）を設ける。
【００８７】
図１３は、読出しデータのレベルを強制的に固定する機能をもつメモリ（ＲＡＭ）の主要部の構成を示す図である。読出しデータのレベルを強制的に固定するためのバッファ回路ＢＦは、表示固定制御信号（ＸＴＣＲＬ）および読出しデータ（ＲＤＬ）が入力されるナンドゲートＮＡＮＤ１００と、読出しデータ（ＲＤＬ）のレベルを反転するインバータＩＮＶ１０１と、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１からなるＣＭＯＳ構成の出力段回路（ＯＳＢ）と、表示固定制御信号（ＸＴＣＲＬ）のレベルを反転するインバータ１０２と、出力固定用のプルダウントランジスタ（ＭＰＬＤ１）と、を有する。上述のバッファ回路ＢＦは、メモリからの出力信号のレベルを強制的に制御する出力レベル制御回路として機能する。プルダウントランジスタ（ＭＰＬＤ１）は、ＮＭＯＳトランジスタで構成される。なお、ナンドゲートＮＡＮＤ１００は、ＰＭＯＳトランジスタＭＰ１を駆動する駆動素子として機能する。インバータＩＮＶ１０１は、ＮＭＯＳトランジスタＭＮ１を駆動する駆動素子として機能する。
【００８８】
表示固定制御信号（ＸＣＴＲＬ）がハイレベルのときは、プルダウントランジスタ（ＭＰＬＤ１）はオフする。よって、バッファ回路ＢＦから、メモリからの読出しデータＲＤＬが、そのまま出力される。一方、表示固定制御信号（ＸＣＴＲＬ）がローレベルのときは、プルダウントランジスタ（ＭＰＬＤ１）がオンする。したがって、バッファ回路ＢＦの出力（ＯＵＴ）は、強制的にローレベルに固定される。
【００８９】
図１４は、読出しデータのレベルを強制的に固定するためのバッファ回路の動作を説明するためのタイミング図である。表示固定制御信号（ＸＣＴＲＬ）は、時刻ｔ２１にハイレベルからローレベルに変化する。時刻ｔ２０において、表示固定制御信号（ＸＣＴＲＬ）はハイレベルであるため、バッファ回路ＢＦからは、読出しデータＲＤＬがそのまま出力される。すなわち、時刻ｔ２０において、読出しデータＲＤＬがローレベルからハイレベルに変化すると、バッファ回路ＢＦの出力（ＯＵＴ）も同様に、ローレベルからハイレベルに変化する。
【００９０】
一方、時刻ｔ２１において、表示固定制御信号（ＸＣＴＲＬ）がハイレベルからローレベルに変化すると、バッファ回路ＢＦの出力（ＯＵＴ）は、強制的にローレベルに固定される。
【００９１】
以上、本発明の実施形態について説明したが、本発明はこれらに限定されるものではなく、本発明の趣旨から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【００９２】
例えば、上述の実施形態では、ラッチ回路の例として、ラッチ型センスアンプを用いたが、これに限定されるものではない。すなわち、ラッチのみを目的としたラッチ回路と、データの増幅を目的としたアンプとを区別して設ける構成であってもよい。基本的には、各メモリセルからのデータをラッチするラッチ回路が存在すればよい。ラッチ回路の構成は問わない。使用されるメモリセルの回路構成も、ＳＲＡＭ型に限定されるものではなく、例えば、ＤＲＡＭ型のメモリセルも使用することもできる。
【００９３】
また、上述の実施形態では、表示パネルの１行（１走査線）分のデータを、メモリ内の２本のワード線に接続されるメモリセルに分割して記憶しているが、これは一例であり、３本以上のワード線に接続されるメモリセルに分割して記憶する構成を採用することもあり得る。
【００９４】
以上説明したように、本発明の少なくとも一つの実施態様によれば、例えば、以下の効果を得ることができる。但し、以下の効果は同時に得られるとは限らず、以下の効果の列挙が本発明を不当に限定する根拠とされてはならない。
（１）表示パネルの１行（１走査線）分のデータを、メモリ内の２本のワード線のメモリセルに分割して記憶することによって、メモリの縦サイズ（高さ）を縮小することができる。よって、例えば、液晶駆動用ＩＣの小型化、ローコスト化が実現される。
（２）１本のワード線に接続される複数のメモリセルから並行的に一括してデータを読み出すため、各メモリセルへのアクセス毎にワード線を立ち上げる方式に比べて、メモリ（ＲＡＭ）におけるライン駆動（消費電流大）の総数を減らすことができる。また、ラッチ回路は容量が小さく、構成も簡単であり、ラッチ回路からのデータの読出しは低パワーで行うことができる。よって、回路の低消費電力化を無理なく実現することができる。
（３）２段のラッチ回路を設け、異なるワード線に接続されるメモリセルのデータを２段のラッチの少なくとも一方に蓄積した後に、データをカラム単位で時分割で出力するという読出し方式をとるため、アクセス毎に、異なるワード線に接続されるメモリセルに格納されていたデータを取り出す場合でも、自由にデータを取り出すことができる。つまり、２段のラッチ回路をもつことによって、ラッチ回数が少なくて済み、低消費電力化が可能であり、かつ、読出しの自由度も向上する。
（４）１行（１走査線）に接続される複数の画素の各々に、画像データを時分割で供給することが可能な、点順次駆動に対応した画像メモリの高速化と低消費電力化の双方を、無理なく実現することができる。
（５）例えば、カラムアドレスに一定の遅延を与えて、カラム出力制御信号の発生タイミングを所定時間、遅延させることによって、メモリからの読出しデータを受ける側の回路の負担を軽減することができる。
（６）カラムを切換える際にリセット期間を設けることによって、読出しデータの競合が生じず、不要な貫通電流の発生を防止することができる。
（７）メモリに、読出しデータのレベルを強制的に固定するための出力レベル制御回路を設けることによって、画像データの全部（または一部）のレベルを強制的に固定しなければならない場合における表示パネル側の負担が軽減される。
（８）列（カラム）単位の時分割の読み出しのための時分割制御信号として、カラムアドレス信号および画像表示制御信号（例えば、表示色選択信号）とを組み合わせて使用することにより、例えば、色毎のデータを時分割で読み出すことができる。
（９）ＣＰＵ側からのライトアクセスと、表示パネル（画像表示部）に向けたリードアクセスとが競合しないように調停回路によって調停を行う場合の制御が容易化される。すなわち、メモリセルからの例えば１行分の画像データの並行的な読み出し（ライン駆動）が終われば、ＣＰＵ側からのライトアクセスには影響がなくなり、調停回路は動作する必要がなくなる。すなわち、本発明によれば、調停回路の回路動作の条件を絞り込むことができるため、調停回路による制御が容易化される。
【００９５】
本発明は、メモリ（メモリを含む集積回路装置）の低消費電力化と高速化を無理なく実現することができるという効果を奏し、したがって、メモリを有する集積回路装置、電気光学装置および電子機器等として有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の一実施形態に係る集積回路装置の構成を示すブロック図
【図２】メモリセルアレイの構成の一例を示す図
【図３】液晶表示モジュールの構成例を示す図
【図４】図３に示される液晶駆動用ＩＣの内部の構成の一例を示す図
【図５】図５（Ａ）〜図５（Ｄ）は、点順次駆動に対応したメモリ（ＲＡＭ）の、全体的な構成および動作の概要の一例を示す図
【図６】図６（Ａ）〜図６（Ｄ）は、読出し回路の具体例の構成と動作の概要を示す図
【図７】読み出し回路（および読出し制御回路）のより具体的な構成例を示す回路図
【図８】図７の読出し回路の動作を説明するためのタイミング図
【図９】図９（Ａ），図９（Ｂ）は、カラム出力制御信号および転送制御信号の生成の例について説明するための図
【図１０】カラムを切り換える際に、リセット期間を設けることができる構成をもつメモリ（ＲＡＭ）の構成例を示す回路図
【図１１】図１０の読出し回路の動作を説明するためのタイミング図
【図１２】図１２（Ａ）〜図１２（Ｃ）は、リセット制御信号の生成について説明するための図
【図１３】読出しデータのレベルを強制的に固定する機能をもつメモリ（ＲＡＭ）の主要部の構成を示す図
【図１４】読出しデータのレベルを強制的に固定するためのバッファ回路の動作を説明するためのタイミング図
【符号の説明】
【００９７】
４３ 読出し回路、４４ ワード線ドライバ、９１ 出力バッファ、
２６０ 表示系制御回路、２６７ 読出し制御回路、３００ ＬＣＤパネル、
ＳＡ ラッチ型センスアンプ、ＱＬ ワード線、ＢＬ ビット線、
ＬＡ１ 第１のラッチ回路、ＬＡ２ 第２のラッチ回路
【特許請求の範囲】
【請求項１】
メモリを有する集積回路装置であって、
前記メモリは、
第１のワード線に接続される第１のメモリセル群と、
第２のワード線に接続される第２のメモリセル群と、
前記第１のメモリセル群に含まれる複数のメモリセルの各々に記憶されているデータまたは前記第２のメモリセル群に含まれる複数のメモリセルの各々に記憶されているデータを一括してラッチする第１のラッチ回路と、
前記第１のラッチ回路に格納されているデータを一括してラッチする第２のラッチ回路と、
前記第１のラッチ回路と前記第２のラッチ回路の間に設けられ、前記第１のラッチ回路から前記第２のラッチ回路へのデータの転送を制御するための転送制御回路と、
前記第１のラッチ回路または前記第２のラッチ回路から、データをカラム単位で出力させるためのカラム出力制御回路と、
前記転送制御回路および前記カラム出力制御回路の動作を制御する読出し制御回路と、
を有することを特徴とする集積回路装置。
【請求項２】
請求項１記載の集積回路装置であって、
前記メモリは、点順次駆動される画像表示部の画素の各々に供給する画像データを記憶する画像メモリであり、
前記画像表示部における１行分の画像データが複数のデータ群に分割され、分割されたデータ群の一つが前記第１のメモリセル群に格納され、分割された他のデータ群が前記第２のメモリセル群に格納されることを特徴とする集積回路装置。
【請求項３】
請求項１または請求項２記載の集積回路装置であって、
前記第１のラッチ回路は、１つのメモリセルに対応するビット線の電圧を増幅してラッチするラッチ型センスアンプを構成することを特徴とする集積回路装置。
【請求項４】
請求項２または請求項３記載の集積回路装置であって、
前記読出し制御回路は、カラムアドレス信号に基づいて、前記カラム出力制御回路のオン／オフを制御するためのカラム出力制御信号を生成することを特徴とする集積回路装置。
【請求項５】
請求項２または請求項３記載の集積回路装置であって、
前記読出し制御回路は、カラムアドレス信号および前記画像表示部における表示を制御するための画像表示制御信号に基づいて、前記カラム出力制御回路のオン／オフを制御するためのカラム出力制御信号を生成することを特徴とする集積回路装置。
【請求項６】
請求項４または請求項５記載の集積回路装置であって、
前記読出し制御回路は、前記カラム出力制御信号を生成する際に、前記カラム出力制御信号の発生タイミングを所定時間だけ遅延させることを特徴とする集積回路装置。
【請求項７】
請求項１〜請求項６のいずれか記載の集積回路装置であって、
前記カラム出力制御回路の次段に設けられたリセット制御回路を、さらに有し、
前記リセット制御回路の動作は、前記読出し制御回路から出力されるリセット制御信号によって制御され、
前記読出し制御回路は、カラムの切り換えの際に、前記リセット制御信号のレベルを、所定時間だけ所定レベルに固定して、読出しデータの競合を防止するためのリセット期間を設けることを特徴とする集積回路装置。
【請求項８】
請求項１〜請求項７のいずれかに記載の集積回路装置であって、
前記カラム出力制御回路を経由してカラム単位で読み出された前記データのレベルを強制的に固定するための出力レベル制御回路を、さらに有することを特徴とする集積回路装置。
【請求項９】
請求項１〜請求項８のいずれかに記載の集積回路装置であって、
前記メモリは、前記メモリへの前記データの書き込みアクセスと、前記メモリからの前記データの読み出しアクセスとが競合しないようにアクセスタイミングを制御する調停回路を、さらに有することを特徴とする集積回路装置。
【請求項１０】
請求項１〜請求項９のいずれかに記載の集積回路装置を搭載する電気光学装置。
【請求項１１】
請求項１０記載の電気光学装置を搭載する電子機器。
【請求項１】
メモリを有する集積回路装置であって、
前記メモリは、
第１のワード線に接続される第１のメモリセル群と、
第２のワード線に接続される第２のメモリセル群と、
前記第１のメモリセル群に含まれる複数のメモリセルの各々に記憶されているデータまたは前記第２のメモリセル群に含まれる複数のメモリセルの各々に記憶されているデータを一括してラッチする第１のラッチ回路と、
前記第１のラッチ回路に格納されているデータを一括してラッチする第２のラッチ回路と、
前記第１のラッチ回路と前記第２のラッチ回路の間に設けられ、前記第１のラッチ回路から前記第２のラッチ回路へのデータの転送を制御するための転送制御回路と、
前記第１のラッチ回路または前記第２のラッチ回路から、データをカラム単位で出力させるためのカラム出力制御回路と、
前記転送制御回路および前記カラム出力制御回路の動作を制御する読出し制御回路と、
を有することを特徴とする集積回路装置。
【請求項２】
請求項１記載の集積回路装置であって、
前記メモリは、点順次駆動される画像表示部の画素の各々に供給する画像データを記憶する画像メモリであり、
前記画像表示部における１行分の画像データが複数のデータ群に分割され、分割されたデータ群の一つが前記第１のメモリセル群に格納され、分割された他のデータ群が前記第２のメモリセル群に格納されることを特徴とする集積回路装置。
【請求項３】
請求項１または請求項２記載の集積回路装置であって、
前記第１のラッチ回路は、１つのメモリセルに対応するビット線の電圧を増幅してラッチするラッチ型センスアンプを構成することを特徴とする集積回路装置。
【請求項４】
請求項２または請求項３記載の集積回路装置であって、
前記読出し制御回路は、カラムアドレス信号に基づいて、前記カラム出力制御回路のオン／オフを制御するためのカラム出力制御信号を生成することを特徴とする集積回路装置。
【請求項５】
請求項２または請求項３記載の集積回路装置であって、
前記読出し制御回路は、カラムアドレス信号および前記画像表示部における表示を制御するための画像表示制御信号に基づいて、前記カラム出力制御回路のオン／オフを制御するためのカラム出力制御信号を生成することを特徴とする集積回路装置。
【請求項６】
請求項４または請求項５記載の集積回路装置であって、
前記読出し制御回路は、前記カラム出力制御信号を生成する際に、前記カラム出力制御信号の発生タイミングを所定時間だけ遅延させることを特徴とする集積回路装置。
【請求項７】
請求項１〜請求項６のいずれか記載の集積回路装置であって、
前記カラム出力制御回路の次段に設けられたリセット制御回路を、さらに有し、
前記リセット制御回路の動作は、前記読出し制御回路から出力されるリセット制御信号によって制御され、
前記読出し制御回路は、カラムの切り換えの際に、前記リセット制御信号のレベルを、所定時間だけ所定レベルに固定して、読出しデータの競合を防止するためのリセット期間を設けることを特徴とする集積回路装置。
【請求項８】
請求項１〜請求項７のいずれかに記載の集積回路装置であって、
前記カラム出力制御回路を経由してカラム単位で読み出された前記データのレベルを強制的に固定するための出力レベル制御回路を、さらに有することを特徴とする集積回路装置。
【請求項９】
請求項１〜請求項８のいずれかに記載の集積回路装置であって、
前記メモリは、前記メモリへの前記データの書き込みアクセスと、前記メモリからの前記データの読み出しアクセスとが競合しないようにアクセスタイミングを制御する調停回路を、さらに有することを特徴とする集積回路装置。
【請求項１０】
請求項１〜請求項９のいずれかに記載の集積回路装置を搭載する電気光学装置。
【請求項１１】
請求項１０記載の電気光学装置を搭載する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−１６９１６１（Ｐ２００９−１６９１６１Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−８１１５（Ｐ２００８−８１１５）
【出願日】平成２０年１月１７日（２００８．１．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１７日（２００８．１．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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