電圧制御発振器およびＰＬＬ回路
【課題】 電圧制御発振器の発振周波数範囲を広くし、かつ制御電圧のみにより発振周波数を調整する。
【解決手段】 電圧比較回路は、制御電圧が第１参照電圧より低いときに第１電圧比較信号を活性化させ、制御電圧が第２参照電圧より高いときに第２電圧比較信号を活性化させる。カウンタは、カウントクロックに同期して、第１比較結果信号の活性化中にカウンタ値を減少させ、第２比較結果信号の活性化中にカウンタ値を増加させる。発振回路は、複数の発振周波数帯域のいずれかをカウンタ値に応じて選択するとともに、選択した発振周波数帯域において制御電圧に応じて発振周波数を調整して出力クロックを出力する。これにより、動作条件の変動あるいは制御電圧の設定範囲の縮小に対して広い発振周波数範囲を確保でき、かつ電圧制御発振器の発振周波数を制御電圧のみにより調整できる。
【解決手段】 電圧比較回路は、制御電圧が第１参照電圧より低いときに第１電圧比較信号を活性化させ、制御電圧が第２参照電圧より高いときに第２電圧比較信号を活性化させる。カウンタは、カウントクロックに同期して、第１比較結果信号の活性化中にカウンタ値を減少させ、第２比較結果信号の活性化中にカウンタ値を増加させる。発振回路は、複数の発振周波数帯域のいずれかをカウンタ値に応じて選択するとともに、選択した発振周波数帯域において制御電圧に応じて発振周波数を調整して出力クロックを出力する。これにより、動作条件の変動あるいは制御電圧の設定範囲の縮小に対して広い発振周波数範囲を確保でき、かつ電圧制御発振器の発振周波数を制御電圧のみにより調整できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器（ＶＣＯ：Voltage Control Oscillator）およびＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
一般に、クロック同期型の半導体装置は、外部端子を介して供給される外部クロックに同期した内部クロック（内部回路で使用されるクロック）を生成するためのＰＬＬ回路を有している。ＰＬＬ回路は、内部クロックを生成する電圧制御発振器を有し、内部クロックを外部クロックに同期させるために、外部クロックおよび内部クロックの位相を比較し、位相比較結果に応じて電圧制御発振器の制御電圧を調整する。
【０００３】
ＰＬＬ回路のロックレンジ（ＰＬＬ回路により生成されるクロックの周波数範囲）は、出来るだけ広いほうがよい。しかしながら、ＰＬＬ回路のロックレンジは、半導体素子の製造ばらつき、動作温度の変動、電源電圧の変動等に伴う電圧制御発振器の発振周波数の低下、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に起因して狭くなる。このため、例えば、特許文献１では、互いに異なる発振周波数帯域を有する複数の電圧制御発振器を備え、外部クロックの周波数に応じて電圧制御発振器により生成されるクロックのいずれかを内部クロックとして出力するＰＬＬ回路が開示されている。また、特許文献２では、複数のインバータを有するリングオシレータを備え、リングオシレータ内で内部クロックを生成するためにループ接続されるインバータの数を、半導体記憶装置の動作周波数に関連する情報（動作周波数関連情報）に基づいて変更するＰＬＬ回路が開示されている。
【特許文献１】特開平９−２８４１３０号公報
【特許文献２】特開平８−１８０６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１、２の電圧制御発振器は、ＰＬＬ回路に適用することを想定して構成されているため、電圧制御発振器の発振周波数帯域を切り替えるためには、外部クロックの周波数や動作周波数関連情報が必要となる。すなわち、特許文献１、２の電圧制御発振器では、制御電圧のみにより発振周波数を調整することはできず、適用対象が限定されてしまう。
【０００５】
また、特許文献１のＰＬＬ回路は、周波数カウンタを用いて外部クロックの周波数を電圧制御発振器に直接伝達するため、外部クロックのゆらぎが電圧制御発振器における発振周波数帯域の切替動作に与える影響が大きい。特許文献１のＰＬＬ回路では、この問題を解決するために、周波数カウンタのカウンタ値を保持するレジスタ等を設けているが、レジスタ等を形成することでＰＬＬ回路の回路規模が増大してしまう。さらに、特許文献２のＰＬＬ回路は、半導体記憶装置の外部制御信号（モード信号、アドレス信号など）を直接的または間接的に利用して動作周波数関連情報を示す信号を生成するため、所定仕様の外部制御信号を有する半導体記憶装置にしか用いることができない。
【０００６】
本発明の目的は、発振周波数範囲を広くでき、かつ制御電圧のみにより発振周波数を調整できる電圧制御発振器を提供することにある。本発明の別の目的は、回路規模を増大させることなく、ロックレンジを広くできるＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の電圧制御発振器の一形態では、電圧比較回路は、制御電圧、第１および第２参照電圧を受け、制御電圧が第１参照電圧より低いときに第１電圧比較信号を活性化させ、制御電圧が第２参照電圧より高いときに第２電圧比較信号を活性化させる。第２参照電圧は、第１参照電圧より高く設定されている。カウンタは、カウントクロックに同期して、第１電圧比較信号の活性化中にカウンタ値を減少させ、第２電圧比較信号の活性化中にカウンタ値を増加させる。発振回路は、互いに異なる複数の発振周波数帯域を有し、カウンタ値に応じて発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において制御電圧に応じて発振周波数を調整して出力クロックを出力する。
【０００８】
以上のような構成の電圧制御発振器では、発振回路は、互いに異なる複数の発振周波数帯域を有し、カウンタ値に基づいて発振周波数帯域を切り替える。カウンタ値は、制御電圧と第１および第２参照電圧との大小関係に応じて変更される。従って、電圧制御発振器の発振周波数を制御電圧のみにより調整でき、電圧制御発振器の適用対象を拡大できる。また、発振回路は、互いに異なる複数の発振周波数帯域を有しているため、動作条件の変動（半導体素子の製造ばらつき、動作温度の変動、電源電圧の変動等）に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広い発振周波数範囲を確保できる。
【０００９】
本発明の電圧制御発振器の前記一形態の好ましい例では、発振回路の内部発振回路は、互いに異なる発振周波数帯域を有している。内部発振回路の反転回路は、環状に接続されている。内部発振回路の可変抵抗は、電源線および反転回路の電源端子の間にそれぞれ接続され、制御電圧に応じて抵抗値が変化する。このため、各反転回路の遅延時間は、制御電圧に応じて変化する。この結果、内部発振回路により生成されるクロックの周波数は、制御電圧に応じて変化する。発振回路のセレクタ回路は、内部発振回路により生成されるクロックのいずれかをカウンタ値に応じて選択して出力クロックとして出力する。このため、複数の発振周波数帯域を有する発振回路を容易に構成できる。
【００１０】
本発明の電圧制御発振器の前記一形態の好ましい例では、カウンタは、リセット信号に応答して、出力クロックの目標周波数を含む発振周波数帯域を有する内部発振回路を示すカウンタ値に初期化される。このため、出力クロックの周波数は、目標周波数の近傍に初期化される。この結果、出力クロックの周波数が目標周波数に到達するまでの時間を短縮できる。従って、電圧制御発振器から出力される出力クロックを使用するシステム回路を短時間で安定させることができる。
【００１１】
本発明の電圧制御発振器の前記一形態の好ましい例では、発振回路の反転回路は、直列に接続されている。発振回路の可変抵抗は、電源線および反転回路の電源端子の間にそれぞれ接続され、制御電圧に応じて抵抗値が変化する。発振回路のスイッチ回路は、初段の反転回路の入力に供給される信号を出力クロックとして出力するために、奇数番目の反転回路の出力のいずれかをカウンタ値に応じて初段の反転回路の入力に接続する。このため、出力クロックを生成するための反転回路の一部を複数の発振周波数帯域に対して共通化できる。この結果、発振回路の回路規模を低減でき、すなわち電圧制御発振器の回路規模を低減できる。
【００１２】
本発明の電圧制御発振器の前記一形態の好ましい例では、カウンタは、リセット信号に応答して、出力クロックの目標周波数を含む発振周波数帯域に対応する反転回路の出力を示すカウンタ値に初期化される。このため、出力クロックの周波数は、目標周波数の近傍に初期化される。この結果、出力クロックの周波数が目標周波数に到達するまでの時間を短縮でき、出力クロックを使用するシステム回路を短時間で安定させることができる。
【００１３】
本発明の電圧制御発振器の前記一形態の好ましい例では、発振回路の反転回路は、環状に接続されている。発振回路のスイッチ回路は、電源線および各反転回路の電源端子の間に並列に接続された複数のスイッチを有し、カウンタ値に応じてオン状態のスイッチ数が変化する。発振回路の可変抵抗は、電源線および反転回路の電源端子の間でスイッチ回路と直列にそれぞれ接続され、制御電圧に応じて抵抗値が変化する。このため、出力クロックを生成するための反転回路の全てを複数の発振周波数帯域に対して共通化できる。この結果、発振回路の回路規模を低減でき、すなわち電圧制御発振器の回路規模を低減できる。
【００１４】
本発明の電圧制御発振器の前記一形態の好ましい例では、カウンタは、リセット信号に応答して、出力クロックの目標周波数を含む発振周波数帯域に対応するオン状態のスイッチ数を示すカウンタ値に初期化される。このため、出力クロックの周波数は、目標周波数の近傍に初期化される。この結果、出力クロックの周波数が目標周波数に到達するまでの時間を短縮でき、出力クロックを使用するシステム回路を短時間で安定させることができる。
【００１５】
本発明のＰＬＬ回路の一形態では、位相比較器は、参照クロックおよび参照クロックに基づいて生成される出力クロックの位相を比較する。電圧調整回路は、位相比較器の位相比較結果に応じて出力電圧を調整する。電圧制御発振器は、電圧調整回路から供給される出力電圧を制御電圧として受け、制御電圧に応じて出力クロックの周波数を変更する。電圧制御発振器の電圧比較回路は、制御電圧、第１および第２参照電圧を受け、制御電圧が第１参照電圧より低いときに第１電圧比較信号を活性化させ、制御電圧が第２参照電圧より高いときに第２電圧比較信号を活性化させる。第２参照電圧は、第１参照電圧より高く設定されている。電圧制御発振器のカウンタは、カウントクロックに同期して、第１電圧比較信号の活性化中にカウンタ値を減少させ、第２電圧比較信号の活性化中にカウンタ値を増加させる。電圧制御発振器の発振回路は、互いに異なる複数の発振周波数帯域を有し、カウンタ値に応じて発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において制御電圧に応じて発振周波数を調整して出力クロックを出力する。
【００１６】
以上のような構成のＰＬＬ回路では、参照クロックの周波数を電圧調整回路から供給される制御電圧により間接的に電圧制御発振器に伝達するため、参照クロックのゆらぎが発振回路における発振周波数帯域の切替動作に与える影響を小さくできる。このため、参照クロックの周波数を保持するためのレジスタ等を不要にでき、ＰＬＬ回路の回路規模を低減できる。また、電圧制御発振器（発振回路）は、互いに異なる複数の発振周波数帯域を有しているため、動作条件の変動（半導体素子の製造ばらつき、動作温度の変動、電源電圧の変動等）に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広いロックレンジを確保できる。
【００１７】
本発明のＰＬＬ回路の前記一形態の好ましい例では、分周器は、電圧制御発振器および位相比較器の間に接続されている。分周器は、電圧制御発振器（発振回路）から出力される出力クロックを分周した分周クロックを出力クロックとして位相比較器に出力する。このため、ＰＬＬ回路は、分周クロックを参照クロックに同期させる閉ループ機構として機能する。この結果、分周クロックが参照クロックに同期した状態で、参照クロックに対して所定の逓倍比を有する出力クロックが得られる。従って、分周器を設けることで、参照クロックの周波数を上昇させることなく、高い周波数の出力クロックを容易に得ることができる。
【００１８】
本発明のＰＬＬ回路の前記一形態の好ましい例では、電圧制御発振器のカウンタに供給されるカウントクロックは、電圧制御発振器の発振回路から出力される出力クロックである。電圧制御発振器のカウンタは、位相比較器における位相比較タイミングとして使用される出力クロックの遷移エッジとは反対の遷移エッジに同期してカウンタ値を更新する。このため、カウンタのカウンタ値の更新、すなわち発振回路の発振周波数帯域の変更に伴う出力クロックの周波数変動が位相比較器の位相比較動作に与える影響を軽減できる。
【発明の効果】
【００１９】
本発明の電圧制御発振器では、電圧制御発振器の発振周波数を制御電圧のみにより調整でき、電圧制御発振器の適用対象を拡大できる。また、動作条件の変動に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広い発振周波数範囲を確保できる。
本発明のＰＬＬ回路では、参照クロックのゆらぎに起因して、電圧制御発振器の発振周波数帯域が切り替わることはないため、参照クロックの周波数を保持するためのレジスタ等を不要にでき、ＰＬＬ回路の回路規模を低減できる。また、動作条件の変動に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広いロックレンジを確保できる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の実施形態を説明する。図中、太線で示す信号は、複数ビットで構成されている。
図１は、本発明の第１の実施形態を示している。ＰＬＬ回路１００は、例えば、クロック同期型の通信用ＬＳＩに搭載されており、位相比較器１０２、チャージポンプ１０４、ローパスフィルタ１０６、インバータ１０８および電圧制御発振器１１０を有している。
【００２１】
位相比較器１０２は、参照クロックＣＫＲおよび電圧制御発振器１１０から出力される出力クロックＣＫＯとの位相を比較し、比較結果を示す位相比較信号／ＵＰ、ＤＯＷＮをチャージポンプ１０４に出力する。参照クロックＣＫＲは、例えば、通信用ＬＳＩの外部端子を介して供給されるクロックであり、いわゆる外部クロックである。出力クロックＣＫＯは、例えば、通信用ＬＳＩの内部回路に供給されるクロックであり、いわゆる内部クロックである。
【００２２】
位相比較器１０２は、参照クロックＣＫＲおよび出力クロックＣＫＯの立ち上がりエッジを位相比較タイミングとして使用する。位相比較器１０２は、出力クロックＣＫＯが参照クロックＣＫＲより遅れている場合、参照クロックＣＫＲの立ち上がりエッジから出力クロックＣＫＯの立ち上がりエッジまでの期間、位相比較信号／ＵＰを”０”に活性化させる。位相比較器１０２は、出力クロックＣＫＯが参照クロックＣＫＲより進んでいる場合、出力クロックＣＫＯの立ち上がりエッジから参照クロックＣＫＲの立ち上がりエッジまでの期間、位相比較信号ＤＯＷＮを”１”に活性化させる。従って、位相比較器１０２は、出力クロックＣＫＯおよび参照クロックＣＫＲの位相が一致している場合、位相比較信号／ＵＰ、ＤＯＷＮを、それぞれ”１”、”０”（非活性化状態）に設定する。
【００２３】
チャージポンプ１０４は、位相比較信号／ＵＰが”０”であるとき、ローパスフィルタ１０６内のコンデンサを充電する。チャージポンプ１０４は、位相比較信号ＤＯＷＮが”１”であるとき、ローパスフィルタ１０６内のコンデンサを放電する。ローパスフィルタ１０６は、チャージポンプ１０４により得られる電圧を平滑化して制御電圧ＶＣとして電圧制御発振器１１０に供給する。すなわち、チャージポンプ１０４およびローパスフィルタ１０６は、位相比較器１０２の位相比較結果に応じて出力電圧を調整する電圧調整回路として機能する。従って、制御電圧ＶＣは、出力クロックＣＫＯが参照クロックＣＫＲより遅れているときに上昇し、出力クロックＣＫＯが参照クロックＣＫＲより進んでいるときに下降する。制御電ＶＣは、接地電圧ＶＳＳから電源電圧ＶＤＤまでの間で設定される。インバータ１０８は、電圧制御発振器１１０から出力される出力クロックＣＫＯを反転させてカウントクロックＣＫＣとして電圧制御発振器１１０に出力する。
【００２４】
電圧制御発振器１１０は、電圧比較回路１１２、選択信号生成回路１１４および発振回路１１６を有している。電圧比較回路１１２は、ローパスフィルタ１０６から供給される制御電圧ＶＣを第１参照電圧ＶＲ１および第２参照電圧ＶＲ２と比較し、比較結果を示す第１電圧比較信号Ｒ１および第２電圧比較信号Ｒ２を選択信号生成回路１１４に出力する。第１参照電圧ＶＲ１および第２参照電圧ＶＲ２は、例えば、通信用ＬＳＩに搭載された参照電圧生成回路（図示せず）から供給される。第２参照電圧ＶＲ２は、第１参照電圧ＶＲ１より高く設定されている。
【００２５】
選択信号生成回路１１４は、インバータ１０８から出力されるカウントクロックＣＫＣに同期して、第１電圧比較信号Ｒ１および第２電圧比較信号Ｒ２に応じて３ビットの選択信号Ｓ［２：０］（選択信号Ｓ２、Ｓ１、Ｓ０）を活性化または非活性化させる。選択信号生成回路１１４は、パワーオンリセット信号ＲＳＴに応答して、選択信号Ｓ［２：０］を初期化する。パワーオンリセット信号ＲＳＴは、例えば、通信用ＬＳＩに搭載されたパワーオンリセット回路（図示せず）から出力され、通信用ＬＳＩの電源投入時に”１”に活性化される。電圧比較回路１１２および選択信号生成回路１１４の詳細については、図２R>２で説明する。発振回路１１６は、互いに異なる複数の発振周波数帯域を有し、選択信号Ｓ［２：０］に応じて発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において制御電圧ＶＣに応じて発振周波数を調整して出力クロックＣＫＯを出力する。なお、発振回路１１６の詳細については、図３で説明する。
【００２６】
図２は、図１の電圧比較回路１１２および選択信号生成回路１１４の詳細を示している。電圧比較回路１１２は、例えば、差動増幅器でそれぞれ構成された電圧比較器ＣＭＰ１、ＣＭＰ２を有している。電圧比較器ＣＭＰ１は、ローパスフィルタ１０６（図１）から供給される制御電圧ＶＣを第１参照電圧ＶＲ１と比較し、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき、第１電圧比較信号Ｒ１を”１”に活性化させる。電圧比較器ＣＭＰ２は、制御電圧ＶＣを第２参照電圧ＶＲ２と比較し、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき、第２電圧比較信号Ｒ２を”１”に活性化させる。このため、第１電圧比較信号Ｒ１および第２電圧比較信号Ｒ２は、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき（ＶＣ＜ＶＲ１＜ＶＲ２）、それぞれ”１”、”０”に設定され、制御電圧ＶＣが第１参照電圧ＶＲ１以上かつ第２参照電圧ＶＲ２以下であるとき（ＶＲ１≦ＶＣ≦ＶＲ２）、共に”０”に設定され、制御電圧ＶＣが第２参照電圧ＶＲより高いとき（ＶＲ１＜ＶＲ２＜ＶＣ）、それぞれ”０”、”１”に設定される。従って、第１電圧比較信号Ｒ１および第２電圧比較信号Ｒ２が共に”１”に設定されることはない。
【００２７】
選択信号生成回路１１４は、２ビットのカウンタＣＮＴ１およびデコーダＤＥＣ１を有している。カウンタＣＮＴ１は、加算器ＡＤＤ、減算器ＳＵＢ、ゲート回路Ｇ１〜Ｇ４、セレクタ回路ＳＣ１、フリップフロップＦＦ１０、ＦＦ１１を有している。加算器ＡＤＤは、電圧比較回路１１２の電圧比較器ＣＭＰ２から出力される第２電圧比較信号Ｒ２およびフリップフロップＦＦ１１、ＦＦ１０から出力される２ビットのカウンタ値信号Ｑ［１：０］（カウンタ値信号Ｑ１、Ｑ０）を受けている。加算器ＡＤＤは、第２電圧比較信号Ｒ２が”１”であるとき、すなわち、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき、カウンタ値信号Ｑ［１：０］が示す値に”１”を加算し、加算結果を２ビットの加算値信号Ａ［１：０］（加算値信号Ａ１、Ａ０）として出力する。加算器ＡＤＤは、第２電圧比較信号Ｒ２が”０”であるとき、すなわち、制御電圧ＶＣが第２参照電圧ＶＲ１以下であるとき、カウンタ値信号Ｑ［１：０］を加算値信号Ａ［１：０］として出力する。
【００２８】
ゲート回路Ｇ１は、第２電圧比較信号Ｒ２が”１”であるとき、カウンタ値信号Ｑ［１：０］の論理積信号を出力信号として出力する。ゲート回路Ｇ１は、第２電圧比較信号Ｒ２が”０”であるとき、出力信号を”０”に設定する。従って、ゲート回路Ｇ１の出力信号は、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき、かつカウンタ値信号Ｑ［１：０］が”１１”であるとき、”１”に設定される。
【００２９】
ゲート回路Ｇ２は、ゲート回路Ｇ１の出力信号が”１”であるとき、出力信号Ｂ０を”１”に設定する。ゲート回路Ｇ２は、ゲート回路Ｇ１の出力信号が”０”であるとき、加算値信号Ａ０を出力信号Ｂ０として出力する。ゲート回路Ｇ３は、ゲート回路Ｇ１の出力信号が”１”であるとき、出力信号Ｂ１を”１”に設定する。ゲート回路Ｇ３は、ゲート回路Ｇ１の出力信号が”０”であるとき、加算値信号Ａ１を出力信号Ｂ１として出力する。
【００３０】
減算器ＳＵＢは、電圧比較回路１１２の電圧比較器ＣＭＰ１から出力される第１電圧比較信号Ｒ１およびゲート回路Ｇ３、Ｇ２からそれぞれ出力される出力信号Ｂ１、Ｂ０を受けている。減算器ＳＵＢは、第１電圧比較信号Ｒ１が”１”であるとき、すなわち、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき、ゲート回路Ｇ３、Ｇ２の出力信号Ｂ１、Ｂ１が示す値から”１”を減算し、減算結果を２ビットの減算値信号Ｃ［１：０］（減算値信号Ｃ１、Ｃ０）として出力する。減算器ＳＵＢは、第１電圧比較信号Ｒ１が”０”であるとき、すなわち、制御電圧ＶＣが第２参照電圧ＶＲ１以上であるとき、ゲート回路Ｇ３、Ｇ２の出力信号Ｂ１、Ｂ０を減算値信号Ｃ［１：０］として出力する。
【００３１】
ゲート回路Ｇ４は、第１電圧比較信号Ｒ１が”１”であるとき、ゲート回路Ｇ２の出力信号Ｂ０とゲート回路Ｇ３の出力信号Ｂ１の反転信号との論理積信号を出力信号として出力する。ゲート回路Ｇ４は、第１電圧比較信号Ｒ１が”０”であるとき、出力信号を”０”に設定する。従って、ゲート回路Ｇ４の出力信号は、制御電圧ＶＣが第１参照電圧ＶＲ１より高いとき、かつカウンタ値信号Ｑ［１：０］が”０１”であるとき、”１”に設定される。セレクタ回路ＳＣ１は、ゲート回路Ｇ４の出力信号が”１”であるとき、減算値信号Ｃ［１：０］を２ビットの出力信号Ｄ［１：０］（出力信号Ｄ１、Ｄ０）として出力する。セレクタ回路ＳＣ１は、ゲート回路Ｇ４の出力信号が”０”であるとき、出力信号Ｄ［１：０］を”０１”に設定する。
【００３２】
フリップフロップＦＦ１１、ＦＦ１０は、インバータ１０８（図１）から出力されるカウントクロックＣＫＣの立ち上がりエッジ（すなわち、発振回路１１６から出力される出力クロックＣＫＯの立ち下がりエッジ）に同期して、セレクタ回路ＳＣ１の出力信号Ｄ［１：０］を取り込みカウンタ値信号Ｑ［１：０］として出力する。例えば、フリップフロップＦＦ１０は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して活性化される。フリップフロップＦＦ１１は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して非活性化される。すなわち、カウンタ値信号Ｑ［１：０］は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して”０１”に初期化される。
【００３３】
以上のような構成のカウンタＣＮＴ１では、カウンタ値信号Ｑ［１：０］が示す値（カウンタＣＮＴ１のカウンタ値）は、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき（ＶＣ＜ＶＲ１＜ＶＲ２）、かつカウンタ値信号Ｑ［１：０］が”０１”ではないとき、カウントクロックＣＫＣの立ち上がりエッジに同期して単調減少する。カウンタ値信号Ｑ［１：０］が示す値は、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき（ＶＣ＜ＶＲ１＜ＶＲ２）、かつカウンタ値信号Ｑ［１：０］が”０１”であるとき、ゲート回路Ｇ４およびセレクタ回路ＳＣ１によるアンダーフロー処理により、変化しない。
【００３４】
カウンタ値信号Ｑ［１：０］が示す値は、制御電圧ＶＣが第１参照電圧ＶＲ１以上かつ第２参照電圧ＶＲ２以下であるとき（ＶＲ１≦ＶＣ≦ＶＲ２）、変化しない。カウンタ値信号Ｑ［１：０］が示す値は、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき（ＶＲ１＜ＶＲ２＜ＶＣ）、かつカウンタ値信号Ｑ［１：０］が”１１”ではないとき、カウントクロックＣＫＣの立ち上がりエッジに同期して単調増加する。カウンタ値信号Ｑ［１：０］が示す値は、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき（ＶＲ１＜ＶＲ２＜ＶＣ）、かつカウンタ値信号Ｑ［１：０］が”１１”であるとき、ゲート回路Ｇ１〜Ｇ３によるオーバーフロー処理により、変化しない。
【００３５】
デコーダＤＥＣ１は、カウンタ値信号Ｑ［１：０］が”０１”であるとき、選択信号Ｓ［２：０］を”００１”に設定する。デコーダＤＥＣ１は、カウンタ値信号Ｑ［１：０］が”１０”であるとき、選択信号Ｓ［２：０］を”０１０”に設定する。デコーダＤＥＣ１は、カウンタ値信号Ｑ［１：０］が”１１”であるとき、選択信号Ｓ［２：０］を”１００”に設定する。
【００３６】
図３は、図１の発振回路１１６の詳細を示している。発振回路１１６は、互いに異なる発振周波数帯域を有する内部発振回路ＯＳＣ０〜ＯＳＣ２およびセレクタ回路ＳＣ２を有している。内部発振回路ＯＳＣ０は、環状に接続されたインバータＩＶ０〜ＩＶ６と、接地電源線ＶＳＳおよびインバータＩＶ０〜ＩＶ６の電源端子の間にそれぞれ設けられたｎＭＯＳトランジスタＮＲ０〜ＶＲ６とを有している。内部発振回路ＯＳＣ０は、リングオシレータとして機能するインバータＩＶ０〜ＩＶ６により生成されるクロックＣＫＳ０をセレクタ回路ＳＣ２に出力する。ローパスフィルタ１０６（図１）から供給される制御電圧ＶＣは、ｎＭＯＳトランジスタＮＲ０〜ＮＲ６のゲートに共通して印可されている。ｎＭＯＳトランジスタＮＲ０〜ＮＲ６は、制御電圧ＶＣに応じてオン抵抗が変化するため、可変抵抗として機能する。このため、各インバータＩＶ０〜ＩＶ６の遅延時間は、制御電圧ＶＣに応じて変化する。すなわち、内部発振回路ＯＳＣ０の発振周波数（クロックＣＫＳ０の周波数）は、制御電圧ＶＣに応じて変化する。
【００３７】
内部発振回路ＯＳＣ１は、インバータＩＶ０〜ＩＶ４およびｎＭＯＳトランジスタＮＲ０〜ＮＲ４を有し、内部発振回路ＯＳＣ０と同様に構成されている。内部発振回路ＯＳＣ２は、インバータＩＶ０〜ＩＶ２およびｎＭＯＳトランジスタＮＲ０〜ＮＲ２を有し、内部発振回路ＯＳＣ０と同様に構成されている。内部発振回路ＯＳＣ１、ＯＳＣ２は、クロックＣＫＳ１、ＣＫＳ２をセレクタ回路ＳＣ２にそれぞれ出力する。従って、内部発振回路ＯＳＣ０〜ＯＳＣ２において、内部発振回路ＯＳＣ０の発振周波数帯域が一番低く、内部発振回路ＯＳＣ２の発振周波数帯域が一番高い。
【００３８】
セレクタ回路ＳＣ２は、内部発振回路ＯＳＣ０〜ＯＳＣ２から出力されるクロックＣＫＳ０〜ＣＫＳ２のいずれかを、選択信号生成回路１１４（図２）から出力される選択信号Ｓ［２：０］（選択信号Ｓ２、Ｓ１、Ｓ０）に応じて選択して出力クロックＣＫＯとして出力する。具体的には、セレクタ回路ＳＣ２は、選択信号Ｓ［２：０］が”００１”であるとき、内部発振回路ＯＳＣ０から供給されるクロックＣＫＳ０を出力クロックＣＫＯとして出力する。セレクタ回路ＳＣ２は、選択信号Ｓ［２：０］が”０１０”であるとき、内部発振回路ＯＳＣ１から供給されるクロックＣＫＳ１を出力クロックＣＫＯとして出力する。セレクタ回路ＳＣ２は、選択信号Ｓ［２：０］が”１００”であるとき、内部発振回路ＯＳＣ２から供給されるクロックＣＫＳ２を出力クロックＣＫＯとして出力する。
【００３９】
以上のような構成の電圧制御発振器１１０では、通信用ＬＳＩの電源投入時に、パワーオンリセット信号ＲＳＴが”１”に活性化されると、カウンタＣＮＴ１から出力されるカウンタ値Ｑ［１：０］は、”０１”に初期化される。従って、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は、”００１”に初期化される。このため、セレクタ回路ＳＣ２は、内部発振回路ＯＳＣ０から出力されるクロックＣＫＳ０を出力クロックＣＫＯとして出力する。すなわち、出力クロックＣＫＯは、発振回路１１６における一番低い発振周波数帯域に含まれる周波数に初期化される。
【００４０】
図４は、図１のＰＬＬ回路１００のロックアップ動作（出力クロックＣＫＯが参照クロックＣＫＲより遅れている場合）を示している。この例では、ロックアップ動作開始時点でカウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］が”０１”である場合、すなわちデコーダＤＥＣ１から出力される選択信号Ｓ［２：０］が”００１”である場合について説明する。
【００４１】
出力クロックＣＫＯが参照クロックＣＫＲより遅れているため、参照クロックＣＫＲの立ち上エッジに同期して、位相比較器１０２から出力される位相比較信号／ＵＰが”０”に活性化される（図４（ａ））。このため、ローパスフィルタ１０６から電圧制御発振器１１０に供給される制御電圧ＶＣは、位相比較信号／ＵＰの立ち下がりエッジ（活性化）に同期して上昇を開始する（図４（ｂ））。参照クロックＣＫＲより遅れている出力クロックＣＫＯに立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較信号／ＵＰが”１”に非活性化される（図４（ｃ））。このため、制御電圧ＶＣは、位相比較信号／ＵＰの立ち上がりエッジ（非活性化）に同期して上昇を停止する（図４（ｄ））。
【００４２】
参照クロックＣＫＲに次の立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較信号／ＵＰが再び”０”に活性化される（図４（ｅ））。このため、制御電圧ＶＣは、位相比較信号／ＵＰの立ち下がりエッジに同期して、再び上昇を開始する（図４（ｆ））。この後、制御電圧ＶＣが第２参照電圧ＶＲ２より高くなると、電圧比較回路１１２の電圧比較器ＣＭＰ２から出力される第２電圧比較信号Ｒ２が”１”に活性化される（図４（ｇ））。そして、出力クロックＣＫＯに次の立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較信号／ＵＰが”１”に非活性化される（図４（ｈ））。このため、制御電圧ＶＣは、位相比較信号／ＵＰの立ち上がりエッジに同期して上昇を停止する（図４（ｉ））。この後、出力クロックＣＫＯに立ち下がり変化が生じると、第２電圧比較信号Ｒ２が”１”であるため、出力クロックの立ち下がりエッジ（すなわち、カウントクロックＣＫＣの立ち上がりエッジ）に同期して、カウンタ値信号Ｑ［１：０］が”０１”から”１０”に更新される（図４（ｊ））。すなわち、選択信号Ｓ［２：０］が”００１”から”０１０”に更新される（図４（ｋ））。このため、発振回路１１６の内部発振回路ＯＳＣ１から出力されるクロックＣＫＳ１がセレクタ回路ＳＣ２により出力クロックＣＫＯとして出力される。すなわち、発振回路１１６の発振周波数帯域が切り替えられる。なお、カウンタ値信号Ｑ［１：０］は、位相比較器１０２における位相比較タイミングとして使用される出力クロックＣＫＯの遷移エッジ（立ち上がりエッジ）とは反対の遷移エッジ（立ち下がりエッジ）に同期して更新されるため、カウンタ値信号Ｑ［１：０］の更新、すなわち発振回路１１６の発振周波数帯域の変更に伴う出力クロックＣＫＯの周波数変動が位相比較器１０２の位相比較動作に与える影響が軽減される。
【００４３】
発振回路１１６の発振周波数帯域の変更に伴って、出力クロックＣＫＯが参照クロックより進んでいるため、出力クロックＣＫＯに次の立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較器１０２から出力される位相比較信号ＤＯＷＮが”１”に活性化される（図４（ｌ））。このため、制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち上がりエッジ（活性化）に同期して下降を開始する（図４（ｍ））。この後、制御電圧ＶＣが第２参照電圧ＶＲ２以下になると、第２電圧比較信号Ｒ２が”０”に非活性化される（図４（ｎ））。そして、参照クロックＣＫＲに次の立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較信号ＤＯＷＮが”０”に非活性化される（図４（ｏ））。このため、制御信号ＶＣは、位相比較信号ＤＯＷＮの立ち下がりエッジ（非活性化）に同期して下降を停止する（図４（ｐ））。これにより、出力クロックＣＫＯの位相は、参照クロックＣＫＲの位相に一致する（図４（ｑ））。すなわち、ＰＬＬ回路１００のロックアップ動作は完了する。
【００４４】
図５は、図１のＰＬＬ回路１００のロックアップ動作（出力クロックＣＫＯが参照クロックＣＫＲより進んでいる場合）を示している。この例では、ロックアップ動作開始時点でカウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］が”１０”である場合、すなわちデコーダＤＥＣ１から出力される選択信号Ｓ［２：０］が”０１０”である場合について説明する。
【００４５】
出力クロックＣＫＯが参照クロックＣＫＲより進んでいるため、出力クロックＣＫＯの立ち上エッジに同期して、位相比較器１０２から出力される位相比較信号ＤＯＷＮが”１”に活性化される（図５（ａ））。このため、ローパスフィルタ１０６から電圧制御発振器１１０に供給される制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち上がりエッジ（活性化）に同期して下降を開始する（図５（ｂ））。出力クロックＣＫＯより遅れている参照クロックＣＫＲに立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較信号ＤＯＷＮが”０”に非活性化される（図５（ｃ））。このため、制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち下がりエッジ（非活性化）に同期して下降を停止する（図５（ｄ））。
【００４６】
出力クロックＣＫＯに次の立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較信号ＤＯＷＮが再び”１”に活性化される（図５（ｅ））。このため、制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち上がりエッジに同期して、再び下降を開始する（図５（ｆ））。この後、制御電圧ＶＣが第１参照電圧ＶＲ１より低くなると、電圧比較回路１１２の電圧比較器ＣＭＰ１から出力される第１電圧比較信号Ｒ１が”１”に活性化される（図５（ｇ））。そして、参照クロックＣＫＲに次の立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較信号ＤＯＷＮが”０”に非活性化される（図５（ｈ））。このため、制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち下がりエッジに同期して下降を停止する（図５（ｉ））。この後、出力クロックＣＫＯに立ち下がり変化が生じると、第１電圧比較信号Ｒ１が”１”であるため、出力クロックＣＫＯの立ち下がりエッジに同期して、カウンタ値信号Ｑ［１：０］が”１０”から”０１”に更新される（図５（ｊ））。すなわち、選択信号Ｓ［２：０］が”０１０”から”００１”に更新される（図５（ｋ））。このため、発振回路１１６の内部発振回路ＯＳＣ０から出力されるクロックＣＫＳ０がセレクタ回路ＳＣ２により出力クロックＣＫＯとして出力される。すなわち、発振回路１１６の発振周波数帯域が切り替えられる。
【００４７】
発振回路１１６の発振周波数帯域の変更に伴って、出力クロックＣＫＯが参照クロックより遅れているため、参照クロックＣＫＲに次の立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較器１０２から出力される位相比較信号／ＵＰが”０”に活性化される（図５（ｌ））。このため、制御電圧ＶＣは、位相比較信号／ＵＰの立ち下がりエッジ（活性化）に同期して上昇を開始する（図５（ｍ））。この後、制御電圧ＶＣが第１参照電圧ＶＲ１以上になると、第１電圧比較信号Ｒ１が”０”に非活性化される（図５（ｎ））。そして、出力クロックＣＫＯに次の立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較信号／ＵＰが”１”に非活性化される（図５（ｏ））。このため、制御信号ＶＣは、位相比較信号／ＵＰの立ち上がりエッジ（非活性化）に同期して上昇を停止する（図５（ｐ））。これにより、出力クロックＣＫＯの位相は、参照クロックＣＫＲの位相に一致する（図５（ｑ））。すなわち、ＰＬＬ回路１００のロックアップ動作は完了する。
【００４８】
図６は、図１のＰＬＬ回路１００のロックアップ動作の概要を示している。図中、縦軸は出力クロックＣＫＯの周波数（発振回路１１６の発振周波数）を示し、横軸は制御電圧ＶＣを示している。特性曲線ＦＶ０〜ＦＶ２は、内部発振回路ＯＳＣ０〜ＯＳＣ２の発振周波数特性をそれぞれ示している。第１参照電圧ＶＲ１および第２参照電圧ＶＲ２は、隣接する特性曲線が互いに重なり合う周波数範囲を有するように設定されている。これにより、ＰＬＬ回路１００のロックレンジの連続性が確保される。また、Ｘ点は、ロックアップ動作開始時点の出力クロックＣＫＯの周波数およびこれに対応する制御電圧を示している。すなわち、ロックアップ動作開始時点では、一番低い発振周波数帯域を有する内部発振回路ＯＳＣ０から出力されるクロックＣＫＳ０が出力クロックＣＫＯとして出力されている。従って、カウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］は”０１”に設定されており、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は”００１”に設定されている。Ｙ点は、出力クロックＣＫＯの目標周波数（すなわち、参照クロックＣＫＲの周波数）およびこれに対応する制御電圧を示している。
【００４９】
ロックアップ動作開始時点の出力クロックＣＫＯの周波数（Ｘ点の周波数）は、参照クロックＣＫＲの周波数（Ｙ点の周波数）より低いため、ローパスフィルタ１０６から供給される制御電圧ＶＣは上昇する。これに伴い、内部発振回路ＯＳＣ０から出力されるクロックＣＫＳ０の周波数は上昇を開始し、すなわち、出力クロックＣＫＯの周波数は上昇を開始する（図６（ａ））。
【００５０】
そして、制御電圧ＶＣが第２参照電圧ＶＲ２より高くなると、カウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］が”０１”から”１０”に更新される。このため、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は、”００１”から”０１０”に更新される。この結果、セレクタ回路ＳＣ２は、内部周波数発振回路ＯＳＣ０より高い発振周波数帯域を有する内部発振回路ＯＳＣ１から出力されるクロックＣＫＳ１を選択して出力クロックＣＫＯとして出力する。これにより、出力クロックＣＫＯの周波数特性は、特性曲線ＦＶ０から特性曲線ＦＶ１に切り替わる。（図６（ｂ））。
【００５１】
出力クロックＣＫＯの周波数特性が特性曲線ＦＶ０から特性曲線ＦＶ１に切り替わると、出力クロックＣＫＯの周波数は、参照クロックＣＫＲの周波数より高くなるため、ローパスフィルタ１０６から供給される制御電圧ＶＣは下降する。そして、制御電圧ＶＣが参照クロックＣＫＲの周波数に対応する制御電圧（Ｙ点の制御電圧）に到達すると、出力クロックＣＫＯの周波数は、参照クロックＣＫＲの周波数（Ｙ点の周波数）と一致する（図６R>６（ｃ））。これにより、出力クロックＣＫＯの位相が参照クロックＣＫＲの位相に一致し、ＰＬＬ回路１００のロックアップ動作は完了する。
【００５２】
以上、第１の実施形態では、参照クロックＣＫＲの周波数（出力クロックＣＫＯの目標周波数）を制御電圧ＶＣにより間接的に電圧制御発振器１１０に伝達するため、参照クロックＣＫＲのゆらぎが電圧制御発振器１１０（発振回路１１６）における発振周波数帯域の切替動作に与える影響を小さくできる。このため、参照クロックＣＫＲの周波数を保持するためのレジスタ等を不要にでき、ＰＬＬ回路１００の回路規模を低減できる。また、電圧制御発振器１１０（発振回路１１６）は、互いに異なる複数の発振周波数帯域を有しているため、動作条件の変動（半導体素子の製造ばらつき、動作温度の変動、電源電圧の変動等）に対して、あるいは電源電圧の低電圧化に伴う制御電圧ＶＣの設定範囲の縮小に対して、広いロックレンジを確保できる。
【００５３】
カウンタ値信号Ｑ［１：０］（カウンタＣＮＴ１のカウンタ値）は、位相比較器１０２における位相比較タイミングとして使用される出力クロックＣＫＯの遷移エッジ（立ち上がりエッジ）とは反対の遷移エッジ（立ち下がりエッジ）に同期して更新されるため、カウンタ値信号Ｑ［１：０］の更新、すなわち発振回路１１６の発振周波数帯域の変更に伴う出力クロックＣＫＯの周波数変動が位相比較器１０２の位相比較動作に与える影響を軽減できる。
【００５４】
図７は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路２００は、第１の実施形態のＰＬＬ回路１００（図１）と同様に、クロック同期型の通信用ＬＳＩに搭載されており、第１の実施形態の電圧制御発振器１１０に代えて電圧制御発振器２１０を有している。ＰＬＬ回路２００のその他の構成は、第１の実施形態のＰＬＬ回路１００と同一である。なお、通信用ＬＳＩに供給される外部クロック（すなわち、参照クロックＣＫＲ）の周波数は、例えば、図６のＹ点の周波数に限定されている。電圧制御発振器２１０は、第１の実施形態の選択信号生成回路１１４（図２）に代えて、選択信号生成回路２１４を有している。電圧制御発振器２１０のその他の構成は、第１の実施形態の電圧制御発振器１１０と同一である。
【００５５】
図８は、図７の電圧比較回路１１２および選択信号生成回路２１４の詳細を示している。選択信号生成回路２１４は、第１の実施形態のカウンタＣＮＴ１（図２）に代えてカウンタＣＮＴ２を有している。選択信号生成回路２１４のその他の構成は、第１の実施形態の選択信号生成回路１１４と同一である。カウンタＣＮＴ２は、第１の実施形態のフリップフロップＦＦ１０、ＦＦ１１（図２）に代えてフリップフロップＦＦ２０、ＦＦ２１を有している。フリップフロップＦＦ２０は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して非活性化される。フリップフロップＦＦ２１は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して活性化される。すなわち、カウンタ値信号Ｑ［１：０］は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して”１０”に初期化される。カウンタＣＮＴ２のその他の構成は、第１の実施形態のカウンタＣＮＴ１と同一である。
【００５６】
以上のような構成の電圧制御発振器２１０では、通信用ＬＳＩの電源投入時に、パワーオンリセット信号ＲＳＴが”１”に活性化されると、カウンタＣＮＴ２から出力されるカウンタ値Ｑ［１：０］は、”１０”に初期化される。従って、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は、”０１０”に初期化される。このため、セレクタ回路ＳＣ２は、内部発振回路ＯＳＣ１から出力されるクロックＣＫＳ１を出力クロックＣＫＯとして出力する。従って、出力クロックＣＫＯは、発振回路１１６における中間の発振周波数帯域に含まれる周波数に初期化される。出力クロックＣＫＯの目標周波数（参照クロックＣＫＲの周波数）は、図６のＹ点の周波数に限定されているため、出力クロックＣＫＯを、発振回路１１６における中間の発振周波数帯域（図６の特性曲線ＦＶ１に対応）に含まれる周波数に初期化することで、ＰＬＬ回路２００のロックアップタイム（出力クロックＣＫＯが参照クロックＣＫＲに同期するまでの時間）が短縮される。このように、カウンタＣＮＴ２は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して、出力クロックＣＫＯの目標周波数を含む発振周波数帯域を有する内部発振回路ＯＳＣ１を示すカウンタ値に初期化される。
【００５７】
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、カウンタＣＮＴ２は、出力クロックＣＫＯの目標周波数を含む発振周波数帯域を有する内部発振回路ＯＳＣ１を示すカウンタ値に初期化されるため、ＰＬＬ回路２００のロックアップタイムを短縮できる。
図９は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路３００は、第１の実施形態のＰＬＬ回路１００（図１）に分周器３１８を加えて構成され、第１の実施形態の電圧制御発振器１１０に代えて電圧制御発振器３１０を有している。ＰＬＬ回路３００は、第１の実施形態と同様に、クロック同期型の通信用ＬＳＩに搭載されている。
【００５８】
分周器３１８は、電圧制御発振器３１０の発振回路３１６から出力される出力クロックＣＫＯを所定の分周比１／Ｎ（例えば、１／２）で分周して分周クロックＣＫＤとして出力する。位相比較器１０２およびインバータ１０８は、出力クロックＣＫＯに代えて分周クロックＣＫＤを受けている。このため、ＰＬＬ回路３００は、分周クロックＣＫＤを参照クロックＣＫＲに同期させる閉ループ機構として機能する。この結果、参照クロックＣＫＲおよび分周クロックＣＫＤが同期した状態で、参照クロックＣＫＲに対して所定の逓倍比Ｎを有する出力クロックＣＫＯが得られる。電圧制御発振器３１０は、第１の実施形態の発振回路１１６（図３）に代えて、発振回路３１６を有している。電圧制御発振器３１０のその他の構成は、第１の実施形態の電圧制御発振器１１０と同一である。
【００５９】
図１０は、図９の発振回路３１６の詳細を示している。発振回路３１６は、第１の実施形態の内部発振回路ＯＳＣ０（図３）にスイッチＳＷ０〜ＳＷ２を加えて構成されている。スイッチＳＷ０〜ＳＷ２は、例えば、ＣＭＯＳスイッチで構成されている。スイッチＳＷ０は、７段目のインバータＩＶ６の出力と１段目のインバータＩＶ０（図中、一番左のインバータ）の入力との間に接続されている。スイッチＳＷ０は、選択信号生成回路１１４（図９）から供給される選択信号Ｓ０が”１”であるときにオンする。スイッチＳＷ１は、５段目のインバータＩＶ４の出力と１段目のインバータＩＶ０の入力との間に接続されている。スイッチＳＷ１は、選択信号Ｓ１が”１”であるときにオンする。スイッチＳＷ２は、３段目のインバータＩＶ２の出力と１段目のインバータＩＶ０の入力との間に接続されている。スイッチＳＷ２は、選択信号Ｓ２が”１”であるときにオンする。すなわち、スイッチＳＷ０〜ＳＷ２は、１段目のインバータＩＶ０から数えて奇数番目のインバータＩＶ２、ＩＶ４、ＩＶ６の出力のいずれかを、選択信号Ｓ［２：０］に応じて初段のインバータＩＶ０の入力に接続するスイッチ回路として機能する。また、発振回路３１６は、１段目のインバータＩＶ０の入力に供給される信号を出力クロックＣＫＯとして出力する。
【００６０】
以上のような構成の発振回路３１６は、選択信号Ｓ０が”１”であるとき、第１の実施形態の内部発振回路ＯＳＣ０と同様に動作する。発振回路３１６は、選択信号Ｓ１が”１”であるとき、第１の実施形態の内部発振回路ＯＳＣ１と同様に動作する。発振回路３１６は、選択信号Ｓ２が”１”であるとき、第１の実施形態の内部発振回路ＯＳＣ２と同様に動作する。従って、発振回路３１６は、第１の実施形態の発振回路１１６と同様に、複数の発振周波数帯域のいずれかを選択信号Ｓ［２：０］（すなわち、カウンタ値信号Ｑ［１：０］）に応じて選択し、選択した発振周波数帯域において制御電圧ＶＣに応じて発振周波数を調整して出力クロックＣＫＯを出力する。
【００６１】
以上、第３の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、出力クロックＣＫＯを生成するためのインバータＩＶ０〜ＩＶ６の一部を複数の発振周波数帯域に対して共通化できるため、発振回路３１６の回路規模を低減できる。従って、ＰＬＬ回路３００が搭載される通信用ＬＳＩの高集積化に寄与できる。また、分周回路３１８を設けることで、参照クロックＣＫＲの周波数を上昇させることなく、高い周波数の出力クロックＣＫＯを得ることができる。
【００６２】
図１１は、本発明の第４の実施形態を示している。第１〜第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路４００は、第３の実施形態のＰＬＬ回路３００（図９）と同様に、クロック同期型の通信用ＬＳＩに搭載されており、第３の実施形態の電圧制御発振器３１０に代えて電圧制御発振器４１０を有している。ＰＬＬ回路３００のその他の構成は、第３の実施形態のＰＬＬ回路３００と同一である。なお、通信用ＬＳＩに供給される外部クロック（すなわち、参照クロックＣＫＲ）の周波数は、例えば、図６におけるＹ点の周波数の１／２の周波数に限定されている。分周器３１８の分周比は１／２であるため、出力クロックＣＫＯの目標周波数は、図６のＹ点の周波数に限定されている。電圧制御発振器４１０は、第１の実施形態の選択信号生成回路１１４（図２）に代えて、第２の実施形態の選択信号生成回路２１４（図８）を有している。電圧制御発振器４１０のその他の構成は、第３の実施形態の電圧制御発振器３１０（図９）と同一である。
【００６３】
以上のような構成の電圧制御発振器４１０では、第２の実施形態と同様に、通信用ＬＳＩの電源投入時に、パワーオンリセット信号ＲＳＴが”１”に活性化されると、カウンタＣＮＴ２から出力されるカウンタ値Ｑ［１：０］は、”１０”に初期化される。従って、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は、”０１０”に初期化される。このため、発振回路３１６において、スイッチＳＷ１がオンし、５段目のインバータＩＶ４の出力が初段のインバータＩＶ０の入力に接続される。すなわち、出力クロックＣＫＯは、発振回路３１６における中間の発振周波数帯域に含まれる周波数に初期化される。出力クロックＣＫＯの目標周波数（参照クロックＣＫＲの２倍の周波数）は、図６のＹ点の周波数に限定されているため、出力クロックＣＫＯを、発振回路３１６における中間の発振周波数帯域（図６の特性曲線ＦＶ１に対応）に含まれる周波数に初期化することで、ＰＬＬ回路４００のロックアップタイム（分周クロックＣＫＤが参照クロックＣＫＲに同期するまでの時間）が短縮される。このように、カウンタＣＮＴ２は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して、出力クロックＣＫＯの目標周波数を含む発振周波数帯域に対応する反転回路ＩＶ４の出力（すなわち、スイッチＳＷ１）を示すカウンタ値に初期化される。
【００６４】
以上、第４の実施形態でも、第１〜３の実施形態と同様の効果が得られる。
図１２は、本発明の第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路５００は、第１の実施形態の電圧制御発振器１１０（図１）に代えて電圧制御発振器５１０を有している。ＰＬＬ回路５００のその他の構成は、第１の実施形態のＰＬＬ回路１００と同一である。ＰＬＬ回路５００は、第１の実施形態と同様に、クロック同期型の通信用ＬＳＩに搭載されている。電圧制御発振器５１０は、第１の実施形態の選択信号生成回路１１４（図２）および発回路１１６（図３）に代えて、選択信号生成回路５１４および発振回路５１６を有している。電圧制御発振器５１０のその他の構成は、第１の実施形態の電圧制御発振器１１０と同一である。
【００６５】
図１３は、図１２の電圧比較回路１１２および選択信号生成回路５１４の詳細を示している。選択信号生成回路５１４は、第１の実施形態のデコーダＤＥＣ１（図２）に代えて、デコーダＤＥＣ２を有している。選択信号生成回路５１４のその他の構成は、第１の実施形態の選択信号生成回路１１４と同一である。デコーダＤＥＣ２は、カウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］が”０１”であるとき、選択信号Ｓ［２：０］を”００１”に設定する。デコーダＤＥＣ２は、カウンタ値信号Ｑ［１：０］が”１０”であるとき、選択信号Ｓ［２：０］を”０１１”に設定する。デコーダＤＥＣ２は、カウンタ値信号Ｑ［１：０］が”１１”であるとき、選択信号Ｓ［２：０］を”１１１”に設定する。
【００６６】
図１４は、図１２の発振回路５１６の詳細を示している。発振回路５１６は、環状に接続されたインバータＩＶ０〜ＩＶ２、可変抵抗として機能するｎＭＯＳトランジスタＮＲ００〜ＮＲ０２、ＮＲ１０〜ＮＲ１２、ＮＲ２０〜ＮＲ２２、スイッチとして機能するｎＭＯＳトランジスタＮＳ００〜ＮＳ０２、ＮＳ１０〜ＮＳ１２、ＮＳ２０〜ＮＳ２２を有している。発振回路５１６は、リングオシレータとして機能するインバータＩＶ０〜ＩＶ２により生成されるクロックを出力クロックＣＫＯとして出力する。
【００６７】
ｎＭＯＳトランジスタＮＳ００〜ＮＳ０２は、接地電源線ＶＳＳおよびインバータＩＶ０の電源端子の間で並列に接続されている。ｎＭＯＳトランジスタＮＳ１０〜ＮＳ１２は、接地電源線ＶＳＳおよびインバータＩＶ１の電源端子の間で並列に接続されている。ｎＭＯＳトランジスタＮＳ２０〜ＮＳ２２は、接地電源線ＶＳＳおよびインバータＩＶ２の電源端子の間で並列に接続されている。
【００６８】
ｎＭＯＳトランジスタＮＲ００〜ＮＲ０２は、接地電源線ＶＳＳおよびインバータＩＶ０の電源端子の間で、ｎＭＯＳトランジスタＮＳ００〜ＮＳ０２と直列にそれぞれ接続されている。ｎＭＯＳトランジスタＮＲ１０〜ＮＲ１２は、接地電源線ＶＳＳおよびインバータＩＶ１の電源端子の間で、ｎＭＯＳトランジスタＮＳ１０〜ＮＳ１２と直列にそれぞれ接続されている。ｎＭＯＳトランジスタＮＲ１０〜ＮＲ１２は、接地電源線ＶＳＳおよびインバータＩＶ２の電源端子の間で、ｎＭＯＳトランジスタＮＳ２０〜ＮＳ２２と直列にそれぞれ接続されている。
【００６９】
ローパスフィルタ１０６（図１２）から供給される制御電圧ＶＣは、ｎＭＯＳトランジスタＮＲ００〜ＮＲ０２、ＮＲ１０〜ＮＲ１２、ＮＲ２０〜ＮＲ２２のゲートに共通して印可されている。ｎＭＯＳトランジスタＮＲ００〜ＮＲ０２、ＮＲ１０〜ＮＲ１２、ＮＲ２０〜ＮＲ２２は、制御電圧ＶＣに応じてオン抵抗が変化するため、可変抵抗として機能する。このため、各インバータＩＶ０〜ＩＶ２の遅延時間は、制御電圧ＶＣに応じて変化する。すなわち、発振回路５１６の発振周波数（出力クロックＣＫＯの周波数）は、制御電圧ＶＣに応じて変化する。
【００７０】
ｎＭＯＳトランジスタＮＳ００、ＮＳ１０、ＮＳ２０のゲートは、選択信号生成回路５１４（図１３）から出力される選択信号Ｓ０を受けている。従って、ｎＭＯＳトランジスタＮＳ００、ＮＳ１０、ＮＳ２０は、選択信号Ｓ０が”１”であるときにオンする。ｎＭＯＳトランジスタＮＳ０１、ＮＳ１１、ＮＳ２１のゲートは、選択信号Ｓ１を受けている。従って、ｎＭＯＳトランジスタＮＳ００、ＮＳ１０、ＮＳ２０は、選択信号Ｓ１が”１”であるときにオンする。ｎＭＯＳトランジスタＮＳ０２、ＮＳ１２、ＮＳ２２のゲートは、選択信号Ｓ１を受けている。従って、ｎＭＯＳトランジスタＮＳ００、ＮＳ１０、ＮＳ２０は、選択信号Ｓ２が”１”であるときにオンする。すなわち、ｎＭＯＳトランジスタＮＳｎ０、ＮＳｎ１、ＮＳｎ２（ｎ＝０，１，２）は、選択信号Ｓ［２：０］に応じてオン状態のスイッチ数が変化するスイッチ回路として機能する。従って、３ビットの選択信号Ｓ［２：０］における”１”に活性化したビット数に応じて、ｎＭＯＳトランジスタＮＲｎ０〜ＮＲｎ２の抵抗値の設定範囲（すなわち、インバータＩＶｎの遅延時間の設定範囲）が変更される。すなわち、発振回路５１６の発振周波数帯域は、選択信号Ｓ［２：０］における”１”に活性化したビット数に応じて変更される。このように、発振回路５１６は、第１の実施形態の発振回路１１６と同様に、複数の発振周波数帯域のいずれかを選択信号Ｓ［２：０］（すなわち、カウンタ値信号Ｑ［１：０］）に応じて選択し、選択した発振周波数帯域において制御電圧ＶＣに応じて発振周波数を調整して出力クロックＣＫＯを出力する。
【００７１】
以上、第５の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、出力クロックＣＫＯを生成するためのインバータＩＶ０〜ＩＶ２の全てを複数の発振周波数帯域に対して共通化できるため、発振回路５１６の回路規模を低減できる。従って、ＰＬＬ回路５００が搭載される通信用ＬＳＩの高集積化に寄与できる。
図１５は、本発明の第６の実施形態を示している。第１、第２および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路６００は、第５の実施形態のＰＬＬ回路５００（図１２）と同様に、クロック同期型の通信用ＬＳＩに搭載されており、第５の実施形態の電圧制御発振器５１０に代えて電圧制御発振器６１０を有している。ＰＬＬ回路６００のその他の構成は、第５の実施形態のＰＬＬ回路５００と同一である。なお、通信用ＬＳＩに供給される外部クロック（すなわち、参照クロックＣＫＲ）の周波数は、第２の実施形態と同様に、例えば、図６のＹ点の周波数に限定されている。電圧制御発振器６１０は、第５の実施形態の選択信号生成回路５１４に代えて、選択信号生成回路６１４を有している。電圧制御発振器６１０のその他の構成は、第５の実施形態の電圧制御発振器５１０と同一である。
【００７２】
図１６は、図１５の電圧比較回路１１２および選択信号生成回路２１４の詳細を示している。選択信号生成回路６１４は、第２の実施形態の選択信号生成回路２１４（図８）におけるデコーダＤＥＣ１に代えて、第５の実施形態のデコーダＤＥＣ２（図１３）を有している。選択信号生成回路６１４のその他の構成は、第２の実施形態の選択信号生成回路２１４と同一である。
【００７３】
以上のような構成の電圧制御発振器６１０では、通信用ＬＳＩの電源投入時に、パワーオンリセット信号ＲＳＴが”１”に活性化されると、カウンタＣＮＴ２から出力されるカウンタ値Ｑ［１：０］は、”１０”に初期化される。従って、デコーダＤＥＣ２から出力される選択信号Ｓ［２：０］は、”０１１”に初期化される。このため、発振回路５１６において、ｎＭＯＳトランジスタＮＳｎ０、ＮＳｎ１（ｎ＝０，１，２）がオンする。すなわち、出力クロックＣＫＯは、発振回路５１６における中間の発振周波数帯域に含まれる周波数に初期化される。出力クロックＣＫＯの目標周波数（参照クロックＣＫＲの周波数）は、図６のＹ点の周波数に限定されているため、出力クロックＣＫＯを、発振回路５１６における中間の発振周波数帯域（図６の特性曲線ＦＶ１に対応）に含まれる周波数に初期化することで、ＰＬＬ回路６００のロックアップタイム（出力クロックＣＫＯが参照クロックＣＫＲに同期するまでの時間）が短縮される。
【００７４】
このように、カウンタＣＮＴ２は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して、出力クロックＣＫＯの目標周波数を含む発振周波数帯域に対応するオン状態のｎＭＯＳトランジスタ数（すなわち、オン状態のスイッチ数）を示すカウンタ値に初期化される。
以上、第６の実施形態でも、第１、第２および第５の実施形態と同様の効果が得られる。
【００７５】
なお、第１〜第６の実施形態では、本発明の電圧制御発振器をＰＬＬ回路に適用した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、本発明の電圧制御発振器を、電圧制御発振器を利用するその他の回路に適用してもよい。
第１、第３および第５の実施形態では、通信用ＬＳＩの電源投入時に、カウンタ値信号Ｑ［１：０］が”０１”に初期化され、発振回路の一番低い発振周波数帯域が選択される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、通信用ＬＳＩの電源投入時に、カウンタ値信号Ｑ［１：０］が”１１”に初期化され、発振回路の一番高い発振周波数帯域が選択されるようにしてもよい。図１７に示すように、選択される発振周波数帯域が高いほど、発振回路のゲイン（制御電圧の変化量に対する出力クロックの周波数の変化量）は大きくなるため、通信用ＬＳＩの電源投入時に、発振回路の一番低い発振周波数帯域が選択される場合に比べて、ＰＬＬ回路のロックアップタイムを短縮できる。従って、ＰＬＬ回路が搭載される通信用ＬＳＩを短時間で安定させることができる。
【００７６】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１の電圧比較回路および選択信号生成回路の詳細を示すブロック図である。
【図３】図１の発振回路の詳細を示すブロック図である。
【図４】図１のＰＬＬ回路のロックアップ動作を示すタイミングチャートである。
【図５】図１のＰＬＬ回路のロックアップ動作を示すタイミングチャートである。
【図６】図１のＰＬＬ回路のロックアップ動作の概要を示す説明図である。
【図７】本発明の第２の実施形態を示すブロック図である。
【図８】図７の電圧比較回路および選択信号生成回路の詳細を示すブロック図である。
【図９】本発明の第３の実施形態を示すブロック図である。
【図１０】図９の発振回路の詳細を示すブロック図である。
【図１１】本発明の第４の実施形態を示すブロック図である。
【図１２】本発明の第５の実施形態を示すブロック図である。
【図１３】図１２の電圧比較回路および選択信号生成回路の詳細を示すブロック図である。
【図１４】図１２の発振回路の詳細を示すブロック図である。
【図１５】本発明の第６の実施形態を示すブロック図である。
【図１６】図１５の電圧比較回路および選択信号生成回路の詳細を示すブロック図である。
【図１７】ＰＬＬ回路のロックアップ動作の概要を示す説明図である。
【符号の説明】
【００７８】
１００、２００、３００、４００、５００、６００ ＰＬＬ回路
１０２ 位相比較器
１０４ チャージポンプ
１０６ ローパスフィルタ
１０８ インバータ
１１０、２１０、３１０、４１０、５１０、６１０ 電圧制御発振器
１１２ 電圧比較回路
１１４、２１４、５１４、６１４ 選択信号生成回路
１１６、３１６、５１６ 発振回路
３１８ 分周器
ＡＤＤ 加算器
ＣＫＤ 分周クロック
ＣＫＯ 出力クロック
ＣＫＲ 参照クロック
ＣＫＣ カウントクロック
ＣＭＰ１、ＣＭＰ２ 電圧比較器
ＣＮＴ１、ＣＮＴ２ カウンタ
ＤＥＣ１、ＤＥＣ２ デコーダ
ＦＦ１０、ＦＦ１１、ＦＦ２０、ＦＦ２１ フリップフロップ
Ｇ１〜Ｇ４ ゲート回路
ＩＶ０〜ＩＶ６ インバータ
ＮＲ０〜６、ＮＲ００〜０２、ＮＲ１０〜１２、ＮＲ２０〜２２ ｎＭＯＳトランジスタ
ＮＳ００〜０２、ＮＳ１０〜１２、ＮＳ２０〜２２ ｎＭＯＳトランジスタ
Ｑ０、Ｑ１ カウンタ値信号
Ｒ１ 第１電圧比較信号
Ｒ２ 第２電圧比較信号
Ｓ０〜Ｓ２ 選択信号
ＳＣ１、ＳＣ２ セレクタ回路
ＳＵＢ 減算器
ＳＷ０〜ＳＷ３ スイッチ
／ＵＰ、ＤＯＷＮ 位相比較信号
ＶＲ１ 第１参照電圧
ＶＲ２ 第２参照電圧
ＶＣ 制御電圧
【技術分野】
【０００１】
本発明は、電圧制御発振器（ＶＣＯ：Voltage Control Oscillator）およびＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
一般に、クロック同期型の半導体装置は、外部端子を介して供給される外部クロックに同期した内部クロック（内部回路で使用されるクロック）を生成するためのＰＬＬ回路を有している。ＰＬＬ回路は、内部クロックを生成する電圧制御発振器を有し、内部クロックを外部クロックに同期させるために、外部クロックおよび内部クロックの位相を比較し、位相比較結果に応じて電圧制御発振器の制御電圧を調整する。
【０００３】
ＰＬＬ回路のロックレンジ（ＰＬＬ回路により生成されるクロックの周波数範囲）は、出来るだけ広いほうがよい。しかしながら、ＰＬＬ回路のロックレンジは、半導体素子の製造ばらつき、動作温度の変動、電源電圧の変動等に伴う電圧制御発振器の発振周波数の低下、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に起因して狭くなる。このため、例えば、特許文献１では、互いに異なる発振周波数帯域を有する複数の電圧制御発振器を備え、外部クロックの周波数に応じて電圧制御発振器により生成されるクロックのいずれかを内部クロックとして出力するＰＬＬ回路が開示されている。また、特許文献２では、複数のインバータを有するリングオシレータを備え、リングオシレータ内で内部クロックを生成するためにループ接続されるインバータの数を、半導体記憶装置の動作周波数に関連する情報（動作周波数関連情報）に基づいて変更するＰＬＬ回路が開示されている。
【特許文献１】特開平９−２８４１３０号公報
【特許文献２】特開平８−１８０６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１、２の電圧制御発振器は、ＰＬＬ回路に適用することを想定して構成されているため、電圧制御発振器の発振周波数帯域を切り替えるためには、外部クロックの周波数や動作周波数関連情報が必要となる。すなわち、特許文献１、２の電圧制御発振器では、制御電圧のみにより発振周波数を調整することはできず、適用対象が限定されてしまう。
【０００５】
また、特許文献１のＰＬＬ回路は、周波数カウンタを用いて外部クロックの周波数を電圧制御発振器に直接伝達するため、外部クロックのゆらぎが電圧制御発振器における発振周波数帯域の切替動作に与える影響が大きい。特許文献１のＰＬＬ回路では、この問題を解決するために、周波数カウンタのカウンタ値を保持するレジスタ等を設けているが、レジスタ等を形成することでＰＬＬ回路の回路規模が増大してしまう。さらに、特許文献２のＰＬＬ回路は、半導体記憶装置の外部制御信号（モード信号、アドレス信号など）を直接的または間接的に利用して動作周波数関連情報を示す信号を生成するため、所定仕様の外部制御信号を有する半導体記憶装置にしか用いることができない。
【０００６】
本発明の目的は、発振周波数範囲を広くでき、かつ制御電圧のみにより発振周波数を調整できる電圧制御発振器を提供することにある。本発明の別の目的は、回路規模を増大させることなく、ロックレンジを広くできるＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の電圧制御発振器の一形態では、電圧比較回路は、制御電圧、第１および第２参照電圧を受け、制御電圧が第１参照電圧より低いときに第１電圧比較信号を活性化させ、制御電圧が第２参照電圧より高いときに第２電圧比較信号を活性化させる。第２参照電圧は、第１参照電圧より高く設定されている。カウンタは、カウントクロックに同期して、第１電圧比較信号の活性化中にカウンタ値を減少させ、第２電圧比較信号の活性化中にカウンタ値を増加させる。発振回路は、互いに異なる複数の発振周波数帯域を有し、カウンタ値に応じて発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において制御電圧に応じて発振周波数を調整して出力クロックを出力する。
【０００８】
以上のような構成の電圧制御発振器では、発振回路は、互いに異なる複数の発振周波数帯域を有し、カウンタ値に基づいて発振周波数帯域を切り替える。カウンタ値は、制御電圧と第１および第２参照電圧との大小関係に応じて変更される。従って、電圧制御発振器の発振周波数を制御電圧のみにより調整でき、電圧制御発振器の適用対象を拡大できる。また、発振回路は、互いに異なる複数の発振周波数帯域を有しているため、動作条件の変動（半導体素子の製造ばらつき、動作温度の変動、電源電圧の変動等）に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広い発振周波数範囲を確保できる。
【０００９】
本発明の電圧制御発振器の前記一形態の好ましい例では、発振回路の内部発振回路は、互いに異なる発振周波数帯域を有している。内部発振回路の反転回路は、環状に接続されている。内部発振回路の可変抵抗は、電源線および反転回路の電源端子の間にそれぞれ接続され、制御電圧に応じて抵抗値が変化する。このため、各反転回路の遅延時間は、制御電圧に応じて変化する。この結果、内部発振回路により生成されるクロックの周波数は、制御電圧に応じて変化する。発振回路のセレクタ回路は、内部発振回路により生成されるクロックのいずれかをカウンタ値に応じて選択して出力クロックとして出力する。このため、複数の発振周波数帯域を有する発振回路を容易に構成できる。
【００１０】
本発明の電圧制御発振器の前記一形態の好ましい例では、カウンタは、リセット信号に応答して、出力クロックの目標周波数を含む発振周波数帯域を有する内部発振回路を示すカウンタ値に初期化される。このため、出力クロックの周波数は、目標周波数の近傍に初期化される。この結果、出力クロックの周波数が目標周波数に到達するまでの時間を短縮できる。従って、電圧制御発振器から出力される出力クロックを使用するシステム回路を短時間で安定させることができる。
【００１１】
本発明の電圧制御発振器の前記一形態の好ましい例では、発振回路の反転回路は、直列に接続されている。発振回路の可変抵抗は、電源線および反転回路の電源端子の間にそれぞれ接続され、制御電圧に応じて抵抗値が変化する。発振回路のスイッチ回路は、初段の反転回路の入力に供給される信号を出力クロックとして出力するために、奇数番目の反転回路の出力のいずれかをカウンタ値に応じて初段の反転回路の入力に接続する。このため、出力クロックを生成するための反転回路の一部を複数の発振周波数帯域に対して共通化できる。この結果、発振回路の回路規模を低減でき、すなわち電圧制御発振器の回路規模を低減できる。
【００１２】
本発明の電圧制御発振器の前記一形態の好ましい例では、カウンタは、リセット信号に応答して、出力クロックの目標周波数を含む発振周波数帯域に対応する反転回路の出力を示すカウンタ値に初期化される。このため、出力クロックの周波数は、目標周波数の近傍に初期化される。この結果、出力クロックの周波数が目標周波数に到達するまでの時間を短縮でき、出力クロックを使用するシステム回路を短時間で安定させることができる。
【００１３】
本発明の電圧制御発振器の前記一形態の好ましい例では、発振回路の反転回路は、環状に接続されている。発振回路のスイッチ回路は、電源線および各反転回路の電源端子の間に並列に接続された複数のスイッチを有し、カウンタ値に応じてオン状態のスイッチ数が変化する。発振回路の可変抵抗は、電源線および反転回路の電源端子の間でスイッチ回路と直列にそれぞれ接続され、制御電圧に応じて抵抗値が変化する。このため、出力クロックを生成するための反転回路の全てを複数の発振周波数帯域に対して共通化できる。この結果、発振回路の回路規模を低減でき、すなわち電圧制御発振器の回路規模を低減できる。
【００１４】
本発明の電圧制御発振器の前記一形態の好ましい例では、カウンタは、リセット信号に応答して、出力クロックの目標周波数を含む発振周波数帯域に対応するオン状態のスイッチ数を示すカウンタ値に初期化される。このため、出力クロックの周波数は、目標周波数の近傍に初期化される。この結果、出力クロックの周波数が目標周波数に到達するまでの時間を短縮でき、出力クロックを使用するシステム回路を短時間で安定させることができる。
【００１５】
本発明のＰＬＬ回路の一形態では、位相比較器は、参照クロックおよび参照クロックに基づいて生成される出力クロックの位相を比較する。電圧調整回路は、位相比較器の位相比較結果に応じて出力電圧を調整する。電圧制御発振器は、電圧調整回路から供給される出力電圧を制御電圧として受け、制御電圧に応じて出力クロックの周波数を変更する。電圧制御発振器の電圧比較回路は、制御電圧、第１および第２参照電圧を受け、制御電圧が第１参照電圧より低いときに第１電圧比較信号を活性化させ、制御電圧が第２参照電圧より高いときに第２電圧比較信号を活性化させる。第２参照電圧は、第１参照電圧より高く設定されている。電圧制御発振器のカウンタは、カウントクロックに同期して、第１電圧比較信号の活性化中にカウンタ値を減少させ、第２電圧比較信号の活性化中にカウンタ値を増加させる。電圧制御発振器の発振回路は、互いに異なる複数の発振周波数帯域を有し、カウンタ値に応じて発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において制御電圧に応じて発振周波数を調整して出力クロックを出力する。
【００１６】
以上のような構成のＰＬＬ回路では、参照クロックの周波数を電圧調整回路から供給される制御電圧により間接的に電圧制御発振器に伝達するため、参照クロックのゆらぎが発振回路における発振周波数帯域の切替動作に与える影響を小さくできる。このため、参照クロックの周波数を保持するためのレジスタ等を不要にでき、ＰＬＬ回路の回路規模を低減できる。また、電圧制御発振器（発振回路）は、互いに異なる複数の発振周波数帯域を有しているため、動作条件の変動（半導体素子の製造ばらつき、動作温度の変動、電源電圧の変動等）に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広いロックレンジを確保できる。
【００１７】
本発明のＰＬＬ回路の前記一形態の好ましい例では、分周器は、電圧制御発振器および位相比較器の間に接続されている。分周器は、電圧制御発振器（発振回路）から出力される出力クロックを分周した分周クロックを出力クロックとして位相比較器に出力する。このため、ＰＬＬ回路は、分周クロックを参照クロックに同期させる閉ループ機構として機能する。この結果、分周クロックが参照クロックに同期した状態で、参照クロックに対して所定の逓倍比を有する出力クロックが得られる。従って、分周器を設けることで、参照クロックの周波数を上昇させることなく、高い周波数の出力クロックを容易に得ることができる。
【００１８】
本発明のＰＬＬ回路の前記一形態の好ましい例では、電圧制御発振器のカウンタに供給されるカウントクロックは、電圧制御発振器の発振回路から出力される出力クロックである。電圧制御発振器のカウンタは、位相比較器における位相比較タイミングとして使用される出力クロックの遷移エッジとは反対の遷移エッジに同期してカウンタ値を更新する。このため、カウンタのカウンタ値の更新、すなわち発振回路の発振周波数帯域の変更に伴う出力クロックの周波数変動が位相比較器の位相比較動作に与える影響を軽減できる。
【発明の効果】
【００１９】
本発明の電圧制御発振器では、電圧制御発振器の発振周波数を制御電圧のみにより調整でき、電圧制御発振器の適用対象を拡大できる。また、動作条件の変動に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広い発振周波数範囲を確保できる。
本発明のＰＬＬ回路では、参照クロックのゆらぎに起因して、電圧制御発振器の発振周波数帯域が切り替わることはないため、参照クロックの周波数を保持するためのレジスタ等を不要にでき、ＰＬＬ回路の回路規模を低減できる。また、動作条件の変動に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広いロックレンジを確保できる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の実施形態を説明する。図中、太線で示す信号は、複数ビットで構成されている。
図１は、本発明の第１の実施形態を示している。ＰＬＬ回路１００は、例えば、クロック同期型の通信用ＬＳＩに搭載されており、位相比較器１０２、チャージポンプ１０４、ローパスフィルタ１０６、インバータ１０８および電圧制御発振器１１０を有している。
【００２１】
位相比較器１０２は、参照クロックＣＫＲおよび電圧制御発振器１１０から出力される出力クロックＣＫＯとの位相を比較し、比較結果を示す位相比較信号／ＵＰ、ＤＯＷＮをチャージポンプ１０４に出力する。参照クロックＣＫＲは、例えば、通信用ＬＳＩの外部端子を介して供給されるクロックであり、いわゆる外部クロックである。出力クロックＣＫＯは、例えば、通信用ＬＳＩの内部回路に供給されるクロックであり、いわゆる内部クロックである。
【００２２】
位相比較器１０２は、参照クロックＣＫＲおよび出力クロックＣＫＯの立ち上がりエッジを位相比較タイミングとして使用する。位相比較器１０２は、出力クロックＣＫＯが参照クロックＣＫＲより遅れている場合、参照クロックＣＫＲの立ち上がりエッジから出力クロックＣＫＯの立ち上がりエッジまでの期間、位相比較信号／ＵＰを”０”に活性化させる。位相比較器１０２は、出力クロックＣＫＯが参照クロックＣＫＲより進んでいる場合、出力クロックＣＫＯの立ち上がりエッジから参照クロックＣＫＲの立ち上がりエッジまでの期間、位相比較信号ＤＯＷＮを”１”に活性化させる。従って、位相比較器１０２は、出力クロックＣＫＯおよび参照クロックＣＫＲの位相が一致している場合、位相比較信号／ＵＰ、ＤＯＷＮを、それぞれ”１”、”０”（非活性化状態）に設定する。
【００２３】
チャージポンプ１０４は、位相比較信号／ＵＰが”０”であるとき、ローパスフィルタ１０６内のコンデンサを充電する。チャージポンプ１０４は、位相比較信号ＤＯＷＮが”１”であるとき、ローパスフィルタ１０６内のコンデンサを放電する。ローパスフィルタ１０６は、チャージポンプ１０４により得られる電圧を平滑化して制御電圧ＶＣとして電圧制御発振器１１０に供給する。すなわち、チャージポンプ１０４およびローパスフィルタ１０６は、位相比較器１０２の位相比較結果に応じて出力電圧を調整する電圧調整回路として機能する。従って、制御電圧ＶＣは、出力クロックＣＫＯが参照クロックＣＫＲより遅れているときに上昇し、出力クロックＣＫＯが参照クロックＣＫＲより進んでいるときに下降する。制御電ＶＣは、接地電圧ＶＳＳから電源電圧ＶＤＤまでの間で設定される。インバータ１０８は、電圧制御発振器１１０から出力される出力クロックＣＫＯを反転させてカウントクロックＣＫＣとして電圧制御発振器１１０に出力する。
【００２４】
電圧制御発振器１１０は、電圧比較回路１１２、選択信号生成回路１１４および発振回路１１６を有している。電圧比較回路１１２は、ローパスフィルタ１０６から供給される制御電圧ＶＣを第１参照電圧ＶＲ１および第２参照電圧ＶＲ２と比較し、比較結果を示す第１電圧比較信号Ｒ１および第２電圧比較信号Ｒ２を選択信号生成回路１１４に出力する。第１参照電圧ＶＲ１および第２参照電圧ＶＲ２は、例えば、通信用ＬＳＩに搭載された参照電圧生成回路（図示せず）から供給される。第２参照電圧ＶＲ２は、第１参照電圧ＶＲ１より高く設定されている。
【００２５】
選択信号生成回路１１４は、インバータ１０８から出力されるカウントクロックＣＫＣに同期して、第１電圧比較信号Ｒ１および第２電圧比較信号Ｒ２に応じて３ビットの選択信号Ｓ［２：０］（選択信号Ｓ２、Ｓ１、Ｓ０）を活性化または非活性化させる。選択信号生成回路１１４は、パワーオンリセット信号ＲＳＴに応答して、選択信号Ｓ［２：０］を初期化する。パワーオンリセット信号ＲＳＴは、例えば、通信用ＬＳＩに搭載されたパワーオンリセット回路（図示せず）から出力され、通信用ＬＳＩの電源投入時に”１”に活性化される。電圧比較回路１１２および選択信号生成回路１１４の詳細については、図２R>２で説明する。発振回路１１６は、互いに異なる複数の発振周波数帯域を有し、選択信号Ｓ［２：０］に応じて発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において制御電圧ＶＣに応じて発振周波数を調整して出力クロックＣＫＯを出力する。なお、発振回路１１６の詳細については、図３で説明する。
【００２６】
図２は、図１の電圧比較回路１１２および選択信号生成回路１１４の詳細を示している。電圧比較回路１１２は、例えば、差動増幅器でそれぞれ構成された電圧比較器ＣＭＰ１、ＣＭＰ２を有している。電圧比較器ＣＭＰ１は、ローパスフィルタ１０６（図１）から供給される制御電圧ＶＣを第１参照電圧ＶＲ１と比較し、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき、第１電圧比較信号Ｒ１を”１”に活性化させる。電圧比較器ＣＭＰ２は、制御電圧ＶＣを第２参照電圧ＶＲ２と比較し、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき、第２電圧比較信号Ｒ２を”１”に活性化させる。このため、第１電圧比較信号Ｒ１および第２電圧比較信号Ｒ２は、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき（ＶＣ＜ＶＲ１＜ＶＲ２）、それぞれ”１”、”０”に設定され、制御電圧ＶＣが第１参照電圧ＶＲ１以上かつ第２参照電圧ＶＲ２以下であるとき（ＶＲ１≦ＶＣ≦ＶＲ２）、共に”０”に設定され、制御電圧ＶＣが第２参照電圧ＶＲより高いとき（ＶＲ１＜ＶＲ２＜ＶＣ）、それぞれ”０”、”１”に設定される。従って、第１電圧比較信号Ｒ１および第２電圧比較信号Ｒ２が共に”１”に設定されることはない。
【００２７】
選択信号生成回路１１４は、２ビットのカウンタＣＮＴ１およびデコーダＤＥＣ１を有している。カウンタＣＮＴ１は、加算器ＡＤＤ、減算器ＳＵＢ、ゲート回路Ｇ１〜Ｇ４、セレクタ回路ＳＣ１、フリップフロップＦＦ１０、ＦＦ１１を有している。加算器ＡＤＤは、電圧比較回路１１２の電圧比較器ＣＭＰ２から出力される第２電圧比較信号Ｒ２およびフリップフロップＦＦ１１、ＦＦ１０から出力される２ビットのカウンタ値信号Ｑ［１：０］（カウンタ値信号Ｑ１、Ｑ０）を受けている。加算器ＡＤＤは、第２電圧比較信号Ｒ２が”１”であるとき、すなわち、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき、カウンタ値信号Ｑ［１：０］が示す値に”１”を加算し、加算結果を２ビットの加算値信号Ａ［１：０］（加算値信号Ａ１、Ａ０）として出力する。加算器ＡＤＤは、第２電圧比較信号Ｒ２が”０”であるとき、すなわち、制御電圧ＶＣが第２参照電圧ＶＲ１以下であるとき、カウンタ値信号Ｑ［１：０］を加算値信号Ａ［１：０］として出力する。
【００２８】
ゲート回路Ｇ１は、第２電圧比較信号Ｒ２が”１”であるとき、カウンタ値信号Ｑ［１：０］の論理積信号を出力信号として出力する。ゲート回路Ｇ１は、第２電圧比較信号Ｒ２が”０”であるとき、出力信号を”０”に設定する。従って、ゲート回路Ｇ１の出力信号は、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき、かつカウンタ値信号Ｑ［１：０］が”１１”であるとき、”１”に設定される。
【００２９】
ゲート回路Ｇ２は、ゲート回路Ｇ１の出力信号が”１”であるとき、出力信号Ｂ０を”１”に設定する。ゲート回路Ｇ２は、ゲート回路Ｇ１の出力信号が”０”であるとき、加算値信号Ａ０を出力信号Ｂ０として出力する。ゲート回路Ｇ３は、ゲート回路Ｇ１の出力信号が”１”であるとき、出力信号Ｂ１を”１”に設定する。ゲート回路Ｇ３は、ゲート回路Ｇ１の出力信号が”０”であるとき、加算値信号Ａ１を出力信号Ｂ１として出力する。
【００３０】
減算器ＳＵＢは、電圧比較回路１１２の電圧比較器ＣＭＰ１から出力される第１電圧比較信号Ｒ１およびゲート回路Ｇ３、Ｇ２からそれぞれ出力される出力信号Ｂ１、Ｂ０を受けている。減算器ＳＵＢは、第１電圧比較信号Ｒ１が”１”であるとき、すなわち、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき、ゲート回路Ｇ３、Ｇ２の出力信号Ｂ１、Ｂ１が示す値から”１”を減算し、減算結果を２ビットの減算値信号Ｃ［１：０］（減算値信号Ｃ１、Ｃ０）として出力する。減算器ＳＵＢは、第１電圧比較信号Ｒ１が”０”であるとき、すなわち、制御電圧ＶＣが第２参照電圧ＶＲ１以上であるとき、ゲート回路Ｇ３、Ｇ２の出力信号Ｂ１、Ｂ０を減算値信号Ｃ［１：０］として出力する。
【００３１】
ゲート回路Ｇ４は、第１電圧比較信号Ｒ１が”１”であるとき、ゲート回路Ｇ２の出力信号Ｂ０とゲート回路Ｇ３の出力信号Ｂ１の反転信号との論理積信号を出力信号として出力する。ゲート回路Ｇ４は、第１電圧比較信号Ｒ１が”０”であるとき、出力信号を”０”に設定する。従って、ゲート回路Ｇ４の出力信号は、制御電圧ＶＣが第１参照電圧ＶＲ１より高いとき、かつカウンタ値信号Ｑ［１：０］が”０１”であるとき、”１”に設定される。セレクタ回路ＳＣ１は、ゲート回路Ｇ４の出力信号が”１”であるとき、減算値信号Ｃ［１：０］を２ビットの出力信号Ｄ［１：０］（出力信号Ｄ１、Ｄ０）として出力する。セレクタ回路ＳＣ１は、ゲート回路Ｇ４の出力信号が”０”であるとき、出力信号Ｄ［１：０］を”０１”に設定する。
【００３２】
フリップフロップＦＦ１１、ＦＦ１０は、インバータ１０８（図１）から出力されるカウントクロックＣＫＣの立ち上がりエッジ（すなわち、発振回路１１６から出力される出力クロックＣＫＯの立ち下がりエッジ）に同期して、セレクタ回路ＳＣ１の出力信号Ｄ［１：０］を取り込みカウンタ値信号Ｑ［１：０］として出力する。例えば、フリップフロップＦＦ１０は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して活性化される。フリップフロップＦＦ１１は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して非活性化される。すなわち、カウンタ値信号Ｑ［１：０］は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して”０１”に初期化される。
【００３３】
以上のような構成のカウンタＣＮＴ１では、カウンタ値信号Ｑ［１：０］が示す値（カウンタＣＮＴ１のカウンタ値）は、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき（ＶＣ＜ＶＲ１＜ＶＲ２）、かつカウンタ値信号Ｑ［１：０］が”０１”ではないとき、カウントクロックＣＫＣの立ち上がりエッジに同期して単調減少する。カウンタ値信号Ｑ［１：０］が示す値は、制御電圧ＶＣが第１参照電圧ＶＲ１より低いとき（ＶＣ＜ＶＲ１＜ＶＲ２）、かつカウンタ値信号Ｑ［１：０］が”０１”であるとき、ゲート回路Ｇ４およびセレクタ回路ＳＣ１によるアンダーフロー処理により、変化しない。
【００３４】
カウンタ値信号Ｑ［１：０］が示す値は、制御電圧ＶＣが第１参照電圧ＶＲ１以上かつ第２参照電圧ＶＲ２以下であるとき（ＶＲ１≦ＶＣ≦ＶＲ２）、変化しない。カウンタ値信号Ｑ［１：０］が示す値は、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき（ＶＲ１＜ＶＲ２＜ＶＣ）、かつカウンタ値信号Ｑ［１：０］が”１１”ではないとき、カウントクロックＣＫＣの立ち上がりエッジに同期して単調増加する。カウンタ値信号Ｑ［１：０］が示す値は、制御電圧ＶＣが第２参照電圧ＶＲ２より高いとき（ＶＲ１＜ＶＲ２＜ＶＣ）、かつカウンタ値信号Ｑ［１：０］が”１１”であるとき、ゲート回路Ｇ１〜Ｇ３によるオーバーフロー処理により、変化しない。
【００３５】
デコーダＤＥＣ１は、カウンタ値信号Ｑ［１：０］が”０１”であるとき、選択信号Ｓ［２：０］を”００１”に設定する。デコーダＤＥＣ１は、カウンタ値信号Ｑ［１：０］が”１０”であるとき、選択信号Ｓ［２：０］を”０１０”に設定する。デコーダＤＥＣ１は、カウンタ値信号Ｑ［１：０］が”１１”であるとき、選択信号Ｓ［２：０］を”１００”に設定する。
【００３６】
図３は、図１の発振回路１１６の詳細を示している。発振回路１１６は、互いに異なる発振周波数帯域を有する内部発振回路ＯＳＣ０〜ＯＳＣ２およびセレクタ回路ＳＣ２を有している。内部発振回路ＯＳＣ０は、環状に接続されたインバータＩＶ０〜ＩＶ６と、接地電源線ＶＳＳおよびインバータＩＶ０〜ＩＶ６の電源端子の間にそれぞれ設けられたｎＭＯＳトランジスタＮＲ０〜ＶＲ６とを有している。内部発振回路ＯＳＣ０は、リングオシレータとして機能するインバータＩＶ０〜ＩＶ６により生成されるクロックＣＫＳ０をセレクタ回路ＳＣ２に出力する。ローパスフィルタ１０６（図１）から供給される制御電圧ＶＣは、ｎＭＯＳトランジスタＮＲ０〜ＮＲ６のゲートに共通して印可されている。ｎＭＯＳトランジスタＮＲ０〜ＮＲ６は、制御電圧ＶＣに応じてオン抵抗が変化するため、可変抵抗として機能する。このため、各インバータＩＶ０〜ＩＶ６の遅延時間は、制御電圧ＶＣに応じて変化する。すなわち、内部発振回路ＯＳＣ０の発振周波数（クロックＣＫＳ０の周波数）は、制御電圧ＶＣに応じて変化する。
【００３７】
内部発振回路ＯＳＣ１は、インバータＩＶ０〜ＩＶ４およびｎＭＯＳトランジスタＮＲ０〜ＮＲ４を有し、内部発振回路ＯＳＣ０と同様に構成されている。内部発振回路ＯＳＣ２は、インバータＩＶ０〜ＩＶ２およびｎＭＯＳトランジスタＮＲ０〜ＮＲ２を有し、内部発振回路ＯＳＣ０と同様に構成されている。内部発振回路ＯＳＣ１、ＯＳＣ２は、クロックＣＫＳ１、ＣＫＳ２をセレクタ回路ＳＣ２にそれぞれ出力する。従って、内部発振回路ＯＳＣ０〜ＯＳＣ２において、内部発振回路ＯＳＣ０の発振周波数帯域が一番低く、内部発振回路ＯＳＣ２の発振周波数帯域が一番高い。
【００３８】
セレクタ回路ＳＣ２は、内部発振回路ＯＳＣ０〜ＯＳＣ２から出力されるクロックＣＫＳ０〜ＣＫＳ２のいずれかを、選択信号生成回路１１４（図２）から出力される選択信号Ｓ［２：０］（選択信号Ｓ２、Ｓ１、Ｓ０）に応じて選択して出力クロックＣＫＯとして出力する。具体的には、セレクタ回路ＳＣ２は、選択信号Ｓ［２：０］が”００１”であるとき、内部発振回路ＯＳＣ０から供給されるクロックＣＫＳ０を出力クロックＣＫＯとして出力する。セレクタ回路ＳＣ２は、選択信号Ｓ［２：０］が”０１０”であるとき、内部発振回路ＯＳＣ１から供給されるクロックＣＫＳ１を出力クロックＣＫＯとして出力する。セレクタ回路ＳＣ２は、選択信号Ｓ［２：０］が”１００”であるとき、内部発振回路ＯＳＣ２から供給されるクロックＣＫＳ２を出力クロックＣＫＯとして出力する。
【００３９】
以上のような構成の電圧制御発振器１１０では、通信用ＬＳＩの電源投入時に、パワーオンリセット信号ＲＳＴが”１”に活性化されると、カウンタＣＮＴ１から出力されるカウンタ値Ｑ［１：０］は、”０１”に初期化される。従って、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は、”００１”に初期化される。このため、セレクタ回路ＳＣ２は、内部発振回路ＯＳＣ０から出力されるクロックＣＫＳ０を出力クロックＣＫＯとして出力する。すなわち、出力クロックＣＫＯは、発振回路１１６における一番低い発振周波数帯域に含まれる周波数に初期化される。
【００４０】
図４は、図１のＰＬＬ回路１００のロックアップ動作（出力クロックＣＫＯが参照クロックＣＫＲより遅れている場合）を示している。この例では、ロックアップ動作開始時点でカウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］が”０１”である場合、すなわちデコーダＤＥＣ１から出力される選択信号Ｓ［２：０］が”００１”である場合について説明する。
【００４１】
出力クロックＣＫＯが参照クロックＣＫＲより遅れているため、参照クロックＣＫＲの立ち上エッジに同期して、位相比較器１０２から出力される位相比較信号／ＵＰが”０”に活性化される（図４（ａ））。このため、ローパスフィルタ１０６から電圧制御発振器１１０に供給される制御電圧ＶＣは、位相比較信号／ＵＰの立ち下がりエッジ（活性化）に同期して上昇を開始する（図４（ｂ））。参照クロックＣＫＲより遅れている出力クロックＣＫＯに立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較信号／ＵＰが”１”に非活性化される（図４（ｃ））。このため、制御電圧ＶＣは、位相比較信号／ＵＰの立ち上がりエッジ（非活性化）に同期して上昇を停止する（図４（ｄ））。
【００４２】
参照クロックＣＫＲに次の立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較信号／ＵＰが再び”０”に活性化される（図４（ｅ））。このため、制御電圧ＶＣは、位相比較信号／ＵＰの立ち下がりエッジに同期して、再び上昇を開始する（図４（ｆ））。この後、制御電圧ＶＣが第２参照電圧ＶＲ２より高くなると、電圧比較回路１１２の電圧比較器ＣＭＰ２から出力される第２電圧比較信号Ｒ２が”１”に活性化される（図４（ｇ））。そして、出力クロックＣＫＯに次の立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較信号／ＵＰが”１”に非活性化される（図４（ｈ））。このため、制御電圧ＶＣは、位相比較信号／ＵＰの立ち上がりエッジに同期して上昇を停止する（図４（ｉ））。この後、出力クロックＣＫＯに立ち下がり変化が生じると、第２電圧比較信号Ｒ２が”１”であるため、出力クロックの立ち下がりエッジ（すなわち、カウントクロックＣＫＣの立ち上がりエッジ）に同期して、カウンタ値信号Ｑ［１：０］が”０１”から”１０”に更新される（図４（ｊ））。すなわち、選択信号Ｓ［２：０］が”００１”から”０１０”に更新される（図４（ｋ））。このため、発振回路１１６の内部発振回路ＯＳＣ１から出力されるクロックＣＫＳ１がセレクタ回路ＳＣ２により出力クロックＣＫＯとして出力される。すなわち、発振回路１１６の発振周波数帯域が切り替えられる。なお、カウンタ値信号Ｑ［１：０］は、位相比較器１０２における位相比較タイミングとして使用される出力クロックＣＫＯの遷移エッジ（立ち上がりエッジ）とは反対の遷移エッジ（立ち下がりエッジ）に同期して更新されるため、カウンタ値信号Ｑ［１：０］の更新、すなわち発振回路１１６の発振周波数帯域の変更に伴う出力クロックＣＫＯの周波数変動が位相比較器１０２の位相比較動作に与える影響が軽減される。
【００４３】
発振回路１１６の発振周波数帯域の変更に伴って、出力クロックＣＫＯが参照クロックより進んでいるため、出力クロックＣＫＯに次の立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較器１０２から出力される位相比較信号ＤＯＷＮが”１”に活性化される（図４（ｌ））。このため、制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち上がりエッジ（活性化）に同期して下降を開始する（図４（ｍ））。この後、制御電圧ＶＣが第２参照電圧ＶＲ２以下になると、第２電圧比較信号Ｒ２が”０”に非活性化される（図４（ｎ））。そして、参照クロックＣＫＲに次の立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較信号ＤＯＷＮが”０”に非活性化される（図４（ｏ））。このため、制御信号ＶＣは、位相比較信号ＤＯＷＮの立ち下がりエッジ（非活性化）に同期して下降を停止する（図４（ｐ））。これにより、出力クロックＣＫＯの位相は、参照クロックＣＫＲの位相に一致する（図４（ｑ））。すなわち、ＰＬＬ回路１００のロックアップ動作は完了する。
【００４４】
図５は、図１のＰＬＬ回路１００のロックアップ動作（出力クロックＣＫＯが参照クロックＣＫＲより進んでいる場合）を示している。この例では、ロックアップ動作開始時点でカウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］が”１０”である場合、すなわちデコーダＤＥＣ１から出力される選択信号Ｓ［２：０］が”０１０”である場合について説明する。
【００４５】
出力クロックＣＫＯが参照クロックＣＫＲより進んでいるため、出力クロックＣＫＯの立ち上エッジに同期して、位相比較器１０２から出力される位相比較信号ＤＯＷＮが”１”に活性化される（図５（ａ））。このため、ローパスフィルタ１０６から電圧制御発振器１１０に供給される制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち上がりエッジ（活性化）に同期して下降を開始する（図５（ｂ））。出力クロックＣＫＯより遅れている参照クロックＣＫＲに立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較信号ＤＯＷＮが”０”に非活性化される（図５（ｃ））。このため、制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち下がりエッジ（非活性化）に同期して下降を停止する（図５（ｄ））。
【００４６】
出力クロックＣＫＯに次の立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較信号ＤＯＷＮが再び”１”に活性化される（図５（ｅ））。このため、制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち上がりエッジに同期して、再び下降を開始する（図５（ｆ））。この後、制御電圧ＶＣが第１参照電圧ＶＲ１より低くなると、電圧比較回路１１２の電圧比較器ＣＭＰ１から出力される第１電圧比較信号Ｒ１が”１”に活性化される（図５（ｇ））。そして、参照クロックＣＫＲに次の立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較信号ＤＯＷＮが”０”に非活性化される（図５（ｈ））。このため、制御電圧ＶＣは、位相比較信号ＤＯＷＮの立ち下がりエッジに同期して下降を停止する（図５（ｉ））。この後、出力クロックＣＫＯに立ち下がり変化が生じると、第１電圧比較信号Ｒ１が”１”であるため、出力クロックＣＫＯの立ち下がりエッジに同期して、カウンタ値信号Ｑ［１：０］が”１０”から”０１”に更新される（図５（ｊ））。すなわち、選択信号Ｓ［２：０］が”０１０”から”００１”に更新される（図５（ｋ））。このため、発振回路１１６の内部発振回路ＯＳＣ０から出力されるクロックＣＫＳ０がセレクタ回路ＳＣ２により出力クロックＣＫＯとして出力される。すなわち、発振回路１１６の発振周波数帯域が切り替えられる。
【００４７】
発振回路１１６の発振周波数帯域の変更に伴って、出力クロックＣＫＯが参照クロックより遅れているため、参照クロックＣＫＲに次の立ち上がり変化が生じると、参照クロックＣＫＲの立ち上がりエッジに同期して、位相比較器１０２から出力される位相比較信号／ＵＰが”０”に活性化される（図５（ｌ））。このため、制御電圧ＶＣは、位相比較信号／ＵＰの立ち下がりエッジ（活性化）に同期して上昇を開始する（図５（ｍ））。この後、制御電圧ＶＣが第１参照電圧ＶＲ１以上になると、第１電圧比較信号Ｒ１が”０”に非活性化される（図５（ｎ））。そして、出力クロックＣＫＯに次の立ち上がり変化が生じると、出力クロックＣＫＯの立ち上がりエッジに同期して、位相比較信号／ＵＰが”１”に非活性化される（図５（ｏ））。このため、制御信号ＶＣは、位相比較信号／ＵＰの立ち上がりエッジ（非活性化）に同期して上昇を停止する（図５（ｐ））。これにより、出力クロックＣＫＯの位相は、参照クロックＣＫＲの位相に一致する（図５（ｑ））。すなわち、ＰＬＬ回路１００のロックアップ動作は完了する。
【００４８】
図６は、図１のＰＬＬ回路１００のロックアップ動作の概要を示している。図中、縦軸は出力クロックＣＫＯの周波数（発振回路１１６の発振周波数）を示し、横軸は制御電圧ＶＣを示している。特性曲線ＦＶ０〜ＦＶ２は、内部発振回路ＯＳＣ０〜ＯＳＣ２の発振周波数特性をそれぞれ示している。第１参照電圧ＶＲ１および第２参照電圧ＶＲ２は、隣接する特性曲線が互いに重なり合う周波数範囲を有するように設定されている。これにより、ＰＬＬ回路１００のロックレンジの連続性が確保される。また、Ｘ点は、ロックアップ動作開始時点の出力クロックＣＫＯの周波数およびこれに対応する制御電圧を示している。すなわち、ロックアップ動作開始時点では、一番低い発振周波数帯域を有する内部発振回路ＯＳＣ０から出力されるクロックＣＫＳ０が出力クロックＣＫＯとして出力されている。従って、カウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］は”０１”に設定されており、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は”００１”に設定されている。Ｙ点は、出力クロックＣＫＯの目標周波数（すなわち、参照クロックＣＫＲの周波数）およびこれに対応する制御電圧を示している。
【００４９】
ロックアップ動作開始時点の出力クロックＣＫＯの周波数（Ｘ点の周波数）は、参照クロックＣＫＲの周波数（Ｙ点の周波数）より低いため、ローパスフィルタ１０６から供給される制御電圧ＶＣは上昇する。これに伴い、内部発振回路ＯＳＣ０から出力されるクロックＣＫＳ０の周波数は上昇を開始し、すなわち、出力クロックＣＫＯの周波数は上昇を開始する（図６（ａ））。
【００５０】
そして、制御電圧ＶＣが第２参照電圧ＶＲ２より高くなると、カウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］が”０１”から”１０”に更新される。このため、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は、”００１”から”０１０”に更新される。この結果、セレクタ回路ＳＣ２は、内部周波数発振回路ＯＳＣ０より高い発振周波数帯域を有する内部発振回路ＯＳＣ１から出力されるクロックＣＫＳ１を選択して出力クロックＣＫＯとして出力する。これにより、出力クロックＣＫＯの周波数特性は、特性曲線ＦＶ０から特性曲線ＦＶ１に切り替わる。（図６（ｂ））。
【００５１】
出力クロックＣＫＯの周波数特性が特性曲線ＦＶ０から特性曲線ＦＶ１に切り替わると、出力クロックＣＫＯの周波数は、参照クロックＣＫＲの周波数より高くなるため、ローパスフィルタ１０６から供給される制御電圧ＶＣは下降する。そして、制御電圧ＶＣが参照クロックＣＫＲの周波数に対応する制御電圧（Ｙ点の制御電圧）に到達すると、出力クロックＣＫＯの周波数は、参照クロックＣＫＲの周波数（Ｙ点の周波数）と一致する（図６R>６（ｃ））。これにより、出力クロックＣＫＯの位相が参照クロックＣＫＲの位相に一致し、ＰＬＬ回路１００のロックアップ動作は完了する。
【００５２】
以上、第１の実施形態では、参照クロックＣＫＲの周波数（出力クロックＣＫＯの目標周波数）を制御電圧ＶＣにより間接的に電圧制御発振器１１０に伝達するため、参照クロックＣＫＲのゆらぎが電圧制御発振器１１０（発振回路１１６）における発振周波数帯域の切替動作に与える影響を小さくできる。このため、参照クロックＣＫＲの周波数を保持するためのレジスタ等を不要にでき、ＰＬＬ回路１００の回路規模を低減できる。また、電圧制御発振器１１０（発振回路１１６）は、互いに異なる複数の発振周波数帯域を有しているため、動作条件の変動（半導体素子の製造ばらつき、動作温度の変動、電源電圧の変動等）に対して、あるいは電源電圧の低電圧化に伴う制御電圧ＶＣの設定範囲の縮小に対して、広いロックレンジを確保できる。
【００５３】
カウンタ値信号Ｑ［１：０］（カウンタＣＮＴ１のカウンタ値）は、位相比較器１０２における位相比較タイミングとして使用される出力クロックＣＫＯの遷移エッジ（立ち上がりエッジ）とは反対の遷移エッジ（立ち下がりエッジ）に同期して更新されるため、カウンタ値信号Ｑ［１：０］の更新、すなわち発振回路１１６の発振周波数帯域の変更に伴う出力クロックＣＫＯの周波数変動が位相比較器１０２の位相比較動作に与える影響を軽減できる。
【００５４】
図７は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路２００は、第１の実施形態のＰＬＬ回路１００（図１）と同様に、クロック同期型の通信用ＬＳＩに搭載されており、第１の実施形態の電圧制御発振器１１０に代えて電圧制御発振器２１０を有している。ＰＬＬ回路２００のその他の構成は、第１の実施形態のＰＬＬ回路１００と同一である。なお、通信用ＬＳＩに供給される外部クロック（すなわち、参照クロックＣＫＲ）の周波数は、例えば、図６のＹ点の周波数に限定されている。電圧制御発振器２１０は、第１の実施形態の選択信号生成回路１１４（図２）に代えて、選択信号生成回路２１４を有している。電圧制御発振器２１０のその他の構成は、第１の実施形態の電圧制御発振器１１０と同一である。
【００５５】
図８は、図７の電圧比較回路１１２および選択信号生成回路２１４の詳細を示している。選択信号生成回路２１４は、第１の実施形態のカウンタＣＮＴ１（図２）に代えてカウンタＣＮＴ２を有している。選択信号生成回路２１４のその他の構成は、第１の実施形態の選択信号生成回路１１４と同一である。カウンタＣＮＴ２は、第１の実施形態のフリップフロップＦＦ１０、ＦＦ１１（図２）に代えてフリップフロップＦＦ２０、ＦＦ２１を有している。フリップフロップＦＦ２０は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して非活性化される。フリップフロップＦＦ２１は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して活性化される。すなわち、カウンタ値信号Ｑ［１：０］は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して”１０”に初期化される。カウンタＣＮＴ２のその他の構成は、第１の実施形態のカウンタＣＮＴ１と同一である。
【００５６】
以上のような構成の電圧制御発振器２１０では、通信用ＬＳＩの電源投入時に、パワーオンリセット信号ＲＳＴが”１”に活性化されると、カウンタＣＮＴ２から出力されるカウンタ値Ｑ［１：０］は、”１０”に初期化される。従って、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は、”０１０”に初期化される。このため、セレクタ回路ＳＣ２は、内部発振回路ＯＳＣ１から出力されるクロックＣＫＳ１を出力クロックＣＫＯとして出力する。従って、出力クロックＣＫＯは、発振回路１１６における中間の発振周波数帯域に含まれる周波数に初期化される。出力クロックＣＫＯの目標周波数（参照クロックＣＫＲの周波数）は、図６のＹ点の周波数に限定されているため、出力クロックＣＫＯを、発振回路１１６における中間の発振周波数帯域（図６の特性曲線ＦＶ１に対応）に含まれる周波数に初期化することで、ＰＬＬ回路２００のロックアップタイム（出力クロックＣＫＯが参照クロックＣＫＲに同期するまでの時間）が短縮される。このように、カウンタＣＮＴ２は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して、出力クロックＣＫＯの目標周波数を含む発振周波数帯域を有する内部発振回路ＯＳＣ１を示すカウンタ値に初期化される。
【００５７】
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、カウンタＣＮＴ２は、出力クロックＣＫＯの目標周波数を含む発振周波数帯域を有する内部発振回路ＯＳＣ１を示すカウンタ値に初期化されるため、ＰＬＬ回路２００のロックアップタイムを短縮できる。
図９は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路３００は、第１の実施形態のＰＬＬ回路１００（図１）に分周器３１８を加えて構成され、第１の実施形態の電圧制御発振器１１０に代えて電圧制御発振器３１０を有している。ＰＬＬ回路３００は、第１の実施形態と同様に、クロック同期型の通信用ＬＳＩに搭載されている。
【００５８】
分周器３１８は、電圧制御発振器３１０の発振回路３１６から出力される出力クロックＣＫＯを所定の分周比１／Ｎ（例えば、１／２）で分周して分周クロックＣＫＤとして出力する。位相比較器１０２およびインバータ１０８は、出力クロックＣＫＯに代えて分周クロックＣＫＤを受けている。このため、ＰＬＬ回路３００は、分周クロックＣＫＤを参照クロックＣＫＲに同期させる閉ループ機構として機能する。この結果、参照クロックＣＫＲおよび分周クロックＣＫＤが同期した状態で、参照クロックＣＫＲに対して所定の逓倍比Ｎを有する出力クロックＣＫＯが得られる。電圧制御発振器３１０は、第１の実施形態の発振回路１１６（図３）に代えて、発振回路３１６を有している。電圧制御発振器３１０のその他の構成は、第１の実施形態の電圧制御発振器１１０と同一である。
【００５９】
図１０は、図９の発振回路３１６の詳細を示している。発振回路３１６は、第１の実施形態の内部発振回路ＯＳＣ０（図３）にスイッチＳＷ０〜ＳＷ２を加えて構成されている。スイッチＳＷ０〜ＳＷ２は、例えば、ＣＭＯＳスイッチで構成されている。スイッチＳＷ０は、７段目のインバータＩＶ６の出力と１段目のインバータＩＶ０（図中、一番左のインバータ）の入力との間に接続されている。スイッチＳＷ０は、選択信号生成回路１１４（図９）から供給される選択信号Ｓ０が”１”であるときにオンする。スイッチＳＷ１は、５段目のインバータＩＶ４の出力と１段目のインバータＩＶ０の入力との間に接続されている。スイッチＳＷ１は、選択信号Ｓ１が”１”であるときにオンする。スイッチＳＷ２は、３段目のインバータＩＶ２の出力と１段目のインバータＩＶ０の入力との間に接続されている。スイッチＳＷ２は、選択信号Ｓ２が”１”であるときにオンする。すなわち、スイッチＳＷ０〜ＳＷ２は、１段目のインバータＩＶ０から数えて奇数番目のインバータＩＶ２、ＩＶ４、ＩＶ６の出力のいずれかを、選択信号Ｓ［２：０］に応じて初段のインバータＩＶ０の入力に接続するスイッチ回路として機能する。また、発振回路３１６は、１段目のインバータＩＶ０の入力に供給される信号を出力クロックＣＫＯとして出力する。
【００６０】
以上のような構成の発振回路３１６は、選択信号Ｓ０が”１”であるとき、第１の実施形態の内部発振回路ＯＳＣ０と同様に動作する。発振回路３１６は、選択信号Ｓ１が”１”であるとき、第１の実施形態の内部発振回路ＯＳＣ１と同様に動作する。発振回路３１６は、選択信号Ｓ２が”１”であるとき、第１の実施形態の内部発振回路ＯＳＣ２と同様に動作する。従って、発振回路３１６は、第１の実施形態の発振回路１１６と同様に、複数の発振周波数帯域のいずれかを選択信号Ｓ［２：０］（すなわち、カウンタ値信号Ｑ［１：０］）に応じて選択し、選択した発振周波数帯域において制御電圧ＶＣに応じて発振周波数を調整して出力クロックＣＫＯを出力する。
【００６１】
以上、第３の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、出力クロックＣＫＯを生成するためのインバータＩＶ０〜ＩＶ６の一部を複数の発振周波数帯域に対して共通化できるため、発振回路３１６の回路規模を低減できる。従って、ＰＬＬ回路３００が搭載される通信用ＬＳＩの高集積化に寄与できる。また、分周回路３１８を設けることで、参照クロックＣＫＲの周波数を上昇させることなく、高い周波数の出力クロックＣＫＯを得ることができる。
【００６２】
図１１は、本発明の第４の実施形態を示している。第１〜第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路４００は、第３の実施形態のＰＬＬ回路３００（図９）と同様に、クロック同期型の通信用ＬＳＩに搭載されており、第３の実施形態の電圧制御発振器３１０に代えて電圧制御発振器４１０を有している。ＰＬＬ回路３００のその他の構成は、第３の実施形態のＰＬＬ回路３００と同一である。なお、通信用ＬＳＩに供給される外部クロック（すなわち、参照クロックＣＫＲ）の周波数は、例えば、図６におけるＹ点の周波数の１／２の周波数に限定されている。分周器３１８の分周比は１／２であるため、出力クロックＣＫＯの目標周波数は、図６のＹ点の周波数に限定されている。電圧制御発振器４１０は、第１の実施形態の選択信号生成回路１１４（図２）に代えて、第２の実施形態の選択信号生成回路２１４（図８）を有している。電圧制御発振器４１０のその他の構成は、第３の実施形態の電圧制御発振器３１０（図９）と同一である。
【００６３】
以上のような構成の電圧制御発振器４１０では、第２の実施形態と同様に、通信用ＬＳＩの電源投入時に、パワーオンリセット信号ＲＳＴが”１”に活性化されると、カウンタＣＮＴ２から出力されるカウンタ値Ｑ［１：０］は、”１０”に初期化される。従って、デコーダＤＥＣ１から出力される選択信号Ｓ［２：０］は、”０１０”に初期化される。このため、発振回路３１６において、スイッチＳＷ１がオンし、５段目のインバータＩＶ４の出力が初段のインバータＩＶ０の入力に接続される。すなわち、出力クロックＣＫＯは、発振回路３１６における中間の発振周波数帯域に含まれる周波数に初期化される。出力クロックＣＫＯの目標周波数（参照クロックＣＫＲの２倍の周波数）は、図６のＹ点の周波数に限定されているため、出力クロックＣＫＯを、発振回路３１６における中間の発振周波数帯域（図６の特性曲線ＦＶ１に対応）に含まれる周波数に初期化することで、ＰＬＬ回路４００のロックアップタイム（分周クロックＣＫＤが参照クロックＣＫＲに同期するまでの時間）が短縮される。このように、カウンタＣＮＴ２は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して、出力クロックＣＫＯの目標周波数を含む発振周波数帯域に対応する反転回路ＩＶ４の出力（すなわち、スイッチＳＷ１）を示すカウンタ値に初期化される。
【００６４】
以上、第４の実施形態でも、第１〜３の実施形態と同様の効果が得られる。
図１２は、本発明の第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路５００は、第１の実施形態の電圧制御発振器１１０（図１）に代えて電圧制御発振器５１０を有している。ＰＬＬ回路５００のその他の構成は、第１の実施形態のＰＬＬ回路１００と同一である。ＰＬＬ回路５００は、第１の実施形態と同様に、クロック同期型の通信用ＬＳＩに搭載されている。電圧制御発振器５１０は、第１の実施形態の選択信号生成回路１１４（図２）および発回路１１６（図３）に代えて、選択信号生成回路５１４および発振回路５１６を有している。電圧制御発振器５１０のその他の構成は、第１の実施形態の電圧制御発振器１１０と同一である。
【００６５】
図１３は、図１２の電圧比較回路１１２および選択信号生成回路５１４の詳細を示している。選択信号生成回路５１４は、第１の実施形態のデコーダＤＥＣ１（図２）に代えて、デコーダＤＥＣ２を有している。選択信号生成回路５１４のその他の構成は、第１の実施形態の選択信号生成回路１１４と同一である。デコーダＤＥＣ２は、カウンタＣＮＴ１から出力されるカウンタ値信号Ｑ［１：０］が”０１”であるとき、選択信号Ｓ［２：０］を”００１”に設定する。デコーダＤＥＣ２は、カウンタ値信号Ｑ［１：０］が”１０”であるとき、選択信号Ｓ［２：０］を”０１１”に設定する。デコーダＤＥＣ２は、カウンタ値信号Ｑ［１：０］が”１１”であるとき、選択信号Ｓ［２：０］を”１１１”に設定する。
【００６６】
図１４は、図１２の発振回路５１６の詳細を示している。発振回路５１６は、環状に接続されたインバータＩＶ０〜ＩＶ２、可変抵抗として機能するｎＭＯＳトランジスタＮＲ００〜ＮＲ０２、ＮＲ１０〜ＮＲ１２、ＮＲ２０〜ＮＲ２２、スイッチとして機能するｎＭＯＳトランジスタＮＳ００〜ＮＳ０２、ＮＳ１０〜ＮＳ１２、ＮＳ２０〜ＮＳ２２を有している。発振回路５１６は、リングオシレータとして機能するインバータＩＶ０〜ＩＶ２により生成されるクロックを出力クロックＣＫＯとして出力する。
【００６７】
ｎＭＯＳトランジスタＮＳ００〜ＮＳ０２は、接地電源線ＶＳＳおよびインバータＩＶ０の電源端子の間で並列に接続されている。ｎＭＯＳトランジスタＮＳ１０〜ＮＳ１２は、接地電源線ＶＳＳおよびインバータＩＶ１の電源端子の間で並列に接続されている。ｎＭＯＳトランジスタＮＳ２０〜ＮＳ２２は、接地電源線ＶＳＳおよびインバータＩＶ２の電源端子の間で並列に接続されている。
【００６８】
ｎＭＯＳトランジスタＮＲ００〜ＮＲ０２は、接地電源線ＶＳＳおよびインバータＩＶ０の電源端子の間で、ｎＭＯＳトランジスタＮＳ００〜ＮＳ０２と直列にそれぞれ接続されている。ｎＭＯＳトランジスタＮＲ１０〜ＮＲ１２は、接地電源線ＶＳＳおよびインバータＩＶ１の電源端子の間で、ｎＭＯＳトランジスタＮＳ１０〜ＮＳ１２と直列にそれぞれ接続されている。ｎＭＯＳトランジスタＮＲ１０〜ＮＲ１２は、接地電源線ＶＳＳおよびインバータＩＶ２の電源端子の間で、ｎＭＯＳトランジスタＮＳ２０〜ＮＳ２２と直列にそれぞれ接続されている。
【００６９】
ローパスフィルタ１０６（図１２）から供給される制御電圧ＶＣは、ｎＭＯＳトランジスタＮＲ００〜ＮＲ０２、ＮＲ１０〜ＮＲ１２、ＮＲ２０〜ＮＲ２２のゲートに共通して印可されている。ｎＭＯＳトランジスタＮＲ００〜ＮＲ０２、ＮＲ１０〜ＮＲ１２、ＮＲ２０〜ＮＲ２２は、制御電圧ＶＣに応じてオン抵抗が変化するため、可変抵抗として機能する。このため、各インバータＩＶ０〜ＩＶ２の遅延時間は、制御電圧ＶＣに応じて変化する。すなわち、発振回路５１６の発振周波数（出力クロックＣＫＯの周波数）は、制御電圧ＶＣに応じて変化する。
【００７０】
ｎＭＯＳトランジスタＮＳ００、ＮＳ１０、ＮＳ２０のゲートは、選択信号生成回路５１４（図１３）から出力される選択信号Ｓ０を受けている。従って、ｎＭＯＳトランジスタＮＳ００、ＮＳ１０、ＮＳ２０は、選択信号Ｓ０が”１”であるときにオンする。ｎＭＯＳトランジスタＮＳ０１、ＮＳ１１、ＮＳ２１のゲートは、選択信号Ｓ１を受けている。従って、ｎＭＯＳトランジスタＮＳ００、ＮＳ１０、ＮＳ２０は、選択信号Ｓ１が”１”であるときにオンする。ｎＭＯＳトランジスタＮＳ０２、ＮＳ１２、ＮＳ２２のゲートは、選択信号Ｓ１を受けている。従って、ｎＭＯＳトランジスタＮＳ００、ＮＳ１０、ＮＳ２０は、選択信号Ｓ２が”１”であるときにオンする。すなわち、ｎＭＯＳトランジスタＮＳｎ０、ＮＳｎ１、ＮＳｎ２（ｎ＝０，１，２）は、選択信号Ｓ［２：０］に応じてオン状態のスイッチ数が変化するスイッチ回路として機能する。従って、３ビットの選択信号Ｓ［２：０］における”１”に活性化したビット数に応じて、ｎＭＯＳトランジスタＮＲｎ０〜ＮＲｎ２の抵抗値の設定範囲（すなわち、インバータＩＶｎの遅延時間の設定範囲）が変更される。すなわち、発振回路５１６の発振周波数帯域は、選択信号Ｓ［２：０］における”１”に活性化したビット数に応じて変更される。このように、発振回路５１６は、第１の実施形態の発振回路１１６と同様に、複数の発振周波数帯域のいずれかを選択信号Ｓ［２：０］（すなわち、カウンタ値信号Ｑ［１：０］）に応じて選択し、選択した発振周波数帯域において制御電圧ＶＣに応じて発振周波数を調整して出力クロックＣＫＯを出力する。
【００７１】
以上、第５の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、出力クロックＣＫＯを生成するためのインバータＩＶ０〜ＩＶ２の全てを複数の発振周波数帯域に対して共通化できるため、発振回路５１６の回路規模を低減できる。従って、ＰＬＬ回路５００が搭載される通信用ＬＳＩの高集積化に寄与できる。
図１５は、本発明の第６の実施形態を示している。第１、第２および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。ＰＬＬ回路６００は、第５の実施形態のＰＬＬ回路５００（図１２）と同様に、クロック同期型の通信用ＬＳＩに搭載されており、第５の実施形態の電圧制御発振器５１０に代えて電圧制御発振器６１０を有している。ＰＬＬ回路６００のその他の構成は、第５の実施形態のＰＬＬ回路５００と同一である。なお、通信用ＬＳＩに供給される外部クロック（すなわち、参照クロックＣＫＲ）の周波数は、第２の実施形態と同様に、例えば、図６のＹ点の周波数に限定されている。電圧制御発振器６１０は、第５の実施形態の選択信号生成回路５１４に代えて、選択信号生成回路６１４を有している。電圧制御発振器６１０のその他の構成は、第５の実施形態の電圧制御発振器５１０と同一である。
【００７２】
図１６は、図１５の電圧比較回路１１２および選択信号生成回路２１４の詳細を示している。選択信号生成回路６１４は、第２の実施形態の選択信号生成回路２１４（図８）におけるデコーダＤＥＣ１に代えて、第５の実施形態のデコーダＤＥＣ２（図１３）を有している。選択信号生成回路６１４のその他の構成は、第２の実施形態の選択信号生成回路２１４と同一である。
【００７３】
以上のような構成の電圧制御発振器６１０では、通信用ＬＳＩの電源投入時に、パワーオンリセット信号ＲＳＴが”１”に活性化されると、カウンタＣＮＴ２から出力されるカウンタ値Ｑ［１：０］は、”１０”に初期化される。従って、デコーダＤＥＣ２から出力される選択信号Ｓ［２：０］は、”０１１”に初期化される。このため、発振回路５１６において、ｎＭＯＳトランジスタＮＳｎ０、ＮＳｎ１（ｎ＝０，１，２）がオンする。すなわち、出力クロックＣＫＯは、発振回路５１６における中間の発振周波数帯域に含まれる周波数に初期化される。出力クロックＣＫＯの目標周波数（参照クロックＣＫＲの周波数）は、図６のＹ点の周波数に限定されているため、出力クロックＣＫＯを、発振回路５１６における中間の発振周波数帯域（図６の特性曲線ＦＶ１に対応）に含まれる周波数に初期化することで、ＰＬＬ回路６００のロックアップタイム（出力クロックＣＫＯが参照クロックＣＫＲに同期するまでの時間）が短縮される。
【００７４】
このように、カウンタＣＮＴ２は、パワーオンリセット信号ＲＳＴの立ち上がりエッジに応答して、出力クロックＣＫＯの目標周波数を含む発振周波数帯域に対応するオン状態のｎＭＯＳトランジスタ数（すなわち、オン状態のスイッチ数）を示すカウンタ値に初期化される。
以上、第６の実施形態でも、第１、第２および第５の実施形態と同様の効果が得られる。
【００７５】
なお、第１〜第６の実施形態では、本発明の電圧制御発振器をＰＬＬ回路に適用した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、本発明の電圧制御発振器を、電圧制御発振器を利用するその他の回路に適用してもよい。
第１、第３および第５の実施形態では、通信用ＬＳＩの電源投入時に、カウンタ値信号Ｑ［１：０］が”０１”に初期化され、発振回路の一番低い発振周波数帯域が選択される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、通信用ＬＳＩの電源投入時に、カウンタ値信号Ｑ［１：０］が”１１”に初期化され、発振回路の一番高い発振周波数帯域が選択されるようにしてもよい。図１７に示すように、選択される発振周波数帯域が高いほど、発振回路のゲイン（制御電圧の変化量に対する出力クロックの周波数の変化量）は大きくなるため、通信用ＬＳＩの電源投入時に、発振回路の一番低い発振周波数帯域が選択される場合に比べて、ＰＬＬ回路のロックアップタイムを短縮できる。従って、ＰＬＬ回路が搭載される通信用ＬＳＩを短時間で安定させることができる。
【００７６】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１の電圧比較回路および選択信号生成回路の詳細を示すブロック図である。
【図３】図１の発振回路の詳細を示すブロック図である。
【図４】図１のＰＬＬ回路のロックアップ動作を示すタイミングチャートである。
【図５】図１のＰＬＬ回路のロックアップ動作を示すタイミングチャートである。
【図６】図１のＰＬＬ回路のロックアップ動作の概要を示す説明図である。
【図７】本発明の第２の実施形態を示すブロック図である。
【図８】図７の電圧比較回路および選択信号生成回路の詳細を示すブロック図である。
【図９】本発明の第３の実施形態を示すブロック図である。
【図１０】図９の発振回路の詳細を示すブロック図である。
【図１１】本発明の第４の実施形態を示すブロック図である。
【図１２】本発明の第５の実施形態を示すブロック図である。
【図１３】図１２の電圧比較回路および選択信号生成回路の詳細を示すブロック図である。
【図１４】図１２の発振回路の詳細を示すブロック図である。
【図１５】本発明の第６の実施形態を示すブロック図である。
【図１６】図１５の電圧比較回路および選択信号生成回路の詳細を示すブロック図である。
【図１７】ＰＬＬ回路のロックアップ動作の概要を示す説明図である。
【符号の説明】
【００７８】
１００、２００、３００、４００、５００、６００ ＰＬＬ回路
１０２ 位相比較器
１０４ チャージポンプ
１０６ ローパスフィルタ
１０８ インバータ
１１０、２１０、３１０、４１０、５１０、６１０ 電圧制御発振器
１１２ 電圧比較回路
１１４、２１４、５１４、６１４ 選択信号生成回路
１１６、３１６、５１６ 発振回路
３１８ 分周器
ＡＤＤ 加算器
ＣＫＤ 分周クロック
ＣＫＯ 出力クロック
ＣＫＲ 参照クロック
ＣＫＣ カウントクロック
ＣＭＰ１、ＣＭＰ２ 電圧比較器
ＣＮＴ１、ＣＮＴ２ カウンタ
ＤＥＣ１、ＤＥＣ２ デコーダ
ＦＦ１０、ＦＦ１１、ＦＦ２０、ＦＦ２１ フリップフロップ
Ｇ１〜Ｇ４ ゲート回路
ＩＶ０〜ＩＶ６ インバータ
ＮＲ０〜６、ＮＲ００〜０２、ＮＲ１０〜１２、ＮＲ２０〜２２ ｎＭＯＳトランジスタ
ＮＳ００〜０２、ＮＳ１０〜１２、ＮＳ２０〜２２ ｎＭＯＳトランジスタ
Ｑ０、Ｑ１ カウンタ値信号
Ｒ１ 第１電圧比較信号
Ｒ２ 第２電圧比較信号
Ｓ０〜Ｓ２ 選択信号
ＳＣ１、ＳＣ２ セレクタ回路
ＳＵＢ 減算器
ＳＷ０〜ＳＷ３ スイッチ
／ＵＰ、ＤＯＷＮ 位相比較信号
ＶＲ１ 第１参照電圧
ＶＲ２ 第２参照電圧
ＶＣ 制御電圧
【特許請求の範囲】
【請求項１】
制御電圧と第１参照電圧と前記第１参照電圧より高い第２参照電圧とを受け、前記制御電圧が前記第１参照電圧より低いときに第１電圧比較信号を活性化させ、前記制御電圧が前記第２参照電圧より高いときに第２電圧比較信号を活性化させる電圧比較回路と、
カウントクロックに同期して、前記第１電圧比較信号の活性化中にカウンタ値を減少させ、前記第２電圧比較信号の活性化中にカウンタ値を増加させるカウンタと、
互いに異なる複数の発振周波数帯域を有し、前記カウンタ値に応じて前記発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において前記制御電圧に応じて発振周波数を調整して出力クロックを出力する発振回路とを備えていることを特徴とする電圧制御発振器。
【請求項２】
請求項１記載の電圧制御発振器において、
前記発振回路は、
互いに異なる発振周波数帯域を有する複数の内部発振回路と、
前記内部発振回路により生成されるクロックのいずれかを前記カウンタ値に応じて選択して前記出力クロックとして出力するセレクタ回路とを備え、
前記内部発振回路は、
環状に接続された複数の反転回路と、
電源線および前記反転回路の電源端子の間にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗とを備えていることを特徴とする電圧制御発振器。
【請求項３】
請求項２記載の電圧制御発振器において、
前記カウンタは、リセット信号に応答して、前記出力クロックの目標周波数を含む発振周波数帯域を有する内部発振回路を示すカウンタ値に初期化されることを特徴とする電圧制御発振器。
【請求項４】
請求項１記載の電圧制御発振器において、
前記発振回路は、
直列に接続された複数の反転回路と、
電源線および前記反転回路の電源端子の間にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗と、
初段の反転回路の入力に供給される信号を前記出力クロックとして出力するために、奇数番目の反転回路の出力のいずれかを前記カウンタ値に応じて初段の反転回路の入力に接続するスイッチ回路とを備えていることを特徴とする電圧制御発振器。
【請求項５】
請求項４記載の電圧制御発振器において、
前記カウンタは、リセット信号に応答して、前記出力クロックの目標周波数を含む発振周波数帯域に対応する反転回路の出力を示すカウンタ値に初期化されることを特徴とする電圧制御発振器。
【請求項６】
請求項１記載の電圧制御発振器において、
前記発振回路は、
環状に接続された複数の反転回路と、
電源線および前記各反転回路の電源端子の間に並列に接続された複数のスイッチを有し、前記カウンタ値に応じてオン状態のスイッチ数が変化する複数のスイッチ回路と、
前記電源線および前記反転回路の電源端子の間に前記スイッチ回路と直列にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗とを備えていることを特徴とする電圧制御発振器。
【請求項７】
請求項６記載の電圧制御発振器において、
前記カウンタは、リセット信号に応答して、前記出力クロックの目標周波数を含む発振周波数帯域に対応するオン状態のスイッチ数を示すカウンタ値に初期化されることを特徴とする電圧制御発振器。
【請求項８】
参照クロックおよび前記参照クロックに基づいて生成される出力クロックの位相を比較する位相比較器と、
前記位相比較器の位相比較結果に応じて出力電圧を調整する電圧調整回路と、
前記出力電圧を制御電圧として受け、前記制御電圧に応じて前記出力クロックの周波数を変更する電圧制御発振器とを備え、
前記電圧制御発振器は、
前記制御電圧と第１参照電圧と前記第１参照電圧より高い第２参照電圧とを受け、前記制御電圧が前記第１参照電圧より低いときに第１電圧比較信号を活性化させ、前記制御電圧が前記第２参照電圧より高いときに第２電圧比較信号を活性化させる電圧比較回路と、
カウントクロックに同期して、前記第１電圧比較信号の活性化中にカウンタ値を減少させ、前記第２電圧比較信号の活性化中にカウンタ値を増加させるカウンタと、
互いに異なる複数の発振周波数帯域を有し、前記カウンタ値に応じて前記発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において前記制御電圧に応じて発振周波数を調整して前記出力クロックを出力する発振回路とを備えていることを特徴とするＰＬＬ回路。
【請求項９】
請求項８記載のＰＬＬ回路において、
前記電圧制御発振器および前記位相比較器の間に接続され、前記出力クロックを分周した分周クロックを前記出力クロックとして前記位相比較器に出力する分周器を備えていることを特徴とするＰＬＬ回路。
【請求項１０】
請求項８記載のＰＬＬ回路において、
前記カウントクロックは、前記出力クロックであり、
前記カウンタは、前記位相比較器の位相比較タイミングとして使用される前記出力クロックの遷移エッジとは反対の遷移エッジに同期してカウンタ値を更新することを特徴とするＰＬＬ回路。
【請求項１】
制御電圧と第１参照電圧と前記第１参照電圧より高い第２参照電圧とを受け、前記制御電圧が前記第１参照電圧より低いときに第１電圧比較信号を活性化させ、前記制御電圧が前記第２参照電圧より高いときに第２電圧比較信号を活性化させる電圧比較回路と、
カウントクロックに同期して、前記第１電圧比較信号の活性化中にカウンタ値を減少させ、前記第２電圧比較信号の活性化中にカウンタ値を増加させるカウンタと、
互いに異なる複数の発振周波数帯域を有し、前記カウンタ値に応じて前記発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において前記制御電圧に応じて発振周波数を調整して出力クロックを出力する発振回路とを備えていることを特徴とする電圧制御発振器。
【請求項２】
請求項１記載の電圧制御発振器において、
前記発振回路は、
互いに異なる発振周波数帯域を有する複数の内部発振回路と、
前記内部発振回路により生成されるクロックのいずれかを前記カウンタ値に応じて選択して前記出力クロックとして出力するセレクタ回路とを備え、
前記内部発振回路は、
環状に接続された複数の反転回路と、
電源線および前記反転回路の電源端子の間にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗とを備えていることを特徴とする電圧制御発振器。
【請求項３】
請求項２記載の電圧制御発振器において、
前記カウンタは、リセット信号に応答して、前記出力クロックの目標周波数を含む発振周波数帯域を有する内部発振回路を示すカウンタ値に初期化されることを特徴とする電圧制御発振器。
【請求項４】
請求項１記載の電圧制御発振器において、
前記発振回路は、
直列に接続された複数の反転回路と、
電源線および前記反転回路の電源端子の間にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗と、
初段の反転回路の入力に供給される信号を前記出力クロックとして出力するために、奇数番目の反転回路の出力のいずれかを前記カウンタ値に応じて初段の反転回路の入力に接続するスイッチ回路とを備えていることを特徴とする電圧制御発振器。
【請求項５】
請求項４記載の電圧制御発振器において、
前記カウンタは、リセット信号に応答して、前記出力クロックの目標周波数を含む発振周波数帯域に対応する反転回路の出力を示すカウンタ値に初期化されることを特徴とする電圧制御発振器。
【請求項６】
請求項１記載の電圧制御発振器において、
前記発振回路は、
環状に接続された複数の反転回路と、
電源線および前記各反転回路の電源端子の間に並列に接続された複数のスイッチを有し、前記カウンタ値に応じてオン状態のスイッチ数が変化する複数のスイッチ回路と、
前記電源線および前記反転回路の電源端子の間に前記スイッチ回路と直列にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗とを備えていることを特徴とする電圧制御発振器。
【請求項７】
請求項６記載の電圧制御発振器において、
前記カウンタは、リセット信号に応答して、前記出力クロックの目標周波数を含む発振周波数帯域に対応するオン状態のスイッチ数を示すカウンタ値に初期化されることを特徴とする電圧制御発振器。
【請求項８】
参照クロックおよび前記参照クロックに基づいて生成される出力クロックの位相を比較する位相比較器と、
前記位相比較器の位相比較結果に応じて出力電圧を調整する電圧調整回路と、
前記出力電圧を制御電圧として受け、前記制御電圧に応じて前記出力クロックの周波数を変更する電圧制御発振器とを備え、
前記電圧制御発振器は、
前記制御電圧と第１参照電圧と前記第１参照電圧より高い第２参照電圧とを受け、前記制御電圧が前記第１参照電圧より低いときに第１電圧比較信号を活性化させ、前記制御電圧が前記第２参照電圧より高いときに第２電圧比較信号を活性化させる電圧比較回路と、
カウントクロックに同期して、前記第１電圧比較信号の活性化中にカウンタ値を減少させ、前記第２電圧比較信号の活性化中にカウンタ値を増加させるカウンタと、
互いに異なる複数の発振周波数帯域を有し、前記カウンタ値に応じて前記発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において前記制御電圧に応じて発振周波数を調整して前記出力クロックを出力する発振回路とを備えていることを特徴とするＰＬＬ回路。
【請求項９】
請求項８記載のＰＬＬ回路において、
前記電圧制御発振器および前記位相比較器の間に接続され、前記出力クロックを分周した分周クロックを前記出力クロックとして前記位相比較器に出力する分周器を備えていることを特徴とするＰＬＬ回路。
【請求項１０】
請求項８記載のＰＬＬ回路において、
前記カウントクロックは、前記出力クロックであり、
前記カウンタは、前記位相比較器の位相比較タイミングとして使用される前記出力クロックの遷移エッジとは反対の遷移エッジに同期してカウンタ値を更新することを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００５−３０３７０９（Ｐ２００５−３０３７０９Ａ）
【公開日】平成１７年１０月２７日（２００５．１０．２７）
【国際特許分類】
【出願番号】特願２００４−１１７８３３（Ｐ２００４−１１７８３３）
【出願日】平成１６年４月１３日（２００４．４．１３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１７年１０月２７日（２００５．１０．２７）
【国際特許分類】
【出願日】平成１６年４月１３日（２００４．４．１３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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