電圧比較器および電圧比較方法
【課題】不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現する。
【解決手段】第1の入力信号処理回路10で、第1の入力信号12の電圧をサンプリングして保持した後、これに応じた電位の第1の評価信号13を信号レベル判定回路30へ出力するとともに、第2の入力信号処理回路20により、第2の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第2の評価信号23を信号レベル判定回路30へ出力し、これら第1の評価信号13および第2の評価信号23を信号レベル判定回路30で比較する。
【解決手段】第1の入力信号処理回路10で、第1の入力信号12の電圧をサンプリングして保持した後、これに応じた電位の第1の評価信号13を信号レベル判定回路30へ出力するとともに、第2の入力信号処理回路20により、第2の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第2の評価信号23を信号レベル判定回路30へ出力し、これら第1の評価信号13および第2の評価信号23を信号レベル判定回路30で比較する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧比較技術に関し、特に電界効果トランジスタを用いて基準電圧と比較電圧との大小を比較する電圧比較器に関するものである。
【背景技術】
【0002】
従来、電界効果トランジスタ(FET)を用いて基準電圧と比較電圧との大小を比較する電圧比較器として、図14に示すような電圧比較器が提案されている(例えば、特許文献1など参照)。同図において、電圧比較器200は、第1の入力信号処理回路110、第2の入力信号処理回路120、信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60から構成されている。
【0003】
第1の入力信号処理回路110は、第1の入力端子11から入力された比較電圧を示す第1の入力信号12を入力とし、この第1の入力信号12に応じた電位Vaを持つ第1の評価信号13を出力する回路部である。
第2の入力信号処理回路120は、第2の入力端子21から入力された基準電圧を示す第2の入力信号22を入力とし、この第2の入力信号22に応じた電位Vbを持つ第2の評価信号23を出力する回路部である。
【0004】
信号レベル判定回路30は、第1の評価信号13の電位Vaと第2の評価信号23の電位Vbとを比較し、第1の電源電圧または第2の電源電圧のうち、いずれか一方を第1の評価信号13の電位Vaとして出力し、他方を第2の評価信号23の電位Vbとして出力する回路部である。
制御回路60は、制御信号62による初期化指示に応じて、信号レベル判定回路30に対する第1の電源電圧の供給を停止し、制御信号62による初期化指示終了に応じて信号レベル判定回路30に対する第1の電源電圧の供給を開始する回路部である。
【0005】
第1のリセット回路40は、制御端子61から入力された制御信号62による初期化指示に応じて、第1の評価信号13の電位Vaを第2の電源電圧に初期化し、制御信号62による初期化指示終了に応じて電位Vaを第2の電源電圧から開放する回路部である。第2のリセット回路50は、制御信号62による初期化指示に応じて、第2の評価信号23の電位Vbを第2の電源電圧に初期化し、制御信号62による初期化指示終了に応じて電位Vbを第2の電源電圧から開放する回路部である。
【0006】
図15および図16に、第1の入力信号処理回路110および第2の入力信号処理回路120の回路構成例を示す。
図15に示す第1の入力信号処理回路110は、NMOS電界効果トランジスタT31,T32およびインバータI11から構成されており、図16に示す第2の入力信号処理回路120は、NMOS電界効果トランジスタT41,T42およびインバータI12から構成されている。以下では、PMOS電界効果トランジスタ(PMOSFET)、NMOS電界効果トランジスタ(NMOSFET)を、必要な場合以外には、単に「トランジスタ」または「MOSトランジスタ」という。
【0007】
第1の入力信号処理回路110において、トランジスタT31のゲート端子は第1の入力信号(比較電圧Vin)12の入力端子11に接続されている。トランジスタT31のソース端子はトランジスタT32のドレイン端子に接続され、トランジスタT32のソース端子は第2の電源端子71Bに接続されている。
さらに、インバータI11の入力端子はトランジスタT31のドレイン端子に接続され、インバータI11の出力端子はトランジスタT32のゲート端子に接続されている。そして、トランジスタT31のドレイン端子から第1の評価信号13が信号レベル判定回路30へ出力されるものとなっている。
【0008】
第2の入力信号処理回路120において、トランジスタT41のゲート端子は第2の入力信号(基準電圧Vref)22の入力端子21に接続されている。トランジスタT41のソース端子はトランジスタT42のドレイン端子に接続され、トランジスタT42のソース端子は第2の電源端子71Bに接続されている。
さらに、インバータI12の入力端子はトランジスタT41のドレイン端子に接続され、インバータI12の出力端子はトランジスタT42のゲート端子に接続されている。そして、トランジスタT41のドレイン端子から第2の評価信号が信号レベル判定回路30へ出力されるものとなっている。
【0009】
次に、図17を参照して、従来の電圧比較器200の動作について説明する。図17は従来の電圧比較器200の動作を示すタイミングチャートである。以下では、第1の電源電圧として電源電圧VDDが供給され、第2の電源電圧として接地電位GND(VDD>GND)が供給される場合を例として説明する。
まず、時刻t1において、制御信号62が電源電圧VDDレベルに制御されて初期化動作期間が開始された場合、制御回路60がオフになるとともに、第1のリセット回路40および第2のリセット回路50がオンになる。これにより、信号レベル判定回路30が初期化され、第1の評価信号13の電位Va、および第2の評価信号の電位Vbが放電され、接地電位GNDに設定される。
【0010】
この状態において、電位Va,Vbは接地電位GNDレベルであるので、第1の入力信号処理回路110および第2の信号処理回路120において、インバータI11,I12の出力信号は電源電圧VDDレベルになり、トランジスタT32,T42がオンする。
このとき、第1の入力端子11および第2の入力端子21から、比較電圧Vinと基準電圧Vrefとして、トランジスタT31,T41をオンさせる電位が供給されるが、制御回路60がオフ状態にあるので、信号レベル判定回路30には電流が流れず、電圧比較器200は動作しない。この状態が初期状態である。
【0011】
次の時刻t2において、制御信号62が接地電位GNDレベルに制御されて比較動作期間が開始された場合、制御回路60がオンになるとともに、第1のリセット回路40および第2のリセット回路50がオフになる。
これにより、信号レベル判定回路30に電流が流れて動作状態になる。また、電源電圧VDD→制御回路60→信号レベル判定回路30→T31→T32→接地電位GNDの経路と、電源電圧VDD→制御回路60→信号レベル判定回路30→T41→T42→接地電位GNDの経路とに電流が流れ、電位Va,Vbがそれぞれ上昇する。
【0012】
この際、比較電圧Vinおよび基準電圧Vrefの違いに応じて、トランジスタT31,T41のオン抵抗も異なるため、電位Va,Vbのうちオン抵抗の高い方の電位が高くなる。例えば、図17に示すように、比較電圧Vin>基準電圧Vrefの場合は、トランジスタT31に比較してトランジスタT41のオン抵抗が高く、電位Vaより電位Vbの方が高くなる。
したがって、信号レベル判定回路30で、入力端子A,Bのわずかな電位差が増幅され、これら電位Va,Vbの電位差がある程度大きくなった時点すなわち時刻t3に、電位Va,Vbのいずれか一方が電源電圧VDDレベルとなり、他方が接地電位GNDレベルとなる。
【0013】
このときに、電位Va,Vbのうち電源電圧VDDになった側において、電源電圧VDD→制御回路60→信号レベル判定回路30→T41→T42→接地電位GNDの経路、または電源電圧VDD→制御回路60→信号レベル判定回路30→T31→T32→接地電位GNDの経路が形成される。
しかし、電位Va,Vbのうち電源電圧VDDになった側のインバータI11,I12の出力が接地電位GNDレベルになるため、トランジスタT32またはトランジスタT42がオフになり、これら経路を流れる直流電流が阻止される。
【0014】
図17では、時刻t3において、電位Va,Vbの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Vaが接地電位GNDとなり、高い方の電位Vbが電源電圧VDDとなる。
したがって、この電位Vbが電圧比較器200の出力Voutとなり、比較電圧Vin>基準電圧Vrefを示す電源電圧VDDレベルが第2の出力端子24から出力される。また、電位Vbとは逆位相の電位Vaが電圧比較器200の出力Vout−となり、比較電圧Vin>基準電圧Vrefを示す接地電位GNDレベルが第1の出力端子14から出力される。
【0015】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献1】特開2000−196421号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
しかしながら、このような従来の電圧比較器では、比較動作期間において、信号レベル判定回路30に印加される第1の評価信号(Va)および第2の評価信号(Vb)は、第1および第2の入力信号処理回路110,120のトランジスタT31,T41のオン抵抗の大きさによってその変化速度が決定されるため、比較電圧Vinおよび基準電圧VrefがともにトランジスタT31,T41のしきい電圧より低い場合には、トランジスタT31,T41のオン抵抗が大きくなって電位Va,Vbの変化速度が遅く、比較結果が得られるまでに時間を要するという問題点があった。
【0017】
すなわち、図17において、時刻t2から比較動作が開始されるが、トランジスタT31,T41のオン抵抗が大きい場合には、電位Va,Vbの上昇速度が遅く、時刻t3に比較結果が得られるまでの期間Δtが比較的長くなり、電圧比較器の応答性が低下する原因となる。
また、製造ばらつきなどによりトランジスタT31,T41のしきい電圧に差が生じた場合、特に比較電圧Vinと基準電圧Vrefとが近い場合には、VinとトランジスタT31のしきい値電圧との差と、VrefとトランジスタT41のしきい電圧との差との大小が、VinとVrefとの大小とは異なる場合があり、VinとVrefとを精度よく比較できないという問題点があった。
【0018】
本発明はこのような課題を解決するためのものであり、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる電圧比較器および電圧比較方法を提供することを目的としている。
【課題を解決するための手段】
【0019】
このような目的を達成するために、本発明にかかる電圧比較器は、入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、第1の入力信号が入力される第1の入力端子と、第2の入力信号が入力される第2の入力端子と、当該電圧比較器のサンプリング動作を制御する第1の制御信号が入力される第1の制御端子と、当該電圧比較器の初期化動作と比較動作とを切替制御する第2の制御信号が入力される第2の制御端子と、電圧比較の結果を示す第1の出力信号を出力する第1の出力端子と、第1の出力信号とは逆相の第2の出力信号を出力する第2の出力端子と、第1の電源電圧が供給される第1の電源端子と、第2の電源電圧が供給される第2の電源端子と、第3の電源電圧が供給される第3の電源端子と、第1の入力端子と第1の出力端子との間に設けられ、第1の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第1の評価信号を第1の出力端子へ出力する第1の入力信号処理回路と、第2の入力端子と第2の出力端子との間に設けられ、第2の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第2の評価信号を第2の出力端子へ出力する第2の入力信号処理回路と、第1の出力端子と第2の出力端子との間に設けられ、第1の出力端子に出力された第1の評価信号と第2の出力端子に出力された第2の評価信号との電位を比較し、その比較結果に応じた電位を示す第1の評価信号と第2の評価信号を第1および第2の出力端子へ出力する信号レベル判定回路と、第1の電源端子と信号レベル判定回路との間に設けられ、第2の制御信号に応じて信号レベル判定回路に対する第1の電源電圧の供給を制御する制御回路と、第1の出力端子と第2の電源端子との間に設けられ、第2の制御信号に応じて第1の評価信号の電位を第2の電源電圧へ初期化する第1のリセット回路と、第2の出力端子と第2の電源端子との間に設けられ、第2の制御信号に応じて第2の評価信号の電位を第2の電源電圧へ初期化する第2のリセット回路とを備えるものである。
【0020】
回路構成の具体例として、第1の入力信号処理回路を、第1の入力信号の電圧を保持する第1の容量素子と、入力端子が第1の入力端子に接続され、出力端子が第1の容量素子の入力端子に接続され、制御端子が第1の制御端子に接続された第1のアナログスイッチと、入力端子が第1の容量素子の入力端子および第1のアナログスイッチの出力端子に接続され、出力端子が第3の電源端子に接続され、制御端子が第2の制御端子に接続された第2のアナログスイッチと、入力端子が第1の容量素子の出力端子に接続され、出力端子が第3の電源端子に接続され、制御端子が第1の制御端子に接続された第3のアナログスイッチと、入力端子が第1の容量素子の出力端子および第3のアナログスイッチの入力端子に接続され、出力端子が第1の出力端子に接続され、制御端子が第2の制御端子に接続された第4のアナログスイッチとから構成し、第2の入力信号処理回路を、第2の入力信号の電圧を保持する第2の容量素子と、入力端子が第2の入力端子に接続され、出力端子が第2の容量素子の入力端子に接続され、制御端子が第1の制御端子に接続された第5のアナログスイッチと、入力端子が第2の容量素子の入力端子および第5のアナログスイッチの出力端子に接続され、出力端子が第3の電源端子に接続され、制御端子が第2の制御端子に接続された第6のアナログスイッチと、入力端子が第2の容量素子の出力端子に接続され、出力端子が第3の電源端子に接続され、制御端子が第1の制御端子に接続された第7のアナログスイッチと、入力端子が第2の容量素子の出力端子および第7のアナログスイッチの入力端子に接続され、出力端子が第2の出力端子に接続され、制御端子が第2の制御端子に接続された第8のアナログスイッチとから構成してもよい。
【0021】
また、信号レベル判定回路を、制御回路から供給される第1の電源電圧で動作し、入力端子が第1の出力端子に接続され、出力端子が第2の出力端子に接続された第1のインバータと、制御回路から供給される第1の電源電圧で動作し、入力端子が第1のインバータの出力に接続され、出力端子が第1のインバータの入力に接続された第2のインバータとから構成してもよい。
【0022】
また、第1のリセット回路を、ゲート端子が第2の制御端子に接続され、ドレイン端子が第1の出力端子に接続され、ソース端子が第2の電源端子に接続された第1のMOSトランジスタから構成し、第2のリセット回路を、ゲート端子が第2の制御端子に接続され、ドレイン端子が第2の出力端子に接続され、ソース端子が第2の電源端子に接続された第2のMOSトランジスタから構成してもよい。
【0023】
また、制御回路を、ゲート端子が第2の制御端子に接続され、ソース端子が第1の電源端子に接続され、ドレイン端子が信号レベル判定回路に接続された第3のMOSトランジスタから構成してもよい。
【0024】
また、第1の制御信号として、当該電圧比較器のサンプリング動作を指示する第1の信号レベルとサンプリング動作の停止を指示する第2の信号レベルとで交互に変化するパルス信号を用いるとともに、第2の制御信号として、当該電圧比較器の初期化動作を指示する第1の信号レベルと比較動作を指示する第2の信号レベルとで交互に変化するパルス信号を用い、第1の入力信号処理回路で、第1の制御信号が第1の信号レベルの際に第1の入力信号の電圧をサンプリングして保持し、第2の制御信号が第2の信号レベルの際に保持した電圧に応じた電位を示す第1の評価信号を出力し、第2の入力信号処理回路で、第1の制御信号が第1の信号レベルの際に第2の入力信号の電圧をサンプリングして保持し、第2の制御信号が第2の信号レベルの際に保持した電圧に応じた電位を示す第2の評価信号を出力し、制御回路で、第2の制御信号が第1の信号レベルの際は信号レベル判定回路への第1の電源電圧の供給を停止し、第2の制御信号が第2の信号レベルの際は信号レベル判定回路への第1の電源電圧を供給し、第1および第2のリセット回路で、第2の制御信号が第1の信号レベルの際は第1および第2の評価信号の電位をそれぞれ第2の電源電圧に初期化し、第2の制御信号が第2の信号レベルの際は第1および第2の評価信号の電位をそれぞれ第2の電源電圧から開放するようにしてもよい。
【0025】
また、第1の入力信号処理回路で、比較電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す第1の評価信号を出力し、第2の入力信号処理回路で、基準電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す第2の評価信号を出力するようにしてもよい。
【0026】
また、信号レベル判定回路と第2の電源端子との間に設けられ、第2の制御信号に基づき信号レベル判定回路に対する第2の電源電圧の供給を制御する制御回路をさらに備えてもよい。
【0027】
また、本発明にかかる電圧比較方法は、入力された複数の入力信号の電圧を比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、第1の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第1の評価信号を生成する第1の入力信号処理ステップと、第2の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第2の評価信号を生成する第2の入力信号処理ステップと、第1の評価信号と第2の評価信号との電位を比較し、その比較結果に応じた電位を示す第1の評価信号と第2の評価信号を出力する信号レベル判定ステップとを備えるものである。
【発明の効果】
【0028】
本発明によれば、第1の入力信号処理回路により、第1の入力信号の電圧がサンプリングされて保持された後にその電圧に応じた電位の第1の評価信号が出力されるとともに、第2の入力信号処理回路により、第2の入力信号の電圧がサンプリングされて保持された後にその電圧に応じた電位の第2の評価信号が出力されるため、第1および第2の入力信号の電圧とFETのしきい電圧との大小関係にかかわらず、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号を精度よく生成できる。
【0029】
したがって、第1および第2の入力信号からFETを用いて第1および第2の評価信号を生成する場合と比較して、FETのしきい電圧の影響を受けることなく、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号が生成されるため、入力信号のうちのいずれかの電圧がFETのしきい電圧より低い場合に生じる比較動作の遅れや、FETのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【発明を実施するための最良の形態】
【0030】
次に、本発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
まず、図1を参照して、本発明の第1の実施の形態にかかる電圧比較器100について説明する。図1は本発明の第1の実施の形態にかかる電圧比較器100の構成を示すブロック図である。なお、前述した図14の電圧比較器200と同じまたは同等部分には同一符号を付してある。
【0031】
この電圧比較器100は、第1の入力信号処理回路10、第2の入力信号処理回路20、信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60から構成されている。
【0032】
本実施の形態では、第1の入力信号処理回路10で、第1の入力信号12の電圧をサンプリングして保持した後、これに応じた電位の第1の評価信号13を信号レベル判定回路30へ出力するとともに、第2の入力信号処理回路20により、第2の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第2の評価信号23を信号レベル判定回路30へ出力し、これら第1の評価信号13および第2の評価信号23を信号レベル判定回路30で比較するようにしたものである。
【0033】
図1において、第1の入力信号処理回路10は、第1の入力端子11から入力された比較電圧を示す第1の入力信号12を入力とし、第1の制御端子61Aから入力された第1の制御信号62Aによるサンプル指示に応じて第1の入力信号12の電圧をサンプリングして容量素子(図示せず)で保持した後、その電圧に応じた電位Vaを持つ第1の評価信号13を出力する回路部である。
第2の入力信号処理回路20は、第2の入力端子21から入力された基準電圧を示す第2の入力信号22を入力とし、第1の制御信号62Aによるサンプル指示に応じて第2の入力信号22の電圧をサンプリングして保持した後、その電圧に応じた電位Vbを持つ第2の評価信号23を出力する回路部である。
【0034】
信号レベル判定回路30は、第1の評価信号13の電位Vaと第2の評価信号23の電位Vbとを比較し、第1の電源電圧または第2の電源電圧のうち、いずれか一方を第1の評価信号13の電位Vaとして出力し、他方を第2の評価信号23の電位Vbとして出力する回路部である。
制御回路60は、第2の制御端子61Bから入力された第2の制御信号62Bによる初期化指示に応じて、信号レベル判定回路30に対する第1の電源電圧73Aの供給を停止し、第2の制御信号62Bによる初期化指示終了に応じて信号レベル判定回路30に対する第1の電源電圧73Aの供給を開始する回路部である。
【0035】
第1のリセット回路40は、第2の制御信号62Bによる初期化指示に応じて、第1の評価信号13の電位Vaを第2の電源電圧72Bに初期化し、第2の制御信号62Bによる初期化指示終了に応じて電位Vaを第2の電源電圧72Bから開放する回路部である。
第2のリセット回路50は、第2の制御信号62Bによる初期化指示に応じて、第2の評価信号23の電位Vbを第2の電源電圧72Bに初期化し、第2の制御信号62Bによる初期化指示終了に応じて電位Vbを第2の電源電圧72Bから開放する回路部である。
【0036】
[第1の実施の形態の動作]
次に、図2を参照して、本発明の第2の実施の形態にかかる電圧比較器100の動作について説明する。図2は、本発明の第2の実施の形態にかかる電圧比較器100の動作を示すタイミングチャートである。以下では、第1の電源電圧として電源電圧VDDが供給され、第2の電源電圧として接地電位GND(VDD>GND)が供給され、アナログ信号系の接地電位として用いられる第3の電源電圧として、第1の電源電圧と第2の電源電圧との中点電位VDGが供給される場合を例として説明する。
【0037】
この電圧比較器100では、第2の制御信号62Bとして、電圧比較器100の初期化動作を指示する第1の信号レベル(電源電圧VDD)と当該電圧比較器の比較動作を指示する第2の信号レベル(接地電位GND)とで交互に変化するパルス信号が供給され、電圧比較器100の動作が制御される。また第1の制御信号62Aとして、第1および第2の入力信号処理回路10,20でのサンプリング動作を指示する第1の信号レベル(電源電圧VDD)と当該サンプリング動作の停止を指示する第2の信号レベル(接地電位GND)とで交互に変化するパルス信号が供給され、順次第1および第2の評価信号13,23が生成される。
【0038】
時刻t0において、第2の制御信号62Bが電源電圧VDDレベルに制御されて初期化動作期間が開始された場合、制御回路60がオフになるとともに、第1のリセット回路40および第2のリセット回路50がオンになる。これにより、信号レベル判定回路30が初期化され、第1の評価信号13の電位Va、および第2の評価信号23の電位Vbが放電され、接地電位GNDに設定される。
【0039】
このとき、第1の入力端子11および第2の入力端子21から、比較電圧Vinおよび基準電圧Vrefが、第1および第2の入力信号処理回路10,20へ供給されるが、制御回路60がオフ状態にあるので、信号レベル判定回路30には電流が流れず、電圧比較器100は動作しない。この状態が初期状態である。
【0040】
次の時刻t1において、第1の制御信号62Aが電源電圧VDDレベルに制御されてサンプリング動作期間が開始された場合、第1の入力信号処理回路10では、第1の入力端子11から比較電圧Vinを示す第1の入力信号12の電圧を内部の容量素子へ取り込む。また、第2の入力信号処理回路20では、第2の入力端子21から基準電圧Vrefを示す第2の入力信号22の電圧を内部の容量素子へ取り込む。
【0041】
そして、時刻t2において、第1の制御信号62Aが接地電位GNDレベルに制御されてサンプリング動作期間が終了した場合、第1および第2の入力信号処理回路10,20でサンプリング動作を終了する。
これにより、第1の入力信号処理回路10では、時刻t2の直前時点における比較電圧Vinが内部の容量素子で保持され、第2の入力信号処理回路20では、時刻t2の時点における基準電圧Vrefが内部の容量素子で保持されることになる。
【0042】
その後、時刻t3において、第2の制御信号62Bが接地電位GNDレベルに制御されて比較動作期間が開始された場合、制御回路60がオンになるとともに、第1のリセット回路40および第2のリセット回路50がオフになる。これにより、信号レベル判定回路30に電流が流れて動作状態になる。
また、第1の入力信号処理回路10で保持されている比較電圧Vinに応じた電位Vaを持つ第1の評価信号13として信号レベル判定回路30へ出力され、第2の入力信号処理回路20で保持されている基準電圧Vrefに応じた電位Vbを持つ第2の評価信号23として信号レベル判定回路30へ出力される。
【0043】
したがって、信号レベル判定回路30に電源が供給されていることから、上記のようにして発生した第1の評価信号13の電位Vaと第2の評価信号23の電位Vbとのわずかな電位差が増幅され、これら電位Va,Vbの電位差がある程度大きくなった時点、すなわち時刻t3からΔtだけ経過した時刻t4に、信号レベル判定回路30が動作し、電位Va,Vbのいずれか一方が電源電圧VDDレベルとなり、他方が接地電位GNDレベルとなる。
【0044】
図2では、時刻t4において、電位Va,Vbの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Vaが接地電位GNDとなり、高い方の電位Vbが電源電圧VDDとなる。
したがって、この電位Vbが電圧比較器100の出力Voutとなり、比較電圧Vin>基準電圧Vrefを示す電源電圧VDDレベルが第2の出力端子24から出力される。また、電位Vbとは逆位相の電位Vaが電圧比較器100の出力Vout−となり、比較電圧Vin>基準電圧Vrefを示す接地電位GNDレベルが第1の出力端子14から出力される。
【0045】
このように、本実施の形態によれば、第1の入力信号処理回路で、第1の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第1の評価信号を信号レベル判定回路へ出力するとともに、第2の入力信号処理回路により、第2の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第2の評価信号を信号レベル判定回路へ出力するようにしたので、第1および第2の入力信号の電圧とFETのしきい電圧との大小関係にかかわらず、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号を精度よく生成できる。
【0046】
したがって、第1および第2の入力信号からFETを用いて第1および第2の評価信号を生成する場合と比較して、FETのしきい電圧の影響を受けることなく、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号が生成される。
これにより、入力信号のうちのいずれかの電圧がFETのしきい電圧より低い場合に生じる比較動作の遅れや、FETのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【0047】
[第2の実施の形態]
次に、図3および図4を参照して、本発明の第2の実施の形態にかかる電圧比較器について説明する。図3は、本発明の第2の実施の形態にかかる電圧比較器で用いられる第1の入力信号処理回路10の回路構成例である。図4は、本発明の第1の実施の形態にかかる電圧比較器で用いられる第2の入力信号処理回路20の回路構成例である。
本実施の形態では、第1の入力信号処理回路10および第2の入力信号処理回路20の回路構成例について詳細に説明する。
【0048】
図3に示す第1の入力信号処理回路10は、アナログスイッチSW1,SW2,SW3,SW4および容量素子C1から構成されており、図4に示す第2の入力信号処理回路20は、アナログスイッチSW5,SW6,SW7,SW8および容量素子C2から構成されている。これらアナログスイッチSW1〜SW8は、CMOSFETからなるトランスミッションゲートなどを用いた公知のアナログスイッチ回路である。容量素子C1,C2は、第1および第2の入力信号12,22の電圧をそれぞれ保持するコンデンサである。
【0049】
図3の第1の入力信号処理回路10において、アナログスイッチSW1は、その入力端子が第1の入力端子11に接続され、出力端子が第1の容量素子C1の入力端子に接続されている。アナログスイッチSW4は、その入力端子が第1の容量素子C1の出力端子に接続され、出力端子が第1の出力端子14に接続されている。アナログスイッチSW2は、その入力端子が第1の容量素子C1の入力端子およびアナログスイッチSW1の出力端子に接続され、出力端子が第3の電源端子71Cに接続されている。アナログスイッチSW3は、その入力端子が第1の容量素子C1の出力端子およびアナログスイッチSW4の入力端子に接続され、出力端子が第3の電源端子71Cに接続されている。
【0050】
第1の入力端子11には、第1の入力信号12として比較電圧Vinが入力される。
また、アナログスイッチSW1およびSW3は、それぞれの制御端子が第1の制御端子61Aに接続されており、第1の制御信号62Aが電源電圧VDDレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第1の制御信号62Aが接地電位GNDレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
一方、アナログスイッチSW2およびSW4は、それぞれの制御端子が第2の制御端子61Bに接続されており、第2の制御信号62Bが接地電位GNDレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第2の制御信号62Bが電源電圧VDDレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
【0051】
図4の第2の入力信号処理回路20において、アナログスイッチSW5は、その入力端子が第2の入力端子21に接続され、出力端子が第2の容量素子C2の入力端子に接続されている。アナログスイッチSW8は、その入力端子が第2の容量素子C2の出力端子に接続され、出力端子が第2の出力端子24に接続されている。アナログスイッチSW6は、その入力端子が第2の容量素子C2の入力端子およびアナログスイッチSW5の出力端子に接続され、出力端子が第3の電源端子71Cに接続されている。アナログスイッチSW7は、その入力端子が第2の容量素子C2の出力端子およびアナログスイッチSW8の入力端子に接続され、出力端子が第3の電源端子71Cに接続されている。
【0052】
第2の入力端子21には、第2の入力信号22として基準電圧Vrefが入力される。
また、アナログスイッチSW5およびSW7は、それぞれの制御端子が第1の制御端子61Aに接続されており、第1の制御信号62Aが電源電圧VDDレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第1の制御信号62Aが接地電位GNDレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
一方、アナログスイッチSW6およびSW8は、それぞれの制御端子が第2の制御端子61Bに接続されており、第2の制御信号62Bが接地電位GNDレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第2の制御信号62Bが電源電圧VDDレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
【0053】
また、第3の電源端子71Cには、第3の電源電圧72Cとして、電源電圧VDDと接地電位GNDとの中点電位VDG=(VDD+GND)/2が供給されており、アナログ信号系の接地電位として用いられる。
なお、図3および図4では、各アナログスイッチおよび容量素子の端子については、便宜上、これら素子を流れる入力信号の方向を基準として、その入力信号が入力される側の端子を入力端子と呼び、入力信号が出力される側の端子を出力信号と呼ぶが、実際の素子ではそれぞれの2つの端子に入力/出力の区別はない。
【0054】
[第2の実施の形態の動作]
次に、前述した図3および図4を参照して、本発明の第2の実施の形態にかかる電圧比較器の動作として、第1の入力信号処理回路10および第2の入力信号処理回路20の動作について詳細に説明する。
【0055】
前述した図2の時刻t0において、第2の制御信号62Bが電源電圧VDDレベルに制御されて初期化動作期間が開始された場合、第1の評価信号13の電位Vaおよび第2の評価信号23の電位Vbは、第1および第2のリセット回路40,50が動作して接地電位GNDに設定される。また、制御回路60がオフ状態となって、信号レベル判定回路30には電流が流れず、電圧比較器100は動作しない。この状態が初期状態である。
【0056】
この際、第1および第2の入力信号処理回路10,20では、第1の入力端子11および第2の入力端子21から、比較電圧Vinおよび基準電圧Vrefが供給されるが、予め第1の制御信号62Aが接地電位GNDレベルに制御されているため、アナログスイッチSW1,SW3,SW5,SW7がそれぞれオフ状態となり、比較電圧Vinおよび基準電圧Vrefが容量素子C1,C2に充電されない。
なお、サンプリング動作期間と比較動作期間とがオーバーラップすることはなく、サンプリング期間中は、第2の制御信号62Bが電源電圧VDDレベルにあり、アナログスイッチSW2,SW4,SW6,SW8がそれぞれオフ状態にある。
【0057】
次の時刻t1において、第1の制御信号62Aが電源電圧VDDレベルに制御されてサンプリング動作期間が開始された場合、第1の入力信号処理回路10では、アナログスイッチSW1,SW3,SW5,SW7がそれぞれオン状態となる。これにより、第1の入力端子11から比較電圧Vinが容量素子C1へ充電され、第2の入力端子21から基準電位Vrefが容量素子C2へ充電される。
このとき、容量素子C1,C2の出力端子にはアナログスイッチSW3,SW5により第3の電源電圧72Cとして中点電位VDGが供給される。したがって、容量素子C1には、C1容量×(VDG−Vin)の電荷が蓄積され、容量素子C2には、C2容量×(VDG−Vref)の電荷が蓄積されることになる。
【0058】
そして、時刻t2において、第1の制御信号62Aが接地電位GNDレベルに制御されて、アナログスイッチSW1,SW3,SW5,SW7がそれぞれオフ状態となり、サンプリング動作期間が終了する。これにより、第1および第2の入力信号処理回路10,20でサンプリング動作を終了し、時刻t2直前の比較電圧Vinおよび基準電圧Vrefがそれぞれ容量素子C1,C2で保持されることになる。
【0059】
その後、時刻t3において、第2の制御信号62Bが接地電位GNDレベルに制御されて比較動作期間が開始された場合、制御回路60がオンになるとともに、第1のリセット回路40および第2のリセット回路50がオフになる。また、アナログスイッチSW2,SW4,SW6,SW8もそれぞれオン状態となる。
これにより、信号レベル判定回路30に電流が流れて動作状態になる。また、容量素子C1,C2の出力端子がアナログスイッチSW4,SW8を介して信号レベル判定回路30側へ接続される。
【0060】
この際、容量素子C1,C2の入力端子に対してアナログSW2,SW6を介し中点電位VDGが供給される。このため、第1の入力信号処理回路10では、電荷ロスがないと仮定した場合、中点電位VDGを基準としてC1容量×(VDG−Vin)の電荷が信号レベル判定回路30側へ供給され、結果として第1の評価信号の電位Vaは、VDG+Vinまで上昇することになる。また、第2の入力信号処理回路20では、電荷ロスがないと仮定した場合、中点電位VDGを基準としてC2容量×(VDG−Vref)の電荷が信号レベル判定回路30側へ供給され、結果として第2の評価信号の電位Vbは、VDG+Vrefまで上昇することになる。
【0061】
したがって、信号レベル判定回路30に電源が供給されていることから、上記のようにして発生した入力端子A,Bのわずかな電位差が増幅され、これら電位Va,Vbの電位差がある程度大きくなった時点、すなわち時刻t3からΔtだけ経過した時刻t4に信号レベル判定回路30が動作し、電位Va,Vbのいずれか一方が電源電圧VDDレベルとなり、他方が接地電位GNDレベルとなる。
【0062】
図2では、時刻t4において、電位Va,Vbの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Vaが接地電位GNDとなり、高い方の電位Vbが電源電圧VDDとなる。
したがって、この電位Vbが電圧比較器100の出力Voutとなり、比較電圧Vin>基準電圧Vrefを示す電源電圧VDDレベルが第2の出力端子24から出力される。また、電位Vbとは逆位相の電位Vaが電圧比較器100の出力Vout−となり、比較電圧Vin>基準電圧Vrefを示す接地電位GNDレベルが第1の出力端子14から出力される。
【0063】
このように、本実施の形態によれば、第1の入力信号処理回路10に容量素子C1を設け、第1の制御信号62Aで指示されるサンプリング動作期間でオン状態となるアナログスイッチSW1を介して第1の入力信号12の比較電圧Vinをサンプリングして容量素子C1に保持し、第2の制御信号62Bで指示される比較動作期間でオン状態となるアナログスイッチSW4を介して、容量素子C1で保持している電圧に応じた電位Vaの第1の評価信号13を信号レベル判定回路30へ出力するようにしたものである。
【0064】
また、第2の入力信号処理回路20に容量素子C2を設け、第1の制御信号62Aで指示されるサンプリング動作期間でオン状態となるアナログスイッチSW5を介して第2の入力信号22の基準電圧Vrefをサンプリングして容量素子C2に保持し、第2の制御信号62Bで指示される比較動作期間でオン状態となるスイッチSW8を介して、容量素子C2で保持している電圧に応じた電位Vbの第2の評価信号23を信号レベル判定回路30へ出力するようにしたものである。
【0065】
これにより、第1および第2の入力信号処理回路10,20において、比較電圧Vinおよび基準電圧VrefがEFTのしきい電圧Vthより低い場合でも、比較電圧Vinおよび基準電圧Vrefに応じた電位Va,Vbを持つ第1および第2の評価信号を生成して信号レベル判定回路30へ出力できる。
したがって、入力信号のうちのいずれかの電圧がFETのしきい電圧より低い場合に生じる比較動作の遅れや、FETのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【0066】
また、第1の入力端子11Aおよび第3の入力端子11Bと信号レベル判定回路30とがアナログスイッチSW1,SW4,SW5,SW8によって回路的に分離されているので、電圧比較器で生じるキックバック雑音を防止することができ、しかも高速化と低電力化とを同時に実現することができる。
【0067】
その後、次の新たな電圧比較動作を行うため、時刻t5において、第2の制御信号62Bを制御して、電圧比較器100全体を初期状態に移行させる。
すなわち、時刻t5において、第2の制御信号62Bを電源電圧VDDとした場合、制御回路60がオフとなり、信号レベル判定回路30への電源供給が停止されるため、第1および第2の評価信号13,23の電位Va,Vbはフローティング状態となる。
【0068】
しかし、第2の制御信号62Bが電源電圧VDDへ変化した時点で、第1および第2のリセット回路40,50がともにオンとなるため、電位Va,Vbが第1および第2のリセット回路40,50を介して接地電位GNDまで放電される。
また、第1および第2の入力信号処理回路10,20では、アナログスイッチSW2,SW4がオフ状態に制御され、容量素子C1,C2の出力端子がそれぞれ信号レベル判定回路30から切り離される。
【0069】
[第3の実施の形態]
次に、図5〜図7を参照して、本発明の第3の実施の形態にかかる電圧比較器を構成する信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60の回路構成例について詳細に説明する。
以上で説明した各実施の形態にかかる電圧比較器100において、信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60については、次のような回路構成例を用いてもよい。
【0070】
本実施の形態で説明するこれら信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60については、これらのうちいずれか1つまたは複数を組み合わせて、前述した各実施の形態に適用すればよく、すべてを適用する必要はない、
なお、これら信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60については、以下の回路構成例に限定されるものではなく、同等の機能を有する回路であれば、他の回路構成を用いてもよい。
【0071】
[信号レベル判定回路]
まず、図5を参照して、信号レベル判定回路30の具体的な回路構成例について説明する。図5は、信号レベル判定回路30の回路構成例である。
信号レベル判定回路30は、入力および出力が互いに逆方向で並列接続されたインバータI1とインバータI2とから構成されている。
【0072】
インバータI1は、PMOS電界効果トランジスタT11とNMOS電界効果トランジスタT12からなる一般的なインバータ回路から構成され、インバータI2は、PMOS電界効果トランジスタT21とNMOS電界効果トランジスタT22からなる一般的なインバータ回路から構成されている。以下では、PMOS電界効果トランジスタ(PMOSFET)、NMOS電界効果トランジスタ(NMOSFET)を、必要な場合以外には、単に「トランジスタ」または「MOSトランジスタ」という。
インバータI1の出力端子はインバータI2の入力端子に接続され、インバータI2の出力端子はインバータI1の入力端子に接続されている。
【0073】
インバータI1の出力端子とインバータI2の入力端子は、第1の評価信号13が出力される第1の入力信号処理回路10と第1の出力端子14とに接続されている。インバータI2の出力端子とインバータI1の入力端子は、第2の評価信号23が出力される第2の入力信号処理回路20と第2の出力端子24とに接続されている。
インバータI1の電源側端子はインバータI2の電源側端子と接続され、その接続点に制御回路60からの第1の電源電圧73Aが印加される。また、インバータI1の接地側端子はインバータI2の接地側端子と接続され、その接続点に第2の電源電圧72Bが印加される。
【0074】
この際、トランジスタT11,T12,T21,T22に電流が流れ、インバータI1,I2が動作状態となっている状態で、第1の評価信号13の電位Vaと第2の評価信号23の電位Vbとの電位差が、トランジスタT11,T12,T21,T22のいずれかのしきい電圧Vthを超えた場合、当該トランジスタが完全にオンして、インバータI1の出力すなわち第1の評価信号13の電位Vaが電源電圧VDDレベルまたは接地電位GNDレベルに固定され、インバータI2の出力すなわち第2の評価信号23の電位Vbが電位Vbとは逆の接地電位GNDレベルまたは電源電圧VDDレベルに固定される。
【0075】
[リセット回路]
次に、図6を参照して、第1および第2のリセット回路40,50の具体的な回路構成例について説明する。図6は、第1および第2のリセット回路40,50の回路構成例である。
【0076】
第1のリセット回路40は、ドレイン端子が第1の評価信号13の電位を示す第1の出力端子14に接続され、ソース端子が第2の電源端子71Bに接続されたNMOS電界効果トランジスタT1から構成されており、トランジスタT1のゲート端子に第2の制御信号62Bが入力されている。
また、第2のリセット回路50は、ドレイン端子が第2の評価信号23の電位を示す第2の出力端子24に接続され、ソース端子が第2の電源端子71Bに接続されたNMOS電界効果トランジスタT2から構成されており、トランジスタT2のゲート端子に第2の制御信号62Bが入力されている。
【0077】
そして、第2の制御信号62Bが電源電圧VDDレベルに制御されて初期化動作期間が開始された場合、これらトランジスタT1,T2がオンし、第1の評価信号13の電位Va、および第2の評価信号23の電位Vbが放電され、接地電位GNDに設定される。
また、第2の制御信号62Bが接地電位GNDレベルに制御されて比較動作期間が開始された場合、これらトランジスタT1,T2がオフし、電位Vaおよび電位Vbが接地電位GNDから開放される。
【0078】
[制御回路]
次に、図7を参照して、制御回路60の具体的な回路構成例について説明する。図7は、制御回路60の回路構成例である。
制御回路60は、第1の電源電圧72Aが供給される第1の電源端子71Aにソース端子が接続され、信号レベル判定回路30の電源側端子にドレイン端子が接続されたPMOS電界効果トランジスタT3から構成されており、トランジスタT3のゲート端子に第2の制御端子61Bが接続されている。
そして、第2の制御信号62Bが接地電位GNDレベルに制御されて比較動作期間が開始された場合、トランジスタT3がオンし、第1の電源電圧72Aが第1の電源電圧73Aとして信号レベル判定回路30へ供給される。
【0079】
[第4の実施の形態]
次に、図8を参照して、本発明の第4の実施の形態にかかる電圧比較器101について説明する。図8は本発明の第4の実施の形態にかかる電圧比較器101を示す回路図である。
本実施の形態では、前述した第1の実施の形態にかかる電圧比較器100の具体的回路構成として、前述の図3および図4で説明した第1および第2の入力信号処理回路10,20の回路構成例に加えて、前述の図5で説明した信号レベル判定回路30の回路構成例、前述の図6で説明した第1および第2のリセット回路40,50の回路構成例、および前述の図7で説明した制御回路60の回路構成例を、それぞれ適用したものである。
【0080】
これにより、本実施の形態によれば、前述した第1および第2の実施の形態と同様に、第1および第2の入力信号の電圧とFETのしきい電圧との大小関係にかかわらず、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号を精度よく生成できる。
したがって、第1および第2の入力信号からFETを用いて第1および第2の評価信号を生成する場合と比較して、FETのしきい電圧の影響を受けることなく、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号が生成されるため、入力信号のうちのいずれかの電圧がFETのしきい電圧より低い場合に生じる比較動作の遅れや、FETのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【0081】
[第5の実施の形態]
次に、図9を参照して、本発明の第5の実施の形態にかかる電圧比較器102について説明する。図9は本発明の第5の実施の形態にかかる電圧比較器102を示す回路図である。
前述した第4の実施の形態にかかる電圧比較器101では、第1および第2の入力信号処理回路10,20が信号レベル判定回路30の電源電圧VDD側に設けられている場合を例として説明したが、本実施の形態にかかる電圧比較器102のように、第1および第2の入力信号処理回路10,20を信号レベル判定回路30の接地電位GND側に設けてもよい。
【0082】
この場合、電圧比較器101と比べて、各FETのチャネルとして逆チャネルのFETを用い、電圧比較器全体の動作論理を反転すればよい。すなわち、トランジスタT3,T11,T21としてNMOSFETを用い、トランジスタT1,T2、T12,T22としてPMOSFETを用いればよく、各回路素子間の接続関係は、電圧比較器101と同一である。また、第1の電源端子71Aに接地電位GND(第2の電源電圧)を印加し、第2の電源端子71Bに動作電源VDD(第1の電源電圧:VDD>GND)を印加すればよい。
これにより、電圧比較器101に対して相補的な構成の電圧比較器102であっても、前述した電圧比較器101と同様の作用効果が得られる。
【0083】
[第6の実施の形態]
次に、図10を参照して、本発明の第6の実施の形態にかかる電圧比較器103について説明する。図10は本発明の第6の実施の形態にかかる電圧比較器103の構成を示すブロック図である。なお、前述した図1の電圧比較器100と同じまたは同等部分には同一符号を付してある。
【0084】
この電圧比較器100は、第1の入力信号処理回路10、第2の入力信号処理回路20、信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60から構成されている。
【0085】
本実施の形態では、第1の入力信号処理回路10により、比較電圧となる複数の入力信号の電圧をサンプリングして保持した後、これら電圧の合成結果に応じた電位を示す第1の評価信号13を信号レベル判定回路30へ出力するとともに、第2の入力信号処理回路20により、基準電圧となる複数の入力信号の電圧をサンプリングして保持した後、これら電圧の合成結果に応じた電位の第2の評価信号23を信号レベル判定回路30へ出力し、これら第1の評価信号13および第2の評価信号23を信号レベル判定回路30で比較するようにしたものである。その他の回路構成については、前述した第1の実施の形態と同様であり、詳細な説明については省略する。
【0086】
例えば、図10において、第1の入力信号処理回路10では、第1の入力端子11Aから第1の入力信号12Aが入力されるとともに、第3の入力端子11Bから第3の入力信号12Bが入力される。そして、これら電圧をサンプリングされて保持され、その合成結果に応じた電位Vaが第1の評価信号13として信号レベル判定回路30へ出力される。
また、第2の入力信号処理回路20に対して、第2の入力端子21Aから第2の入力信号22Aが入力されるとともに、第4の入力端子21Bから第3の入力信号22Bが入力される。そして、これら電圧がサンプリングされて保持され、その合成結果に応じた電位Vbが第2の評価信号23として信号レベル判定回路30へ出力される。
【0087】
このように、複数の入力信号の合成結果に応じて評価信号を生成するようにしたので、複数の比較電圧Vinおよび基準電圧Vrefについて一括して電圧比較を行うことができる。
【0088】
[第7の実施の形態]
次に、図11および図12を参照して、本発明の第7の実施の形態にかかる電圧比較器について説明する。図11は、本発明の第7の実施の形態にかかる電圧比較器で用いられる第1の入力信号処理回路10の回路構成例である。図12は、本発明の第7の実施の形態にかかる電圧比較器で用いられる第2の入力信号処理回路20の回路構成例である。
本実施の形態では、前述した第6の実施の形態で用いた第1の入力信号処理回路10および第2の入力信号処理回路20の回路構成例について詳細に説明する。なお、前述した図3および図4の入力信号処理回路と同じまたは同等部分には同一符号を付してある。
【0089】
図11に示す第1の入力信号処理回路10は、アナログスイッチSW11〜SW1n,SW21〜SW2n,SW3,SW4および容量素子C11〜C1nから構成されており、図4に示す第2の入力信号処理回路20は、アナログスイッチSW51〜SW5n,SW61〜SW6n,SW7,SW8および容量素子C21〜C2nから構成されている。これらアナログスイッチSW11〜SW8は、CMOSFETからなるトランスミッションゲートなどを用いた公知のアナログスイッチ回路である。容量素子C11〜C2nは、各入力信号の電圧をそれぞれ保持するコンデンサである(nは2以上の整数)。
【0090】
図11に示す第1の入力信号処理回路10では、奇数番目に相当する第1〜第2n+1の入力端子111〜11nから第1〜第2n+1の入力信号121〜12nが入力されている。そして、これら入力信号に対応して図3の容量素子C1に相当する容量素子C11〜C1nが設けられており、その入力端子側に図3のアナログスイッチSW1に相当するアナログスイッチSW11〜SW1nと図3のアナログスイッチSW2に相当するSW21〜SW2nがそれぞれ設けられている。なお、容量素子C11〜C1nの出力端子はすべて共通してアナログスイッチSW3およびSW4の入力端子へ接続されている。
【0091】
図12に示す第2の入力信号処理回路20では、偶数番目に相当する第2〜第2nの入力端子211〜21nから第2〜第2nの入力信号221〜22nが入力されている。そして、これら入力信号に対応して図4の容量素子C2に相当する容量素子C21〜C2nが設けられており、その入力端子側に図4のアナログスイッチSW5に相当するアナログスイッチSW51〜SW5nと図4のアナログスイッチSW6に相当するSW61〜SW6nがそれぞれ設けられている。なお、容量素子C21〜C2nの出力端子はすべて共通してアナログスイッチSW7およびSW8の入力端子へ接続されている。
【0092】
これにより、各入力信号の電圧を容易に合成して出力できるとともに、容量素子の出力端子に設けられているスイッチSW3,SW4,SW7,SW8を共用でき、回路構成を簡素化できる。
【0093】
[第8の実施の形態]
次に、図13を参照して、本発明の第8の実施の形態にかかる電圧比較器について説明する。図13は、本発明の第8の実施の形態にかかる電圧比較器の回路構成例である。なお、前述した図1と同じまたは同等部分には同一符号を付してある。
本実施の形態にかかる電圧比較器104では、前述した第1の実施の形態にかかる電圧比較器100のうち、信号レベル判定回路30と第2の電源端子71Bとの間に制御回路70を設けたものである。その他の回路構成については、第1の実施の形態(図1参照)と同様であり、ここでの詳細な説明については省略する。
【0094】
制御回路70は、制御回路60と同様の構成をなし、第2の制御信号62Bに応じて、信号レベル判定回路30に対する第2の電源電圧72Bの供給を制御する回路である。
このように、制御回路60に加えて制御回路70を設けることにより、比較動作期間のみ信号レベル判定回路30に対して第2の電源電圧72Bを供給でき、初期化動作期間において信号レベル判定回路30に対する第2の電源電圧72Bの供給を停止できる。
【図面の簡単な説明】
【0095】
【図1】本発明の第1の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図2】本発明の第1の実施の形態にかかる電圧比較器の動作を示すタイミングチャートである。
【図3】本発明の第2の実施の形態にかかる電圧比較器で用いる第1の入力信号処理回路の構成例を示す回路図である。
【図4】本発明の第2の実施の形態にかかる電圧比較器で用いる第2の入力信号処理回路の構成例を示す回路図である。
【図5】信号レベル判定回路の構成例を示す回路図である。
【図6】第1および第2のリセット回路の構成例を示す回路図である。
【図7】制御回路の構成例を示す回路図である。
【図8】本発明の第4の実施の形態にかかる電圧比較器の構成例を示す回路図である。
【図9】本発明の第5の実施の形態にかかる電圧比較器の構成例を示す回路図である。
【図10】本発明の第6の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図11】本発明の第7の実施の形態にかかる電圧比較器で用いる第1の入力信号処理回路の構成例を示す回路図である。
【図12】本発明の第7の実施の形態にかかる電圧比較器で用いる第2の入力信号処理回路の構成例を示す回路図である。
【図13】本発明の第8の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図14】従来の電圧比較器の構成を示すブロック図である。
【図15】従来の電圧比較器で用いる第1の入力信号処理回路の構成例を示す回路図である。
【図16】従来の電圧比較器で用いる第2の入力信号処理回路の構成例を示す回路図である。
【図17】従来の電圧比較器の動作を示すタイミングチャートである。
【符号の説明】
【0096】
100,101,102,103,104…電圧比較器、10…第1の入力信号処理回路、11…第1の入力端子、12…第1の入力信号(比較電圧)、13…第1の評価信号(Va)、14…第1の出力端子、20…第2の入力信号処理回路、21…第2の入力端子、22…第2の入力信号(基準電圧)、23…第2の評価信号(Vb)、24…第2の出力端子、30…信号レベル判定回路、40…第1のリセット回路、50…第2のリセット回路、60,70…制御回路、61A…第1の制御端子、61B…第2の制御端子、62A…第1の制御信号、62B…第2の制御信号、71A…第1の電源端子、71B…第2の電源端子、71C…第3の電源端子、72A,73A…第1の電源電圧、72B…第2の電源電圧、72C…第3の電源電圧、I1,I2…インバータ、T3,T11,T21…PMOSFET、T1,T2,T12,T22…NMOSFET、VDD…電源電圧、GND…接地電位、VDG…中点電位、Vin…比較電圧、Vref…基準電圧、Vout,Vout−…出力電圧。
【技術分野】
【0001】
本発明は、電圧比較技術に関し、特に電界効果トランジスタを用いて基準電圧と比較電圧との大小を比較する電圧比較器に関するものである。
【背景技術】
【0002】
従来、電界効果トランジスタ(FET)を用いて基準電圧と比較電圧との大小を比較する電圧比較器として、図14に示すような電圧比較器が提案されている(例えば、特許文献1など参照)。同図において、電圧比較器200は、第1の入力信号処理回路110、第2の入力信号処理回路120、信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60から構成されている。
【0003】
第1の入力信号処理回路110は、第1の入力端子11から入力された比較電圧を示す第1の入力信号12を入力とし、この第1の入力信号12に応じた電位Vaを持つ第1の評価信号13を出力する回路部である。
第2の入力信号処理回路120は、第2の入力端子21から入力された基準電圧を示す第2の入力信号22を入力とし、この第2の入力信号22に応じた電位Vbを持つ第2の評価信号23を出力する回路部である。
【0004】
信号レベル判定回路30は、第1の評価信号13の電位Vaと第2の評価信号23の電位Vbとを比較し、第1の電源電圧または第2の電源電圧のうち、いずれか一方を第1の評価信号13の電位Vaとして出力し、他方を第2の評価信号23の電位Vbとして出力する回路部である。
制御回路60は、制御信号62による初期化指示に応じて、信号レベル判定回路30に対する第1の電源電圧の供給を停止し、制御信号62による初期化指示終了に応じて信号レベル判定回路30に対する第1の電源電圧の供給を開始する回路部である。
【0005】
第1のリセット回路40は、制御端子61から入力された制御信号62による初期化指示に応じて、第1の評価信号13の電位Vaを第2の電源電圧に初期化し、制御信号62による初期化指示終了に応じて電位Vaを第2の電源電圧から開放する回路部である。第2のリセット回路50は、制御信号62による初期化指示に応じて、第2の評価信号23の電位Vbを第2の電源電圧に初期化し、制御信号62による初期化指示終了に応じて電位Vbを第2の電源電圧から開放する回路部である。
【0006】
図15および図16に、第1の入力信号処理回路110および第2の入力信号処理回路120の回路構成例を示す。
図15に示す第1の入力信号処理回路110は、NMOS電界効果トランジスタT31,T32およびインバータI11から構成されており、図16に示す第2の入力信号処理回路120は、NMOS電界効果トランジスタT41,T42およびインバータI12から構成されている。以下では、PMOS電界効果トランジスタ(PMOSFET)、NMOS電界効果トランジスタ(NMOSFET)を、必要な場合以外には、単に「トランジスタ」または「MOSトランジスタ」という。
【0007】
第1の入力信号処理回路110において、トランジスタT31のゲート端子は第1の入力信号(比較電圧Vin)12の入力端子11に接続されている。トランジスタT31のソース端子はトランジスタT32のドレイン端子に接続され、トランジスタT32のソース端子は第2の電源端子71Bに接続されている。
さらに、インバータI11の入力端子はトランジスタT31のドレイン端子に接続され、インバータI11の出力端子はトランジスタT32のゲート端子に接続されている。そして、トランジスタT31のドレイン端子から第1の評価信号13が信号レベル判定回路30へ出力されるものとなっている。
【0008】
第2の入力信号処理回路120において、トランジスタT41のゲート端子は第2の入力信号(基準電圧Vref)22の入力端子21に接続されている。トランジスタT41のソース端子はトランジスタT42のドレイン端子に接続され、トランジスタT42のソース端子は第2の電源端子71Bに接続されている。
さらに、インバータI12の入力端子はトランジスタT41のドレイン端子に接続され、インバータI12の出力端子はトランジスタT42のゲート端子に接続されている。そして、トランジスタT41のドレイン端子から第2の評価信号が信号レベル判定回路30へ出力されるものとなっている。
【0009】
次に、図17を参照して、従来の電圧比較器200の動作について説明する。図17は従来の電圧比較器200の動作を示すタイミングチャートである。以下では、第1の電源電圧として電源電圧VDDが供給され、第2の電源電圧として接地電位GND(VDD>GND)が供給される場合を例として説明する。
まず、時刻t1において、制御信号62が電源電圧VDDレベルに制御されて初期化動作期間が開始された場合、制御回路60がオフになるとともに、第1のリセット回路40および第2のリセット回路50がオンになる。これにより、信号レベル判定回路30が初期化され、第1の評価信号13の電位Va、および第2の評価信号の電位Vbが放電され、接地電位GNDに設定される。
【0010】
この状態において、電位Va,Vbは接地電位GNDレベルであるので、第1の入力信号処理回路110および第2の信号処理回路120において、インバータI11,I12の出力信号は電源電圧VDDレベルになり、トランジスタT32,T42がオンする。
このとき、第1の入力端子11および第2の入力端子21から、比較電圧Vinと基準電圧Vrefとして、トランジスタT31,T41をオンさせる電位が供給されるが、制御回路60がオフ状態にあるので、信号レベル判定回路30には電流が流れず、電圧比較器200は動作しない。この状態が初期状態である。
【0011】
次の時刻t2において、制御信号62が接地電位GNDレベルに制御されて比較動作期間が開始された場合、制御回路60がオンになるとともに、第1のリセット回路40および第2のリセット回路50がオフになる。
これにより、信号レベル判定回路30に電流が流れて動作状態になる。また、電源電圧VDD→制御回路60→信号レベル判定回路30→T31→T32→接地電位GNDの経路と、電源電圧VDD→制御回路60→信号レベル判定回路30→T41→T42→接地電位GNDの経路とに電流が流れ、電位Va,Vbがそれぞれ上昇する。
【0012】
この際、比較電圧Vinおよび基準電圧Vrefの違いに応じて、トランジスタT31,T41のオン抵抗も異なるため、電位Va,Vbのうちオン抵抗の高い方の電位が高くなる。例えば、図17に示すように、比較電圧Vin>基準電圧Vrefの場合は、トランジスタT31に比較してトランジスタT41のオン抵抗が高く、電位Vaより電位Vbの方が高くなる。
したがって、信号レベル判定回路30で、入力端子A,Bのわずかな電位差が増幅され、これら電位Va,Vbの電位差がある程度大きくなった時点すなわち時刻t3に、電位Va,Vbのいずれか一方が電源電圧VDDレベルとなり、他方が接地電位GNDレベルとなる。
【0013】
このときに、電位Va,Vbのうち電源電圧VDDになった側において、電源電圧VDD→制御回路60→信号レベル判定回路30→T41→T42→接地電位GNDの経路、または電源電圧VDD→制御回路60→信号レベル判定回路30→T31→T32→接地電位GNDの経路が形成される。
しかし、電位Va,Vbのうち電源電圧VDDになった側のインバータI11,I12の出力が接地電位GNDレベルになるため、トランジスタT32またはトランジスタT42がオフになり、これら経路を流れる直流電流が阻止される。
【0014】
図17では、時刻t3において、電位Va,Vbの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Vaが接地電位GNDとなり、高い方の電位Vbが電源電圧VDDとなる。
したがって、この電位Vbが電圧比較器200の出力Voutとなり、比較電圧Vin>基準電圧Vrefを示す電源電圧VDDレベルが第2の出力端子24から出力される。また、電位Vbとは逆位相の電位Vaが電圧比較器200の出力Vout−となり、比較電圧Vin>基準電圧Vrefを示す接地電位GNDレベルが第1の出力端子14から出力される。
【0015】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献1】特開2000−196421号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
しかしながら、このような従来の電圧比較器では、比較動作期間において、信号レベル判定回路30に印加される第1の評価信号(Va)および第2の評価信号(Vb)は、第1および第2の入力信号処理回路110,120のトランジスタT31,T41のオン抵抗の大きさによってその変化速度が決定されるため、比較電圧Vinおよび基準電圧VrefがともにトランジスタT31,T41のしきい電圧より低い場合には、トランジスタT31,T41のオン抵抗が大きくなって電位Va,Vbの変化速度が遅く、比較結果が得られるまでに時間を要するという問題点があった。
【0017】
すなわち、図17において、時刻t2から比較動作が開始されるが、トランジスタT31,T41のオン抵抗が大きい場合には、電位Va,Vbの上昇速度が遅く、時刻t3に比較結果が得られるまでの期間Δtが比較的長くなり、電圧比較器の応答性が低下する原因となる。
また、製造ばらつきなどによりトランジスタT31,T41のしきい電圧に差が生じた場合、特に比較電圧Vinと基準電圧Vrefとが近い場合には、VinとトランジスタT31のしきい値電圧との差と、VrefとトランジスタT41のしきい電圧との差との大小が、VinとVrefとの大小とは異なる場合があり、VinとVrefとを精度よく比較できないという問題点があった。
【0018】
本発明はこのような課題を解決するためのものであり、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる電圧比較器および電圧比較方法を提供することを目的としている。
【課題を解決するための手段】
【0019】
このような目的を達成するために、本発明にかかる電圧比較器は、入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、第1の入力信号が入力される第1の入力端子と、第2の入力信号が入力される第2の入力端子と、当該電圧比較器のサンプリング動作を制御する第1の制御信号が入力される第1の制御端子と、当該電圧比較器の初期化動作と比較動作とを切替制御する第2の制御信号が入力される第2の制御端子と、電圧比較の結果を示す第1の出力信号を出力する第1の出力端子と、第1の出力信号とは逆相の第2の出力信号を出力する第2の出力端子と、第1の電源電圧が供給される第1の電源端子と、第2の電源電圧が供給される第2の電源端子と、第3の電源電圧が供給される第3の電源端子と、第1の入力端子と第1の出力端子との間に設けられ、第1の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第1の評価信号を第1の出力端子へ出力する第1の入力信号処理回路と、第2の入力端子と第2の出力端子との間に設けられ、第2の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第2の評価信号を第2の出力端子へ出力する第2の入力信号処理回路と、第1の出力端子と第2の出力端子との間に設けられ、第1の出力端子に出力された第1の評価信号と第2の出力端子に出力された第2の評価信号との電位を比較し、その比較結果に応じた電位を示す第1の評価信号と第2の評価信号を第1および第2の出力端子へ出力する信号レベル判定回路と、第1の電源端子と信号レベル判定回路との間に設けられ、第2の制御信号に応じて信号レベル判定回路に対する第1の電源電圧の供給を制御する制御回路と、第1の出力端子と第2の電源端子との間に設けられ、第2の制御信号に応じて第1の評価信号の電位を第2の電源電圧へ初期化する第1のリセット回路と、第2の出力端子と第2の電源端子との間に設けられ、第2の制御信号に応じて第2の評価信号の電位を第2の電源電圧へ初期化する第2のリセット回路とを備えるものである。
【0020】
回路構成の具体例として、第1の入力信号処理回路を、第1の入力信号の電圧を保持する第1の容量素子と、入力端子が第1の入力端子に接続され、出力端子が第1の容量素子の入力端子に接続され、制御端子が第1の制御端子に接続された第1のアナログスイッチと、入力端子が第1の容量素子の入力端子および第1のアナログスイッチの出力端子に接続され、出力端子が第3の電源端子に接続され、制御端子が第2の制御端子に接続された第2のアナログスイッチと、入力端子が第1の容量素子の出力端子に接続され、出力端子が第3の電源端子に接続され、制御端子が第1の制御端子に接続された第3のアナログスイッチと、入力端子が第1の容量素子の出力端子および第3のアナログスイッチの入力端子に接続され、出力端子が第1の出力端子に接続され、制御端子が第2の制御端子に接続された第4のアナログスイッチとから構成し、第2の入力信号処理回路を、第2の入力信号の電圧を保持する第2の容量素子と、入力端子が第2の入力端子に接続され、出力端子が第2の容量素子の入力端子に接続され、制御端子が第1の制御端子に接続された第5のアナログスイッチと、入力端子が第2の容量素子の入力端子および第5のアナログスイッチの出力端子に接続され、出力端子が第3の電源端子に接続され、制御端子が第2の制御端子に接続された第6のアナログスイッチと、入力端子が第2の容量素子の出力端子に接続され、出力端子が第3の電源端子に接続され、制御端子が第1の制御端子に接続された第7のアナログスイッチと、入力端子が第2の容量素子の出力端子および第7のアナログスイッチの入力端子に接続され、出力端子が第2の出力端子に接続され、制御端子が第2の制御端子に接続された第8のアナログスイッチとから構成してもよい。
【0021】
また、信号レベル判定回路を、制御回路から供給される第1の電源電圧で動作し、入力端子が第1の出力端子に接続され、出力端子が第2の出力端子に接続された第1のインバータと、制御回路から供給される第1の電源電圧で動作し、入力端子が第1のインバータの出力に接続され、出力端子が第1のインバータの入力に接続された第2のインバータとから構成してもよい。
【0022】
また、第1のリセット回路を、ゲート端子が第2の制御端子に接続され、ドレイン端子が第1の出力端子に接続され、ソース端子が第2の電源端子に接続された第1のMOSトランジスタから構成し、第2のリセット回路を、ゲート端子が第2の制御端子に接続され、ドレイン端子が第2の出力端子に接続され、ソース端子が第2の電源端子に接続された第2のMOSトランジスタから構成してもよい。
【0023】
また、制御回路を、ゲート端子が第2の制御端子に接続され、ソース端子が第1の電源端子に接続され、ドレイン端子が信号レベル判定回路に接続された第3のMOSトランジスタから構成してもよい。
【0024】
また、第1の制御信号として、当該電圧比較器のサンプリング動作を指示する第1の信号レベルとサンプリング動作の停止を指示する第2の信号レベルとで交互に変化するパルス信号を用いるとともに、第2の制御信号として、当該電圧比較器の初期化動作を指示する第1の信号レベルと比較動作を指示する第2の信号レベルとで交互に変化するパルス信号を用い、第1の入力信号処理回路で、第1の制御信号が第1の信号レベルの際に第1の入力信号の電圧をサンプリングして保持し、第2の制御信号が第2の信号レベルの際に保持した電圧に応じた電位を示す第1の評価信号を出力し、第2の入力信号処理回路で、第1の制御信号が第1の信号レベルの際に第2の入力信号の電圧をサンプリングして保持し、第2の制御信号が第2の信号レベルの際に保持した電圧に応じた電位を示す第2の評価信号を出力し、制御回路で、第2の制御信号が第1の信号レベルの際は信号レベル判定回路への第1の電源電圧の供給を停止し、第2の制御信号が第2の信号レベルの際は信号レベル判定回路への第1の電源電圧を供給し、第1および第2のリセット回路で、第2の制御信号が第1の信号レベルの際は第1および第2の評価信号の電位をそれぞれ第2の電源電圧に初期化し、第2の制御信号が第2の信号レベルの際は第1および第2の評価信号の電位をそれぞれ第2の電源電圧から開放するようにしてもよい。
【0025】
また、第1の入力信号処理回路で、比較電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す第1の評価信号を出力し、第2の入力信号処理回路で、基準電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す第2の評価信号を出力するようにしてもよい。
【0026】
また、信号レベル判定回路と第2の電源端子との間に設けられ、第2の制御信号に基づき信号レベル判定回路に対する第2の電源電圧の供給を制御する制御回路をさらに備えてもよい。
【0027】
また、本発明にかかる電圧比較方法は、入力された複数の入力信号の電圧を比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、第1の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第1の評価信号を生成する第1の入力信号処理ステップと、第2の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第2の評価信号を生成する第2の入力信号処理ステップと、第1の評価信号と第2の評価信号との電位を比較し、その比較結果に応じた電位を示す第1の評価信号と第2の評価信号を出力する信号レベル判定ステップとを備えるものである。
【発明の効果】
【0028】
本発明によれば、第1の入力信号処理回路により、第1の入力信号の電圧がサンプリングされて保持された後にその電圧に応じた電位の第1の評価信号が出力されるとともに、第2の入力信号処理回路により、第2の入力信号の電圧がサンプリングされて保持された後にその電圧に応じた電位の第2の評価信号が出力されるため、第1および第2の入力信号の電圧とFETのしきい電圧との大小関係にかかわらず、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号を精度よく生成できる。
【0029】
したがって、第1および第2の入力信号からFETを用いて第1および第2の評価信号を生成する場合と比較して、FETのしきい電圧の影響を受けることなく、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号が生成されるため、入力信号のうちのいずれかの電圧がFETのしきい電圧より低い場合に生じる比較動作の遅れや、FETのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【発明を実施するための最良の形態】
【0030】
次に、本発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
まず、図1を参照して、本発明の第1の実施の形態にかかる電圧比較器100について説明する。図1は本発明の第1の実施の形態にかかる電圧比較器100の構成を示すブロック図である。なお、前述した図14の電圧比較器200と同じまたは同等部分には同一符号を付してある。
【0031】
この電圧比較器100は、第1の入力信号処理回路10、第2の入力信号処理回路20、信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60から構成されている。
【0032】
本実施の形態では、第1の入力信号処理回路10で、第1の入力信号12の電圧をサンプリングして保持した後、これに応じた電位の第1の評価信号13を信号レベル判定回路30へ出力するとともに、第2の入力信号処理回路20により、第2の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第2の評価信号23を信号レベル判定回路30へ出力し、これら第1の評価信号13および第2の評価信号23を信号レベル判定回路30で比較するようにしたものである。
【0033】
図1において、第1の入力信号処理回路10は、第1の入力端子11から入力された比較電圧を示す第1の入力信号12を入力とし、第1の制御端子61Aから入力された第1の制御信号62Aによるサンプル指示に応じて第1の入力信号12の電圧をサンプリングして容量素子(図示せず)で保持した後、その電圧に応じた電位Vaを持つ第1の評価信号13を出力する回路部である。
第2の入力信号処理回路20は、第2の入力端子21から入力された基準電圧を示す第2の入力信号22を入力とし、第1の制御信号62Aによるサンプル指示に応じて第2の入力信号22の電圧をサンプリングして保持した後、その電圧に応じた電位Vbを持つ第2の評価信号23を出力する回路部である。
【0034】
信号レベル判定回路30は、第1の評価信号13の電位Vaと第2の評価信号23の電位Vbとを比較し、第1の電源電圧または第2の電源電圧のうち、いずれか一方を第1の評価信号13の電位Vaとして出力し、他方を第2の評価信号23の電位Vbとして出力する回路部である。
制御回路60は、第2の制御端子61Bから入力された第2の制御信号62Bによる初期化指示に応じて、信号レベル判定回路30に対する第1の電源電圧73Aの供給を停止し、第2の制御信号62Bによる初期化指示終了に応じて信号レベル判定回路30に対する第1の電源電圧73Aの供給を開始する回路部である。
【0035】
第1のリセット回路40は、第2の制御信号62Bによる初期化指示に応じて、第1の評価信号13の電位Vaを第2の電源電圧72Bに初期化し、第2の制御信号62Bによる初期化指示終了に応じて電位Vaを第2の電源電圧72Bから開放する回路部である。
第2のリセット回路50は、第2の制御信号62Bによる初期化指示に応じて、第2の評価信号23の電位Vbを第2の電源電圧72Bに初期化し、第2の制御信号62Bによる初期化指示終了に応じて電位Vbを第2の電源電圧72Bから開放する回路部である。
【0036】
[第1の実施の形態の動作]
次に、図2を参照して、本発明の第2の実施の形態にかかる電圧比較器100の動作について説明する。図2は、本発明の第2の実施の形態にかかる電圧比較器100の動作を示すタイミングチャートである。以下では、第1の電源電圧として電源電圧VDDが供給され、第2の電源電圧として接地電位GND(VDD>GND)が供給され、アナログ信号系の接地電位として用いられる第3の電源電圧として、第1の電源電圧と第2の電源電圧との中点電位VDGが供給される場合を例として説明する。
【0037】
この電圧比較器100では、第2の制御信号62Bとして、電圧比較器100の初期化動作を指示する第1の信号レベル(電源電圧VDD)と当該電圧比較器の比較動作を指示する第2の信号レベル(接地電位GND)とで交互に変化するパルス信号が供給され、電圧比較器100の動作が制御される。また第1の制御信号62Aとして、第1および第2の入力信号処理回路10,20でのサンプリング動作を指示する第1の信号レベル(電源電圧VDD)と当該サンプリング動作の停止を指示する第2の信号レベル(接地電位GND)とで交互に変化するパルス信号が供給され、順次第1および第2の評価信号13,23が生成される。
【0038】
時刻t0において、第2の制御信号62Bが電源電圧VDDレベルに制御されて初期化動作期間が開始された場合、制御回路60がオフになるとともに、第1のリセット回路40および第2のリセット回路50がオンになる。これにより、信号レベル判定回路30が初期化され、第1の評価信号13の電位Va、および第2の評価信号23の電位Vbが放電され、接地電位GNDに設定される。
【0039】
このとき、第1の入力端子11および第2の入力端子21から、比較電圧Vinおよび基準電圧Vrefが、第1および第2の入力信号処理回路10,20へ供給されるが、制御回路60がオフ状態にあるので、信号レベル判定回路30には電流が流れず、電圧比較器100は動作しない。この状態が初期状態である。
【0040】
次の時刻t1において、第1の制御信号62Aが電源電圧VDDレベルに制御されてサンプリング動作期間が開始された場合、第1の入力信号処理回路10では、第1の入力端子11から比較電圧Vinを示す第1の入力信号12の電圧を内部の容量素子へ取り込む。また、第2の入力信号処理回路20では、第2の入力端子21から基準電圧Vrefを示す第2の入力信号22の電圧を内部の容量素子へ取り込む。
【0041】
そして、時刻t2において、第1の制御信号62Aが接地電位GNDレベルに制御されてサンプリング動作期間が終了した場合、第1および第2の入力信号処理回路10,20でサンプリング動作を終了する。
これにより、第1の入力信号処理回路10では、時刻t2の直前時点における比較電圧Vinが内部の容量素子で保持され、第2の入力信号処理回路20では、時刻t2の時点における基準電圧Vrefが内部の容量素子で保持されることになる。
【0042】
その後、時刻t3において、第2の制御信号62Bが接地電位GNDレベルに制御されて比較動作期間が開始された場合、制御回路60がオンになるとともに、第1のリセット回路40および第2のリセット回路50がオフになる。これにより、信号レベル判定回路30に電流が流れて動作状態になる。
また、第1の入力信号処理回路10で保持されている比較電圧Vinに応じた電位Vaを持つ第1の評価信号13として信号レベル判定回路30へ出力され、第2の入力信号処理回路20で保持されている基準電圧Vrefに応じた電位Vbを持つ第2の評価信号23として信号レベル判定回路30へ出力される。
【0043】
したがって、信号レベル判定回路30に電源が供給されていることから、上記のようにして発生した第1の評価信号13の電位Vaと第2の評価信号23の電位Vbとのわずかな電位差が増幅され、これら電位Va,Vbの電位差がある程度大きくなった時点、すなわち時刻t3からΔtだけ経過した時刻t4に、信号レベル判定回路30が動作し、電位Va,Vbのいずれか一方が電源電圧VDDレベルとなり、他方が接地電位GNDレベルとなる。
【0044】
図2では、時刻t4において、電位Va,Vbの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Vaが接地電位GNDとなり、高い方の電位Vbが電源電圧VDDとなる。
したがって、この電位Vbが電圧比較器100の出力Voutとなり、比較電圧Vin>基準電圧Vrefを示す電源電圧VDDレベルが第2の出力端子24から出力される。また、電位Vbとは逆位相の電位Vaが電圧比較器100の出力Vout−となり、比較電圧Vin>基準電圧Vrefを示す接地電位GNDレベルが第1の出力端子14から出力される。
【0045】
このように、本実施の形態によれば、第1の入力信号処理回路で、第1の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第1の評価信号を信号レベル判定回路へ出力するとともに、第2の入力信号処理回路により、第2の入力信号の電圧をサンプリングして保持した後、これに応じた電位の第2の評価信号を信号レベル判定回路へ出力するようにしたので、第1および第2の入力信号の電圧とFETのしきい電圧との大小関係にかかわらず、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号を精度よく生成できる。
【0046】
したがって、第1および第2の入力信号からFETを用いて第1および第2の評価信号を生成する場合と比較して、FETのしきい電圧の影響を受けることなく、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号が生成される。
これにより、入力信号のうちのいずれかの電圧がFETのしきい電圧より低い場合に生じる比較動作の遅れや、FETのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【0047】
[第2の実施の形態]
次に、図3および図4を参照して、本発明の第2の実施の形態にかかる電圧比較器について説明する。図3は、本発明の第2の実施の形態にかかる電圧比較器で用いられる第1の入力信号処理回路10の回路構成例である。図4は、本発明の第1の実施の形態にかかる電圧比較器で用いられる第2の入力信号処理回路20の回路構成例である。
本実施の形態では、第1の入力信号処理回路10および第2の入力信号処理回路20の回路構成例について詳細に説明する。
【0048】
図3に示す第1の入力信号処理回路10は、アナログスイッチSW1,SW2,SW3,SW4および容量素子C1から構成されており、図4に示す第2の入力信号処理回路20は、アナログスイッチSW5,SW6,SW7,SW8および容量素子C2から構成されている。これらアナログスイッチSW1〜SW8は、CMOSFETからなるトランスミッションゲートなどを用いた公知のアナログスイッチ回路である。容量素子C1,C2は、第1および第2の入力信号12,22の電圧をそれぞれ保持するコンデンサである。
【0049】
図3の第1の入力信号処理回路10において、アナログスイッチSW1は、その入力端子が第1の入力端子11に接続され、出力端子が第1の容量素子C1の入力端子に接続されている。アナログスイッチSW4は、その入力端子が第1の容量素子C1の出力端子に接続され、出力端子が第1の出力端子14に接続されている。アナログスイッチSW2は、その入力端子が第1の容量素子C1の入力端子およびアナログスイッチSW1の出力端子に接続され、出力端子が第3の電源端子71Cに接続されている。アナログスイッチSW3は、その入力端子が第1の容量素子C1の出力端子およびアナログスイッチSW4の入力端子に接続され、出力端子が第3の電源端子71Cに接続されている。
【0050】
第1の入力端子11には、第1の入力信号12として比較電圧Vinが入力される。
また、アナログスイッチSW1およびSW3は、それぞれの制御端子が第1の制御端子61Aに接続されており、第1の制御信号62Aが電源電圧VDDレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第1の制御信号62Aが接地電位GNDレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
一方、アナログスイッチSW2およびSW4は、それぞれの制御端子が第2の制御端子61Bに接続されており、第2の制御信号62Bが接地電位GNDレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第2の制御信号62Bが電源電圧VDDレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
【0051】
図4の第2の入力信号処理回路20において、アナログスイッチSW5は、その入力端子が第2の入力端子21に接続され、出力端子が第2の容量素子C2の入力端子に接続されている。アナログスイッチSW8は、その入力端子が第2の容量素子C2の出力端子に接続され、出力端子が第2の出力端子24に接続されている。アナログスイッチSW6は、その入力端子が第2の容量素子C2の入力端子およびアナログスイッチSW5の出力端子に接続され、出力端子が第3の電源端子71Cに接続されている。アナログスイッチSW7は、その入力端子が第2の容量素子C2の出力端子およびアナログスイッチSW8の入力端子に接続され、出力端子が第3の電源端子71Cに接続されている。
【0052】
第2の入力端子21には、第2の入力信号22として基準電圧Vrefが入力される。
また、アナログスイッチSW5およびSW7は、それぞれの制御端子が第1の制御端子61Aに接続されており、第1の制御信号62Aが電源電圧VDDレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第1の制御信号62Aが接地電位GNDレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
一方、アナログスイッチSW6およびSW8は、それぞれの制御端子が第2の制御端子61Bに接続されており、第2の制御信号62Bが接地電位GNDレベルに制御された場合、その入出力端子間を短絡して電気的に導通させ、第2の制御信号62Bが電源電圧VDDレベルに制御された場合、その入出力端子間を開放して電気的に絶縁させる。
【0053】
また、第3の電源端子71Cには、第3の電源電圧72Cとして、電源電圧VDDと接地電位GNDとの中点電位VDG=(VDD+GND)/2が供給されており、アナログ信号系の接地電位として用いられる。
なお、図3および図4では、各アナログスイッチおよび容量素子の端子については、便宜上、これら素子を流れる入力信号の方向を基準として、その入力信号が入力される側の端子を入力端子と呼び、入力信号が出力される側の端子を出力信号と呼ぶが、実際の素子ではそれぞれの2つの端子に入力/出力の区別はない。
【0054】
[第2の実施の形態の動作]
次に、前述した図3および図4を参照して、本発明の第2の実施の形態にかかる電圧比較器の動作として、第1の入力信号処理回路10および第2の入力信号処理回路20の動作について詳細に説明する。
【0055】
前述した図2の時刻t0において、第2の制御信号62Bが電源電圧VDDレベルに制御されて初期化動作期間が開始された場合、第1の評価信号13の電位Vaおよび第2の評価信号23の電位Vbは、第1および第2のリセット回路40,50が動作して接地電位GNDに設定される。また、制御回路60がオフ状態となって、信号レベル判定回路30には電流が流れず、電圧比較器100は動作しない。この状態が初期状態である。
【0056】
この際、第1および第2の入力信号処理回路10,20では、第1の入力端子11および第2の入力端子21から、比較電圧Vinおよび基準電圧Vrefが供給されるが、予め第1の制御信号62Aが接地電位GNDレベルに制御されているため、アナログスイッチSW1,SW3,SW5,SW7がそれぞれオフ状態となり、比較電圧Vinおよび基準電圧Vrefが容量素子C1,C2に充電されない。
なお、サンプリング動作期間と比較動作期間とがオーバーラップすることはなく、サンプリング期間中は、第2の制御信号62Bが電源電圧VDDレベルにあり、アナログスイッチSW2,SW4,SW6,SW8がそれぞれオフ状態にある。
【0057】
次の時刻t1において、第1の制御信号62Aが電源電圧VDDレベルに制御されてサンプリング動作期間が開始された場合、第1の入力信号処理回路10では、アナログスイッチSW1,SW3,SW5,SW7がそれぞれオン状態となる。これにより、第1の入力端子11から比較電圧Vinが容量素子C1へ充電され、第2の入力端子21から基準電位Vrefが容量素子C2へ充電される。
このとき、容量素子C1,C2の出力端子にはアナログスイッチSW3,SW5により第3の電源電圧72Cとして中点電位VDGが供給される。したがって、容量素子C1には、C1容量×(VDG−Vin)の電荷が蓄積され、容量素子C2には、C2容量×(VDG−Vref)の電荷が蓄積されることになる。
【0058】
そして、時刻t2において、第1の制御信号62Aが接地電位GNDレベルに制御されて、アナログスイッチSW1,SW3,SW5,SW7がそれぞれオフ状態となり、サンプリング動作期間が終了する。これにより、第1および第2の入力信号処理回路10,20でサンプリング動作を終了し、時刻t2直前の比較電圧Vinおよび基準電圧Vrefがそれぞれ容量素子C1,C2で保持されることになる。
【0059】
その後、時刻t3において、第2の制御信号62Bが接地電位GNDレベルに制御されて比較動作期間が開始された場合、制御回路60がオンになるとともに、第1のリセット回路40および第2のリセット回路50がオフになる。また、アナログスイッチSW2,SW4,SW6,SW8もそれぞれオン状態となる。
これにより、信号レベル判定回路30に電流が流れて動作状態になる。また、容量素子C1,C2の出力端子がアナログスイッチSW4,SW8を介して信号レベル判定回路30側へ接続される。
【0060】
この際、容量素子C1,C2の入力端子に対してアナログSW2,SW6を介し中点電位VDGが供給される。このため、第1の入力信号処理回路10では、電荷ロスがないと仮定した場合、中点電位VDGを基準としてC1容量×(VDG−Vin)の電荷が信号レベル判定回路30側へ供給され、結果として第1の評価信号の電位Vaは、VDG+Vinまで上昇することになる。また、第2の入力信号処理回路20では、電荷ロスがないと仮定した場合、中点電位VDGを基準としてC2容量×(VDG−Vref)の電荷が信号レベル判定回路30側へ供給され、結果として第2の評価信号の電位Vbは、VDG+Vrefまで上昇することになる。
【0061】
したがって、信号レベル判定回路30に電源が供給されていることから、上記のようにして発生した入力端子A,Bのわずかな電位差が増幅され、これら電位Va,Vbの電位差がある程度大きくなった時点、すなわち時刻t3からΔtだけ経過した時刻t4に信号レベル判定回路30が動作し、電位Va,Vbのいずれか一方が電源電圧VDDレベルとなり、他方が接地電位GNDレベルとなる。
【0062】
図2では、時刻t4において、電位Va,Vbの電位差がある程度大きくなったため、これら電位差が増幅されて、低い方の電位Vaが接地電位GNDとなり、高い方の電位Vbが電源電圧VDDとなる。
したがって、この電位Vbが電圧比較器100の出力Voutとなり、比較電圧Vin>基準電圧Vrefを示す電源電圧VDDレベルが第2の出力端子24から出力される。また、電位Vbとは逆位相の電位Vaが電圧比較器100の出力Vout−となり、比較電圧Vin>基準電圧Vrefを示す接地電位GNDレベルが第1の出力端子14から出力される。
【0063】
このように、本実施の形態によれば、第1の入力信号処理回路10に容量素子C1を設け、第1の制御信号62Aで指示されるサンプリング動作期間でオン状態となるアナログスイッチSW1を介して第1の入力信号12の比較電圧Vinをサンプリングして容量素子C1に保持し、第2の制御信号62Bで指示される比較動作期間でオン状態となるアナログスイッチSW4を介して、容量素子C1で保持している電圧に応じた電位Vaの第1の評価信号13を信号レベル判定回路30へ出力するようにしたものである。
【0064】
また、第2の入力信号処理回路20に容量素子C2を設け、第1の制御信号62Aで指示されるサンプリング動作期間でオン状態となるアナログスイッチSW5を介して第2の入力信号22の基準電圧Vrefをサンプリングして容量素子C2に保持し、第2の制御信号62Bで指示される比較動作期間でオン状態となるスイッチSW8を介して、容量素子C2で保持している電圧に応じた電位Vbの第2の評価信号23を信号レベル判定回路30へ出力するようにしたものである。
【0065】
これにより、第1および第2の入力信号処理回路10,20において、比較電圧Vinおよび基準電圧VrefがEFTのしきい電圧Vthより低い場合でも、比較電圧Vinおよび基準電圧Vrefに応じた電位Va,Vbを持つ第1および第2の評価信号を生成して信号レベル判定回路30へ出力できる。
したがって、入力信号のうちのいずれかの電圧がFETのしきい電圧より低い場合に生じる比較動作の遅れや、FETのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【0066】
また、第1の入力端子11Aおよび第3の入力端子11Bと信号レベル判定回路30とがアナログスイッチSW1,SW4,SW5,SW8によって回路的に分離されているので、電圧比較器で生じるキックバック雑音を防止することができ、しかも高速化と低電力化とを同時に実現することができる。
【0067】
その後、次の新たな電圧比較動作を行うため、時刻t5において、第2の制御信号62Bを制御して、電圧比較器100全体を初期状態に移行させる。
すなわち、時刻t5において、第2の制御信号62Bを電源電圧VDDとした場合、制御回路60がオフとなり、信号レベル判定回路30への電源供給が停止されるため、第1および第2の評価信号13,23の電位Va,Vbはフローティング状態となる。
【0068】
しかし、第2の制御信号62Bが電源電圧VDDへ変化した時点で、第1および第2のリセット回路40,50がともにオンとなるため、電位Va,Vbが第1および第2のリセット回路40,50を介して接地電位GNDまで放電される。
また、第1および第2の入力信号処理回路10,20では、アナログスイッチSW2,SW4がオフ状態に制御され、容量素子C1,C2の出力端子がそれぞれ信号レベル判定回路30から切り離される。
【0069】
[第3の実施の形態]
次に、図5〜図7を参照して、本発明の第3の実施の形態にかかる電圧比較器を構成する信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60の回路構成例について詳細に説明する。
以上で説明した各実施の形態にかかる電圧比較器100において、信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60については、次のような回路構成例を用いてもよい。
【0070】
本実施の形態で説明するこれら信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60については、これらのうちいずれか1つまたは複数を組み合わせて、前述した各実施の形態に適用すればよく、すべてを適用する必要はない、
なお、これら信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60については、以下の回路構成例に限定されるものではなく、同等の機能を有する回路であれば、他の回路構成を用いてもよい。
【0071】
[信号レベル判定回路]
まず、図5を参照して、信号レベル判定回路30の具体的な回路構成例について説明する。図5は、信号レベル判定回路30の回路構成例である。
信号レベル判定回路30は、入力および出力が互いに逆方向で並列接続されたインバータI1とインバータI2とから構成されている。
【0072】
インバータI1は、PMOS電界効果トランジスタT11とNMOS電界効果トランジスタT12からなる一般的なインバータ回路から構成され、インバータI2は、PMOS電界効果トランジスタT21とNMOS電界効果トランジスタT22からなる一般的なインバータ回路から構成されている。以下では、PMOS電界効果トランジスタ(PMOSFET)、NMOS電界効果トランジスタ(NMOSFET)を、必要な場合以外には、単に「トランジスタ」または「MOSトランジスタ」という。
インバータI1の出力端子はインバータI2の入力端子に接続され、インバータI2の出力端子はインバータI1の入力端子に接続されている。
【0073】
インバータI1の出力端子とインバータI2の入力端子は、第1の評価信号13が出力される第1の入力信号処理回路10と第1の出力端子14とに接続されている。インバータI2の出力端子とインバータI1の入力端子は、第2の評価信号23が出力される第2の入力信号処理回路20と第2の出力端子24とに接続されている。
インバータI1の電源側端子はインバータI2の電源側端子と接続され、その接続点に制御回路60からの第1の電源電圧73Aが印加される。また、インバータI1の接地側端子はインバータI2の接地側端子と接続され、その接続点に第2の電源電圧72Bが印加される。
【0074】
この際、トランジスタT11,T12,T21,T22に電流が流れ、インバータI1,I2が動作状態となっている状態で、第1の評価信号13の電位Vaと第2の評価信号23の電位Vbとの電位差が、トランジスタT11,T12,T21,T22のいずれかのしきい電圧Vthを超えた場合、当該トランジスタが完全にオンして、インバータI1の出力すなわち第1の評価信号13の電位Vaが電源電圧VDDレベルまたは接地電位GNDレベルに固定され、インバータI2の出力すなわち第2の評価信号23の電位Vbが電位Vbとは逆の接地電位GNDレベルまたは電源電圧VDDレベルに固定される。
【0075】
[リセット回路]
次に、図6を参照して、第1および第2のリセット回路40,50の具体的な回路構成例について説明する。図6は、第1および第2のリセット回路40,50の回路構成例である。
【0076】
第1のリセット回路40は、ドレイン端子が第1の評価信号13の電位を示す第1の出力端子14に接続され、ソース端子が第2の電源端子71Bに接続されたNMOS電界効果トランジスタT1から構成されており、トランジスタT1のゲート端子に第2の制御信号62Bが入力されている。
また、第2のリセット回路50は、ドレイン端子が第2の評価信号23の電位を示す第2の出力端子24に接続され、ソース端子が第2の電源端子71Bに接続されたNMOS電界効果トランジスタT2から構成されており、トランジスタT2のゲート端子に第2の制御信号62Bが入力されている。
【0077】
そして、第2の制御信号62Bが電源電圧VDDレベルに制御されて初期化動作期間が開始された場合、これらトランジスタT1,T2がオンし、第1の評価信号13の電位Va、および第2の評価信号23の電位Vbが放電され、接地電位GNDに設定される。
また、第2の制御信号62Bが接地電位GNDレベルに制御されて比較動作期間が開始された場合、これらトランジスタT1,T2がオフし、電位Vaおよび電位Vbが接地電位GNDから開放される。
【0078】
[制御回路]
次に、図7を参照して、制御回路60の具体的な回路構成例について説明する。図7は、制御回路60の回路構成例である。
制御回路60は、第1の電源電圧72Aが供給される第1の電源端子71Aにソース端子が接続され、信号レベル判定回路30の電源側端子にドレイン端子が接続されたPMOS電界効果トランジスタT3から構成されており、トランジスタT3のゲート端子に第2の制御端子61Bが接続されている。
そして、第2の制御信号62Bが接地電位GNDレベルに制御されて比較動作期間が開始された場合、トランジスタT3がオンし、第1の電源電圧72Aが第1の電源電圧73Aとして信号レベル判定回路30へ供給される。
【0079】
[第4の実施の形態]
次に、図8を参照して、本発明の第4の実施の形態にかかる電圧比較器101について説明する。図8は本発明の第4の実施の形態にかかる電圧比較器101を示す回路図である。
本実施の形態では、前述した第1の実施の形態にかかる電圧比較器100の具体的回路構成として、前述の図3および図4で説明した第1および第2の入力信号処理回路10,20の回路構成例に加えて、前述の図5で説明した信号レベル判定回路30の回路構成例、前述の図6で説明した第1および第2のリセット回路40,50の回路構成例、および前述の図7で説明した制御回路60の回路構成例を、それぞれ適用したものである。
【0080】
これにより、本実施の形態によれば、前述した第1および第2の実施の形態と同様に、第1および第2の入力信号の電圧とFETのしきい電圧との大小関係にかかわらず、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号を精度よく生成できる。
したがって、第1および第2の入力信号からFETを用いて第1および第2の評価信号を生成する場合と比較して、FETのしきい電圧の影響を受けることなく、第1および第2の入力信号に応じた第1の評価信号と第2の評価信号が生成されるため、入力信号のうちのいずれかの電圧がFETのしきい電圧より低い場合に生じる比較動作の遅れや、FETのしきい電圧のばらつきにより比較誤差を回避でき、不感領域を小さくできるとともに高い応答性と高精度な電圧比較を実現できる。
【0081】
[第5の実施の形態]
次に、図9を参照して、本発明の第5の実施の形態にかかる電圧比較器102について説明する。図9は本発明の第5の実施の形態にかかる電圧比較器102を示す回路図である。
前述した第4の実施の形態にかかる電圧比較器101では、第1および第2の入力信号処理回路10,20が信号レベル判定回路30の電源電圧VDD側に設けられている場合を例として説明したが、本実施の形態にかかる電圧比較器102のように、第1および第2の入力信号処理回路10,20を信号レベル判定回路30の接地電位GND側に設けてもよい。
【0082】
この場合、電圧比較器101と比べて、各FETのチャネルとして逆チャネルのFETを用い、電圧比較器全体の動作論理を反転すればよい。すなわち、トランジスタT3,T11,T21としてNMOSFETを用い、トランジスタT1,T2、T12,T22としてPMOSFETを用いればよく、各回路素子間の接続関係は、電圧比較器101と同一である。また、第1の電源端子71Aに接地電位GND(第2の電源電圧)を印加し、第2の電源端子71Bに動作電源VDD(第1の電源電圧:VDD>GND)を印加すればよい。
これにより、電圧比較器101に対して相補的な構成の電圧比較器102であっても、前述した電圧比較器101と同様の作用効果が得られる。
【0083】
[第6の実施の形態]
次に、図10を参照して、本発明の第6の実施の形態にかかる電圧比較器103について説明する。図10は本発明の第6の実施の形態にかかる電圧比較器103の構成を示すブロック図である。なお、前述した図1の電圧比較器100と同じまたは同等部分には同一符号を付してある。
【0084】
この電圧比較器100は、第1の入力信号処理回路10、第2の入力信号処理回路20、信号レベル判定回路30、第1のリセット回路40、第2のリセット回路50、および制御回路60から構成されている。
【0085】
本実施の形態では、第1の入力信号処理回路10により、比較電圧となる複数の入力信号の電圧をサンプリングして保持した後、これら電圧の合成結果に応じた電位を示す第1の評価信号13を信号レベル判定回路30へ出力するとともに、第2の入力信号処理回路20により、基準電圧となる複数の入力信号の電圧をサンプリングして保持した後、これら電圧の合成結果に応じた電位の第2の評価信号23を信号レベル判定回路30へ出力し、これら第1の評価信号13および第2の評価信号23を信号レベル判定回路30で比較するようにしたものである。その他の回路構成については、前述した第1の実施の形態と同様であり、詳細な説明については省略する。
【0086】
例えば、図10において、第1の入力信号処理回路10では、第1の入力端子11Aから第1の入力信号12Aが入力されるとともに、第3の入力端子11Bから第3の入力信号12Bが入力される。そして、これら電圧をサンプリングされて保持され、その合成結果に応じた電位Vaが第1の評価信号13として信号レベル判定回路30へ出力される。
また、第2の入力信号処理回路20に対して、第2の入力端子21Aから第2の入力信号22Aが入力されるとともに、第4の入力端子21Bから第3の入力信号22Bが入力される。そして、これら電圧がサンプリングされて保持され、その合成結果に応じた電位Vbが第2の評価信号23として信号レベル判定回路30へ出力される。
【0087】
このように、複数の入力信号の合成結果に応じて評価信号を生成するようにしたので、複数の比較電圧Vinおよび基準電圧Vrefについて一括して電圧比較を行うことができる。
【0088】
[第7の実施の形態]
次に、図11および図12を参照して、本発明の第7の実施の形態にかかる電圧比較器について説明する。図11は、本発明の第7の実施の形態にかかる電圧比較器で用いられる第1の入力信号処理回路10の回路構成例である。図12は、本発明の第7の実施の形態にかかる電圧比較器で用いられる第2の入力信号処理回路20の回路構成例である。
本実施の形態では、前述した第6の実施の形態で用いた第1の入力信号処理回路10および第2の入力信号処理回路20の回路構成例について詳細に説明する。なお、前述した図3および図4の入力信号処理回路と同じまたは同等部分には同一符号を付してある。
【0089】
図11に示す第1の入力信号処理回路10は、アナログスイッチSW11〜SW1n,SW21〜SW2n,SW3,SW4および容量素子C11〜C1nから構成されており、図4に示す第2の入力信号処理回路20は、アナログスイッチSW51〜SW5n,SW61〜SW6n,SW7,SW8および容量素子C21〜C2nから構成されている。これらアナログスイッチSW11〜SW8は、CMOSFETからなるトランスミッションゲートなどを用いた公知のアナログスイッチ回路である。容量素子C11〜C2nは、各入力信号の電圧をそれぞれ保持するコンデンサである(nは2以上の整数)。
【0090】
図11に示す第1の入力信号処理回路10では、奇数番目に相当する第1〜第2n+1の入力端子111〜11nから第1〜第2n+1の入力信号121〜12nが入力されている。そして、これら入力信号に対応して図3の容量素子C1に相当する容量素子C11〜C1nが設けられており、その入力端子側に図3のアナログスイッチSW1に相当するアナログスイッチSW11〜SW1nと図3のアナログスイッチSW2に相当するSW21〜SW2nがそれぞれ設けられている。なお、容量素子C11〜C1nの出力端子はすべて共通してアナログスイッチSW3およびSW4の入力端子へ接続されている。
【0091】
図12に示す第2の入力信号処理回路20では、偶数番目に相当する第2〜第2nの入力端子211〜21nから第2〜第2nの入力信号221〜22nが入力されている。そして、これら入力信号に対応して図4の容量素子C2に相当する容量素子C21〜C2nが設けられており、その入力端子側に図4のアナログスイッチSW5に相当するアナログスイッチSW51〜SW5nと図4のアナログスイッチSW6に相当するSW61〜SW6nがそれぞれ設けられている。なお、容量素子C21〜C2nの出力端子はすべて共通してアナログスイッチSW7およびSW8の入力端子へ接続されている。
【0092】
これにより、各入力信号の電圧を容易に合成して出力できるとともに、容量素子の出力端子に設けられているスイッチSW3,SW4,SW7,SW8を共用でき、回路構成を簡素化できる。
【0093】
[第8の実施の形態]
次に、図13を参照して、本発明の第8の実施の形態にかかる電圧比較器について説明する。図13は、本発明の第8の実施の形態にかかる電圧比較器の回路構成例である。なお、前述した図1と同じまたは同等部分には同一符号を付してある。
本実施の形態にかかる電圧比較器104では、前述した第1の実施の形態にかかる電圧比較器100のうち、信号レベル判定回路30と第2の電源端子71Bとの間に制御回路70を設けたものである。その他の回路構成については、第1の実施の形態(図1参照)と同様であり、ここでの詳細な説明については省略する。
【0094】
制御回路70は、制御回路60と同様の構成をなし、第2の制御信号62Bに応じて、信号レベル判定回路30に対する第2の電源電圧72Bの供給を制御する回路である。
このように、制御回路60に加えて制御回路70を設けることにより、比較動作期間のみ信号レベル判定回路30に対して第2の電源電圧72Bを供給でき、初期化動作期間において信号レベル判定回路30に対する第2の電源電圧72Bの供給を停止できる。
【図面の簡単な説明】
【0095】
【図1】本発明の第1の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図2】本発明の第1の実施の形態にかかる電圧比較器の動作を示すタイミングチャートである。
【図3】本発明の第2の実施の形態にかかる電圧比較器で用いる第1の入力信号処理回路の構成例を示す回路図である。
【図4】本発明の第2の実施の形態にかかる電圧比較器で用いる第2の入力信号処理回路の構成例を示す回路図である。
【図5】信号レベル判定回路の構成例を示す回路図である。
【図6】第1および第2のリセット回路の構成例を示す回路図である。
【図7】制御回路の構成例を示す回路図である。
【図8】本発明の第4の実施の形態にかかる電圧比較器の構成例を示す回路図である。
【図9】本発明の第5の実施の形態にかかる電圧比較器の構成例を示す回路図である。
【図10】本発明の第6の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図11】本発明の第7の実施の形態にかかる電圧比較器で用いる第1の入力信号処理回路の構成例を示す回路図である。
【図12】本発明の第7の実施の形態にかかる電圧比較器で用いる第2の入力信号処理回路の構成例を示す回路図である。
【図13】本発明の第8の実施の形態にかかる電圧比較器の構成を示すブロック図である。
【図14】従来の電圧比較器の構成を示すブロック図である。
【図15】従来の電圧比較器で用いる第1の入力信号処理回路の構成例を示す回路図である。
【図16】従来の電圧比較器で用いる第2の入力信号処理回路の構成例を示す回路図である。
【図17】従来の電圧比較器の動作を示すタイミングチャートである。
【符号の説明】
【0096】
100,101,102,103,104…電圧比較器、10…第1の入力信号処理回路、11…第1の入力端子、12…第1の入力信号(比較電圧)、13…第1の評価信号(Va)、14…第1の出力端子、20…第2の入力信号処理回路、21…第2の入力端子、22…第2の入力信号(基準電圧)、23…第2の評価信号(Vb)、24…第2の出力端子、30…信号レベル判定回路、40…第1のリセット回路、50…第2のリセット回路、60,70…制御回路、61A…第1の制御端子、61B…第2の制御端子、62A…第1の制御信号、62B…第2の制御信号、71A…第1の電源端子、71B…第2の電源端子、71C…第3の電源端子、72A,73A…第1の電源電圧、72B…第2の電源電圧、72C…第3の電源電圧、I1,I2…インバータ、T3,T11,T21…PMOSFET、T1,T2,T12,T22…NMOSFET、VDD…電源電圧、GND…接地電位、VDG…中点電位、Vin…比較電圧、Vref…基準電圧、Vout,Vout−…出力電圧。
【特許請求の範囲】
【請求項1】
入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、
第1の入力信号が入力される第1の入力端子と、
第2の入力信号が入力される第2の入力端子と、
当該電圧比較器のサンプリング動作を制御する第1の制御信号が入力される第1の制御端子と、
当該電圧比較器の初期化動作と比較動作とを切替制御する第2の制御信号が入力される第2の制御端子と、
電圧比較の結果を示す第1の出力信号を出力する第1の出力端子と、
前記第1の出力信号とは逆相の第2の出力信号を出力する第2の出力端子と、
第1の電源電圧が供給される第1の電源端子と、
第2の電源電圧が供給される第2の電源端子と、
第3の電源電圧が供給される第3の電源端子と、
前記第1の入力端子と前記第1の出力端子との間に設けられ、前記第1の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第1の評価信号を前記第1の出力端子へ出力する第1の入力信号処理回路と、
前記第2の入力端子と前記第2の出力端子との間に設けられ、前記第2の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第2の評価信号を前記第2の出力端子へ出力する第2の入力信号処理回路と、
前記第1の出力端子と前記第2の出力端子との間に設けられ、前記第1の出力端子に出力された前記第1の評価信号と前記第2の出力端子に出力された前記第2の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第1の評価信号と前記第2の評価信号を前記第1および第2の出力端子へ出力する信号レベル判定回路と、
前記第1の電源端子と前記信号レベル判定回路との間に設けられ、前記第2の制御信号に応じて前記信号レベル判定回路に対する前記第1の電源電圧の供給を制御する制御回路と、
前記第1の出力端子と前記第2の電源端子との間に設けられ、前記第2の制御信号に応じて前記第1の評価信号の電位を前記第2の電源電圧へ初期化する第1のリセット回路と、
前記第2の出力端子と前記第2の電源端子との間に設けられ、前記第2の制御信号に応じて前記第2の評価信号の電位を前記第2の電源電圧へ初期化する第2のリセット回路とを備えることを特徴とする電圧比較器。
【請求項2】
請求項1に記載の電圧比較器において、
前記第1の入力信号処理回路は、前記第1の入力信号の電圧を保持する第1の容量素子と、入力端子が前記第1の入力端子に接続され、出力端子が前記第1の容量素子の入力端子に接続され、制御端子が前記第1の制御端子に接続された第1のアナログスイッチと、入力端子が前記第1の容量素子の入力端子および前記第1のアナログスイッチの出力端子に接続され、出力端子が前記第3の電源端子に接続され、制御端子が前記第2の制御端子に接続された第2のアナログスイッチと、入力端子が前記第1の容量素子の出力端子に接続され、出力端子が前記第3の電源端子に接続され、制御端子が前記第1の制御端子に接続された第3のアナログスイッチと、入力端子が前記第1の容量素子の出力端子および前記第3のアナログスイッチの入力端子に接続され、出力端子が前記第1の出力端子に接続され、制御端子が前記第2の制御端子に接続された第4のアナログスイッチとを備え、
前記第2の入力信号処理回路は、前記第2の入力信号の電圧を保持する第2の容量素子と、入力端子が前記第2の入力端子に接続され、出力端子が前記第2の容量素子の入力端子に接続され、制御端子が前記第1の制御端子に接続された第5のアナログスイッチと、入力端子が前記第2の容量素子の入力端子および前記第5のアナログスイッチの出力端子に接続され、出力端子が前記第3の電源端子に接続され、制御端子が前記第2の制御端子に接続された第6のアナログスイッチと、入力端子が前記第2の容量素子の出力端子に接続され、出力端子が前記第3の電源端子に接続され、制御端子が前記第1の制御端子に接続された第7のアナログスイッチと、入力端子が前記第2の容量素子の出力端子および前記第7のアナログスイッチの入力端子に接続され、出力端子が前記第2の出力端子に接続され、制御端子が前記第2の制御端子に接続された第8のアナログスイッチとを備えることを特徴とする電圧比較器。
【請求項3】
請求項1に記載の電圧比較器において、
前記信号レベル判定回路は、前記制御回路から供給される前記第1の電源電圧で動作し、入力端子が前記第1の出力端子に接続され、出力端子が前記第2の出力端子に接続された第1のインバータと、前記制御回路から供給される前記第1の電源電圧で動作し、入力端子が前記第1のインバータの出力に接続され、出力端子が前記第1のインバータの入力に接続された第2のインバータとを備えることを特徴とする電圧比較器。
【請求項4】
請求項1に記載の電圧比較器において、
前記第1のリセット回路は、ゲート端子が前記第2の制御端子に接続され、ドレイン端子が前記第1の出力端子に接続され、ソース端子が前記第2の電源端子に接続された第1のMOSトランジスタを備え、
前記第2のリセット回路は、ゲート端子が前記第2の制御端子に接続され、ドレイン端子が前記第2の出力端子に接続され、ソース端子が前記第2の電源端子に接続された第2のMOSトランジスタを備えることを特徴とする電圧比較器。
【請求項5】
請求項1に記載の電圧比較器において、
前記制御回路は、ゲート端子が前記第2の制御端子に接続され、ソース端子が前記第1の電源端子に接続され、ドレイン端子が前記信号レベル判定回路に接続された第3のMOSトランジスタを備えることを特徴とする電圧比較器。
【請求項6】
請求項1に記載の電圧比較器において、
前記第1の制御信号は、当該電圧比較器のサンプリング動作を指示する第1の信号レベルと前記サンプリング動作の停止を指示する第2の信号レベルとで交互に変化するパルス信号からなり、
前記第2の制御信号は、当該電圧比較器の初期化動作を指示する前記第1の信号レベルと比較動作を指示する前記第2の信号レベルとで交互に変化するパルス信号からなり、
前記第1の入力信号処理回路は、前記第1の制御信号が前記第1の信号レベルの際に前記第1の入力信号の電圧をサンプリングして保持し、前記第2の制御信号が前記第2の信号レベルの際に前記保持した電圧に応じた電位を示す前記第1の評価信号を出力し、
前記第2の入力信号処理回路は、前記第1の制御信号が前記第1の信号レベルの際に前記第2の入力信号の電圧をサンプリングして保持し、前記第2の制御信号が前記第2の信号レベルの際に前記保持した電圧に応じた電位を示す前記第2の評価信号を出力し、
前記制御回路は、前記第2の制御信号が前記第1の信号レベルの際は前記信号レベル判定回路への前記第1の電源電圧の供給を停止し、前記第2の制御信号が前記第2の信号レベルの際は前記信号レベル判定回路への前記第1の電源電圧を供給し、
前記第1および第2のリセット回路は、前記第2の制御信号が前記第1の信号レベルの際は前記第1および第2の評価信号の電位をそれぞれ前記第2の電源電圧に初期化し、前記第2の制御信号が前記第2の信号レベルの際は前記第1および第2の評価信号の電位をそれぞれ前記第2の電源電圧から開放することを特徴とする電圧比較器。
【請求項7】
請求項1に記載の電圧比較器において、
前記第1の入力信号処理回路は、比較電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す前記第1の評価信号を出力し、
前記第2の入力信号処理回路は、基準電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す前記第2の評価信号を出力することを特徴とする電圧比較器。
【請求項8】
請求項1に記載の電圧比較器において、
前記信号レベル判定回路と前記第2の電源端子との間に設けられ、前記第2の制御信号に基づき前記信号レベル判定回路に対する前記第2の電源電圧の供給を制御する制御回路をさらに備えることを特徴とする電圧比較器。
【請求項9】
入力された複数の入力信号の電圧を比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、
第1の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第1の評価信号を生成する第1の入力信号処理ステップと、
第2の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第2の評価信号を生成する第2の入力信号処理ステップと、
前記第1の評価信号と前記第2の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第1の評価信号と前記第2の評価信号を出力する信号レベル判定ステップとを備えることを特徴とする電圧比較方法。
【請求項1】
入力された複数の入力信号の電圧を比較し、その比較結果を出力する電圧比較器において、
第1の入力信号が入力される第1の入力端子と、
第2の入力信号が入力される第2の入力端子と、
当該電圧比較器のサンプリング動作を制御する第1の制御信号が入力される第1の制御端子と、
当該電圧比較器の初期化動作と比較動作とを切替制御する第2の制御信号が入力される第2の制御端子と、
電圧比較の結果を示す第1の出力信号を出力する第1の出力端子と、
前記第1の出力信号とは逆相の第2の出力信号を出力する第2の出力端子と、
第1の電源電圧が供給される第1の電源端子と、
第2の電源電圧が供給される第2の電源端子と、
第3の電源電圧が供給される第3の電源端子と、
前記第1の入力端子と前記第1の出力端子との間に設けられ、前記第1の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第1の評価信号を前記第1の出力端子へ出力する第1の入力信号処理回路と、
前記第2の入力端子と前記第2の出力端子との間に設けられ、前記第2の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第2の評価信号を前記第2の出力端子へ出力する第2の入力信号処理回路と、
前記第1の出力端子と前記第2の出力端子との間に設けられ、前記第1の出力端子に出力された前記第1の評価信号と前記第2の出力端子に出力された前記第2の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第1の評価信号と前記第2の評価信号を前記第1および第2の出力端子へ出力する信号レベル判定回路と、
前記第1の電源端子と前記信号レベル判定回路との間に設けられ、前記第2の制御信号に応じて前記信号レベル判定回路に対する前記第1の電源電圧の供給を制御する制御回路と、
前記第1の出力端子と前記第2の電源端子との間に設けられ、前記第2の制御信号に応じて前記第1の評価信号の電位を前記第2の電源電圧へ初期化する第1のリセット回路と、
前記第2の出力端子と前記第2の電源端子との間に設けられ、前記第2の制御信号に応じて前記第2の評価信号の電位を前記第2の電源電圧へ初期化する第2のリセット回路とを備えることを特徴とする電圧比較器。
【請求項2】
請求項1に記載の電圧比較器において、
前記第1の入力信号処理回路は、前記第1の入力信号の電圧を保持する第1の容量素子と、入力端子が前記第1の入力端子に接続され、出力端子が前記第1の容量素子の入力端子に接続され、制御端子が前記第1の制御端子に接続された第1のアナログスイッチと、入力端子が前記第1の容量素子の入力端子および前記第1のアナログスイッチの出力端子に接続され、出力端子が前記第3の電源端子に接続され、制御端子が前記第2の制御端子に接続された第2のアナログスイッチと、入力端子が前記第1の容量素子の出力端子に接続され、出力端子が前記第3の電源端子に接続され、制御端子が前記第1の制御端子に接続された第3のアナログスイッチと、入力端子が前記第1の容量素子の出力端子および前記第3のアナログスイッチの入力端子に接続され、出力端子が前記第1の出力端子に接続され、制御端子が前記第2の制御端子に接続された第4のアナログスイッチとを備え、
前記第2の入力信号処理回路は、前記第2の入力信号の電圧を保持する第2の容量素子と、入力端子が前記第2の入力端子に接続され、出力端子が前記第2の容量素子の入力端子に接続され、制御端子が前記第1の制御端子に接続された第5のアナログスイッチと、入力端子が前記第2の容量素子の入力端子および前記第5のアナログスイッチの出力端子に接続され、出力端子が前記第3の電源端子に接続され、制御端子が前記第2の制御端子に接続された第6のアナログスイッチと、入力端子が前記第2の容量素子の出力端子に接続され、出力端子が前記第3の電源端子に接続され、制御端子が前記第1の制御端子に接続された第7のアナログスイッチと、入力端子が前記第2の容量素子の出力端子および前記第7のアナログスイッチの入力端子に接続され、出力端子が前記第2の出力端子に接続され、制御端子が前記第2の制御端子に接続された第8のアナログスイッチとを備えることを特徴とする電圧比較器。
【請求項3】
請求項1に記載の電圧比較器において、
前記信号レベル判定回路は、前記制御回路から供給される前記第1の電源電圧で動作し、入力端子が前記第1の出力端子に接続され、出力端子が前記第2の出力端子に接続された第1のインバータと、前記制御回路から供給される前記第1の電源電圧で動作し、入力端子が前記第1のインバータの出力に接続され、出力端子が前記第1のインバータの入力に接続された第2のインバータとを備えることを特徴とする電圧比較器。
【請求項4】
請求項1に記載の電圧比較器において、
前記第1のリセット回路は、ゲート端子が前記第2の制御端子に接続され、ドレイン端子が前記第1の出力端子に接続され、ソース端子が前記第2の電源端子に接続された第1のMOSトランジスタを備え、
前記第2のリセット回路は、ゲート端子が前記第2の制御端子に接続され、ドレイン端子が前記第2の出力端子に接続され、ソース端子が前記第2の電源端子に接続された第2のMOSトランジスタを備えることを特徴とする電圧比較器。
【請求項5】
請求項1に記載の電圧比較器において、
前記制御回路は、ゲート端子が前記第2の制御端子に接続され、ソース端子が前記第1の電源端子に接続され、ドレイン端子が前記信号レベル判定回路に接続された第3のMOSトランジスタを備えることを特徴とする電圧比較器。
【請求項6】
請求項1に記載の電圧比較器において、
前記第1の制御信号は、当該電圧比較器のサンプリング動作を指示する第1の信号レベルと前記サンプリング動作の停止を指示する第2の信号レベルとで交互に変化するパルス信号からなり、
前記第2の制御信号は、当該電圧比較器の初期化動作を指示する前記第1の信号レベルと比較動作を指示する前記第2の信号レベルとで交互に変化するパルス信号からなり、
前記第1の入力信号処理回路は、前記第1の制御信号が前記第1の信号レベルの際に前記第1の入力信号の電圧をサンプリングして保持し、前記第2の制御信号が前記第2の信号レベルの際に前記保持した電圧に応じた電位を示す前記第1の評価信号を出力し、
前記第2の入力信号処理回路は、前記第1の制御信号が前記第1の信号レベルの際に前記第2の入力信号の電圧をサンプリングして保持し、前記第2の制御信号が前記第2の信号レベルの際に前記保持した電圧に応じた電位を示す前記第2の評価信号を出力し、
前記制御回路は、前記第2の制御信号が前記第1の信号レベルの際は前記信号レベル判定回路への前記第1の電源電圧の供給を停止し、前記第2の制御信号が前記第2の信号レベルの際は前記信号レベル判定回路への前記第1の電源電圧を供給し、
前記第1および第2のリセット回路は、前記第2の制御信号が前記第1の信号レベルの際は前記第1および第2の評価信号の電位をそれぞれ前記第2の電源電圧に初期化し、前記第2の制御信号が前記第2の信号レベルの際は前記第1および第2の評価信号の電位をそれぞれ前記第2の電源電圧から開放することを特徴とする電圧比較器。
【請求項7】
請求項1に記載の電圧比較器において、
前記第1の入力信号処理回路は、比較電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す前記第1の評価信号を出力し、
前記第2の入力信号処理回路は、基準電圧となる複数の入力信号の電圧をサンプリングして保持し、これら電圧の合成結果に応じた電位を示す前記第2の評価信号を出力することを特徴とする電圧比較器。
【請求項8】
請求項1に記載の電圧比較器において、
前記信号レベル判定回路と前記第2の電源端子との間に設けられ、前記第2の制御信号に基づき前記信号レベル判定回路に対する前記第2の電源電圧の供給を制御する制御回路をさらに備えることを特徴とする電圧比較器。
【請求項9】
入力された複数の入力信号の電圧を比較しその比較結果を出力する電圧比較器で用いられる電圧比較方法において、
第1の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第1の評価信号を生成する第1の入力信号処理ステップと、
第2の入力信号の電圧をサンプリングして保持した後、その電圧に応じた電位を示す第2の評価信号を生成する第2の入力信号処理ステップと、
前記第1の評価信号と前記第2の評価信号との電位を比較し、その比較結果に応じた電位を示す前記第1の評価信号と前記第2の評価信号を出力する信号レベル判定ステップとを備えることを特徴とする電圧比較方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2006−5593(P2006−5593A)
【公開日】平成18年1月5日(2006.1.5)
【国際特許分類】
【出願番号】特願2004−178999(P2004−178999)
【出願日】平成16年6月16日(2004.6.16)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成18年1月5日(2006.1.5)
【国際特許分類】
【出願日】平成16年6月16日(2004.6.16)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
[ Back to top ]