電子回路デザインのさまざまな段階中にコンパクトな製造モデルを実行するための、機械によって実行される方法
【課題】電子回路デザインのさまざまな段階中にコンパクトな製造モデルを実行するための方法、システムおよびコンピュータプログラム製品を開示する。
【解決手段】いくつかの実施例では、上記方法またはシステムは、物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、上記方法またはシステムは、高品質製造プロセスモデルを用いることによって、対応する製造プロセスのための物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、上記方法またはシステムは、物理学ベースのデータを用いて、高品質製造プロセスモデルを微調整、修正または調整する。いくつかの実施例では、上記方法またはシステムは、適切なモジュールを呼出す。いくつかの実施例では、上記方法またはシステムは、コンパクトな製造モデルおよびコレクト・バイ・デザインモジュールを実行し、電子回路デザインのさまざまな段階に対して指針を提供する。
【解決手段】いくつかの実施例では、上記方法またはシステムは、物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、上記方法またはシステムは、高品質製造プロセスモデルを用いることによって、対応する製造プロセスのための物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、上記方法またはシステムは、物理学ベースのデータを用いて、高品質製造プロセスモデルを微調整、修正または調整する。いくつかの実施例では、上記方法またはシステムは、適切なモジュールを呼出す。いくつかの実施例では、上記方法またはシステムは、コンパクトな製造モデルおよびコレクト・バイ・デザインモジュールを実行し、電子回路デザインのさまざまな段階に対して指針を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
この発明は、集積回路（integrated circuit）（「ＩＣ」）デザインを設計して検証するための技術に関する。
【背景技術】
【０００２】
ＩＣは、異なる材料からなる、異なる幾何学的形状の層をシリコンウェハのさまざまな領域上に形成することによって作製される、トランジスタ、論理ゲート、ダイオード、ワイヤなどの多数の電子部品を有する。集積回路のデザインは、回路記述を、レイアウトと呼ばれる幾何学的記述に変える。集積回路の仕様をレイアウトに変換するプロセスは、物理的デザインと呼ばれている。レイアウトは、完成後に、デザイン要件を確実に満たすようにチェックされる。その結果はデザインファイルの組であり、これは次いでパターン生成器ファイルに変換される。パターン生成器ファイルは、光または電子ビームパターン生成器によってマスクと呼ばれるパターンを作り出すために用いられる。その後、ＩＣの作製中に、これらのマスクを用いて、一連のフォトリソグラフィステップによってシリコンウェハ上でチップをパターニングする。したがって、ＩＣの電子部品は、これらのパターンに従ってウェハ上に形成される。
【０００３】
物理的デザインの多くの局面は、コンピュータ支援設計（computer aided design）（ＣＡＤ）ツールまたは電子設計自動化（electronic design automation）（ＥＤＡ）システムで行なわれてもよい。集積回路をデザインするために、設計者は、まず、ハイレベルハードウェア設計言語を用いて、ＩＣデバイスのハイレベル挙動記述を作成する。ＥＤＡシステムは通常、ＩＣデバイスのハイレベル挙動記述を受取り、コンピュータ合成プロセスを用いて、このハイレベル設計言語をさまざまなレベルの抽象化のネットリストに翻訳する。ネットリストは、チップ上のノードおよび部品の相互接続について記述し、たとえばトランジスタおよびダイオードなどの回路プリミティブ、それらの大きさおよび相互接続の情報を含んでいる。
【０００４】
集積回路設計者は、論理回路デザインから物理的な集積回路デザインレイアウトを作成するためにレイアウトＥＤＡアプリケーションプログラムの組を用いてもよい。レイアウトＥＤＡアプリケーションは、異なる材料からなる幾何学的形状を用いて、集積回路上にさまざまな電気部品を作成し、電子部品および回路ＩＣ部品を、さまざまな形状および大きさの幾何学的物体として表現する。
【０００５】
集積回路設計者は、最初の集積回路レイアウトを作成した後、次いでＥＤＡ試験および分析ツールの組を用いて、集積回路レイアウトを試験および最適化する。一般的な試験および最適化ステップは、抽出、検証および圧縮を含む。抽出および検証のステップは、集積回路レイアウトが確実に所望の如く機能するように行なわれる。抽出の試験は、デザインされた集積回路レイアウトの電気特性を「抽出する」ために集積回路レイアウトの幾何学的レイアウトおよび材料組成を分析するプロセスである。検証のステップは、抽出された電気特性を用いて、回路分析ツールによって回路デザインを分析する。
【０００６】
集積回路レイアウトから抽出される一般的な電気特性は、集積回路におけるさまざまな「ネット」（電気的相互接続）のキャパシタンスおよび抵抗を含む。これらの電気特性は、時には「寄生」と称される。なぜなら、これらの電気特性は、設計者によって意図されるものではなく、集積回路デザインの根本的な物理学によって生じるためである。たとえ
ば、集積回路設計者は、導体を用いて集積回路の２つの異なる位置を接続したい場合、理想的には抵抗が０でありかつキャパシタンスが０である完璧な導体を好むであろう。しかしながら、実際の導体の形状、その材料組成、および近傍の他の回路素子との相互作用によって、いくらかの寄生抵抗および寄生キャパシタンスが作り出されることになる。寄生抵抗および寄生キャパシタンスは、デザインされた集積回路の動作に影響を及ぼす。したがって、電気的相互接続に対する寄生抵抗および寄生キャパシタンスの影響を考慮しなければならない。
【０００７】
集積回路レイアウトを試験するために、集積回路設計者は、抽出アプリケーションプログラムを用いて、集積回路レイアウトから寄生抵抗および寄生キャパシタンスを「抽出する」。次いで、集積回路設計者は、抽出された寄生抵抗および寄生キャパシタンス情報を用いて、集積回路を分析し、場合によってはシミュレーションする。寄生抵抗または寄生キャパシタンスが集積回路の好ましくない動作を引起す場合、その好ましくない動作を補正するために集積回路のレイアウトを変更しなければならない。さらに、寄生抵抗および寄生キャパシタンスの量を最小にすることは、電力消費を減少させるかまたは集積回路の動作速度を増大させることによって、集積回路の性能を最適化できる。
【０００８】
銅相互接続は、アルミニウムと比べて、抵抗率および電力消費が低く、エレクトロマイグレーションに対する抵抗が優れているなどの利点のために、１３０ｎｍまたはそれを超える大きさでは主流になっている。一方、銅相互接続は、特に化学機械研磨（chemical-mechanical polishing）（ＣＭＰ）プロセスでは、銅相互接続と隣接する誘電材料との相互作用によって生じる影響のために、集積回路の製造に対して課題ももたらしてきた。これらの影響のうち典型的な影響には、銅の椀状変形および／または誘電浸食に起因する厚みのばらつきがある。厚みのばらつきは、多層デザインではさらに重大な問題をもたらす。厚みのばらつきを補償するために、ダミーメタルフィルが開発され、電子回路デザインに導入されて、鋳造所が通常課す金属密度要件を電子回路デザインが確実に満たすようにしてきた。
【０００９】
電子回路デザインの形状を縮小するための絶え間ない努力により、厚みのばらつきを最小にするまたはよりよく制御するために、規則ベースに対してモデルベースのさまざまなアプローチが提案されてきた。これらのアプローチは、典型的に、電気化学めっきによる銅層および堆積プロセスによる銅シード層を含む銅層、ならびにタンタルまたは窒化タンタル層などのバリア層のトポグラフィックプロファイルを考慮に入れることによって、デザインを最適化するまたは厚みのばらつきを最小にする。モデルベースのアプローチの中には、多層電子回路デザインの蓄積効果を評価するために１つ以上の下にある層を考慮に入れることさえし得るものもある。多くの場合、これらのモデルベースのアプローチによって、電子回路デザインのトポグラフィまたは他の属性の予測または推定がより正確になる。しかしながら、これらのモデルベースのアプローチは、ほとんどの場合、シミュレーションの際に集中計算を伴い、したがって通常は、サインオフ／デザインクロージャ（closure）段階などの電子回路デザインの後の方の段階で実行される。
【００１０】
この１０年または２０年で、リソグラフィシミュレーションが近年さらに注目を集めるようになってきた。なぜなら、フォトマスクの製造コストが増大しつつあり、マスクのデザインにエラーが発生した場合に改訂された一式のフォトマスクを再設計および再製造するための開発時間が増大しつつあるためである。ディープサブミクロン技術の進歩に伴って、分解能向上技術（resolution enhancement techniques）（ＲＥＴ）が、製造しやすさを考慮した設計（design for manufacturability）（ＤＦＭ）を保証するための最も重要な技術のうちの１つになってきた。
【００１１】
しかしながら、ＲＥＴは、集積回路（ＩＣ）デザインに対してさらなる課題をもたらし
得る。これは、より小さな形状サイズを絶え間なく追求するためであり、特にディープサブミクロンおよび増大しつつあるクロック周波数デザインでは、１９３ｎｍλ超高開口数（numerical aperture）（ＮＡ）リソグラフィまたはさらには極端紫外線リソグラフィなどのリソグラフィツール上でより短い波長を用いるためである。たとえば、より高い分解能およびより優れた形状に対する需要が増大しつつあることを満たすために、半導体産業は、より大きな開口数（ＮＡ）を得て、より小さな最小形状を達成するように精力的であった。しかしながら、開口数が大きくなると焦点深度も減少し、このような焦点深度の減少によって、リソグラフィツールが正確な回路を印刷する能力が、ウェハ上のフィルムのトポグラフィのばらつきに対してより敏感になる。より小さな形状およびより高いクロック周波数に向かうこの絶え間ない取組みは、リソグラフィシミュレーションをさらに重要なものにしてきた。
【００１２】
その上、６５ｎｍおよびそれを超える大きさの半導体製造プロセスノードの場合、たとえば電子回路デザインのより高い歩留まりを達成するためまたは電子回路デザインの性能を改良するために、さまざまな半導体製造プロセス（たとえば、化学機械研磨（ＣＭＰ）、エッチングプロセスまたはリソグラフィプロセス）または電子回路の他の局面が引起すばらつきの正確なモデリングが現代の電子回路デザインではより不可欠になってきている。その結果、物理学ベースのモデリングを導入して、たとえばＣＭＰプロセスなどの１つ以上の製造プロセスが引起す各層の厚みおよび／またはトポグラフィのばらつきを予測してきた。これらの物理学ベースのモデルのうちのいくつかは、予測された位置およびデザイン特有の厚みプロファイルを用いることによって、抽出ツールが通常より正確なＲＣ値を抽出できることを実証した。これらの物理学ベースのモデルは、電子回路デザインのサインオフ段階などの後の方の段階ではかなり役立つことが証明されているが、通常は長いシミュレーション時間を必要とし、したがって、フロアプランニング、配置および配線、ならびに配線後の最適化などの電子回路デザインの初期段階では有用性が限定される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、より小さな形状および高いクロック周波数を求めて絶え間なく取組むことで、電子回路デザインプロセスの初期段階で電子回路デザインのばらつきまたは他の局面を明らかにする必要がある。物理学ベースのモデルとは異なって、従来の規則ベースのアプローチは、より短い期間内に結果を出すが、このような結果の正確さは現代の電子回路デザインの要件を満たさない可能性がある。たとえば、フロアプランニング、配置および配線、または配線後の最適化などのデザイン段階中は、デザインクロージャ時間を最小にすることが必須である。なぜなら、密集状態、タイミング、電力およびチップの大きさなどの１つ以上のデザインメトリクスに基づいて所望の解を見出すために通常は複数回繰返して行なうためである。これらの初期デザイン段階では、たとえば特定の層の厚みのばらつきを知っていることは、回路設計者がより現実的かつ正確に回路の性能を査定し、それによってより優れたフロアプランおよび／または配線を選択することを助け得る。
【００１４】
一方、回路設計者は、多くの場合、フロアプランニング、配置および配線、ならびに配線後の最適化などの初期デザイン段階中にさらなる課題を与えられる。たとえば、これらの初期段階中にはまだ未解決のまたは決着がついていない回路の未知の要素がいくつか依然として存在する場合があり、デザインメトリクスおよび／または製造プロセスモデリングの正確さの要件は、サインオフ段階などの後の方の段階のものとは同じでない場合がある。
【００１５】
したがって、回路設計者にスライディングスケール（sliding scale）を与えて、電子回路デザインの結果の組を求める速度と、フロアプランニング、配置および配線、ならびに配線後の最適化などの電子回路デザインの初期段階を含む電子回路デザインのすべての
段階のデザインの正確さとの完璧なバランスを見出すために重要な物理的影響を明らかにするコンパクトな製造モデルを実行するための方法、システムおよびコンピュータプログラム製品が必要である。
【課題を解決するための手段】
【００１６】
概要
電子回路デザインのさまざまな段階中に利用され得るコンパクトな製造モデルを実行するための方法、システムおよびコンピュータプログラム製品のさまざまな実施例を開示する。方法またはシステムのさまざまな実施例は、電子回路デザインを特定するステップと、上記電子回路デザインの一部を作製するために用いられる製造プロセスを特定するステップと、上記製造プロセスのための物理学ベースのデータを特定するステップと、少なくとも一部には上記物理学ベースのデータに基づいて、上記製造プロセスのためのコンパクトな製造モデルを判断または特定するステップとを備え、上記コンパクトな製造モデルは、第１の領域上の電子回路の第１の特性と第２の領域上の電子回路の第２の特性とを相互に関連付け、上記方法はさらに、上記コンパクトな製造モデルを判断または特定する上記ステップの結果を表示するか、または、上記結果をコンピュータ読取可能媒体に格納するステップを備える。
【００１７】
いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、上記電子回路デザインのデザイン段階を特定するステップと、上記デザイン段階の適切な要件を判断するステップとをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、入力を特定するステップと、上記入力について上記電子回路デザインの適切な予測を判断するステップとをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、上記コンパクトな製造モデルを用いて、上記電子回路デザインにおける潜在的な問題エリアを特定するステップをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、上記コンパクトな製造モデルを用いて入力のためのガードバンドを決定するステップをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、仮想の変更を技術変更指示として実行するステップをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインのさまざまな段階で利用されてもよく、電子回路デザインのさまざまな段階は、フロアプランニング、配置、配線、配線後の最適化、合成、検証、シミュレーション、タイミング分析、電力分析、製造しやすさを考慮した設計（ＤＦＭ）、クロージャ、またはマスクデータ準備を備える。
【図面の簡単な説明】
【００１８】
【図１】製造のばらつきを明らかにしながら電子回路をデザインするためのプロセスを示す図である。
【図２】いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムのトップレベル図である。
【図３Ａ】いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムを示す図である。
【図３Ｂ】いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムの適切なモジュールについてのさらなる詳細を示す図である。
【図３Ｃ】いくつかの実施例におけるコレクト・バイ・デザイン高速フィードバックモジュールについてのさらなる詳細を示す図である。
【図４Ａ】適切な判断モジュールについてのさらなる詳細を示す図である。
【図４Ｂ】応答表面モジュールについてのさらなる詳細を示す図である。
【図５Ａ】適切な実行モジュールについてのさらなる詳細を示す図である。
【図５Ｂ】いくつかの実施例における別の適切な実行モジュールについてのさらなる詳細を示す図である。
【図６】いくつかの実施例におけるコレクト・バイ・デザイン決定モジュールについてのさらなる詳細を示す図である。
【図７】コレクト・バイ・デザイン高速フィードバックモジュールのコレクト・バイ・デザイン補正モジュールのさらなる詳細を示す図である。
【図８】図７に示されるコレクト・バイ・デザイン補正モジュールに加えてまたはコレクト・バイ・デザイン補正モジュールの代案としてコレクト・バイ・デザイン補正モジュールを適用することのさらなる詳細を示す図である。
【図９】本発明の実施例を実現するのに好適な例示的なコンピューティングシステムのブロック図である。
【発明を実施するための形態】
【００１９】
図面は、本発明の好ましい実施例の構成および実用性を示している。なお、図は一定の比例に応じて描かれておらず、類似の構造または機能の要素は図全体を通じて同様の参照番号で表わされる。本発明の上記のならびに他の利点および目的が如何に得られるかをよりよく認識するために、簡単に上述した本発明のより特定的な説明は、添付の図面に示されるその具体的な実施例を参照することにより表現される。これらの図面がこの発明の典型的な実施例しか示しておらず、したがってその範囲を限定すると考えられるべきではないことを理解して、添付の図面を用いることにより、さらなる特異性および詳細とともにこの発明について記載および説明する。
【００２０】
詳細な説明
この発明のさまざまな実施例は、化学機械研磨（ＣＭＰ）シミュレーションのためのプロセスを実行するための改良された方法、システムおよびコンピュータプログラム製品に向けられている。上記プロセスはさらに、対象の電子回路デザインのためのレイアウトのオンライン評価のステップを備える。オンライン評価のステップは、レイアウトにおける１つ以上の公知のフォトリソグラフィックマスクパターンを認識し、対応するモデルを評価することを備える。この発明の他のならびにさらなる目的、特徴および利点について、詳細な説明、図および特許請求の範囲の中で説明する。
【００２１】
図１は、モデルベースまたは規則ベースの製造プロセスモデルを用いて電子回路デザインを設計または実行して、電子回路デザインのサインオフ段階中に製造プロセスのばらつきを明らかにするための典型的なプロセスのためのシステムまたはプロセスのハイレベル図である。１０２において、たとえばフロアプランニング、配置および配線、または配線後の最適化段階の完了後、電子回路デザインを特定し、受取る。１０４において、製造プロセスのばらつきを明らかにするための方法またはシステムは、サインオフのために１０２から電子回路デザインを受取る。
【００２２】
１０４におけるサインオフ後、製造プロセスのばらつきを明らかにするための方法またはシステムは、いくつかの実施例では電子回路デザインを補正するために１０６にデザインを渡してもよく、または他のいくつかの実施例ではそれぞれの製造プロセス１１０にデザインを渡してもよい。１１０において、１つ以上の試験ウェハまたはパターニングされたウェハが、１０４におけるサインオフ後の電子回路デザインに従って、それぞれの製造プロセスによって製造されてもよい。
【００２３】
次いで、製造プロセスのばらつきを明らかにするための方法またはシステムは、１つ以上の試験ウェハまたはパターニングされたウェハの結果を１０８に渡してもよく、１０８では、製造プロセスのばらつきを明らかにするための方法またはシステムは、１１０から
の試験またはパターニングされたウェハの結果に基づくおよび／または１１０からの試験またはパターニングされたウェハの結果によって較正される電子回路デザインの印刷画像を予測または推定する製造プロセスモデルを利用する。次いで、製造プロセスのばらつきを明らかにするための方法またはシステムは、電子回路デザインの補正、調整または微調整のために、製造プロセスモデル１０８の結果を１０６に渡してもよい。これらのアプローチにおいて、製造プロセスモデルは、モデルベースであってもよく、規則ベースであってもよく、またはそれら２つの組合せであってもよい。
【００２４】
一方で、モデルベースのアプローチは通常、正確さおよび製造の影響の予測に優れているが、通常ははるかにゆっくりとしており、はるかに多くの計算資源を必要とする。他方で、規則ベースのアプローチは通常、解を見出すのにかかる時間は少ないが、その正確さは疑わしい場合がある。より重要なことに、これらのアプローチは通常、１つ以上の試験ウェハまたはパターニングされたウェハの結果に基づいており、または１つ以上の試験ウェハまたはパターニングされたウェハの結果によって較正され、したがって、デザインに対する各補正には、成し遂げるのに数日間またはさらには数週間かかる実際の製造プロセスの較正または変更が必要である。したがって、これらのアプローチは、製造最適化のためのホットスポットの固定およびデザインなどの、迅速なターンアラウンドタイムおよび／またはリアルタイムフィードバックを必要とするデザインタスクには不適当である。
【００２５】
さまざまな実施例が概して、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法、システムおよびコンピュータプログラム製品に向けられる。さまざまな実施例において、コンパクトな製造モデルは、回路設計者にスライディングスケールを提供して、較正の必要なしに速度と結果の正確さとの完璧なバランスを見出す。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するステップは、製造プロセスの背後にある物理学から得られたまたは導き出された統計学的に十分な量のデータを用いて、実際の製造プロセスの較正の必要なしに、各々のコンパクトな製造プロセスを較正する。すなわち、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、規則ベースまたはモデルベースの製造プロセスモデルを較正するために、１つ以上の試験ウェハまたはパターニングされたウェハからのデータを必要としない。このような較正または変更は通常、高価であり、時間がかかる。
【００２６】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コンパクトな製造モデルのこのような較正、変更または修正のために高品質製造モデルシミュレーション結果からデータを受取る。高品質製造モデルは、製造プロセスのためのモデルを表わしており、数学的言語を用いて、製造プロセスの必須の局面を記述し、したがって製造プロセスの物理学をシミュレーションする。すなわち、高品質製造モデルは、電子回路デザインフローで使用可能な製造プロセスの知識を表わしている。
【００２７】
加えてまたは代替的に、高品質製造モデルは、記述的な製造プロセスのモデルを、製造プロセスが如何に機能し得るかという仮説として表わし、未知のまたは予期せぬ事象が製造プロセスに如何に影響を及ぼすかをシミュレーションする。さまざまな実施例において、高品質製造モデルは、スカラー、ベクトルおよび／またはテンソル変数の組、ならびに変数の組の間の１つ以上の関係を確立する数学式および／または経験式の組によって、製造プロセスを記述する。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、高品質製造モデルからデータを受取って、コンパクトな製造モデルと実際の製造プロセスとの１つ以上の相関または関係を養成し、確立する。
【００２８】
他の実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、高品質製造モデルからのデータに加えてまたは高品質製造モデルからのデータの代案として、たとえば鋳造所からの実際の製造結果からデータを受取って、このようなデータを用いて、コンパクトな製造モデルと実際の製造プロセスとの１つ以上の相関または関係を養成し、確立する。これらの実施例では、製造結果を用いて製造プロセスモデルを単に較正する従来のいくつかのアプローチとは異なって、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、統計学的に十分な量のデータを受取って、製造プロセスのためのコンパクトな製造モデルを養成し、コンパクトな製造モデルと実際の製造プロセスとの１つ以上の関係または相関を確立する。
【００２９】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、このようなデータを用いて、人工知能プロセスまたはニューラルネットワークプロセスを利用するプロセスを用いることによって、コンパクトな製造モデルと実際の製造プロセスとの相関および／または関係を養成し、確立する。
【００３０】
さまざまな実施例は、製造プロセスについてこのような養成および確立を一度行なう必要があり、通常は試験ウェハまたはパターニングされたウェハを用いることによってシリコン上で所望の結果を得るために繰返しデザインを修正する必要がある数日間またはさらには数週間に対して、コンパクトな製造モデルと実際の製造プロセスとの相関および関係を９０％以上維持しながら、１時間または数時間以内にこのような養成および確立を完了し得ることを実証した。したがって、さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コンパクトな製造モデルを用いて、十分な正確さを維持しながら迅速なターンアラウンドタイムで、対応する製造プロセスの結果を予測する。そのため、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、通常は迅速なターンアラウンドタイムおよび／またはリアルタイムフィードバックを必要とするフロアプランニング、配置および配線、または配線後の最適化などの初期デザイン段階を含む電子回路デザインフローのすべての段階で用いられてもよい。
【００３１】
図２を参照して、図２は、いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムのトップレベル図である。いくつかの実施例では、２０２、２０４および２０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、フロアプランニング２０２、配置および配線２０４、ならびに配線後の最適化２０６を含む初期段階デザインタスクを行なう。
【００３２】
２１８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、サインオフのために電子回路デザインを２１８に送る。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例では２１４において物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、高品質製造プロセスモデル２１２を用いることによって、２１４において特定されるまたは得られる対応する製造プロセスのための物理学ベースのデータを生成する。
【００３３】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、２１４において特定されたまたは得られた対応する製造プロセスのための物理学ベースのデータを高品質製造プロセスモデル２１２に送って、高品質製造プロセスモデルを微調整、修正または調整する。いくつかの実施例では、電
子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、２１４における電子回路デザインに従って電子回路の少なくとも一部を作製する製造プロセスから物理学ベースのデータを受取るまたは特定する。
【００３４】
他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、２１４において高品質製造プロセスモデルから物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、２１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、物理学ベースのデータを対応する製造プロセスのためのコンパクトな製造モデルに送って、２１０において、コンパクトな製造モデルを養成し、および／またはコンパクトな製造モデルと対応する製造プロセスとの１つ以上の相関または関係を確立する。いくつかの実施例では、２０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コレクト・バイ・デザイン高速フィードバックプロセスを行なう。
【００３５】
図３Ａを参照して、図３Ａは、いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムを示す図である。いくつかの実施例では、３０２、３０４および３０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、フロアプランニング３０２、配置および配線３０４、ならびに配線後の最適化３０６を備える１つ以上の初期段階デザインタスクを行なう。
【００３６】
３１８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、サインオフのために電子回路デザインを３１８に送る。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例では３１４において物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、高品質製造プロセスモデル３１２を用いることによって、３１４において特定されるまたは得られる対応する製造プロセスのための物理学ベースのデータを受取るまたは特定する。
【００３７】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、３１４において特定されたまたは得られた対応する製造プロセスのための物理学ベースのデータを高品質製造プロセスモデル３１２に送って、高品質製造プロセスモデルを微調整、修正または調整する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、３１４における電子回路デザインに従って電子回路の少なくとも一部を作製する製造プロセスから物理学ベースのデータを受取るまたは特定する。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、３１４において高品質製造プロセスモデル３１２から物理学ベースのデータを受取るまたは特定する。
【００３８】
いくつかの実施例では、３１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、物理学ベースのデータを対応する製造プロセスのためのコンパクトな製造モデルに送って、３１０において、コンパクトな製造モデルを養成し、および／またはコンパクトな製造モデルと対応する製造プロセスとの１つ以上の相関または関係を確立する。
【００３９】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、後続の段落で詳細に説明する適切なモジュールを利
用して、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが物理学ベースのデータを３１０におけるコンパクトな製造モデルに送る前に、物理学ベースのデータを処理する。いくつかの実施例では、３０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コレクト・バイ・デザイン高速フィードバックプロセスを行なう。
【００４０】
図３Ｂを参照して、図３Ｂは、いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムによって利用される適切なモジュール３２０についてのさらなる詳細を示す図である。いくつかの実施例では、適切なモジュールは、適切な判断モジュール３２０２および／または適切な実行モジュール３２０４を備える。適切な判断モジュールおよび適切な実行モジュールについては、後続の段落で詳細に説明する。
【００４１】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、３２０２における適切な判断モジュールを呼出し、適切な判断モジュールの判断または結果を３２０４における適切な実行モジュールに転送し、３２０４では、適切な実行モジュールは、意図された機能を実行し、結果を３１０におけるコンパクトな製造モデルに送る。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、適切な判断モジュールを呼出して、１つ以上の意図された機能を実行し、結果を直接３１０におけるコンパクトな製造モデルに転送する。
【００４２】
図３Ｃを参照して、図３Ｃは、いくつかの実施例におけるコレクト・バイ・デザイン高速フィードバックモジュール３０８についてのさらなる詳細を示す図である。いくつかの実施例では、３０８で示されるコレクト・バイ・デザイン高速フィードバックモジュールは、コレクト・バイ・デザイン決定モジュール３５４を備え、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コレクト・バイ・デザイン決定モジュールを呼出して、３５４において意図された機能を実行し、結果をフロアプランニング３０２、配置および配線３０４、配線後の最適化３０６、および／または他の電子回路デザインタスクに送る。
【００４３】
いくつかの実施例では、３０８で示されるコレクト・バイ・デザイン高速フィードバックモジュールは、補正モジュール３５２を備え、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、補正モジュールを呼出して、３５４において意図された機能を実行し、その結果をフロアプランニング３０２、配置および配線３０４、配線後の最適化３０６、および／または他の電子回路デザインタスクに送る。
【００４４】
図４Ａを参照して、図４Ａは、３２０２における適切な判断モジュールについてのさらなる詳細を示す図である。いくつかの実施例では、４０２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、対象のアプリケーションを特定する。いくつかの実施例では、上記アプリケーションは、電子回路デザインフローの特定の段階のための１つ以上のデザインタスクを備える。一実施例では、電子回路デザインフローの特定の段階は、フロアプランニングを備える。別の実施例では、電子回路デザインフローの特定の段階は、配置および配線を備える。別の実施例では、電子回路デザインフローの特定の段階は、配線後の最適化を備える。いくつかの実施例では、４０４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０２において特定された対象のアプリケーションに基づいて、未知の要素に対処するための感度分析を行なう。
【００４５】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、感度分析を行なって、システムの出力のばらつきまたは不確実性が如何にシステムの入力のばらつきの異なる源または原因に定性的または定量的に割当てられ得るかを判断または特定する。
【００４６】
いくつかの実施例では、ばらつきの源または原因は、電子回路デザインの１つ以上の電気特性、物理特性または熱特性を備える。たとえば、このようなばらつきの源または原因は、電子回路デザインの特徴の厚みであってもよく、キャパシタンスであってもよく、または抵抗であってもよい。加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０２において特定されたアプリケーションに基づいて、出力のばらつきを考慮して、ばらつきの源または原因の各々について絶対重量または相対重量を判断する。いくつかの実施例では、ばらつきの源または原因の各々の重量に基づいて、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、次いで、源または原因の推定のために正確さの度合いを判断してもよい。
【００４７】
加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、また、源または原因の各々について臨界を判断し、源または原因の推定のために正確さの度合いを判断する。たとえば、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、導体の第１の群の厚みがより重要であり、より正確な推定を必要とすると判断し、同じ群の幅がそれほど重要ではなく、したがってそれほど厳しくない要件で事足り得ると判断してもよい。
【００４８】
加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、ばらつきの源もしくは原因の各々またはシステムの強度および／または関連性を判断する。その上、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、サンプリングベースの感度分析を行ない、この分析では、ばらつきの源もしくは原因の値またはモデルの入力の値の１つ以上の組合せについてモデルが繰返し実行される。
【００４９】
他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、ばらつきの源もしくは原因の値または確率密度関数などの確率分布でサンプリングされたモデルの入力の値の１つ以上の組合せについて繰返しモデルを実行する。加えてまたは代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、また、システムの出力の総合不確実性を判断してもよい。
【００５０】
いくつかの実施例では、４０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０４における感度分析の結果に基づいて、１つ以上のアプリケーション特有の要件を判断する。いくつかの実施例では、４０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、応答表面モジュールを呼出して、意図された機能を実行する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、応答表面モジュールを呼出して、第１の領域の特性と第２の領域の第２の特性との１つ以上の相関または関係を確立する。
【００５１】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力と出力との１つ以上の関係または相関を確立す
るために応答表面モジュールを呼出してもよい。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、また、物理またはデザインメトリクス領域における電子回路デザインの１つ以上の特徴の厚みのばらつきと性能領域における歩留まりとの１つ以上の相関または関係を確立するために応答表面モジュールを呼出してもよい。たとえば、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、厚みのばらつきを考慮に入れたときに、銅の滞留、過剰な厚みまたはトポグラフィのばらつき、およびタイミングクロージャなどの問題の影響をよりよく評価するために応答表面モジュールを呼出してもよい。
【００５２】
さまざまな実施例において、応答表面手法は、１つ以上の説明変数（独立変数、予測変数、リグレッサ、被制御変数、操作された変数、または入力変数）と、１つ以上の応答変数（従属変数、リグレッサンド、測定された変数、測定された変数、応答変数、被説明変数、結果変数、実験変数、または出力変数）との関係または相関を調査する。
【００５３】
説明変数（独立変数）とは、応答変数（従属変数）の変化を引起すように故意に操作される変数である。応答変数（従属変数）とは、独立変数に応答して変化することが観察される変数である。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、一次多項式モデルを用いて応答表面モジュールを実行してもよい。
【００５４】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、要因実験計画または一部要因計画を用いて、一次多項式モデルを実行する。分析対象のデザインがより複雑である他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、二次多項式モデルで応答表面モジュールを実行するために中心複合計画を用いてもよい。
【００５５】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、さらに、応答を最適化するために二次多項式モデルを用いてもよい。さまざまな実施例において、「最適化する」という用語は、「最大にする」、「最小にする」、または「１つ以上の特定の標的を達成する」ことを指し得る。
【００５６】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、さらに、複数応答モデルを判断するために類似のプロセスを利用してもよく、複数応答モデルは、１つ以上の入力変数（たとえば、厚み）と複数の関連するまたは関連のない（または従属もしくは独立）応答（たとえば、歩留まりおよびＲＣ）との関係または相関を見出す。
【００５７】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、回帰分析を用いて要因実験または一部要因実験を分析する。説明変数が２つしかないいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、それらの影響が線形であると仮定する。
【００５８】
説明変数について二次または高次効果が見込まれるいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、中心複合計画を備えるより複雑な実験を採用する。複数の説明変数が存在し、それらの組合せが、要因実験において、組合せの数が多いために長い時間がかかりそうであるいくつかの実験では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するため
の方法またはシステムは、一部要因計画を用いることによって応答表面モジュールを実行してもよく、一部要因計画では、方法またはシステムは、要因計画全体のうちの部分集合または一部を考慮して、研究された問題のより重要な特徴についての情報を調査する。
【００５９】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが中心複合計画を採用して応答表面モジュールを実行するいくつかの実施例では、方法またはシステムは、完全な３段階の要因実験を用いる必要なく、１つ以上の応答変数について二次モデルを実行する。
【００６０】
図４Ｂを参照して、図４Ｂは、４０８における応答表面モジュールについてのさらなる詳細を示す図である。いくつかの実施例では、４０８２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第１の領域における１つ以上のメトリクスを特定する。たとえば、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０８２において、デザインメトリクス領域または物理領域における第１のメトリクスとして厚みを特定してもよい。
【００６１】
４０８４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第２の領域における１つ以上のメトリクスを特定する。たとえば、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０８４において、性能領域における対応するメトリクスとしてＲＣタイミングを特定してもよい。
【００６２】
いくつかの実施例では、４０８６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第１の領域から第２の領域への伝播を推定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第１の領域と第２の領域との間の翻訳を確立する。たとえば、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例において、物理領域パラメータ（たとえば、厚み）とデザインメトリクス領域（たとえば、ＲＣ、タイミング）との間の応答および／または翻訳を確立してもよい。
【００６３】
４０８８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第１の領域における１つ以上のメトリクスの予測のためにそれぞれの誤り限界を推定する。たとえば、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、物理領域におけるばらつき（たとえば、厚みのばらつき）をデザインメトリクス領域におけるタイミングまたはＲＣに相互に関連付ける応答表面を確立するために応答表面モジュールを呼出してもよく、それによって、デザインメトリクス領域のためのメトリクスに鑑みて、物理領域のための現実的な誤り限界またはガードバンドを確立する。
【００６４】
図５Ａを参照して、図５Ａは、３２０４における適切な実行モジュールについてのさらなる詳細を示す図である。いくつかの実施例では、適切な実行モジュールは、デザインに依存せず、したがって、異なる電子回路デザインに再使用されてもよい。いくつかの実施例では、適切な実行モジュールは、デザインに依存する。いくつかの実施例では、適切な実行モジュールは、１つ以上の規則ベースのルックアップ表を備える。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、回帰分析を用いることによって適切な実行モジュールを判断し、多項式表現でモジュールを表わす。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、システムまたはモデルへ
の対応する入力に基づいてコンパクトな製造モデルなどのシステムまたはモデルの出力を予測する人工知能アプローチを用いることによって、適切な実行モジュールを実行する。
【００６５】
いくつかの実施例では、５０２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、製造プロセスのフルモデルを特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、５０２において、高品質製造プロセスモデルを特定する。
【００６６】
いくつかの実施例では、５０３において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力を処理して、入力次元または濃度を減少させる。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力次元または濃度を減少させる際に影響範囲アプローチを用いる。これらの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの入力が組合せられてもよい影響のリングまたは範囲を規定する。
【００６７】
さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、特定の製造プロセスについて影響範囲を支配するいくつかのパラメータを考慮に入れるときに、理論的に、経験的に、または実験的に影響範囲を判断する。たとえば、製造プロセスが化学機械研磨（ＣＭＰ）プロセスを備えるいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、影響範囲の判断の際に、理論的に、経験的に、または実験的にパッドの剛性を計算に入れてもよい。
【００６８】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、判断された範囲内ですべての入力を組合せ、このようにして入力の次元または濃度を減少させる。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、判断された範囲内で複数の入力の平均値および偏差をとり、このようにして入力の次元または濃度を減少させる。加えてまたは代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の新しいデザインの導入の結果、入力を処理するように５０３に進んでもよい。
【００６９】
いくつかの実施例では、５０４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能の点でシステムを養成することを備える目的で予測データの組を生成する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、確率論的方法などの統計学的方法を利用して、意図された目的で十分な量のデータが確実に生成されるようにする。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および物理学ベースのデータの入力と出力との１つ以上の関係／相関に従って、予測データの組を生成する。
【００７０】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および対応する製造プロセスのための高品質製造プロセスモデルの入力と出力との１つ以上の関係／相関に従って、予測データの組を生成する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、予測データの組を生成するために人工ニューラルネットワークを用いる。他のいくつかの実施例では、電子回路デザインフロ
ーにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および１つ以上の関係／相関のために１つ以上のルックアップ表を用いて、予測データの組を生成する。
【００７１】
５０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、生成された予測データをサンプリングする。５０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の人工知能設定を特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能の目的でニューラルネットワークを採用する。
【００７２】
いくつかの実施例では、ニューラルネットワークとは、情報処理のための数学および／または計算モデルを用いる、構造的または機能的に相互接続する人工的なノードまたはプログラミング構成体からなる人工ニューラルネットワークまたはシミュレーションされたニューラルネットワークを指し、これは、調査対象のシステムの実際のモデルを実際に構築することなく、計算へのコネクショニスティックアプローチに基づいて生物ニューロンの１つ以上の特性を真似ることによるものである。ニューロン、ニューロード、処理要素またはユニットなどのさまざまな用語は、「構造的または機能的に相互接続する人工的なノード」または「プログラミング構成体」という用語と交換可能に用いられてもよいことに注目されたい。さまざまな実施例において、人工ニューラルネットワークは、人工ニューラルネットワークを通る外部および／または内部情報に基づいてその構造を変化させる適応性のあるシステムを備える。
【００７３】
いくつかの実施例では、５１０において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能養成を行なう。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能システムまたは人工ニューラルネットワークの養成を行なって、コンパクトな製造モデルの入力と出力との１つ以上の関係または相関を見出す、微調整する、調整する、または修正する。
【００７４】
いくつかの実施例では、コンパクトな製造モデルは、コンパクトな製造モデルの入力と出力との関係または相関を記述する１つ以上の汎関数（すなわち、関数の１つ以上の関数）を備える。いくつかの実施例では、コンパクトな製造モデルは、コンパクトな製造モデルの入力と出力との関係または相関を記述する１つ以上の表またはデータベースを備える。いくつかの実施例では、コンパクトな製造モデルは、１つ以上の汎関数および１つ以上の表の組合せを備える。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、速度、正確さおよび収束についてのトレードオフ分析の結果に基づいて、コンパクトな製造モデルを、１つ以上の汎関数として実行するか、１つ以上の表／データベースとして実行するか、汎関数および表／データベースの組合せとして実行するかを判断する。
【００７５】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが５１４においてコンパクトな製造モデルの速度および正確さとデータの対象範囲との許容可能なバランスを見出すいくつかの実施例では、一旦人工知能アプローチの養成が完了すると、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、次いで、５１８においてコンパクトな製造モデルなどのモデルまたはシステムの対応する入力に基づいてシステムの出力を予測するために高速予測モジュール５１６を呼出してもよい。電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが５１４においてコンパクトな製造モデルの速度および正確さとデータの対象範囲との許容可能なバランスを見出すことができないいく
つかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の新しいデザイン５１８をデザインデータベース５１２に追加するように進み、１つ以上の新しいデザインに関連するデータを５０４に戻して、上述のプロセスを繰返す。
【００７６】
図５Ｂを参照して、図５Ｂは、いくつかの実施例における別の適切な実行モジュール３２０４についてのさらなる詳細を示す図である。５５２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路の１つ以上の新しいデザインを特定する。
【００７７】
いくつかの実施例では、５５４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、モデルの速度と正確さとの許容可能なバランスを見出すことができるかどうか、ならびにデータが１つ以上の新しいデザインに対して十分な対象範囲を提供するかどうかを判断する。電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが許容可能なバランスおよび対象範囲を見出すいくつかの実施例では、方法またはシステムは、高速予測モジュール５５６を呼出し、５５８において入力に従って高速予測出力を発生させる。
【００７８】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムがモデルの速度と正確さとの許容可能なバランスまたはデータの対象範囲を見出すことができないいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、５６０において、１つ以上の新しいデザインをデザインデータベースに追加する。
【００７９】
いくつかの実施例では、５６２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能の点でシステムを養成することを備える１つ以上の目的で予測データの組を生成する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、確率論的方法などの統計学的方法を利用して、意図された目的で十分な量のデータが確実に生成されるようにする。
【００８０】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および物理学ベースのデータの入力と出力との１つ以上の関係／相関に従って、予測データの組を生成する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および対応する製造プロセスのための高品質製造プロセスモデルの入力と出力との１つ以上の関係／相関に従って、予測データの組を生成する。
【００８１】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、予測データの組を生成するために人工ニューラルネットワークを用いる。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および１つ以上の関係／相関のために１つ以上のルックアップ表を用いて、予測データの組を生成する。
【００８２】
加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の新しいデザインの導入の結果、５７２において、入力を処理して、入力の次元または濃度を減少させるように進む。これらの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、５７２において入力を処理した後、５６２に
おいて予測データの組を生成するように進む。
【００８３】
いくつかの実施例では、５７０において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、製造プロセスのフルモデルを特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、５７０において、高品質製造プロセスモデルを特定する。
【００８４】
いくつかの実施例では、５７２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力を処理して、入力次元または濃度を減少させる。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力次元または濃度を減少させる際に影響範囲アプローチを用いる。これらの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの入力が組合せられてもよい影響のリングまたは範囲を規定する。
【００８５】
さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、特定の製造プロセスについて影響範囲を支配するいくつかのパラメータを考慮に入れるときに、理論的に、経験的に、または実験的に影響範囲を判断する。たとえば、製造プロセスが化学機械研磨（ＣＭＰ）プロセスを備えるいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、影響範囲を判断する際に、理論的に、経験的に、または実験的にパッドの剛性を計算に入れてもよい。
【００８６】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、判断された範囲内ですべての入力を組合せ、このようにして入力の次元または濃度を減少させる。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、判断された範囲内で複数の入力の平均値および偏差をとり、このようにして入力の次元または濃度を減少させる。加えてまたは代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の新しいデザインの導入の結果、入力を処理するように５７２に進んでもよい。
【００８７】
５６４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、生成された予測データをサンプリングする。５６６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の人工知能設定を特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能の目的でニューラルネットワークを採用する。
【００８８】
いくつかの実施例では、５６８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能養成を行なう。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能システムまたは人工ニューラルネットワークの養成を行なって、コンパクトな製造モデルの入力と出力との１つ以上の関係または相関を見出す、微調整する、調整する、または修正する。
【００８９】
いくつかの実施例では、コンパクトな製造モデルは、コンパクトな製造モデルの入力と出力との関係または相関を記述する１つ以上の汎関数（すなわち、関数の１つ以上の関数）を備える。いくつかの実施例では、コンパクトな製造モデルは、コンパクトな製造モデ
ルの入力と出力との関係または相関を記述する１つ以上の表またはデータベースを備える。
【００９０】
いくつかの実施例では、コンパクトな製造モデルは、１つ以上の汎関数および１つ以上の表の組合せを備える。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、速度、正確さおよび収束についてのトレードオフ分析の結果に基づいて、コンパクトな製造モデルを、１つ以上の汎関数として実行するか、１つ以上の表／データベースとして実行するか、または汎関数および表／データベースの組合せとして実行するかを判断する。
【００９１】
いくつかの実施例では、一旦人工知能アプローチの養成が完了すると、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、次いで、５５８においてコンパクトな製造モデルなどのモデルまたはシステムの対応する入力に基づいてシステムの出力を予測するために高速予測モジュール５５６を呼出してもよい。
【００９２】
図６を参照して、図６は、いくつかの実施例におけるコレクト・バイ・デザイン決定モジュール３５４についてのさらなる詳細を示す図である。いくつかの実施例では、６０２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインを特定する。いくつかの実施例では、６０４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン特徴などの入力および／または歩留まりに対する性能影響などの出力のための情報を特定する。
【００９３】
６０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コンパクトな製造モデルを用いて、電子回路デザインにおける潜在的なホットスポットを特定、予測、または推定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、モデルベースのメタルフィルアルゴリズムを利用して、特定された潜在的なホットスポットを固定する。さまざまな実施例において、ホットスポットとは、厚みのばらつきが高い電子回路デザインにおけるエリアを表わしている。
【００９４】
いくつかの実施例では、６０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン特徴などの入力および／または歩留まりに対する性能影響などの出力に関連する１つ以上の応答表面を特定する。たとえば、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、誘電層の厚みのばらつきおよび歩留まりに対する影響に関連する応答表面を特定してもよい。いくつかの実施例では、６１０において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、スコーリング能力（scoring capability）を決定する。いくつかの実施例では、６１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、６０８において特定された応答表面に基づいて、入力の各々について現実的なガードバンドを決定する。
【００９５】
図７を参照して、図７は、コレクト・バイ・デザイン高速フィードバックモジュール３０８のコレクト・バイ・デザイン補正モジュール３５２のさらなる詳細を示す図である。いくつかの実施例では、７０２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインを受取るまたは特定する。いくつかの実施例では、７０４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、実行すべきデザイン変更が
あるかどうか判断する。
【００９６】
７１８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが実行すべきデザイン変更がないと判断する場合、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、７１８に進んで、デザインを実行する。電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが実行すべきデザイン変更があると判断するいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例では７０６においてコンパクトな製造モデルを呼出す。
【００９７】
いくつかの実施例では、７０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、ミリループ７０８を繰返し呼出して、仮想の変更を用いることによって如何にデザイン変更を実行するか判断する。７１８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムのミリループが如何にデザイン変更を実行するか判断する場合、いくつかの実施例では、方法またはシステムは、７１８においてデザイン変更のための技術変更指示（engineering change order）（ＥＣＯ）を発行する。いくつかの実施例では、７２０において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、技術変更指示（ＥＣＯ）を実行する。
【００９８】
さまざまな実施例において、ミリループ７０８は、コンパクトな製造モデルとともに機能して、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが特定したデザイン変更に応答して、仮想の変更を行なうおよび／または分析する。いくつかの実施例では、ミリループ７０８は７１０から開始し、７１０では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、対応する製造プロセスの１つ以上の製造影響を受取るまたは特定する。
【００９９】
いくつかの実施例では、７１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン変更を有する電子回路デザインの評価に適当であるように考案または判断される１つ以上の費用関数を特定するまたは求める。
【０１００】
いくつかの実施例では、７１４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムのミリループは、入力デザイン変更を有する電子回路デザインが１つ以上の費用関数の目標を満たすかどうか判断する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン変更を有する電子回路デザインが１つ以上の費用関数を最小にするかどうか判断する。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン変更を有する電子回路デザインが１つ以上の費用関数の１つ以上の目的を最適化するかどうか判断する。
【０１０１】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが、１つ以上の費用関数の目標のうちの１つを満たさないと判断するさまざまな実施例では、方法またはシステムは、７１６において、１つ以上の仮想の変更を用いることによって、電子回路デザインを調整、修正または微調整する。
【０１０２】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが１つ以上の仮想の変更を生成するさまざまな実施例では、方法またはシステム
は、コンパクトな製造モデルを用いることによって１つ以上の仮想の変更を評価または分析して、デザインが１つ以上の仮想の変更に如何に反応するか判断する。たとえば、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインを修正するように提案される仮想の変更を生成してもよく、次いで、方法またはシステムは、たとえば技術変更指示の形で電子回路デザインの仮想の変更を最終的に実行する前に、たとえばコンピュータシステム上で、提案された仮想の変更を分析するために、コンパクトな製造モデルおよび適切なモジュールを含む異なるモジュールを用いてもよい。
【０１０３】
図８は、図７に示されるコレクト・バイ・デザイン補正モジュールに加えてまたはコレクト・バイ・デザイン補正モジュールの代案としてコレクト・バイ・デザイン補正モジュールを適用することのさらなる詳細を示す図である。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８０２において、電子回路デザインを特定するまたは受取る。
【０１０４】
特定されたデザインに加えてなされるべきデザイン変更がないいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８１２に進んで、電子回路を実行する。代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例では８０４において、コンパクトな製造モデルおよび／または適切なモジュールを呼出して、電子回路デザインに対してさまざまな分析またはチェックを行なうように進んでもよい。
【０１０５】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８０６において、電子回路デザインにおける製造影響に関連するホットスポットがあるかどうか判断するためにホットスポットチェックを行なってもよい。電子回路デザインに１つ以上のホットスポットが存在するいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、このような１つ以上のホットスポットを固定するために１つ以上のプロセスを行なってもよい。いくつかの実施例では、１つ以上のプロセスは、金属の厚みを考慮に入れながら金属密度を補正するためのモデルベースの充填プロセスを備える。いくつかの実施例では、１つ以上のプロセスは、金属の厚みの変化をもたらす金属密度を補正するための規則ベースの充填プロセスを備える。
【０１０６】
いくつかの実施例では、８０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインを調整、微調整または修正するための１つ以上のヒントを生成してもよい。いくつかの実施例では、コンパクトな製造モデルおよび適切なモジュールのうちの少なくとも１つは、コンパクトな製造モデルおよび適切なモジュールのうちの少なくとも１つが電子回路デザインを分析または評価した後、ヒントを生成する。
【０１０７】
加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８０６において行なわれたホットスポットチェックに応答して、電子回路を調整、微調整または修正するための１つ以上のヒントを生成する。電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムがホットスポットチェックに応答して１つ以上のヒントを生成するこれらの実施例では、１つ以上のヒントのうちの少なくとも１つが、電子回路デザインに存在するホットスポットを固定することに向けられる。
【０１０８】
７０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行する
ための方法またはシステムは、上で詳細に説明したミリループ７０８を呼出して、仮想の変更の形で１つ以上のヒントを繰返し分析または評価する。１つ以上のヒントがミリループの要件を満たすとミリループが判断するいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８１０において、１つ以上のヒントを１つ以上の技術変更指示（ＥＣＯ）として実行する。
【０１０９】
加えてまたは代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、また、電子回路デザインのさまざまな要件、条件および／または目標を満たしながら技術変更指示を実行し得るかどうか判断するために、８１０における技術変更指示を、評価または分析のために、７０８におけるミリループに転送してもよい。いくつかの実施例では、８１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、技術変更指示を実行する。
【０１１０】
いくつかの実施例では、電子回路デザインのために化学機械研磨（ＣＭＰ）シミュレーションを実行するためのシステムまたはプロセスは、さらに、並列コンピューティングまたは分散コンピューティングを利用して、目的を達成する。
【０１１１】
システムアーキテクチャの概要
図９は、本発明の実施例を実現するのに好適な例示的なコンピューティングシステム１４００のブロック図である。コンピュータシステム１４００は、情報を通信するためのバス１４０６または他の通信機構を含み、バス１４０６または他の通信機構は、プロセッサ１４０７、システムメモリ１４０８（たとえば、ＲＡＭ）、静的記憶装置１４０９（たとえば、ＲＯＭ）、ディスクドライブ１４１０（たとえば、磁気または光）、通信インターフェイス１４１４（たとえば、モデムまたはイーサネット（登録商標）カード）、ディスプレイ１４１１（たとえば、ＣＲＴまたはＬＣＤ）、入力装置１４１２（たとえば、キーボード）、およびカーソル制御装置（図示せず）などのサブシステムおよび装置を相互接続する。
【０１１２】
この発明の一実施例によれば、コンピュータシステム１４００は、システムメモリ１４０８に含まれる１つ以上の命令の１つ以上のシーケンスを実行するプロセッサ１４０７によって、特定の動作を行なう。このような命令は、静的記憶装置１４０９またはディスクドライブ１４１０などの別のコンピュータ読取可能／使用可能媒体からシステムメモリ１４０８に読込まれてもよい。代替的な実施例では、この発明を実現するために、ソフトウェア命令の代わりにまたはソフトウェア命令と組合せて、ハードワイヤード回路を用いてもよい。したがって、この発明の実施例は、ハードウェア回路および／またはソフトウェアの任意の特定の組合せに限定されない。一実施例において、「論理」という用語は、この発明のすべてまたは一部を実現するために用いられるソフトウェアまたはハードウェアの任意の組合せを意味するものとする。
【０１１３】
本明細書で用いられている「コンピュータ読取可能媒体」または「コンピュータ使用可能媒体」という用語は、プロセッサ１４０７に命令を与えて実行することに関与する任意の媒体を指す。このような媒体は、不揮発性媒体、揮発性媒体および伝送媒体を含むがそれらに限定されない多くの形態を取り得る。不揮発性媒体は、たとえばディスクドライブ１４１０などの光または磁気ディスクを含む。揮発性媒体は、システムメモリ１４０８などのダイナミックメモリを含む。
【０１１４】
コンピュータ読取可能媒体の一般的な形態は、たとえば、フロッピー（登録商標）ディスク、フレキシブルディスク、ハードディスク、磁気テープ、その他の磁気媒体、ＣＤ−ＲＯＭ、その他の光媒体、パンチカード、紙テープ、穴のパターンを有するその他の物理
的媒体、ＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＦＬＡＳＨ−ＥＰＲＯＭ、その他のメモリチップもしくはカートリッジ、またはコンピュータが読取ることができるその他の媒体を含む。
【０１１５】
この発明の実施例では、この発明を実施するための命令のシーケンスの実行は、単一のコンピュータシステム１４００によって行なわれる。この発明の他の実施例によれば、通信リンク１４１５（たとえば、ＬＡＮ、ＰＴＳＮまたは無線ネットワーク）によって結合された２つ以上のコンピュータシステム１４００が、互いに連係して、この発明を実施するために必要な命令のシーケンスを実行してもよい。
【０１１６】
コンピュータシステム１４００は、通信リンク１４１５および通信インターフェイス１４１４を介して、プログラムすなわちアプリケーションコードを含むメッセージ、データおよび命令を送受信してもよい。受信したプログラムコードは、受信したままの状態でプロセッサ１４０７によって実行されてもよく、および／または後に実行するためにディスクドライブ１４１０または他の不揮発性記憶装置に格納されてもよい。コンピュータシステム１４００は、また、データインターフェイス１４３３を介してデータベースシステム１４３２と対話してもよく、データインターフェイス１４３３では、コンピュータシステム１４００は、電子設計の情報またはデータをデータベースシステムに格納してもよく、電子設計の情報またはデータをデータベースシステムから取出してもよい。
【０１１７】
前述の明細書では、具体的な実施例を参照してこの発明について説明した。しかしながら、この発明のより広い精神および範囲から逸脱することなくさまざまな修正および変更がなされてもよいことは明らかである。たとえば、プロセス動作の特定の順序を参照して、上記プロセスフローについて説明した。しかしながら、上記プロセス動作の多くの順序は、この発明の範囲または作用に影響を及ぼすことなく変更され得る。したがって、明細書および図面は、限定的な意味ではなく例示的な意味で考えられるべきである。
【技術分野】
【０００１】
背景
この発明は、集積回路（integrated circuit）（「ＩＣ」）デザインを設計して検証するための技術に関する。
【背景技術】
【０００２】
ＩＣは、異なる材料からなる、異なる幾何学的形状の層をシリコンウェハのさまざまな領域上に形成することによって作製される、トランジスタ、論理ゲート、ダイオード、ワイヤなどの多数の電子部品を有する。集積回路のデザインは、回路記述を、レイアウトと呼ばれる幾何学的記述に変える。集積回路の仕様をレイアウトに変換するプロセスは、物理的デザインと呼ばれている。レイアウトは、完成後に、デザイン要件を確実に満たすようにチェックされる。その結果はデザインファイルの組であり、これは次いでパターン生成器ファイルに変換される。パターン生成器ファイルは、光または電子ビームパターン生成器によってマスクと呼ばれるパターンを作り出すために用いられる。その後、ＩＣの作製中に、これらのマスクを用いて、一連のフォトリソグラフィステップによってシリコンウェハ上でチップをパターニングする。したがって、ＩＣの電子部品は、これらのパターンに従ってウェハ上に形成される。
【０００３】
物理的デザインの多くの局面は、コンピュータ支援設計（computer aided design）（ＣＡＤ）ツールまたは電子設計自動化（electronic design automation）（ＥＤＡ）システムで行なわれてもよい。集積回路をデザインするために、設計者は、まず、ハイレベルハードウェア設計言語を用いて、ＩＣデバイスのハイレベル挙動記述を作成する。ＥＤＡシステムは通常、ＩＣデバイスのハイレベル挙動記述を受取り、コンピュータ合成プロセスを用いて、このハイレベル設計言語をさまざまなレベルの抽象化のネットリストに翻訳する。ネットリストは、チップ上のノードおよび部品の相互接続について記述し、たとえばトランジスタおよびダイオードなどの回路プリミティブ、それらの大きさおよび相互接続の情報を含んでいる。
【０００４】
集積回路設計者は、論理回路デザインから物理的な集積回路デザインレイアウトを作成するためにレイアウトＥＤＡアプリケーションプログラムの組を用いてもよい。レイアウトＥＤＡアプリケーションは、異なる材料からなる幾何学的形状を用いて、集積回路上にさまざまな電気部品を作成し、電子部品および回路ＩＣ部品を、さまざまな形状および大きさの幾何学的物体として表現する。
【０００５】
集積回路設計者は、最初の集積回路レイアウトを作成した後、次いでＥＤＡ試験および分析ツールの組を用いて、集積回路レイアウトを試験および最適化する。一般的な試験および最適化ステップは、抽出、検証および圧縮を含む。抽出および検証のステップは、集積回路レイアウトが確実に所望の如く機能するように行なわれる。抽出の試験は、デザインされた集積回路レイアウトの電気特性を「抽出する」ために集積回路レイアウトの幾何学的レイアウトおよび材料組成を分析するプロセスである。検証のステップは、抽出された電気特性を用いて、回路分析ツールによって回路デザインを分析する。
【０００６】
集積回路レイアウトから抽出される一般的な電気特性は、集積回路におけるさまざまな「ネット」（電気的相互接続）のキャパシタンスおよび抵抗を含む。これらの電気特性は、時には「寄生」と称される。なぜなら、これらの電気特性は、設計者によって意図されるものではなく、集積回路デザインの根本的な物理学によって生じるためである。たとえ
ば、集積回路設計者は、導体を用いて集積回路の２つの異なる位置を接続したい場合、理想的には抵抗が０でありかつキャパシタンスが０である完璧な導体を好むであろう。しかしながら、実際の導体の形状、その材料組成、および近傍の他の回路素子との相互作用によって、いくらかの寄生抵抗および寄生キャパシタンスが作り出されることになる。寄生抵抗および寄生キャパシタンスは、デザインされた集積回路の動作に影響を及ぼす。したがって、電気的相互接続に対する寄生抵抗および寄生キャパシタンスの影響を考慮しなければならない。
【０００７】
集積回路レイアウトを試験するために、集積回路設計者は、抽出アプリケーションプログラムを用いて、集積回路レイアウトから寄生抵抗および寄生キャパシタンスを「抽出する」。次いで、集積回路設計者は、抽出された寄生抵抗および寄生キャパシタンス情報を用いて、集積回路を分析し、場合によってはシミュレーションする。寄生抵抗または寄生キャパシタンスが集積回路の好ましくない動作を引起す場合、その好ましくない動作を補正するために集積回路のレイアウトを変更しなければならない。さらに、寄生抵抗および寄生キャパシタンスの量を最小にすることは、電力消費を減少させるかまたは集積回路の動作速度を増大させることによって、集積回路の性能を最適化できる。
【０００８】
銅相互接続は、アルミニウムと比べて、抵抗率および電力消費が低く、エレクトロマイグレーションに対する抵抗が優れているなどの利点のために、１３０ｎｍまたはそれを超える大きさでは主流になっている。一方、銅相互接続は、特に化学機械研磨（chemical-mechanical polishing）（ＣＭＰ）プロセスでは、銅相互接続と隣接する誘電材料との相互作用によって生じる影響のために、集積回路の製造に対して課題ももたらしてきた。これらの影響のうち典型的な影響には、銅の椀状変形および／または誘電浸食に起因する厚みのばらつきがある。厚みのばらつきは、多層デザインではさらに重大な問題をもたらす。厚みのばらつきを補償するために、ダミーメタルフィルが開発され、電子回路デザインに導入されて、鋳造所が通常課す金属密度要件を電子回路デザインが確実に満たすようにしてきた。
【０００９】
電子回路デザインの形状を縮小するための絶え間ない努力により、厚みのばらつきを最小にするまたはよりよく制御するために、規則ベースに対してモデルベースのさまざまなアプローチが提案されてきた。これらのアプローチは、典型的に、電気化学めっきによる銅層および堆積プロセスによる銅シード層を含む銅層、ならびにタンタルまたは窒化タンタル層などのバリア層のトポグラフィックプロファイルを考慮に入れることによって、デザインを最適化するまたは厚みのばらつきを最小にする。モデルベースのアプローチの中には、多層電子回路デザインの蓄積効果を評価するために１つ以上の下にある層を考慮に入れることさえし得るものもある。多くの場合、これらのモデルベースのアプローチによって、電子回路デザインのトポグラフィまたは他の属性の予測または推定がより正確になる。しかしながら、これらのモデルベースのアプローチは、ほとんどの場合、シミュレーションの際に集中計算を伴い、したがって通常は、サインオフ／デザインクロージャ（closure）段階などの電子回路デザインの後の方の段階で実行される。
【００１０】
この１０年または２０年で、リソグラフィシミュレーションが近年さらに注目を集めるようになってきた。なぜなら、フォトマスクの製造コストが増大しつつあり、マスクのデザインにエラーが発生した場合に改訂された一式のフォトマスクを再設計および再製造するための開発時間が増大しつつあるためである。ディープサブミクロン技術の進歩に伴って、分解能向上技術（resolution enhancement techniques）（ＲＥＴ）が、製造しやすさを考慮した設計（design for manufacturability）（ＤＦＭ）を保証するための最も重要な技術のうちの１つになってきた。
【００１１】
しかしながら、ＲＥＴは、集積回路（ＩＣ）デザインに対してさらなる課題をもたらし
得る。これは、より小さな形状サイズを絶え間なく追求するためであり、特にディープサブミクロンおよび増大しつつあるクロック周波数デザインでは、１９３ｎｍλ超高開口数（numerical aperture）（ＮＡ）リソグラフィまたはさらには極端紫外線リソグラフィなどのリソグラフィツール上でより短い波長を用いるためである。たとえば、より高い分解能およびより優れた形状に対する需要が増大しつつあることを満たすために、半導体産業は、より大きな開口数（ＮＡ）を得て、より小さな最小形状を達成するように精力的であった。しかしながら、開口数が大きくなると焦点深度も減少し、このような焦点深度の減少によって、リソグラフィツールが正確な回路を印刷する能力が、ウェハ上のフィルムのトポグラフィのばらつきに対してより敏感になる。より小さな形状およびより高いクロック周波数に向かうこの絶え間ない取組みは、リソグラフィシミュレーションをさらに重要なものにしてきた。
【００１２】
その上、６５ｎｍおよびそれを超える大きさの半導体製造プロセスノードの場合、たとえば電子回路デザインのより高い歩留まりを達成するためまたは電子回路デザインの性能を改良するために、さまざまな半導体製造プロセス（たとえば、化学機械研磨（ＣＭＰ）、エッチングプロセスまたはリソグラフィプロセス）または電子回路の他の局面が引起すばらつきの正確なモデリングが現代の電子回路デザインではより不可欠になってきている。その結果、物理学ベースのモデリングを導入して、たとえばＣＭＰプロセスなどの１つ以上の製造プロセスが引起す各層の厚みおよび／またはトポグラフィのばらつきを予測してきた。これらの物理学ベースのモデルのうちのいくつかは、予測された位置およびデザイン特有の厚みプロファイルを用いることによって、抽出ツールが通常より正確なＲＣ値を抽出できることを実証した。これらの物理学ベースのモデルは、電子回路デザインのサインオフ段階などの後の方の段階ではかなり役立つことが証明されているが、通常は長いシミュレーション時間を必要とし、したがって、フロアプランニング、配置および配線、ならびに配線後の最適化などの電子回路デザインの初期段階では有用性が限定される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、より小さな形状および高いクロック周波数を求めて絶え間なく取組むことで、電子回路デザインプロセスの初期段階で電子回路デザインのばらつきまたは他の局面を明らかにする必要がある。物理学ベースのモデルとは異なって、従来の規則ベースのアプローチは、より短い期間内に結果を出すが、このような結果の正確さは現代の電子回路デザインの要件を満たさない可能性がある。たとえば、フロアプランニング、配置および配線、または配線後の最適化などのデザイン段階中は、デザインクロージャ時間を最小にすることが必須である。なぜなら、密集状態、タイミング、電力およびチップの大きさなどの１つ以上のデザインメトリクスに基づいて所望の解を見出すために通常は複数回繰返して行なうためである。これらの初期デザイン段階では、たとえば特定の層の厚みのばらつきを知っていることは、回路設計者がより現実的かつ正確に回路の性能を査定し、それによってより優れたフロアプランおよび／または配線を選択することを助け得る。
【００１４】
一方、回路設計者は、多くの場合、フロアプランニング、配置および配線、ならびに配線後の最適化などの初期デザイン段階中にさらなる課題を与えられる。たとえば、これらの初期段階中にはまだ未解決のまたは決着がついていない回路の未知の要素がいくつか依然として存在する場合があり、デザインメトリクスおよび／または製造プロセスモデリングの正確さの要件は、サインオフ段階などの後の方の段階のものとは同じでない場合がある。
【００１５】
したがって、回路設計者にスライディングスケール（sliding scale）を与えて、電子回路デザインの結果の組を求める速度と、フロアプランニング、配置および配線、ならびに配線後の最適化などの電子回路デザインの初期段階を含む電子回路デザインのすべての
段階のデザインの正確さとの完璧なバランスを見出すために重要な物理的影響を明らかにするコンパクトな製造モデルを実行するための方法、システムおよびコンピュータプログラム製品が必要である。
【課題を解決するための手段】
【００１６】
概要
電子回路デザインのさまざまな段階中に利用され得るコンパクトな製造モデルを実行するための方法、システムおよびコンピュータプログラム製品のさまざまな実施例を開示する。方法またはシステムのさまざまな実施例は、電子回路デザインを特定するステップと、上記電子回路デザインの一部を作製するために用いられる製造プロセスを特定するステップと、上記製造プロセスのための物理学ベースのデータを特定するステップと、少なくとも一部には上記物理学ベースのデータに基づいて、上記製造プロセスのためのコンパクトな製造モデルを判断または特定するステップとを備え、上記コンパクトな製造モデルは、第１の領域上の電子回路の第１の特性と第２の領域上の電子回路の第２の特性とを相互に関連付け、上記方法はさらに、上記コンパクトな製造モデルを判断または特定する上記ステップの結果を表示するか、または、上記結果をコンピュータ読取可能媒体に格納するステップを備える。
【００１７】
いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、上記電子回路デザインのデザイン段階を特定するステップと、上記デザイン段階の適切な要件を判断するステップとをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、入力を特定するステップと、上記入力について上記電子回路デザインの適切な予測を判断するステップとをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、上記コンパクトな製造モデルを用いて、上記電子回路デザインにおける潜在的な問題エリアを特定するステップをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、上記コンパクトな製造モデルを用いて入力のためのガードバンドを決定するステップをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、仮想の変更を技術変更指示として実行するステップをさらに備えていてもよい。いくつかの実施例では、コンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインのさまざまな段階で利用されてもよく、電子回路デザインのさまざまな段階は、フロアプランニング、配置、配線、配線後の最適化、合成、検証、シミュレーション、タイミング分析、電力分析、製造しやすさを考慮した設計（ＤＦＭ）、クロージャ、またはマスクデータ準備を備える。
【図面の簡単な説明】
【００１８】
【図１】製造のばらつきを明らかにしながら電子回路をデザインするためのプロセスを示す図である。
【図２】いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムのトップレベル図である。
【図３Ａ】いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムを示す図である。
【図３Ｂ】いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムの適切なモジュールについてのさらなる詳細を示す図である。
【図３Ｃ】いくつかの実施例におけるコレクト・バイ・デザイン高速フィードバックモジュールについてのさらなる詳細を示す図である。
【図４Ａ】適切な判断モジュールについてのさらなる詳細を示す図である。
【図４Ｂ】応答表面モジュールについてのさらなる詳細を示す図である。
【図５Ａ】適切な実行モジュールについてのさらなる詳細を示す図である。
【図５Ｂ】いくつかの実施例における別の適切な実行モジュールについてのさらなる詳細を示す図である。
【図６】いくつかの実施例におけるコレクト・バイ・デザイン決定モジュールについてのさらなる詳細を示す図である。
【図７】コレクト・バイ・デザイン高速フィードバックモジュールのコレクト・バイ・デザイン補正モジュールのさらなる詳細を示す図である。
【図８】図７に示されるコレクト・バイ・デザイン補正モジュールに加えてまたはコレクト・バイ・デザイン補正モジュールの代案としてコレクト・バイ・デザイン補正モジュールを適用することのさらなる詳細を示す図である。
【図９】本発明の実施例を実現するのに好適な例示的なコンピューティングシステムのブロック図である。
【発明を実施するための形態】
【００１９】
図面は、本発明の好ましい実施例の構成および実用性を示している。なお、図は一定の比例に応じて描かれておらず、類似の構造または機能の要素は図全体を通じて同様の参照番号で表わされる。本発明の上記のならびに他の利点および目的が如何に得られるかをよりよく認識するために、簡単に上述した本発明のより特定的な説明は、添付の図面に示されるその具体的な実施例を参照することにより表現される。これらの図面がこの発明の典型的な実施例しか示しておらず、したがってその範囲を限定すると考えられるべきではないことを理解して、添付の図面を用いることにより、さらなる特異性および詳細とともにこの発明について記載および説明する。
【００２０】
詳細な説明
この発明のさまざまな実施例は、化学機械研磨（ＣＭＰ）シミュレーションのためのプロセスを実行するための改良された方法、システムおよびコンピュータプログラム製品に向けられている。上記プロセスはさらに、対象の電子回路デザインのためのレイアウトのオンライン評価のステップを備える。オンライン評価のステップは、レイアウトにおける１つ以上の公知のフォトリソグラフィックマスクパターンを認識し、対応するモデルを評価することを備える。この発明の他のならびにさらなる目的、特徴および利点について、詳細な説明、図および特許請求の範囲の中で説明する。
【００２１】
図１は、モデルベースまたは規則ベースの製造プロセスモデルを用いて電子回路デザインを設計または実行して、電子回路デザインのサインオフ段階中に製造プロセスのばらつきを明らかにするための典型的なプロセスのためのシステムまたはプロセスのハイレベル図である。１０２において、たとえばフロアプランニング、配置および配線、または配線後の最適化段階の完了後、電子回路デザインを特定し、受取る。１０４において、製造プロセスのばらつきを明らかにするための方法またはシステムは、サインオフのために１０２から電子回路デザインを受取る。
【００２２】
１０４におけるサインオフ後、製造プロセスのばらつきを明らかにするための方法またはシステムは、いくつかの実施例では電子回路デザインを補正するために１０６にデザインを渡してもよく、または他のいくつかの実施例ではそれぞれの製造プロセス１１０にデザインを渡してもよい。１１０において、１つ以上の試験ウェハまたはパターニングされたウェハが、１０４におけるサインオフ後の電子回路デザインに従って、それぞれの製造プロセスによって製造されてもよい。
【００２３】
次いで、製造プロセスのばらつきを明らかにするための方法またはシステムは、１つ以上の試験ウェハまたはパターニングされたウェハの結果を１０８に渡してもよく、１０８では、製造プロセスのばらつきを明らかにするための方法またはシステムは、１１０から
の試験またはパターニングされたウェハの結果に基づくおよび／または１１０からの試験またはパターニングされたウェハの結果によって較正される電子回路デザインの印刷画像を予測または推定する製造プロセスモデルを利用する。次いで、製造プロセスのばらつきを明らかにするための方法またはシステムは、電子回路デザインの補正、調整または微調整のために、製造プロセスモデル１０８の結果を１０６に渡してもよい。これらのアプローチにおいて、製造プロセスモデルは、モデルベースであってもよく、規則ベースであってもよく、またはそれら２つの組合せであってもよい。
【００２４】
一方で、モデルベースのアプローチは通常、正確さおよび製造の影響の予測に優れているが、通常ははるかにゆっくりとしており、はるかに多くの計算資源を必要とする。他方で、規則ベースのアプローチは通常、解を見出すのにかかる時間は少ないが、その正確さは疑わしい場合がある。より重要なことに、これらのアプローチは通常、１つ以上の試験ウェハまたはパターニングされたウェハの結果に基づいており、または１つ以上の試験ウェハまたはパターニングされたウェハの結果によって較正され、したがって、デザインに対する各補正には、成し遂げるのに数日間またはさらには数週間かかる実際の製造プロセスの較正または変更が必要である。したがって、これらのアプローチは、製造最適化のためのホットスポットの固定およびデザインなどの、迅速なターンアラウンドタイムおよび／またはリアルタイムフィードバックを必要とするデザインタスクには不適当である。
【００２５】
さまざまな実施例が概して、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法、システムおよびコンピュータプログラム製品に向けられる。さまざまな実施例において、コンパクトな製造モデルは、回路設計者にスライディングスケールを提供して、較正の必要なしに速度と結果の正確さとの完璧なバランスを見出す。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するステップは、製造プロセスの背後にある物理学から得られたまたは導き出された統計学的に十分な量のデータを用いて、実際の製造プロセスの較正の必要なしに、各々のコンパクトな製造プロセスを較正する。すなわち、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、規則ベースまたはモデルベースの製造プロセスモデルを較正するために、１つ以上の試験ウェハまたはパターニングされたウェハからのデータを必要としない。このような較正または変更は通常、高価であり、時間がかかる。
【００２６】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コンパクトな製造モデルのこのような較正、変更または修正のために高品質製造モデルシミュレーション結果からデータを受取る。高品質製造モデルは、製造プロセスのためのモデルを表わしており、数学的言語を用いて、製造プロセスの必須の局面を記述し、したがって製造プロセスの物理学をシミュレーションする。すなわち、高品質製造モデルは、電子回路デザインフローで使用可能な製造プロセスの知識を表わしている。
【００２７】
加えてまたは代替的に、高品質製造モデルは、記述的な製造プロセスのモデルを、製造プロセスが如何に機能し得るかという仮説として表わし、未知のまたは予期せぬ事象が製造プロセスに如何に影響を及ぼすかをシミュレーションする。さまざまな実施例において、高品質製造モデルは、スカラー、ベクトルおよび／またはテンソル変数の組、ならびに変数の組の間の１つ以上の関係を確立する数学式および／または経験式の組によって、製造プロセスを記述する。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、高品質製造モデルからデータを受取って、コンパクトな製造モデルと実際の製造プロセスとの１つ以上の相関または関係を養成し、確立する。
【００２８】
他の実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、高品質製造モデルからのデータに加えてまたは高品質製造モデルからのデータの代案として、たとえば鋳造所からの実際の製造結果からデータを受取って、このようなデータを用いて、コンパクトな製造モデルと実際の製造プロセスとの１つ以上の相関または関係を養成し、確立する。これらの実施例では、製造結果を用いて製造プロセスモデルを単に較正する従来のいくつかのアプローチとは異なって、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、統計学的に十分な量のデータを受取って、製造プロセスのためのコンパクトな製造モデルを養成し、コンパクトな製造モデルと実際の製造プロセスとの１つ以上の関係または相関を確立する。
【００２９】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、このようなデータを用いて、人工知能プロセスまたはニューラルネットワークプロセスを利用するプロセスを用いることによって、コンパクトな製造モデルと実際の製造プロセスとの相関および／または関係を養成し、確立する。
【００３０】
さまざまな実施例は、製造プロセスについてこのような養成および確立を一度行なう必要があり、通常は試験ウェハまたはパターニングされたウェハを用いることによってシリコン上で所望の結果を得るために繰返しデザインを修正する必要がある数日間またはさらには数週間に対して、コンパクトな製造モデルと実際の製造プロセスとの相関および関係を９０％以上維持しながら、１時間または数時間以内にこのような養成および確立を完了し得ることを実証した。したがって、さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コンパクトな製造モデルを用いて、十分な正確さを維持しながら迅速なターンアラウンドタイムで、対応する製造プロセスの結果を予測する。そのため、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、通常は迅速なターンアラウンドタイムおよび／またはリアルタイムフィードバックを必要とするフロアプランニング、配置および配線、または配線後の最適化などの初期デザイン段階を含む電子回路デザインフローのすべての段階で用いられてもよい。
【００３１】
図２を参照して、図２は、いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムのトップレベル図である。いくつかの実施例では、２０２、２０４および２０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、フロアプランニング２０２、配置および配線２０４、ならびに配線後の最適化２０６を含む初期段階デザインタスクを行なう。
【００３２】
２１８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、サインオフのために電子回路デザインを２１８に送る。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例では２１４において物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、高品質製造プロセスモデル２１２を用いることによって、２１４において特定されるまたは得られる対応する製造プロセスのための物理学ベースのデータを生成する。
【００３３】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、２１４において特定されたまたは得られた対応する製造プロセスのための物理学ベースのデータを高品質製造プロセスモデル２１２に送って、高品質製造プロセスモデルを微調整、修正または調整する。いくつかの実施例では、電
子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、２１４における電子回路デザインに従って電子回路の少なくとも一部を作製する製造プロセスから物理学ベースのデータを受取るまたは特定する。
【００３４】
他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、２１４において高品質製造プロセスモデルから物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、２１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、物理学ベースのデータを対応する製造プロセスのためのコンパクトな製造モデルに送って、２１０において、コンパクトな製造モデルを養成し、および／またはコンパクトな製造モデルと対応する製造プロセスとの１つ以上の相関または関係を確立する。いくつかの実施例では、２０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コレクト・バイ・デザイン高速フィードバックプロセスを行なう。
【００３５】
図３Ａを参照して、図３Ａは、いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムを示す図である。いくつかの実施例では、３０２、３０４および３０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、フロアプランニング３０２、配置および配線３０４、ならびに配線後の最適化３０６を備える１つ以上の初期段階デザインタスクを行なう。
【００３６】
３１８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、サインオフのために電子回路デザインを３１８に送る。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例では３１４において物理学ベースのデータを受取るまたは特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、高品質製造プロセスモデル３１２を用いることによって、３１４において特定されるまたは得られる対応する製造プロセスのための物理学ベースのデータを受取るまたは特定する。
【００３７】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、３１４において特定されたまたは得られた対応する製造プロセスのための物理学ベースのデータを高品質製造プロセスモデル３１２に送って、高品質製造プロセスモデルを微調整、修正または調整する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、３１４における電子回路デザインに従って電子回路の少なくとも一部を作製する製造プロセスから物理学ベースのデータを受取るまたは特定する。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、３１４において高品質製造プロセスモデル３１２から物理学ベースのデータを受取るまたは特定する。
【００３８】
いくつかの実施例では、３１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、物理学ベースのデータを対応する製造プロセスのためのコンパクトな製造モデルに送って、３１０において、コンパクトな製造モデルを養成し、および／またはコンパクトな製造モデルと対応する製造プロセスとの１つ以上の相関または関係を確立する。
【００３９】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、後続の段落で詳細に説明する適切なモジュールを利
用して、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが物理学ベースのデータを３１０におけるコンパクトな製造モデルに送る前に、物理学ベースのデータを処理する。いくつかの実施例では、３０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コレクト・バイ・デザイン高速フィードバックプロセスを行なう。
【００４０】
図３Ｂを参照して、図３Ｂは、いくつかの実施例において電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムによって利用される適切なモジュール３２０についてのさらなる詳細を示す図である。いくつかの実施例では、適切なモジュールは、適切な判断モジュール３２０２および／または適切な実行モジュール３２０４を備える。適切な判断モジュールおよび適切な実行モジュールについては、後続の段落で詳細に説明する。
【００４１】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、３２０２における適切な判断モジュールを呼出し、適切な判断モジュールの判断または結果を３２０４における適切な実行モジュールに転送し、３２０４では、適切な実行モジュールは、意図された機能を実行し、結果を３１０におけるコンパクトな製造モデルに送る。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、適切な判断モジュールを呼出して、１つ以上の意図された機能を実行し、結果を直接３１０におけるコンパクトな製造モデルに転送する。
【００４２】
図３Ｃを参照して、図３Ｃは、いくつかの実施例におけるコレクト・バイ・デザイン高速フィードバックモジュール３０８についてのさらなる詳細を示す図である。いくつかの実施例では、３０８で示されるコレクト・バイ・デザイン高速フィードバックモジュールは、コレクト・バイ・デザイン決定モジュール３５４を備え、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コレクト・バイ・デザイン決定モジュールを呼出して、３５４において意図された機能を実行し、結果をフロアプランニング３０２、配置および配線３０４、配線後の最適化３０６、および／または他の電子回路デザインタスクに送る。
【００４３】
いくつかの実施例では、３０８で示されるコレクト・バイ・デザイン高速フィードバックモジュールは、補正モジュール３５２を備え、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、補正モジュールを呼出して、３５４において意図された機能を実行し、その結果をフロアプランニング３０２、配置および配線３０４、配線後の最適化３０６、および／または他の電子回路デザインタスクに送る。
【００４４】
図４Ａを参照して、図４Ａは、３２０２における適切な判断モジュールについてのさらなる詳細を示す図である。いくつかの実施例では、４０２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、対象のアプリケーションを特定する。いくつかの実施例では、上記アプリケーションは、電子回路デザインフローの特定の段階のための１つ以上のデザインタスクを備える。一実施例では、電子回路デザインフローの特定の段階は、フロアプランニングを備える。別の実施例では、電子回路デザインフローの特定の段階は、配置および配線を備える。別の実施例では、電子回路デザインフローの特定の段階は、配線後の最適化を備える。いくつかの実施例では、４０４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０２において特定された対象のアプリケーションに基づいて、未知の要素に対処するための感度分析を行なう。
【００４５】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、感度分析を行なって、システムの出力のばらつきまたは不確実性が如何にシステムの入力のばらつきの異なる源または原因に定性的または定量的に割当てられ得るかを判断または特定する。
【００４６】
いくつかの実施例では、ばらつきの源または原因は、電子回路デザインの１つ以上の電気特性、物理特性または熱特性を備える。たとえば、このようなばらつきの源または原因は、電子回路デザインの特徴の厚みであってもよく、キャパシタンスであってもよく、または抵抗であってもよい。加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０２において特定されたアプリケーションに基づいて、出力のばらつきを考慮して、ばらつきの源または原因の各々について絶対重量または相対重量を判断する。いくつかの実施例では、ばらつきの源または原因の各々の重量に基づいて、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、次いで、源または原因の推定のために正確さの度合いを判断してもよい。
【００４７】
加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、また、源または原因の各々について臨界を判断し、源または原因の推定のために正確さの度合いを判断する。たとえば、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、導体の第１の群の厚みがより重要であり、より正確な推定を必要とすると判断し、同じ群の幅がそれほど重要ではなく、したがってそれほど厳しくない要件で事足り得ると判断してもよい。
【００４８】
加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、ばらつきの源もしくは原因の各々またはシステムの強度および／または関連性を判断する。その上、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、サンプリングベースの感度分析を行ない、この分析では、ばらつきの源もしくは原因の値またはモデルの入力の値の１つ以上の組合せについてモデルが繰返し実行される。
【００４９】
他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、ばらつきの源もしくは原因の値または確率密度関数などの確率分布でサンプリングされたモデルの入力の値の１つ以上の組合せについて繰返しモデルを実行する。加えてまたは代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、また、システムの出力の総合不確実性を判断してもよい。
【００５０】
いくつかの実施例では、４０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０４における感度分析の結果に基づいて、１つ以上のアプリケーション特有の要件を判断する。いくつかの実施例では、４０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、応答表面モジュールを呼出して、意図された機能を実行する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、応答表面モジュールを呼出して、第１の領域の特性と第２の領域の第２の特性との１つ以上の相関または関係を確立する。
【００５１】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力と出力との１つ以上の関係または相関を確立す
るために応答表面モジュールを呼出してもよい。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、また、物理またはデザインメトリクス領域における電子回路デザインの１つ以上の特徴の厚みのばらつきと性能領域における歩留まりとの１つ以上の相関または関係を確立するために応答表面モジュールを呼出してもよい。たとえば、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、厚みのばらつきを考慮に入れたときに、銅の滞留、過剰な厚みまたはトポグラフィのばらつき、およびタイミングクロージャなどの問題の影響をよりよく評価するために応答表面モジュールを呼出してもよい。
【００５２】
さまざまな実施例において、応答表面手法は、１つ以上の説明変数（独立変数、予測変数、リグレッサ、被制御変数、操作された変数、または入力変数）と、１つ以上の応答変数（従属変数、リグレッサンド、測定された変数、測定された変数、応答変数、被説明変数、結果変数、実験変数、または出力変数）との関係または相関を調査する。
【００５３】
説明変数（独立変数）とは、応答変数（従属変数）の変化を引起すように故意に操作される変数である。応答変数（従属変数）とは、独立変数に応答して変化することが観察される変数である。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、一次多項式モデルを用いて応答表面モジュールを実行してもよい。
【００５４】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、要因実験計画または一部要因計画を用いて、一次多項式モデルを実行する。分析対象のデザインがより複雑である他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、二次多項式モデルで応答表面モジュールを実行するために中心複合計画を用いてもよい。
【００５５】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、さらに、応答を最適化するために二次多項式モデルを用いてもよい。さまざまな実施例において、「最適化する」という用語は、「最大にする」、「最小にする」、または「１つ以上の特定の標的を達成する」ことを指し得る。
【００５６】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、さらに、複数応答モデルを判断するために類似のプロセスを利用してもよく、複数応答モデルは、１つ以上の入力変数（たとえば、厚み）と複数の関連するまたは関連のない（または従属もしくは独立）応答（たとえば、歩留まりおよびＲＣ）との関係または相関を見出す。
【００５７】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、回帰分析を用いて要因実験または一部要因実験を分析する。説明変数が２つしかないいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、それらの影響が線形であると仮定する。
【００５８】
説明変数について二次または高次効果が見込まれるいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、中心複合計画を備えるより複雑な実験を採用する。複数の説明変数が存在し、それらの組合せが、要因実験において、組合せの数が多いために長い時間がかかりそうであるいくつかの実験では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するため
の方法またはシステムは、一部要因計画を用いることによって応答表面モジュールを実行してもよく、一部要因計画では、方法またはシステムは、要因計画全体のうちの部分集合または一部を考慮して、研究された問題のより重要な特徴についての情報を調査する。
【００５９】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが中心複合計画を採用して応答表面モジュールを実行するいくつかの実施例では、方法またはシステムは、完全な３段階の要因実験を用いる必要なく、１つ以上の応答変数について二次モデルを実行する。
【００６０】
図４Ｂを参照して、図４Ｂは、４０８における応答表面モジュールについてのさらなる詳細を示す図である。いくつかの実施例では、４０８２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第１の領域における１つ以上のメトリクスを特定する。たとえば、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０８２において、デザインメトリクス領域または物理領域における第１のメトリクスとして厚みを特定してもよい。
【００６１】
４０８４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第２の領域における１つ以上のメトリクスを特定する。たとえば、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、４０８４において、性能領域における対応するメトリクスとしてＲＣタイミングを特定してもよい。
【００６２】
いくつかの実施例では、４０８６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第１の領域から第２の領域への伝播を推定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第１の領域と第２の領域との間の翻訳を確立する。たとえば、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例において、物理領域パラメータ（たとえば、厚み）とデザインメトリクス領域（たとえば、ＲＣ、タイミング）との間の応答および／または翻訳を確立してもよい。
【００６３】
４０８８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、第１の領域における１つ以上のメトリクスの予測のためにそれぞれの誤り限界を推定する。たとえば、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、物理領域におけるばらつき（たとえば、厚みのばらつき）をデザインメトリクス領域におけるタイミングまたはＲＣに相互に関連付ける応答表面を確立するために応答表面モジュールを呼出してもよく、それによって、デザインメトリクス領域のためのメトリクスに鑑みて、物理領域のための現実的な誤り限界またはガードバンドを確立する。
【００６４】
図５Ａを参照して、図５Ａは、３２０４における適切な実行モジュールについてのさらなる詳細を示す図である。いくつかの実施例では、適切な実行モジュールは、デザインに依存せず、したがって、異なる電子回路デザインに再使用されてもよい。いくつかの実施例では、適切な実行モジュールは、デザインに依存する。いくつかの実施例では、適切な実行モジュールは、１つ以上の規則ベースのルックアップ表を備える。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、回帰分析を用いることによって適切な実行モジュールを判断し、多項式表現でモジュールを表わす。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、システムまたはモデルへ
の対応する入力に基づいてコンパクトな製造モデルなどのシステムまたはモデルの出力を予測する人工知能アプローチを用いることによって、適切な実行モジュールを実行する。
【００６５】
いくつかの実施例では、５０２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、製造プロセスのフルモデルを特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、５０２において、高品質製造プロセスモデルを特定する。
【００６６】
いくつかの実施例では、５０３において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力を処理して、入力次元または濃度を減少させる。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力次元または濃度を減少させる際に影響範囲アプローチを用いる。これらの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの入力が組合せられてもよい影響のリングまたは範囲を規定する。
【００６７】
さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、特定の製造プロセスについて影響範囲を支配するいくつかのパラメータを考慮に入れるときに、理論的に、経験的に、または実験的に影響範囲を判断する。たとえば、製造プロセスが化学機械研磨（ＣＭＰ）プロセスを備えるいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、影響範囲の判断の際に、理論的に、経験的に、または実験的にパッドの剛性を計算に入れてもよい。
【００６８】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、判断された範囲内ですべての入力を組合せ、このようにして入力の次元または濃度を減少させる。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、判断された範囲内で複数の入力の平均値および偏差をとり、このようにして入力の次元または濃度を減少させる。加えてまたは代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の新しいデザインの導入の結果、入力を処理するように５０３に進んでもよい。
【００６９】
いくつかの実施例では、５０４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能の点でシステムを養成することを備える目的で予測データの組を生成する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、確率論的方法などの統計学的方法を利用して、意図された目的で十分な量のデータが確実に生成されるようにする。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および物理学ベースのデータの入力と出力との１つ以上の関係／相関に従って、予測データの組を生成する。
【００７０】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および対応する製造プロセスのための高品質製造プロセスモデルの入力と出力との１つ以上の関係／相関に従って、予測データの組を生成する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、予測データの組を生成するために人工ニューラルネットワークを用いる。他のいくつかの実施例では、電子回路デザインフロ
ーにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および１つ以上の関係／相関のために１つ以上のルックアップ表を用いて、予測データの組を生成する。
【００７１】
５０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、生成された予測データをサンプリングする。５０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の人工知能設定を特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能の目的でニューラルネットワークを採用する。
【００７２】
いくつかの実施例では、ニューラルネットワークとは、情報処理のための数学および／または計算モデルを用いる、構造的または機能的に相互接続する人工的なノードまたはプログラミング構成体からなる人工ニューラルネットワークまたはシミュレーションされたニューラルネットワークを指し、これは、調査対象のシステムの実際のモデルを実際に構築することなく、計算へのコネクショニスティックアプローチに基づいて生物ニューロンの１つ以上の特性を真似ることによるものである。ニューロン、ニューロード、処理要素またはユニットなどのさまざまな用語は、「構造的または機能的に相互接続する人工的なノード」または「プログラミング構成体」という用語と交換可能に用いられてもよいことに注目されたい。さまざまな実施例において、人工ニューラルネットワークは、人工ニューラルネットワークを通る外部および／または内部情報に基づいてその構造を変化させる適応性のあるシステムを備える。
【００７３】
いくつかの実施例では、５１０において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能養成を行なう。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能システムまたは人工ニューラルネットワークの養成を行なって、コンパクトな製造モデルの入力と出力との１つ以上の関係または相関を見出す、微調整する、調整する、または修正する。
【００７４】
いくつかの実施例では、コンパクトな製造モデルは、コンパクトな製造モデルの入力と出力との関係または相関を記述する１つ以上の汎関数（すなわち、関数の１つ以上の関数）を備える。いくつかの実施例では、コンパクトな製造モデルは、コンパクトな製造モデルの入力と出力との関係または相関を記述する１つ以上の表またはデータベースを備える。いくつかの実施例では、コンパクトな製造モデルは、１つ以上の汎関数および１つ以上の表の組合せを備える。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、速度、正確さおよび収束についてのトレードオフ分析の結果に基づいて、コンパクトな製造モデルを、１つ以上の汎関数として実行するか、１つ以上の表／データベースとして実行するか、汎関数および表／データベースの組合せとして実行するかを判断する。
【００７５】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが５１４においてコンパクトな製造モデルの速度および正確さとデータの対象範囲との許容可能なバランスを見出すいくつかの実施例では、一旦人工知能アプローチの養成が完了すると、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、次いで、５１８においてコンパクトな製造モデルなどのモデルまたはシステムの対応する入力に基づいてシステムの出力を予測するために高速予測モジュール５１６を呼出してもよい。電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが５１４においてコンパクトな製造モデルの速度および正確さとデータの対象範囲との許容可能なバランスを見出すことができないいく
つかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の新しいデザイン５１８をデザインデータベース５１２に追加するように進み、１つ以上の新しいデザインに関連するデータを５０４に戻して、上述のプロセスを繰返す。
【００７６】
図５Ｂを参照して、図５Ｂは、いくつかの実施例における別の適切な実行モジュール３２０４についてのさらなる詳細を示す図である。５５２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路の１つ以上の新しいデザインを特定する。
【００７７】
いくつかの実施例では、５５４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、モデルの速度と正確さとの許容可能なバランスを見出すことができるかどうか、ならびにデータが１つ以上の新しいデザインに対して十分な対象範囲を提供するかどうかを判断する。電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが許容可能なバランスおよび対象範囲を見出すいくつかの実施例では、方法またはシステムは、高速予測モジュール５５６を呼出し、５５８において入力に従って高速予測出力を発生させる。
【００７８】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムがモデルの速度と正確さとの許容可能なバランスまたはデータの対象範囲を見出すことができないいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、５６０において、１つ以上の新しいデザインをデザインデータベースに追加する。
【００７９】
いくつかの実施例では、５６２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能の点でシステムを養成することを備える１つ以上の目的で予測データの組を生成する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、確率論的方法などの統計学的方法を利用して、意図された目的で十分な量のデータが確実に生成されるようにする。
【００８０】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および物理学ベースのデータの入力と出力との１つ以上の関係／相関に従って、予測データの組を生成する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および対応する製造プロセスのための高品質製造プロセスモデルの入力と出力との１つ以上の関係／相関に従って、予測データの組を生成する。
【００８１】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、予測データの組を生成するために人工ニューラルネットワークを用いる。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力、出力、および１つ以上の関係／相関のために１つ以上のルックアップ表を用いて、予測データの組を生成する。
【００８２】
加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の新しいデザインの導入の結果、５７２において、入力を処理して、入力の次元または濃度を減少させるように進む。これらの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、５７２において入力を処理した後、５６２に
おいて予測データの組を生成するように進む。
【００８３】
いくつかの実施例では、５７０において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、製造プロセスのフルモデルを特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、５７０において、高品質製造プロセスモデルを特定する。
【００８４】
いくつかの実施例では、５７２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力を処理して、入力次元または濃度を減少させる。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、入力次元または濃度を減少させる際に影響範囲アプローチを用いる。これらの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの入力が組合せられてもよい影響のリングまたは範囲を規定する。
【００８５】
さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、特定の製造プロセスについて影響範囲を支配するいくつかのパラメータを考慮に入れるときに、理論的に、経験的に、または実験的に影響範囲を判断する。たとえば、製造プロセスが化学機械研磨（ＣＭＰ）プロセスを備えるいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、影響範囲を判断する際に、理論的に、経験的に、または実験的にパッドの剛性を計算に入れてもよい。
【００８６】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、判断された範囲内ですべての入力を組合せ、このようにして入力の次元または濃度を減少させる。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、判断された範囲内で複数の入力の平均値および偏差をとり、このようにして入力の次元または濃度を減少させる。加えてまたは代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の新しいデザインの導入の結果、入力を処理するように５７２に進んでもよい。
【００８７】
５６４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、生成された予測データをサンプリングする。５６６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、１つ以上の人工知能設定を特定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能の目的でニューラルネットワークを採用する。
【００８８】
いくつかの実施例では、５６８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能養成を行なう。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、人工知能システムまたは人工ニューラルネットワークの養成を行なって、コンパクトな製造モデルの入力と出力との１つ以上の関係または相関を見出す、微調整する、調整する、または修正する。
【００８９】
いくつかの実施例では、コンパクトな製造モデルは、コンパクトな製造モデルの入力と出力との関係または相関を記述する１つ以上の汎関数（すなわち、関数の１つ以上の関数）を備える。いくつかの実施例では、コンパクトな製造モデルは、コンパクトな製造モデ
ルの入力と出力との関係または相関を記述する１つ以上の表またはデータベースを備える。
【００９０】
いくつかの実施例では、コンパクトな製造モデルは、１つ以上の汎関数および１つ以上の表の組合せを備える。さまざまな実施例において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、速度、正確さおよび収束についてのトレードオフ分析の結果に基づいて、コンパクトな製造モデルを、１つ以上の汎関数として実行するか、１つ以上の表／データベースとして実行するか、または汎関数および表／データベースの組合せとして実行するかを判断する。
【００９１】
いくつかの実施例では、一旦人工知能アプローチの養成が完了すると、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、次いで、５５８においてコンパクトな製造モデルなどのモデルまたはシステムの対応する入力に基づいてシステムの出力を予測するために高速予測モジュール５５６を呼出してもよい。
【００９２】
図６を参照して、図６は、いくつかの実施例におけるコレクト・バイ・デザイン決定モジュール３５４についてのさらなる詳細を示す図である。いくつかの実施例では、６０２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインを特定する。いくつかの実施例では、６０４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン特徴などの入力および／または歩留まりに対する性能影響などの出力のための情報を特定する。
【００９３】
６０６において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、コンパクトな製造モデルを用いて、電子回路デザインにおける潜在的なホットスポットを特定、予測、または推定する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、モデルベースのメタルフィルアルゴリズムを利用して、特定された潜在的なホットスポットを固定する。さまざまな実施例において、ホットスポットとは、厚みのばらつきが高い電子回路デザインにおけるエリアを表わしている。
【００９４】
いくつかの実施例では、６０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン特徴などの入力および／または歩留まりに対する性能影響などの出力に関連する１つ以上の応答表面を特定する。たとえば、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、誘電層の厚みのばらつきおよび歩留まりに対する影響に関連する応答表面を特定してもよい。いくつかの実施例では、６１０において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、スコーリング能力（scoring capability）を決定する。いくつかの実施例では、６１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、６０８において特定された応答表面に基づいて、入力の各々について現実的なガードバンドを決定する。
【００９５】
図７を参照して、図７は、コレクト・バイ・デザイン高速フィードバックモジュール３０８のコレクト・バイ・デザイン補正モジュール３５２のさらなる詳細を示す図である。いくつかの実施例では、７０２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインを受取るまたは特定する。いくつかの実施例では、７０４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、実行すべきデザイン変更が
あるかどうか判断する。
【００９６】
７１８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが実行すべきデザイン変更がないと判断する場合、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、７１８に進んで、デザインを実行する。電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが実行すべきデザイン変更があると判断するいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例では７０６においてコンパクトな製造モデルを呼出す。
【００９７】
いくつかの実施例では、７０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、ミリループ７０８を繰返し呼出して、仮想の変更を用いることによって如何にデザイン変更を実行するか判断する。７１８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムのミリループが如何にデザイン変更を実行するか判断する場合、いくつかの実施例では、方法またはシステムは、７１８においてデザイン変更のための技術変更指示（engineering change order）（ＥＣＯ）を発行する。いくつかの実施例では、７２０において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、技術変更指示（ＥＣＯ）を実行する。
【００９８】
さまざまな実施例において、ミリループ７０８は、コンパクトな製造モデルとともに機能して、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが特定したデザイン変更に応答して、仮想の変更を行なうおよび／または分析する。いくつかの実施例では、ミリループ７０８は７１０から開始し、７１０では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、対応する製造プロセスの１つ以上の製造影響を受取るまたは特定する。
【００９９】
いくつかの実施例では、７１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン変更を有する電子回路デザインの評価に適当であるように考案または判断される１つ以上の費用関数を特定するまたは求める。
【０１００】
いくつかの実施例では、７１４において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムのミリループは、入力デザイン変更を有する電子回路デザインが１つ以上の費用関数の目標を満たすかどうか判断する。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン変更を有する電子回路デザインが１つ以上の費用関数を最小にするかどうか判断する。他のいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、デザイン変更を有する電子回路デザインが１つ以上の費用関数の１つ以上の目的を最適化するかどうか判断する。
【０１０１】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが、１つ以上の費用関数の目標のうちの１つを満たさないと判断するさまざまな実施例では、方法またはシステムは、７１６において、１つ以上の仮想の変更を用いることによって、電子回路デザインを調整、修正または微調整する。
【０１０２】
電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムが１つ以上の仮想の変更を生成するさまざまな実施例では、方法またはシステム
は、コンパクトな製造モデルを用いることによって１つ以上の仮想の変更を評価または分析して、デザインが１つ以上の仮想の変更に如何に反応するか判断する。たとえば、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインを修正するように提案される仮想の変更を生成してもよく、次いで、方法またはシステムは、たとえば技術変更指示の形で電子回路デザインの仮想の変更を最終的に実行する前に、たとえばコンピュータシステム上で、提案された仮想の変更を分析するために、コンパクトな製造モデルおよび適切なモジュールを含む異なるモジュールを用いてもよい。
【０１０３】
図８は、図７に示されるコレクト・バイ・デザイン補正モジュールに加えてまたはコレクト・バイ・デザイン補正モジュールの代案としてコレクト・バイ・デザイン補正モジュールを適用することのさらなる詳細を示す図である。いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８０２において、電子回路デザインを特定するまたは受取る。
【０１０４】
特定されたデザインに加えてなされるべきデザイン変更がないいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８１２に進んで、電子回路を実行する。代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、いくつかの実施例では８０４において、コンパクトな製造モデルおよび／または適切なモジュールを呼出して、電子回路デザインに対してさまざまな分析またはチェックを行なうように進んでもよい。
【０１０５】
いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８０６において、電子回路デザインにおける製造影響に関連するホットスポットがあるかどうか判断するためにホットスポットチェックを行なってもよい。電子回路デザインに１つ以上のホットスポットが存在するいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、このような１つ以上のホットスポットを固定するために１つ以上のプロセスを行なってもよい。いくつかの実施例では、１つ以上のプロセスは、金属の厚みを考慮に入れながら金属密度を補正するためのモデルベースの充填プロセスを備える。いくつかの実施例では、１つ以上のプロセスは、金属の厚みの変化をもたらす金属密度を補正するための規則ベースの充填プロセスを備える。
【０１０６】
いくつかの実施例では、８０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、電子回路デザインを調整、微調整または修正するための１つ以上のヒントを生成してもよい。いくつかの実施例では、コンパクトな製造モデルおよび適切なモジュールのうちの少なくとも１つは、コンパクトな製造モデルおよび適切なモジュールのうちの少なくとも１つが電子回路デザインを分析または評価した後、ヒントを生成する。
【０１０７】
加えてまたは代替的に、いくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８０６において行なわれたホットスポットチェックに応答して、電子回路を調整、微調整または修正するための１つ以上のヒントを生成する。電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムがホットスポットチェックに応答して１つ以上のヒントを生成するこれらの実施例では、１つ以上のヒントのうちの少なくとも１つが、電子回路デザインに存在するホットスポットを固定することに向けられる。
【０１０８】
７０８において、電子回路デザインフローにおいてコンパクトな製造モデルを実行する
ための方法またはシステムは、上で詳細に説明したミリループ７０８を呼出して、仮想の変更の形で１つ以上のヒントを繰返し分析または評価する。１つ以上のヒントがミリループの要件を満たすとミリループが判断するいくつかの実施例では、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、８１０において、１つ以上のヒントを１つ以上の技術変更指示（ＥＣＯ）として実行する。
【０１０９】
加えてまたは代替的に、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、また、電子回路デザインのさまざまな要件、条件および／または目標を満たしながら技術変更指示を実行し得るかどうか判断するために、８１０における技術変更指示を、評価または分析のために、７０８におけるミリループに転送してもよい。いくつかの実施例では、８１２において、電子回路デザインフローにおいてコンパクトな製造モデルを実行するための方法またはシステムは、技術変更指示を実行する。
【０１１０】
いくつかの実施例では、電子回路デザインのために化学機械研磨（ＣＭＰ）シミュレーションを実行するためのシステムまたはプロセスは、さらに、並列コンピューティングまたは分散コンピューティングを利用して、目的を達成する。
【０１１１】
システムアーキテクチャの概要
図９は、本発明の実施例を実現するのに好適な例示的なコンピューティングシステム１４００のブロック図である。コンピュータシステム１４００は、情報を通信するためのバス１４０６または他の通信機構を含み、バス１４０６または他の通信機構は、プロセッサ１４０７、システムメモリ１４０８（たとえば、ＲＡＭ）、静的記憶装置１４０９（たとえば、ＲＯＭ）、ディスクドライブ１４１０（たとえば、磁気または光）、通信インターフェイス１４１４（たとえば、モデムまたはイーサネット（登録商標）カード）、ディスプレイ１４１１（たとえば、ＣＲＴまたはＬＣＤ）、入力装置１４１２（たとえば、キーボード）、およびカーソル制御装置（図示せず）などのサブシステムおよび装置を相互接続する。
【０１１２】
この発明の一実施例によれば、コンピュータシステム１４００は、システムメモリ１４０８に含まれる１つ以上の命令の１つ以上のシーケンスを実行するプロセッサ１４０７によって、特定の動作を行なう。このような命令は、静的記憶装置１４０９またはディスクドライブ１４１０などの別のコンピュータ読取可能／使用可能媒体からシステムメモリ１４０８に読込まれてもよい。代替的な実施例では、この発明を実現するために、ソフトウェア命令の代わりにまたはソフトウェア命令と組合せて、ハードワイヤード回路を用いてもよい。したがって、この発明の実施例は、ハードウェア回路および／またはソフトウェアの任意の特定の組合せに限定されない。一実施例において、「論理」という用語は、この発明のすべてまたは一部を実現するために用いられるソフトウェアまたはハードウェアの任意の組合せを意味するものとする。
【０１１３】
本明細書で用いられている「コンピュータ読取可能媒体」または「コンピュータ使用可能媒体」という用語は、プロセッサ１４０７に命令を与えて実行することに関与する任意の媒体を指す。このような媒体は、不揮発性媒体、揮発性媒体および伝送媒体を含むがそれらに限定されない多くの形態を取り得る。不揮発性媒体は、たとえばディスクドライブ１４１０などの光または磁気ディスクを含む。揮発性媒体は、システムメモリ１４０８などのダイナミックメモリを含む。
【０１１４】
コンピュータ読取可能媒体の一般的な形態は、たとえば、フロッピー（登録商標）ディスク、フレキシブルディスク、ハードディスク、磁気テープ、その他の磁気媒体、ＣＤ−ＲＯＭ、その他の光媒体、パンチカード、紙テープ、穴のパターンを有するその他の物理
的媒体、ＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＦＬＡＳＨ−ＥＰＲＯＭ、その他のメモリチップもしくはカートリッジ、またはコンピュータが読取ることができるその他の媒体を含む。
【０１１５】
この発明の実施例では、この発明を実施するための命令のシーケンスの実行は、単一のコンピュータシステム１４００によって行なわれる。この発明の他の実施例によれば、通信リンク１４１５（たとえば、ＬＡＮ、ＰＴＳＮまたは無線ネットワーク）によって結合された２つ以上のコンピュータシステム１４００が、互いに連係して、この発明を実施するために必要な命令のシーケンスを実行してもよい。
【０１１６】
コンピュータシステム１４００は、通信リンク１４１５および通信インターフェイス１４１４を介して、プログラムすなわちアプリケーションコードを含むメッセージ、データおよび命令を送受信してもよい。受信したプログラムコードは、受信したままの状態でプロセッサ１４０７によって実行されてもよく、および／または後に実行するためにディスクドライブ１４１０または他の不揮発性記憶装置に格納されてもよい。コンピュータシステム１４００は、また、データインターフェイス１４３３を介してデータベースシステム１４３２と対話してもよく、データインターフェイス１４３３では、コンピュータシステム１４００は、電子設計の情報またはデータをデータベースシステムに格納してもよく、電子設計の情報またはデータをデータベースシステムから取出してもよい。
【０１１７】
前述の明細書では、具体的な実施例を参照してこの発明について説明した。しかしながら、この発明のより広い精神および範囲から逸脱することなくさまざまな修正および変更がなされてもよいことは明らかである。たとえば、プロセス動作の特定の順序を参照して、上記プロセスフローについて説明した。しかしながら、上記プロセス動作の多くの順序は、この発明の範囲または作用に影響を及ぼすことなく変更され得る。したがって、明細書および図面は、限定的な意味ではなく例示的な意味で考えられるべきである。
【特許請求の範囲】
【請求項１】
電子回路デザインのさまざまな段階中にコンパクトな製造モデルを実行するための、機械によって実行される方法であって、
前記電子回路デザインを特定するステップと、
前記電子回路デザインの一部を作製するために用いられる製造プロセスを特定するステップと、
前記製造プロセスのための物理学ベースのデータを特定するステップと、
少なくとも一部には前記物理学ベースのデータに基づいて、前記製造プロセスのためのコンパクトな製造モデルを判断または特定するステップとを備え、前記コンパクトな製造モデルは、第１の領域上の電子回路の第１の特性と第２の領域上の電子回路の第２の特性とを相互に関連付け、前記方法はさらに、
前記コンパクトな製造モデルを判断または特定する前記ステップの結果を表示するか、または、前記結果をコンピュータ読取可能媒体に格納するステップを備える、機械によって実行される方法。
【請求項２】
前記電子回路デザインのデザイン段階を特定するステップと、
前記デザイン段階の適切な要件を判断するステップとをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項３】
前記デザイン段階の前記適切な要件を判断する前記ステップは、
特定の目標のための複数の入力の中で少なくとも１つの鍵となる寄与因子を特定するステップと、
前記少なくとも１つの鍵となる寄与因子と前記特定の目標との相関を判断するステップと、
少なくとも前記相関に基づいて、前記デザイン段階の前記適切な要件を判断するステップとを備える、請求項２に記載の機械によって実行される方法。
【請求項４】
前記鍵となる寄与因子と前記特定の目標との前記相関を判断する前記ステップは、
第１の領域上の第１のメトリクスを特定するステップと、
第２の領域上の第２のメトリクスを特定するステップと、
前記第１の領域と前記第２の領域との相関または関係を確立するステップとを備える、請求項３に記載の機械によって実行される方法。
【請求項５】
前記鍵となる寄与因子と前記特定の目標との前記相関を判断する前記ステップは、
前記第２の領域上の前記第２のメトリクスに基づいて、前記第１の領域上の前記第１のメトリクスの限界を判断するステップをさらに備える、請求項４に記載の機械によって実行される方法。
【請求項６】
前記特定の目標のための前記複数の入力の中で前記少なくとも１つの鍵となる寄与因子を特定する前記ステップは、
前記複数の入力を特定するステップと、
前記複数の入力のうちの１つのばらつきと前記特定の目標との相関を特定するステップと、
少なくとも一部には定量的または定性的な相関に基づいて、前記少なくとも１つの鍵となる寄与因子を特定するステップとを備える、請求項３に記載の機械によって実行される方法。
【請求項７】
前記複数の入力のうちの１つのばらつきと前記特定の目標との前記相関は、定量的または定性的である、請求項６に記載の機械によって実行される方法。
【請求項８】
入力を特定するステップと、
前記入力について前記電子回路デザインの適切な予測を判断するステップとをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項９】
前記電子回路デザインの適切な予測を判断する前記ステップは、
養成データの組を用いることによって、複数の入力と前記コンパクトな製造モデルの出力との関係を判断するステップを備える、請求項８に記載の機械によって実行される方法。
【請求項１０】
前記電子回路デザインの適切な予測を判断する前記ステップは、
第１の基準を特定するステップと、
第１の複数の入力を処理するステップとをさらに備える、請求項９に記載の機械によって実行される方法。
【請求項１１】
前記第１の基準は、前記コンパクトな製造モデルの速度と前記コンパクトな製造モデルの結果の正確さとのバランスを備える、請求項１０に記載の機械によって実行される方法。
【請求項１２】
前記第１の複数の入力を処理する前記ステップは、
影響範囲を判断または特定するステップと、
前記影響範囲内で複数の入力を組合せるステップとを備える、請求項１０に記載の機械によって実行される方法。
【請求項１３】
養成データの組を用いることによって第１の複数の入力と前記コンパクトな製造モデルの出力との関係を判断するステップは、人工ニューラルネットワークを用いて行なわれる、請求項７に記載の機械によって実行される方法。
【請求項１４】
前記コンパクトな製造モデルを用いて、前記電子回路デザインにおける潜在的な問題エリアを特定するステップをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項１５】
潜在的な問題エリアは、ホットスポットを備える、請求項１１に記載の機械によって実行される方法。
【請求項１６】
前記コンパクトな製造モデルを用いて入力のためのガードバンドを決定するステップをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項１７】
仮想の変更を技術変更指示として実行するステップをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項１８】
前記仮想の変更が前記電子回路デザインの目標を満たすかどうか判断するステップをさらに備える、請求項１７に記載の機械によって実行される方法。
【請求項１９】
前記コンパクトな製造モデルを用いてヒントを生成するステップと、
前記ヒントを仮想の変更として実行するステップとをさらに備える、請求項１８に記載の機械によって実行される方法。
【請求項２０】
前記コンパクトな製造モデルを用いてヒントを生成するステップは、特定されたデザイン変更に応答して行なわれる、請求項１３に記載の機械によって実行される方法。
【請求項２１】
デザイン段階は、フロアプランニング、配置、配線、または配線後の最適化を備える、請求項１に記載の機械によって実行される方法。
【請求項２２】
方法ステップを実行するための手段を有するシステムとして、または、方法ステップを実行するために実行可能なコードを有するコンピュータ使用可能記憶媒体を備えるコンピュータプログラム製品として実行される、請求項１から２１に記載の方法。
【請求項１】
電子回路デザインのさまざまな段階中にコンパクトな製造モデルを実行するための、機械によって実行される方法であって、
前記電子回路デザインを特定するステップと、
前記電子回路デザインの一部を作製するために用いられる製造プロセスを特定するステップと、
前記製造プロセスのための物理学ベースのデータを特定するステップと、
少なくとも一部には前記物理学ベースのデータに基づいて、前記製造プロセスのためのコンパクトな製造モデルを判断または特定するステップとを備え、前記コンパクトな製造モデルは、第１の領域上の電子回路の第１の特性と第２の領域上の電子回路の第２の特性とを相互に関連付け、前記方法はさらに、
前記コンパクトな製造モデルを判断または特定する前記ステップの結果を表示するか、または、前記結果をコンピュータ読取可能媒体に格納するステップを備える、機械によって実行される方法。
【請求項２】
前記電子回路デザインのデザイン段階を特定するステップと、
前記デザイン段階の適切な要件を判断するステップとをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項３】
前記デザイン段階の前記適切な要件を判断する前記ステップは、
特定の目標のための複数の入力の中で少なくとも１つの鍵となる寄与因子を特定するステップと、
前記少なくとも１つの鍵となる寄与因子と前記特定の目標との相関を判断するステップと、
少なくとも前記相関に基づいて、前記デザイン段階の前記適切な要件を判断するステップとを備える、請求項２に記載の機械によって実行される方法。
【請求項４】
前記鍵となる寄与因子と前記特定の目標との前記相関を判断する前記ステップは、
第１の領域上の第１のメトリクスを特定するステップと、
第２の領域上の第２のメトリクスを特定するステップと、
前記第１の領域と前記第２の領域との相関または関係を確立するステップとを備える、請求項３に記載の機械によって実行される方法。
【請求項５】
前記鍵となる寄与因子と前記特定の目標との前記相関を判断する前記ステップは、
前記第２の領域上の前記第２のメトリクスに基づいて、前記第１の領域上の前記第１のメトリクスの限界を判断するステップをさらに備える、請求項４に記載の機械によって実行される方法。
【請求項６】
前記特定の目標のための前記複数の入力の中で前記少なくとも１つの鍵となる寄与因子を特定する前記ステップは、
前記複数の入力を特定するステップと、
前記複数の入力のうちの１つのばらつきと前記特定の目標との相関を特定するステップと、
少なくとも一部には定量的または定性的な相関に基づいて、前記少なくとも１つの鍵となる寄与因子を特定するステップとを備える、請求項３に記載の機械によって実行される方法。
【請求項７】
前記複数の入力のうちの１つのばらつきと前記特定の目標との前記相関は、定量的または定性的である、請求項６に記載の機械によって実行される方法。
【請求項８】
入力を特定するステップと、
前記入力について前記電子回路デザインの適切な予測を判断するステップとをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項９】
前記電子回路デザインの適切な予測を判断する前記ステップは、
養成データの組を用いることによって、複数の入力と前記コンパクトな製造モデルの出力との関係を判断するステップを備える、請求項８に記載の機械によって実行される方法。
【請求項１０】
前記電子回路デザインの適切な予測を判断する前記ステップは、
第１の基準を特定するステップと、
第１の複数の入力を処理するステップとをさらに備える、請求項９に記載の機械によって実行される方法。
【請求項１１】
前記第１の基準は、前記コンパクトな製造モデルの速度と前記コンパクトな製造モデルの結果の正確さとのバランスを備える、請求項１０に記載の機械によって実行される方法。
【請求項１２】
前記第１の複数の入力を処理する前記ステップは、
影響範囲を判断または特定するステップと、
前記影響範囲内で複数の入力を組合せるステップとを備える、請求項１０に記載の機械によって実行される方法。
【請求項１３】
養成データの組を用いることによって第１の複数の入力と前記コンパクトな製造モデルの出力との関係を判断するステップは、人工ニューラルネットワークを用いて行なわれる、請求項７に記載の機械によって実行される方法。
【請求項１４】
前記コンパクトな製造モデルを用いて、前記電子回路デザインにおける潜在的な問題エリアを特定するステップをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項１５】
潜在的な問題エリアは、ホットスポットを備える、請求項１１に記載の機械によって実行される方法。
【請求項１６】
前記コンパクトな製造モデルを用いて入力のためのガードバンドを決定するステップをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項１７】
仮想の変更を技術変更指示として実行するステップをさらに備える、請求項１に記載の機械によって実行される方法。
【請求項１８】
前記仮想の変更が前記電子回路デザインの目標を満たすかどうか判断するステップをさらに備える、請求項１７に記載の機械によって実行される方法。
【請求項１９】
前記コンパクトな製造モデルを用いてヒントを生成するステップと、
前記ヒントを仮想の変更として実行するステップとをさらに備える、請求項１８に記載の機械によって実行される方法。
【請求項２０】
前記コンパクトな製造モデルを用いてヒントを生成するステップは、特定されたデザイン変更に応答して行なわれる、請求項１３に記載の機械によって実行される方法。
【請求項２１】
デザイン段階は、フロアプランニング、配置、配線、または配線後の最適化を備える、請求項１に記載の機械によって実行される方法。
【請求項２２】
方法ステップを実行するための手段を有するシステムとして、または、方法ステップを実行するために実行可能なコードを有するコンピュータ使用可能記憶媒体を備えるコンピュータプログラム製品として実行される、請求項１から２１に記載の方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−９２４７０（Ｐ２０１０−９２４７０Ａ）
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−２２１９１９（Ｐ２００９−２２１９１９）
【出願日】平成２１年９月２８日（２００９．９．２８）
【出願人】（５０１１３１００３）ケイデンス デザイン システムズ インコーポレイテッド (16)
【Ｆターム（参考）】
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００９−２２１９１９（Ｐ２００９−２２１９１９）
【出願日】平成２１年９月２８日（２００９．９．２８）
【出願人】（５０１１３１００３）ケイデンス デザイン システムズ インコーポレイテッド (16)
【Ｆターム（参考）】
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