電子回路
【課題】負性抵抗回路において反射特性を向上させること。
【解決手段】制御端子、第１端子および第２端子を有する第１トランジスタとＱ１、前記第１トランジスタの前記第２端子に接続された制御端子、第１端子およびＤＣ電源が接続される第２端子を有する第２トランジスタＱ２と、前記第１トランジスタの前記第１端子と前記第２トランジスタの前記第１端子との信号を前記第１トランジスタの制御端子に共通に帰還させる正帰還回路２２と、前記第２トランジスタの前記第１端子と前記正帰還回路との間に接続された第１キャパシタＣ１と、前記第１トランジスタの前記第２端子と前記第２トランジスタの前記制御端子との間の第１ノードＮ１と、前記第２トランジスタの前記第１端子と前記第１キャパシタとの間の第２ノードＮ２と、をＤＣ的に接続する経路１２と、を具備する電子回路。
【解決手段】制御端子、第１端子および第２端子を有する第１トランジスタとＱ１、前記第１トランジスタの前記第２端子に接続された制御端子、第１端子およびＤＣ電源が接続される第２端子を有する第２トランジスタＱ２と、前記第１トランジスタの前記第１端子と前記第２トランジスタの前記第１端子との信号を前記第１トランジスタの制御端子に共通に帰還させる正帰還回路２２と、前記第２トランジスタの前記第１端子と前記正帰還回路との間に接続された第１キャパシタＣ１と、前記第１トランジスタの前記第２端子と前記第２トランジスタの前記制御端子との間の第１ノードＮ１と、前記第２トランジスタの前記第１端子と前記第１キャパシタとの間の第２ノードＮ２と、をＤＣ的に接続する経路１２と、を具備する電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、特に、発振回路を有する電子回路に関する。
【背景技術】
【０００２】
発振回路は、トランジスタ等の能動素子に正帰還をかけることにより、負性抵抗回路を形成することにより実現される。例えば、特許文献１には、ソースからゲートに正帰還をかけるカレントリユース型の負性抵抗回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０３５０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば能動素子として用いるトランジスタの遮断周波数ｆｔに比べ相対的に高い発振周波数を得ようとしても、所望の周波数において十分な負性抵抗回路の反射特性が得られない場合がある。このため、発振が不安定になる場合がある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、負性抵抗回路において反射特性を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、制御端子、第１端子および第２端子を有する第１トランジスタと、前記第１トランジスタの前記第２端子に接続された制御端子、第１端子およびＤＣ電源が接続される第２端子を有する第２トランジスタと、前記第１トランジスタの前記第１端子と前記第２トランジスタの前記第１端子との信号を前記第１トランジスタの制御端子に共通に帰還させる正帰還回路と、前記第２トランジスタの前記第１端子と前記正帰還回路との間に接続された第１キャパシタと、前記第１トランジスタの前記第２端子と前記第２トランジスタの前記制御端子との間の第１ノードと、前記第２トランジスタの前記第１端子と前記第１キャパシタとの間の第２ノードと、をＤＣ的に接続する経路と、を具備することを特徴とする電子回路である。本発明によれば、複数段のトランジスタを共通に正帰還できるため負性抵抗回路の反射特性を向上させることができる。
【０００７】
上記構成において、前記第１ノードと前記第２ノードとの間に設けられた分布定数線路を具備する構成とすることができる。この構成によれば、負性抵抗回路の反射特性をより向上させることができる。
【０００８】
上記構成において、前記分布定数線路は容量性である構成とすることができる。この構成によれば、負性抵抗回路の反射特性をより向上させることができる。
【０００９】
上記構成において、前記第１ノードと前記第２ノードとの間に前記分布定数線路に直列に接続されたスパイラルインダクタを具備する構成とすることができる。この構成によれば、分布定数線路の線路長を短くし、小型化が可能となる。
【００１０】
上記構成において、前記第１ノードと前記第２ノードとの間に設けられた第１抵抗を具備する構成とすることができる。
【００１１】
上記構成において、前記帰還回路は、インダクタンス素子を含む構成とすることができる。
【００１２】
上記構成において、前記帰還回路は、前記インダクタンス素子と直列に接続された第２抵抗と、前記第２抵抗に並列に接続された第２キャパシタとを有する構成とすることができる。この構成によれば、第２抵抗による損失を抑制することができる。
【発明の効果】
【００１３】
本発明によれば、複数段のトランジスタを共通に正帰還できるため負性抵抗回路の反射特性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、比較例に係る電子回路の回路図である。
【図２】図２は、実施例１に係る電子回路の回路図である。
【図３】図３は、実施例２に係る電子回路の回路図である。
【図４】図４は、実施例３に係る電子回路の回路図である。
【図５】図５は、実施例４に係る電子回路の回路図である。
【図６】図６は、シミュレーションに用いたトランジスタのＳ２１およびゲインＧａｍａｘを示す図である。
【図７】図７は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。
【図８】図８は、実施例５に係る電子回路の回路図である。
【図９】図９は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。
【図１０】図１０は、実施例６に係る電子回路の回路図である。
【図１１】図１１は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。
【図１２】図１２は、実施例７に係る電子回路の回路図である。
【図１３】図１３は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１５】
まず、比較例について説明する。図１は、比較例に係る電子回路の回路図である。図１にように、比較例に係る電子回路１００ａは、負性抵抗回路９０と共振回路９２を有している。図１の入力端子ＩＮから右側の回路が負性抵抗回路９０であり、左側の回路が共振回路９２である。負性抵抗回路９０は発振信号を出力し、共振回路９２は、負性抵抗回路９０の発振周波数を共振周波数に固定させる。共振回路９２としては、例えば、共振用の分布定数線路ＬＣが用いられる。
【００１６】
負性抵抗回路９０は、主に、トランジスタＱおよび正帰還回路２０を有している。トランジスタＱは、例えばバイポーラトランジスタである。トランジスタＱのベースは整合用の分布定数線路Ｌ２１を介し共振用の分布定数線路ＬＣに接続されている。また、トランジスタＱのベースには、電源Ｖｃｃ２からローパスフィルタであるインダクタＬ１２およびキャパシタＣ１２を介しＤＣ（Direct Current）電圧が供給される。抵抗Ｒ２１およびＲ２２は電圧供給用の抵抗である。
【００１７】
トランジスタＱのエミッタは、正帰還回路２０を介し接地される。正帰還回路２０は例えばキャパシタＣ２０である。また、トランジスタＱのエミッタは、キャパシタＣ２０とは並列に抵抗Ｒ２０およびスパイラルインダクタＬ２０を直列に介し接地される。抵抗Ｒ２０およびスパイラルインダクタＬ２０は、エミッタをＤＣ的に接地させる。
【００１８】
トランジスタＱのコレクタには、電源Ｖｃｃ１からローパスフィルタであるインダクタＬ１１およびキャパシタＣ１１を介し電源が供給される。また、コレクタと出力端子ＯＵＴとの間には、整合用分布定数線路Ｌ２２およびＤＣカット用キャパシタＣ２１が接続される。
【００１９】
例えば、トランジスタＱとして、遮断周波数ｆｔが３５ＧＨｚのＩｎＧａＰ系のＨＢＴ（Heterojunction Bipolar Transistor）を用いた場合、入力端子ＩＮから負性抵抗回路９０をみた反射特性Ｓ１１が高周波数で低くなってしまう。例えば、反射特性Ｓ１１を向上させるため整合状態を調整しても、発振周波数３８ＧＨｚではＳ１１は３ｄＢ程度にしかならない。３８ＧＨｚの発振信号を逓倍し、７６ＧＨｚ帯に用いる場合、例えば−４０℃〜１２５℃で安定して発振状態を保つためには、負性抵抗回路９０のＳ１１は６ｄＢ以上あることが好ましい。このように、遮断周波数ｆｔが比較的低いトランジスタを用い、比較的高い発振周波数の発振信号を生成する場合、反射特性が低く安定した発振状態が得られないという課題がある。
【００２０】
以下に上記課題を解決する実施例について説明する。
【実施例１】
【００２１】
実施例１は、トランジスタとしてバイポーラトランジスタを用いた例である。図２は、実施例１に係る電子回路の回路図である。図２のように、実施例１の電子回路１００の負性抵抗回路９０は、第１トランジスタＱ１および第２トランジスタＱ２を備えている。第１トランジスタＱ１のベース（制御端子）は整合用の分布定数線路Ｌ５を介し共振回路９２に接続されている。第１トランジスタＱ１のエミッタ（第１端子）は、ノードＮ３に接続されている。ノードＮ３は正帰還回路２２を介し接地されている。ここで、正帰還回路２２は、例えば第２抵抗Ｒ２および分布定数線路Ｌ１が直列に接続されている。第１トランジスタＱ１のコレクタ（第２端子）は、第１線路１０を介し第２トランジスタＱ２のベース（制御端子）に接続されている。第１線路１０としては、整合用の分布定数線路Ｌ３、ＤＣカット用のキャパシタＣ３および整合用の分布定数線路Ｌ４が直列に接続されている。このように、第２トランジスタＱ２のベースに第１トランジスタＱ１のコレクタが入力する。また、第１トランジスタＱ１のコレクタと第２トランジスタＱ２のベースとの間の第１ノードＮ１と、第２トランジスタＱ２のエミッタ（第１端子）と第１キャパシタＣ１との間の第２ノードＮ２と、は第２経路１２を介しＤＣ的に接続されている。第２線路１２は、分布定数線路Ｌ２および第１抵抗Ｒ１が直列に接続されている。
【００２２】
第２トランジスタＱ２のエミッタは、ＤＣカット用の第１キャパシタＣ１を介しノードＮ３に接続されている。第２トランジスタＱ２のコレクタは、整合用の分布定数線路Ｌ６およびＤＣカットキャパシタＣ４を直列に介し出力端子ＯＵＴに接続される。分布定数線路Ｌ６とキャパシタＣ４との間のノードには、ローパスフィルタを構成するキャパシタＣ１１およびインダクタＬ１１を介し電源Ｖｃｃ１からＤＣ電圧が供給される。これにより、第２トランジスタＱ２のコレクタにＤＣ電源Ｖｃｃ１が接続される。第１トランジスタＱ１のベースおよび第２トランジスタＱ２のベースには電源Ｖｃｃ２から電圧が供給される。それぞれのベースには、それぞれのエミッタに対し、１．３Ｖ程度の電位差となるように電圧が印加される。抵抗Ｒ１１〜Ｒ１４は電圧分割用の抵抗であり、キャパシタＣ１２はローパスフィルタ用のキャパシタである。
【００２３】
電子回路１００においては、第２トランジスタＱ２のエミッタと第３ノードＮ３との間に第１キャパシタＣ１が設けられているため、第２トランジスタＱ２のエミッタから第３ノードＮ３には、ＤＣ電流が流れることができない。このため、電源Ｖｃｃ１から図中の点線矢印のように、インダクタＬ１１、分布定数線路Ｌ６、第２トランジスタＱ２、第２線路（抵抗Ｒ１、分布定数線路Ｌ）、第１トランジスタＱ１、第２抵抗Ｒ２および分布定数線路Ｌ１を介しＤＣ電流が流れる。一方、第１トランジスタＱ１の出力信号の高周波成分は主に第１線路１０を介し第２トランジスタＱ２のベースに出力される。ここで、例えば分布定数線路Ｌ２を４／λ線路（λは、使用周波数の信号の波長）とすることにより、高周波信号として第２線路１２はオープンとなる。
【００２４】
第１トランジスタＱ１のエミッタからは正帰還回路２２を介し高周波信号が共振回路９２を介し第１トランジスタＱ１のベースに帰還される。また、例えば第１キャパシタＣ１を高周波信号を通過させる容量値とすることにより、第２トランジスタＱ２のエミッタからの高周波信号は、正帰還回路２２を介し第１トランジスタＱ１のベースに帰還される。このように、正帰還回路２２は、第１トランジスタＱ１のエミッタと第２トランジスタＱ２のエミッタとの高周波信号を第１トランジスタＱ１のベースに共通に帰還させる。
【００２５】
実施例１によれば、第１トランジスタＱ１に供給されたＤＣ電流が第２経路１２を介し第１トランジスタＱ１にも供給される。一方、第１トランジスタＱ１の高周波出力信号は、第２経路１２とは別の第１経路１０を介し第２トランジスタＱ２のベースに供給される。第１トランジスタＱ１およびＱ２のエミッタは共通に正帰還回路２２を介し第１トランジスタＱ１のベースに帰還される。このような構成により、２段の第１トランジスタＱ１および第２トラインジスタＱ２を共通に正帰還できるため負性抵抗回路９０の反射特性を改善することができる。さらに、第１トランジスタＱ１および第２トランジスタＱ２で共通のＤＣ電流を用いるため、電流を削減することができる。
【００２６】
比較例においては、エミッタ接地接続のトランジスタＱではトランジスタＱのベースとエミッタでは逆位相となる。このため、トランジスタＱのエミッタからコレクタに正帰還をかけるためには、正帰還回路２０としてキャパシタＣ２０を用いることになる。一方、実施例１では、エミッタ接地の第１トランジスタＱ１および第２トランジスタＱ２が２段縦続接続されている。このため、第１トランジスタＱ１のベースと第２トランジスタＱ２のエミッタとは同位相となる。このため、実施例１の正帰還回路２０の分布定数線路Ｌ１はインダクタンス素子でもよい。図１のインダクタＬ２０が不要となるので、小型化が可能となる。また、キャパシタはインダクタに対し特性がばらつきやすい。実施例１では、正帰還回路２０を小型化し、特性のばらつきを削減することもできる。
【００２７】
なお、実施例１では、トランジスタが２段の例を説明したが、トランジスタは３段以上でもよい。
【実施例２】
【００２８】
実施例２は、トランジスタとしてＦＥＴ（Field Effect Transistor）を用いた例である。図３は、実施例２に係る電子回路の回路図である。実施例１の図２と比較し、バイポーラトランジスタである第１トランジスタＱ１およびＱ２の代わりにＦＥＴである第１トランジスタＱ１１および第２トランジスタＱ１２を用いている。第１経路１０に電源が接続しておらず、ＤＣカットキャパシタＣ３および分布定数線路Ｌ４が接続されていない。また、電源Ｖｃｃ２も接続されていない。これは、バイポーラトランジスタでは、エミッタに対しベースをプラスの電位（例えば１．３Ｖ以上）とすることになるが、ＦＥＴでは、ソースに対しゲートが０Ｖ以下の電位差でもよいためである。例えば、図３では、第２トランジスタＱ１２のソースに対しゲートが−０．２５Ｖとなるように抵抗Ｒ１を設定している。このように、第１抵抗Ｒ１を第１ノードＮ１と第２ノードＮ２との間に設けることにより、第２トランジスタＱ１２のゲートにソースに対し電圧を印加することができる。第１トランジスタＱ１１についても、ソースに対しゲートが−０．２５Ｖとなるように抵抗Ｒ１１、第２抵抗Ｒ２の抵抗値を設定している。
【００２９】
実施例２のように、第１トランジスタおよび第２トランジスタとしてＦＥＴを用いることもできる。この場合、ソースが第１端子に、ドレインが第２端子に、ゲートが制御端子に対応する。
【実施例３】
【００３０】
実施例３は、ＶＣＯ（Voltage Control Oscillator）の例である。図４は実施例３に係る電子回路の回路図である。図４のように、共振回路９２ａは可変容量ダイオードＤ３０、抵抗Ｒ３０およびキャパシタＣ３０を備えている。分布定数線路ＬＣの負性抵抗回路９０に接続されている一端とは反対側の他端にダイオードＤ３０のカソードが接続されている。ダイオードＤ３０のアノードは接地されている。分布定数回路ＬＣの他端は抵抗Ｒ３０を介し制御電圧Ｖｃが印加されている。制御端子Ｖｃにはローパスフィルタ用のキャパシタＣ３０が接続されている。制御端子Ｖｃに制御電圧を印加することにより、ダイオードＤ３０の容量値を変化させ、共振周波数を所望の周波数に設定することができる。実施例３のように、電子回路はＶＣＯとすることもできる。
【実施例４】
【００３１】
実施例４は、実施例１の具体例である。図５は、実施例４に係る電子回路の回路図である。図５を参照し、実施例１の図２に比較し、第２抵抗Ｒ２に並列に第２キャパシタＣ２が接続されている。分布定数線路Ｌ６とキャパシタＣ４との間のノードと、グランドとの間に整合用のキャパシタＣ５が接続されている。第２キャパシタＣ２を発振周波数で低インピーダンスとすることで、第２抵抗Ｒ２による損失を抑制できる。
【００３２】
図５の各素子を表１のように設定し、シミュレーションを行なった。なお、以下、分布定数線路については、基板厚が７５μｍ、比誘電率が１３．１、配線厚が３μｍ、配線幅が１０μｍ、Ｔａｎδが０．００７とし、表内の数字は長さとしてシミュレーションを行っている。発振周波数が３８ＧＨｚのとき分布定数線路の長さが７４０μｍのときが約４／λである。表１の分布定数線路Ｌ１の長さが５５０μｍの場合、約λ／５．４で誘導性となり、０．８５ｎＨに相当する。分布定数線路Ｌ２の長さが２３４０μｍの場合、約４／５λで容量性となり、０．０１９ｐＦとなる。
【表１】
【００３３】
図６は、シミュレーションに用いたトランジスタのＳ２１およびゲインＧａｍａｘを示す図である。トランジスタとしては、エミッタサイズが２０×２μｍのＩｎＧａＰ系のＨＢＴ（Heterojunction Bipolar Transistor）を用いた。図６より、Ｓ２１がほぼ３２．５ＧＨｚで０ｄＢとなる。すなわち、シミュレーションに用いたＨＢＴの遮断周波数ｆｔは約３２．５ＧＨｚである。使用する周波数３８ＧＨｚでは、Ｓ２１は−１．５８ｄＢ、Ｇａｍａｘは５．２６ｄＢである。
【００３４】
図７は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。３８ＧＨｚにおいて、入力端子ＩＮから負性抵抗回路９０をみた反射特性Ｓ１１が６ｄＢ以上となる。分布定数線路Ｌ２の長さを変更しシミュレーションしたところ、分布定数線路Ｌ２の長さは１／４λ（つまりオープン）でなくてもよく、容量性の場合、Ｓ１１を高くできることがわかった。よって、分布定数線路Ｌ２の長さは、例えば、｛（１／４〜１／２）＋ｎ／２｝λ（ｎは整数）とすることが好ましい。また、分布定数線路Ｌ１の長さを変更しシミュレーションしたところ、分布定数線路Ｌ１は誘導性であることが好ましい、例えば、｛（１／２０〜１／４）＋ｎ／２｝（ｎは整数）とすることが好ましいことがわかった。なお、Ｌ１は１／４λの場合オープン、Ｌ２は１／２λの場合ショート、１／４λの場合オープンとなるが、このような場合でもＳ１１を高めることができることが確認できた。
【００３５】
実施例４のように、分布定数線路Ｌ２を第１ノードＮ１と第２ノードＮ２との間に設ける。これにより、負性抵抗回路９０の反射特性を向上させることができる。特に、分布定数線路Ｌ２を容量性とすることにより、負性抵抗回路９０の反射特性をより向上させることができる。
【００３６】
また、正帰還回路２２として、インダクタンス素子である分布定数線路Ｌ１に直列に接続された第２抵抗Ｒ２と、第２抵抗Ｒ２に並列に接続された第２キャパシタＣ２とを有することもできる。これにより、第２抵抗Ｒ２による損失を抑制することができる。
【実施例５】
【００３７】
実施例５は、実施例４にさらに整合用の分布定数線路を付加した例である。図８は、実施例５に係る電子回路の回路図である。図８を参照し、実施例４の図５と比較し、第１トランジスタＱ１のエミッタとノードＮ３との間に整合用の分布定数線路Ｌ７が、第２トランジスタＱ２のエミッタと第１キャパシタＣ１との間に整合用の分布定数線路Ｌ８が接続されている。その他の構成は図５と同じであり説明を省略する。
【００３８】
図８の各素子を表２のように設定し、シミュレーションを行なった。
【表２】
【００３９】
図９は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。図９のように、３８ＧＨｚのＳ１１は１０ｄＢ近くにすることができる。このように、分布定数線路Ｌ７およびＬ８を付加することにより、Ｓ１１をさらに向上させることができる。
【実施例６】
【００４０】
実施例６は、実施例４の分布定数線路Ｌ２を変更した例である。図１０は、実施例６に係る電子回路の回路図である。図１０を参照し、実施例４の図５と比較し、分布定数線路Ｌ２を分布定数線路Ｌ２１、スパイラルインダクタＬ２０および分布定数線路Ｌ２２を直列に接続したものに変更している。その他の構成は図５と同じであり説明を省略する。
【００４１】
図１０の各素子を表３のように設定し、シミュレーションを行なった。ここで、分布定数線路Ｌ２１、スパイラルインダクタＬ２０および分布定数線路Ｌ２２は、ライン長が約２／５λである。
【表３】
【００４２】
図１１は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。図１１のように、３８ＧＨｚのＳ１１を実施例４と同程度とすることができる。これは、スパイラルインダクタＬ２０の並列の容量成分が付加され、Ｌ２１、Ｌ２０およびＬ２２が実施例４の分布定数線路Ｌ２の５／４λと同程度の容量性を有するためと考えられる。このように、スパイラルインダクタＬ２０を第１ノードＮ１と第２ノードＮ２との間に分布定数線路Ｌ２１およびＬ２２に直列に接続する。これにより、線路長を短くし、小型化が可能となる。
【実施例７】
【００４３】
実施例７は、実施例５と実施例６とを組み合わせた例である。図１２は、実施例７に係る電子回路の回路図である。図１２を参照し、実施例４の図５と比較し、分布定数線路Ｌ２を分布定数線路Ｌ２１、スパイラルインダクタＬ２０および分布定数線路Ｌ２２を直列に接続したものに変更している。また、第１トランジスタＱ１のエミッタとノードＮ３との間に整合用の分布定数線路Ｌ７が、第２トランジスタＱ２のエミッタと第１キャパシタＣ１との間に整合用の分布定数線路Ｌ８が接続されている。その他の構成は図５と同じであり説明を省略する。
【００４４】
図１２の各素子を表４のように設定し、シミュレーションを行なった。
【表４】
【００４５】
図１３は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。図１３のように、Ｓ１１特性を実施例５の図９と同程度とすることができる。このように、反射特性Ｓ１１を向上させることができる。さらに、実施例６と同様に、分布定数線路Ｌ２の一部をインダクタに置き換えることにより、線路長を短くし、小型化が可能となる。
【００４６】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４７】
１０ 第１経路
１２ 第２経路
２２ 正帰還回路
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｑ１ 第１トランジスタ
Ｑ２ 第２トランジスタ
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Ｌ２ 分布定数線路
Ｌ２０ スパイラルインダクタ
【技術分野】
【０００１】
本発明は、電子回路に関し、特に、発振回路を有する電子回路に関する。
【背景技術】
【０００２】
発振回路は、トランジスタ等の能動素子に正帰還をかけることにより、負性抵抗回路を形成することにより実現される。例えば、特許文献１には、ソースからゲートに正帰還をかけるカレントリユース型の負性抵抗回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０３５０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば能動素子として用いるトランジスタの遮断周波数ｆｔに比べ相対的に高い発振周波数を得ようとしても、所望の周波数において十分な負性抵抗回路の反射特性が得られない場合がある。このため、発振が不安定になる場合がある。
【０００５】
本発明は、上記課題に鑑みなされたものであり、負性抵抗回路において反射特性を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、制御端子、第１端子および第２端子を有する第１トランジスタと、前記第１トランジスタの前記第２端子に接続された制御端子、第１端子およびＤＣ電源が接続される第２端子を有する第２トランジスタと、前記第１トランジスタの前記第１端子と前記第２トランジスタの前記第１端子との信号を前記第１トランジスタの制御端子に共通に帰還させる正帰還回路と、前記第２トランジスタの前記第１端子と前記正帰還回路との間に接続された第１キャパシタと、前記第１トランジスタの前記第２端子と前記第２トランジスタの前記制御端子との間の第１ノードと、前記第２トランジスタの前記第１端子と前記第１キャパシタとの間の第２ノードと、をＤＣ的に接続する経路と、を具備することを特徴とする電子回路である。本発明によれば、複数段のトランジスタを共通に正帰還できるため負性抵抗回路の反射特性を向上させることができる。
【０００７】
上記構成において、前記第１ノードと前記第２ノードとの間に設けられた分布定数線路を具備する構成とすることができる。この構成によれば、負性抵抗回路の反射特性をより向上させることができる。
【０００８】
上記構成において、前記分布定数線路は容量性である構成とすることができる。この構成によれば、負性抵抗回路の反射特性をより向上させることができる。
【０００９】
上記構成において、前記第１ノードと前記第２ノードとの間に前記分布定数線路に直列に接続されたスパイラルインダクタを具備する構成とすることができる。この構成によれば、分布定数線路の線路長を短くし、小型化が可能となる。
【００１０】
上記構成において、前記第１ノードと前記第２ノードとの間に設けられた第１抵抗を具備する構成とすることができる。
【００１１】
上記構成において、前記帰還回路は、インダクタンス素子を含む構成とすることができる。
【００１２】
上記構成において、前記帰還回路は、前記インダクタンス素子と直列に接続された第２抵抗と、前記第２抵抗に並列に接続された第２キャパシタとを有する構成とすることができる。この構成によれば、第２抵抗による損失を抑制することができる。
【発明の効果】
【００１３】
本発明によれば、複数段のトランジスタを共通に正帰還できるため負性抵抗回路の反射特性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、比較例に係る電子回路の回路図である。
【図２】図２は、実施例１に係る電子回路の回路図である。
【図３】図３は、実施例２に係る電子回路の回路図である。
【図４】図４は、実施例３に係る電子回路の回路図である。
【図５】図５は、実施例４に係る電子回路の回路図である。
【図６】図６は、シミュレーションに用いたトランジスタのＳ２１およびゲインＧａｍａｘを示す図である。
【図７】図７は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。
【図８】図８は、実施例５に係る電子回路の回路図である。
【図９】図９は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。
【図１０】図１０は、実施例６に係る電子回路の回路図である。
【図１１】図１１は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。
【図１２】図１２は、実施例７に係る電子回路の回路図である。
【図１３】図１３は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１５】
まず、比較例について説明する。図１は、比較例に係る電子回路の回路図である。図１にように、比較例に係る電子回路１００ａは、負性抵抗回路９０と共振回路９２を有している。図１の入力端子ＩＮから右側の回路が負性抵抗回路９０であり、左側の回路が共振回路９２である。負性抵抗回路９０は発振信号を出力し、共振回路９２は、負性抵抗回路９０の発振周波数を共振周波数に固定させる。共振回路９２としては、例えば、共振用の分布定数線路ＬＣが用いられる。
【００１６】
負性抵抗回路９０は、主に、トランジスタＱおよび正帰還回路２０を有している。トランジスタＱは、例えばバイポーラトランジスタである。トランジスタＱのベースは整合用の分布定数線路Ｌ２１を介し共振用の分布定数線路ＬＣに接続されている。また、トランジスタＱのベースには、電源Ｖｃｃ２からローパスフィルタであるインダクタＬ１２およびキャパシタＣ１２を介しＤＣ（Direct Current）電圧が供給される。抵抗Ｒ２１およびＲ２２は電圧供給用の抵抗である。
【００１７】
トランジスタＱのエミッタは、正帰還回路２０を介し接地される。正帰還回路２０は例えばキャパシタＣ２０である。また、トランジスタＱのエミッタは、キャパシタＣ２０とは並列に抵抗Ｒ２０およびスパイラルインダクタＬ２０を直列に介し接地される。抵抗Ｒ２０およびスパイラルインダクタＬ２０は、エミッタをＤＣ的に接地させる。
【００１８】
トランジスタＱのコレクタには、電源Ｖｃｃ１からローパスフィルタであるインダクタＬ１１およびキャパシタＣ１１を介し電源が供給される。また、コレクタと出力端子ＯＵＴとの間には、整合用分布定数線路Ｌ２２およびＤＣカット用キャパシタＣ２１が接続される。
【００１９】
例えば、トランジスタＱとして、遮断周波数ｆｔが３５ＧＨｚのＩｎＧａＰ系のＨＢＴ（Heterojunction Bipolar Transistor）を用いた場合、入力端子ＩＮから負性抵抗回路９０をみた反射特性Ｓ１１が高周波数で低くなってしまう。例えば、反射特性Ｓ１１を向上させるため整合状態を調整しても、発振周波数３８ＧＨｚではＳ１１は３ｄＢ程度にしかならない。３８ＧＨｚの発振信号を逓倍し、７６ＧＨｚ帯に用いる場合、例えば−４０℃〜１２５℃で安定して発振状態を保つためには、負性抵抗回路９０のＳ１１は６ｄＢ以上あることが好ましい。このように、遮断周波数ｆｔが比較的低いトランジスタを用い、比較的高い発振周波数の発振信号を生成する場合、反射特性が低く安定した発振状態が得られないという課題がある。
【００２０】
以下に上記課題を解決する実施例について説明する。
【実施例１】
【００２１】
実施例１は、トランジスタとしてバイポーラトランジスタを用いた例である。図２は、実施例１に係る電子回路の回路図である。図２のように、実施例１の電子回路１００の負性抵抗回路９０は、第１トランジスタＱ１および第２トランジスタＱ２を備えている。第１トランジスタＱ１のベース（制御端子）は整合用の分布定数線路Ｌ５を介し共振回路９２に接続されている。第１トランジスタＱ１のエミッタ（第１端子）は、ノードＮ３に接続されている。ノードＮ３は正帰還回路２２を介し接地されている。ここで、正帰還回路２２は、例えば第２抵抗Ｒ２および分布定数線路Ｌ１が直列に接続されている。第１トランジスタＱ１のコレクタ（第２端子）は、第１線路１０を介し第２トランジスタＱ２のベース（制御端子）に接続されている。第１線路１０としては、整合用の分布定数線路Ｌ３、ＤＣカット用のキャパシタＣ３および整合用の分布定数線路Ｌ４が直列に接続されている。このように、第２トランジスタＱ２のベースに第１トランジスタＱ１のコレクタが入力する。また、第１トランジスタＱ１のコレクタと第２トランジスタＱ２のベースとの間の第１ノードＮ１と、第２トランジスタＱ２のエミッタ（第１端子）と第１キャパシタＣ１との間の第２ノードＮ２と、は第２経路１２を介しＤＣ的に接続されている。第２線路１２は、分布定数線路Ｌ２および第１抵抗Ｒ１が直列に接続されている。
【００２２】
第２トランジスタＱ２のエミッタは、ＤＣカット用の第１キャパシタＣ１を介しノードＮ３に接続されている。第２トランジスタＱ２のコレクタは、整合用の分布定数線路Ｌ６およびＤＣカットキャパシタＣ４を直列に介し出力端子ＯＵＴに接続される。分布定数線路Ｌ６とキャパシタＣ４との間のノードには、ローパスフィルタを構成するキャパシタＣ１１およびインダクタＬ１１を介し電源Ｖｃｃ１からＤＣ電圧が供給される。これにより、第２トランジスタＱ２のコレクタにＤＣ電源Ｖｃｃ１が接続される。第１トランジスタＱ１のベースおよび第２トランジスタＱ２のベースには電源Ｖｃｃ２から電圧が供給される。それぞれのベースには、それぞれのエミッタに対し、１．３Ｖ程度の電位差となるように電圧が印加される。抵抗Ｒ１１〜Ｒ１４は電圧分割用の抵抗であり、キャパシタＣ１２はローパスフィルタ用のキャパシタである。
【００２３】
電子回路１００においては、第２トランジスタＱ２のエミッタと第３ノードＮ３との間に第１キャパシタＣ１が設けられているため、第２トランジスタＱ２のエミッタから第３ノードＮ３には、ＤＣ電流が流れることができない。このため、電源Ｖｃｃ１から図中の点線矢印のように、インダクタＬ１１、分布定数線路Ｌ６、第２トランジスタＱ２、第２線路（抵抗Ｒ１、分布定数線路Ｌ）、第１トランジスタＱ１、第２抵抗Ｒ２および分布定数線路Ｌ１を介しＤＣ電流が流れる。一方、第１トランジスタＱ１の出力信号の高周波成分は主に第１線路１０を介し第２トランジスタＱ２のベースに出力される。ここで、例えば分布定数線路Ｌ２を４／λ線路（λは、使用周波数の信号の波長）とすることにより、高周波信号として第２線路１２はオープンとなる。
【００２４】
第１トランジスタＱ１のエミッタからは正帰還回路２２を介し高周波信号が共振回路９２を介し第１トランジスタＱ１のベースに帰還される。また、例えば第１キャパシタＣ１を高周波信号を通過させる容量値とすることにより、第２トランジスタＱ２のエミッタからの高周波信号は、正帰還回路２２を介し第１トランジスタＱ１のベースに帰還される。このように、正帰還回路２２は、第１トランジスタＱ１のエミッタと第２トランジスタＱ２のエミッタとの高周波信号を第１トランジスタＱ１のベースに共通に帰還させる。
【００２５】
実施例１によれば、第１トランジスタＱ１に供給されたＤＣ電流が第２経路１２を介し第１トランジスタＱ１にも供給される。一方、第１トランジスタＱ１の高周波出力信号は、第２経路１２とは別の第１経路１０を介し第２トランジスタＱ２のベースに供給される。第１トランジスタＱ１およびＱ２のエミッタは共通に正帰還回路２２を介し第１トランジスタＱ１のベースに帰還される。このような構成により、２段の第１トランジスタＱ１および第２トラインジスタＱ２を共通に正帰還できるため負性抵抗回路９０の反射特性を改善することができる。さらに、第１トランジスタＱ１および第２トランジスタＱ２で共通のＤＣ電流を用いるため、電流を削減することができる。
【００２６】
比較例においては、エミッタ接地接続のトランジスタＱではトランジスタＱのベースとエミッタでは逆位相となる。このため、トランジスタＱのエミッタからコレクタに正帰還をかけるためには、正帰還回路２０としてキャパシタＣ２０を用いることになる。一方、実施例１では、エミッタ接地の第１トランジスタＱ１および第２トランジスタＱ２が２段縦続接続されている。このため、第１トランジスタＱ１のベースと第２トランジスタＱ２のエミッタとは同位相となる。このため、実施例１の正帰還回路２０の分布定数線路Ｌ１はインダクタンス素子でもよい。図１のインダクタＬ２０が不要となるので、小型化が可能となる。また、キャパシタはインダクタに対し特性がばらつきやすい。実施例１では、正帰還回路２０を小型化し、特性のばらつきを削減することもできる。
【００２７】
なお、実施例１では、トランジスタが２段の例を説明したが、トランジスタは３段以上でもよい。
【実施例２】
【００２８】
実施例２は、トランジスタとしてＦＥＴ（Field Effect Transistor）を用いた例である。図３は、実施例２に係る電子回路の回路図である。実施例１の図２と比較し、バイポーラトランジスタである第１トランジスタＱ１およびＱ２の代わりにＦＥＴである第１トランジスタＱ１１および第２トランジスタＱ１２を用いている。第１経路１０に電源が接続しておらず、ＤＣカットキャパシタＣ３および分布定数線路Ｌ４が接続されていない。また、電源Ｖｃｃ２も接続されていない。これは、バイポーラトランジスタでは、エミッタに対しベースをプラスの電位（例えば１．３Ｖ以上）とすることになるが、ＦＥＴでは、ソースに対しゲートが０Ｖ以下の電位差でもよいためである。例えば、図３では、第２トランジスタＱ１２のソースに対しゲートが−０．２５Ｖとなるように抵抗Ｒ１を設定している。このように、第１抵抗Ｒ１を第１ノードＮ１と第２ノードＮ２との間に設けることにより、第２トランジスタＱ１２のゲートにソースに対し電圧を印加することができる。第１トランジスタＱ１１についても、ソースに対しゲートが−０．２５Ｖとなるように抵抗Ｒ１１、第２抵抗Ｒ２の抵抗値を設定している。
【００２９】
実施例２のように、第１トランジスタおよび第２トランジスタとしてＦＥＴを用いることもできる。この場合、ソースが第１端子に、ドレインが第２端子に、ゲートが制御端子に対応する。
【実施例３】
【００３０】
実施例３は、ＶＣＯ（Voltage Control Oscillator）の例である。図４は実施例３に係る電子回路の回路図である。図４のように、共振回路９２ａは可変容量ダイオードＤ３０、抵抗Ｒ３０およびキャパシタＣ３０を備えている。分布定数線路ＬＣの負性抵抗回路９０に接続されている一端とは反対側の他端にダイオードＤ３０のカソードが接続されている。ダイオードＤ３０のアノードは接地されている。分布定数回路ＬＣの他端は抵抗Ｒ３０を介し制御電圧Ｖｃが印加されている。制御端子Ｖｃにはローパスフィルタ用のキャパシタＣ３０が接続されている。制御端子Ｖｃに制御電圧を印加することにより、ダイオードＤ３０の容量値を変化させ、共振周波数を所望の周波数に設定することができる。実施例３のように、電子回路はＶＣＯとすることもできる。
【実施例４】
【００３１】
実施例４は、実施例１の具体例である。図５は、実施例４に係る電子回路の回路図である。図５を参照し、実施例１の図２に比較し、第２抵抗Ｒ２に並列に第２キャパシタＣ２が接続されている。分布定数線路Ｌ６とキャパシタＣ４との間のノードと、グランドとの間に整合用のキャパシタＣ５が接続されている。第２キャパシタＣ２を発振周波数で低インピーダンスとすることで、第２抵抗Ｒ２による損失を抑制できる。
【００３２】
図５の各素子を表１のように設定し、シミュレーションを行なった。なお、以下、分布定数線路については、基板厚が７５μｍ、比誘電率が１３．１、配線厚が３μｍ、配線幅が１０μｍ、Ｔａｎδが０．００７とし、表内の数字は長さとしてシミュレーションを行っている。発振周波数が３８ＧＨｚのとき分布定数線路の長さが７４０μｍのときが約４／λである。表１の分布定数線路Ｌ１の長さが５５０μｍの場合、約λ／５．４で誘導性となり、０．８５ｎＨに相当する。分布定数線路Ｌ２の長さが２３４０μｍの場合、約４／５λで容量性となり、０．０１９ｐＦとなる。
【表１】
【００３３】
図６は、シミュレーションに用いたトランジスタのＳ２１およびゲインＧａｍａｘを示す図である。トランジスタとしては、エミッタサイズが２０×２μｍのＩｎＧａＰ系のＨＢＴ（Heterojunction Bipolar Transistor）を用いた。図６より、Ｓ２１がほぼ３２．５ＧＨｚで０ｄＢとなる。すなわち、シミュレーションに用いたＨＢＴの遮断周波数ｆｔは約３２．５ＧＨｚである。使用する周波数３８ＧＨｚでは、Ｓ２１は−１．５８ｄＢ、Ｇａｍａｘは５．２６ｄＢである。
【００３４】
図７は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。３８ＧＨｚにおいて、入力端子ＩＮから負性抵抗回路９０をみた反射特性Ｓ１１が６ｄＢ以上となる。分布定数線路Ｌ２の長さを変更しシミュレーションしたところ、分布定数線路Ｌ２の長さは１／４λ（つまりオープン）でなくてもよく、容量性の場合、Ｓ１１を高くできることがわかった。よって、分布定数線路Ｌ２の長さは、例えば、｛（１／４〜１／２）＋ｎ／２｝λ（ｎは整数）とすることが好ましい。また、分布定数線路Ｌ１の長さを変更しシミュレーションしたところ、分布定数線路Ｌ１は誘導性であることが好ましい、例えば、｛（１／２０〜１／４）＋ｎ／２｝（ｎは整数）とすることが好ましいことがわかった。なお、Ｌ１は１／４λの場合オープン、Ｌ２は１／２λの場合ショート、１／４λの場合オープンとなるが、このような場合でもＳ１１を高めることができることが確認できた。
【００３５】
実施例４のように、分布定数線路Ｌ２を第１ノードＮ１と第２ノードＮ２との間に設ける。これにより、負性抵抗回路９０の反射特性を向上させることができる。特に、分布定数線路Ｌ２を容量性とすることにより、負性抵抗回路９０の反射特性をより向上させることができる。
【００３６】
また、正帰還回路２２として、インダクタンス素子である分布定数線路Ｌ１に直列に接続された第２抵抗Ｒ２と、第２抵抗Ｒ２に並列に接続された第２キャパシタＣ２とを有することもできる。これにより、第２抵抗Ｒ２による損失を抑制することができる。
【実施例５】
【００３７】
実施例５は、実施例４にさらに整合用の分布定数線路を付加した例である。図８は、実施例５に係る電子回路の回路図である。図８を参照し、実施例４の図５と比較し、第１トランジスタＱ１のエミッタとノードＮ３との間に整合用の分布定数線路Ｌ７が、第２トランジスタＱ２のエミッタと第１キャパシタＣ１との間に整合用の分布定数線路Ｌ８が接続されている。その他の構成は図５と同じであり説明を省略する。
【００３８】
図８の各素子を表２のように設定し、シミュレーションを行なった。
【表２】
【００３９】
図９は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。図９のように、３８ＧＨｚのＳ１１は１０ｄＢ近くにすることができる。このように、分布定数線路Ｌ７およびＬ８を付加することにより、Ｓ１１をさらに向上させることができる。
【実施例６】
【００４０】
実施例６は、実施例４の分布定数線路Ｌ２を変更した例である。図１０は、実施例６に係る電子回路の回路図である。図１０を参照し、実施例４の図５と比較し、分布定数線路Ｌ２を分布定数線路Ｌ２１、スパイラルインダクタＬ２０および分布定数線路Ｌ２２を直列に接続したものに変更している。その他の構成は図５と同じであり説明を省略する。
【００４１】
図１０の各素子を表３のように設定し、シミュレーションを行なった。ここで、分布定数線路Ｌ２１、スパイラルインダクタＬ２０および分布定数線路Ｌ２２は、ライン長が約２／５λである。
【表３】
【００４２】
図１１は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。図１１のように、３８ＧＨｚのＳ１１を実施例４と同程度とすることができる。これは、スパイラルインダクタＬ２０の並列の容量成分が付加され、Ｌ２１、Ｌ２０およびＬ２２が実施例４の分布定数線路Ｌ２の５／４λと同程度の容量性を有するためと考えられる。このように、スパイラルインダクタＬ２０を第１ノードＮ１と第２ノードＮ２との間に分布定数線路Ｌ２１およびＬ２２に直列に接続する。これにより、線路長を短くし、小型化が可能となる。
【実施例７】
【００４３】
実施例７は、実施例５と実施例６とを組み合わせた例である。図１２は、実施例７に係る電子回路の回路図である。図１２を参照し、実施例４の図５と比較し、分布定数線路Ｌ２を分布定数線路Ｌ２１、スパイラルインダクタＬ２０および分布定数線路Ｌ２２を直列に接続したものに変更している。また、第１トランジスタＱ１のエミッタとノードＮ３との間に整合用の分布定数線路Ｌ７が、第２トランジスタＱ２のエミッタと第１キャパシタＣ１との間に整合用の分布定数線路Ｌ８が接続されている。その他の構成は図５と同じであり説明を省略する。
【００４４】
図１２の各素子を表４のように設定し、シミュレーションを行なった。
【表４】
【００４５】
図１３は、周波数に対する反射特性Ｓ１１のシミュレーション結果を示す図である。図１３のように、Ｓ１１特性を実施例５の図９と同程度とすることができる。このように、反射特性Ｓ１１を向上させることができる。さらに、実施例６と同様に、分布定数線路Ｌ２の一部をインダクタに置き換えることにより、線路長を短くし、小型化が可能となる。
【００４６】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４７】
１０ 第１経路
１２ 第２経路
２２ 正帰還回路
Ｃ１ 第１キャパシタ
Ｃ２ 第２キャパシタ
Ｑ１ 第１トランジスタ
Ｑ２ 第２トランジスタ
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Ｌ２ 分布定数線路
Ｌ２０ スパイラルインダクタ
【特許請求の範囲】
【請求項１】
制御端子、第１端子および第２端子を有する第１トランジスタと、
前記第１トランジスタの前記第２端子に接続された制御端子、第１端子およびＤＣ電源が接続される第２端子を有する第２トランジスタと、
前記第１トランジスタの前記第１端子と前記第２トランジスタの前記第１端子との信号を前記第１トランジスタの制御端子に共通に帰還させる正帰還回路と、
前記第２トランジスタの前記第１端子と前記正帰還回路との間に接続された第１キャパシタと、
前記第１トランジスタの前記第２端子と前記第２トランジスタの前記制御端子との間の第１ノードと、前記第２トランジスタの前記第１端子と前記第１キャパシタとの間の第２ノードと、をＤＣ的に接続する経路と、
を具備することを特徴とする電子回路。
【請求項２】
前記第１ノードと前記第２ノードとの間に設けられた分布定数線路を具備することを特徴とする請求項１記載の電子回路。
【請求項３】
前記分布定数線路は容量性であることを特徴とする請求項２記載の電子回路。
【請求項４】
前記第１ノードと前記第２ノードとの間に前記分布定数線路に直列に接続されたスパイラルインダクタを具備することを特徴とする請求項２記載の電子回路。
【請求項５】
前記第１ノードと前記第２ノードとの間に設けられた第１抵抗を具備することを特徴とする請求項１から４のいずれか一項記載の電子回路。
【請求項６】
前記正帰還回路は、インダクタンス素子を含むことを特徴とする請求項１から５のいずれか一項記載の電子回路。
【請求項７】
前記正帰還回路は、前記インダクタンス素子と直列に接続された第２抵抗と、前記第２抵抗に並列に接続された第２キャパシタとを有することを特徴とする請求項６記載の電子回路。
【請求項１】
制御端子、第１端子および第２端子を有する第１トランジスタと、
前記第１トランジスタの前記第２端子に接続された制御端子、第１端子およびＤＣ電源が接続される第２端子を有する第２トランジスタと、
前記第１トランジスタの前記第１端子と前記第２トランジスタの前記第１端子との信号を前記第１トランジスタの制御端子に共通に帰還させる正帰還回路と、
前記第２トランジスタの前記第１端子と前記正帰還回路との間に接続された第１キャパシタと、
前記第１トランジスタの前記第２端子と前記第２トランジスタの前記制御端子との間の第１ノードと、前記第２トランジスタの前記第１端子と前記第１キャパシタとの間の第２ノードと、をＤＣ的に接続する経路と、
を具備することを特徴とする電子回路。
【請求項２】
前記第１ノードと前記第２ノードとの間に設けられた分布定数線路を具備することを特徴とする請求項１記載の電子回路。
【請求項３】
前記分布定数線路は容量性であることを特徴とする請求項２記載の電子回路。
【請求項４】
前記第１ノードと前記第２ノードとの間に前記分布定数線路に直列に接続されたスパイラルインダクタを具備することを特徴とする請求項２記載の電子回路。
【請求項５】
前記第１ノードと前記第２ノードとの間に設けられた第１抵抗を具備することを特徴とする請求項１から４のいずれか一項記載の電子回路。
【請求項６】
前記正帰還回路は、インダクタンス素子を含むことを特徴とする請求項１から５のいずれか一項記載の電子回路。
【請求項７】
前記正帰還回路は、前記インダクタンス素子と直列に接続された第２抵抗と、前記第２抵抗に並列に接続された第２キャパシタとを有することを特徴とする請求項６記載の電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１７２１１４（Ｐ２０１１−１７２１１４Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３５３０３（Ｐ２０１０−３５３０３）
【出願日】平成２２年２月１９日（２０１０．２．１９）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１９日（２０１０．２．１９）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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