電子回路
【課題】簡易な構成でありながら正確に同期したクロックを各基板に分配することができる電子回路を提供すること。
【解決手段】第１コイルＬ１と第１キャパシタＣ１による第１共振回路を含む第１発振器２１を有する第１基板１１と、第２コイルＬ２と第２キャパシタＣ２による第２共振回路を含む第２発振器２２を有する第２基板１２とを備え、前記第１コイルＬ１と第２コイルＬ２が誘導結合して前記第１発振器２１と第２発振器２２が結合共振することを特徴とする電子回路。
【解決手段】第１コイルＬ１と第１キャパシタＣ１による第１共振回路を含む第１発振器２１を有する第１基板１１と、第２コイルＬ２と第２キャパシタＣ２による第２共振回路を含む第２発振器２２を有する第２基板１２とを備え、前記第１コイルＬ１と第２コイルＬ２が誘導結合して前記第１発振器２１と第２発振器２２が結合共振することを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップ（又は電子回路基板）を同一装置内に多層に積層した（又は横に配置して磁性体材料などを用いて磁束を導いた）際に、あるいは半導体チップ（又は電子回路基板）を備えた複数の装置を近接配置（装置をスロットに挿入したり所定の面に密着することで近接配置）した際に、無線で半導体チップ（又は電子回路基板）にクロックを分配することができる電子回路に関するものである。各基板に分配されたクロックは、各基板のシステムクロックとして用いることができる。例えば、複数のチップが積層実装されたシステムを構築し、各チップを共通のシステムクロックで同期して動作させるのに好適である。また、そのクロックを用いて高速なシリアルデータ伝送をすることができる例えば、ＮＡＮＤフラッシュメモリやＤＲＡＭなどの同一メモリーチップをパッケージ内に積層実装した際のチップ間のシリアルデータ通信のタイミング制御に利用できる。あるいは、プロセッサとＤＲＡＭなど、異なるチップをパッケージ内に積層実装した際のチップ間のシリアルデータ通信のタイミング制御にも同様に利用できる。更に、例えばメモリカードとパーソナルコンピュータの間のように、挿抜や着脱できるプリント回路基板が、互いに近接配置されてインタフェースを構成した際の基板間のシリアルデータ通信のタイミング制御にも利用できる。
【背景技術】
【０００２】
本発明者らは、半導体集積回路チップや電子回路基板の配線により形成されるコイルの誘導結合を用いて、積層されるチップや基板間でデータ通信を行う電子回路を提案している（特許文献１〜１３、非特許文献１〜３参照）。
【０００３】
その中の代表的なものを例示すると次のとおりである。
(1).３つ以上の基板を積層実装した際に、基板上の配線で形成されたコイルの誘導結合を用いて、３つ以上の基板間で無線データ通信できる電子回路（特許文献１）。
【０００４】
(2).基本的な構造が同一であって積層実装される基板間で誘導結合を用いてデータ通信を行い配線で電源供給できる電子回路（特許文献５）。
【０００５】
(3).半導体チップ間で誘導結合を用いて、システムクロックよりも高速にデータのバースト転送ができる電子回路（特許文献６）。この電子回路は、送信側で高速なタイミング信号を生成し、これを用いて送信データを並列直列変換して多重化し、多重化されたデータをタイミング信号と共に誘導結合を用いて送信チップから受信チップにシリアルデータ転送し、受信されたタイミング信号から作られたタイミングで受信信号を直列並列変換して元のデータを復元できる。送信チップの簡易な発振器で発生されたタイミング信号は、デバイスのばらつきや電源電圧や温度などの変動で周波数が一定に定まらず、あるいはノイズ起因の比較的大きなジッタを含むが、タイミング信号をデータと並走させて送る信号源同期（ソースシンクロナス）方式を用いることにより、確実に高速データ伝送できる。
【０００６】
(4).送信器からの信号を受信して送信元と受信先とを認識して、送信元と受信先との間にチップが存在する場合は受信信号を中継することで、コイルの寸法よりも遠くのチップまでデータを高速に転送できる電子回路（特許文献９）。
【０００７】
(5).プロセッサとＳＲＡＭチップをパッケージ内に積層実装してチップ間無線データ通信によりプロセッサがＳＲＡＭにデータを読み書きできる電子回路（非特許文献１）。
【０００８】
(6).ＮＡＮＤフラッシュメモリをパッケージ内に積層実装してチップ間無線データ通信によりメモリにデータを読み書きできる電子回路（非特許文献２）。
【０００９】
(7).パソコンとそのスロットに挿入されたメモリカードの間で非接触に高速なデータ転送ができる電子回路（非特許文献３）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０６６４５４号公報
【特許文献４】特開２００６−１７３９８６号公報
【特許文献５】国際公開第２００９／０６９５３２号
【特許文献６】特開２００９−１８８４６８号公報
【特許文献７】特開２００９−２６６１０９号公報
【特許文献８】特開２００９−２７７８４２号公報
【特許文献９】特開２００９−２９５６９９号公報
【特許文献１０】特開２０１０−０１５６５４号公報
【特許文献１１】特開２０１０−０４５１６６号公報
【特許文献１２】特開２０１０−１９９２８０号公報
【特許文献１３】特開２０１０−２８７１１３号公報
【非特許文献】
【００１１】
【非特許文献１】K. Niitsu, Y. Shimazaki, Y.Sugimori, Y. Kohama, K. Kasuga, I. Nonomura, M. Saen, S. Komatsu, K. Osada, N.Irie, T. Hattori, A. Hasegawa, and T. Kuroda, "An Inductive-Coupling Linkfor 3D Integration of a 90nm CMOS Processor and a 65nm CMOS SRAM," IEEEInternational Solid-State Circuits Conference (ISSCC'09), Dig. Tech. Papers,pp.480-481, Feb. 2009.
【非特許文献２】Y. Sugimori, Y. Kohama, M.Saito, Y. Yoshida, N. Miura, H. Ishikuro, T. Sakurai and T. Kuroda, "A2Gb/s 15pJ/b/chip Inductive-Coupling Programmable Bus for NAND Flash MemoryStacking," IEEE International Solid-State Circuits Conference (ISSCC'09),Dig. Tech. Papers, pp.244-245, Feb. 2009.
【非特許文献３】S. Kawai, H. Ishikuro, and T.Kuroda, “A 2.5Gb/s/ch Inductive-Coupling Transceiverfor Non-Contact Memory Card,” IEEE International Solid-State Circuits Conference (ISSCC'10), Dig.Tech. Papers, pp.264-265, Feb. 2010.
【非特許文献４】Takayuki Shibasaki, Hirotaka Tamura, Kouichi Kanda, HisakatuYamaguchi, Junji Ogawa, and Tadahiro Kuroda, “18-GHz ClockDistribution Using a Coupled VCO Array,” IEICE Trans.Electron, Vol. E90-C, No.4, pp.811-822, April 2007.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
これら従来の発明における、データのシリアル通信のためのタイミング信号に着目すると、データと並走して誘導結合によって基板から基板に転送するものであった。すなわち、第１基板において生成されたタイミング信号は、第１基板の送信回路から第２基板の受信回路に転送され、つぎに、第２基板の送信回路から第３基板の受信回路に転送され、以下同様にして基板から基板にタイミング信号が転送され分配されていた（特許文献９参照）。その結果、転送の度に送信回路及び受信回路が電力を消費して、消費電力が比較的大きかった。また、送信回路から受信回路に意図しない信号の受信がないようにするためには、送信用のコイルと受信用のコイルと使用しないコイルという３つのコイルが各チップに必要であった。
【００１３】
この問題を解決するために、仮に各基板に発振回路を備えたとしても、製造ばらつきによる素子特性の違いや電源電圧の違いなどに起因して、発振回路の発振周波数は典型的には１０％程度のばらつきがあり、正確なクロックを分配したり、シリアル通信の同期を取ることが困難であった。
【００１４】
また、クロックの分配を無線ではなく有線で行ったとしても、一つの基板でクロックを生成して他の基板にクロックを分配する際に、チップ間の配線による遅延によってクロックの位相がずれたり、チップ間の配線に寄生する容量やチップ間の配線に必要な静電破壊を防ぐための回路によって消費電力が増大するなどの問題があった。
【００１５】
さらに別の観点として、同一チップ上に具備された複数のＬＣ発振器の出力信号を伝送線路を介して結合して結合発振する例が知られているが（非特許文献４参照）、伝送線路を介して結合発振するものであるので、チップ間のクロックの分配には適用できないものであった。
本発明は、上記問題点に鑑み、簡易な構成でありながら正確に同期したクロックを各基板に分配することができる電子回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
請求項１記載の本発明の電子回路は、第１コイルと第１キャパシタによる第１共振回路を含む第１発振器を有する第１基板と、第２コイルと第２キャパシタによる第２共振回路を含む第２発振器を有する第２基板とを備え、前記第１コイルと第２コイルが誘導結合して前記第１発振器と第２発振器が結合共振することを特徴とする。
【００１７】
請求項２記載の本発明の電子回路は、結合共振するすべての前記コイルを貫通する磁束の変化が同相であることを特徴とする。
【００１８】
請求項３記載の本発明の電子回路は、前記共振回路の結合共振周波数において、すべての前記共振回路のインピーダンスよりすべての前記発振器の負性抵抗の絶対値が小さく、前記結合共振周波数以外の周波数において、前記インピーダンスより前記負性抵抗の絶対値が大きいことを特徴とする。
【００１９】
請求項４記載の本発明の電子回路は、前記第１から第ｎ基板が順に積層され（ｎは、ｎ≧４の整数。以下、各基板のコイルを「第ｋコイル」などと言う。）、第１コイルと第２コイルとの結合度及び第（ｎ−１）コイルと第ｎコイルとの結合度が、第２コイルから第（ｎ−１）コイルの隣接間の結合度より大きいことを特徴とする。
【００２０】
請求項５記載の本発明の電子回路は、すべての前記基板が同一の構造を有する半導体チップであることを特徴とする。
【００２１】
請求項６記載の本発明の電子回路は、前記発振器によって前記基板間において周波数及び位相が等しいクロックが各前記基板に生成されることを特徴とする。
【００２２】
請求項７記載の本発明の電子回路は、前記クロックによるタイミングによって前記基板間でシリアルデータ通信を行うことを特徴とする。
【００２３】
請求項８記載の本発明の電子回路は、前記クロックの周波数において受信信号から位相を抽出してシリアルデータ通信に必要なタイミングを生成することを特徴とする。
【００２４】
請求項９記載の本発明の電子回路は、コイルとキャパシタによる共振回路を含む発振器を有する基板を備え、前記コイルが他のコイルと誘導結合して前記発振器が結合共振し、前記発振器によって生成されるクロックによるタイミングによってシリアルデータ通信を行うことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、従来よりも小さな電力とレイアウト面積を使って正確に同期したクロックを各基板に分配することができる。この発明によって各基板に分配されたクロックは、各基板のシステムクロックとして用いることができる。例えば、複数のチップが積層実装されたシステムを構築し、各チップを共通のシステムクロックで同期して動作させるのに好適である。また、そのクロック信号に同期して各基板相互の間においてデータのシリアル通信をする用途に適用するのに好適である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例１による電子回路の構成を示す図である。
【図２】本発明の実施例１の具体的な回路例を示す図である。
【図３】本発明の実施例１のテール電流を変えたときの発振の実測結果を示す図である。
【図４】本発明の実施例１の結合共振の波形の例を示す図である。
【図５】本発明の実施例１のキャパシタの値を変えたときの発振の実測結果を示す図である。
【図６】本発明の実施例２を説明するための図である。
【図７】本発明の実施例３による電子回路の構成を示す図である。
【図８】本発明の実施例３の通信品質の実測結果を示す図である。
【図９】本発明の実施例３の受信信号の波形の例を示す図である。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照しながら本発明を実施するための形態について詳細に説明する。
【実施例１】
【００２８】
図１は、本発明の実施例１による電子回路の構成を示す図である。図１(a)は、電子回路の全体を示す概念図であり、図１(b)は、各基板上の具体的な回路を示す回路図である。コイルＬ１とキャパシタＣ１のＬＣ共振回路を含む発振器２１を有する基板１１と、同様にコイルＬ２とキャパシタＣ２のＬＣ共振回路を含む発振器２２を有する基板１２が上下に積層されている。各発振器２１、２２は、コイル３１とキャパシタ３２のＬＣ共振回路と、ゲートをたすきがけにした２つのＮＭＯＳトランジスタ３３、３４及び電流源３５から成る値が−１／ｇmの負性抵抗を備え、ＬＣ共振回路の共振周波数で発振する。２つのコイルＬ１、Ｌ２の中心軸がおよそ一致して近接することでコイルＬ１、Ｌ２の相互インダクタンスＭ１２により、発生する磁束が双方のコイルＬ１、Ｌ２で共有され、結合共振を生じる。ＬＣ共振回路は、図に示した回路以外にもいろいろな回路が知られており、本実施例に限られない。
【００２９】
図２は、本発明の実施例１の具体的な回路例を示す図である。図２(a)は図１(b)と同じである。ＬＣ共振回路のインピーダンスＺLCに比べて負性抵抗の絶対値１／ｇmが小さいときに、発振が継続する。負性抵抗の絶対値は、ＮＭＯＳトランジスタのドレイン電流、すなわち、テール電流Ｉtailを変えることで、トランスコンダクタンスｇmを変えて調整できる（トランスコンダクタンスｇmはドレイン電流の平方根に比例する。）。つまり、テール電流Ｉtailを増やすと、トランスコンダクタンスｇmが大きくなり、負性抵抗の絶対値１／ｇmが小さくなる。
【００３０】
ここで、テール電流Ｉtailを大きくするほど、コイルが発生する磁束が強くなり、コイル間の結合の強さである結合度は大きくなる。また、結合度は、図２（b）に示すコイル間の結合係数ｋijによっても決まる。図２(b)は、負性抵抗４１〜４ＮとＬＣ共振回路インピーダンスＺLC,1〜ＺLC,Nから成る各基板の発振器を示し（キャパシタは図示省略）、結合係数ｋijは、各コイルの形状及び配置（主にコイルの直径とコイル間隔）によって決まる。したがって、テール電流Ｉtailが大きいほど、及び結合係数ｋが大きいほど、コイル間の結合度は強くなる。しかし、消費電力はより大きくなり、又はレイアウト面積がより大きくなる。図２(c)は、結合共振して発振する条件をシミュレーションした結果を示す。結合共振するためには、コイルの結合係数ｋを大きくするか、又はテール電流Ｉtailを大きくする必要があることが分かる。
【００３１】
図３は、本発明の実施例１のテール電流を変えたときの発振の実測結果を示す図である。実際にテストチップを０．１８μｍ ＣＭＯＳ技術で製造して実測した。テール電流Ｉtailをある値以上にすると結合共振が起こる。４つの発振器の出力信号Ｃlk1〜Ｃlk4の周波数は元々異なっているが、テール電流Ｉtailを大きくしていって、所定値（ここでは、Ｉtail＝０．２１ｍＡ）に達して結合共振が起こると、一致することが分かる。結合共振したときの各発振器の出力信号のジッタは一周期の２．４％以下であり、通信などのクロックとして利用するに足るほどに十分に小さい。
【００３２】
図４は、本発明の実施例１の結合共振の波形の例を示す図である。すなわち、図３に示す実測で用いた４つの発振器が結合共振したときの出力信号Ｃlk1〜Ｃlk4の波形を撮影したものである。横軸は時間、縦軸は任意目盛りである。結合共振すると、各出力信号の周波数及び位相がそろっていることが分かる。
【００３３】
図５は、本発明の実施例１のキャパシタの値を変えたときの発振の実測結果を示す図である。図３の実測で用いた各発振器のキャパシタのみを異ならせて、他の値は同じになるようにチップを製造し、結合共振の様子を実測した。テール電流Ｉtail＝０．３ｍＡとした。キャパシタの値が変わると当然に発振周波数ｆLCが変わる。キャパシタの値がばらついて発振器の元々の発振周波数ｆLCが大きく異なると結合共振できないが、キャパシタの値のばらつきΔＣが、±１７．５％未満であれば結合共振することが分かる。これは、キャパシタの製造ばらつきΔＣが通常の範囲（１０％）以内の場合は、十分に結合共振することを示している。
【００３４】
このようにして周波数と位相の揃った発振器の出力は、各チップのシステムクロックとして用いることができる。複数のチップが積層実装されたシステムを構築し、各チップが共通のシステムクロックで同期して動作できる。
【００３５】
また、周波数と位相の揃った発振器の出力は、チップ間通信のクロックとして用いることができる。第１チップのクロックのタイミングで送信されたデータを第２チップのクロックから生成されたタイミング信号で受信することができる。
【実施例２】
【００３６】
図６は、本発明の実施例２を説明するための図である。横軸の周波数に対して、負性抵抗の絶対値１／ｇm（３種類）及び実施例１に示す４枚の基板上のＬＣ共振回路が結合共振したときの各共振回路のインピーダンスを示す。これは、電磁界解析と電子回路解析のシミュレーションを組み合わせて求めた結果である。上述のようにＬＣ共振回路のインピーダンスに比べて負性抵抗の絶対値１／ｇmが小さいときに発振が継続する。また、テール電流Ｉtailを増やすとトランスコンダクタンスｇmが大きくなり、負性抵抗の絶対値１／ｇmが小さくなる。
【００３７】
図６において、２本の実線は、両端に配置された基板上の共振回路のインピーダンスＺLC,1、ＺLC,4を表し、２本の破線は、間に挟まれた基板上の共振回路のインピーダンスＺLC,2、ＺLC,3を示す。インピーダンスの周波数応答には、２．５ＧＨｚの他に５．２ＧＨｚあたりと６．６ＧＨｚあたりと７．５ＧＨｚあたりにピークが出現する。２．５ＧＨｚのピークにおいては、４つの発振器の位相が全て同相である。５．２ＧＨｚあたりのピークにおいては、３つの隣接した発振器の位相が同相であり、一番端に配置された発振器の位相がそれと逆相になっている。つまり例えば１番目と２番目と３番目が同相で４番目が逆相になる。６．６ＧＨｚあたりのピークにおいては、２つの隣接した発振器の位相、例えば１番目と２番目、が同相であり、他の２つの隣接した発振器、３番目と４番目の位相がそれらと逆相である。７．５ＧＨｚあたりのピークにおいては、交互に同相、逆相になっている。つまり１番目と３番目が同相で、２番目と４番目がそれらと逆相である。位相が隣同士で異なる境界の数が増えるほど、互いの磁束が打ち消されてインダクタンスが小さく見えるので、発振周波数は高くなる。
共振角周波数ω＝√（１／ＬＣ） （１）
Ｑ＝ωＬ／Ｒ＝√（Ｌ／Ｃ）／Ｒ （２）
ただし、Ｌ：共振回路のインダクタンス
Ｃ：共振回路のキャパシタンス
Ｒ：共振回路の寄生抵抗
Ｑ：共振回路のＱ値
もし、インダクタンスＬが１／４に小さく見えると、発振周波数は２倍に高くなるが、寄生抵抗Ｒが変わらなければ、Ｑ値は１／２に小さくなり、ピーク値も小さくなる。
【００３８】
以上のことから、テール電流Ｉtailを増やして負性抵抗の絶対値１／ｇmが結合共振する周波数である２．５ＧＨｚにおける共振回路のインピーダンスよりも小さくなるように調整すると、２．５ＧＨｚで発振する。同時に、それ以外の周波数、とりわけ、その２倍の周波数である５ＧＨｚ以上の周波数領域において負性抵抗の絶対値１／ｇmが共振回路のインピーダンスよりも大きければ、発振回路は２．５ＧＨｚ以外の周波数で発振することはない。
【実施例３】
【００３９】
図７は、本発明の実施例３による電子回路の構成を示す図である。Ｎ枚のチップ１〜Ｎの各チップは同じ基本構成を有するが、ここではチップ１の送信器７１からチップＮの受信器７３に信号を送る場合を説明するために動作する構成を実線で示し、ここでは動作しない構成を破線で示した。各チップ１〜Ｎは、負性抵抗４１〜４ＮとＬＣ共振回路インピーダンスＺLC,1〜ＺLC,Nから成りクロックを発生する発振器を有する。チップ１は、フリップフロップ（ＦＦ）７４が送信データを発振器からのクロック（例えば５ＧＨｚ）を分周回路７５によって１／ｍ（ｍは自然数であり、例えば、２）に分周した送信クロックＴxc（例えば２．５ＧＨｚ）によって並列直列変換して、直列信号Ｔxdを送信器７１に送る。送信器７１は、チップ２の中継器７２を介して、又は介さずにチップＮの受信器７３に直列信号Ｔxdを送信する。チップＮでは、まず、分周回路７５が、結合共振発振器からのクロックを１／ｍ×ｎ分周する（ｎは自然数であり、例えば４、したがって、この場合、２×４＝８分周した結果６２５ＭＨｚとなる。）。さらに、位相周波数検出回路７７、１／ｎ分周回路７８、チャージポンプ７９、及び電圧制御発振器８０から成る位相同期ループ（ＰＬＬ）７６は、位相周波数検出回路７７が電圧制御発振器８０の発振信号（例えば２．５ＧＨｚ）を１／ｎ分周回路７８が１／ｎ分周した信号（例えば６２５ＭＨｚ）及び分周回路７５からのクロックの周波数及び位相を検出して、これらが同じになるようにチャージポンプ７９を介して電圧制御発振器８０に制御電圧ＶCTを供給する。さらに、位相同期ループ７６は、その制御電圧ＶCTを電圧制御発振器８１にも供給して、電圧制御発振器８１を電圧制御発振器８０と同一の周波数、かつ任意の位相で発振するように制御する。他方、受信器７３が受信した信号の立上がり又は立下りのエッジをエッジ検出回路８２が検出して、そのタイミングで電圧制御発振器８１を注入同期する。ＦＦ８３は、直列受信信号Ｒxdを並列変換して受信データを得る。その際に、電圧制御発振器８１からのクロックは、ＦＦ８３が十分な時間マージンでデータを取り込むことができる位相に調整されている。
【００４０】
この実施例３は、結合共振によって各チップのクロックの周波数をそろえ、受信信号によってクロックの位相を調整するものである。これによって、チップ１からチップＮにデータを送信する場合に、並列直列変換、送信、（中継）、受信、及び直列並列変換などで信号が遅延しても、また、製造ばらつき又は環境の時間変化によってその遅延量が変動しても、受信に適切なタイミングのクロックを作ることができる。
【００４１】
図８は、本発明の実施例３の通信品質の実測結果を示す図である。実際にテストチップを０．１８μｍ ＣＭＯＳ技術で製造して、１６枚のチップを積層し結合発振させて並列な８チャネル分をシリアルデータ通信したときの、ビット誤り率を示す。データ転送速度が２．４Ｇｂ／ｓまでは確実に高速シリアル通信ができることを実証している。
【００４２】
図９は、本発明の実施例３の受信信号の波形の例を示す図である。図７に示す測定に続けてデータ転送速度が２．４Ｇｂ／ｓにおける受信信号の多数の波形を重ねて撮影した。これは、いわゆるアイパターンと言われるものであり、窓が大きいことから、やはり確実に高速シリアル通信ができることを実証している。
なお、本発明は上記実施例に限定されるものではない。
【符号の説明】
【００４３】
７４、８３ フリップフロップ
７６ 位相同期ループ
７７ 位相周波数検出回路
７８ ｎ分周回路
７９ チャージポンプ
８０、８１ 電圧制御発振器
８２ エッジ検出回路
【技術分野】
【０００１】
本発明は、複数の半導体チップ（又は電子回路基板）を同一装置内に多層に積層した（又は横に配置して磁性体材料などを用いて磁束を導いた）際に、あるいは半導体チップ（又は電子回路基板）を備えた複数の装置を近接配置（装置をスロットに挿入したり所定の面に密着することで近接配置）した際に、無線で半導体チップ（又は電子回路基板）にクロックを分配することができる電子回路に関するものである。各基板に分配されたクロックは、各基板のシステムクロックとして用いることができる。例えば、複数のチップが積層実装されたシステムを構築し、各チップを共通のシステムクロックで同期して動作させるのに好適である。また、そのクロックを用いて高速なシリアルデータ伝送をすることができる例えば、ＮＡＮＤフラッシュメモリやＤＲＡＭなどの同一メモリーチップをパッケージ内に積層実装した際のチップ間のシリアルデータ通信のタイミング制御に利用できる。あるいは、プロセッサとＤＲＡＭなど、異なるチップをパッケージ内に積層実装した際のチップ間のシリアルデータ通信のタイミング制御にも同様に利用できる。更に、例えばメモリカードとパーソナルコンピュータの間のように、挿抜や着脱できるプリント回路基板が、互いに近接配置されてインタフェースを構成した際の基板間のシリアルデータ通信のタイミング制御にも利用できる。
【背景技術】
【０００２】
本発明者らは、半導体集積回路チップや電子回路基板の配線により形成されるコイルの誘導結合を用いて、積層されるチップや基板間でデータ通信を行う電子回路を提案している（特許文献１〜１３、非特許文献１〜３参照）。
【０００３】
その中の代表的なものを例示すると次のとおりである。
(1).３つ以上の基板を積層実装した際に、基板上の配線で形成されたコイルの誘導結合を用いて、３つ以上の基板間で無線データ通信できる電子回路（特許文献１）。
【０００４】
(2).基本的な構造が同一であって積層実装される基板間で誘導結合を用いてデータ通信を行い配線で電源供給できる電子回路（特許文献５）。
【０００５】
(3).半導体チップ間で誘導結合を用いて、システムクロックよりも高速にデータのバースト転送ができる電子回路（特許文献６）。この電子回路は、送信側で高速なタイミング信号を生成し、これを用いて送信データを並列直列変換して多重化し、多重化されたデータをタイミング信号と共に誘導結合を用いて送信チップから受信チップにシリアルデータ転送し、受信されたタイミング信号から作られたタイミングで受信信号を直列並列変換して元のデータを復元できる。送信チップの簡易な発振器で発生されたタイミング信号は、デバイスのばらつきや電源電圧や温度などの変動で周波数が一定に定まらず、あるいはノイズ起因の比較的大きなジッタを含むが、タイミング信号をデータと並走させて送る信号源同期（ソースシンクロナス）方式を用いることにより、確実に高速データ伝送できる。
【０００６】
(4).送信器からの信号を受信して送信元と受信先とを認識して、送信元と受信先との間にチップが存在する場合は受信信号を中継することで、コイルの寸法よりも遠くのチップまでデータを高速に転送できる電子回路（特許文献９）。
【０００７】
(5).プロセッサとＳＲＡＭチップをパッケージ内に積層実装してチップ間無線データ通信によりプロセッサがＳＲＡＭにデータを読み書きできる電子回路（非特許文献１）。
【０００８】
(6).ＮＡＮＤフラッシュメモリをパッケージ内に積層実装してチップ間無線データ通信によりメモリにデータを読み書きできる電子回路（非特許文献２）。
【０００９】
(7).パソコンとそのスロットに挿入されたメモリカードの間で非接触に高速なデータ転送ができる電子回路（非特許文献３）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０６６４５４号公報
【特許文献４】特開２００６−１７３９８６号公報
【特許文献５】国際公開第２００９／０６９５３２号
【特許文献６】特開２００９−１８８４６８号公報
【特許文献７】特開２００９−２６６１０９号公報
【特許文献８】特開２００９−２７７８４２号公報
【特許文献９】特開２００９−２９５６９９号公報
【特許文献１０】特開２０１０−０１５６５４号公報
【特許文献１１】特開２０１０−０４５１６６号公報
【特許文献１２】特開２０１０−１９９２８０号公報
【特許文献１３】特開２０１０−２８７１１３号公報
【非特許文献】
【００１１】
【非特許文献１】K. Niitsu, Y. Shimazaki, Y.Sugimori, Y. Kohama, K. Kasuga, I. Nonomura, M. Saen, S. Komatsu, K. Osada, N.Irie, T. Hattori, A. Hasegawa, and T. Kuroda, "An Inductive-Coupling Linkfor 3D Integration of a 90nm CMOS Processor and a 65nm CMOS SRAM," IEEEInternational Solid-State Circuits Conference (ISSCC'09), Dig. Tech. Papers,pp.480-481, Feb. 2009.
【非特許文献２】Y. Sugimori, Y. Kohama, M.Saito, Y. Yoshida, N. Miura, H. Ishikuro, T. Sakurai and T. Kuroda, "A2Gb/s 15pJ/b/chip Inductive-Coupling Programmable Bus for NAND Flash MemoryStacking," IEEE International Solid-State Circuits Conference (ISSCC'09),Dig. Tech. Papers, pp.244-245, Feb. 2009.
【非特許文献３】S. Kawai, H. Ishikuro, and T.Kuroda, “A 2.5Gb/s/ch Inductive-Coupling Transceiverfor Non-Contact Memory Card,” IEEE International Solid-State Circuits Conference (ISSCC'10), Dig.Tech. Papers, pp.264-265, Feb. 2010.
【非特許文献４】Takayuki Shibasaki, Hirotaka Tamura, Kouichi Kanda, HisakatuYamaguchi, Junji Ogawa, and Tadahiro Kuroda, “18-GHz ClockDistribution Using a Coupled VCO Array,” IEICE Trans.Electron, Vol. E90-C, No.4, pp.811-822, April 2007.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
これら従来の発明における、データのシリアル通信のためのタイミング信号に着目すると、データと並走して誘導結合によって基板から基板に転送するものであった。すなわち、第１基板において生成されたタイミング信号は、第１基板の送信回路から第２基板の受信回路に転送され、つぎに、第２基板の送信回路から第３基板の受信回路に転送され、以下同様にして基板から基板にタイミング信号が転送され分配されていた（特許文献９参照）。その結果、転送の度に送信回路及び受信回路が電力を消費して、消費電力が比較的大きかった。また、送信回路から受信回路に意図しない信号の受信がないようにするためには、送信用のコイルと受信用のコイルと使用しないコイルという３つのコイルが各チップに必要であった。
【００１３】
この問題を解決するために、仮に各基板に発振回路を備えたとしても、製造ばらつきによる素子特性の違いや電源電圧の違いなどに起因して、発振回路の発振周波数は典型的には１０％程度のばらつきがあり、正確なクロックを分配したり、シリアル通信の同期を取ることが困難であった。
【００１４】
また、クロックの分配を無線ではなく有線で行ったとしても、一つの基板でクロックを生成して他の基板にクロックを分配する際に、チップ間の配線による遅延によってクロックの位相がずれたり、チップ間の配線に寄生する容量やチップ間の配線に必要な静電破壊を防ぐための回路によって消費電力が増大するなどの問題があった。
【００１５】
さらに別の観点として、同一チップ上に具備された複数のＬＣ発振器の出力信号を伝送線路を介して結合して結合発振する例が知られているが（非特許文献４参照）、伝送線路を介して結合発振するものであるので、チップ間のクロックの分配には適用できないものであった。
本発明は、上記問題点に鑑み、簡易な構成でありながら正確に同期したクロックを各基板に分配することができる電子回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
請求項１記載の本発明の電子回路は、第１コイルと第１キャパシタによる第１共振回路を含む第１発振器を有する第１基板と、第２コイルと第２キャパシタによる第２共振回路を含む第２発振器を有する第２基板とを備え、前記第１コイルと第２コイルが誘導結合して前記第１発振器と第２発振器が結合共振することを特徴とする。
【００１７】
請求項２記載の本発明の電子回路は、結合共振するすべての前記コイルを貫通する磁束の変化が同相であることを特徴とする。
【００１８】
請求項３記載の本発明の電子回路は、前記共振回路の結合共振周波数において、すべての前記共振回路のインピーダンスよりすべての前記発振器の負性抵抗の絶対値が小さく、前記結合共振周波数以外の周波数において、前記インピーダンスより前記負性抵抗の絶対値が大きいことを特徴とする。
【００１９】
請求項４記載の本発明の電子回路は、前記第１から第ｎ基板が順に積層され（ｎは、ｎ≧４の整数。以下、各基板のコイルを「第ｋコイル」などと言う。）、第１コイルと第２コイルとの結合度及び第（ｎ−１）コイルと第ｎコイルとの結合度が、第２コイルから第（ｎ−１）コイルの隣接間の結合度より大きいことを特徴とする。
【００２０】
請求項５記載の本発明の電子回路は、すべての前記基板が同一の構造を有する半導体チップであることを特徴とする。
【００２１】
請求項６記載の本発明の電子回路は、前記発振器によって前記基板間において周波数及び位相が等しいクロックが各前記基板に生成されることを特徴とする。
【００２２】
請求項７記載の本発明の電子回路は、前記クロックによるタイミングによって前記基板間でシリアルデータ通信を行うことを特徴とする。
【００２３】
請求項８記載の本発明の電子回路は、前記クロックの周波数において受信信号から位相を抽出してシリアルデータ通信に必要なタイミングを生成することを特徴とする。
【００２４】
請求項９記載の本発明の電子回路は、コイルとキャパシタによる共振回路を含む発振器を有する基板を備え、前記コイルが他のコイルと誘導結合して前記発振器が結合共振し、前記発振器によって生成されるクロックによるタイミングによってシリアルデータ通信を行うことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、従来よりも小さな電力とレイアウト面積を使って正確に同期したクロックを各基板に分配することができる。この発明によって各基板に分配されたクロックは、各基板のシステムクロックとして用いることができる。例えば、複数のチップが積層実装されたシステムを構築し、各チップを共通のシステムクロックで同期して動作させるのに好適である。また、そのクロック信号に同期して各基板相互の間においてデータのシリアル通信をする用途に適用するのに好適である。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例１による電子回路の構成を示す図である。
【図２】本発明の実施例１の具体的な回路例を示す図である。
【図３】本発明の実施例１のテール電流を変えたときの発振の実測結果を示す図である。
【図４】本発明の実施例１の結合共振の波形の例を示す図である。
【図５】本発明の実施例１のキャパシタの値を変えたときの発振の実測結果を示す図である。
【図６】本発明の実施例２を説明するための図である。
【図７】本発明の実施例３による電子回路の構成を示す図である。
【図８】本発明の実施例３の通信品質の実測結果を示す図である。
【図９】本発明の実施例３の受信信号の波形の例を示す図である。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照しながら本発明を実施するための形態について詳細に説明する。
【実施例１】
【００２８】
図１は、本発明の実施例１による電子回路の構成を示す図である。図１(a)は、電子回路の全体を示す概念図であり、図１(b)は、各基板上の具体的な回路を示す回路図である。コイルＬ１とキャパシタＣ１のＬＣ共振回路を含む発振器２１を有する基板１１と、同様にコイルＬ２とキャパシタＣ２のＬＣ共振回路を含む発振器２２を有する基板１２が上下に積層されている。各発振器２１、２２は、コイル３１とキャパシタ３２のＬＣ共振回路と、ゲートをたすきがけにした２つのＮＭＯＳトランジスタ３３、３４及び電流源３５から成る値が−１／ｇmの負性抵抗を備え、ＬＣ共振回路の共振周波数で発振する。２つのコイルＬ１、Ｌ２の中心軸がおよそ一致して近接することでコイルＬ１、Ｌ２の相互インダクタンスＭ１２により、発生する磁束が双方のコイルＬ１、Ｌ２で共有され、結合共振を生じる。ＬＣ共振回路は、図に示した回路以外にもいろいろな回路が知られており、本実施例に限られない。
【００２９】
図２は、本発明の実施例１の具体的な回路例を示す図である。図２(a)は図１(b)と同じである。ＬＣ共振回路のインピーダンスＺLCに比べて負性抵抗の絶対値１／ｇmが小さいときに、発振が継続する。負性抵抗の絶対値は、ＮＭＯＳトランジスタのドレイン電流、すなわち、テール電流Ｉtailを変えることで、トランスコンダクタンスｇmを変えて調整できる（トランスコンダクタンスｇmはドレイン電流の平方根に比例する。）。つまり、テール電流Ｉtailを増やすと、トランスコンダクタンスｇmが大きくなり、負性抵抗の絶対値１／ｇmが小さくなる。
【００３０】
ここで、テール電流Ｉtailを大きくするほど、コイルが発生する磁束が強くなり、コイル間の結合の強さである結合度は大きくなる。また、結合度は、図２（b）に示すコイル間の結合係数ｋijによっても決まる。図２(b)は、負性抵抗４１〜４ＮとＬＣ共振回路インピーダンスＺLC,1〜ＺLC,Nから成る各基板の発振器を示し（キャパシタは図示省略）、結合係数ｋijは、各コイルの形状及び配置（主にコイルの直径とコイル間隔）によって決まる。したがって、テール電流Ｉtailが大きいほど、及び結合係数ｋが大きいほど、コイル間の結合度は強くなる。しかし、消費電力はより大きくなり、又はレイアウト面積がより大きくなる。図２(c)は、結合共振して発振する条件をシミュレーションした結果を示す。結合共振するためには、コイルの結合係数ｋを大きくするか、又はテール電流Ｉtailを大きくする必要があることが分かる。
【００３１】
図３は、本発明の実施例１のテール電流を変えたときの発振の実測結果を示す図である。実際にテストチップを０．１８μｍ ＣＭＯＳ技術で製造して実測した。テール電流Ｉtailをある値以上にすると結合共振が起こる。４つの発振器の出力信号Ｃlk1〜Ｃlk4の周波数は元々異なっているが、テール電流Ｉtailを大きくしていって、所定値（ここでは、Ｉtail＝０．２１ｍＡ）に達して結合共振が起こると、一致することが分かる。結合共振したときの各発振器の出力信号のジッタは一周期の２．４％以下であり、通信などのクロックとして利用するに足るほどに十分に小さい。
【００３２】
図４は、本発明の実施例１の結合共振の波形の例を示す図である。すなわち、図３に示す実測で用いた４つの発振器が結合共振したときの出力信号Ｃlk1〜Ｃlk4の波形を撮影したものである。横軸は時間、縦軸は任意目盛りである。結合共振すると、各出力信号の周波数及び位相がそろっていることが分かる。
【００３３】
図５は、本発明の実施例１のキャパシタの値を変えたときの発振の実測結果を示す図である。図３の実測で用いた各発振器のキャパシタのみを異ならせて、他の値は同じになるようにチップを製造し、結合共振の様子を実測した。テール電流Ｉtail＝０．３ｍＡとした。キャパシタの値が変わると当然に発振周波数ｆLCが変わる。キャパシタの値がばらついて発振器の元々の発振周波数ｆLCが大きく異なると結合共振できないが、キャパシタの値のばらつきΔＣが、±１７．５％未満であれば結合共振することが分かる。これは、キャパシタの製造ばらつきΔＣが通常の範囲（１０％）以内の場合は、十分に結合共振することを示している。
【００３４】
このようにして周波数と位相の揃った発振器の出力は、各チップのシステムクロックとして用いることができる。複数のチップが積層実装されたシステムを構築し、各チップが共通のシステムクロックで同期して動作できる。
【００３５】
また、周波数と位相の揃った発振器の出力は、チップ間通信のクロックとして用いることができる。第１チップのクロックのタイミングで送信されたデータを第２チップのクロックから生成されたタイミング信号で受信することができる。
【実施例２】
【００３６】
図６は、本発明の実施例２を説明するための図である。横軸の周波数に対して、負性抵抗の絶対値１／ｇm（３種類）及び実施例１に示す４枚の基板上のＬＣ共振回路が結合共振したときの各共振回路のインピーダンスを示す。これは、電磁界解析と電子回路解析のシミュレーションを組み合わせて求めた結果である。上述のようにＬＣ共振回路のインピーダンスに比べて負性抵抗の絶対値１／ｇmが小さいときに発振が継続する。また、テール電流Ｉtailを増やすとトランスコンダクタンスｇmが大きくなり、負性抵抗の絶対値１／ｇmが小さくなる。
【００３７】
図６において、２本の実線は、両端に配置された基板上の共振回路のインピーダンスＺLC,1、ＺLC,4を表し、２本の破線は、間に挟まれた基板上の共振回路のインピーダンスＺLC,2、ＺLC,3を示す。インピーダンスの周波数応答には、２．５ＧＨｚの他に５．２ＧＨｚあたりと６．６ＧＨｚあたりと７．５ＧＨｚあたりにピークが出現する。２．５ＧＨｚのピークにおいては、４つの発振器の位相が全て同相である。５．２ＧＨｚあたりのピークにおいては、３つの隣接した発振器の位相が同相であり、一番端に配置された発振器の位相がそれと逆相になっている。つまり例えば１番目と２番目と３番目が同相で４番目が逆相になる。６．６ＧＨｚあたりのピークにおいては、２つの隣接した発振器の位相、例えば１番目と２番目、が同相であり、他の２つの隣接した発振器、３番目と４番目の位相がそれらと逆相である。７．５ＧＨｚあたりのピークにおいては、交互に同相、逆相になっている。つまり１番目と３番目が同相で、２番目と４番目がそれらと逆相である。位相が隣同士で異なる境界の数が増えるほど、互いの磁束が打ち消されてインダクタンスが小さく見えるので、発振周波数は高くなる。
共振角周波数ω＝√（１／ＬＣ） （１）
Ｑ＝ωＬ／Ｒ＝√（Ｌ／Ｃ）／Ｒ （２）
ただし、Ｌ：共振回路のインダクタンス
Ｃ：共振回路のキャパシタンス
Ｒ：共振回路の寄生抵抗
Ｑ：共振回路のＱ値
もし、インダクタンスＬが１／４に小さく見えると、発振周波数は２倍に高くなるが、寄生抵抗Ｒが変わらなければ、Ｑ値は１／２に小さくなり、ピーク値も小さくなる。
【００３８】
以上のことから、テール電流Ｉtailを増やして負性抵抗の絶対値１／ｇmが結合共振する周波数である２．５ＧＨｚにおける共振回路のインピーダンスよりも小さくなるように調整すると、２．５ＧＨｚで発振する。同時に、それ以外の周波数、とりわけ、その２倍の周波数である５ＧＨｚ以上の周波数領域において負性抵抗の絶対値１／ｇmが共振回路のインピーダンスよりも大きければ、発振回路は２．５ＧＨｚ以外の周波数で発振することはない。
【実施例３】
【００３９】
図７は、本発明の実施例３による電子回路の構成を示す図である。Ｎ枚のチップ１〜Ｎの各チップは同じ基本構成を有するが、ここではチップ１の送信器７１からチップＮの受信器７３に信号を送る場合を説明するために動作する構成を実線で示し、ここでは動作しない構成を破線で示した。各チップ１〜Ｎは、負性抵抗４１〜４ＮとＬＣ共振回路インピーダンスＺLC,1〜ＺLC,Nから成りクロックを発生する発振器を有する。チップ１は、フリップフロップ（ＦＦ）７４が送信データを発振器からのクロック（例えば５ＧＨｚ）を分周回路７５によって１／ｍ（ｍは自然数であり、例えば、２）に分周した送信クロックＴxc（例えば２．５ＧＨｚ）によって並列直列変換して、直列信号Ｔxdを送信器７１に送る。送信器７１は、チップ２の中継器７２を介して、又は介さずにチップＮの受信器７３に直列信号Ｔxdを送信する。チップＮでは、まず、分周回路７５が、結合共振発振器からのクロックを１／ｍ×ｎ分周する（ｎは自然数であり、例えば４、したがって、この場合、２×４＝８分周した結果６２５ＭＨｚとなる。）。さらに、位相周波数検出回路７７、１／ｎ分周回路７８、チャージポンプ７９、及び電圧制御発振器８０から成る位相同期ループ（ＰＬＬ）７６は、位相周波数検出回路７７が電圧制御発振器８０の発振信号（例えば２．５ＧＨｚ）を１／ｎ分周回路７８が１／ｎ分周した信号（例えば６２５ＭＨｚ）及び分周回路７５からのクロックの周波数及び位相を検出して、これらが同じになるようにチャージポンプ７９を介して電圧制御発振器８０に制御電圧ＶCTを供給する。さらに、位相同期ループ７６は、その制御電圧ＶCTを電圧制御発振器８１にも供給して、電圧制御発振器８１を電圧制御発振器８０と同一の周波数、かつ任意の位相で発振するように制御する。他方、受信器７３が受信した信号の立上がり又は立下りのエッジをエッジ検出回路８２が検出して、そのタイミングで電圧制御発振器８１を注入同期する。ＦＦ８３は、直列受信信号Ｒxdを並列変換して受信データを得る。その際に、電圧制御発振器８１からのクロックは、ＦＦ８３が十分な時間マージンでデータを取り込むことができる位相に調整されている。
【００４０】
この実施例３は、結合共振によって各チップのクロックの周波数をそろえ、受信信号によってクロックの位相を調整するものである。これによって、チップ１からチップＮにデータを送信する場合に、並列直列変換、送信、（中継）、受信、及び直列並列変換などで信号が遅延しても、また、製造ばらつき又は環境の時間変化によってその遅延量が変動しても、受信に適切なタイミングのクロックを作ることができる。
【００４１】
図８は、本発明の実施例３の通信品質の実測結果を示す図である。実際にテストチップを０．１８μｍ ＣＭＯＳ技術で製造して、１６枚のチップを積層し結合発振させて並列な８チャネル分をシリアルデータ通信したときの、ビット誤り率を示す。データ転送速度が２．４Ｇｂ／ｓまでは確実に高速シリアル通信ができることを実証している。
【００４２】
図９は、本発明の実施例３の受信信号の波形の例を示す図である。図７に示す測定に続けてデータ転送速度が２．４Ｇｂ／ｓにおける受信信号の多数の波形を重ねて撮影した。これは、いわゆるアイパターンと言われるものであり、窓が大きいことから、やはり確実に高速シリアル通信ができることを実証している。
なお、本発明は上記実施例に限定されるものではない。
【符号の説明】
【００４３】
７４、８３ フリップフロップ
７６ 位相同期ループ
７７ 位相周波数検出回路
７８ ｎ分周回路
７９ チャージポンプ
８０、８１ 電圧制御発振器
８２ エッジ検出回路
【特許請求の範囲】
【請求項１】
第１コイルと第１キャパシタによる第１共振回路を含む第１発振器を有する第１基板と、
第２コイルと第２キャパシタによる第２共振回路を含む第２発振器を有する第２基板と
を備え、前記第１コイルと第２コイルが誘導結合して前記第１発振器と第２発振器が結合共振することを特徴とする電子回路。
【請求項２】
結合共振するすべての前記コイルを貫通する磁束の変化が同相であることを特徴とする請求項１記載の電子回路。
【請求項３】
前記共振回路の結合共振周波数において、すべての前記共振回路のインピーダンスよりすべての前記発振器の負性抵抗の絶対値が小さく、前記結合共振周波数以外の周波数において、前記インピーダンスより前記負性抵抗の絶対値が大きいことを特徴とする請求項１又は２記載の電子回路。
【請求項４】
前記第１から第ｎ基板が順に積層され（ｎは、ｎ≧４の整数。以下、各基板のコイルを「第ｋコイル」などと言う。）、第１コイルと第２コイルとの結合度及び第（ｎ−１）コイルと第ｎコイルとの結合度が、第２コイルから第（ｎ−１）コイルの隣接間の結合度より大きいことを特徴とする請求項１乃至３いずれかに記載の電子回路。
【請求項５】
すべての前記基板が同一の構造を有する半導体チップであることを特徴とする請求項１乃至４いずれかに記載の電子回路。
【請求項６】
前記発振器によって前記基板間において周波数及び位相が等しいクロックが各前記基板に生成されることを特徴とする請求項１乃至５いずれかに記載の電子回路。
【請求項７】
前記クロックによるタイミングによって前記基板間でシリアルデータ通信を行うことを特徴とする請求項６記載の電子回路。
【請求項８】
前記クロックの周波数において受信信号から位相を抽出してシリアルデータ通信に必要なタイミングを生成することを特徴とする請求項７記載の電子回路。
【請求項９】
コイルとキャパシタによる共振回路を含む発振器を有する基板を備え、前記コイルが他のコイルと誘導結合して前記発振器が結合共振し、前記発振器によって生成されるクロックによるタイミングによってシリアルデータ通信を行うことを特徴とする電子回路。
【請求項１】
第１コイルと第１キャパシタによる第１共振回路を含む第１発振器を有する第１基板と、
第２コイルと第２キャパシタによる第２共振回路を含む第２発振器を有する第２基板と
を備え、前記第１コイルと第２コイルが誘導結合して前記第１発振器と第２発振器が結合共振することを特徴とする電子回路。
【請求項２】
結合共振するすべての前記コイルを貫通する磁束の変化が同相であることを特徴とする請求項１記載の電子回路。
【請求項３】
前記共振回路の結合共振周波数において、すべての前記共振回路のインピーダンスよりすべての前記発振器の負性抵抗の絶対値が小さく、前記結合共振周波数以外の周波数において、前記インピーダンスより前記負性抵抗の絶対値が大きいことを特徴とする請求項１又は２記載の電子回路。
【請求項４】
前記第１から第ｎ基板が順に積層され（ｎは、ｎ≧４の整数。以下、各基板のコイルを「第ｋコイル」などと言う。）、第１コイルと第２コイルとの結合度及び第（ｎ−１）コイルと第ｎコイルとの結合度が、第２コイルから第（ｎ−１）コイルの隣接間の結合度より大きいことを特徴とする請求項１乃至３いずれかに記載の電子回路。
【請求項５】
すべての前記基板が同一の構造を有する半導体チップであることを特徴とする請求項１乃至４いずれかに記載の電子回路。
【請求項６】
前記発振器によって前記基板間において周波数及び位相が等しいクロックが各前記基板に生成されることを特徴とする請求項１乃至５いずれかに記載の電子回路。
【請求項７】
前記クロックによるタイミングによって前記基板間でシリアルデータ通信を行うことを特徴とする請求項６記載の電子回路。
【請求項８】
前記クロックの周波数において受信信号から位相を抽出してシリアルデータ通信に必要なタイミングを生成することを特徴とする請求項７記載の電子回路。
【請求項９】
コイルとキャパシタによる共振回路を含む発振器を有する基板を備え、前記コイルが他のコイルと誘導結合して前記発振器が結合共振し、前記発振器によって生成されるクロックによるタイミングによってシリアルデータ通信を行うことを特徴とする電子回路。
【図１】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図４】
【図９】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図４】
【図９】
【公開番号】特開２０１２−１６９５１２（Ｐ２０１２−１６９５１２Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１１−３０４２７（Ｐ２０１１−３０４２７）
【出願日】平成２３年２月１６日（２０１１．２．１６）
【出願人】（８９９００００７９）学校法人慶應義塾 (742)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２３年２月１６日（２０１１．２．１６）
【出願人】（８９９００００７９）学校法人慶應義塾 (742)
【Ｆターム（参考）】
[ Back to top ]