電子放出素子、電子線装置、及び画像表示装置の製造方法
【課題】電子源を駆動するための電圧を印加するゲート−カソード間のリーク電流の発生を抑制する。
【解決手段】表面に凹部を有する絶縁部材と、絶縁部材の表面に、凹部に対向させて配置されたゲート電極と、凹部の縁に配置され、ゲート電極に向けて突起する突起部分を有するカソードと、を含む電子放出素子の製造方法であって、凹部を設ける工程と、凹部の縁にゲート電極に向けて突起する凸部を設けた後にカソードを設ける工程と、をこの順で実施することを特徴とする電子放出素子の製造方法。
【解決手段】表面に凹部を有する絶縁部材と、絶縁部材の表面に、凹部に対向させて配置されたゲート電極と、凹部の縁に配置され、ゲート電極に向けて突起する突起部分を有するカソードと、を含む電子放出素子の製造方法であって、凹部を設ける工程と、凹部の縁にゲート電極に向けて突起する凸部を設けた後にカソードを設ける工程と、をこの順で実施することを特徴とする電子放出素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子放出素子、電子放出素子を用いた電子線装置、及び電子線装置を用いた画像表示装置の製造方法に関する。
【背景技術】
【０００２】
従来より、カソードから出た電子の多数が対向するゲート電極に衝突、散乱した後に、電子として取り出されるタイプの電子放出素子が存在する。このような形態で電子を放出する素子として、特許文献１に記載された積層型の電子放出素子が知られている。特許文献１では、表面に凹部を有する絶縁部材と、絶縁部材の外表面と凹部の内表面とに跨って位置する突起部分を有するカソードと、絶縁部材の外表面に、突起部分と対向して位置するゲートと、ゲートを介して突起部分と対向して位置するアノードとを有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７２２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の電子放出素子では電子放出特性の経時劣化が抑制された。しかしながら、特許文献１の電子放出素子では絶縁部材に凹部を設けた後、凹部開口にカソードとなる凸部を形成する。カソード形成初期には凹部の開口が広いため、カソードの材料が凹部内に回り込む場合があり、まれにそれが電子源を駆動するための電圧を印加するゲート−カソード間にリーク電流を発生させる原因になることがあった。
【０００５】
そこで、本発明は、簡易な製造方法で、ゲート−カソード間のリーク電流の発生を抑制し、安定して動作する電子放出素子、電子放出素子を用いた電子線装置、及び電子線装置を備えた画像表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、表面に凹部を有する絶縁部材と、前記絶縁部材の表面に、前記凹部に対向させて配置されたゲート電極と、前記凹部の縁に配置され、前記ゲート電極に向けて突起する突起部分を有するカソードと、を含む電子放出素子の製造方法であって、前記凹部を設ける工程と、前記凹部の縁に前記ゲート電極に向けて突起する凸部を設けた後に前記カソードを設ける工程と、をこの順で実施することを特徴とする電子放出素子の製造方法を提供するものである。
【発明の効果】
【０００７】
本発明によれば、カソードを成膜する前に予め凹部の縁に凸部を設けるため、カソード成膜時に凹部内にカソード材料が回り込むのを抑制できる。このため、ゲート−カソード間のリーク電流の発生が抑制され、動作的に安定な電子放出素子の製造方法を提供することができる。更には、電子放出素子を用いた電子線装置、及び電子線装置を備えた画像表示装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の電子放出素子の構成を示す図である。
【図２】電子放出特性測定時の電源及び電位の関係を示す図である。
【図３】本発明の電子放出素子の製造方法を示す図である。
【図４】リセス部入り口の凸部と見込み角の関係を説明する図である。
【図５】リセス部入り口の凸部の効果を説明する図である。
【図６】実施例及び比較例で作製される電子放出素子の構成を示す図である。
【図７】実施例１の電子放出素子の製造方法を示す図である。
【図８】比較例の電子放出素子の製造方法を示す図である。
【図９】実施例７の画像表示装置を示す図である。
【発明を実施するための形態】
【０００９】
以下に図面を参照して本発明の好適な実施形態を例示的に説明する。ただし、以下の実施形態に記載されている構成部品の寸法、材質、形状、その相対配置等は、特に特定的な記載がない限りは本発明の範囲をそれらのみに限定する趣旨のものではない。
【００１０】
〔素子の概要〕
図１は本発明の製造方法で製造される電子放出素子の構成を示す模式図であり、図１（Ａ）は上面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図、図１（Ｃ）は図１（Ｂ）において素子を矢印方向から眺めたときの側面図である。
【００１１】
図１において、１は基板であり、基板１上には絶縁部材が配置されている。本発明の絶縁部材は表面に凹部７（以下、「リセス部」ということもある。）を有する。この絶縁部材は例えば図１（Ｂ）のように第１絶縁層３と、第２絶縁層４と、で構成される。このとき、凹部７は第１絶縁層３の上面の、第２絶縁層４が形成されていない部分と、第２絶縁層４の側面と、で構成される。凹部７を構成するこの２つの面を、以下「リセス部７の内表面」ということもある。５は第２絶縁層４の表面に凹部７に対向させて配置されたゲート電極である。１０は凹部７の縁（リセス部７の入り口）に配置され、ゲート電極５に向けて突起する凸部である。６Ａは凸部１０を設けた後に設けられ、ゲート電極５に向けて突起する突起部分を有するカソードである。カソード６Ａは凸部１０が設けられている凹部７の縁から第１絶縁層３の側面に沿って基板１上まで設けるのが好ましい。８は電子放出に必要な電界が形成される間隙（カソード６Ａの突起部分の先端からゲート電極５の底面（凹部７に対向する部分）までの最短距離ｄ）である。２は基板１上に設けられ、カソード６Ａと電気的に接続された電極である。図１には不図示であるが、ゲート電極５を介してカソード６Ａと対向する位置には、これらよりも高電位に規定され、カソード６Ａの先端と対向配置されたアノード電極を有し、このアノード電極と図１の電子放出素子とで電子線装置が構成される。尚、図１（Ｂ）の構成を図１（Ｂ’）の構成にしても良い。図１（Ｂ’）は図１（Ａ）のＡ−Ａ線での断面図である。図１（Ｂ’）の構成は凸部１０の材料により凹部７の縁に凸部１０が設けられているのみならず、凸部１０の材料が凹部７の縁から第１絶縁層３の側面に沿って基板１上まで設けられている点で図１（Ｂ）の構成と異なる。
【００１２】
図２は本発明の製造方法で製造された電子放出素子であり、素子の電子放出特性を測定するときの電源及び電位の関係を示す図である。Ｖｆはカソード６Ａとゲート電極５との間に印加される電圧、Ｉｆはカソード−ゲート電極間を流れる素子電流、Ｖａはカソード６Ａとアノード電極１２の間に印加される電圧、Ｉｅは電子放出電流である。図２において、カソード６Ａから、対向するゲート電極５に向かって放出された電子は一部がアノード電極１２に到達する。残りはゲート電極５に到達し、１回或いは複数回散乱した後、アノード電極１２に到達するか、ゲート電極５上で消滅する。このようにして、アノード電極１２に到達した電流が電子放出電流である。一方、第１絶縁層３、第２絶縁層４の表面或いは内部を経由して、電子がカソード６Ａからゲート電極５に流れる電流がリーク電流である。例えば、リセス部７の内表面に導電性の材料が付着してしまうと、リーク電流の経路となってしまう。リーク電流はアノード電極１２に到達する電子放出電流に全く寄与しない無効電流であり、リーク電流は消費電力を大きくするだけでなく、電子放出特性の安定性を阻害する場合があるため、極力抑制することが望ましい。
【００１３】
〔製造方法の概要〕
図３は本発明の電子放出素子の製造方法を示す模式断面図である。まず、ＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術により基板１上に第１絶縁層３、第２絶縁層４、ゲート電極５をこの順に積層して形成する（図３（Ａ））。
【００１４】
基板１は素子を機械的に支えるための基板であり、基板１の材料としては石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス、シリコン基板等が好適に用いられる。基板に必要な機能としては機械的強度が高いだけでなく、ドライエッチング、ウェットエッチング、現像液等のアルカリや酸に対して耐性があるものが望ましい。さらに、ディスプレイパネルのような一体のものとして用いる場合は成膜材料や他の積層部材と熱膨張差が小さいものが望ましい。また、熱処理に伴いガラス内部からのアルカリ元素等が拡散しづらい材料が望ましい。
【００１５】
第１絶縁層３は加工性に優れる材料からなる絶縁性の膜であり、第１絶縁層３の材料としてはＳｉＮ（ＳｉｘＮｙ）やＳｉＯ2等が好適に用いられる。第１絶縁層３の厚さは５ｎｍ以上５０μｍ以下の範囲、好ましくは５０ｎｍ以上８００ｎｍ以下の範囲で設定する。第１絶縁層３の前記下限値は十分な電子源効率が得られる最小の厚さであり、第１絶縁層３の前記上限値は製造の容易さ等を考慮したときの最大の厚さである。第２絶縁層４は加工性に優れる材料からなる絶縁性の膜であり、第２絶縁層４の材料としてはＳｉＮ（ＳｉｘＮｙ）やＳｉＯ2等が好適に用いられる。第２絶縁層４の厚さは５ｎｍ以上５００ｎｍ以下の範囲、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で設定する。電子放出特性を考慮すると、第２絶縁層４の厚さを１０ｎｍ以上３０ｎｍ以下の範囲で設定するのがより好ましい。第２絶縁層４の前記下限値は十分な層間絶縁層としての効果が得られる最小の厚さであり、第２絶縁層４の前記上限値は十分な電子源効率が得られる最大の厚さである。第１絶縁層３の材料として例えばＳｉｘＮｙを用い、第２絶縁層４の材料として例えばＳｉＯ2等絶縁性材料、或いはリン濃度の高いＰＳＧ、ホウ素濃度の高いＢＳＧ膜等を用いた構成とする事もできる。なお、第１絶縁層３と第２絶縁層４を積層した後にリセス部７を形成する必要があるため、第１絶縁層３と第２絶縁層４との間にはエッチングにおいて異なるエッチングレートを持つように設定されなければならない。望ましくは第１絶縁層３と第２絶縁層４との間には選択比として１０以上とするのが望ましく、できれば５０以上とれることが望ましい。
【００１６】
ゲート電極５は導電性に加えて高い熱伝導率があり、融点が高い材料が望ましい。例えばＢｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属又は合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等が適宜使用可能である。ゲート電極５の厚さは５ｎｍ以上５００ｎｍ以下の範囲、好ましくは１０ｎｍ以上１００ｎｍ以下の範囲で設定する。ゲート電極５の前記下限値は第２絶縁層４が十分な層間絶縁層としての効果が得られる最小の厚さであり、ゲート電極５の前記上限値は十分な電子源効率が得られる最大の厚さである。
【００１７】
次に、フォトリソグラフィー技術によりゲート電極上にレジストパターンを形成した後、エッチング手法を用いてゲート電極５、第２絶縁層４、第１絶縁層３をこの順に加工する（図３（Ｂ））。このようなエッチング加工では、一般的にエッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能なＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いる。この際の加工ガスとしては、加工する対象部材がフッ化物を形成する場合はＣＦ4、ＣＨＦ3、ＳＦ6のフッ素系ガスが選ばれ、加工する対象部材がＳｉやＡｌのように塩化物を形成する場合はＣｌ2、ＢＣｌ3等の塩素系ガスが選ばれる。また、レジストとの選択比を取るため、エッチング面の平滑性の確保或いはエッチングスピードを上げるために水素や酸素、アルゴンガス等を随時添加する。
【００１８】
続いて、エッチング手法を用いて第２絶縁層４を加工し、リセス部７を形成する（図３（Ｃ））。第２絶縁層４がＳｉＯ2からなる材料であれば通称バッファーフッ酸（ＢＨＦ）と呼ばれるフッ化アンモニウムとフッ酸との混合溶液を用い、第２絶縁層４がＳｉｘＮｙからなる材料であれば熱リン酸系エッチング液を用いてエッチングすることが可能である。リセス部７の深さ（第１絶縁層３の側面からリセス部７を構成する第２絶縁層４の側面までの距離）は、素子形成後のリーク電流に大きく関わり、リセス部７の深さを深く形成するほどリーク電流の値が小さくなる。これは、リークの経路となる、リセス部７の内表面の距離が伸びることにより、カソードの回り込みや、残渣等の影響が小さくなるためである。ただし、あまり距離を深く形成するとゲート電極５が変形する等の課題が発生するため、リセス部７の深さはおよそ３０ｎｍ以上２００ｎｍ以下程度で形成される。
【００１９】
次に、ゲート電極５上に剥離層１１を形成する（図３（Ｄ））。剥離層１１は次の工程で堆積するカソード６Ｂをゲート電極５から剥離することを目的として形成する。このため、例えばゲート電極５を酸化させて酸化膜を形成する、或いは電解メッキにて剥離金属を付着させる等の方法により剥離層１１を形成する。
【００２０】
続いて、リセス部７の入り口に凸部１０を設ける。凸部１０を設ける方法としては、図３（Ｅ）のように、凸部１０の材料を気相成膜法、例えばＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術により斜方成膜する方法がある。凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで成膜することにより層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成する。尚、この際、ゲート電極５にも凸部１０の材料が付着し、ゲート電極５上及びゲート電極５の側面に層９Ｂが成膜される。別の方法としては、第１絶縁層３をパターニングすることで凸部１０を設けることもできる。凸部１０の高さはリセス部７の厚さ（第２絶縁層４の厚さ）の５０％以上８５％以下の範囲で設定する。凸部１０の高さをリセス部７の厚さの５０％とすると、リセス部７内への金属粒子の侵入を約半分にでき、リーク電流を抑制できる。よって、５０％以下ではリーク電流を抑制する効果が小さくなるため好ましくない。また、凸部１０の高さをリセス部７の厚さの８５％以上とすると、凸部１０形成後に成膜するカソードの膜厚が薄くなりすぎて抵抗が高くなったり、カソードが不連続な膜となって抵抗値が不安定になるため好ましくない。凸部１０の材料としては、例えば加工性に優れる材料からなる絶縁性を有する材料、具体的にはＳｉＮ（ＳｉｘＮｙ）、ＳｉＯ2、ＰＳＧ、ＢＳＧ、ＳｉＯＦ、ＳｉＯＣ、ＳｉＣＮ、ＴｉＯ2、Ｃｒ2Ｏ3、ＴａＯ、ＳｒＯ、ＣｏＯ等が好適に用いられる。また、凸部１０は必ずしも絶縁性を有する必要はなく、Ｓｉ、ＳｎＯ2、ＳｂＯ2、ＷＧｅＯＮ等の高抵抗膜も使用可能である。高抵抗膜の比抵抗は１０-4Ωｍ以上であれば良い。
【００２１】
次に、ＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術によりカソード６Ａを設ける。カソードの材料を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することによりカソード６Ａを形成する（図３（Ｆ））。尚、この際、ゲート電極５にもカソードの材料が付着し、層９Ｂ上にカソード６Ｂが成膜される。電子放出特性を考慮すると、カソード６Ａは５ｎｍ程度の厚さが最小限必要であり、ＴＥＭで観察したときに間隙８が４ｎｍ以上１２ｎｍ以下となるように形成するのが好ましい。カソードの材料は導電性があり、電界放出する材料であれば良く、一般的には２０００℃以上の高融点、５ｅＶ以下の仕事関数材料であり、酸化物等の化学反応層の形成しづらい或いは簡易に反応層を除去可能な材料が好ましい。例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属又は合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等が挙げられる。
【００２２】
続いて、剥離層１１をエッチングで取り除くことでゲート電極５上の層９Ｂ、カソード６Ｂが取り除かれる（図３（Ｇ））。
【００２３】
次に、ＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術、フォトリソグラフィー技術によりカソード６Ａと電気的な導通を取るための電極２を形成する（図３（Ｈ））。電極２は導電性を有している材料が望ましく、例えばＢｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用可能である。また、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物も使用可能である。更には、Ｓｉ，Ｇｅ等の半導体、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も使用可能である。電極２の厚さは５０ｎｍ以上５ｍｍ以下の範囲、好ましくは５０ｎｍ以上５μｍ以下の範囲で設定する。電極２の前記下限値は十分な導電性を維持できる最小の厚さであり、電極２の前記上限値は製造の容易さ等を考慮したときの最大の厚さである。電極２はゲート電極５と同一材料でも異種材料でも良く、またゲート電極５と同一形成方法でも異種形成方法でも良いが、ゲート電極５は電極２に比べてその膜厚が薄い範囲で設定される場合があるため低抵抗材料が望ましい。また、上記作製例では剥離層１１を設けてゲート電極５上のカソード６Ｂを除去しているが、ゲート電極５上にカソード６Ｂを残した構成も可能である。ただし、この場合、ゲート電極５とカソード６Ｂとの電気的な接続を確保するため、カソード６Ｂが成膜される前に、層９Ｂをパターニングにより一部除去する必要がある。
【００２４】
〔リセス部入り口に凸部を設けたことの効果〕
以上説明した電子放出素子の製造方法において、リセス部７の入り口に凸部１０を設けた後、カソード６Ａ、６Ｂを成膜したことによる効果について説明する。
【００２５】
図４（Ａ）は電子放出素子のカソード６Ａ、６Ｂ成膜前の断面図である。図４（Ａ）は、リセス部７の入り口に凸部１０を設けない従来の構成である。リセス部７形成後にＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術によりカソード６Ａ、６Ｂを成膜する場合、リセス部７奥の角に到達するためのカソード粒子の見込み角は、図４（Ａ）のθａのように比較的広くなる。このままでは、リセス部７の内表面にカソードが回り込むことになり、リーク電流が発生する。これを防止するため、斜方蒸着が用いられたり、成膜装置に粒子の飛来角度を制限するためのコリメータを設けたり、空間での粒子散乱が少ない比較的低圧で成膜が行われることが多い。
【００２６】
図４（Ｂ）〜図４（Ｄ）はリセス部７の入り口に凸部１０を設けた場合の、電子放出素子のカソード６Ａ、６Ｂ成膜前の断面図である。図４（Ｂ）において、リセス部７の入り口の凸部１０高さをｈｂ、凸部１０の頂点のＸ座標をＸｂとする。リセス部７入り口に凸部１０を設けることで、凸部のない図４（Ａ）に比べて、カソード６Ａ、６Ｂ成膜時のカソード粒子の見込み角がかなり小さくなる。更に、図４（Ｂ）に対して、図４（Ｃ）のようにリセス部７の入り口の凸部１０高さを高くすると（ｈｃ＞ｈｂ）、カソード６Ａ、６Ｂ成膜時のカソード粒子のリセス部７への見込み角が小さくなる（θｃ＜θｂ）。また、図４（Ｂ）に対して、図４（Ｄ）のようにリセス部７入り口の凸部１０の頂点をリセス部７の奥方向に設けると（Ｘｄ＜Ｘｂ）、カソード６Ａ、６Ｂ成膜時のカソード粒子のリセス部７への見込み角が小さくなる（θｄ＜θｂ）。
【００２７】
次に、リセス部７内へのカソード粒子の回り込みを比較した結果の一例を説明する。図５（Ａ）は電子放出素子の断面図である。図５（Ａ）に示すように、リセス部７の入り口の凸部１０高さをｈ、リセス部７の厚さ（第２絶縁層４の厚さ）をｔとする。図５（Ｂ）及び図５（Ｃ）は、凸部１０高さが変化した場合のリセス部７内へのカソードの回り込みを比較したものである。図５（Ｂ）は、リセス部７の入り口からの距離による、リセス部７を構成する第１絶縁層３の表面のカソード粒子数の変化を表示したグラフである。横軸はリセス部７の入り口からの距離をリセス部７の厚さｔで規格化した。図５（Ｃ）は、リセス部７を構成する第１絶縁層３の表面のある点で、リセス部７の入り口の凸部１０の高さｈが変化した場合のカソード粒子数の変化を表示したグラフである。横軸は凸部１０高さｈをリセス部の厚さｔで規格化した。図５（Ｂ）及び図５（Ｃ）のように凸部１０高さｈがリセス部の厚さｔに対して大きくなると、リセス部７内へのカソードの回り込みが小さくなる。よって、リセス部７の入り口に凸部１０を設けることで、カソード６Ａ、６Ｂ成膜時のリセス部７に対するカソード粒子の見込み角を制御でき、カソードの回り込みを抑制することができる。その結果、リーク電流を抑制することができる。
【００２８】
また、電子放出素子自体に、リーク抑制機構が設けられているため、カソードを成膜する装置、成膜条件、カソード材料等の制限がなくなり、量産に適した選択をすることが可能となる。
【実施例】
【００２９】
以下に実施例を挙げて、本発明をさらに詳述する。
【００３０】
［実施例１］
図７は本実施例の電子放出素子の製造方法を示す模式断面図である。まず、スパッタ法により基板１上に第１絶縁層３、第２絶縁層４、ゲート電極５をこの順に積層した（図７（Ａ））。基板１の材料はプラズマディスプレイ用に開発された低ナトリウムガラスであるＰＤ２００とした。第１絶縁層３の材料はＳｉＮ（ＳｉｘＮｙ）、第１絶縁層３の厚さは５００ｎｍとした。第２絶縁層４の材料はＳｉＯ2、第２絶縁層４の厚さは３０ｎｍとした。ゲート電極５の材料はＴａＮ、ゲート電極５の厚さは３０ｎｍとした。その後、フォトリソグラフィー技術によりゲート電極５上にレジストパターンを形成した後、ドライエッチング手法を用いてゲート電極５、第２絶縁層４、第１絶縁層３をこの順に加工した（図７（Ｂ））。この時の加工ガスとしては、第１絶縁層３、第２絶縁層４及びゲート電極５はフッ化物を作る材料が選択されているためＣＦ4系のガスを用いた。このガスを用いてＲＩＥを行った結果、第１絶縁層３、第２絶縁層４及びゲート電極５のエッチング後の角度は基板水平面に対しておよそ８０°の角度で形成されていた。レジスト剥離後、ＢＨＦを用いてリセス部の深さが約７０ｎｍになるようにエッチング手法を用いて第２絶縁層４をエッチングし、第１絶縁層３と、第２絶縁層４と、からなる絶縁部材の表面にリセス部７を形成した（図７（Ｃ））。
【００３１】
次に、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図７（Ｄ））。凸部１０の材料はＳｉＯ2、凸部１０の高さは第２絶縁層４の厚さの６０％である１８ｎｍとした。尚、この際、ゲート電極５上にもＳｉＯ2が付着し、ゲート電極５上に層９Ｂが成膜された。その後、ゲート電極５上の層９Ｂをパターニングし、ゲート電極５が次に成膜するカソードと電気的な接続が可能なように、ゲート電極５の一部を露出させた（図７（Ｅ））。
【００３２】
続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図７（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さ（ゲート電極５上等の周囲に遮蔽物がない面での厚さ）は平坦な面で１２ｎｍになるように成膜した。カソード６Ａ、６Ｂ成膜後、カソード６Ａの幅が１００μｍになるようにフォトリソグラフィー技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてＭｏからなるカソード６Ａを加工した。このときの加工ガスとしてはＣＦ4系のガスを用いた。これによって、リセス部７の縁に沿って位置する突起部分を有する短冊状のカソード６Ａを形成した。本実施例においては、カソード６Ａの幅は突起部分の幅と一致している。尚、突起部分の幅とは、突起部分の、リセス部７の深さ方向と垂直な方向かつリセス部７の縁に沿った長さを意味する。断面ＴＥＭによる解析の結果、図７（Ｆ）におけるカソード６Ａとゲート電極５の間隙８は９ｎｍであった。
【００３３】
次に、スパッタ法により電極２を形成した。電極２の材料は銅（Ｃｕ）、電極２の厚さは５００ｎｍとした（図７（Ｇ））。
【００３４】
上記方法で作製した電子放出素子の模式断面図を図６（Ｃ）に示す。図２の構成で電子放出素子の特性を効率＝Ｉｅ／（Ｉｆ＋Ｉｅ）により評価した。ＩｆとＩｅは上述したため説明を省略する。ゲート電極５の電位を２４Ｖとし、電極２を介してカソード６Ａの電位を０Ｖに規定することによって、ゲート電極５とカソード６Ａの間に２４Ｖの駆動電圧を印加した。また、Ｖａは１０ｋＶとした。その結果、平均効率は６％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。また、長時間駆動した場合も突発的なＩｆ電流の増減はほとんど見られなかった。
【００３５】
［比較例］
図８は本比較例の電子放出素子の製造方法を示す模式断面図である。本比較例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、リセス部７の入り口に凸部１０を設けることなく、カソード６Ａの成膜を実施例１と同様に実施した（図８（Ｄ））。但し、電子放出特性に関わる低電位側カソード６Ａとゲート電極５の間隙８を実施例１と同じにするために、カソード６Ａの膜厚は３０ｎｍとした。カソード６Ａ成膜後は実施例１と同じ工程を実施して電子放出素子を作製した（図８（Ｅ））。
【００３６】
上記方法で作製した電子放出素子の模式断面図を図６（Ｂ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行ったところ、素子電流Ｉｆのうち１％程度のリーク電流が検出された。
【００３７】
［実施例２］
図３は本実施例の電子放出素子の製造方法を示す模式断面図である。本実施例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、ゲート電極５に剥離層１１を形成した（図３（Ｄ））。剥離層１１はゲート電極５に電解メッキによりＮｉを電解析出させて形成した。次に、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図３（Ｅ））。凸部１０の材料はＳｉＯ2、凸部の高さは第２絶縁層４の厚さの６０％である１８ｎｍとした。尚、この際、ゲート電極５上にもＳｉＯ2が付着し、ゲート電極５上に層９Ｂが成膜された。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図３（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で１２ｎｍになるように成膜した。断面ＴＥＭによる解析の結果、図３（Ｆ）におけるカソード６Ａとゲート電極５の間隙８は９ｎｍであった。カソード６Ａ、６Ｂ成膜後、ヨウ素とヨウ化カリウムからなるエッチング液を用いてゲート電極５上に析出させたＮｉ剥離層１１を除去することによりカソード６Ｂをゲート電極５から剥離した（図３（Ｇ））。カソード６Ｂ剥離後は実施例１と同じ工程を実施することによりカソード６Ａの加工、電極２の形成を行い、電子放出素子を作製した（図３（Ｈ））。
【００３８】
上記方法で作製した電子放出素子の模式断面図を図６（Ａ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は８％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。また、長時間駆動した場合も突発的なＩｆ電流の増減はほとんど見られなかった。実施例１と同様の効果に加え、本実施例ではゲート電極５上の層９Ｂ、カソード６Ｂを剥離したため、カソード６Ａから放出された電子が効率よくアノード電極に到達できる。そのため、実施例１よりも電子放出効率が増加した。
【００３９】
［実施例３］
本実施例においてリセス部７を形成するまでは実施例２と同じ工程を実施した。リセス部７形成後、ゲート電極５に剥離層１１を形成した（図３（Ｄ））。剥離層１１はゲート電極５に電解メッキによりＮｉを電解析出させて形成した。次に、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図３（Ｅ））。凸部１０の材料はＳｉＮ、凸部１０の高さは第２絶縁層４の厚さの６０％である１８ｎｍとした。尚、この際、ゲート電極５上にもＳｉＮが付着し、ゲート電極５上に層９Ｂが成膜された。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図３（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で１２ｎｍになるように成膜した。断面ＴＥＭによる解析の結果、図３（Ｆ）におけるカソード６Ａとゲート電極５の間隙８は９ｎｍであった。カソード６Ａ、６Ｂ成膜後、実施例２と同じ手法でゲート電極５上に析出させたＮｉ剥離層１１を除去することによりカソード６Ｂをゲート電極５から剥離した（図３（Ｇ））。カソード６Ｂ剥離後、カソード６Ａの幅が１００μｍになるようにフォトリソグラフィー技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてＭｏからなるカソード６Ａを加工した。カソード６Ａのパターニング後、ＢＨＦを用いてリセス部７の内表面に付着した残渣をリフトオフにより除去した。ＢＨＦによるＳｉＮのエッチングレートはＳｉＯ2よりも１桁以上小さい。本実施例ではリセス部７の入り口の凸部１０をＳｉＮで形成したため、ＢＨＦ処理時にも凸部１０がエッチングされることはない。リセス部７の内表面に付着した残渣はリークの要因となるため、本実施例は実施例２よりも更にリーク要因を低減することができた。残渣の除去後は実施例２と同じ工程を実施することにより電極２を形成して電子放出素子を作製した（図３（Ｈ））。
【００４０】
上記方法で作製した電子放出素子の模式断面図を図６（Ａ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は８％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。また、長時間駆動した場合も突発的なＩｆ電流の増減は実施例２よりも更に抑制された。
【００４１】
［実施例４］
本実施例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図７（Ｄ））。凸部１０の材料はＳｉＯ2、凸部１０の高さは第２絶縁層４の厚さの８５％である２５ｎｍとした。尚、この際、ゲート電極５上にもＳｉＯ2が付着し、ゲート電極５上に層９Ｂが成膜された。その後、ゲート電極５上の層９Ｂをパターニングし、ゲート電極５が次に成膜するカソードと電気的な接続が可能なように、ゲート電極５の一部を露出させた（図７（Ｅ））。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図７（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で５ｎｍになるように成膜した。その後、実施例１と同じ工程を実施することによりカソード６Ａを加工した。断面ＴＥＭによる解析の結果、図７（Ｆ）における低電位側カソード６Ａとゲート電極５の間隙８が９ｎｍであった。次に、スパッタ法により電極２を形成した（図７（Ｇ））。電極２の材料は銅（Ｃｕ）、電極２の厚さは５００ｎｍとした。
【００４２】
上記方法で作製した電子放出素子の模式断面図を図６（Ｃ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は３％が得られた。カソードが薄くなり、抵抗が高くなることで、カソード６Ａの電位が駆動電圧２４Ｖよりも低くなったため、実施例１よりも効率が低下したと考えられる。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。また、長時間駆動した場合も突発的なＩｆ電流の増減はほとんど見られなかった。
【００４３】
［実施例５］
本実施例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図７（Ｄ））。凸部１０の材料はＳｉＯ2、凸部１０の高さは第２絶縁層４の厚さの５０％である１５ｎｍとした。尚、この際、ゲート電極５上にもＳｉＯ2が付着し、ゲート電極５上に層９Ｂが成膜された。その後、ゲート電極５上の層９Ｂをパターニングし、ゲート電極５が次に成膜するカソードと電気的な接続が可能なように、ゲート電極５の一部を露出させた（図７（Ｅ））。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図７（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で１５ｎｍになるように成膜した。その後、実施例１と同じ工程を実施することによりカソード６Ａを加工した。断面ＴＥＭによる解析の結果、図７（Ｆ）における低電位側カソード６Ａとゲート電極５の間隙８が９ｎｍであった。次に、スパッタ法により電極２を形成した（図７（Ｇ））。電極２の材料は銅（Ｃｕ）、電極２の厚さは５００ｎｍとした。
【００４４】
上記方法で作製した電子放出素子の模式断面図を図６（Ｃ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は６％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電子放出電流の０．１％程度であった。これは、リセス部内へのカソード材料遮蔽効果が小さくなったため、リーク電流が増加したと予想される。
【００４５】
［実施例６］
本実施例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図７（Ｄ））。凸部１０の材料はＳｉ、凸部１０の高さは第２絶縁層４の厚さの６０％である１８ｎｍとした。尚、この際、ゲート電極５上にもＳｉが付着し、ゲート電極５上に層９Ｂが成膜された。その後、ゲート電極５上の層９Ｂをパターニングし、ゲート電極５が次に成膜するカソードと電気的な接続が可能なように、ゲート電極５の一部を露出させた（図７（Ｅ））。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図７（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で１２ｎｍになるように成膜した。その後、実施例１と同じ工程を実施することによりカソード６Ａを加工した。断面ＴＥＭによる解析の結果、図７（Ｆ）における低電位側カソード６Ａとゲート電極５の間隙８が９ｎｍであった。次に、スパッタ法により電極２を形成した（図７（Ｇ））。電極２の材料は銅（Ｃｕ）、電極２の厚さは５００ｎｍとした。
【００４６】
上記方法で作製した電子放出素子の模式断面図を図６（Ｃ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は６％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。
【００４７】
［実施例７］
本実施例では実施例２と同じ工程を実施して作製した電子放出素子を多数基板上にマトリクス状に配列して電子源基板を形成し、この電子源基板を用いて図９の画像表示装置を作製した。
【００４８】
まず、実施例２と同じ工程によりガラス基板１３上にＳｉＮ／ＳｉＯ2／ＴａＮ／ＳｉＯ2／Ｍｏ膜を順次成膜して電子放出素子２３を作製した。
【００４９】
次に、変調信号が印加される配線として機能するＹ方向配線１８をゲート電極に接続するように配置した後、次の工程で作製する後述のＸ方向配線１４とＹ方向配線１８を絶縁するために、酸化シリコンからなる絶縁層を配置した。この絶縁層はＸ方向配線１４の下、かつＹ方向配線１８を覆うように配置した。その後、走査信号が印加される配線として機能し、銀を主成分とするＸ方向配線１４を、先に配置した絶縁層の上に形成した。Ｘ方向配線１４は絶縁層を挟んでＹ方向配線１８と交差させて配置した。このようにしてマトリクス配線を有するガラス基板１３を形成した。
【００５０】
続いて、ガラス基板１３の２ｍｍ上方に、ガラス基板１９の内面に発光部材である蛍光体膜２０とアノード電極であるメタルバック２１とが積層されたフェースプレート２２を、支持枠１６を介して配置した。尚、図９においては外囲器１７を構成するリアプレート１５をガラス基板１３の補強部材として設けた例を示しているが、本実施例ではこのリアプレート１５を省いた。そして、フェースプレート２２、支持枠１６、ガラス基板１３の接合部を、低融点金属であるインジウム（Ｉｎ）を加熱し冷却することによって封着した。また、この封着工程は、真空チャンバー中で行ったため、排気管を用いずに、封着と封止を同時に行った。
【００５１】
本実施例では画像形成部材であるところの蛍光体膜２０は、カラーを実現するために、ストライプ形状の蛍光体とし、先にブラックストライプ（不図示）を形成し、その間隙部にスラリー法により各色蛍光体（不図示）を塗布して蛍光体膜２０を作製した。ブラックストライプの材料としては、通常よく用いられている黒鉛を主成分とする材料を用いた。また、蛍光体膜２０の内面側（電子放出素子側）にはアルミニウムからなるメタルバック２１を設けた。メタルバック２１は、蛍光体膜２０の内面側に、Ａｌを真空蒸着することで作製した。
【００５２】
上記方法で画像表示装置を作製したところ、表示画像の安定な表示装置を実現できた。
【符号の説明】
【００５３】
１：基板、２：電極、３：第１絶縁層、４：第２絶縁層、５：ゲート電極、６Ａ、６Ｂ：カソード、７：凹部（リセス部）、８：カソード６Ａとゲート電極５との間隙、１０：凸部、１２：陽極（アノード電極）
【技術分野】
【０００１】
本発明は電子放出素子、電子放出素子を用いた電子線装置、及び電子線装置を用いた画像表示装置の製造方法に関する。
【背景技術】
【０００２】
従来より、カソードから出た電子の多数が対向するゲート電極に衝突、散乱した後に、電子として取り出されるタイプの電子放出素子が存在する。このような形態で電子を放出する素子として、特許文献１に記載された積層型の電子放出素子が知られている。特許文献１では、表面に凹部を有する絶縁部材と、絶縁部材の外表面と凹部の内表面とに跨って位置する突起部分を有するカソードと、絶縁部材の外表面に、突起部分と対向して位置するゲートと、ゲートを介して突起部分と対向して位置するアノードとを有する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７２２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の電子放出素子では電子放出特性の経時劣化が抑制された。しかしながら、特許文献１の電子放出素子では絶縁部材に凹部を設けた後、凹部開口にカソードとなる凸部を形成する。カソード形成初期には凹部の開口が広いため、カソードの材料が凹部内に回り込む場合があり、まれにそれが電子源を駆動するための電圧を印加するゲート−カソード間にリーク電流を発生させる原因になることがあった。
【０００５】
そこで、本発明は、簡易な製造方法で、ゲート−カソード間のリーク電流の発生を抑制し、安定して動作する電子放出素子、電子放出素子を用いた電子線装置、及び電子線装置を備えた画像表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、表面に凹部を有する絶縁部材と、前記絶縁部材の表面に、前記凹部に対向させて配置されたゲート電極と、前記凹部の縁に配置され、前記ゲート電極に向けて突起する突起部分を有するカソードと、を含む電子放出素子の製造方法であって、前記凹部を設ける工程と、前記凹部の縁に前記ゲート電極に向けて突起する凸部を設けた後に前記カソードを設ける工程と、をこの順で実施することを特徴とする電子放出素子の製造方法を提供するものである。
【発明の効果】
【０００７】
本発明によれば、カソードを成膜する前に予め凹部の縁に凸部を設けるため、カソード成膜時に凹部内にカソード材料が回り込むのを抑制できる。このため、ゲート−カソード間のリーク電流の発生が抑制され、動作的に安定な電子放出素子の製造方法を提供することができる。更には、電子放出素子を用いた電子線装置、及び電子線装置を備えた画像表示装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の電子放出素子の構成を示す図である。
【図２】電子放出特性測定時の電源及び電位の関係を示す図である。
【図３】本発明の電子放出素子の製造方法を示す図である。
【図４】リセス部入り口の凸部と見込み角の関係を説明する図である。
【図５】リセス部入り口の凸部の効果を説明する図である。
【図６】実施例及び比較例で作製される電子放出素子の構成を示す図である。
【図７】実施例１の電子放出素子の製造方法を示す図である。
【図８】比較例の電子放出素子の製造方法を示す図である。
【図９】実施例７の画像表示装置を示す図である。
【発明を実施するための形態】
【０００９】
以下に図面を参照して本発明の好適な実施形態を例示的に説明する。ただし、以下の実施形態に記載されている構成部品の寸法、材質、形状、その相対配置等は、特に特定的な記載がない限りは本発明の範囲をそれらのみに限定する趣旨のものではない。
【００１０】
〔素子の概要〕
図１は本発明の製造方法で製造される電子放出素子の構成を示す模式図であり、図１（Ａ）は上面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図、図１（Ｃ）は図１（Ｂ）において素子を矢印方向から眺めたときの側面図である。
【００１１】
図１において、１は基板であり、基板１上には絶縁部材が配置されている。本発明の絶縁部材は表面に凹部７（以下、「リセス部」ということもある。）を有する。この絶縁部材は例えば図１（Ｂ）のように第１絶縁層３と、第２絶縁層４と、で構成される。このとき、凹部７は第１絶縁層３の上面の、第２絶縁層４が形成されていない部分と、第２絶縁層４の側面と、で構成される。凹部７を構成するこの２つの面を、以下「リセス部７の内表面」ということもある。５は第２絶縁層４の表面に凹部７に対向させて配置されたゲート電極である。１０は凹部７の縁（リセス部７の入り口）に配置され、ゲート電極５に向けて突起する凸部である。６Ａは凸部１０を設けた後に設けられ、ゲート電極５に向けて突起する突起部分を有するカソードである。カソード６Ａは凸部１０が設けられている凹部７の縁から第１絶縁層３の側面に沿って基板１上まで設けるのが好ましい。８は電子放出に必要な電界が形成される間隙（カソード６Ａの突起部分の先端からゲート電極５の底面（凹部７に対向する部分）までの最短距離ｄ）である。２は基板１上に設けられ、カソード６Ａと電気的に接続された電極である。図１には不図示であるが、ゲート電極５を介してカソード６Ａと対向する位置には、これらよりも高電位に規定され、カソード６Ａの先端と対向配置されたアノード電極を有し、このアノード電極と図１の電子放出素子とで電子線装置が構成される。尚、図１（Ｂ）の構成を図１（Ｂ’）の構成にしても良い。図１（Ｂ’）は図１（Ａ）のＡ−Ａ線での断面図である。図１（Ｂ’）の構成は凸部１０の材料により凹部７の縁に凸部１０が設けられているのみならず、凸部１０の材料が凹部７の縁から第１絶縁層３の側面に沿って基板１上まで設けられている点で図１（Ｂ）の構成と異なる。
【００１２】
図２は本発明の製造方法で製造された電子放出素子であり、素子の電子放出特性を測定するときの電源及び電位の関係を示す図である。Ｖｆはカソード６Ａとゲート電極５との間に印加される電圧、Ｉｆはカソード−ゲート電極間を流れる素子電流、Ｖａはカソード６Ａとアノード電極１２の間に印加される電圧、Ｉｅは電子放出電流である。図２において、カソード６Ａから、対向するゲート電極５に向かって放出された電子は一部がアノード電極１２に到達する。残りはゲート電極５に到達し、１回或いは複数回散乱した後、アノード電極１２に到達するか、ゲート電極５上で消滅する。このようにして、アノード電極１２に到達した電流が電子放出電流である。一方、第１絶縁層３、第２絶縁層４の表面或いは内部を経由して、電子がカソード６Ａからゲート電極５に流れる電流がリーク電流である。例えば、リセス部７の内表面に導電性の材料が付着してしまうと、リーク電流の経路となってしまう。リーク電流はアノード電極１２に到達する電子放出電流に全く寄与しない無効電流であり、リーク電流は消費電力を大きくするだけでなく、電子放出特性の安定性を阻害する場合があるため、極力抑制することが望ましい。
【００１３】
〔製造方法の概要〕
図３は本発明の電子放出素子の製造方法を示す模式断面図である。まず、ＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術により基板１上に第１絶縁層３、第２絶縁層４、ゲート電極５をこの順に積層して形成する（図３（Ａ））。
【００１４】
基板１は素子を機械的に支えるための基板であり、基板１の材料としては石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス、シリコン基板等が好適に用いられる。基板に必要な機能としては機械的強度が高いだけでなく、ドライエッチング、ウェットエッチング、現像液等のアルカリや酸に対して耐性があるものが望ましい。さらに、ディスプレイパネルのような一体のものとして用いる場合は成膜材料や他の積層部材と熱膨張差が小さいものが望ましい。また、熱処理に伴いガラス内部からのアルカリ元素等が拡散しづらい材料が望ましい。
【００１５】
第１絶縁層３は加工性に優れる材料からなる絶縁性の膜であり、第１絶縁層３の材料としてはＳｉＮ（ＳｉｘＮｙ）やＳｉＯ2等が好適に用いられる。第１絶縁層３の厚さは５ｎｍ以上５０μｍ以下の範囲、好ましくは５０ｎｍ以上８００ｎｍ以下の範囲で設定する。第１絶縁層３の前記下限値は十分な電子源効率が得られる最小の厚さであり、第１絶縁層３の前記上限値は製造の容易さ等を考慮したときの最大の厚さである。第２絶縁層４は加工性に優れる材料からなる絶縁性の膜であり、第２絶縁層４の材料としてはＳｉＮ（ＳｉｘＮｙ）やＳｉＯ2等が好適に用いられる。第２絶縁層４の厚さは５ｎｍ以上５００ｎｍ以下の範囲、好ましくは５ｎｍ以上５０ｎｍ以下の範囲で設定する。電子放出特性を考慮すると、第２絶縁層４の厚さを１０ｎｍ以上３０ｎｍ以下の範囲で設定するのがより好ましい。第２絶縁層４の前記下限値は十分な層間絶縁層としての効果が得られる最小の厚さであり、第２絶縁層４の前記上限値は十分な電子源効率が得られる最大の厚さである。第１絶縁層３の材料として例えばＳｉｘＮｙを用い、第２絶縁層４の材料として例えばＳｉＯ2等絶縁性材料、或いはリン濃度の高いＰＳＧ、ホウ素濃度の高いＢＳＧ膜等を用いた構成とする事もできる。なお、第１絶縁層３と第２絶縁層４を積層した後にリセス部７を形成する必要があるため、第１絶縁層３と第２絶縁層４との間にはエッチングにおいて異なるエッチングレートを持つように設定されなければならない。望ましくは第１絶縁層３と第２絶縁層４との間には選択比として１０以上とするのが望ましく、できれば５０以上とれることが望ましい。
【００１６】
ゲート電極５は導電性に加えて高い熱伝導率があり、融点が高い材料が望ましい。例えばＢｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属又は合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等が適宜使用可能である。ゲート電極５の厚さは５ｎｍ以上５００ｎｍ以下の範囲、好ましくは１０ｎｍ以上１００ｎｍ以下の範囲で設定する。ゲート電極５の前記下限値は第２絶縁層４が十分な層間絶縁層としての効果が得られる最小の厚さであり、ゲート電極５の前記上限値は十分な電子源効率が得られる最大の厚さである。
【００１７】
次に、フォトリソグラフィー技術によりゲート電極上にレジストパターンを形成した後、エッチング手法を用いてゲート電極５、第２絶縁層４、第１絶縁層３をこの順に加工する（図３（Ｂ））。このようなエッチング加工では、一般的にエッチングガスをプラズマ化して材料に照射することで材料の精密なエッチング加工が可能なＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いる。この際の加工ガスとしては、加工する対象部材がフッ化物を形成する場合はＣＦ4、ＣＨＦ3、ＳＦ6のフッ素系ガスが選ばれ、加工する対象部材がＳｉやＡｌのように塩化物を形成する場合はＣｌ2、ＢＣｌ3等の塩素系ガスが選ばれる。また、レジストとの選択比を取るため、エッチング面の平滑性の確保或いはエッチングスピードを上げるために水素や酸素、アルゴンガス等を随時添加する。
【００１８】
続いて、エッチング手法を用いて第２絶縁層４を加工し、リセス部７を形成する（図３（Ｃ））。第２絶縁層４がＳｉＯ2からなる材料であれば通称バッファーフッ酸（ＢＨＦ）と呼ばれるフッ化アンモニウムとフッ酸との混合溶液を用い、第２絶縁層４がＳｉｘＮｙからなる材料であれば熱リン酸系エッチング液を用いてエッチングすることが可能である。リセス部７の深さ（第１絶縁層３の側面からリセス部７を構成する第２絶縁層４の側面までの距離）は、素子形成後のリーク電流に大きく関わり、リセス部７の深さを深く形成するほどリーク電流の値が小さくなる。これは、リークの経路となる、リセス部７の内表面の距離が伸びることにより、カソードの回り込みや、残渣等の影響が小さくなるためである。ただし、あまり距離を深く形成するとゲート電極５が変形する等の課題が発生するため、リセス部７の深さはおよそ３０ｎｍ以上２００ｎｍ以下程度で形成される。
【００１９】
次に、ゲート電極５上に剥離層１１を形成する（図３（Ｄ））。剥離層１１は次の工程で堆積するカソード６Ｂをゲート電極５から剥離することを目的として形成する。このため、例えばゲート電極５を酸化させて酸化膜を形成する、或いは電解メッキにて剥離金属を付着させる等の方法により剥離層１１を形成する。
【００２０】
続いて、リセス部７の入り口に凸部１０を設ける。凸部１０を設ける方法としては、図３（Ｅ）のように、凸部１０の材料を気相成膜法、例えばＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術により斜方成膜する方法がある。凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで成膜することにより層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成する。尚、この際、ゲート電極５にも凸部１０の材料が付着し、ゲート電極５上及びゲート電極５の側面に層９Ｂが成膜される。別の方法としては、第１絶縁層３をパターニングすることで凸部１０を設けることもできる。凸部１０の高さはリセス部７の厚さ（第２絶縁層４の厚さ）の５０％以上８５％以下の範囲で設定する。凸部１０の高さをリセス部７の厚さの５０％とすると、リセス部７内への金属粒子の侵入を約半分にでき、リーク電流を抑制できる。よって、５０％以下ではリーク電流を抑制する効果が小さくなるため好ましくない。また、凸部１０の高さをリセス部７の厚さの８５％以上とすると、凸部１０形成後に成膜するカソードの膜厚が薄くなりすぎて抵抗が高くなったり、カソードが不連続な膜となって抵抗値が不安定になるため好ましくない。凸部１０の材料としては、例えば加工性に優れる材料からなる絶縁性を有する材料、具体的にはＳｉＮ（ＳｉｘＮｙ）、ＳｉＯ2、ＰＳＧ、ＢＳＧ、ＳｉＯＦ、ＳｉＯＣ、ＳｉＣＮ、ＴｉＯ2、Ｃｒ2Ｏ3、ＴａＯ、ＳｒＯ、ＣｏＯ等が好適に用いられる。また、凸部１０は必ずしも絶縁性を有する必要はなく、Ｓｉ、ＳｎＯ2、ＳｂＯ2、ＷＧｅＯＮ等の高抵抗膜も使用可能である。高抵抗膜の比抵抗は１０-4Ωｍ以上であれば良い。
【００２１】
次に、ＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術によりカソード６Ａを設ける。カソードの材料を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することによりカソード６Ａを形成する（図３（Ｆ））。尚、この際、ゲート電極５にもカソードの材料が付着し、層９Ｂ上にカソード６Ｂが成膜される。電子放出特性を考慮すると、カソード６Ａは５ｎｍ程度の厚さが最小限必要であり、ＴＥＭで観察したときに間隙８が４ｎｍ以上１２ｎｍ以下となるように形成するのが好ましい。カソードの材料は導電性があり、電界放出する材料であれば良く、一般的には２０００℃以上の高融点、５ｅＶ以下の仕事関数材料であり、酸化物等の化学反応層の形成しづらい或いは簡易に反応層を除去可能な材料が好ましい。例えば、Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｕ，Ｐｔ，Ｐｄ等の金属又は合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ、ＴａＮ等の窒化物、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等が挙げられる。
【００２２】
続いて、剥離層１１をエッチングで取り除くことでゲート電極５上の層９Ｂ、カソード６Ｂが取り除かれる（図３（Ｇ））。
【００２３】
次に、ＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術、フォトリソグラフィー技術によりカソード６Ａと電気的な導通を取るための電極２を形成する（図３（Ｈ））。電極２は導電性を有している材料が望ましく、例えばＢｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料が使用可能である。また、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物も使用可能である。更には、Ｓｉ，Ｇｅ等の半導体、有機高分子材料、アモルファスカーボン、グラファイト、ダイヤモンドライクカーボン、ダイヤモンドを分散した炭素及び炭素化合物等も使用可能である。電極２の厚さは５０ｎｍ以上５ｍｍ以下の範囲、好ましくは５０ｎｍ以上５μｍ以下の範囲で設定する。電極２の前記下限値は十分な導電性を維持できる最小の厚さであり、電極２の前記上限値は製造の容易さ等を考慮したときの最大の厚さである。電極２はゲート電極５と同一材料でも異種材料でも良く、またゲート電極５と同一形成方法でも異種形成方法でも良いが、ゲート電極５は電極２に比べてその膜厚が薄い範囲で設定される場合があるため低抵抗材料が望ましい。また、上記作製例では剥離層１１を設けてゲート電極５上のカソード６Ｂを除去しているが、ゲート電極５上にカソード６Ｂを残した構成も可能である。ただし、この場合、ゲート電極５とカソード６Ｂとの電気的な接続を確保するため、カソード６Ｂが成膜される前に、層９Ｂをパターニングにより一部除去する必要がある。
【００２４】
〔リセス部入り口に凸部を設けたことの効果〕
以上説明した電子放出素子の製造方法において、リセス部７の入り口に凸部１０を設けた後、カソード６Ａ、６Ｂを成膜したことによる効果について説明する。
【００２５】
図４（Ａ）は電子放出素子のカソード６Ａ、６Ｂ成膜前の断面図である。図４（Ａ）は、リセス部７の入り口に凸部１０を設けない従来の構成である。リセス部７形成後にＣＶＤ法、真空蒸着法、スパッタ法等の一般的な真空成膜技術によりカソード６Ａ、６Ｂを成膜する場合、リセス部７奥の角に到達するためのカソード粒子の見込み角は、図４（Ａ）のθａのように比較的広くなる。このままでは、リセス部７の内表面にカソードが回り込むことになり、リーク電流が発生する。これを防止するため、斜方蒸着が用いられたり、成膜装置に粒子の飛来角度を制限するためのコリメータを設けたり、空間での粒子散乱が少ない比較的低圧で成膜が行われることが多い。
【００２６】
図４（Ｂ）〜図４（Ｄ）はリセス部７の入り口に凸部１０を設けた場合の、電子放出素子のカソード６Ａ、６Ｂ成膜前の断面図である。図４（Ｂ）において、リセス部７の入り口の凸部１０高さをｈｂ、凸部１０の頂点のＸ座標をＸｂとする。リセス部７入り口に凸部１０を設けることで、凸部のない図４（Ａ）に比べて、カソード６Ａ、６Ｂ成膜時のカソード粒子の見込み角がかなり小さくなる。更に、図４（Ｂ）に対して、図４（Ｃ）のようにリセス部７の入り口の凸部１０高さを高くすると（ｈｃ＞ｈｂ）、カソード６Ａ、６Ｂ成膜時のカソード粒子のリセス部７への見込み角が小さくなる（θｃ＜θｂ）。また、図４（Ｂ）に対して、図４（Ｄ）のようにリセス部７入り口の凸部１０の頂点をリセス部７の奥方向に設けると（Ｘｄ＜Ｘｂ）、カソード６Ａ、６Ｂ成膜時のカソード粒子のリセス部７への見込み角が小さくなる（θｄ＜θｂ）。
【００２７】
次に、リセス部７内へのカソード粒子の回り込みを比較した結果の一例を説明する。図５（Ａ）は電子放出素子の断面図である。図５（Ａ）に示すように、リセス部７の入り口の凸部１０高さをｈ、リセス部７の厚さ（第２絶縁層４の厚さ）をｔとする。図５（Ｂ）及び図５（Ｃ）は、凸部１０高さが変化した場合のリセス部７内へのカソードの回り込みを比較したものである。図５（Ｂ）は、リセス部７の入り口からの距離による、リセス部７を構成する第１絶縁層３の表面のカソード粒子数の変化を表示したグラフである。横軸はリセス部７の入り口からの距離をリセス部７の厚さｔで規格化した。図５（Ｃ）は、リセス部７を構成する第１絶縁層３の表面のある点で、リセス部７の入り口の凸部１０の高さｈが変化した場合のカソード粒子数の変化を表示したグラフである。横軸は凸部１０高さｈをリセス部の厚さｔで規格化した。図５（Ｂ）及び図５（Ｃ）のように凸部１０高さｈがリセス部の厚さｔに対して大きくなると、リセス部７内へのカソードの回り込みが小さくなる。よって、リセス部７の入り口に凸部１０を設けることで、カソード６Ａ、６Ｂ成膜時のリセス部７に対するカソード粒子の見込み角を制御でき、カソードの回り込みを抑制することができる。その結果、リーク電流を抑制することができる。
【００２８】
また、電子放出素子自体に、リーク抑制機構が設けられているため、カソードを成膜する装置、成膜条件、カソード材料等の制限がなくなり、量産に適した選択をすることが可能となる。
【実施例】
【００２９】
以下に実施例を挙げて、本発明をさらに詳述する。
【００３０】
［実施例１］
図７は本実施例の電子放出素子の製造方法を示す模式断面図である。まず、スパッタ法により基板１上に第１絶縁層３、第２絶縁層４、ゲート電極５をこの順に積層した（図７（Ａ））。基板１の材料はプラズマディスプレイ用に開発された低ナトリウムガラスであるＰＤ２００とした。第１絶縁層３の材料はＳｉＮ（ＳｉｘＮｙ）、第１絶縁層３の厚さは５００ｎｍとした。第２絶縁層４の材料はＳｉＯ2、第２絶縁層４の厚さは３０ｎｍとした。ゲート電極５の材料はＴａＮ、ゲート電極５の厚さは３０ｎｍとした。その後、フォトリソグラフィー技術によりゲート電極５上にレジストパターンを形成した後、ドライエッチング手法を用いてゲート電極５、第２絶縁層４、第１絶縁層３をこの順に加工した（図７（Ｂ））。この時の加工ガスとしては、第１絶縁層３、第２絶縁層４及びゲート電極５はフッ化物を作る材料が選択されているためＣＦ4系のガスを用いた。このガスを用いてＲＩＥを行った結果、第１絶縁層３、第２絶縁層４及びゲート電極５のエッチング後の角度は基板水平面に対しておよそ８０°の角度で形成されていた。レジスト剥離後、ＢＨＦを用いてリセス部の深さが約７０ｎｍになるようにエッチング手法を用いて第２絶縁層４をエッチングし、第１絶縁層３と、第２絶縁層４と、からなる絶縁部材の表面にリセス部７を形成した（図７（Ｃ））。
【００３１】
次に、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図７（Ｄ））。凸部１０の材料はＳｉＯ2、凸部１０の高さは第２絶縁層４の厚さの６０％である１８ｎｍとした。尚、この際、ゲート電極５上にもＳｉＯ2が付着し、ゲート電極５上に層９Ｂが成膜された。その後、ゲート電極５上の層９Ｂをパターニングし、ゲート電極５が次に成膜するカソードと電気的な接続が可能なように、ゲート電極５の一部を露出させた（図７（Ｅ））。
【００３２】
続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図７（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さ（ゲート電極５上等の周囲に遮蔽物がない面での厚さ）は平坦な面で１２ｎｍになるように成膜した。カソード６Ａ、６Ｂ成膜後、カソード６Ａの幅が１００μｍになるようにフォトリソグラフィー技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてＭｏからなるカソード６Ａを加工した。このときの加工ガスとしてはＣＦ4系のガスを用いた。これによって、リセス部７の縁に沿って位置する突起部分を有する短冊状のカソード６Ａを形成した。本実施例においては、カソード６Ａの幅は突起部分の幅と一致している。尚、突起部分の幅とは、突起部分の、リセス部７の深さ方向と垂直な方向かつリセス部７の縁に沿った長さを意味する。断面ＴＥＭによる解析の結果、図７（Ｆ）におけるカソード６Ａとゲート電極５の間隙８は９ｎｍであった。
【００３３】
次に、スパッタ法により電極２を形成した。電極２の材料は銅（Ｃｕ）、電極２の厚さは５００ｎｍとした（図７（Ｇ））。
【００３４】
上記方法で作製した電子放出素子の模式断面図を図６（Ｃ）に示す。図２の構成で電子放出素子の特性を効率＝Ｉｅ／（Ｉｆ＋Ｉｅ）により評価した。ＩｆとＩｅは上述したため説明を省略する。ゲート電極５の電位を２４Ｖとし、電極２を介してカソード６Ａの電位を０Ｖに規定することによって、ゲート電極５とカソード６Ａの間に２４Ｖの駆動電圧を印加した。また、Ｖａは１０ｋＶとした。その結果、平均効率は６％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。また、長時間駆動した場合も突発的なＩｆ電流の増減はほとんど見られなかった。
【００３５】
［比較例］
図８は本比較例の電子放出素子の製造方法を示す模式断面図である。本比較例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、リセス部７の入り口に凸部１０を設けることなく、カソード６Ａの成膜を実施例１と同様に実施した（図８（Ｄ））。但し、電子放出特性に関わる低電位側カソード６Ａとゲート電極５の間隙８を実施例１と同じにするために、カソード６Ａの膜厚は３０ｎｍとした。カソード６Ａ成膜後は実施例１と同じ工程を実施して電子放出素子を作製した（図８（Ｅ））。
【００３６】
上記方法で作製した電子放出素子の模式断面図を図６（Ｂ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行ったところ、素子電流Ｉｆのうち１％程度のリーク電流が検出された。
【００３７】
［実施例２］
図３は本実施例の電子放出素子の製造方法を示す模式断面図である。本実施例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、ゲート電極５に剥離層１１を形成した（図３（Ｄ））。剥離層１１はゲート電極５に電解メッキによりＮｉを電解析出させて形成した。次に、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図３（Ｅ））。凸部１０の材料はＳｉＯ2、凸部の高さは第２絶縁層４の厚さの６０％である１８ｎｍとした。尚、この際、ゲート電極５上にもＳｉＯ2が付着し、ゲート電極５上に層９Ｂが成膜された。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図３（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で１２ｎｍになるように成膜した。断面ＴＥＭによる解析の結果、図３（Ｆ）におけるカソード６Ａとゲート電極５の間隙８は９ｎｍであった。カソード６Ａ、６Ｂ成膜後、ヨウ素とヨウ化カリウムからなるエッチング液を用いてゲート電極５上に析出させたＮｉ剥離層１１を除去することによりカソード６Ｂをゲート電極５から剥離した（図３（Ｇ））。カソード６Ｂ剥離後は実施例１と同じ工程を実施することによりカソード６Ａの加工、電極２の形成を行い、電子放出素子を作製した（図３（Ｈ））。
【００３８】
上記方法で作製した電子放出素子の模式断面図を図６（Ａ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は８％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。また、長時間駆動した場合も突発的なＩｆ電流の増減はほとんど見られなかった。実施例１と同様の効果に加え、本実施例ではゲート電極５上の層９Ｂ、カソード６Ｂを剥離したため、カソード６Ａから放出された電子が効率よくアノード電極に到達できる。そのため、実施例１よりも電子放出効率が増加した。
【００３９】
［実施例３］
本実施例においてリセス部７を形成するまでは実施例２と同じ工程を実施した。リセス部７形成後、ゲート電極５に剥離層１１を形成した（図３（Ｄ））。剥離層１１はゲート電極５に電解メッキによりＮｉを電解析出させて形成した。次に、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図３（Ｅ））。凸部１０の材料はＳｉＮ、凸部１０の高さは第２絶縁層４の厚さの６０％である１８ｎｍとした。尚、この際、ゲート電極５上にもＳｉＮが付着し、ゲート電極５上に層９Ｂが成膜された。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図３（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で１２ｎｍになるように成膜した。断面ＴＥＭによる解析の結果、図３（Ｆ）におけるカソード６Ａとゲート電極５の間隙８は９ｎｍであった。カソード６Ａ、６Ｂ成膜後、実施例２と同じ手法でゲート電極５上に析出させたＮｉ剥離層１１を除去することによりカソード６Ｂをゲート電極５から剥離した（図３（Ｇ））。カソード６Ｂ剥離後、カソード６Ａの幅が１００μｍになるようにフォトリソグラフィー技術によりレジストパターンを形成した。その後、ドライエッチング手法を用いてＭｏからなるカソード６Ａを加工した。カソード６Ａのパターニング後、ＢＨＦを用いてリセス部７の内表面に付着した残渣をリフトオフにより除去した。ＢＨＦによるＳｉＮのエッチングレートはＳｉＯ2よりも１桁以上小さい。本実施例ではリセス部７の入り口の凸部１０をＳｉＮで形成したため、ＢＨＦ処理時にも凸部１０がエッチングされることはない。リセス部７の内表面に付着した残渣はリークの要因となるため、本実施例は実施例２よりも更にリーク要因を低減することができた。残渣の除去後は実施例２と同じ工程を実施することにより電極２を形成して電子放出素子を作製した（図３（Ｈ））。
【００４０】
上記方法で作製した電子放出素子の模式断面図を図６（Ａ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は８％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。また、長時間駆動した場合も突発的なＩｆ電流の増減は実施例２よりも更に抑制された。
【００４１】
［実施例４］
本実施例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図７（Ｄ））。凸部１０の材料はＳｉＯ2、凸部１０の高さは第２絶縁層４の厚さの８５％である２５ｎｍとした。尚、この際、ゲート電極５上にもＳｉＯ2が付着し、ゲート電極５上に層９Ｂが成膜された。その後、ゲート電極５上の層９Ｂをパターニングし、ゲート電極５が次に成膜するカソードと電気的な接続が可能なように、ゲート電極５の一部を露出させた（図７（Ｅ））。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図７（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で５ｎｍになるように成膜した。その後、実施例１と同じ工程を実施することによりカソード６Ａを加工した。断面ＴＥＭによる解析の結果、図７（Ｆ）における低電位側カソード６Ａとゲート電極５の間隙８が９ｎｍであった。次に、スパッタ法により電極２を形成した（図７（Ｇ））。電極２の材料は銅（Ｃｕ）、電極２の厚さは５００ｎｍとした。
【００４２】
上記方法で作製した電子放出素子の模式断面図を図６（Ｃ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は３％が得られた。カソードが薄くなり、抵抗が高くなることで、カソード６Ａの電位が駆動電圧２４Ｖよりも低くなったため、実施例１よりも効率が低下したと考えられる。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。また、長時間駆動した場合も突発的なＩｆ電流の増減はほとんど見られなかった。
【００４３】
［実施例５］
本実施例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図７（Ｄ））。凸部１０の材料はＳｉＯ2、凸部１０の高さは第２絶縁層４の厚さの５０％である１５ｎｍとした。尚、この際、ゲート電極５上にもＳｉＯ2が付着し、ゲート電極５上に層９Ｂが成膜された。その後、ゲート電極５上の層９Ｂをパターニングし、ゲート電極５が次に成膜するカソードと電気的な接続が可能なように、ゲート電極５の一部を露出させた（図７（Ｅ））。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図７（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で１５ｎｍになるように成膜した。その後、実施例１と同じ工程を実施することによりカソード６Ａを加工した。断面ＴＥＭによる解析の結果、図７（Ｆ）における低電位側カソード６Ａとゲート電極５の間隙８が９ｎｍであった。次に、スパッタ法により電極２を形成した（図７（Ｇ））。電極２の材料は銅（Ｃｕ）、電極２の厚さは５００ｎｍとした。
【００４４】
上記方法で作製した電子放出素子の模式断面図を図６（Ｃ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は６％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電子放出電流の０．１％程度であった。これは、リセス部内へのカソード材料遮蔽効果が小さくなったため、リーク電流が増加したと予想される。
【００４５】
［実施例６］
本実施例においてリセス部７を形成するまでは実施例１と同じ工程を実施した。リセス部７形成後、スパッタ法により凸部１０の材料をリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することで層９Ａを形成し、リセス部７の入り口にはゲート電極５に向かう凸部１０を形成した（図７（Ｄ））。凸部１０の材料はＳｉ、凸部１０の高さは第２絶縁層４の厚さの６０％である１８ｎｍとした。尚、この際、ゲート電極５上にもＳｉが付着し、ゲート電極５上に層９Ｂが成膜された。その後、ゲート電極５上の層９Ｂをパターニングし、ゲート電極５が次に成膜するカソードと電気的な接続が可能なように、ゲート電極５の一部を露出させた（図７（Ｅ））。続いて、スパッタ法によりモリブデン（Ｍｏ）を凸部１０が設けられているリセス部７の入り口から第１絶縁層３の側面に沿って基板１上まで斜方成膜することでカソード６Ａ（低電位側カソード）を形成した（図７（Ｆ））。尚、この際、ゲート電極５上にもＭｏが付着し、ゲート電極５上にカソード６Ｂが成膜された。Ｍｏの厚さは平坦な面で１２ｎｍになるように成膜した。その後、実施例１と同じ工程を実施することによりカソード６Ａを加工した。断面ＴＥＭによる解析の結果、図７（Ｆ）における低電位側カソード６Ａとゲート電極５の間隙８が９ｎｍであった。次に、スパッタ法により電極２を形成した（図７（Ｇ））。電極２の材料は銅（Ｃｕ）、電極２の厚さは５００ｎｍとした。
【００４６】
上記方法で作製した電子放出素子の模式断面図を図６（Ｃ）に示す。この電子放出素子に対して実施例１と同じ特性評価を行った。その結果、平均効率は６％が得られた。電子放出電流に対して、電子放出電流に寄与しないリーク電流は電流の検出限以下であった。
【００４７】
［実施例７］
本実施例では実施例２と同じ工程を実施して作製した電子放出素子を多数基板上にマトリクス状に配列して電子源基板を形成し、この電子源基板を用いて図９の画像表示装置を作製した。
【００４８】
まず、実施例２と同じ工程によりガラス基板１３上にＳｉＮ／ＳｉＯ2／ＴａＮ／ＳｉＯ2／Ｍｏ膜を順次成膜して電子放出素子２３を作製した。
【００４９】
次に、変調信号が印加される配線として機能するＹ方向配線１８をゲート電極に接続するように配置した後、次の工程で作製する後述のＸ方向配線１４とＹ方向配線１８を絶縁するために、酸化シリコンからなる絶縁層を配置した。この絶縁層はＸ方向配線１４の下、かつＹ方向配線１８を覆うように配置した。その後、走査信号が印加される配線として機能し、銀を主成分とするＸ方向配線１４を、先に配置した絶縁層の上に形成した。Ｘ方向配線１４は絶縁層を挟んでＹ方向配線１８と交差させて配置した。このようにしてマトリクス配線を有するガラス基板１３を形成した。
【００５０】
続いて、ガラス基板１３の２ｍｍ上方に、ガラス基板１９の内面に発光部材である蛍光体膜２０とアノード電極であるメタルバック２１とが積層されたフェースプレート２２を、支持枠１６を介して配置した。尚、図９においては外囲器１７を構成するリアプレート１５をガラス基板１３の補強部材として設けた例を示しているが、本実施例ではこのリアプレート１５を省いた。そして、フェースプレート２２、支持枠１６、ガラス基板１３の接合部を、低融点金属であるインジウム（Ｉｎ）を加熱し冷却することによって封着した。また、この封着工程は、真空チャンバー中で行ったため、排気管を用いずに、封着と封止を同時に行った。
【００５１】
本実施例では画像形成部材であるところの蛍光体膜２０は、カラーを実現するために、ストライプ形状の蛍光体とし、先にブラックストライプ（不図示）を形成し、その間隙部にスラリー法により各色蛍光体（不図示）を塗布して蛍光体膜２０を作製した。ブラックストライプの材料としては、通常よく用いられている黒鉛を主成分とする材料を用いた。また、蛍光体膜２０の内面側（電子放出素子側）にはアルミニウムからなるメタルバック２１を設けた。メタルバック２１は、蛍光体膜２０の内面側に、Ａｌを真空蒸着することで作製した。
【００５２】
上記方法で画像表示装置を作製したところ、表示画像の安定な表示装置を実現できた。
【符号の説明】
【００５３】
１：基板、２：電極、３：第１絶縁層、４：第２絶縁層、５：ゲート電極、６Ａ、６Ｂ：カソード、７：凹部（リセス部）、８：カソード６Ａとゲート電極５との間隙、１０：凸部、１２：陽極（アノード電極）
【特許請求の範囲】
【請求項１】
表面に凹部を有する絶縁部材と、
前記絶縁部材の表面に、前記凹部に対向させて配置されたゲート電極と、
前記凹部の縁に配置され、前記ゲート電極に向けて突起する突起部分を有するカソードと、
を含む電子放出素子の製造方法であって、
前記凹部を設ける工程と、
前記凹部の縁に前記ゲート電極に向けて突起する凸部を設けた後に前記カソードを設ける工程と、
をこの順で実施することを特徴とする電子放出素子の製造方法。
【請求項２】
絶縁性を有する材料又は比抵抗が１０-4Ωｍ以上である高抵抗の材料で前記凸部を形成することを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項３】
前記凸部は気相成膜により成膜されることを特徴とする請求項１又は２に記載の電子放出素子の製造方法。
【請求項４】
前記凸部を設けるときに、前記凸部の材料は同時に前記ゲート電極上にも成膜され、
前記カソードを設けるときに、前記カソードの材料は同時に前記ゲート電極上にも成膜され、
前記カソードを設ける工程の後に、前記ゲート電極上に成膜された前記凸部の材料及び前記カソードの材料を剥離する工程を実施することを特徴とする請求項１乃至３のいずれか１項に記載の電子放出素子の製造方法。
【請求項５】
電子放出素子と、アノード電極と、を有する電子線装置の製造方法であって、
請求項１乃至４のいずれか１項に記載の製造方法で電子放出素子を作製し、
アノード電極を前記カソードの先端と対向させて配置することを特徴とする電子線装置の製造方法。
【請求項６】
電子線装置と、発光部材と、を有する画像表示装置の製造方法であって、
請求項５に記載の製造方法で電子線装置を作製し、
発光部材と前記アノード電極とを積層して配置することを特徴とする画像表示装置の製造方法。
【請求項１】
表面に凹部を有する絶縁部材と、
前記絶縁部材の表面に、前記凹部に対向させて配置されたゲート電極と、
前記凹部の縁に配置され、前記ゲート電極に向けて突起する突起部分を有するカソードと、
を含む電子放出素子の製造方法であって、
前記凹部を設ける工程と、
前記凹部の縁に前記ゲート電極に向けて突起する凸部を設けた後に前記カソードを設ける工程と、
をこの順で実施することを特徴とする電子放出素子の製造方法。
【請求項２】
絶縁性を有する材料又は比抵抗が１０-4Ωｍ以上である高抵抗の材料で前記凸部を形成することを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項３】
前記凸部は気相成膜により成膜されることを特徴とする請求項１又は２に記載の電子放出素子の製造方法。
【請求項４】
前記凸部を設けるときに、前記凸部の材料は同時に前記ゲート電極上にも成膜され、
前記カソードを設けるときに、前記カソードの材料は同時に前記ゲート電極上にも成膜され、
前記カソードを設ける工程の後に、前記ゲート電極上に成膜された前記凸部の材料及び前記カソードの材料を剥離する工程を実施することを特徴とする請求項１乃至３のいずれか１項に記載の電子放出素子の製造方法。
【請求項５】
電子放出素子と、アノード電極と、を有する電子線装置の製造方法であって、
請求項１乃至４のいずれか１項に記載の製造方法で電子放出素子を作製し、
アノード電極を前記カソードの先端と対向させて配置することを特徴とする電子線装置の製造方法。
【請求項６】
電子線装置と、発光部材と、を有する画像表示装置の製造方法であって、
請求項５に記載の製造方法で電子線装置を作製し、
発光部材と前記アノード電極とを積層して配置することを特徴とする画像表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２２８０００（Ｐ２０１１−２２８０００Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９３７９１（Ｐ２０１０−９３７９１）
【出願日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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