電子表示装置及びディスプレイの画素を駆動する装置
本発明は、複数のクラスタに分割されるディスプレイと、ディスプレイの少なくとも１つのエッジに配置され、画素駆動データを出力するためにクラスタ毎に少なくとも１つの出力部を有する少なくとも１つのデータドライバ回路と、各例において各クラスタに割り当てられ、画素駆動データを受信する少なくとも１つの入力部を有する１つの受信回路と、各例においてデータドライバ回路の出力部を受信回路の関連する入力部に接続する電波導体とを有するディスプレイの画素を駆動する装置に関する。受信回路は、受信した画素駆動データを参照することにより割り当てられたクラスタ内の各画素を駆動するように構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子表示装置、並びにディスプレイの画素の制御、特に高解像度ディスプレイ、特にＴＦＴディスプレイの画素の高速制御を行う装置に関する。
【背景技術】
【０００２】
ＴＦＴディスプレイは、従来技術において周知である。一般にディスプレイパネルの画素は、行線及び列線から成るマトリクスにより制御される。そのため、それらのディスプレイは一般にマトリクスディスプレイとも呼ばれる。１つの行は常にアクティブであり、アナログ値は列線を介してアクティブ行の全ての画素に同時に書き込まれる。
【０００３】
しかし、例えばホログラムを表現するいわゆるホログラフィックディスプレイにより要求されるように、解像度が向上し再生速度が高速化するのに伴い、列線における周波数が増加することは、列線及び画素ＴＦＴ（薄膜トランジスタ）のキャパシタンスに対して非常に短い間隔で電荷反転を行なう必要があることを意味するため、グローバルの（大域的な）行線及び列線を介して制御される従来のディスプレイパネルは限界に到達する。そのため、同一の量の電力損失が起こる。１クロック周期で導体の完全な電荷反転を達成することが不可能になる限界が導体のインピーダンス及びキャパシタンスにより規定される。
【０００４】
これを以下の例により図示する。今日、最大３，８４０×２，４００画素の解像度を示す一般的なＴＦＴディスプレイは、図１に概略的に示されるように列ドライバ及び行ドライバにより上述の一般的な原理に従って制御される。図１は、４つの画素１０−１、１０−２、１０−３、１０−４を示す。それらの画素は、対応する画素キャパシタンス１１−１、１１−２、１１−３、１１−４を有し、列線１２−１、１２−２及び行線１３−１、１３−２により制御される。列線は、少なくとも１つの対応する多重アナログ入力部１５を有するアナログマルチプレクサ１４により駆動される。行線はデジタルシフトレジスタ１６により切り替えられ、デジタルシフトレジスタ１６は入力部１７を介して行制御を行うトークンビットにより制御される。
【０００５】
しかし、そのような構成は、１００Ｈｚを上回るフレームレートと共に１００ｍ画素を上回る超高解像度を有する将来の（ホログラフィック）ディスプレイと関連して実質的な問題の原因となる。ＴＦＴディスプレイのフレームレート又は行数が増加した場合、行線及び列線における制御周波数は以下のように上昇する。
【０００６】
制御周波数=フレームレート*行数 （１）
この周波数は、今日のパネルにおいて約７２ｋＨｚである（１，２００行及び６０Ｈｚのフレームレートを仮定する）が、将来、７２０ｋＨｚに容易に増加できる（４，０００行及び１８０Ｈｚのフレームレートを仮定する）。
【０００７】
ディスプレイパネルのサイズが増加すると、それに従って導体の長さが増加するため、それに関係する問題も大きくなる。例えば４０インチのディスプレイパネルが４つにタイリングされる場合、行線の長さは約４００ｍｍである。この１／４が４，０００行を有し、パネルが１８０ｆｐｓで動作される場合、これらの値は、導体の長さのために図１に示すような行線及び列線の一般的な構成により実現されることは殆どない。
【０００８】
従来の装置における問題は、一般に今日のＴＦＴディスプレイで採用される行線及び列線から成るマトリクスを使用する画素の制御が常に導体における完全な電荷反転を要求すること、並びにこの電荷反転がそれに応じた高い制御周波数で１周期で実現できないことである。更に、要求される高速な電荷反転が原因となる同等の電力損失が起こり、それにより電力消費が増加し、発生熱を放散する追加の手段が必要とされる。
【０００９】
ホログラフィックアプリケーションに必要とされるような大量の画素（例えば、１６，０００×８，０００画素）及び１５０Ｈｚのフレームレートを有する高解像度ディスプレイにおいて、これらの問題は、従来の制御機構を有するディスプレイパネルが非常に高いスイッチング周波数のためにホログラフィックの目的で使用できない程深刻になる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、本発明の目的は、電子表示装置及びディスプレイパネルを制御する改善された方法を提供することであり、それらのうち双方が高解像度を保証し、同時に高いフレームレートを保証することである。
【課題を解決するための手段】
【００１１】
この目的は、本発明に従って請求項１の装置及び請求項２１の電子表示装置により解決される。本発明の好適な実施形態は、従属請求項において規定される。
【００１２】
ディスプレイの画素を制御する本発明に係る装置は、複数のクラスタに分割されたディスプレイパネルと、ディスプレイパネルの少なくとも１つのエッジに配設され、画素制御情報を出力するためにクラスタ毎に少なくとも１つの出力部を有する少なくとも１つのデータドライバ回路と、画素制御情報を受信する少なくとも１つの入力部を有し、受信した画素制御情報に従って各クラスタ内の所望の画素を制御するように構成されるクラスタ毎の１つの受信回路と、データドライバ回路の出力部及び受信回路の割り当てられた入力部を接続する１つの導波路とを含む。
【００１３】
クラスタに分割されるディスプレイパネル及び終端導波路を使用して各クラスタに対してデータドライバ回路及び受信回路を接続することにより、静的条件を達成するためのグローバルの列線及び行線の完全な電荷反転は不必要になる。これは、はるかに高いスイッチング周波数が実現され、その結果はるかに高い解像度及びフレームレートを有するディスプレイが制御可能になるように、情報が導波路の開始点から終点までパルスの形態で転送されるためである。
【００１４】
本発明の一実施形態によると、導波路を介して受信される画素制御情報は、部分ディスプレイとも呼ばれるクラスタ内のローカルの（局所的な）行線及び列線から成るマトリクスを使用して個々の画素に分配されるため、ディスプレイパネル全体と比較して少ない線が制御される必要があり、同一の制御周波数でより速い再生速度が達成される。
【００１５】
本発明の更なる実施形態によると、受信回路のトランジスタは、ｐ−Ｓｉ（ポリシリコン）で実現され、各クラスタの画素トランジスタ間に分配される。ｐ−Ｓｉタイプの高速薄膜トランジスタを使用する時、画素は、高い周波数で入力画素制御情報により制御され、その結果、速い再生速度が得られる。トランジスタがクラスタ内で可能な限り均一に分布する場合、ディスプレイの輝度は低下しない。
【図面の簡単な説明】
【００１６】
本発明の他の実施形態について、添付の図面と共に詳細に説明する。
【図１】従来技術に係るディスプレイパネルの画素を制御する制御回路網を詳細に示す回路図である。
【図２】本発明の一実施形態に係るディスプレイパネルの画素を制御する制御回路網の詳細を示す簡略化された概略図である。
【図３ａ】本発明の一実施形態に係る単一マイクロストリップ導体の形態で導波路を示す図である。
【図３ｂ】本発明の別の実施形態に係るエッジ結合対称マイクロストリップ導体の形態で導波路を示す図である。
【発明を実施するための形態】
【００１７】
図２は、ディスプレイパネル２１０の画素２２５−１、２２５−２、．．．、２２５−ｎを制御する装置を含むＴＦＴディスプレイ２００を詳細に示す簡略化された概略図である。本発明に係る一実施形態によると、ディスプレイはクラスタと呼ばれる複数の部分ディスプレイに分割され、概念を示すために、そのうちの４つのクラスタ２２０−１、２２０−２、２２０−３、２２０−４のみを図２に詳細に示す。一般にＴＦＴディスプレイ全体が更に多くのクラスタに分割されると当業者には考えられる。サイズ（すなわち、クラスタ毎の画素数）及び従ってディスプレイパネル全体が分割されるクラスタ数の推定を以下に与える。図２のクラスタ２２０−１、２２０−２、２２０−３、２２０−４は、一例として４×４画素のサイズを有する。一般には、クラスタは更に多くの画素を有する。クラスタは例えば６４×６４画素のサイズを有するのが好ましい。再生速度及び解像度に依存して、クラスタが１０×１０画素〜４００×４００画素以上のサイズを有する他の物理的形態が好ましい場合もある。更なる実施形態によると、画素は、正方形クラスタではなく矩形、多角形又は蜂の巣状の構造に編成される。
【００１８】
各々が画素制御情報を受信する入力部を有する複数のデータドライバ回路は、ＴＦＴディスプレイパネルの１つのエッジに沿って配設されるのが好ましい。図２において、２つのデータドライバ回路２３０−１、２３０−２をパネルの上側エッジに示す。一実施形態によると、このデータドライバ回路の入力は、１Ｇビット／秒のデータ転送速度で動作可能なＬＶＤＳ入力である。データドライバ回路は、ＣＯＧ（チップオングラス）タイプのＩＣの形態で実現され、ディスプレイパネルに直接適用される。
【００１９】
ディスプレイパネルのデータドライバ回路は、画素制御情報を出力するクラスタ毎に少なくとも１つの出力部を有する。図２に示す実施形態において、クラスタ毎に１つの出力部が存在するため、４つの出力部を有するデータドライバ回路２３０−１は４つのクラスタの画素、すなわちクラスタ２２０−１及び２２０−２、並びにその列のそれらのクラスタの下にある２つのクラスタ（図２に示す詳細には含まれない）の画素を制御する。
【００２０】
各クラスタには、画素制御情報を受信する少なくとも１つの入力部を有する受信回路が割り当てられる。図２に示す実施形態において、クラスタ２２０−１には受信回路２４０−１が割り当てられ、クラスタ２２０−２には受信回路２４０−２が割り当てられ、クラスタ２２０−３には受信回路２４０−３が割り当てられ、クラスタ２２０−４には受信回路２４０−４が割り当てられる。受信回路のトランジスタは、ｐ−Ｓｉ技術を使用して実現され、各クラスタにおいて可能な限り均一に分布するのが好ましいため、ディスプレイの輝度の低下は全くないか又は殆どない。各受信回路は、割り当てられたデータドライバ回路から受信する画素制御情報に従って各クラスタの個々の画素を制御するように構成される。図２に示す実施形態において、これは、ローカルの行線２４５−１及び列線２５０−１を介してクラスタ２２０−１に対して行なわれ、それに応じて他のクラスタに対しても行なわれるため、クラスタの全ての画素は割り当てられた受信回路により制御される。図１に示すように行線及び列線を介して画素を制御する原理は、従来技術から周知であるため、本明細書において更に詳細に説明しない。しかし、ローカルの行線及び列線はパネルのエッジにおいてデータドライバ回路により制御されず、各クラスタにおいて受信回路により制御される。パッシブマトリクスディスプレイが使用される場合、ローカルの行線及び列線は各クラスタの受信回路によりアクティブにされるため、アドレス指定された画素の交点において所望の電界が発生される。
【００２１】
データドライバ回路の個々の出力部は、光波路を有する割り当てられた受信回路の入力部に接続され、その結果、終端導波路接続は、データドライバ回路の出力部と受信回路の入力部との間に確立される。受信回路は、入力装置の後、導波路を終端させるとともに、画素制御情報を受信する受信機ユニットと、行及び列情報を得るために画素制御情報を復号化し、それに応じてローカルの行線及び列線を制御する復号化／ドライバユニットとを含む。図２に示す実施形態において、導波路２６０−１はデータドライバ回路２３０−１を受信回路２４０−１に接続し、導波路２６０−２はデータドライバ回路２３０−１を受信回路２４０−２に接続し、導波路２６０−３はデータドライバ回路２３０−２を受信回路２４０−３に接続し、導波路２６０−４はデータドライバ回路２３０−２を受信回路２４０−４に接続する。データドライバ回路２３０−１からの２つの他の導波路２６０−５及び２６０−６、並びにデータドライバ回路２３０−２からの２つの導波路２６０−７及び２６０−８は図２の詳細には示さないクラスタの受信回路に達する。図２に示す導波路は、差動導波路であるように示され、一実施形態に従って２５Ｍビット／秒で情報を送信できる。
【００２２】
一実施形態によると、クラスタの受信回路とデータドライバ回路との間で画素制御情報を送信するために複数の導波路が提供される場合、データ転送速度はそれに応じて上昇する。これは、特に制御される画素を大量に含む大きなクラスタが選択される場合及びクラスタを接続するための導波路の構成に対して十分な数の画素列が利用可能である場合に好ましく、その結果、複数（例えば、２つ、３つ、４つ又はそれ以上）の導波路がクラスタを制御するために同時に使用される。それらのクラスタを制御するために大きなクラスタ及び複数の導波路が使用される更なる実施形態によると、クラスタにわたり複数の受信回路が分布し、少なくとも１つの導波路を介して画素制御情報を受信するとともに各クラスタの画素の一部を制御するのが好ましい。
【００２３】
信号が導体全体において完全な電荷反転を必要とせずに送信可能であり、それにより高い送信周波数を実現するため、パネルにわたるデータドライバ回路から各クラスタの受信回路に画素制御情報を送信するために使用される導体は導波路の形態で設計されるのが好ましい。
【００２４】
しかし、導波路が通常の行線又は列線として使用できないため、また、非常に多くのトランジスタが１つの導体により駆動される必要があり、これが不均一な電波インピーダンスの原因になるため、１つの受信機のみが導体の端部に、すなわち導波路を終端する受信回路の入力部に配設されるのが好ましい。従って、本発明によると、ディスプレイパネルをクラスタに分割し、各々がパネルのエッジのデータドライバ回路からクラスタに直接つながる少なくとも１つの導波路を介して情報を送信するのが好ましい。クラスタ内において、受信回路の受信機ユニットは、情報を受信し、その情報を復号化／ドライバユニットに渡す。復号化／ドライバユニットは、その情報を非直列化し、ローカルの行線及び列線を介してこのクラスタの個々の画素に分配する。あるいは、受信回路の復号化／ドライバユニットは所望の画素を直接制御する。
【００２５】
導波路の形態の導体の設計は、導体の長さ全体にわたりほぼ一定の電波インピーダンスが存在するように選択されるのが好ましい。この場合、導体の入力側に供給されるパルスは反射せずに導体に沿って伝わる。
【００２６】
更に電波インピーダンスに一致するレジスタを含む導波路を終端させることが更に好ましく、その結果、反射はその地点でも発生しない。パルスのエネルギーは、代わりに端末レジスタにより吸収される。一実施形態によると、この端末レジスタは受信回路の受信機ユニットに組み込まれる。
【００２７】
導波路を使用することは、導体の開始点から終点まで信号を送信するために電荷反転が行なわれて静的レベルを達成する必要があるのは導体の長さ全体ではなく、パルスが光導波路又は無線送信と同様に送信機（データドライバ回路の出力部）から受信機（受信回路の入力部）に一方向に転送されるという利点を有する。
【００２８】
導波路の設計は、導体の長さに比例する減衰（入力及び出力における信号振幅の比）及び光速に関連して低下する伝播速度を判定する。信号通過時間は、その速度及び導体の長さに基づいて計算される。静的レベルにされる必要があるのは導体全体ではないため、ドライバ電力は低下され、より高速なデータ転送速度が可能になる。
【００２９】
図３ａ及び図３ｂは、導波路の可能な実施形態を示す。図３ａは、絶縁接地面３２０上に導体３１０を有する単一マイクロストリップの形態で導波路を示す。図３ｂは、接地面３４０上に互いに殆ど離間されずに配置される２つの差動導波路３３０、３３５のエッジ結合対称マイクロストリップの形態で導波路を示す。
【００３０】
情報を送信できるように頻繁に電荷反転が行なわれる必要がある一般的な導体とは対照的に、本発明に係る導波路を使用することは特に以下の利点を有する。すなわち、実質的にデータ転送速度が速くなり、ドライバ電力が低下されるため、電力損失及び熱発生が少なくなる。受信回路のトランジスタは、ｐ−Ｓｉタイプであるのが好ましく、各クラスタにわたり分布する。ＴＦＴに対して高品質ポリシリコン（ｐ−Ｓｉ）材料（例えば、ＣＧＳ）が使用される時に今日達成されるトランジスタのスイッチング速度は、現在のところ最大約２５ＭＨｚの周波数を可能にする。しかし、半導体材料がより速いスイッチング速度のＴＦＴを実現するために開発されると、導体毎のデータ転送速度は更に上昇する。
【００３１】
エッジ結合対称マイクロストリップ導体の実施形態は、ＬＶＤＳ、ＤＶＩ、ＰＣＩｅ等の規格と共に使用される。これは、妨害信号の注入に対する適切な抵抗及び低放出により特徴付けられる。これにより、電圧差は３００〜８００ｍＶまで低下され、その結果、電力消費は非常に少なくなる。
【００３２】
データドライバ回路から受信回路までの導波路の形態の導体を設計する更なる特徴は、受信回路においてデータ受信を同期させるために信号クロッキングが要求されることである。一実施形態によると、少なくとも１つのクロッキングラインが提供され、データドライバ回路及び受信回路に同期クロック信号を送信する。クラスタ毎に１つの導波路がクロッキングラインとしての役割を果たすのが好ましい。
【００３３】
別の実施形態によると、データドライバ回路は、クロッキング信号を画素制御情報に埋め込むように構成され、受信回路は、クロッキング信号を再開するように構成される。
【００３４】
一般に画素制御情報は、アナログ値又はビットシリアルデータの形態で送信される。一実施形態によると、データドライバ回路は、アナログデータの形式で導波路を介して受信回路に画素制御情報を送信するように構成される。これに対して、ディスプレイパネル全体にわたる全ての画素に正確な値を書き込むために、アナログ値のレベルは、導体の長さが原因となる減衰量だけシフトアップされるのが好ましい。
【００３５】
別の実施形態によると、データドライバ回路は、ビットシリアルデジタルデータの形式で導波路を介して受信回路に画素制御情報を送信するように構成される。受信回路は、画素を制御するために受信した画素制御情報を非直列化するように構成される。送信機（データドライバ回路）における直列化中及び受信機（受信回路）における非直列化中には同一のクロック速度が要求されるため、このクロック速度は、例えば８／１０符号化によりデータストリームに埋め込まれるか又は別個の線を介して提供されるのが好ましい。
【００３６】
別の実施形態によると、Ｄ／Ａ変換器は受信回路に組み込まれるため、入力画素制御情報のデジタルアナログ（Ｄ／Ａ）変換はクラスタにおいて受信回路により実行される。これを行なう際、画素制御情報のＤ／Ａ変換がデータドライバ回路から受信回路に再配置され、画素制御情報が受信回路までデジタルデータとして送信されることが達成される。Ｄ／Ａ変換は、画素に対するＴＦＴがアナログ信号により制御される場合に必要となる。
【００３７】
図２に示す導体対に加えて、地面導体、動作電圧導体及び必要に応じてクロッキング信号線が個々の計算装置にルーティングされる必要がある。
【００３８】
以下の例示的な情報は、単一マイクロストリップ導体及びエッジ結合対称マイクロストリップ導体の導波路パラメータの推定に関して与えられる。いずれにしても、要求される保護範囲を限定するものとして解釈されない。
【００３９】
○単一マイクロストリップ（接地面上の１つの導体）：
・導体トラックの幅：１５μｍ
・導体トラックの厚さ：５μｍＣｕ
・２０μｍの距離の接地面、相対誘電率４の誘電体
・隣接する導体トラック間の距離：３５μｍ
・２５ＭＨｚの計算された電波インピーダンス：７５Ω
・減衰：０．００８ｄＢ／ｍｍ（２００ｍｍにおいて１．６ｄＢ）
○エッジ結合対称マイクロストリップ：
・導体トラックの幅：１０μｍ
・導体トラックの厚さ：３μｍＣｕ
・０．２５ｍｍの距離の接地面、相対誘電率４の誘電体
・一対の導体トラック間の距離：１０μｍ
・隣接する対の導体トラック間の距離：３０μｍ
・２５ＭＨｚの計算された電波インピーダンス：１３６Ω
・減衰（奇数モード）：０．０１７３ｄＢ／ｍｍ（２００ｍｍにおいて３．４６ｄＢ）
【００４０】
パネル及びパネル上の導波路の大きさを決定する時、導波路間のクロストークが防止される必要がある。このために、２つの単一導体又は導体対は、互いに対する接地面までの距離（ｈ）よりはるかに大きいある特定の距離、幅（ｗ）、対毎の距離（ｓ）を有する必要がある。図３ａ及び図３ｂを参照。画素ピッチが小さいため、この必要条件はディスプレイパネルの一般的な回路設計及び特に導波路をルーティングすることに対して大きな要求をする。単一マイクロストリップ導体が導波路として使用される一実施形態において、長い並列導体のために隣接する導体間にクロストークが起こる危険性がある。一実施形態によると、この危険性は短い導体及び長い導体を交互に配置することにより防止されるか又は少なくとも最小限にされる。
【００４１】
別の実施形態によると、データドライバ回路は、隣接する導波路間のクロストークに依存して画素制御情報に対するドライバ電力を調整するように構成される。クロストークは事前に計算されるのが好ましく、その計算結果に基づいて、データドライバ回路の出力パルスは補償される。
【００４２】
別の実施形態によると、導体の信号品質は、画素制御情報の後続する同一の値においてドライバ電力が低下されるという点で向上される。
【００４３】
クラスタの形状及び相互構成に関しては、画素の均一な分布及び従って均一な画像がディスプレイ全体に対して達成されるように、クラスタはＴＦＴディスプレイパネル上に隙間なく配置されるのが好ましい。クラスタは、図２に示す実施形態に示すように、必ずしも正方形又は矩形である必要はない。隙間なし構成を可能にする他の実施形態は、隣接するクラスタが垂直方向又は水平方向のオフセットで配置されるように、ＴＦＴパネル上に六角形又は蜂の巣状のクラスタを提供する。このオフセット構成のために、クラスタを接続する導波路は、パネル全体にわたり更に均一に分布する。
【００４４】
十分に高速なＴＦＴ（例えば、ｐ−Ｓｉから成る）を実現できるＴＦＴパネルに対してディスプレイ技術が選択される限り、本発明に係る装置は、種々のディスプレイと共に実現可能である。従って、実施形態は、ディスプレイがＯＬＥＤ、ＭＯ又はＬＣＤパネルの形態で提供される電子表示装置又は画像表示装置を含む。
【００４５】
一実施形態に係る電子表示装置は、本発明に従って画素を制御する装置、筺体、並びに表示装置を制御するインタフェース及び一般に電源ユニットを含む更なる制御回路網を有するＴＦＴディスプレイを含む。一実施形態によると、ディスプレイは、クラスタ内の画素を制御するローカルの行線及び列線を含むアクティブマトリクスディスプレイであり、このディスプレイは、更に高い解像度及び更に速い再生速度を有するという点においてのみユーザにとって外部と異なる。
【００４６】
更なる実施形態によると、ディスプレイは、アクティブマトリクスディスプレイ又はパッシブマトリクスディスプレイである。アクティブマトリクスディスプレイにおいて、個々の画素は行線及び列線を介して制御されるアクティブ画素セルを有する。パッシブマトリクスディスプレイにおいて、画素は、行線及び列線の交点においてのみ形成され、アクティブ行線及び列線の交点において、例えば液晶ディスプレイにおいてロッドの再配向を行なう電界が発生される。
【００４７】
別の実施形態によると、電子表示装置のディスプレイは、ホログラフィック表現を表示するのに適切な高解像度ディスプレイである。
【００４８】
一実施形態に従ってクラスタサイズを推定するために、まず１つの導波路がディスプレイパネルの画素列毎に提供される。最大である可能性のある再生速度は、トランジスタのスイッチング周波数をディスプレイの行数で除算することにより導出される。４，０００行の一実施形態において、25*10^6/4000＝6250Ｈｚのフレームレートが理論上達成可能であるように、例えば推定はポリシリコンに対する２５ＭＨｚの最大スイッチング周波数に基づく。その場合、クラスタの画素数は少なくとも行数である必要があり、これは正方形クラスタにおける約６４×６４画素のサイズを意味する。
【００４９】
フレームレートが更に低い場合、より大きなクラスタを含む一実施形態が使用されるのが好ましく、より少ない導波路が必要とされ、また、全ての画素列がエッジに導波路を有するわけではない。一実施形態によると、それらの「隙間」は、地面導体、動作電圧導体又はクロック信号線をルーティングするために使用されるのが好ましい。
【００５０】
高解像度ディスプレイにおけるパネルに大量のデータを書き込めるように、一実施形態に従って、特に適応された大量の統合ＣＯＧデータドライバ回路（データドライバＩＣ）がパネル上に提供される。一実施形態によると、１Ｇビット／秒の１０個の入力部及び２５Ｍビット／秒の４００個の出力部を有する８０個のデータドライブＩＣがこのために使用される。受信回路のトランジスタは、ＣＯＧ技術を使用して作成されるのが好ましい。
【００５１】
３Ｖの動作電圧で６ｋＨｚの最大フレームレートを使用する実施形態において、パネルのエッジに配設されるのが好ましい全てのＣＯＧデータドライバＩＣに対して合計で４００Ｗの電力損失が考慮される必要がある。これは、８０個のデータドライバＩＣの各々に対して５Ｗの電力が損失されることを意味する。そのような高いフレームレートの場合、ＩＣはその電力損失を除去できるように相対的に大きな表面積を有することが要求される。更に発生した熱を放散する手段、すなわち冷却手段は、そのような高い周波数で提供されるのが好ましい。例えばいわゆるヒートパイプは、熱放散のために使用され、パネルのエッジの小さな領域から熱を除去する。
【００５２】
３００Ｈｚのフレームレートの一実施形態によると、データドライバＩＣ及びパネルの電力損失が約４０Ｗの大きさを有するため、熱放散又は冷却のために追加の手段がとられる必要はない。
【００５３】
上述したように、ｐ−Ｓｉ技術を使用するＴＦＴディスプレイの受信回路及び更なる部分の実現に加えて、それらの部分は、他の実施形態に従って有機ＴＦＴ、ポリＳｉＧｅ、単結晶シリコン又はＧａＡｓ等の他の半導体技術を使用して実現可能である。本明細書におけるポリシリコン（ｐ−Ｓｉ）は、ＵＬＴＰＳ、ＬＰＳＯＩ、ＬＴＰＳ、ＨＰＳ及びＣＧＳ等の種々の可能なサブタイプを表す。本発明の必要条件に対する各半導体技術の特徴及びそれらの用途は当業者には明らかであるため、本明細書において更なる説明は必要ない。
【００５４】
更に、当業者には本発明の一部であると考えられる添付の図面及び本明細書において開示される特徴及び実施形態の任意の組合せは、その特定の組合せで明示的に説明されていない場合でも本発明の範囲に含まれる。
【技術分野】
【０００１】
本発明は、電子表示装置、並びにディスプレイの画素の制御、特に高解像度ディスプレイ、特にＴＦＴディスプレイの画素の高速制御を行う装置に関する。
【背景技術】
【０００２】
ＴＦＴディスプレイは、従来技術において周知である。一般にディスプレイパネルの画素は、行線及び列線から成るマトリクスにより制御される。そのため、それらのディスプレイは一般にマトリクスディスプレイとも呼ばれる。１つの行は常にアクティブであり、アナログ値は列線を介してアクティブ行の全ての画素に同時に書き込まれる。
【０００３】
しかし、例えばホログラムを表現するいわゆるホログラフィックディスプレイにより要求されるように、解像度が向上し再生速度が高速化するのに伴い、列線における周波数が増加することは、列線及び画素ＴＦＴ（薄膜トランジスタ）のキャパシタンスに対して非常に短い間隔で電荷反転を行なう必要があることを意味するため、グローバルの（大域的な）行線及び列線を介して制御される従来のディスプレイパネルは限界に到達する。そのため、同一の量の電力損失が起こる。１クロック周期で導体の完全な電荷反転を達成することが不可能になる限界が導体のインピーダンス及びキャパシタンスにより規定される。
【０００４】
これを以下の例により図示する。今日、最大３，８４０×２，４００画素の解像度を示す一般的なＴＦＴディスプレイは、図１に概略的に示されるように列ドライバ及び行ドライバにより上述の一般的な原理に従って制御される。図１は、４つの画素１０−１、１０−２、１０−３、１０−４を示す。それらの画素は、対応する画素キャパシタンス１１−１、１１−２、１１−３、１１−４を有し、列線１２−１、１２−２及び行線１３−１、１３−２により制御される。列線は、少なくとも１つの対応する多重アナログ入力部１５を有するアナログマルチプレクサ１４により駆動される。行線はデジタルシフトレジスタ１６により切り替えられ、デジタルシフトレジスタ１６は入力部１７を介して行制御を行うトークンビットにより制御される。
【０００５】
しかし、そのような構成は、１００Ｈｚを上回るフレームレートと共に１００ｍ画素を上回る超高解像度を有する将来の（ホログラフィック）ディスプレイと関連して実質的な問題の原因となる。ＴＦＴディスプレイのフレームレート又は行数が増加した場合、行線及び列線における制御周波数は以下のように上昇する。
【０００６】
制御周波数=フレームレート*行数 （１）
この周波数は、今日のパネルにおいて約７２ｋＨｚである（１，２００行及び６０Ｈｚのフレームレートを仮定する）が、将来、７２０ｋＨｚに容易に増加できる（４，０００行及び１８０Ｈｚのフレームレートを仮定する）。
【０００７】
ディスプレイパネルのサイズが増加すると、それに従って導体の長さが増加するため、それに関係する問題も大きくなる。例えば４０インチのディスプレイパネルが４つにタイリングされる場合、行線の長さは約４００ｍｍである。この１／４が４，０００行を有し、パネルが１８０ｆｐｓで動作される場合、これらの値は、導体の長さのために図１に示すような行線及び列線の一般的な構成により実現されることは殆どない。
【０００８】
従来の装置における問題は、一般に今日のＴＦＴディスプレイで採用される行線及び列線から成るマトリクスを使用する画素の制御が常に導体における完全な電荷反転を要求すること、並びにこの電荷反転がそれに応じた高い制御周波数で１周期で実現できないことである。更に、要求される高速な電荷反転が原因となる同等の電力損失が起こり、それにより電力消費が増加し、発生熱を放散する追加の手段が必要とされる。
【０００９】
ホログラフィックアプリケーションに必要とされるような大量の画素（例えば、１６，０００×８，０００画素）及び１５０Ｈｚのフレームレートを有する高解像度ディスプレイにおいて、これらの問題は、従来の制御機構を有するディスプレイパネルが非常に高いスイッチング周波数のためにホログラフィックの目的で使用できない程深刻になる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、本発明の目的は、電子表示装置及びディスプレイパネルを制御する改善された方法を提供することであり、それらのうち双方が高解像度を保証し、同時に高いフレームレートを保証することである。
【課題を解決するための手段】
【００１１】
この目的は、本発明に従って請求項１の装置及び請求項２１の電子表示装置により解決される。本発明の好適な実施形態は、従属請求項において規定される。
【００１２】
ディスプレイの画素を制御する本発明に係る装置は、複数のクラスタに分割されたディスプレイパネルと、ディスプレイパネルの少なくとも１つのエッジに配設され、画素制御情報を出力するためにクラスタ毎に少なくとも１つの出力部を有する少なくとも１つのデータドライバ回路と、画素制御情報を受信する少なくとも１つの入力部を有し、受信した画素制御情報に従って各クラスタ内の所望の画素を制御するように構成されるクラスタ毎の１つの受信回路と、データドライバ回路の出力部及び受信回路の割り当てられた入力部を接続する１つの導波路とを含む。
【００１３】
クラスタに分割されるディスプレイパネル及び終端導波路を使用して各クラスタに対してデータドライバ回路及び受信回路を接続することにより、静的条件を達成するためのグローバルの列線及び行線の完全な電荷反転は不必要になる。これは、はるかに高いスイッチング周波数が実現され、その結果はるかに高い解像度及びフレームレートを有するディスプレイが制御可能になるように、情報が導波路の開始点から終点までパルスの形態で転送されるためである。
【００１４】
本発明の一実施形態によると、導波路を介して受信される画素制御情報は、部分ディスプレイとも呼ばれるクラスタ内のローカルの（局所的な）行線及び列線から成るマトリクスを使用して個々の画素に分配されるため、ディスプレイパネル全体と比較して少ない線が制御される必要があり、同一の制御周波数でより速い再生速度が達成される。
【００１５】
本発明の更なる実施形態によると、受信回路のトランジスタは、ｐ−Ｓｉ（ポリシリコン）で実現され、各クラスタの画素トランジスタ間に分配される。ｐ−Ｓｉタイプの高速薄膜トランジスタを使用する時、画素は、高い周波数で入力画素制御情報により制御され、その結果、速い再生速度が得られる。トランジスタがクラスタ内で可能な限り均一に分布する場合、ディスプレイの輝度は低下しない。
【図面の簡単な説明】
【００１６】
本発明の他の実施形態について、添付の図面と共に詳細に説明する。
【図１】従来技術に係るディスプレイパネルの画素を制御する制御回路網を詳細に示す回路図である。
【図２】本発明の一実施形態に係るディスプレイパネルの画素を制御する制御回路網の詳細を示す簡略化された概略図である。
【図３ａ】本発明の一実施形態に係る単一マイクロストリップ導体の形態で導波路を示す図である。
【図３ｂ】本発明の別の実施形態に係るエッジ結合対称マイクロストリップ導体の形態で導波路を示す図である。
【発明を実施するための形態】
【００１７】
図２は、ディスプレイパネル２１０の画素２２５−１、２２５−２、．．．、２２５−ｎを制御する装置を含むＴＦＴディスプレイ２００を詳細に示す簡略化された概略図である。本発明に係る一実施形態によると、ディスプレイはクラスタと呼ばれる複数の部分ディスプレイに分割され、概念を示すために、そのうちの４つのクラスタ２２０−１、２２０−２、２２０−３、２２０−４のみを図２に詳細に示す。一般にＴＦＴディスプレイ全体が更に多くのクラスタに分割されると当業者には考えられる。サイズ（すなわち、クラスタ毎の画素数）及び従ってディスプレイパネル全体が分割されるクラスタ数の推定を以下に与える。図２のクラスタ２２０−１、２２０−２、２２０−３、２２０−４は、一例として４×４画素のサイズを有する。一般には、クラスタは更に多くの画素を有する。クラスタは例えば６４×６４画素のサイズを有するのが好ましい。再生速度及び解像度に依存して、クラスタが１０×１０画素〜４００×４００画素以上のサイズを有する他の物理的形態が好ましい場合もある。更なる実施形態によると、画素は、正方形クラスタではなく矩形、多角形又は蜂の巣状の構造に編成される。
【００１８】
各々が画素制御情報を受信する入力部を有する複数のデータドライバ回路は、ＴＦＴディスプレイパネルの１つのエッジに沿って配設されるのが好ましい。図２において、２つのデータドライバ回路２３０−１、２３０−２をパネルの上側エッジに示す。一実施形態によると、このデータドライバ回路の入力は、１Ｇビット／秒のデータ転送速度で動作可能なＬＶＤＳ入力である。データドライバ回路は、ＣＯＧ（チップオングラス）タイプのＩＣの形態で実現され、ディスプレイパネルに直接適用される。
【００１９】
ディスプレイパネルのデータドライバ回路は、画素制御情報を出力するクラスタ毎に少なくとも１つの出力部を有する。図２に示す実施形態において、クラスタ毎に１つの出力部が存在するため、４つの出力部を有するデータドライバ回路２３０−１は４つのクラスタの画素、すなわちクラスタ２２０−１及び２２０−２、並びにその列のそれらのクラスタの下にある２つのクラスタ（図２に示す詳細には含まれない）の画素を制御する。
【００２０】
各クラスタには、画素制御情報を受信する少なくとも１つの入力部を有する受信回路が割り当てられる。図２に示す実施形態において、クラスタ２２０−１には受信回路２４０−１が割り当てられ、クラスタ２２０−２には受信回路２４０−２が割り当てられ、クラスタ２２０−３には受信回路２４０−３が割り当てられ、クラスタ２２０−４には受信回路２４０−４が割り当てられる。受信回路のトランジスタは、ｐ−Ｓｉ技術を使用して実現され、各クラスタにおいて可能な限り均一に分布するのが好ましいため、ディスプレイの輝度の低下は全くないか又は殆どない。各受信回路は、割り当てられたデータドライバ回路から受信する画素制御情報に従って各クラスタの個々の画素を制御するように構成される。図２に示す実施形態において、これは、ローカルの行線２４５−１及び列線２５０−１を介してクラスタ２２０−１に対して行なわれ、それに応じて他のクラスタに対しても行なわれるため、クラスタの全ての画素は割り当てられた受信回路により制御される。図１に示すように行線及び列線を介して画素を制御する原理は、従来技術から周知であるため、本明細書において更に詳細に説明しない。しかし、ローカルの行線及び列線はパネルのエッジにおいてデータドライバ回路により制御されず、各クラスタにおいて受信回路により制御される。パッシブマトリクスディスプレイが使用される場合、ローカルの行線及び列線は各クラスタの受信回路によりアクティブにされるため、アドレス指定された画素の交点において所望の電界が発生される。
【００２１】
データドライバ回路の個々の出力部は、光波路を有する割り当てられた受信回路の入力部に接続され、その結果、終端導波路接続は、データドライバ回路の出力部と受信回路の入力部との間に確立される。受信回路は、入力装置の後、導波路を終端させるとともに、画素制御情報を受信する受信機ユニットと、行及び列情報を得るために画素制御情報を復号化し、それに応じてローカルの行線及び列線を制御する復号化／ドライバユニットとを含む。図２に示す実施形態において、導波路２６０−１はデータドライバ回路２３０−１を受信回路２４０−１に接続し、導波路２６０−２はデータドライバ回路２３０−１を受信回路２４０−２に接続し、導波路２６０−３はデータドライバ回路２３０−２を受信回路２４０−３に接続し、導波路２６０−４はデータドライバ回路２３０−２を受信回路２４０−４に接続する。データドライバ回路２３０−１からの２つの他の導波路２６０−５及び２６０−６、並びにデータドライバ回路２３０−２からの２つの導波路２６０−７及び２６０−８は図２の詳細には示さないクラスタの受信回路に達する。図２に示す導波路は、差動導波路であるように示され、一実施形態に従って２５Ｍビット／秒で情報を送信できる。
【００２２】
一実施形態によると、クラスタの受信回路とデータドライバ回路との間で画素制御情報を送信するために複数の導波路が提供される場合、データ転送速度はそれに応じて上昇する。これは、特に制御される画素を大量に含む大きなクラスタが選択される場合及びクラスタを接続するための導波路の構成に対して十分な数の画素列が利用可能である場合に好ましく、その結果、複数（例えば、２つ、３つ、４つ又はそれ以上）の導波路がクラスタを制御するために同時に使用される。それらのクラスタを制御するために大きなクラスタ及び複数の導波路が使用される更なる実施形態によると、クラスタにわたり複数の受信回路が分布し、少なくとも１つの導波路を介して画素制御情報を受信するとともに各クラスタの画素の一部を制御するのが好ましい。
【００２３】
信号が導体全体において完全な電荷反転を必要とせずに送信可能であり、それにより高い送信周波数を実現するため、パネルにわたるデータドライバ回路から各クラスタの受信回路に画素制御情報を送信するために使用される導体は導波路の形態で設計されるのが好ましい。
【００２４】
しかし、導波路が通常の行線又は列線として使用できないため、また、非常に多くのトランジスタが１つの導体により駆動される必要があり、これが不均一な電波インピーダンスの原因になるため、１つの受信機のみが導体の端部に、すなわち導波路を終端する受信回路の入力部に配設されるのが好ましい。従って、本発明によると、ディスプレイパネルをクラスタに分割し、各々がパネルのエッジのデータドライバ回路からクラスタに直接つながる少なくとも１つの導波路を介して情報を送信するのが好ましい。クラスタ内において、受信回路の受信機ユニットは、情報を受信し、その情報を復号化／ドライバユニットに渡す。復号化／ドライバユニットは、その情報を非直列化し、ローカルの行線及び列線を介してこのクラスタの個々の画素に分配する。あるいは、受信回路の復号化／ドライバユニットは所望の画素を直接制御する。
【００２５】
導波路の形態の導体の設計は、導体の長さ全体にわたりほぼ一定の電波インピーダンスが存在するように選択されるのが好ましい。この場合、導体の入力側に供給されるパルスは反射せずに導体に沿って伝わる。
【００２６】
更に電波インピーダンスに一致するレジスタを含む導波路を終端させることが更に好ましく、その結果、反射はその地点でも発生しない。パルスのエネルギーは、代わりに端末レジスタにより吸収される。一実施形態によると、この端末レジスタは受信回路の受信機ユニットに組み込まれる。
【００２７】
導波路を使用することは、導体の開始点から終点まで信号を送信するために電荷反転が行なわれて静的レベルを達成する必要があるのは導体の長さ全体ではなく、パルスが光導波路又は無線送信と同様に送信機（データドライバ回路の出力部）から受信機（受信回路の入力部）に一方向に転送されるという利点を有する。
【００２８】
導波路の設計は、導体の長さに比例する減衰（入力及び出力における信号振幅の比）及び光速に関連して低下する伝播速度を判定する。信号通過時間は、その速度及び導体の長さに基づいて計算される。静的レベルにされる必要があるのは導体全体ではないため、ドライバ電力は低下され、より高速なデータ転送速度が可能になる。
【００２９】
図３ａ及び図３ｂは、導波路の可能な実施形態を示す。図３ａは、絶縁接地面３２０上に導体３１０を有する単一マイクロストリップの形態で導波路を示す。図３ｂは、接地面３４０上に互いに殆ど離間されずに配置される２つの差動導波路３３０、３３５のエッジ結合対称マイクロストリップの形態で導波路を示す。
【００３０】
情報を送信できるように頻繁に電荷反転が行なわれる必要がある一般的な導体とは対照的に、本発明に係る導波路を使用することは特に以下の利点を有する。すなわち、実質的にデータ転送速度が速くなり、ドライバ電力が低下されるため、電力損失及び熱発生が少なくなる。受信回路のトランジスタは、ｐ−Ｓｉタイプであるのが好ましく、各クラスタにわたり分布する。ＴＦＴに対して高品質ポリシリコン（ｐ−Ｓｉ）材料（例えば、ＣＧＳ）が使用される時に今日達成されるトランジスタのスイッチング速度は、現在のところ最大約２５ＭＨｚの周波数を可能にする。しかし、半導体材料がより速いスイッチング速度のＴＦＴを実現するために開発されると、導体毎のデータ転送速度は更に上昇する。
【００３１】
エッジ結合対称マイクロストリップ導体の実施形態は、ＬＶＤＳ、ＤＶＩ、ＰＣＩｅ等の規格と共に使用される。これは、妨害信号の注入に対する適切な抵抗及び低放出により特徴付けられる。これにより、電圧差は３００〜８００ｍＶまで低下され、その結果、電力消費は非常に少なくなる。
【００３２】
データドライバ回路から受信回路までの導波路の形態の導体を設計する更なる特徴は、受信回路においてデータ受信を同期させるために信号クロッキングが要求されることである。一実施形態によると、少なくとも１つのクロッキングラインが提供され、データドライバ回路及び受信回路に同期クロック信号を送信する。クラスタ毎に１つの導波路がクロッキングラインとしての役割を果たすのが好ましい。
【００３３】
別の実施形態によると、データドライバ回路は、クロッキング信号を画素制御情報に埋め込むように構成され、受信回路は、クロッキング信号を再開するように構成される。
【００３４】
一般に画素制御情報は、アナログ値又はビットシリアルデータの形態で送信される。一実施形態によると、データドライバ回路は、アナログデータの形式で導波路を介して受信回路に画素制御情報を送信するように構成される。これに対して、ディスプレイパネル全体にわたる全ての画素に正確な値を書き込むために、アナログ値のレベルは、導体の長さが原因となる減衰量だけシフトアップされるのが好ましい。
【００３５】
別の実施形態によると、データドライバ回路は、ビットシリアルデジタルデータの形式で導波路を介して受信回路に画素制御情報を送信するように構成される。受信回路は、画素を制御するために受信した画素制御情報を非直列化するように構成される。送信機（データドライバ回路）における直列化中及び受信機（受信回路）における非直列化中には同一のクロック速度が要求されるため、このクロック速度は、例えば８／１０符号化によりデータストリームに埋め込まれるか又は別個の線を介して提供されるのが好ましい。
【００３６】
別の実施形態によると、Ｄ／Ａ変換器は受信回路に組み込まれるため、入力画素制御情報のデジタルアナログ（Ｄ／Ａ）変換はクラスタにおいて受信回路により実行される。これを行なう際、画素制御情報のＤ／Ａ変換がデータドライバ回路から受信回路に再配置され、画素制御情報が受信回路までデジタルデータとして送信されることが達成される。Ｄ／Ａ変換は、画素に対するＴＦＴがアナログ信号により制御される場合に必要となる。
【００３７】
図２に示す導体対に加えて、地面導体、動作電圧導体及び必要に応じてクロッキング信号線が個々の計算装置にルーティングされる必要がある。
【００３８】
以下の例示的な情報は、単一マイクロストリップ導体及びエッジ結合対称マイクロストリップ導体の導波路パラメータの推定に関して与えられる。いずれにしても、要求される保護範囲を限定するものとして解釈されない。
【００３９】
○単一マイクロストリップ（接地面上の１つの導体）：
・導体トラックの幅：１５μｍ
・導体トラックの厚さ：５μｍＣｕ
・２０μｍの距離の接地面、相対誘電率４の誘電体
・隣接する導体トラック間の距離：３５μｍ
・２５ＭＨｚの計算された電波インピーダンス：７５Ω
・減衰：０．００８ｄＢ／ｍｍ（２００ｍｍにおいて１．６ｄＢ）
○エッジ結合対称マイクロストリップ：
・導体トラックの幅：１０μｍ
・導体トラックの厚さ：３μｍＣｕ
・０．２５ｍｍの距離の接地面、相対誘電率４の誘電体
・一対の導体トラック間の距離：１０μｍ
・隣接する対の導体トラック間の距離：３０μｍ
・２５ＭＨｚの計算された電波インピーダンス：１３６Ω
・減衰（奇数モード）：０．０１７３ｄＢ／ｍｍ（２００ｍｍにおいて３．４６ｄＢ）
【００４０】
パネル及びパネル上の導波路の大きさを決定する時、導波路間のクロストークが防止される必要がある。このために、２つの単一導体又は導体対は、互いに対する接地面までの距離（ｈ）よりはるかに大きいある特定の距離、幅（ｗ）、対毎の距離（ｓ）を有する必要がある。図３ａ及び図３ｂを参照。画素ピッチが小さいため、この必要条件はディスプレイパネルの一般的な回路設計及び特に導波路をルーティングすることに対して大きな要求をする。単一マイクロストリップ導体が導波路として使用される一実施形態において、長い並列導体のために隣接する導体間にクロストークが起こる危険性がある。一実施形態によると、この危険性は短い導体及び長い導体を交互に配置することにより防止されるか又は少なくとも最小限にされる。
【００４１】
別の実施形態によると、データドライバ回路は、隣接する導波路間のクロストークに依存して画素制御情報に対するドライバ電力を調整するように構成される。クロストークは事前に計算されるのが好ましく、その計算結果に基づいて、データドライバ回路の出力パルスは補償される。
【００４２】
別の実施形態によると、導体の信号品質は、画素制御情報の後続する同一の値においてドライバ電力が低下されるという点で向上される。
【００４３】
クラスタの形状及び相互構成に関しては、画素の均一な分布及び従って均一な画像がディスプレイ全体に対して達成されるように、クラスタはＴＦＴディスプレイパネル上に隙間なく配置されるのが好ましい。クラスタは、図２に示す実施形態に示すように、必ずしも正方形又は矩形である必要はない。隙間なし構成を可能にする他の実施形態は、隣接するクラスタが垂直方向又は水平方向のオフセットで配置されるように、ＴＦＴパネル上に六角形又は蜂の巣状のクラスタを提供する。このオフセット構成のために、クラスタを接続する導波路は、パネル全体にわたり更に均一に分布する。
【００４４】
十分に高速なＴＦＴ（例えば、ｐ−Ｓｉから成る）を実現できるＴＦＴパネルに対してディスプレイ技術が選択される限り、本発明に係る装置は、種々のディスプレイと共に実現可能である。従って、実施形態は、ディスプレイがＯＬＥＤ、ＭＯ又はＬＣＤパネルの形態で提供される電子表示装置又は画像表示装置を含む。
【００４５】
一実施形態に係る電子表示装置は、本発明に従って画素を制御する装置、筺体、並びに表示装置を制御するインタフェース及び一般に電源ユニットを含む更なる制御回路網を有するＴＦＴディスプレイを含む。一実施形態によると、ディスプレイは、クラスタ内の画素を制御するローカルの行線及び列線を含むアクティブマトリクスディスプレイであり、このディスプレイは、更に高い解像度及び更に速い再生速度を有するという点においてのみユーザにとって外部と異なる。
【００４６】
更なる実施形態によると、ディスプレイは、アクティブマトリクスディスプレイ又はパッシブマトリクスディスプレイである。アクティブマトリクスディスプレイにおいて、個々の画素は行線及び列線を介して制御されるアクティブ画素セルを有する。パッシブマトリクスディスプレイにおいて、画素は、行線及び列線の交点においてのみ形成され、アクティブ行線及び列線の交点において、例えば液晶ディスプレイにおいてロッドの再配向を行なう電界が発生される。
【００４７】
別の実施形態によると、電子表示装置のディスプレイは、ホログラフィック表現を表示するのに適切な高解像度ディスプレイである。
【００４８】
一実施形態に従ってクラスタサイズを推定するために、まず１つの導波路がディスプレイパネルの画素列毎に提供される。最大である可能性のある再生速度は、トランジスタのスイッチング周波数をディスプレイの行数で除算することにより導出される。４，０００行の一実施形態において、25*10^6/4000＝6250Ｈｚのフレームレートが理論上達成可能であるように、例えば推定はポリシリコンに対する２５ＭＨｚの最大スイッチング周波数に基づく。その場合、クラスタの画素数は少なくとも行数である必要があり、これは正方形クラスタにおける約６４×６４画素のサイズを意味する。
【００４９】
フレームレートが更に低い場合、より大きなクラスタを含む一実施形態が使用されるのが好ましく、より少ない導波路が必要とされ、また、全ての画素列がエッジに導波路を有するわけではない。一実施形態によると、それらの「隙間」は、地面導体、動作電圧導体又はクロック信号線をルーティングするために使用されるのが好ましい。
【００５０】
高解像度ディスプレイにおけるパネルに大量のデータを書き込めるように、一実施形態に従って、特に適応された大量の統合ＣＯＧデータドライバ回路（データドライバＩＣ）がパネル上に提供される。一実施形態によると、１Ｇビット／秒の１０個の入力部及び２５Ｍビット／秒の４００個の出力部を有する８０個のデータドライブＩＣがこのために使用される。受信回路のトランジスタは、ＣＯＧ技術を使用して作成されるのが好ましい。
【００５１】
３Ｖの動作電圧で６ｋＨｚの最大フレームレートを使用する実施形態において、パネルのエッジに配設されるのが好ましい全てのＣＯＧデータドライバＩＣに対して合計で４００Ｗの電力損失が考慮される必要がある。これは、８０個のデータドライバＩＣの各々に対して５Ｗの電力が損失されることを意味する。そのような高いフレームレートの場合、ＩＣはその電力損失を除去できるように相対的に大きな表面積を有することが要求される。更に発生した熱を放散する手段、すなわち冷却手段は、そのような高い周波数で提供されるのが好ましい。例えばいわゆるヒートパイプは、熱放散のために使用され、パネルのエッジの小さな領域から熱を除去する。
【００５２】
３００Ｈｚのフレームレートの一実施形態によると、データドライバＩＣ及びパネルの電力損失が約４０Ｗの大きさを有するため、熱放散又は冷却のために追加の手段がとられる必要はない。
【００５３】
上述したように、ｐ−Ｓｉ技術を使用するＴＦＴディスプレイの受信回路及び更なる部分の実現に加えて、それらの部分は、他の実施形態に従って有機ＴＦＴ、ポリＳｉＧｅ、単結晶シリコン又はＧａＡｓ等の他の半導体技術を使用して実現可能である。本明細書におけるポリシリコン（ｐ−Ｓｉ）は、ＵＬＴＰＳ、ＬＰＳＯＩ、ＬＴＰＳ、ＨＰＳ及びＣＧＳ等の種々の可能なサブタイプを表す。本発明の必要条件に対する各半導体技術の特徴及びそれらの用途は当業者には明らかであるため、本明細書において更なる説明は必要ない。
【００５４】
更に、当業者には本発明の一部であると考えられる添付の図面及び本明細書において開示される特徴及び実施形態の任意の組合せは、その特定の組合せで明示的に説明されていない場合でも本発明の範囲に含まれる。
【特許請求の範囲】
【請求項１】
ディスプレイの画素を制御する装置であって、
複数のクラスタに分割されたディスプレイパネルと、
前記ディスプレイパネルの少なくとも１つのエッジに配設され、画素制御情報を出力する少なくとも１つの出力部を前記クラスタ毎に有する、少なくとも１つのデータドライバ回路と、
前記画素制御情報を受信する少なくとも１つの入力部を有し、該受信した画素制御情報に従って個々の前記クラスタ内の所望の前記画素を制御するように構成される、クラスタ毎の１つの受信回路と、
前記データドライバ回路の出力部と、前記受信回路の割り当てられた前記入力部とを接続する１つの導波路と
を備えることを特徴とする装置。
【請求項２】
前記画素の各々は、ローカルの行線及び列線により制御可能であり、
前記受信回路は、前記受信した画素制御情報に従って各クラスタ内の少なくとも１つの画素の個々の前記ローカルの行線及び列線を制御するように構成される
ことを特徴とする請求項１に記載の装置。
【請求項３】
前記導波路は、絶縁接地面上に配置されるマイクロストリップ導体の形態で設計されることを特徴とする請求項１又は２に記載の装置。
【請求項４】
前記導波路は、エッジ結合対称マイクロストリップ導体の形態で設計されることを特徴とする請求項１又は２に記載の装置。
【請求項５】
短い導波路及び長い導波路が、前記ディスプレイにわたり交互に配置されることを特徴とする請求項１から４のいずれか１項に記載の装置。
【請求項６】
前記データドライバ回路は、後続の値が同一である場合に、前記画素制御情報に対するドライバ電力を低下させるように構成されることを特徴とする請求項１から５のいずれか１項に記載の装置。
【請求項７】
前記データドライバ回路は、隣接する導波路間のクロストークに依存して前記画素制御情報に対するドライバ電力を調整するように構成されることを特徴とする請求項１から６のいずれか１項に記載の装置。
【請求項８】
前記データドライバ回路は、前記画素制御情報をアナログデータの形式で前記導波路を介して前記受信回路へ送信するように構成されることを特徴とする請求項１から７のいずれか１項に記載の装置。
【請求項９】
前記データドライバ回路は、前記画素制御情報をビットシリアルデジタルデータの形式で前記導波路を介して前記受信回路へ送信するように構成され、
前記受信回路は、前記画素を制御するために前記受信した画素制御情報を非直列化するように構成される
ことを特徴とする請求項１から８のいずれか１項に記載の装置。
【請求項１０】
データドライバ回路及び受信回路に同期クロック信号を提供する少なくとも１つのクロッキングラインを更に備えることを特徴とする請求項１から９のいずれか１項に記載の装置。
【請求項１１】
前記クラスタ毎の１つの導波路はクロッキングラインとしての役割を果たすことを特徴とする請求項１０に記載の装置。
【請求項１２】
前記データドライバ回路は、前記画素制御情報にクロッキング信号を埋め込むように構成され、
前記受信回路は、前記クロッキング信号を再開するように構成される
ことを特徴とする請求項１０に記載の装置。
【請求項１３】
前記受信回路は、個々の前記画素のアナログ制御を行なうために前記受信した画素制御情報をアナログ信号に変換するＤ／Ａ変換器を備えることを特徴とする請求項１から１２のいずれか１項に記載の装置。
【請求項１４】
前記データドライバ回路と受信回路との少なくともいずれかは、前記ディスプレイパネル上においてチップオングラス技術（ＣＯＧ）を使用して実現されることを特徴とする請求項１から１３のいずれか１項に記載の装置。
【請求項１５】
前記受信回路のトランジスタは、ｐ−Ｓｉ技術を使用して作成され、個々の前記クラスタにわたり分散して配置されていることを特徴とする請求項１から１４のいずれか１項に記載の装置。
【請求項１６】
前記クラスタは、前記ディスプレイ上に隙間なく互いに隣接して配置されることを特徴とする請求項１から１５のいずれか１項に記載の装置。
【請求項１７】
前記ディスプレイパネルは、正方形のクラスタ、矩形のクラスタ、六角形のクラスタ、又は蜂の巣状のクラスタに分割されることを特徴とする請求項１から１６のいずれか１項に記載の装置。
【請求項１８】
前記ディスプレイはＴＦＴディスプレイであることを特徴とする請求項１から１７のいずれか１項に記載の装置。
【請求項１９】
前記ディスプレイは、ＯＬＥＤディスプレイ、ＭＯディスプレイ、又はＬＣＤディスプレイであることを特徴とする請求項１から１８のいずれか１項に記載の装置。
【請求項２０】
前記ディスプレイは、ホログラフィック表現を表示するのに適切な高解像度ディスプレイパネルを含むことを特徴とする請求項１から１９のいずれか１項に記載の装置。
【請求項２１】
請求項１から２０のいずれか１項に記載の装置を具備することを特徴とする電子表示装置。
【請求項２２】
前記ディスプレイは、前記クラスタ内の前記画素を制御する行線及び列線を含むアクティブマトリクスディスプレイであることを特徴とする請求項２１に記載の電子表示装置。
【請求項２３】
前記ディスプレイは、前記クラスタ内の前記画素をアクティブにする行線及び列線を含むパッシブマトリクスディスプレイであることを特徴とする請求項２２に記載の電子表示装置。
【請求項１】
ディスプレイの画素を制御する装置であって、
複数のクラスタに分割されたディスプレイパネルと、
前記ディスプレイパネルの少なくとも１つのエッジに配設され、画素制御情報を出力する少なくとも１つの出力部を前記クラスタ毎に有する、少なくとも１つのデータドライバ回路と、
前記画素制御情報を受信する少なくとも１つの入力部を有し、該受信した画素制御情報に従って個々の前記クラスタ内の所望の前記画素を制御するように構成される、クラスタ毎の１つの受信回路と、
前記データドライバ回路の出力部と、前記受信回路の割り当てられた前記入力部とを接続する１つの導波路と
を備えることを特徴とする装置。
【請求項２】
前記画素の各々は、ローカルの行線及び列線により制御可能であり、
前記受信回路は、前記受信した画素制御情報に従って各クラスタ内の少なくとも１つの画素の個々の前記ローカルの行線及び列線を制御するように構成される
ことを特徴とする請求項１に記載の装置。
【請求項３】
前記導波路は、絶縁接地面上に配置されるマイクロストリップ導体の形態で設計されることを特徴とする請求項１又は２に記載の装置。
【請求項４】
前記導波路は、エッジ結合対称マイクロストリップ導体の形態で設計されることを特徴とする請求項１又は２に記載の装置。
【請求項５】
短い導波路及び長い導波路が、前記ディスプレイにわたり交互に配置されることを特徴とする請求項１から４のいずれか１項に記載の装置。
【請求項６】
前記データドライバ回路は、後続の値が同一である場合に、前記画素制御情報に対するドライバ電力を低下させるように構成されることを特徴とする請求項１から５のいずれか１項に記載の装置。
【請求項７】
前記データドライバ回路は、隣接する導波路間のクロストークに依存して前記画素制御情報に対するドライバ電力を調整するように構成されることを特徴とする請求項１から６のいずれか１項に記載の装置。
【請求項８】
前記データドライバ回路は、前記画素制御情報をアナログデータの形式で前記導波路を介して前記受信回路へ送信するように構成されることを特徴とする請求項１から７のいずれか１項に記載の装置。
【請求項９】
前記データドライバ回路は、前記画素制御情報をビットシリアルデジタルデータの形式で前記導波路を介して前記受信回路へ送信するように構成され、
前記受信回路は、前記画素を制御するために前記受信した画素制御情報を非直列化するように構成される
ことを特徴とする請求項１から８のいずれか１項に記載の装置。
【請求項１０】
データドライバ回路及び受信回路に同期クロック信号を提供する少なくとも１つのクロッキングラインを更に備えることを特徴とする請求項１から９のいずれか１項に記載の装置。
【請求項１１】
前記クラスタ毎の１つの導波路はクロッキングラインとしての役割を果たすことを特徴とする請求項１０に記載の装置。
【請求項１２】
前記データドライバ回路は、前記画素制御情報にクロッキング信号を埋め込むように構成され、
前記受信回路は、前記クロッキング信号を再開するように構成される
ことを特徴とする請求項１０に記載の装置。
【請求項１３】
前記受信回路は、個々の前記画素のアナログ制御を行なうために前記受信した画素制御情報をアナログ信号に変換するＤ／Ａ変換器を備えることを特徴とする請求項１から１２のいずれか１項に記載の装置。
【請求項１４】
前記データドライバ回路と受信回路との少なくともいずれかは、前記ディスプレイパネル上においてチップオングラス技術（ＣＯＧ）を使用して実現されることを特徴とする請求項１から１３のいずれか１項に記載の装置。
【請求項１５】
前記受信回路のトランジスタは、ｐ−Ｓｉ技術を使用して作成され、個々の前記クラスタにわたり分散して配置されていることを特徴とする請求項１から１４のいずれか１項に記載の装置。
【請求項１６】
前記クラスタは、前記ディスプレイ上に隙間なく互いに隣接して配置されることを特徴とする請求項１から１５のいずれか１項に記載の装置。
【請求項１７】
前記ディスプレイパネルは、正方形のクラスタ、矩形のクラスタ、六角形のクラスタ、又は蜂の巣状のクラスタに分割されることを特徴とする請求項１から１６のいずれか１項に記載の装置。
【請求項１８】
前記ディスプレイはＴＦＴディスプレイであることを特徴とする請求項１から１７のいずれか１項に記載の装置。
【請求項１９】
前記ディスプレイは、ＯＬＥＤディスプレイ、ＭＯディスプレイ、又はＬＣＤディスプレイであることを特徴とする請求項１から１８のいずれか１項に記載の装置。
【請求項２０】
前記ディスプレイは、ホログラフィック表現を表示するのに適切な高解像度ディスプレイパネルを含むことを特徴とする請求項１から１９のいずれか１項に記載の装置。
【請求項２１】
請求項１から２０のいずれか１項に記載の装置を具備することを特徴とする電子表示装置。
【請求項２２】
前記ディスプレイは、前記クラスタ内の前記画素を制御する行線及び列線を含むアクティブマトリクスディスプレイであることを特徴とする請求項２１に記載の電子表示装置。
【請求項２３】
前記ディスプレイは、前記クラスタ内の前記画素をアクティブにする行線及び列線を含むパッシブマトリクスディスプレイであることを特徴とする請求項２２に記載の電子表示装置。
【図１】
【図２】
【図３ａ】
【図３ｂ】
【図２】
【図３ａ】
【図３ｂ】
【公表番号】特表２０１０−５３７２３７（Ｐ２０１０−５３７２３７Ａ）
【公表日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２０１０−５２１４０１（Ｐ２０１０−５２１４０１）
【出願日】平成２０年８月１４日（２００８．８．１４）
【国際出願番号】ＰＣＴ／ＥＰ２００８／０６０６６６
【国際公開番号】ＷＯ２００９／０２４５２３
【国際公開日】平成２１年２月２６日（２００９．２．２６）
【出願人】（５０７２３０２６７）シーリアル テクノロジーズ ソシエテ アノニム (89)
【氏名又は名称原語表記】ＳＥＥＲＥＡＬ ＴＥＣＨＮＯＬＯＧＩＥＳ Ｓ．Ａ．
【Ｆターム（参考）】
【公表日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２０年８月１４日（２００８．８．１４）
【国際出願番号】ＰＣＴ／ＥＰ２００８／０６０６６６
【国際公開番号】ＷＯ２００９／０２４５２３
【国際公開日】平成２１年２月２６日（２００９．２．２６）
【出願人】（５０７２３０２６７）シーリアル テクノロジーズ ソシエテ アノニム (89)
【氏名又は名称原語表記】ＳＥＥＲＥＡＬ ＴＥＣＨＮＯＬＯＧＩＥＳ Ｓ．Ａ．
【Ｆターム（参考）】
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