電気光学装置、電気光学装置用基板及び電子機器
【課題】高いコストパフォーマンスを有する電気光学装置、電気光学装置用基板及び電子機器を提供する。
【解決手段】第１基板上に設けられたデータ線駆動回路２２及び走査線駆動回路２４と、データ線駆動回路２２及び走査線駆動回路２４に含まれる、または接続されたトランジスターと、トランジスターに接続され、同じ配線層において隣り合って設けられたＶＤＤ電源配線７１、ＶＳＳＸ電源配線７２、及びＶＳＳＹ電源配線７３を備え、ＶＤＤ電源配線７１の平面積と、ＶＳＳＸ電源配線７２又はＶＳＳＹ電源配線７３の平面積との比率が１．５倍以内である。
【解決手段】第１基板上に設けられたデータ線駆動回路２２及び走査線駆動回路２４と、データ線駆動回路２２及び走査線駆動回路２４に含まれる、または接続されたトランジスターと、トランジスターに接続され、同じ配線層において隣り合って設けられたＶＤＤ電源配線７１、ＶＳＳＸ電源配線７２、及びＶＳＳＹ電源配線７３を備え、ＶＤＤ電源配線７１の平面積と、ＶＳＳＸ電源配線７２又はＶＳＳＹ電源配線７３の平面積との比率が１．５倍以内である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置用基板及び電子機器に関する。
【背景技術】
【０００２】
上記電気光学装置として、例えば、画素電極をスイッチング制御する素子としてトランジスターを画素ごとに備えたアクティブマトリクス駆動方式の液晶装置がある。この液晶装置の製造方法としては、例えば、上記トランジスターを含む画素回路が形成された素子基板が複数面付けされた素子側マザー基板と、素子基板に対向配置される対向基板が同じく複数面付けされた対向側マザー基板とを液晶層を介して貼り合わせる。その後、上記一対のマザー基板を分断して個々の液晶装置を取り出す。
【０００３】
一方、上記液晶装置の製造過程や検査時において、絶縁膜を介して挟持された配線間に電位差が生じることによって、これらの間で放電し、絶縁膜の絶縁破壊が生じる場合がある。そこで、例えば、特許文献１に記載のように、絶縁膜を挟んで重畳される配線部分の面積差を小さくすることにより、該配線間での放電を抑制し、絶縁破壊を低減する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開ＷＯ０８／０１０３４２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、液晶装置における配線の種類は様々で、上記特許文献１に示された配線間に挟まれた絶縁膜の絶縁破壊に限らず、他の種類の配線に係る不具合が生ずることがあった。例えば、一定の電位が与えられる電源配線は、電気的な損失をできるだけ少なくするために、他の配線に比べて幅広に形成されることが多い。そうすると、上記他の配線に比べて電荷の帯電量が多くなることから、液晶装置の製造過程において、電源配線に蓄えられた静電気により、電源配線に接続されたトランジスターが上記他の配線に接続されたトランジスターに比べて、静電破壊され易いという課題があった。
【課題を解決するための手段】
【０００６】
本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【０００７】
［適用例１］本適用例に係る電気光学装置は、第１端子及び第２端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、前記第２端子及び前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、を備え、前記第１定電位配線の面積と、前記第２定電位配線の面積との比率が１．５倍以内であることを特徴とする。
【０００８】
この構成によれば、隣り合う第１定電位配線と第２定電位配線とにおける、当該配線間の面積の差が小さくなり、当該配線間に生じる電位差を従来と比較して小さくすることができる。これにより、第１定電位配線と第２定電位配線との間における帯電量の違いによる電流が流れ難くなり、第１定電位配線や第２定電位配線に接続された半導体素子（例えば、トランジスター）の静電破壊を抑えることができる。
【０００９】
［適用例２］上記適用例に係る電気光学装置において、第１端子、第２端子及び第３端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、前記第２端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、前記第３端子及び前記走査線駆動回路の前記半導体素子に電気的に接続され、前記第２電位が供給され、前記第２定電位配線と隣り合って設けられた第３定電位配線と、を備え、前記第１定電位配線の面積と、前記第２定電位配線の面積との比率が１．５倍以内であり、且つ前記第１定電位配線の面積と、前記第３定電位配線の面積との比率が１．５倍以内であることを特徴とする。
【００１０】
この構成によれば、隣り合う第１定電位配線と第２定電位配線と、更に、隣り合う第１定電位配線と第３定電位配線とにおける、当該配線間の面積の差が小さくなり、当該配線間に生じる電位差を従来と比較して小さくすることができる。これにより、第１定電位配線と第２定電位配線との間、第１定電位配線と第３定電位配線との間における帯電量の違いによる電流が流れ難くなり、第１定電位配線や第２定電位配線や第３定電位配線に接続された半導体素子（例えば、トランジスター）の静電破壊を抑えることができる。
【００１１】
［適用例３］上記適用例に係る電気光学装置において、前記第１定電位配線の面積と前記第２定電位配線の面積とが略等しいことが好ましい。
【００１２】
この構成によれば、隣り合う第１定電位配線と第２定電位配線との面積の比率が略等しいので、当該配線間に発生する電位差を略なくすことができる。これにより、第１定電位配線や第２定電位配線に接続された半導体素子の静電破壊を抑えることができる。
【００１３】
［適用例４］上記適用例に係る電気光学装置において、前記第１定電位配線の面積と前記第３定電位配線の面積とが略等しいことが好ましい。
【００１４】
この構成によれば、隣り合う第１定電位配線と第３定電位配線との面積の比率が略等しいので、当該配線間に発生する電位差を略なくすことができる。これにより、第１定電位配線や第３定電位配線に接続された半導体素子の静電破壊を抑えることができる。
【００１５】
［適用例５］本適用例に係る電気光学装置用基板は、複数の電気光学装置が形成される電気光学装置用基板において、前記複数の電気光学装置のうち一の電気光学装置は、第１端子及び第２端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、前記第２端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、前記一の電気光学装置と隣り合う電気光学装置に跨って配置され、前記第２端子に電気的に接続された拡張配線と、を備え、前記第１定電位配線の面積と、前記第２定電位配線及び前記拡張配線の合計の面積との比率が１．５倍以内であることを特徴とする。
【００１６】
この構成によれば、一の電気光学装置と、一の電気光学装置と隣り合う電気光学装置とに跨って、第２定電位配線と電気的に接続された拡張配線が設けられているので、当該領域に設けられた拡張配線の面積分、第２定電位配線の面積を増やす方向に調整することができる。よって、第１定電位配線と第２定電位配線の間で生じる電位差を小さくする方向に調整することができる。これにより、第１定電位配線や第２定電位配線に接続された半導体素子の静電破壊を抑えることができる。さらには、スクライブ・ブレイク後には、拡張配線が除去されるので、拡張配線を設けることで、他の配線の配置に影響を及ぼさずに、第１定電位配線と第２定電位配線との平面積の比率を調整できる。
【００１７】
［適用例６］本適用例に係る電気光学装置は、上記に記載の電気光学装置用基板を用いて形成されることを特徴とする。
【００１８】
この構成によれば、拡張配線の面積分、第２定電位配線の面積を増やす方向に調整することができる。よって、第１定電位配線と第２定電位配線の間で生じる電位差を小さくする方向に調整することができる。これにより、第１定電位配線や第２定電位配線に接続された半導体素子の静電破壊を抑えることができる。
【００１９】
［適用例７］本適用例に係る電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
【００２０】
この構成によれば、製造過程におけるトランジスターの静電破壊を防ぐことが可能となり、歩留まりよく製造可能な電気光学装置を備えているので、高いコストパフォーマンスを有する電子機器を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】マザー基板の構成を示す模式平面図。
【図２】図１に示すマザー基板のＡ部を拡大して示す拡大平面図。
【図３】液晶装置の構造を示す模式平面図。
【図４】図３に示す液晶装置のＣ−Ｃ'線に沿う模式断面図。
【図５】液晶装置の電気的な構成を示す等価回路図。
【図６】液晶装置の構造を示す模式断面図。
【図７】図２におけるマザー基板の構造を具体的に示す模式平面図。
【図８】図７に示すマザー基板のＢ部を拡大して示す拡大平面図。
【図９】図７におけるマザー基板のＢ部の電気的な構成を示す等価回路図。
【図１０】図７におけるマザー基板のＢ部の電気的な構成を示す等価回路図。
【図１１】ＶＤＤ電源配線とＶＳＳＸ電源配線との面積比と、静電気破壊の有無及び不良率との関係を示す図表。
【図１２】液晶装置を備えた電子機器の一例として液晶プロジェクターの構成を示す模式図。
【発明を実施するための形態】
【００２２】
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
【００２３】
＜マザー基板の構成＞
図１は、マザー基板の構成を示す模式平面図である。図２は、図１に示すマザー基板のＡ部を拡大して示す拡大平面図である。以下、マザー基板の構成を、図１及び図２を参照しながら説明する。
【００２４】
図１に示すように、電気光学装置用基板としてのマザー基板１００は、例えば、液晶装置１１（図３参照）を製造するために用いられるものであり、液晶装置１１を構成する一対の基板のうち一方の基板（例えば、素子基板）が複数個分、マトリクス状に面付けされる。マザー基板１００の大きさは、例えば、８インチである。マザー基板１００の厚みは、例えば、１．２ｍｍである。マザー基板１００の材質は、例えば、石英である。
【００２５】
なお、マザー基板１００は、平面的に円形であることに限定されず、円周の一部が切り欠かれたオリフラを有する形状であってもよい。
【００２６】
図２に示すように、各液晶装置１１には、表示領域１９の周辺に、周辺回路としてのデータ線駆動回路２２、走査線駆動回路２４、及び外部接続用端子２３が形成されている。データ線駆動回路２２及び走査線駆動回路２４と外部接続用端子２３とは、互いに信号配線２９によって、電気的に接続されている。以下、マザー基板１００に処理を施し、最終的に形成される液晶装置１１の構造について説明する。
【００２７】
＜電気光学装置の構成＞
図３は、電気光学装置としての液晶装置の構造を示す模式平面図である。図４は、図３に示す液晶装置のＣ−Ｃ'線に沿う模式断面図である。以下、液晶装置の構造を、図３及び図４を参照しながら説明する。
【００２８】
図３及び図４に示すように、液晶装置１１は、例えば、薄膜トランジスター（以下、「ＴＦＴ（Thin Film Transistor）素子」と称する。）を画素のスイッチング素子として用いたＴＦＴアクティブマトリクス方式の液晶装置である。液晶装置１１は、一対の基板を構成する素子基板２００と対向基板３００とが、平面視略矩形枠状のシール材１４を介して貼り合わされている。
【００２９】
素子基板２００を構成する第１基板１２及び対向基板３００を構成する第２基板１３は、例えば、ガラスや石英などの透光性材料から構成されている。液晶装置１１は、シール材１４に囲まれた領域内に液晶層１５が封入された構成になっている。なお、シール材１４には液晶を注入するための注入口１６が設けられ、注入口１６は封止材１７により封止されている。
【００３０】
液晶層１５としては、例えば、正の誘電率異方性を有する液晶材料が用いられる。液晶装置１１は、シール材１４の内周近傍に沿って遮光性材料からなる平面視矩形枠状の額縁遮光膜１８が第２基板１３に形成されており、この額縁遮光膜１８の内側の領域が表示領域１９となっている。
【００３１】
額縁遮光膜１８は、例えば、遮光性材料であるアルミ（Ａｌ）で形成されており、第２基板１３側の表示領域１９の外周を区画するように設けられている。
【００３２】
表示領域１９内には、画素領域２１がマトリクス状に設けられている。画素領域２１は、表示領域１９の最小表示単位となる１画素を構成している。シール材１４の外側の領域には、データ線駆動回路２２及び外部接続用端子２３が第１基板１２の一辺（図３における下側）に沿って形成されている。
【００３３】
また、シール材１４の内側の領域には、この一辺に隣接する二辺に沿って走査線駆動回路２４がそれぞれ形成されている。第１基板１２の残る一辺（図３における上側）には、検査回路２５が形成されている。第２基板１３側に形成された額縁遮光膜１８は、例えば、第１基板１２上に形成された走査線駆動回路２４及び検査回路２５に対向する位置（言い換えれば、平面的に重なる位置）に形成されている。
【００３４】
一方、対向基板３００の各角部（例えば、シール材１４のコーナー部の４箇所）には、素子基板２００と対向基板３００との間の電気的導通をとるための上下導通端子２６が配設されている。
【００３５】
また、図４に示すように、第１基板１２の液晶層１５側には、複数の画素電極２７が形成されており、これら画素電極２７を覆うように第１配向膜２８が形成されている。画素電極２７は、ＩＴＯ（Indium Tin Oxide）等の透明導電材料からなる導電膜である。
【００３６】
一方、第２基板１３の液晶層１５側には、格子状の遮光膜（ＢＭ：ブラックマトリクス）（図示せず）が形成され、その上に平面ベタ状の共通電極３１が形成されている。そして、共通電極３１上には、第２配向膜３２が形成されている。共通電極３１は、ＩＴＯ等の透明導電材料からなる導電膜である。
【００３７】
液晶装置１１は透過型であって、素子基板２００及び対向基板３００における光の入射側と出射側とにそれぞれ偏光板（図示せず）等が配置されて用いられる。なお、液晶装置１１の構成は、これに限定されず、反射型や半透過型の構成であってもよい。
【００３８】
図５は、液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置の電気的な構成を、図５を参照しながら説明する。
【００３９】
図５に示すように、液晶装置１１は、表示領域１９を構成する複数の画素領域２１を有している。各画素領域２１には、それぞれ画素電極２７が配置されている。また、画素領域２１には、ＴＦＴ素子３３が形成されている。
【００４０】
ＴＦＴ素子３３は、画素電極２７へ通電制御を行うスイッチング素子である。ＴＦＴ素子３３のソース側には、信号線３４が電気的に接続されている。各信号線３４には、例えば、データ線駆動回路２２（図３参照）から画像信号Ｓ１，Ｓ２，…，Ｓｎが供給されるようになっている。
【００４１】
また、ＴＦＴ素子３３のゲート側には、走査線３５が電気的に接続されている。走査線３５には、例えば、走査線駆動回路２４（図３参照）から所定のタイミングでパルス的に走査信号Ｇ１，Ｇ２，…，Ｇｍが供給されるようになっている。また、ＴＦＴ素子３３のドレイン側には、画素電極２７が電気的に接続されている。
【００４２】
走査線３５から供給された走査信号Ｇ１，Ｇ２，…，Ｇｍにより、スイッチング素子であるＴＦＴ素子３３が一定期間だけオン状態となることで、信号線３４から供給された画像信号Ｓ１，Ｓ２，…，Ｓｎが、画素電極２７を介して画素領域２１に所定のタイミングで書き込まれるようになっている。
【００４３】
画素領域２１に書き込まれた所定レベルの画像信号Ｓ１，Ｓ２，…，Ｓｎは、画素電極２７と共通電極３１（図４参照）との間で形成される液晶容量で一定期間保持される。なお、保持された画像信号Ｓ１，Ｓ２，…，Ｓｎがリークするのを防止するために、画素電極２７と容量線３６との間に蓄積容量３７が形成されている。
【００４４】
このように、液晶層１５に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層１５に入射した光が変調されて、画像光が生成されるようになっている。
【００４５】
図６は、液晶装置の構造を示す模式断面図である。以下、液晶装置の構造を、図６を参照しながら説明する。なお、図６は、各構成要素の断面的な位置関係を示すものであり、明示可能な尺度で表されている。また、図６は、液晶装置を構成する素子基板及び対向基板のうち素子基板のみを示している。
【００４６】
図６に示すように、液晶装置１１は、素子基板２００と、図示しない対向基板３００とを有する。素子基板２００の第１基板１２上には、Ｔｉ（チタン）やＣｒ（クロム）等からなる下側遮光膜４１が形成されている。下側遮光膜４１は、平面的に格子状にパターニングされており、各画素領域２１の開口領域を規定している。第１基板１２及び下側遮光膜４１上には、シリコン酸化膜等からなる下地絶縁膜４２が形成されている。
【００４７】
下地絶縁膜４２上には、ＴＦＴ素子３３及び走査線３５等が形成されている。ＴＦＴ素子３３は、例えば、ＬＤＤ（Lightly Doped Drain）構造を有しており、ポリシリコン等からなる半導体層４３と、半導体層４３上に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４上に形成されたポリシリコン膜等からなる走査線３５とを有する。上記したように、走査線３５は、ゲート電極として機能する。
【００４８】
半導体層４３は、チャネル領域４３ａと、低濃度ソース領域４３ｂと、低濃度ドレイン領域４３ｃと、高濃度ソース領域４３ｄと、高濃度ドレイン領域４３ｅとを備えている。チャネル領域４３ａは、走査線３５からの電界によりチャネルが形成される。ゲート絶縁膜４４上には、シリコン酸化膜等からなる第１層間絶縁膜４５が形成されている。
【００４９】
ＴＦＴ素子３３の高濃度ソース領域４３ｄは、第１層間絶縁膜４５上に形成された中継層４６と、コンタクトホール４７を介して電気的に接続されている。一方、高濃度ドレイン領域４３ｅは、中継層４６と同層に形成された中継層５１に、コンタクトホール５２を介して電気的に接続されている。
【００５０】
中継層４６は、第２層間絶縁膜５３上に形成された信号線３４と、コンタクトホール５４を介して電気的に接続されている。一方、中継層５１は、信号線３４と同層に形成された中継層５５に、コンタクトホール５６を介して電気的に接続されている。
【００５１】
中継層５５は、更に、コンタクトホール５６を介して、後述する容量電極５７と同層に設けられた中継層５８と電気的に接続されている。また中継層５８は、コンタクトホール５９を介して、画素電極２７と電気的に接続されている。即ち、ＴＦＴ素子３３の高濃度ドレイン領域４３ｅと画素電極２７とは、中継層５１、中継層５５、及び中継層５８を順に介して、電気的に中継接続されている。
【００５２】
信号線３４及び中継層５５の上層側には、第３層間絶縁膜６１を介して蓄積容量６２が形成されている。蓄積容量６２を液晶容量に並列に電気的に接続することで、画素電極２７の電圧を、実際に画像信号が印加されている時間よりも、例えば３桁も長い時間だけ保持することが可能となり、液晶素子の保持特性が改善されるため、高コントラスト比を有する液晶装置１１を実現することができる。
【００５３】
容量電極５７は、液晶容量に電気的に並列に接続された蓄積容量６２の片方の電極として機能すると共に、固定電位に保持されている。容量電極５７は、例えばＩＴＯ等の透明電極によって構成されている。このため、容量電極５７を、開口領域を含む表示領域１９に重なるように形成しても、開口領域における光透過率が低下することを抑えることができる。
【００５４】
容量電極５７上には、誘電体膜６３が形成されている。誘電体膜６３は、容量電極５７上を覆うようにベタ状に形成されている。尚、誘電体膜６３は透明な誘電性材料である窒化シリコン等で構成されるため、誘電体膜６３を、開口領域を含む表示領域１９に広く形成しても、開口領域における光透過率が低下することを抑えることができる。尚、誘電体膜６３の膜厚が薄いほうが、蓄積容量６２の容量値を高めるためにはより好ましい。
【００５５】
また容量電極５７上には、蓄積容量６２を画素間で分離するための容量分離膜６４が形成されている。蓄積容量６２の容量値は、容量分離膜６４の面積を増減させることによって、調整することができる。
【００５６】
容量分離膜６４上には、画素電極２７が形成されている。画素電極２７は、信号線３４及び走査線３５によってマトリクス状に区分けされた画素毎に、島状に形成されている。尚、ここでの図示は省略しているが、画素電極２７上には、液晶層１５（図４参照）に含まれる液晶分子の配向状態を規制するための第１配向膜２８（図４参照）が形成されている。
【００５７】
蓄積容量６２は、各々が透明な容量電極５７、誘電体膜６３及び画素電極２７によって構成されているため、開口領域を狭めることもなく、画素のうち開口領域が占める割合である開口率を低下させることもない。加えて、このような蓄積容量６２によれば、開口領域に蓄積容量６２を形成可能であるため、非開口領域にのみ蓄積容量を形成する場合に比べてその容量値を増大させることが可能である。
【００５８】
図示しないが、対向基板３００における第２基板１３の液晶層１５に面する側には、アルミニウム等からなるブラックマトリクス（ＢＭ）が形成されており、その上には、シリコン酸化膜（ＳｉＯ2）が形成されている。更に、シリコン酸化膜上には、透明な共通電極３１（図４参照）が全面に形成されており、ＩＴＯなどからなる共通電極３１を覆って第２配向膜３２（図４参照）が形成されている。
【００５９】
図７は、図２におけるマザー基板の構造を具体的に示す模式平面図である。図８は、図７に示すマザー基板のＢ部（特に、スクライブライン周辺）を拡大して示す拡大平面図である。以下、マザー基板の構造、及びスクライブライン周辺の構造を、図７及び図８を参照しながら説明する。
【００６０】
図７に示すように、マザー基板１００は、上記したように、複数の液晶装置１１がマトリクス状に面付けされている。外部接続用端子２３とデータ線駆動回路２２とは、上記した信号配線２９を構成するＶＤＤ電源配線７１（第１電位が供給される第１定電位配線、駆動電圧１５Ｖ程度）、及びＶＳＳＸ電源配線７２（第１電位よりも低い第２電位が供給される第２定電位配線、基準電位）を介して電気的に接続されている。また、外部接続用端子２３と走査線駆動回路２４とは、上記した信号配線２９を構成するＶＤＤ電源配線７１及びＶＳＳＹ電源配線７３（第２電位が供給される第３定電位配線）を介して電気的に接続されている。
【００６１】
なお、図示しないが、ＶＤＤ電源配線７１は、周辺回路（データ線駆動回路２２、走査線駆動回路２４）及び表示領域１９を囲むように液晶装置１１の周縁を引き回されて、それぞれの回路と電気的に接続されている。
【００６２】
液晶装置１１と液晶装置１１との間（外部接続用端子２３の外側の領域）には、製造過程におけるスクライブ・ブレイク工程によって複数の液晶装置１１に分断するためのスクライブライン７０が設けられている。以下、図８を参照しながら、スクライブライン７０周辺の構造について具体的に説明する。
【００６３】
外部接続用端子２３は、第１端子としてのＶＤＤ電源端子８１と、第２端子としてのＶＳＳＸ電源端子８２と、第３端子としてのＶＳＳＹ電源端子８３とを有する。ＶＤＤ電源端子８１は、ＶＤＤ電源配線７１を介してデータ線駆動回路２２及び走査線駆動回路２４に含まれるトランジスターと電気的に接続されている。ＶＳＳＸ電源端子（基準電位）８２は、ＶＳＳＸ電源配線７２を介してデータ線駆動回路２２のトランジスターと電気的に接続されている。ＶＳＳＹ電源端子（基準電位）８３は、ＶＳＳＹ電源配線７３を介して走査線駆動回路２４のトランジスターと電気的に接続されている。
【００６４】
そして、上記したスクライブライン７０周辺には、ＶＳＳＸ電源配線７２やＶＳＳＹ電源配線７３の平面的な面積（以下、「平面積」と称する。）を、ＶＤＤ電源配線７１の平面積に近づけるための、ダミーの拡張配線が設けられている。なお、ここでは、ＶＤＤ電源配線７１の平面積の方が、ＶＳＳＸ電源配線７２やＶＳＳＹ電源配線７３の平面積と比較して大きいものとする。
【００６５】
詳述すると、拡張配線は、図８に示すように、ＶＳＳＸ電源配線７２とＶＳＳＸ電源端子８２を介して接続されたＶＳＳＸ拡張配線７２ａと、ＶＳＳＹ電源配線７３とＶＳＳＹ電源端子８３を介して接続されたＶＳＳＹ拡張配線７３ａとを有する。
【００６６】
なお、平面積を比較する配線は、液晶装置１１において、互いに同じ配線層に設けられており、かつ隣り合って設けられた配線である。平面積は、この配線における一筆書きで繋がる配線の総面積である。つまり、ＶＤＤ電源配線７１の平面積に、ＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）の平面積が近づくようにする。また、ＶＤＤ電源配線７１の平面積に、ＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａを含む）の平面積が近づくようにする。
【００６７】
更に詳述すると、ＶＳＳＸ拡張配線７２ａは、ＶＤＤ電源配線７１の平面積がＶＳＳＸ電源配線７２及びＶＳＳＸ拡張配線７２ａの平面積に対し１．５倍以内の比率になるように、スクライブライン７０に沿って拡張して設けられている。
【００６８】
また、ＶＳＳＹ拡張配線７３ａも同様に、ＶＤＤ電源配線７１の平面積がＶＳＳＹ電源配線７３及びＶＳＳＹ拡張配線７３ａの平面積に対し１．５倍以内の比率になるように、スクライブライン７０に沿って拡張して設けられている。
【００６９】
なお、ＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）の平面積と、ＶＤＤ電源配線７１の平面積とが略等しいことが望ましい。また、ＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａを含む）の平面積と、ＶＤＤ電源配線７１の平面積とが略等しいことが望ましい。
【００７０】
このように、ＶＳＳＸ電源配線７２及びＶＳＳＸ拡張配線７２ａの合計面積を、ＶＤＤ電源配線７１の面積に近づけることにより、液晶装置１１の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、ＶＤＤ電源配線７１及びＶＳＳＸ電源配線７２と接続されたトランジスターが静電破壊することを抑えることができる。
【００７１】
また、ＶＳＳＹ電源配線７３及びＶＳＳＹ拡張配線７３ａの合計面積を、ＶＤＤ電源配線７１の面積に近づけることにより、液晶装置１１の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、ＶＤＤ電源配線７１及びＶＳＳＹ電源配線７３と接続されたトランジスターが静電破壊することを抑えることができる。
【００７２】
なお、比較実験の結果、１．５倍以内の比率にした場合における静電破壊の歩留まりが、２．０倍以内の比率にした場合と比較して良好であった。
【００７３】
また、マザー基板１００をスクライブ・ブレイクした際、スクライブライン７０周辺に設けられたＶＳＳＸ拡張配線７２ａ及びＶＳＳＹ拡張配線７３ａが切断されるが、プロセス中における配線間の電位差を少なくすることが目的のため、液晶装置１１としての性能が損なわれることはない。
【００７４】
図９及び図１０は、図７におけるマザー基板のＢ部（周辺回路）の電気的な構成を示す等価回路図である。以下、周辺回路の一例の構造を、図９及び図１０を参照しながら説明する。
【００７５】
図９に示すように、液晶装置１１のＢ部（周辺回路）には、例えば、検査回路に用いられる静電気保護回路１８１及びインバーター回路１８２が設けられている。静電気保護回路１８１は、Ｐｃｈトランジスター（ＰｃｈＴＦＴ）と、Ｎｃｈトランジスター（ＮｃｈＴＦＴ）とを有する。
【００７６】
Ｐｃｈトランジスターのソース及びゲートは、液晶装置１１を駆動するための駆動電位や基準電位などが与えられる定電位配線としてのＶＤＤ電源配線１７１（７１）と接続されている。ドレインは、信号電位配線１７４と接続されている。Ｎｃｈトランジスターのソース及びゲートは、定電位配線としてのＶＳＳ電源配線１７２（７２，７３）と接続されている。ドレインは、信号電位配線１７４と接続されている。なお、信号電位配線１７４は、信号端子１２３ｃに接続されている。
【００７７】
インバーター回路１８２も同様に、Ｐｃｈトランジスターと、Ｎｃｈトランジスターとを有する。Ｐｃｈトランジスターのソースは、ＶＤＤ電源配線１７１と接続されている。ゲートは、信号電位配線１７４と接続されている。Ｎｃｈトランジスターのソースは、ＶＳＳ電源配線１７２と接続されている。ゲートは、信号電位配線１７４と接続されている。
【００７８】
また、周辺回路におけるトランジスターを含む回路は、静電気保護回路１８１及びインバーター回路１８２であることに限定されず、例えば、図１０に示すような、ＮＡＮＤ回路９５であってもよい。
【００７９】
このように、ＶＳＳ電源配線１７２及び拡張配線７２ａ（７３ａ）の合計面積を、ＶＤＤ電源配線１７１の面積に近づけることにより、液晶装置１１の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、ＶＤＤ電源配線１７１及びＶＳＳ電源配線１７２と接続されたトランジスターが静電破壊することを抑えることができる。
【００８０】
図１１は、ＶＤＤ電源配線とＶＳＳＸ電源配線（ＶＳＳＹ電源配線）との面積比と、静電気破壊の有無及び不良率との関係を示す図表である。以下、面積比と、静電気破壊及び不良率との関係を、図１１の図表を参照しながら説明する。
【００８１】
１１に示す図表は、ＶＤＤ電源配線７１の面積と、ＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａの面積を含む）の面積との面積比を、液晶装置Ａ〜液晶装置Ｅの５パターンに設定した場合の、静電気破壊の有無と不良率とを求めたものである。なお、ＶＤＤ電源配線７１の面積と、ＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａの面積を含む）の面積との面積比の場合でもよい。
【００８２】
液晶装置Ａは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）との面積比が１．３１である。この場合、静電気破壊は無く、不良率は１％以下であった。
【００８３】
液晶装置Ｂは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との面積比が１．７２である。この場合、静電気破壊はほぼ無く、不良率は２％〜３％であった。
【００８４】
液晶装置Ｃは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との面積比が２．６２である。この場合、静電気破壊が有り、不良率は１０％〜１５％であった。
【００８５】
液晶装置Ｄは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との面積比が１４．９２である。この場合も、静電気破壊が有り、不良率は１５％であった。
【００８６】
液晶装置Ｅは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との面積比が４５．２５である。この場合も、静電気破壊が有り、不良率は２０％〜４０％であった。
【００８７】
このように、ＶＤＤ電源配線７１の面積と、ＶＳＳＸ電源配線７２及びＶＳＳＸ拡張配線７２ａの合計の面積との面積比が、１．５倍以内の比率になるように、ＶＳＳＸ拡張配線７２ａを設けることにより、液晶装置１１の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、ＶＤＤ電源配線７１及びＶＳＳＸ電源配線７２と接続されたトランジスターが静電破壊することを抑えることができる。
【００８８】
＜電子機器の構成＞
図１２は、上記した液晶装置を備えた電子機器の一例として液晶プロジェクターの構成を示す模式図である。以下、液晶装置を備えた液晶プロジェクターの構成を、図１２を参照しながら説明する。
【００８９】
図１２に示すように、液晶プロジェクター９０１は、上記した液晶装置１１が採用された液晶モジュールを３つ配置し、それぞれＲＧＢ用のライトバルブ９１１Ｒ，９１１Ｇ，９１１Ｂとして用いた構造となっている。
【００９０】
詳しくは、メタルハイドロランプ等の白色光源のランプユニット９１２から投射光が発せられると、３枚のミラー９１３及び２枚のダイクロイックミラー９１４によって、ＲＧＢの三原色に対応する光成分Ｒ，Ｇ，Ｂに分けられ、各色に対応するライトバルブ９１１Ｒ，９１１Ｇ，９１１Ｂにそれぞれ導かれる。特に光成分Ｂは、長い光路による光損失を防ぐために、入射レンズ９１５、リレーレンズ９１６、出射レンズ９１７からなるリレーレンズ系９１８を介して導かれる。
【００９１】
ライトバルブ９１１Ｒ，９１１Ｇ，９１１Ｂによりそれぞれ変調された三原色に対応する光成分Ｒ，Ｇ，Ｂは、ダイクロイックプリズム９１９により再度合成された後、投射レンズ９２０を介して、スクリーン９２１にカラー画像として投射される。
【００９２】
なお、上記したように、３つの液晶モジュールを配置した液晶プロジェクター９０１に限定されず、例えば、１つの液晶モジュールを配置した液晶プロジェクターに適用するようにしてもよい。
【００９３】
このような構成の液晶プロジェクター９０１は、上記した液晶装置１１が採用された液晶モジュールを介すことによって、かかるコストを抑え、効率よく組み立てることができる。なお、液晶装置１１を備えた電子機器は、上記した液晶プロジェクター９０１の他、高精細ＥＶＦ（Electric View Finder）、携帯電話機、モバイルコンピューター、デジタルカメラ、デジタルビデオカメラ、テレビ、ディスプレイ、車載機器、オーディオ機器、照明機器などの各種電子機器に用いることができる。
【００９４】
以上詳述したように、本実施形態の液晶装置１１及び電子機器によれば、以下に示す効果が得られる。
【００９５】
（１）本実施形態の液晶装置１１によれば、隣り合うＶＤＤ電源配線７１とＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）とにおける配線間の平面積の差が小さくなり（１．５倍以内）、更に、隣り合うＶＤＤ電源配線７１とＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａを含む）とにおける配線間の平面積の差が小さくなるので（１．５倍以内）、配線間に生じる電位差を従来と比較して小さくすることができる。これにより、配線間における帯電量の違いによる電流が流れ難くなり、各電源配線７１，７２，７３に接続されたトランジスターの静電破壊を抑えることができる。
【００９６】
（２）本実施形態の液晶装置１１によれば、外部接続用端子２３の外側、つまり、スクライブ・ブレイクを行う切断領域（スクライブライン７０）にＶＳＳＸ電源配線７２に電気的に接続されたＶＳＳＸ拡張配線７２ａが設けられ、更に、ＶＳＳＹ電源配線７３に電気的に接続されたＶＳＳＹ拡張配線７３ａが設けられているので、スクライブライン７０周辺に設けられた拡張配線７２ａ，７３ａの面積分、ＶＳＳＸ電源配線７２及びＶＳＳＹ電源配線７３の面積を増やす方向に調整することができる。よって、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との間で生じる電位差、及び、ＶＤＤ電源配線７１とＶＳＳＹ電源配線７３との間で生じる電位差を小さくする方向に調整することができる。これにより、ＶＤＤ電源配線７１、ＶＳＳＸ電源配線７２、ＶＳＳＹ電源配線７３に接続されたトランジスターの静電破壊を抑えることができる。
【００９７】
（３）本実施形態の液晶装置１１によれば、スクライブ・ブレイク後に、スクライブライン７０周辺に設けられた拡張配線７２ａ，７３ａが除去されるので、拡張配線７２ａ，７３ａを設けることで、他の配線の配置に影響を及ぼさずに、ＶＳＳＸ電源配線７２及びＶＳＳＹ電源配線７３の面積を調整できる。
【００９８】
（４）本実施形態の電子機器によれば、製造過程におけるトランジスターの静電破壊を防ぐことが可能となり、歩留まりよく製造可能な液晶装置１１を備えているので、高いコストパフォーマンスを有する電子機器を提供することができる。
【００９９】
なお、実施形態は上記に限定されず、以下のような形態で実施することもできる。
【０１００】
（変形例１）
上記したように、データ線駆動回路２２及び走査線駆動回路２４に電圧を印加するため、ＶＳＳＸ電源配線７２とＶＳＳＹ電源配線７３との２つの電源配線を設けることに限定されず、例えば、ＶＤＤとＶＳＳのどちらか一方が２つに分かれていてもよく、ＶＤＤ電源配線がＶＤＤＸ電源配線とＶＤＤＹ電源配線との２つの電源配線に分かれていてもよい。
【０１０１】
（変形例２）
上記したように、ＶＤＤ電源配線７１の平面積と、ＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）又はＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａを含む）の平面積との関係は、液晶装置１１の種類によって異なるので、機種に応じて、ＶＳＳＸ拡張配線やＶＳＳＹ拡張配線の設ける範囲を変えるようにしてもよい。
【０１０２】
（変形例３）
上記したように、静電破壊を防ぐ対象のトランジスターは、データ線駆動回路２２や走査線駆動回路２４に含まれるトランジスターに限定されず、例えば、データ線駆動回路２２や走査線駆動回路２４と接続されるトランジスターであってもよい。また、トランジスターに限定されず、ダイオードなどの半導体素子に対して適用するようにしてもよい。
【０１０３】
（変形例４）
上記したように、ＶＤＤ電源配線７１の平面積がＶＳＳＸ電源配線７２やＶＳＳＹ電源配線７３の平面積と比較して大きいことに限定されず、ＶＳＳＸ電源配線７２やＶＳＳＹ電源配線７３の平面積がＶＤＤ電源配線７１の平面積と比較して大きくてもよい。この場合でも、平面積の小さい配線を平面積の大きい配線に近づくように拡張配線を設けることで、配線間の電位差を小さくすることができる。
【符号の説明】
【０１０４】
１１，１１１…電気光学装置としての液晶装置、１２…第１基板、１３…第２基板、１４…シール材、１５…液晶層、１６…注入口、１７…封止材、１８…額縁遮光膜、１９…表示領域、２１…画素領域、２２…データ線駆動回路、２３…外部接続用端子、２４…走査線駆動回路、２５…検査回路、２６…上下導通端子、２７…画素電極、２８…第１配向膜、２９…信号配線、３１…共通電極、３２…第２配向膜、３３…ＴＦＴ素子、３４…信号線、３５…走査線、３６…容量線、３７…蓄積容量、４１…下側遮光膜、４２…下地絶縁膜、４３…半導体層、４３ａ…チャネル領域、４３ｂ…低濃度ソース領域、４３ｃ…低濃度ドレイン領域、４３ｄ…高濃度ソース領域、４３ｅ…高濃度ドレイン領域、４４…ゲート絶縁膜、４５…第１層間絶縁膜、４６，５１，５５，５８…中継層、４７，５２，５４，５６，５９…コンタクトホール、５３…第２層間絶縁膜、５７…容量電極、６１…第３層間絶縁膜、６２…蓄積容量、６３…誘電体膜、６４…容量分離膜、７０…スクライブライン、７１…ＶＤＤ電源配線、７２…ＶＳＳＸ電源配線、７２ａ…ＶＳＳＸ拡張配線、７３…ＶＳＳＹ電源配線、７３ａ…ＶＳＳＹ拡張配線、８１…第１端子としてのＶＤＤ電源端子、８２…第２端子としてのＶＳＳＸ電源端子、８３…第３端子としてのＶＳＳＹ電源端子、９５…ＮＡＮＤ回路、１００…電気光学装置用基板としてのマザー基板、１７１…ＶＤＤ電源配線、１７２…ＶＳＳ電源配線、１７４…信号電位配線、１８１…静電気保護回路、１８２…インバーター回路、２００…素子基板、３００…対向基板、９０１…液晶プロジェクター、９１１Ｒ，９１１Ｇ，９１１Ｂ…ライトバルブ、９１２…ランプユニット、９１３…ミラー、９１４…ダイクロイックミラー、９１５…入射レンズ、９１６…リレーレンズ、９１７…出射レンズ、９１８…リレーレンズ系、９１９…ダイクロイックプリズム、９２０…投射レンズ、９２１…スクリーン。
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置用基板及び電子機器に関する。
【背景技術】
【０００２】
上記電気光学装置として、例えば、画素電極をスイッチング制御する素子としてトランジスターを画素ごとに備えたアクティブマトリクス駆動方式の液晶装置がある。この液晶装置の製造方法としては、例えば、上記トランジスターを含む画素回路が形成された素子基板が複数面付けされた素子側マザー基板と、素子基板に対向配置される対向基板が同じく複数面付けされた対向側マザー基板とを液晶層を介して貼り合わせる。その後、上記一対のマザー基板を分断して個々の液晶装置を取り出す。
【０００３】
一方、上記液晶装置の製造過程や検査時において、絶縁膜を介して挟持された配線間に電位差が生じることによって、これらの間で放電し、絶縁膜の絶縁破壊が生じる場合がある。そこで、例えば、特許文献１に記載のように、絶縁膜を挟んで重畳される配線部分の面積差を小さくすることにより、該配線間での放電を抑制し、絶縁破壊を低減する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開ＷＯ０８／０１０３４２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、液晶装置における配線の種類は様々で、上記特許文献１に示された配線間に挟まれた絶縁膜の絶縁破壊に限らず、他の種類の配線に係る不具合が生ずることがあった。例えば、一定の電位が与えられる電源配線は、電気的な損失をできるだけ少なくするために、他の配線に比べて幅広に形成されることが多い。そうすると、上記他の配線に比べて電荷の帯電量が多くなることから、液晶装置の製造過程において、電源配線に蓄えられた静電気により、電源配線に接続されたトランジスターが上記他の配線に接続されたトランジスターに比べて、静電破壊され易いという課題があった。
【課題を解決するための手段】
【０００６】
本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【０００７】
［適用例１］本適用例に係る電気光学装置は、第１端子及び第２端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、前記第２端子及び前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、を備え、前記第１定電位配線の面積と、前記第２定電位配線の面積との比率が１．５倍以内であることを特徴とする。
【０００８】
この構成によれば、隣り合う第１定電位配線と第２定電位配線とにおける、当該配線間の面積の差が小さくなり、当該配線間に生じる電位差を従来と比較して小さくすることができる。これにより、第１定電位配線と第２定電位配線との間における帯電量の違いによる電流が流れ難くなり、第１定電位配線や第２定電位配線に接続された半導体素子（例えば、トランジスター）の静電破壊を抑えることができる。
【０００９】
［適用例２］上記適用例に係る電気光学装置において、第１端子、第２端子及び第３端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、前記第２端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、前記第３端子及び前記走査線駆動回路の前記半導体素子に電気的に接続され、前記第２電位が供給され、前記第２定電位配線と隣り合って設けられた第３定電位配線と、を備え、前記第１定電位配線の面積と、前記第２定電位配線の面積との比率が１．５倍以内であり、且つ前記第１定電位配線の面積と、前記第３定電位配線の面積との比率が１．５倍以内であることを特徴とする。
【００１０】
この構成によれば、隣り合う第１定電位配線と第２定電位配線と、更に、隣り合う第１定電位配線と第３定電位配線とにおける、当該配線間の面積の差が小さくなり、当該配線間に生じる電位差を従来と比較して小さくすることができる。これにより、第１定電位配線と第２定電位配線との間、第１定電位配線と第３定電位配線との間における帯電量の違いによる電流が流れ難くなり、第１定電位配線や第２定電位配線や第３定電位配線に接続された半導体素子（例えば、トランジスター）の静電破壊を抑えることができる。
【００１１】
［適用例３］上記適用例に係る電気光学装置において、前記第１定電位配線の面積と前記第２定電位配線の面積とが略等しいことが好ましい。
【００１２】
この構成によれば、隣り合う第１定電位配線と第２定電位配線との面積の比率が略等しいので、当該配線間に発生する電位差を略なくすことができる。これにより、第１定電位配線や第２定電位配線に接続された半導体素子の静電破壊を抑えることができる。
【００１３】
［適用例４］上記適用例に係る電気光学装置において、前記第１定電位配線の面積と前記第３定電位配線の面積とが略等しいことが好ましい。
【００１４】
この構成によれば、隣り合う第１定電位配線と第３定電位配線との面積の比率が略等しいので、当該配線間に発生する電位差を略なくすことができる。これにより、第１定電位配線や第３定電位配線に接続された半導体素子の静電破壊を抑えることができる。
【００１５】
［適用例５］本適用例に係る電気光学装置用基板は、複数の電気光学装置が形成される電気光学装置用基板において、前記複数の電気光学装置のうち一の電気光学装置は、第１端子及び第２端子と、データ線駆動回路及び走査線駆動回路と、前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、前記第２端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、前記一の電気光学装置と隣り合う電気光学装置に跨って配置され、前記第２端子に電気的に接続された拡張配線と、を備え、前記第１定電位配線の面積と、前記第２定電位配線及び前記拡張配線の合計の面積との比率が１．５倍以内であることを特徴とする。
【００１６】
この構成によれば、一の電気光学装置と、一の電気光学装置と隣り合う電気光学装置とに跨って、第２定電位配線と電気的に接続された拡張配線が設けられているので、当該領域に設けられた拡張配線の面積分、第２定電位配線の面積を増やす方向に調整することができる。よって、第１定電位配線と第２定電位配線の間で生じる電位差を小さくする方向に調整することができる。これにより、第１定電位配線や第２定電位配線に接続された半導体素子の静電破壊を抑えることができる。さらには、スクライブ・ブレイク後には、拡張配線が除去されるので、拡張配線を設けることで、他の配線の配置に影響を及ぼさずに、第１定電位配線と第２定電位配線との平面積の比率を調整できる。
【００１７】
［適用例６］本適用例に係る電気光学装置は、上記に記載の電気光学装置用基板を用いて形成されることを特徴とする。
【００１８】
この構成によれば、拡張配線の面積分、第２定電位配線の面積を増やす方向に調整することができる。よって、第１定電位配線と第２定電位配線の間で生じる電位差を小さくする方向に調整することができる。これにより、第１定電位配線や第２定電位配線に接続された半導体素子の静電破壊を抑えることができる。
【００１９】
［適用例７］本適用例に係る電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
【００２０】
この構成によれば、製造過程におけるトランジスターの静電破壊を防ぐことが可能となり、歩留まりよく製造可能な電気光学装置を備えているので、高いコストパフォーマンスを有する電子機器を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】マザー基板の構成を示す模式平面図。
【図２】図１に示すマザー基板のＡ部を拡大して示す拡大平面図。
【図３】液晶装置の構造を示す模式平面図。
【図４】図３に示す液晶装置のＣ−Ｃ'線に沿う模式断面図。
【図５】液晶装置の電気的な構成を示す等価回路図。
【図６】液晶装置の構造を示す模式断面図。
【図７】図２におけるマザー基板の構造を具体的に示す模式平面図。
【図８】図７に示すマザー基板のＢ部を拡大して示す拡大平面図。
【図９】図７におけるマザー基板のＢ部の電気的な構成を示す等価回路図。
【図１０】図７におけるマザー基板のＢ部の電気的な構成を示す等価回路図。
【図１１】ＶＤＤ電源配線とＶＳＳＸ電源配線との面積比と、静電気破壊の有無及び不良率との関係を示す図表。
【図１２】液晶装置を備えた電子機器の一例として液晶プロジェクターの構成を示す模式図。
【発明を実施するための形態】
【００２２】
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
【００２３】
＜マザー基板の構成＞
図１は、マザー基板の構成を示す模式平面図である。図２は、図１に示すマザー基板のＡ部を拡大して示す拡大平面図である。以下、マザー基板の構成を、図１及び図２を参照しながら説明する。
【００２４】
図１に示すように、電気光学装置用基板としてのマザー基板１００は、例えば、液晶装置１１（図３参照）を製造するために用いられるものであり、液晶装置１１を構成する一対の基板のうち一方の基板（例えば、素子基板）が複数個分、マトリクス状に面付けされる。マザー基板１００の大きさは、例えば、８インチである。マザー基板１００の厚みは、例えば、１．２ｍｍである。マザー基板１００の材質は、例えば、石英である。
【００２５】
なお、マザー基板１００は、平面的に円形であることに限定されず、円周の一部が切り欠かれたオリフラを有する形状であってもよい。
【００２６】
図２に示すように、各液晶装置１１には、表示領域１９の周辺に、周辺回路としてのデータ線駆動回路２２、走査線駆動回路２４、及び外部接続用端子２３が形成されている。データ線駆動回路２２及び走査線駆動回路２４と外部接続用端子２３とは、互いに信号配線２９によって、電気的に接続されている。以下、マザー基板１００に処理を施し、最終的に形成される液晶装置１１の構造について説明する。
【００２７】
＜電気光学装置の構成＞
図３は、電気光学装置としての液晶装置の構造を示す模式平面図である。図４は、図３に示す液晶装置のＣ−Ｃ'線に沿う模式断面図である。以下、液晶装置の構造を、図３及び図４を参照しながら説明する。
【００２８】
図３及び図４に示すように、液晶装置１１は、例えば、薄膜トランジスター（以下、「ＴＦＴ（Thin Film Transistor）素子」と称する。）を画素のスイッチング素子として用いたＴＦＴアクティブマトリクス方式の液晶装置である。液晶装置１１は、一対の基板を構成する素子基板２００と対向基板３００とが、平面視略矩形枠状のシール材１４を介して貼り合わされている。
【００２９】
素子基板２００を構成する第１基板１２及び対向基板３００を構成する第２基板１３は、例えば、ガラスや石英などの透光性材料から構成されている。液晶装置１１は、シール材１４に囲まれた領域内に液晶層１５が封入された構成になっている。なお、シール材１４には液晶を注入するための注入口１６が設けられ、注入口１６は封止材１７により封止されている。
【００３０】
液晶層１５としては、例えば、正の誘電率異方性を有する液晶材料が用いられる。液晶装置１１は、シール材１４の内周近傍に沿って遮光性材料からなる平面視矩形枠状の額縁遮光膜１８が第２基板１３に形成されており、この額縁遮光膜１８の内側の領域が表示領域１９となっている。
【００３１】
額縁遮光膜１８は、例えば、遮光性材料であるアルミ（Ａｌ）で形成されており、第２基板１３側の表示領域１９の外周を区画するように設けられている。
【００３２】
表示領域１９内には、画素領域２１がマトリクス状に設けられている。画素領域２１は、表示領域１９の最小表示単位となる１画素を構成している。シール材１４の外側の領域には、データ線駆動回路２２及び外部接続用端子２３が第１基板１２の一辺（図３における下側）に沿って形成されている。
【００３３】
また、シール材１４の内側の領域には、この一辺に隣接する二辺に沿って走査線駆動回路２４がそれぞれ形成されている。第１基板１２の残る一辺（図３における上側）には、検査回路２５が形成されている。第２基板１３側に形成された額縁遮光膜１８は、例えば、第１基板１２上に形成された走査線駆動回路２４及び検査回路２５に対向する位置（言い換えれば、平面的に重なる位置）に形成されている。
【００３４】
一方、対向基板３００の各角部（例えば、シール材１４のコーナー部の４箇所）には、素子基板２００と対向基板３００との間の電気的導通をとるための上下導通端子２６が配設されている。
【００３５】
また、図４に示すように、第１基板１２の液晶層１５側には、複数の画素電極２７が形成されており、これら画素電極２７を覆うように第１配向膜２８が形成されている。画素電極２７は、ＩＴＯ（Indium Tin Oxide）等の透明導電材料からなる導電膜である。
【００３６】
一方、第２基板１３の液晶層１５側には、格子状の遮光膜（ＢＭ：ブラックマトリクス）（図示せず）が形成され、その上に平面ベタ状の共通電極３１が形成されている。そして、共通電極３１上には、第２配向膜３２が形成されている。共通電極３１は、ＩＴＯ等の透明導電材料からなる導電膜である。
【００３７】
液晶装置１１は透過型であって、素子基板２００及び対向基板３００における光の入射側と出射側とにそれぞれ偏光板（図示せず）等が配置されて用いられる。なお、液晶装置１１の構成は、これに限定されず、反射型や半透過型の構成であってもよい。
【００３８】
図５は、液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置の電気的な構成を、図５を参照しながら説明する。
【００３９】
図５に示すように、液晶装置１１は、表示領域１９を構成する複数の画素領域２１を有している。各画素領域２１には、それぞれ画素電極２７が配置されている。また、画素領域２１には、ＴＦＴ素子３３が形成されている。
【００４０】
ＴＦＴ素子３３は、画素電極２７へ通電制御を行うスイッチング素子である。ＴＦＴ素子３３のソース側には、信号線３４が電気的に接続されている。各信号線３４には、例えば、データ線駆動回路２２（図３参照）から画像信号Ｓ１，Ｓ２，…，Ｓｎが供給されるようになっている。
【００４１】
また、ＴＦＴ素子３３のゲート側には、走査線３５が電気的に接続されている。走査線３５には、例えば、走査線駆動回路２４（図３参照）から所定のタイミングでパルス的に走査信号Ｇ１，Ｇ２，…，Ｇｍが供給されるようになっている。また、ＴＦＴ素子３３のドレイン側には、画素電極２７が電気的に接続されている。
【００４２】
走査線３５から供給された走査信号Ｇ１，Ｇ２，…，Ｇｍにより、スイッチング素子であるＴＦＴ素子３３が一定期間だけオン状態となることで、信号線３４から供給された画像信号Ｓ１，Ｓ２，…，Ｓｎが、画素電極２７を介して画素領域２１に所定のタイミングで書き込まれるようになっている。
【００４３】
画素領域２１に書き込まれた所定レベルの画像信号Ｓ１，Ｓ２，…，Ｓｎは、画素電極２７と共通電極３１（図４参照）との間で形成される液晶容量で一定期間保持される。なお、保持された画像信号Ｓ１，Ｓ２，…，Ｓｎがリークするのを防止するために、画素電極２７と容量線３６との間に蓄積容量３７が形成されている。
【００４４】
このように、液晶層１５に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層１５に入射した光が変調されて、画像光が生成されるようになっている。
【００４５】
図６は、液晶装置の構造を示す模式断面図である。以下、液晶装置の構造を、図６を参照しながら説明する。なお、図６は、各構成要素の断面的な位置関係を示すものであり、明示可能な尺度で表されている。また、図６は、液晶装置を構成する素子基板及び対向基板のうち素子基板のみを示している。
【００４６】
図６に示すように、液晶装置１１は、素子基板２００と、図示しない対向基板３００とを有する。素子基板２００の第１基板１２上には、Ｔｉ（チタン）やＣｒ（クロム）等からなる下側遮光膜４１が形成されている。下側遮光膜４１は、平面的に格子状にパターニングされており、各画素領域２１の開口領域を規定している。第１基板１２及び下側遮光膜４１上には、シリコン酸化膜等からなる下地絶縁膜４２が形成されている。
【００４７】
下地絶縁膜４２上には、ＴＦＴ素子３３及び走査線３５等が形成されている。ＴＦＴ素子３３は、例えば、ＬＤＤ（Lightly Doped Drain）構造を有しており、ポリシリコン等からなる半導体層４３と、半導体層４３上に形成されたゲート絶縁膜４４と、ゲート絶縁膜４４上に形成されたポリシリコン膜等からなる走査線３５とを有する。上記したように、走査線３５は、ゲート電極として機能する。
【００４８】
半導体層４３は、チャネル領域４３ａと、低濃度ソース領域４３ｂと、低濃度ドレイン領域４３ｃと、高濃度ソース領域４３ｄと、高濃度ドレイン領域４３ｅとを備えている。チャネル領域４３ａは、走査線３５からの電界によりチャネルが形成される。ゲート絶縁膜４４上には、シリコン酸化膜等からなる第１層間絶縁膜４５が形成されている。
【００４９】
ＴＦＴ素子３３の高濃度ソース領域４３ｄは、第１層間絶縁膜４５上に形成された中継層４６と、コンタクトホール４７を介して電気的に接続されている。一方、高濃度ドレイン領域４３ｅは、中継層４６と同層に形成された中継層５１に、コンタクトホール５２を介して電気的に接続されている。
【００５０】
中継層４６は、第２層間絶縁膜５３上に形成された信号線３４と、コンタクトホール５４を介して電気的に接続されている。一方、中継層５１は、信号線３４と同層に形成された中継層５５に、コンタクトホール５６を介して電気的に接続されている。
【００５１】
中継層５５は、更に、コンタクトホール５６を介して、後述する容量電極５７と同層に設けられた中継層５８と電気的に接続されている。また中継層５８は、コンタクトホール５９を介して、画素電極２７と電気的に接続されている。即ち、ＴＦＴ素子３３の高濃度ドレイン領域４３ｅと画素電極２７とは、中継層５１、中継層５５、及び中継層５８を順に介して、電気的に中継接続されている。
【００５２】
信号線３４及び中継層５５の上層側には、第３層間絶縁膜６１を介して蓄積容量６２が形成されている。蓄積容量６２を液晶容量に並列に電気的に接続することで、画素電極２７の電圧を、実際に画像信号が印加されている時間よりも、例えば３桁も長い時間だけ保持することが可能となり、液晶素子の保持特性が改善されるため、高コントラスト比を有する液晶装置１１を実現することができる。
【００５３】
容量電極５７は、液晶容量に電気的に並列に接続された蓄積容量６２の片方の電極として機能すると共に、固定電位に保持されている。容量電極５７は、例えばＩＴＯ等の透明電極によって構成されている。このため、容量電極５７を、開口領域を含む表示領域１９に重なるように形成しても、開口領域における光透過率が低下することを抑えることができる。
【００５４】
容量電極５７上には、誘電体膜６３が形成されている。誘電体膜６３は、容量電極５７上を覆うようにベタ状に形成されている。尚、誘電体膜６３は透明な誘電性材料である窒化シリコン等で構成されるため、誘電体膜６３を、開口領域を含む表示領域１９に広く形成しても、開口領域における光透過率が低下することを抑えることができる。尚、誘電体膜６３の膜厚が薄いほうが、蓄積容量６２の容量値を高めるためにはより好ましい。
【００５５】
また容量電極５７上には、蓄積容量６２を画素間で分離するための容量分離膜６４が形成されている。蓄積容量６２の容量値は、容量分離膜６４の面積を増減させることによって、調整することができる。
【００５６】
容量分離膜６４上には、画素電極２７が形成されている。画素電極２７は、信号線３４及び走査線３５によってマトリクス状に区分けされた画素毎に、島状に形成されている。尚、ここでの図示は省略しているが、画素電極２７上には、液晶層１５（図４参照）に含まれる液晶分子の配向状態を規制するための第１配向膜２８（図４参照）が形成されている。
【００５７】
蓄積容量６２は、各々が透明な容量電極５７、誘電体膜６３及び画素電極２７によって構成されているため、開口領域を狭めることもなく、画素のうち開口領域が占める割合である開口率を低下させることもない。加えて、このような蓄積容量６２によれば、開口領域に蓄積容量６２を形成可能であるため、非開口領域にのみ蓄積容量を形成する場合に比べてその容量値を増大させることが可能である。
【００５８】
図示しないが、対向基板３００における第２基板１３の液晶層１５に面する側には、アルミニウム等からなるブラックマトリクス（ＢＭ）が形成されており、その上には、シリコン酸化膜（ＳｉＯ2）が形成されている。更に、シリコン酸化膜上には、透明な共通電極３１（図４参照）が全面に形成されており、ＩＴＯなどからなる共通電極３１を覆って第２配向膜３２（図４参照）が形成されている。
【００５９】
図７は、図２におけるマザー基板の構造を具体的に示す模式平面図である。図８は、図７に示すマザー基板のＢ部（特に、スクライブライン周辺）を拡大して示す拡大平面図である。以下、マザー基板の構造、及びスクライブライン周辺の構造を、図７及び図８を参照しながら説明する。
【００６０】
図７に示すように、マザー基板１００は、上記したように、複数の液晶装置１１がマトリクス状に面付けされている。外部接続用端子２３とデータ線駆動回路２２とは、上記した信号配線２９を構成するＶＤＤ電源配線７１（第１電位が供給される第１定電位配線、駆動電圧１５Ｖ程度）、及びＶＳＳＸ電源配線７２（第１電位よりも低い第２電位が供給される第２定電位配線、基準電位）を介して電気的に接続されている。また、外部接続用端子２３と走査線駆動回路２４とは、上記した信号配線２９を構成するＶＤＤ電源配線７１及びＶＳＳＹ電源配線７３（第２電位が供給される第３定電位配線）を介して電気的に接続されている。
【００６１】
なお、図示しないが、ＶＤＤ電源配線７１は、周辺回路（データ線駆動回路２２、走査線駆動回路２４）及び表示領域１９を囲むように液晶装置１１の周縁を引き回されて、それぞれの回路と電気的に接続されている。
【００６２】
液晶装置１１と液晶装置１１との間（外部接続用端子２３の外側の領域）には、製造過程におけるスクライブ・ブレイク工程によって複数の液晶装置１１に分断するためのスクライブライン７０が設けられている。以下、図８を参照しながら、スクライブライン７０周辺の構造について具体的に説明する。
【００６３】
外部接続用端子２３は、第１端子としてのＶＤＤ電源端子８１と、第２端子としてのＶＳＳＸ電源端子８２と、第３端子としてのＶＳＳＹ電源端子８３とを有する。ＶＤＤ電源端子８１は、ＶＤＤ電源配線７１を介してデータ線駆動回路２２及び走査線駆動回路２４に含まれるトランジスターと電気的に接続されている。ＶＳＳＸ電源端子（基準電位）８２は、ＶＳＳＸ電源配線７２を介してデータ線駆動回路２２のトランジスターと電気的に接続されている。ＶＳＳＹ電源端子（基準電位）８３は、ＶＳＳＹ電源配線７３を介して走査線駆動回路２４のトランジスターと電気的に接続されている。
【００６４】
そして、上記したスクライブライン７０周辺には、ＶＳＳＸ電源配線７２やＶＳＳＹ電源配線７３の平面的な面積（以下、「平面積」と称する。）を、ＶＤＤ電源配線７１の平面積に近づけるための、ダミーの拡張配線が設けられている。なお、ここでは、ＶＤＤ電源配線７１の平面積の方が、ＶＳＳＸ電源配線７２やＶＳＳＹ電源配線７３の平面積と比較して大きいものとする。
【００６５】
詳述すると、拡張配線は、図８に示すように、ＶＳＳＸ電源配線７２とＶＳＳＸ電源端子８２を介して接続されたＶＳＳＸ拡張配線７２ａと、ＶＳＳＹ電源配線７３とＶＳＳＹ電源端子８３を介して接続されたＶＳＳＹ拡張配線７３ａとを有する。
【００６６】
なお、平面積を比較する配線は、液晶装置１１において、互いに同じ配線層に設けられており、かつ隣り合って設けられた配線である。平面積は、この配線における一筆書きで繋がる配線の総面積である。つまり、ＶＤＤ電源配線７１の平面積に、ＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）の平面積が近づくようにする。また、ＶＤＤ電源配線７１の平面積に、ＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａを含む）の平面積が近づくようにする。
【００６７】
更に詳述すると、ＶＳＳＸ拡張配線７２ａは、ＶＤＤ電源配線７１の平面積がＶＳＳＸ電源配線７２及びＶＳＳＸ拡張配線７２ａの平面積に対し１．５倍以内の比率になるように、スクライブライン７０に沿って拡張して設けられている。
【００６８】
また、ＶＳＳＹ拡張配線７３ａも同様に、ＶＤＤ電源配線７１の平面積がＶＳＳＹ電源配線７３及びＶＳＳＹ拡張配線７３ａの平面積に対し１．５倍以内の比率になるように、スクライブライン７０に沿って拡張して設けられている。
【００６９】
なお、ＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）の平面積と、ＶＤＤ電源配線７１の平面積とが略等しいことが望ましい。また、ＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａを含む）の平面積と、ＶＤＤ電源配線７１の平面積とが略等しいことが望ましい。
【００７０】
このように、ＶＳＳＸ電源配線７２及びＶＳＳＸ拡張配線７２ａの合計面積を、ＶＤＤ電源配線７１の面積に近づけることにより、液晶装置１１の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、ＶＤＤ電源配線７１及びＶＳＳＸ電源配線７２と接続されたトランジスターが静電破壊することを抑えることができる。
【００７１】
また、ＶＳＳＹ電源配線７３及びＶＳＳＹ拡張配線７３ａの合計面積を、ＶＤＤ電源配線７１の面積に近づけることにより、液晶装置１１の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、ＶＤＤ電源配線７１及びＶＳＳＹ電源配線７３と接続されたトランジスターが静電破壊することを抑えることができる。
【００７２】
なお、比較実験の結果、１．５倍以内の比率にした場合における静電破壊の歩留まりが、２．０倍以内の比率にした場合と比較して良好であった。
【００７３】
また、マザー基板１００をスクライブ・ブレイクした際、スクライブライン７０周辺に設けられたＶＳＳＸ拡張配線７２ａ及びＶＳＳＹ拡張配線７３ａが切断されるが、プロセス中における配線間の電位差を少なくすることが目的のため、液晶装置１１としての性能が損なわれることはない。
【００７４】
図９及び図１０は、図７におけるマザー基板のＢ部（周辺回路）の電気的な構成を示す等価回路図である。以下、周辺回路の一例の構造を、図９及び図１０を参照しながら説明する。
【００７５】
図９に示すように、液晶装置１１のＢ部（周辺回路）には、例えば、検査回路に用いられる静電気保護回路１８１及びインバーター回路１８２が設けられている。静電気保護回路１８１は、Ｐｃｈトランジスター（ＰｃｈＴＦＴ）と、Ｎｃｈトランジスター（ＮｃｈＴＦＴ）とを有する。
【００７６】
Ｐｃｈトランジスターのソース及びゲートは、液晶装置１１を駆動するための駆動電位や基準電位などが与えられる定電位配線としてのＶＤＤ電源配線１７１（７１）と接続されている。ドレインは、信号電位配線１７４と接続されている。Ｎｃｈトランジスターのソース及びゲートは、定電位配線としてのＶＳＳ電源配線１７２（７２，７３）と接続されている。ドレインは、信号電位配線１７４と接続されている。なお、信号電位配線１７４は、信号端子１２３ｃに接続されている。
【００７７】
インバーター回路１８２も同様に、Ｐｃｈトランジスターと、Ｎｃｈトランジスターとを有する。Ｐｃｈトランジスターのソースは、ＶＤＤ電源配線１７１と接続されている。ゲートは、信号電位配線１７４と接続されている。Ｎｃｈトランジスターのソースは、ＶＳＳ電源配線１７２と接続されている。ゲートは、信号電位配線１７４と接続されている。
【００７８】
また、周辺回路におけるトランジスターを含む回路は、静電気保護回路１８１及びインバーター回路１８２であることに限定されず、例えば、図１０に示すような、ＮＡＮＤ回路９５であってもよい。
【００７９】
このように、ＶＳＳ電源配線１７２及び拡張配線７２ａ（７３ａ）の合計面積を、ＶＤＤ電源配線１７１の面積に近づけることにより、液晶装置１１の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、ＶＤＤ電源配線１７１及びＶＳＳ電源配線１７２と接続されたトランジスターが静電破壊することを抑えることができる。
【００８０】
図１１は、ＶＤＤ電源配線とＶＳＳＸ電源配線（ＶＳＳＹ電源配線）との面積比と、静電気破壊の有無及び不良率との関係を示す図表である。以下、面積比と、静電気破壊及び不良率との関係を、図１１の図表を参照しながら説明する。
【００８１】
１１に示す図表は、ＶＤＤ電源配線７１の面積と、ＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａの面積を含む）の面積との面積比を、液晶装置Ａ〜液晶装置Ｅの５パターンに設定した場合の、静電気破壊の有無と不良率とを求めたものである。なお、ＶＤＤ電源配線７１の面積と、ＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａの面積を含む）の面積との面積比の場合でもよい。
【００８２】
液晶装置Ａは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）との面積比が１．３１である。この場合、静電気破壊は無く、不良率は１％以下であった。
【００８３】
液晶装置Ｂは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との面積比が１．７２である。この場合、静電気破壊はほぼ無く、不良率は２％〜３％であった。
【００８４】
液晶装置Ｃは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との面積比が２．６２である。この場合、静電気破壊が有り、不良率は１０％〜１５％であった。
【００８５】
液晶装置Ｄは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との面積比が１４．９２である。この場合も、静電気破壊が有り、不良率は１５％であった。
【００８６】
液晶装置Ｅは、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との面積比が４５．２５である。この場合も、静電気破壊が有り、不良率は２０％〜４０％であった。
【００８７】
このように、ＶＤＤ電源配線７１の面積と、ＶＳＳＸ電源配線７２及びＶＳＳＸ拡張配線７２ａの合計の面積との面積比が、１．５倍以内の比率になるように、ＶＳＳＸ拡張配線７２ａを設けることにより、液晶装置１１の製造過程において、互いの配線間に発生する電位差を小さくすることが可能となり、例えば、ＶＤＤ電源配線７１及びＶＳＳＸ電源配線７２と接続されたトランジスターが静電破壊することを抑えることができる。
【００８８】
＜電子機器の構成＞
図１２は、上記した液晶装置を備えた電子機器の一例として液晶プロジェクターの構成を示す模式図である。以下、液晶装置を備えた液晶プロジェクターの構成を、図１２を参照しながら説明する。
【００８９】
図１２に示すように、液晶プロジェクター９０１は、上記した液晶装置１１が採用された液晶モジュールを３つ配置し、それぞれＲＧＢ用のライトバルブ９１１Ｒ，９１１Ｇ，９１１Ｂとして用いた構造となっている。
【００９０】
詳しくは、メタルハイドロランプ等の白色光源のランプユニット９１２から投射光が発せられると、３枚のミラー９１３及び２枚のダイクロイックミラー９１４によって、ＲＧＢの三原色に対応する光成分Ｒ，Ｇ，Ｂに分けられ、各色に対応するライトバルブ９１１Ｒ，９１１Ｇ，９１１Ｂにそれぞれ導かれる。特に光成分Ｂは、長い光路による光損失を防ぐために、入射レンズ９１５、リレーレンズ９１６、出射レンズ９１７からなるリレーレンズ系９１８を介して導かれる。
【００９１】
ライトバルブ９１１Ｒ，９１１Ｇ，９１１Ｂによりそれぞれ変調された三原色に対応する光成分Ｒ，Ｇ，Ｂは、ダイクロイックプリズム９１９により再度合成された後、投射レンズ９２０を介して、スクリーン９２１にカラー画像として投射される。
【００９２】
なお、上記したように、３つの液晶モジュールを配置した液晶プロジェクター９０１に限定されず、例えば、１つの液晶モジュールを配置した液晶プロジェクターに適用するようにしてもよい。
【００９３】
このような構成の液晶プロジェクター９０１は、上記した液晶装置１１が採用された液晶モジュールを介すことによって、かかるコストを抑え、効率よく組み立てることができる。なお、液晶装置１１を備えた電子機器は、上記した液晶プロジェクター９０１の他、高精細ＥＶＦ（Electric View Finder）、携帯電話機、モバイルコンピューター、デジタルカメラ、デジタルビデオカメラ、テレビ、ディスプレイ、車載機器、オーディオ機器、照明機器などの各種電子機器に用いることができる。
【００９４】
以上詳述したように、本実施形態の液晶装置１１及び電子機器によれば、以下に示す効果が得られる。
【００９５】
（１）本実施形態の液晶装置１１によれば、隣り合うＶＤＤ電源配線７１とＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）とにおける配線間の平面積の差が小さくなり（１．５倍以内）、更に、隣り合うＶＤＤ電源配線７１とＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａを含む）とにおける配線間の平面積の差が小さくなるので（１．５倍以内）、配線間に生じる電位差を従来と比較して小さくすることができる。これにより、配線間における帯電量の違いによる電流が流れ難くなり、各電源配線７１，７２，７３に接続されたトランジスターの静電破壊を抑えることができる。
【００９６】
（２）本実施形態の液晶装置１１によれば、外部接続用端子２３の外側、つまり、スクライブ・ブレイクを行う切断領域（スクライブライン７０）にＶＳＳＸ電源配線７２に電気的に接続されたＶＳＳＸ拡張配線７２ａが設けられ、更に、ＶＳＳＹ電源配線７３に電気的に接続されたＶＳＳＹ拡張配線７３ａが設けられているので、スクライブライン７０周辺に設けられた拡張配線７２ａ，７３ａの面積分、ＶＳＳＸ電源配線７２及びＶＳＳＹ電源配線７３の面積を増やす方向に調整することができる。よって、ＶＤＤ電源配線７１とＶＳＳＸ電源配線７２との間で生じる電位差、及び、ＶＤＤ電源配線７１とＶＳＳＹ電源配線７３との間で生じる電位差を小さくする方向に調整することができる。これにより、ＶＤＤ電源配線７１、ＶＳＳＸ電源配線７２、ＶＳＳＹ電源配線７３に接続されたトランジスターの静電破壊を抑えることができる。
【００９７】
（３）本実施形態の液晶装置１１によれば、スクライブ・ブレイク後に、スクライブライン７０周辺に設けられた拡張配線７２ａ，７３ａが除去されるので、拡張配線７２ａ，７３ａを設けることで、他の配線の配置に影響を及ぼさずに、ＶＳＳＸ電源配線７２及びＶＳＳＹ電源配線７３の面積を調整できる。
【００９８】
（４）本実施形態の電子機器によれば、製造過程におけるトランジスターの静電破壊を防ぐことが可能となり、歩留まりよく製造可能な液晶装置１１を備えているので、高いコストパフォーマンスを有する電子機器を提供することができる。
【００９９】
なお、実施形態は上記に限定されず、以下のような形態で実施することもできる。
【０１００】
（変形例１）
上記したように、データ線駆動回路２２及び走査線駆動回路２４に電圧を印加するため、ＶＳＳＸ電源配線７２とＶＳＳＹ電源配線７３との２つの電源配線を設けることに限定されず、例えば、ＶＤＤとＶＳＳのどちらか一方が２つに分かれていてもよく、ＶＤＤ電源配線がＶＤＤＸ電源配線とＶＤＤＹ電源配線との２つの電源配線に分かれていてもよい。
【０１０１】
（変形例２）
上記したように、ＶＤＤ電源配線７１の平面積と、ＶＳＳＸ電源配線７２（ＶＳＳＸ拡張配線７２ａを含む）又はＶＳＳＹ電源配線７３（ＶＳＳＹ拡張配線７３ａを含む）の平面積との関係は、液晶装置１１の種類によって異なるので、機種に応じて、ＶＳＳＸ拡張配線やＶＳＳＹ拡張配線の設ける範囲を変えるようにしてもよい。
【０１０２】
（変形例３）
上記したように、静電破壊を防ぐ対象のトランジスターは、データ線駆動回路２２や走査線駆動回路２４に含まれるトランジスターに限定されず、例えば、データ線駆動回路２２や走査線駆動回路２４と接続されるトランジスターであってもよい。また、トランジスターに限定されず、ダイオードなどの半導体素子に対して適用するようにしてもよい。
【０１０３】
（変形例４）
上記したように、ＶＤＤ電源配線７１の平面積がＶＳＳＸ電源配線７２やＶＳＳＹ電源配線７３の平面積と比較して大きいことに限定されず、ＶＳＳＸ電源配線７２やＶＳＳＹ電源配線７３の平面積がＶＤＤ電源配線７１の平面積と比較して大きくてもよい。この場合でも、平面積の小さい配線を平面積の大きい配線に近づくように拡張配線を設けることで、配線間の電位差を小さくすることができる。
【符号の説明】
【０１０４】
１１，１１１…電気光学装置としての液晶装置、１２…第１基板、１３…第２基板、１４…シール材、１５…液晶層、１６…注入口、１７…封止材、１８…額縁遮光膜、１９…表示領域、２１…画素領域、２２…データ線駆動回路、２３…外部接続用端子、２４…走査線駆動回路、２５…検査回路、２６…上下導通端子、２７…画素電極、２８…第１配向膜、２９…信号配線、３１…共通電極、３２…第２配向膜、３３…ＴＦＴ素子、３４…信号線、３５…走査線、３６…容量線、３７…蓄積容量、４１…下側遮光膜、４２…下地絶縁膜、４３…半導体層、４３ａ…チャネル領域、４３ｂ…低濃度ソース領域、４３ｃ…低濃度ドレイン領域、４３ｄ…高濃度ソース領域、４３ｅ…高濃度ドレイン領域、４４…ゲート絶縁膜、４５…第１層間絶縁膜、４６，５１，５５，５８…中継層、４７，５２，５４，５６，５９…コンタクトホール、５３…第２層間絶縁膜、５７…容量電極、６１…第３層間絶縁膜、６２…蓄積容量、６３…誘電体膜、６４…容量分離膜、７０…スクライブライン、７１…ＶＤＤ電源配線、７２…ＶＳＳＸ電源配線、７２ａ…ＶＳＳＸ拡張配線、７３…ＶＳＳＹ電源配線、７３ａ…ＶＳＳＹ拡張配線、８１…第１端子としてのＶＤＤ電源端子、８２…第２端子としてのＶＳＳＸ電源端子、８３…第３端子としてのＶＳＳＹ電源端子、９５…ＮＡＮＤ回路、１００…電気光学装置用基板としてのマザー基板、１７１…ＶＤＤ電源配線、１７２…ＶＳＳ電源配線、１７４…信号電位配線、１８１…静電気保護回路、１８２…インバーター回路、２００…素子基板、３００…対向基板、９０１…液晶プロジェクター、９１１Ｒ，９１１Ｇ，９１１Ｂ…ライトバルブ、９１２…ランプユニット、９１３…ミラー、９１４…ダイクロイックミラー、９１５…入射レンズ、９１６…リレーレンズ、９１７…出射レンズ、９１８…リレーレンズ系、９１９…ダイクロイックプリズム、９２０…投射レンズ、９２１…スクリーン。
【特許請求の範囲】
【請求項１】
第１端子及び第２端子と、
データ線駆動回路及び走査線駆動回路と、
前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、
前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、
前記第２端子及び前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、を備え、
前記第１定電位配線の面積と、前記第２定電位配線の面積との比率が１．５倍以内であることを特徴とする電気光学装置。
【請求項２】
第１端子、第２端子及び第３端子と、
データ線駆動回路及び走査線駆動回路と、
前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、
前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、
前記第２端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、
前記第３端子及び前記走査線駆動回路の前記半導体素子に電気的に接続され、前記第２電位が供給され、前記第２定電位配線と隣り合って設けられた第３定電位配線と、を備え、
前記第１定電位配線の面積と、前記第２定電位配線の面積との比率が１．５倍以内であり、且つ前記第１定電位配線の面積と、前記第３定電位配線の面積との比率が１．５倍以内であることを特徴とする電気光学装置。
【請求項３】
請求項１又は請求項２に記載の電気光学装置であって、
前記第１定電位配線の面積と前記第２定電位配線の面積とが略等しいことを特徴とする電気光学装置。
【請求項４】
請求項２に記載の電気光学装置であって、
前記第１定電位配線の面積と前記第３定電位配線の面積とが略等しいことを特徴とする電気光学装置。
【請求項５】
複数の電気光学装置が形成される電気光学装置用基板において、
前記複数の電気光学装置のうち一の電気光学装置は、
第１端子及び第２端子と、
データ線駆動回路及び走査線駆動回路と、
前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、
前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、
前記第２端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、
前記一の電気光学装置と隣り合う電気光学装置に跨って配置され、前記第２端子に電気的に接続された拡張配線と、
を備え、
前記第１定電位配線の面積と、前記第２定電位配線及び前記拡張配線の合計の面積との比率が１．５倍以内である
ことを特徴とする電気光学装置用基板。
【請求項６】
請求項５に記載の電気光学装置用基板を用いて形成されることを特徴とする電気光学装置。
【請求項７】
請求項１乃至請求項４及び請求項６のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項１】
第１端子及び第２端子と、
データ線駆動回路及び走査線駆動回路と、
前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、
前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、
前記第２端子及び前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、を備え、
前記第１定電位配線の面積と、前記第２定電位配線の面積との比率が１．５倍以内であることを特徴とする電気光学装置。
【請求項２】
第１端子、第２端子及び第３端子と、
データ線駆動回路及び走査線駆動回路と、
前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、
前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、
前記第２端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、
前記第３端子及び前記走査線駆動回路の前記半導体素子に電気的に接続され、前記第２電位が供給され、前記第２定電位配線と隣り合って設けられた第３定電位配線と、を備え、
前記第１定電位配線の面積と、前記第２定電位配線の面積との比率が１．５倍以内であり、且つ前記第１定電位配線の面積と、前記第３定電位配線の面積との比率が１．５倍以内であることを特徴とする電気光学装置。
【請求項３】
請求項１又は請求項２に記載の電気光学装置であって、
前記第１定電位配線の面積と前記第２定電位配線の面積とが略等しいことを特徴とする電気光学装置。
【請求項４】
請求項２に記載の電気光学装置であって、
前記第１定電位配線の面積と前記第３定電位配線の面積とが略等しいことを特徴とする電気光学装置。
【請求項５】
複数の電気光学装置が形成される電気光学装置用基板において、
前記複数の電気光学装置のうち一の電気光学装置は、
第１端子及び第２端子と、
データ線駆動回路及び走査線駆動回路と、
前記データ線駆動回路及び前記走査線駆動回路に含まれる半導体素子と、
前記第１端子及び前記半導体素子に電気的に接続され、第１電位が供給される第１定電位配線と、
前記第２端子及び前記データ線駆動回路の前記半導体素子に電気的に接続され、前記第１電位よりも低い第２電位が供給され、前記第１定電位配線と隣り合って設けられた第２定電位配線と、
前記一の電気光学装置と隣り合う電気光学装置に跨って配置され、前記第２端子に電気的に接続された拡張配線と、
を備え、
前記第１定電位配線の面積と、前記第２定電位配線及び前記拡張配線の合計の面積との比率が１．５倍以内である
ことを特徴とする電気光学装置用基板。
【請求項６】
請求項５に記載の電気光学装置用基板を用いて形成されることを特徴とする電気光学装置。
【請求項７】
請求項１乃至請求項４及び請求項６のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２２６１９５（Ｐ２０１２−２２６１９５Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９４７７８（Ｐ２０１１−９４７７８）
【出願日】平成２３年４月２１日（２０１１．４．２１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月２１日（２０１１．４．２１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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