電気的接続部を形成する半導体処理方法及び半導体構造
無電解メッキを利用して、半導体基板に関連する電気的相互接続部を形成することができる。例えば、半導体基板は、その上に無電解メッキに適する表面を持つダミー構造を有するように、且つその上にダミー構造とほぼ同じ高さを有するディジット線を有するように形成することができる。層はダミー構造及びディジット線上に形成され、開口はその層を通ってダミー構造及びディジット線の上部表面まで形成される。続いて、導電性材料が開口内に無電解メッキされて、開口内に電気的接続部を形成することができる。ダミー構造まで延びる開口はキャパシタ電極を通ることができ、したがって、そのような開口内に形成される導電性材料を利用して、キャパシタ電極への電気的接続部を形成することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気的接続部を形成する半導体処理方法に関し、また半導体構造に関する。
背景技術
半導体製造処理はしばしば開口内での電気的相互接続部の形成を含む。開口の所望のアスペクト比は、例えば、キャパシタンス又はインダクタンスの損失を補償することを含めて、様々な理由で増大している。アスペクト比の増大とともに、従来の処理により開口を共形的に(conformally)充填することがますます困難になる。図1及び図2は、例示的な従来技術の処理と、開口内に電気的相互接続部を形成しようとする間に生じ得る問題を示す。
【0002】
図1は前処理段階の半導体構造10を示す。構造10はベース12を備える。ベースは、バックグラウンドのp型ドーパントで軽くドープされた単結晶シリコンを含み、シリコンから本質的に構成され、又はシリコンから構成される。ベース12は「基板」と呼ばれるが、構造の様々な組合せを「基板」と呼ぶこともある。添付の特許請求の範囲の解釈に役立つために、「半導電性基板」及び「半導体基板」という用語は、半導電性ウェハ(単独で、又はその上に他の材料を含むアセンブリで)などのバルク半導電性材料及び半導電性材料層(単独で、又は他の材料を含むアセンブリで)を含む半導電性材料を含む任意の構造を意味するように定義されるが、これに限定されるものではない。「基板」という用語は、上述の半導電性基板を含む任意の支持構造を指すが、これに限定されない。
【0003】
導電性ブロック14がベース12上に形成される。ブロック14は例えばディジット線に対応することができる。絶縁性材料16がベース12及びブロック14の上側に形成される。絶縁性材料16は例えば、ホウケイ酸ガラス(BPSG)を含むことができる。
【0004】
開口18は、絶縁性材料16を通って導電性ブロック14の上部表面までエッチングされる。開口18は、例えば、フォトリソグラフィ処理を利用して開口18の位置を規定するパターン化されたフォトレジスト・マスク(図示せず)を生成し、続いて材料16内へのエッチングによって開口18を生成し、引き続きフォトレジスト・マスクを除去して形成することができる。開口は垂直の側壁を有するように示されているが、そのようなものは理想化された構造であることが理解されるべきである。しばしば、開口はエッチング処理における制約に起因して、垂直でない側壁を有する。
【0005】
図2を参照すると、第1の導電性材料20が絶縁性材料16の上側及び開口18の内側に形成される。導電性材料20は例えば金属窒化物(窒化チタンなどの)を含むことができ、例えば化学蒸着法によって形成することができる。第2の導電性材料22が導電性材料20の上側に形成される。第2の導電性材料22は例えばタングステンを含むことができ、例えば化学蒸着法によって形成することができる。第1の層20は、第2の層22を絶縁性材料16に付着させるための接着剤として機能することができる。
【0006】
材料20、22のうちの一方又は両方の堆積期間に生じる問題は、導電性材料が、開口18の近くの上部の角で非共形的に(non-conformally)成長し、拡張部24を形成することである。拡張部24は、開口が導電性材料20及び22で共形的に充填される前に、最終的に開口18の最上部を閉じてしまう。したがって、ボイド26が開口内に残る。そのようなボイドは「キーホール」と呼ばれることが多い。開口18及びキーホール26の形状は図1及び2に図によって示されているが、開口及びキーホールは他の形状を有し得ることが理解されるべきである。他のそのような形状には、図示された垂直の側壁を形成するためのエッチングの能力の限界に起因して開口26の最上部近くに凹形状の「湾曲」を含むことがある。湾曲は、共形的充填に対して追加の問題をもたらし、キーホール問題を悪化させ、材料16の上部表面の直下に大きなキーホールを形成することがある。そのような大きなキーホールは、その後の研磨処理で露出されることがあり、望ましくない。キーホールの形成を緩和する、好ましくは防止する新たな開口充填方法を開発することが望ましい。
【0007】
発明の概要
一つの態様においては、本発明は、電気的接続部を形成する半導体処理方法を含み、半導体基板が提供される。基板は、無電解メッキに適した表面と、表面上の層と、この層によって支持されるノードとを有する。開口は層を通って適した表面まで形成される。開口の周辺部はノードの導電性部分を含む。導電性材料が開口内に無電解メッキされるが、無電解メッキは適した表面で開始される。無電解メッキ材料はノードへの電気的接続部を形成する。
【0008】
一つの態様においては、本発明は、キャパシタ電極とディジット線とに対する電気的接続部を形成する半導体処理方法を含み、半導体基板が提供される。基板はディジット線及びスペーサ構造を支持する。ディジット線は領域を含み、スペーサ構造は別の領域を含み、ディジット線の領域は上部表面を有し、スペーサ構造の領域は別の上部表面を有する。ディジット線領域の上部表面は、スペーサ構造領域の上部表面と、基板上でほぼ同じ高さにある。半導体基板は、さらにディジット線領域及びスペーサ構造領域上の電気絶縁性材料と、絶縁性材料によって支持されたキャパシタ電極とを備える。開口は絶縁性材料を通って形成される。1つの開口は、ディジット線領域の上部表面まで延びる第1の開口であり、他方の開口は第2の開口であり、スペーサ構造領域の上部表面まで延びる。第2の開口はキャパシタ電極の導電性部分を含む周辺部を有する。
【0009】
導電性材料が第1の開口及び第2の開口の内部に無電解メッキされる。無電解メッキはディジット線領域及びスペーサ構造領域の上部表面から始まる。無電解メッキ材料は、第1の開口においてディジット線と電気的接続部を形成し、第2の開口においてキャパシタ電極と電気的接続部を形成する。スペーサ構造は、その構造が電気的デッドエンドであり、したがって電気的目的を含まないことを示すよう、本発明の特定の態様では「ダミー」構造と呼ばれる。むしろ、スペーサ構造は、ディジット線の高さを模擬する物理的目的を有する。すなわち、「ダミー構造」という用語は、本明細書では、別の構造の物理的性質を模擬する(ディジット線構造の高さを模擬するなど)ために使用され、作動しない回路である(すなわち、それは回路の電流経路の一部でない)構造を指すものとして理解されるべきである。ダミー構造は単層又は様々な層の組合せを含むことができる。
【0010】
一つの態様においては、本発明は半導体構造を含む。その構造は、半導体基板、その基板によって支持されたディジット線、及びその基板によって支持されたスペーサ構造を備える。ディジット線は単層でも、多層でもよく、TiN/シリコン/WSixのスタックを含むことが多い。同様に、スペーサ構造も単層又は多層であり得る。ディジット線は、半導体基板の上側の第1の高さに上部表面を有する第1の領域を含む。スペーサ構造は、第1の高さと基板上でほぼ同じ高さに上部表面を有する第2の領域を含む。スペーサ構造はダミー構造である。半導体構造は、半導体基板によって支持された電気絶縁性材料を備える。電気絶縁性材料はディジット線及びスペーサ構造領域を覆う。キャパシタ構造は絶縁性材料によって支持される。キャパシタ構造は、第1のキャパシタ電極、第2のキャパシタ電極、及び、第1と第2のキャパシタ電極間の少なくとも1つの誘電材料を備える。第1の導電性相互接続部はディジット線領域から絶縁性材料を通って上方に延び、第2の導電性相互接続部はスペーサ構造領域から第1及び第2のキャパシタ電極のうちの一方のみを通り、絶縁性材料を通って上方に延びる。第1及び第2の導電性相互接続部は、互いに同じ組成である。
【0011】
以下の添付図面を参照しながら、本発明の好ましい実施の形態を以下に説明する。
好ましい実施の形態の詳細な説明
本発明は、無電解メッキを使用して開口内に電気的相互接続部を形成する方法を含む。無電解メッキの利点は、開口の底部から最上部まで開口を充填するようにでき、したがって、充填処理期間に開口の最上部を閉じるという従来技術の問題無しに、高アスペクト比の開口を充填することができることである。
【0012】
本発明の一つの態様は、無電解メッキを利用して、互いに異なる高さの2つ又はそれより多くの回路構造に相互接続部を形成することである。図3は、本発明のそのような態様に利用することができる半導体構造50を示す。構造50はベース52を備える。ベース52は単結晶シリコンを含むことができ、また、図1及び図2のベース12に関して前に説明したものと同じ構造を有することができる。導電性の構造54がベース52上に形成される。構造54は例えばディジット線に対応することができる。構造はその厚さ全体にわたって一様に導電性であるように示されているが、構造は電気絶縁性材料と導電性材料の層を含むことができることが理解されるべきである。最上部の導電性材料は上面を有し、そのような上面は構造54の最上部の導電面55に対応する。構造54が電気絶縁性材料と導電性材料のスタックを含む場合、上面55はスタックの最上部の表面であっても、電気絶縁性のキャップによって覆われてもよい。それにもかかわらず、上部導電面は、一般に、例えば図4を参照しながら以下に説明する処理等のその後の処理において最終的に露出される。
【0013】
図3の構造は、ベース52及び構造54の上側に電気絶縁層56を備える。電気絶縁層56は例えばBPSGを含む任意の好適な材料を含むことができる。
キャパシタ構造58は電気絶縁層56によって支持される。キャパシタ構造58は、第1のキャパシタ電極60、第2のキャパシタ電極62、及び、キャパシタ電極60、62間の少なくとも1つの誘電材料64を備える。キャパシタ電極60、62は、例えば、金属、金属組成、及び/又は導電性にドープされたシリコンを含む任意の適宜の導電性材料を含むことができる。特定の態様では、電極60はキャパシタの記憶ノードに対応し、電極62はキャパシタのプレート電極に対応する。キャパシタ電極の一方又は両方は、或る態様では、導電性にドープされたシリコン(導電性にドープされた多結晶シリコンなど)及び/又は、例えば、TiN、WN、及びWSiのうちの1つ又は複数などの金属組成を含むが、ここに挙げられた組成は、組成における元素の特定の化学量論に関してではなくそこに含まれる元素に関して示されている。
【0014】
誘電材料64は、例えば、二酸化ケイ素、窒化ケイ素、及び様々な高k誘電体材料の1つ又は複数を含む任意の適宜の材料を含むことができる。
キャパシタ記憶ノード60がトランジスタ・デバイス69に電気的に接続される様子が示される。当業者に知られているように、トランジスタ・デバイス69は、一般に、ゲート(図示せず)と1対のソース/ドレイン領域(図示せず)を備える。記憶ノード60はソース/ドレイン領域の一方に接続され、ソース/ドレイン領域の他方はビット線(又はディジット線)(図示せず)に接続される。したがって、トランジスタ・ゲートは記憶ノード60をビット線にゲート接続する。こうして、キャパシタ構造58はメモリ・セルのメモリ記憶ユニットとして利用することができる。具体的には、トランジスタ構造とキャパシタの組合せは、ダイナミック・ランダム・アクセス・メモリ(DRAM)デバイスの一般的なユニット・セルである。当業者に知られているように、複数のキャパシタ及びトランジスタをDRAMアレイに組み込むことができる。
【0015】
図示されたキャパシタ構造58は容器の形をした記憶ノード60を備え、記憶ノード60の容器形に延びた誘電材料64及びキャパシタ・プレート電極62を含む。図示されたキャパシタ構造は、容器開口内の材料64、62の部分に横方向に隣接して水平に延びるセグメント66、68をも備える。水平に延びるセグメント66、68は、正確に水平であっても、実質的に水平であっても、容器開口の側壁に沿った材料64、62の一部に対して単に水平であってもよい。キャパシタ・プレート電極62は、水平に延びるセグメント66、68に沿って延び、容器形の記憶ノード60の内部にも延びる上部表面63を有する。図示されたキャパシタ構造は例示的な構造であり、多数の他の形状のキャパシタ構造を本発明の種々の態様で利用できることが理解されるべきである。
【0016】
前に説明したように、「基板」という用語は本明細書では十分広くなるように定義され、任意の支持用の構造又は構造の組合せを含み、「半導体基板」という用語は十分に広いので、1つの構造が半導体材料を含んでいるならば、構造の任意の組合せを含む。したがって、ベース52又は構造54を、本発明の様々な態様で基板と考えることができ、構造54とベース52の組合せも本発明の様々な態様で基板(又は半導体基板)と考えることができる。そのうえ、キャパシタ構造58を本発明の様々な態様で基板と考えることができ、電極のいずれかが導電性にドープされたシリコンを含む場合、半導体基板と考えることができる。さらに、キャパシタ58とベース52の組合せは半導体基板と考えることができる。さらに、キャパシタ構造58と層56とベース52との組合せを半導体基板と考えることができ、キャパシタ58と層56と構造54とベース52との組合せも半導体基板と考えることができる。
【0017】
層56は均一な組成を含むように示されているが、この層は層のスタックと置換することができることが理解されるべきである。スタックされた層は、互いに同じ組成を有することも、異なる組成を有することもできる。さらに、同じ材料56が構造54上及びキャパシタ58の周囲に示されているが、本発明の幾つかの態様では、キャパシタ58の周囲とは異なる絶縁性材料を構造54上に設けることができることを理解すべきである。したがって、構造54上の絶縁性材料を第1の絶縁性材料と呼び、キャパシタ58の近くの絶縁性材料を第2の絶縁性材料と呼ぶことができる。
【0018】
本発明の図示された態様においては、第1の絶縁性材料及び第2の絶縁性材料は共通の層56によって構成され、本発明の他の態様では、第1の絶縁性材料及び第2の絶縁性材料は互いに異なってもよい。さらに、層56の材料がキャパシタ58の上下に示されているが、本発明の幾つかの態様では、キャパシタ58の下側とは異なる絶縁性材料でキャパシタ58の上側を覆うことができることを理解すべきである。キャパシタの上側の絶縁性材料がキャパシタの下側の絶縁性材料と異なる場合、キャパシタの下側の絶縁性材料はキャパシタを支持する層と呼ばれ、キャパシタの上側の絶縁性材料はキャパシタによって支持されていると言われる。
【0019】
図4を参照すると、開口70、72は、層56を通ってキャパシタ構造58の上部表面63まで及び導電性構造54の上部表面55までエッチングされる。開口70、72はフォトリソグラフィ処理及び好適なエッチングを利用して形成することができる。具体的には、フォトリソグラフィ処理を使用して開口70、72の位置を規定するパターン化されたフォトレジスト・マスク(図示せず)を形成し、続いてエッチングを使用して層56を通る開口を形成し、次いでフォトレジスト・マスクを除去することができる。
【0020】
開口70、72は互いに同等の幅を有するが、開口70は開口72よりもずっと深い。例えば、本発明の特定の態様では、開口70は約3ミクロンの深さを有し、開口72は約1ミクロンの深さを有する。すなわち、本発明の特定の態様では、キャパシタ構造58のセグメント68上の層56の厚さは約1ミクロンであり、導電性構造54の上部表面55上の層56の厚さは約3ミクロンである。
【0021】
層56は均一の材料として示されているが、層56の少なくとも一部は、前に説明したように絶縁性材料のスタックと置換することができる。本発明のそのような態様では、開口70、72の少なくとも1つは絶縁性材料のスタックを通って延びることができる。
【0022】
図5を参照すると、導電性材料80が開口70、72内に無電解メッキされ、それぞれ開口70、72内に延びる電気的相互接続部82、84が形成される。導電性材料80は、例えば、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含んでも、それらの1つ又は複数から実質的に構成されても、それらの1つ又は複数から構成されてもよい。特定の態様では、導電性材料80は、ニッケル、コバルト、ニッケル含有合金及びコバルト含有合金のうちの1つを含み、又はそれらのうちの1つから実質的に構成され、或いはそれらのうちの1つから構成される。
【0023】
無電解メッキは構造54、62の上部表面55、63で始まり、それに応じて、導電性材料80は開口70、72内を開口の底部から開口の最上部まで成長する。そのようなボトムアップ成長により、一様に開口を充填することができる。
【0024】
当業者に知られているように、無電解メッキは、無電解メッキに適した表面から始まる。無電解メッキに適した表面は、開始のための触媒を必要とせずに、無電解メッキが槽から自己開始する表面である。適した表面は、例えば、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含むことができる。したがって、表面55、63は、その表面をパラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含み、又はそれらの1つ又は複数から実質的に構成され、或いはそれらの1つ又は複数から構成される材料から形成することによって、無電解メッキの開始に適したものにされる。幾つかの態様では、表面55、63は、その表面上への層56の形成の前に、無電解メッキに適した組成を含むことができる。代わりに、表面55、63は、無電解メッキに適しておらず開口70、72の形成後に活性化される組成で形成することができる。表面は、ニッケル、コバルト、パラジウム、亜鉛及び銀の1つ又は複数を上部表面の組成に組み入れるように、又は、ニッケル、コバルト、パラジウム、亜鉛及び銀の1つ又は複数を含む層を上部表面上に形成するように、ニッケル、コバルト、パラジウム、亜鉛及び銀の1つ又は複数にさらすことによって活性化される。こうして、本発明の特定の態様では、表面55、63の組成は、その表面上に層56が形成される場合には無電解メッキに適さないが、次いで、その表面上の一部分は、開口70、72を通して露出された後には無電解メッキに適したものにされる。
【0025】
典型的には、無電解メッキに適さない組成は、無電解メッキを開始するのに十分な量のニッケル、コバルト、パラジウム、亜鉛又は銀の少なくとも1つを含んでいない組成である。活性化することのない無電解メッキの開始に適した組成は「自己触媒」表面と呼ばれ、無電解メッキの開始に適するように活性化する必要がある表面は「非自己触媒」表面と呼ばれる。
【0026】
本発明の特定の態様においては、開口72は開口70の深さよりずっと小さい深さを有する。無電解メッキは、開口70内に形成されるのとほぼ同じ量の材料を開口72内に形成する。したがって、開口70を充填するのに十分な材料からの形成は、開口72上に形成された大量の過剰材料をもたらすことになる。したがって、過剰材料の大きな隆起が開口72上に形成されるのが図示され、材料の実質的に小さい隆起が開口70上に形成されるのが図示されている。開口70上の厚さに対する開口72上の過剰材料80の厚さの違いが、後の処理を複雑にし得る。具体的には、過剰材料の厚さが層56の上部表面において大きく変化する場合、過剰な導電性材料を平坦化によって除去するのが難しいことがある。さらに、開口70、72間の間隔が高さの差の半分である場合、開口72を過剰に充填する材料80が、開口70が充填される前に、開口70を塞ぐことがある。
【0027】
図6〜図8は、開口70、72上の材料80の厚さの違いを緩和する本発明の態様を示している。初めに図6を参照すると、構造100は本発明の第2の実施の形態の態様の前処理段階を示す。構造100は、図3〜図5を参照しながら前に説明したものと同じ複数の構成を備え、そのような構成は、図6において図3〜図5で表示されたのと同じに表示されている。
【0028】
図6の構造100は、スペーサ構造102が構造100に設けられている点で図3〜図5の構造50と異なる。スペーサ構造102は、上部表面105を有する導電性材料104を含み、図6の断面図にブロックとして形成されるように示されている。上部導電性表面105は、典型的には、構造54の上部導電性表面55と同じ化学組成を含む。さらに、上部導電性表面105はベース52上で上部導電性表面55とほぼ同じ高さを有する。したがって、構造102は、構造54の上部表面55がベース52から離間されているのとほぼ同じ距離だけベース52から離間された上部導電性表面105を有するスペーサと考えることができる。
【0029】
構造102は、上部導電性表面105をベース52から離間させること以外の目的を有しない場合、「ダミー」構造と呼ばれる。そのような態様では、構造102は回路デバイスに接続されず、最終的に、構造102まで延びる任意の電気的相互接続部に対する電気的デッドエンドである。本発明の特定の態様では、構造54はディジット線であり、構造102は、電気的相互接続部が最終的に形成されるディジット線の少なくとも一部を模擬する「ダミー」構造である。
【0030】
ディジット線54は、図6の図示された断面でページに出入するように延びる。したがって、図6に示されたディジット線の部分は、ディジット線の特定の領域に対応する。ディジット線の他の領域では、導電性材料は図示された厚さとは異なる厚さを有してもよく、したがって、上部表面55は、図6では見えないディジット線54の領域では異なる高さにあり得る。同様に、構造102は、図6の図に関連するページに出入するように延びる線であるように形成され、同様に、上部表面105は、図6の図では見えない構造102の領域ではベース52に対して異なる高さを有し得る。しかし、上部導電性表面55は、少なくとも図6に見える構造102、54の領域のディジット線の上部導電性表面55とベース52上で同じ高さにある。
【0031】
構造102は材料のスタックを含み、詳細には、電気絶縁性材料106上に導電性材料104を含むように図示されている。構造102は、導電性材料のみを又は絶縁性材料と組み合わされた導電性材料を含む多数の構成のうちのいずれかを備えることができる。さらに、導電性材料104は、スペーサ102のスタックの最上部の材料として示されているが、絶縁性キャップを導電性材料104上に形成してもよいことを理解すべきである。しかし、最終的には、構造102の最上部導電性表面105まで延びる開口が典型的には形成され、したがって、そのような開口は、最上部表面105上に形成された絶縁性キャップを通って延びることになる。
【0032】
構造102はキャパシタ58の一部の下側にあり、本発明の図示された態様では、キャパシタ・プレート電極62の水平に延びるセグメント68の下側にある。
図7を参照すると、開口120、122がそれぞれ層56を通って上部導電性表面55、105まで形成される。以下の説明では開口120は第1の開口と呼ばれ、開口122は第2の開口と呼ばれる。開口120は前に説明した開口70(図4)と同じである。開口122は前に説明した開口72(図4)と同じ位置にあるが、開口72と異なり、キャパシタ誘電体64及びキャパシタ・プレート電極62を完全に通って延びている。したがって、開口122は電極62の導電性部分を含む周辺部を有する。開口122の周辺部のそのような導電性部分は、図7に124として表示される。開口120は第1の絶縁性材料を通って形成されると言われ、開口122は第2の絶縁性材料を通って形成されると言われる。本発明の図示された態様では、第1の絶縁性材料及び第2の絶縁性材料は共通の層によって構成されるが、上で説明したように、第1の絶縁性材料及び第2の絶縁性材料は本発明の他の態様では互いに異なってもよい。
【0033】
導電性表面55、105が互いにほぼ同じ高さにある(好ましくは半導体製造処理の許容範囲内で同じ高さにある)ので、開口120、122は互いにほぼ同じ深さになる(好ましくは特定の製造処理に関連する許容範囲の限界内で互いに同じ深さになる)。
【0034】
本発明の特定の態様では、上部表面105は半導体基板の一部と考えることができる。さらに、表面105は最終的に無電解メッキに適したものになる。表面105が無電解メッキに適している場合、構造102と半導体ベース52との組合せは、無電解メッキに適した表面105を有する半導体基板と考えることができる。層62は導電性ノードと考えることができ、したがって、開口122は、導電性ノードを通って無電解メッキに適した表面105まで形成されると考えることができる。
【0035】
上部表面55、105は、材料54、104を無電解メッキに適した組成で作ることによって、及び/又は、開口120、122の形成後に材料54、104の上部表面を活性化することによって、無電解メッキを開始するのに適するように形成することができる。したがって、上部表面55、105は、層56の準備に先立って、又は、層56の形成後に、特に、層56を通って延びる開口120、122の形成後に行われる活性化によって、電解メッキに適したものにされ得る。好ましい態様では、材料104の表面105は材料54の表面55と組成が同じである。そのような態様では、表面55、105は、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含むことができる。表面55、105は、特定の半導体処理の応用では、ニッケルとコバルトのうちの一方又は両方を含むことが好ましい。
【0036】
図8を参照すると、導電性材料80が開口120、122内に無電解メッキされる。導電性材料80は、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含み、又はそれらのうちの1つ又は複数から実質的に構成され、或いはそれらのうちの1つ又は複数から構成され、特定の態様では、ニッケル及びコバルトのうちの一方又は両方を含み、又はそれらのうちの一方又は両方から実質的に構成され、或いはそれらのうちの一方又は両方から構成される。材料80の無電解メッキは従来の方法を含むことができる。例えば、無電解メッキは、例えば次亜リン酸アンモニウム及び/又はジメタルアミノボランなどの好適な還元剤と一緒に硫酸コバルト及び硫酸ニッケルのうちの一方又は両方を利用して行うことができる。典型的には、ホウ素及び/又は亜リン酸が無電解メッキ処理期間に利用される還元剤中に存在するため、導電性材料80は、無電解メッキされた金属に加えて、幾つかの亜リン酸及び/又はホウ素を含む。したがって、導電性材料80は、特定の態様では、亜リン酸及び/又はホウ素のうちの一方又は両方と組み合わせて、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含み、又はそれらのうちの1つ又は複数から実質的に構成され、或いはそれらのうちの1つ又は複数から構成される。パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を選ぶことにより、メッキ溶液を安定にすることができ、さらに、材料62、64上ではなく材料54、104上に材料80のメッキを十分に開始させることができる。材料62、64は、その上にメッキを開始するのに適した(例えば、Pd、Sn、Znなどのうちの1つ又は複数による)活性化を必要とする。
【0037】
開口120、122内の導電性材料は、それぞれ導電性相互接続部130、132を形成する。導電性相互接続部130は構造54まで延びる。前に説明したように、構造54はディジット線を含み、したがって、導電性相互接続部130はディジット線を他の回路(図示せず)に相互接続するのに使用される。導電性相互接続部132はキャパシタ・プレート電極まで延び、したがってこれを利用してプレート電極62を他の回路(図示せず)に接続することができる。また、導電性相互接続部132は導電性材料104まで延びる。しかし、典型的な処理では、導電性材料104は、導電性相互接続部132以外のいかなる回路からも電気的に分離されており、したがって電気的デッドエンド(又は終端)である。
【0038】
図9を参照すると、電気的相互接続部130、132の上部表面が平坦化される。これは例えば化学的機械的研磨を利用して達成することができる。次に、相互接続部130、132は、それぞれ適宜の回路134、136に接続される。したがって、相互接続部130は回路134と構造54(例えば、構造54はディジット線である)との間の電気的接続部を形成し、相互接続部132は回路136とキャパシタ・プレート電極62との間の電気的接続部を形成する。
【0039】
当業者には理解されるように、本発明の図示された態様に対する様々な変更を行うことができる。例えば、導電性相互接続部132は、誘電材料64及びキャパシタ電極62を通って延びるように図示されているが、本発明は、キャパシタ電極62が誘電材料64を越えて延び、相互接続部がキャパシタ62と誘電材料64とを通るのではなくキャパシタ電極62のみを通って延びる他の態様(図示せず)を含むことができる。本発明の態様に組み入れることができる変更の別の例として、相互接続部132が電極162を通るのではなく電極162の隣に形成されるよう、相互接続部132を電極62の端部に隣接するように形成することができる。別の例としては、本発明の処理を利用してキャパシタ電極以外のノード62への電気的接続部を形成することができる。
【0040】
図9の構造は、特定の態様では、互いにほぼ同じ高さの上部表面55、105をもつ図示された領域を有するディジット線54とスペーサ構造102を備えると考えることができる。この構造は、ベース(又は基板)52によって支持された層56と、その層によって支持されたキャパシタ構造をさらに備える。第1の導電性相互接続部130はディジット線から層56を通って延び、第2の導電性相互接続部132はスペーサ構造102からキャパシタ電極62及び誘電材料64を通って(キャパシタ電極60は通らずに)延びる。第1の電気的相互接続部130及び第2の電気的相互接続部132は、同じ無電解メッキ手順の期間に同時に形成されるので、互いに同じ組成を含む。
【0041】
導電性相互接続部130、132は比較的高いアスペクト比の開口に形成され、そのような開口は、例えば、約3ミクロンより大きい又はそれに等しい深さを含む、任意の適宜の深さに形成される。したがって、層56は、ディジット線54の図示された領域のすぐ近くでは少なくとも約3ミクロンの厚さを有することができ、スペーサ構造102の図示された領域の近くでも少なくとも約3ミクロンの厚さを有することができる。
【0042】
キャパシタ58及びディジット線54は、図9を参照しながら説明された態様では、互いに隣接して示されているが、多数の介在するデバイス(図示せず)をキャパシタとディジット線との間のスペースに設けることができ、したがって、キャパシタとディジット線を、本発明の他の態様では、比較的大きな距離まで離すことができる(図示せず)ことが理解されるべきである。
【0043】
図7及び8を参照しながら説明したように、構造54、104の上部表面55、105は、そのような構造を無電解メッキの開始に適した組成で形成することにより、又は、開口120、122によって組成を露出した後にその組成を活性化することによって無電解メッキに適するようにできる。表面55、105が開口120、122の形成後に活性化される場合に生じ得る問題は、そのような活性化が電極62の露出された部分124(図7)をも活性化することである。したがって、無電解メッキが表面55、105ではなく電極162の露出された部分124でも開始することになる。それにより、無電解メッキ材料80が開口の下の部分を完全に充填する前に、開口122の中央部分に望ましくない閉鎖が生じることがある。この問題は図10に示されており、図10では、キーホール150が導電性相互接続部132内に形成されるように図示され、キーホールは、電極62の露出された部分124(図7)から無電解メッキが始まることに起因して、開口122の一部(図7)が電極62の領域の近くで閉鎖される場合に生じる。したがって、活性化なしで無電解メッキが始まる適宜の組成の上部表面55、105を形成し、さらに活性化なしでは無電解メッキが始まらない組成の電極62を形成することが好ましい。そうすると、無電解メッキは、電極62の露出された部分124(図7)から始まることなく表面55、105から選択的に始まることができるので、キーホール150(図10)は回避することができる。
【0044】
図11及び図12は本発明の更なる態様を示す。そのような態様は図4の処理段階に続くことができる。初めに図4を参照すると、ディジット線54の表面55は無電解メッキに適した材料を含むが、表面63は無電解メッキに適さない材料を含む。図11は、無電解メッキが十分な時間行われて、開口70内で導電性材料80がキャパシタ62の上部表面63とほぼ同じ高さレベルまで形成された後の構造50を示す。続いて、上部表面63を活性化することができるので、表面は無電解メッキに適するようになる。そのような活性化は、図11に上部表面63で示された薄い層160によって表わされる。活性化は本願で前に説明した手順に従って行うことができる。
【0045】
表面63の活性化の後、導電性材料80が開口70及び開口72を充填するように無電解メッキを継続することができる。開口70、72は無電解メッキの第2段階の開始時に(すなわち図11の処理段階で)互いにほぼ同じ深さなので、開口70、72内に形成される導電性材料80はほぼ同じレベルまで開口を充填する。このようにして、開口70、72上に、互いにほぼ同じ大きさのキャップ160、162がそれぞれ形成される。キャップは、図8及び9を参照しながら前に説明した相互接続部130、132の平坦化と同様に、後続の平坦化によって除去することができる。
【0046】
図4、図11及び図12の処理は以下の手順を含むと考えることができる。初めに半導体基板52が準備されるが、このような基板は電気絶縁性材料56及び1対の電気的ノード54、62を支持している。ノード54は第1のノードと呼ばれ、ノード62は第2のノードと呼ばれる。図4の処理段階で、第1の開口70は電気絶縁性材料を通って第1のノードまで延び、第2の開口72は電気絶縁性材料を通って第2のノードまで延びる。第1のノード54は基板に対して第1の高さにあり、第2のノード63は基板に対して第2の高さにあり、第1の高さは第2の高さよりも小さい。したがって、第1の開口70は第2の開口72よりも深い。第1の電気的ノードは第1の開口内に露出された第1の表面を有し、第2の電気的ノードは第2の開口内に露出された第2の表面を有する。図4の処理段階では、第1の表面は無電解メッキに適し、第2の表面は無電解メッキに適さない。続いて、第1の導電性材料80が第1の開口内に無電解メッキされて、第2のノードの高さとほぼ同じ第1の開口内の高さまで延びる第1の導電性材料プラグが形成される。そのようにして図11の構造が形成される。
【0047】
次に、第2の表面が活性化されて、第2の表面を無電解メッキに適したものにする。続いて、第2の導電性材料が第1の開口及び第2の開口内に無電解メッキされて、図12の構造が形成される。第1の開口内の第2の導電性材料は、第1の導電性材料プラグから上方に延びる第2の導電性材料プラグを形成し、第2の開口内の第2の材料は、第2のノードから上方へ延びる第2の導電性材料プラグを形成する。本発明の図示された態様では、第1の無電解メッキ材料と第2の無電解メッキ材料は互いに同じであり、具体的には、両方は材料80に対応する。しかし、本発明は、第1及び第2の無電解メッキ材料が組成的に互いに同じでない態様も含むことを理解すべきである。
【0048】
図13は、一般に本発明の態様によるコンピュータ・システム400の実施の形態を示す。これは例であって、これに限定されない。コンピュータ・システム400は、モニター401又は他のコミュニケーション出力デバイス、キーボード402又は他のコミュニケーション入力デバイス、及びマザーボード404を備える。マザーボード404は、マイクロプロセッサ406又は他のデータ処理ユニット、及び少なくとも1つのメモリ・デバイス408を備えることができる。メモリ・デバイス408は上述した本発明の様々な態様を含むことができる。メモリ・デバイス408はメモリ・セルのアレイを含むことができ、そのようなアレイはアレイ中の個々のメモリ・セルにアクセスするためのアドレス指定回路と結合することができる。さらに、メモリ・セル・アレイを、メモリ・セルからデータを読み出すための読出し回路と結合することができる。アドレス指定及び読出し回路を利用して、メモリ・デバイス408とプロセッサ406との間で情報を伝達することができる。そうした構成が、図14に示されたマザーボード404のブロック図に示される。そのようなブロック図では、アドレス指定回路は410として示され、読出し回路は412として示される。プロセッサ406を含むコンピュータ・システム400の様々な構成要素は、この開示で前に説明したメモリ構成のうちの1つ又は複数を備えることができる。
【0049】
プロセッサ・デバイス406はプロセッサ・モジュールに対応することができ、そのモジュールとともに利用される関連メモリは本発明の教示を含むことができる。メモリ・デバイス408はメモリ・モジュールに対応することができる。例えば、シングル・インライン・メモリ・モジュール(SIMM)及びデュアル・インライン・メモリ・モジュール(DIMM)は、本発明の教示を利用する実施において使用することができる。メモリ・デバイスは、デバイスのメモリ・セルからの読出し及び書込みを行う様々な方法を実現する多様な設計のうちの任意のものに組み込むことができる。そのような1つの方法はページ・モード動作である。DRAMでのページ・モード動作は、メモリ・セル・アレイの行にアクセスし、アレイの様々な列をランダムにアクセスする方法によって規定される。行と列の交差点に記憶されたデータは、その列がアクセスされている間に読み出されて出力される。
【0050】
代替の型式のデバイスは、メモリ・アレイ・アドレスに記憶されたデータを、アドレス指定された列が閉じられた後に出力として利用できるようにする拡張データ出力(EDO)メモリである。このメモリは、メモリ出力データがメモリ・バスで利用可能な時間を低減せずにアクセス信号を短くすることによって、少し通信速度を増加させることができる。他の代替型式のデバイスには、SDRAM、DDR SDRAM、SLDRAM、VRAM、ダイレクトRDRAM、並びにSRAMやフラッシュメモリ等の他のデバイスが含まれる。メモリ・デバイス408は、本発明の1つ又は複数の態様に従って形成されたメモリを備えることができる。
【0051】
図15は、本発明の例示的な電子システム700の様々な実施の形態のハイレベル構成の簡略化されたブロック図を示す。システム700は、例えば、コンピュータ・システム、プロセス制御システム、又は、プロセッサ及び関連メモリを使用する任意の他のシステムに対応することができる。電子システム700は、プロセッサ又は演算論理ユニット(ALU)702、制御ユニット704、メモリ・デバイス・ユニット706及び入出力(I/O)デバイス708を備える機能要素を有する。一般に、電子システム700は、プロセッサ702によってデータ上で実行される動作と、プロセッサ702、メモリ・デバイス・ユニット706及びI/Oデバイス708の間での他の相互作用を指定する命令の固有セット有する。制御ユニット704は、命令をメモリ・デバイス706から取り出し実行させる1組の動作による連続的な繰り返しによって、プロセッサ702、メモリ・デバイス706及びI/Oデバイス708の全ての動作を調整する。様々な実施の形態においては、メモリ・デバイス706はランダム・アクセス・メモリ(RAM)デバイス、リード・オンリ・メモリ(ROM)デバイスや、フロッピー・ディスク・ドライブ及びコンパクト・ディスクCD−ROMドライブなどの周辺デバイスを含むが、これに限定されない。当業者であれば理解するように、この開示を読んで意味を把握することによって、図示された電気的構成要素のどれでも本発明の様々な態様によるメモリ構成を備えるように製作することができる。
【0052】
図16は、例示的な電子システム800の様々な実施の形態のハイレベル構成の簡略化されたブロック図を示す。システム800は、メモリ・セルのアレイ804、アドレス・デコーダ806、行アクセス回路808、列アクセス回路810、動作を制御するための読出し/書込み制御回路812及び入出力回路814を有するメモリ・デバイス802を備える。さらに、メモリ・デバイス802は、電力回路816と、メモリ・セルが低閾値導電状態であるか高閾値非導電状態であるかを判断するための電流センサなどのセンサ820とを備える。図示された電力回路816は、電源回路880、基準電圧を供給する回路882、第1のワード線にパルスを供給する回路884、第2のワード線にパルスを供給する回路886、及び、ビット線にパルスを供給する回路888を備える。また、システム800はプロセッサ822すなわちメモリ・アクセス用のメモリ・コントローラを含む。
【0053】
メモリ・デバイス802は、配線又はメタライゼーション線を介してプロセッサ822から制御信号824を受け取る。メモリ・デバイス802はI/Oラインを介してアクセスされるデータを記憶するために使用される。当業者であれば理解するように、追加の回路及び制御信号を備えることができ、メモリ・デバイス802は本発明に焦点を合わすのを助けるために簡略化されている。プロセッサ822とメモリ・デバイス802のうちの少なくとも一方は、この開示で前に説明した型式のメモリ構成を備えることができる。
【0054】
この開示の様々な図示されたシステムは、本発明の回路及び構造に対する様々な用途についての一般的な理解を与えるためのものであり、本発明の態様によるメモリ・セルを使用する電子システムの全ての要素及び機構の完全な説明として役立つものではない。当業者であれば理解するように、プロセッサとメモリ・デバイスとの間の交信時間を低減するために、様々な電子システムを単一パッケージ処理ユニットに又は単一の半導体チップ上に製作することができる。
【0055】
メモリ・セルの用途は、メモリ・モジュール、デバイス・ドライバ、電力モジュール、通信モデム、プロセッサ・モジュール及び特定用途向けモジュールを含み、マルチレイヤー・マルチチップ・モジュールをも含むことができる。そのような回路は、さらにクロック、テレビジョン、携帯電話、パーソナル・コンピュータ、自動車、産業制御システム、航空機などの多様な電子システムのサブ構成要素になることができる。
【0056】
相対的な高さの関係を利用して、この開示内で互いの様々な構成の位置(例えば、上方に、下方になどが使用される)を説明していることに留意すべきである。そのような用語は構成要素間の相対的関係を示しているだけであって、外部基準系に対する構成要素の関係を示しているのではないことを理解すべきである。したがって、例えば、別の構成に対して上方に突き出ているとして本明細書で説明した構成は、実際には、外部基準系にいる観察者にはその別の構成に対して下方に延びているように見えることがある。
【図面の簡単な説明】
【0057】
【図1】従来技術の前処理段階で示される半導体ウェハ断片の断面図である。
【図2】図1に続く従来技術の処理段階で示される図1のウェハ断片の図である。
【図3】本発明の例示的な方法の前処理段階で示される半導体ウェハ断片の断面図である。
【図4】図3に続く処理段階で示される図3のウェハ断片の図である。
【図5】図4に続く処理段階で示される図3のウェハ断片の図である。
【図6】図3とは別の、前処理段階で示される半導体ウェハ断片の断面図である。
【図7】図6に続く処理段階で示される図6のウェハ断片の図である。
【図8】図7に続く処理段階で示される図6のウェハ断片の図である。
【図9】図8に続く処理段階で示される図6のウェハ断片の図である。
【図10】図7〜9を参照しながら前に説明した実施の形態とは別の、本発明の実施の形態による、図6に続く処理段階で示される図6のウェハ断片の図である。
【図11】本発明の第4の態様による、図4に続く処理段階で示される図3のウェハ断片の図である。
【図12】本発明の第4の態様による、図11に続く処理段階で示される図3のウェハ断片の図である。
【図13】本発明の例示的な用途を示すコンピュータの図である。
【図14】図13のコンピュータのマザーボードの特定の機構を示すブロック図である。
【図15】本発明の例示的な態様による電子システムのハイレベルブロック図である。
【図16】本発明の態様による例示的なメモリ・デバイスの簡略化されたブロック図である。
【技術分野】
【0001】
本発明は、電気的接続部を形成する半導体処理方法に関し、また半導体構造に関する。
背景技術
半導体製造処理はしばしば開口内での電気的相互接続部の形成を含む。開口の所望のアスペクト比は、例えば、キャパシタンス又はインダクタンスの損失を補償することを含めて、様々な理由で増大している。アスペクト比の増大とともに、従来の処理により開口を共形的に(conformally)充填することがますます困難になる。図1及び図2は、例示的な従来技術の処理と、開口内に電気的相互接続部を形成しようとする間に生じ得る問題を示す。
【0002】
図1は前処理段階の半導体構造10を示す。構造10はベース12を備える。ベースは、バックグラウンドのp型ドーパントで軽くドープされた単結晶シリコンを含み、シリコンから本質的に構成され、又はシリコンから構成される。ベース12は「基板」と呼ばれるが、構造の様々な組合せを「基板」と呼ぶこともある。添付の特許請求の範囲の解釈に役立つために、「半導電性基板」及び「半導体基板」という用語は、半導電性ウェハ(単独で、又はその上に他の材料を含むアセンブリで)などのバルク半導電性材料及び半導電性材料層(単独で、又は他の材料を含むアセンブリで)を含む半導電性材料を含む任意の構造を意味するように定義されるが、これに限定されるものではない。「基板」という用語は、上述の半導電性基板を含む任意の支持構造を指すが、これに限定されない。
【0003】
導電性ブロック14がベース12上に形成される。ブロック14は例えばディジット線に対応することができる。絶縁性材料16がベース12及びブロック14の上側に形成される。絶縁性材料16は例えば、ホウケイ酸ガラス(BPSG)を含むことができる。
【0004】
開口18は、絶縁性材料16を通って導電性ブロック14の上部表面までエッチングされる。開口18は、例えば、フォトリソグラフィ処理を利用して開口18の位置を規定するパターン化されたフォトレジスト・マスク(図示せず)を生成し、続いて材料16内へのエッチングによって開口18を生成し、引き続きフォトレジスト・マスクを除去して形成することができる。開口は垂直の側壁を有するように示されているが、そのようなものは理想化された構造であることが理解されるべきである。しばしば、開口はエッチング処理における制約に起因して、垂直でない側壁を有する。
【0005】
図2を参照すると、第1の導電性材料20が絶縁性材料16の上側及び開口18の内側に形成される。導電性材料20は例えば金属窒化物(窒化チタンなどの)を含むことができ、例えば化学蒸着法によって形成することができる。第2の導電性材料22が導電性材料20の上側に形成される。第2の導電性材料22は例えばタングステンを含むことができ、例えば化学蒸着法によって形成することができる。第1の層20は、第2の層22を絶縁性材料16に付着させるための接着剤として機能することができる。
【0006】
材料20、22のうちの一方又は両方の堆積期間に生じる問題は、導電性材料が、開口18の近くの上部の角で非共形的に(non-conformally)成長し、拡張部24を形成することである。拡張部24は、開口が導電性材料20及び22で共形的に充填される前に、最終的に開口18の最上部を閉じてしまう。したがって、ボイド26が開口内に残る。そのようなボイドは「キーホール」と呼ばれることが多い。開口18及びキーホール26の形状は図1及び2に図によって示されているが、開口及びキーホールは他の形状を有し得ることが理解されるべきである。他のそのような形状には、図示された垂直の側壁を形成するためのエッチングの能力の限界に起因して開口26の最上部近くに凹形状の「湾曲」を含むことがある。湾曲は、共形的充填に対して追加の問題をもたらし、キーホール問題を悪化させ、材料16の上部表面の直下に大きなキーホールを形成することがある。そのような大きなキーホールは、その後の研磨処理で露出されることがあり、望ましくない。キーホールの形成を緩和する、好ましくは防止する新たな開口充填方法を開発することが望ましい。
【0007】
発明の概要
一つの態様においては、本発明は、電気的接続部を形成する半導体処理方法を含み、半導体基板が提供される。基板は、無電解メッキに適した表面と、表面上の層と、この層によって支持されるノードとを有する。開口は層を通って適した表面まで形成される。開口の周辺部はノードの導電性部分を含む。導電性材料が開口内に無電解メッキされるが、無電解メッキは適した表面で開始される。無電解メッキ材料はノードへの電気的接続部を形成する。
【0008】
一つの態様においては、本発明は、キャパシタ電極とディジット線とに対する電気的接続部を形成する半導体処理方法を含み、半導体基板が提供される。基板はディジット線及びスペーサ構造を支持する。ディジット線は領域を含み、スペーサ構造は別の領域を含み、ディジット線の領域は上部表面を有し、スペーサ構造の領域は別の上部表面を有する。ディジット線領域の上部表面は、スペーサ構造領域の上部表面と、基板上でほぼ同じ高さにある。半導体基板は、さらにディジット線領域及びスペーサ構造領域上の電気絶縁性材料と、絶縁性材料によって支持されたキャパシタ電極とを備える。開口は絶縁性材料を通って形成される。1つの開口は、ディジット線領域の上部表面まで延びる第1の開口であり、他方の開口は第2の開口であり、スペーサ構造領域の上部表面まで延びる。第2の開口はキャパシタ電極の導電性部分を含む周辺部を有する。
【0009】
導電性材料が第1の開口及び第2の開口の内部に無電解メッキされる。無電解メッキはディジット線領域及びスペーサ構造領域の上部表面から始まる。無電解メッキ材料は、第1の開口においてディジット線と電気的接続部を形成し、第2の開口においてキャパシタ電極と電気的接続部を形成する。スペーサ構造は、その構造が電気的デッドエンドであり、したがって電気的目的を含まないことを示すよう、本発明の特定の態様では「ダミー」構造と呼ばれる。むしろ、スペーサ構造は、ディジット線の高さを模擬する物理的目的を有する。すなわち、「ダミー構造」という用語は、本明細書では、別の構造の物理的性質を模擬する(ディジット線構造の高さを模擬するなど)ために使用され、作動しない回路である(すなわち、それは回路の電流経路の一部でない)構造を指すものとして理解されるべきである。ダミー構造は単層又は様々な層の組合せを含むことができる。
【0010】
一つの態様においては、本発明は半導体構造を含む。その構造は、半導体基板、その基板によって支持されたディジット線、及びその基板によって支持されたスペーサ構造を備える。ディジット線は単層でも、多層でもよく、TiN/シリコン/WSixのスタックを含むことが多い。同様に、スペーサ構造も単層又は多層であり得る。ディジット線は、半導体基板の上側の第1の高さに上部表面を有する第1の領域を含む。スペーサ構造は、第1の高さと基板上でほぼ同じ高さに上部表面を有する第2の領域を含む。スペーサ構造はダミー構造である。半導体構造は、半導体基板によって支持された電気絶縁性材料を備える。電気絶縁性材料はディジット線及びスペーサ構造領域を覆う。キャパシタ構造は絶縁性材料によって支持される。キャパシタ構造は、第1のキャパシタ電極、第2のキャパシタ電極、及び、第1と第2のキャパシタ電極間の少なくとも1つの誘電材料を備える。第1の導電性相互接続部はディジット線領域から絶縁性材料を通って上方に延び、第2の導電性相互接続部はスペーサ構造領域から第1及び第2のキャパシタ電極のうちの一方のみを通り、絶縁性材料を通って上方に延びる。第1及び第2の導電性相互接続部は、互いに同じ組成である。
【0011】
以下の添付図面を参照しながら、本発明の好ましい実施の形態を以下に説明する。
好ましい実施の形態の詳細な説明
本発明は、無電解メッキを使用して開口内に電気的相互接続部を形成する方法を含む。無電解メッキの利点は、開口の底部から最上部まで開口を充填するようにでき、したがって、充填処理期間に開口の最上部を閉じるという従来技術の問題無しに、高アスペクト比の開口を充填することができることである。
【0012】
本発明の一つの態様は、無電解メッキを利用して、互いに異なる高さの2つ又はそれより多くの回路構造に相互接続部を形成することである。図3は、本発明のそのような態様に利用することができる半導体構造50を示す。構造50はベース52を備える。ベース52は単結晶シリコンを含むことができ、また、図1及び図2のベース12に関して前に説明したものと同じ構造を有することができる。導電性の構造54がベース52上に形成される。構造54は例えばディジット線に対応することができる。構造はその厚さ全体にわたって一様に導電性であるように示されているが、構造は電気絶縁性材料と導電性材料の層を含むことができることが理解されるべきである。最上部の導電性材料は上面を有し、そのような上面は構造54の最上部の導電面55に対応する。構造54が電気絶縁性材料と導電性材料のスタックを含む場合、上面55はスタックの最上部の表面であっても、電気絶縁性のキャップによって覆われてもよい。それにもかかわらず、上部導電面は、一般に、例えば図4を参照しながら以下に説明する処理等のその後の処理において最終的に露出される。
【0013】
図3の構造は、ベース52及び構造54の上側に電気絶縁層56を備える。電気絶縁層56は例えばBPSGを含む任意の好適な材料を含むことができる。
キャパシタ構造58は電気絶縁層56によって支持される。キャパシタ構造58は、第1のキャパシタ電極60、第2のキャパシタ電極62、及び、キャパシタ電極60、62間の少なくとも1つの誘電材料64を備える。キャパシタ電極60、62は、例えば、金属、金属組成、及び/又は導電性にドープされたシリコンを含む任意の適宜の導電性材料を含むことができる。特定の態様では、電極60はキャパシタの記憶ノードに対応し、電極62はキャパシタのプレート電極に対応する。キャパシタ電極の一方又は両方は、或る態様では、導電性にドープされたシリコン(導電性にドープされた多結晶シリコンなど)及び/又は、例えば、TiN、WN、及びWSiのうちの1つ又は複数などの金属組成を含むが、ここに挙げられた組成は、組成における元素の特定の化学量論に関してではなくそこに含まれる元素に関して示されている。
【0014】
誘電材料64は、例えば、二酸化ケイ素、窒化ケイ素、及び様々な高k誘電体材料の1つ又は複数を含む任意の適宜の材料を含むことができる。
キャパシタ記憶ノード60がトランジスタ・デバイス69に電気的に接続される様子が示される。当業者に知られているように、トランジスタ・デバイス69は、一般に、ゲート(図示せず)と1対のソース/ドレイン領域(図示せず)を備える。記憶ノード60はソース/ドレイン領域の一方に接続され、ソース/ドレイン領域の他方はビット線(又はディジット線)(図示せず)に接続される。したがって、トランジスタ・ゲートは記憶ノード60をビット線にゲート接続する。こうして、キャパシタ構造58はメモリ・セルのメモリ記憶ユニットとして利用することができる。具体的には、トランジスタ構造とキャパシタの組合せは、ダイナミック・ランダム・アクセス・メモリ(DRAM)デバイスの一般的なユニット・セルである。当業者に知られているように、複数のキャパシタ及びトランジスタをDRAMアレイに組み込むことができる。
【0015】
図示されたキャパシタ構造58は容器の形をした記憶ノード60を備え、記憶ノード60の容器形に延びた誘電材料64及びキャパシタ・プレート電極62を含む。図示されたキャパシタ構造は、容器開口内の材料64、62の部分に横方向に隣接して水平に延びるセグメント66、68をも備える。水平に延びるセグメント66、68は、正確に水平であっても、実質的に水平であっても、容器開口の側壁に沿った材料64、62の一部に対して単に水平であってもよい。キャパシタ・プレート電極62は、水平に延びるセグメント66、68に沿って延び、容器形の記憶ノード60の内部にも延びる上部表面63を有する。図示されたキャパシタ構造は例示的な構造であり、多数の他の形状のキャパシタ構造を本発明の種々の態様で利用できることが理解されるべきである。
【0016】
前に説明したように、「基板」という用語は本明細書では十分広くなるように定義され、任意の支持用の構造又は構造の組合せを含み、「半導体基板」という用語は十分に広いので、1つの構造が半導体材料を含んでいるならば、構造の任意の組合せを含む。したがって、ベース52又は構造54を、本発明の様々な態様で基板と考えることができ、構造54とベース52の組合せも本発明の様々な態様で基板(又は半導体基板)と考えることができる。そのうえ、キャパシタ構造58を本発明の様々な態様で基板と考えることができ、電極のいずれかが導電性にドープされたシリコンを含む場合、半導体基板と考えることができる。さらに、キャパシタ58とベース52の組合せは半導体基板と考えることができる。さらに、キャパシタ構造58と層56とベース52との組合せを半導体基板と考えることができ、キャパシタ58と層56と構造54とベース52との組合せも半導体基板と考えることができる。
【0017】
層56は均一な組成を含むように示されているが、この層は層のスタックと置換することができることが理解されるべきである。スタックされた層は、互いに同じ組成を有することも、異なる組成を有することもできる。さらに、同じ材料56が構造54上及びキャパシタ58の周囲に示されているが、本発明の幾つかの態様では、キャパシタ58の周囲とは異なる絶縁性材料を構造54上に設けることができることを理解すべきである。したがって、構造54上の絶縁性材料を第1の絶縁性材料と呼び、キャパシタ58の近くの絶縁性材料を第2の絶縁性材料と呼ぶことができる。
【0018】
本発明の図示された態様においては、第1の絶縁性材料及び第2の絶縁性材料は共通の層56によって構成され、本発明の他の態様では、第1の絶縁性材料及び第2の絶縁性材料は互いに異なってもよい。さらに、層56の材料がキャパシタ58の上下に示されているが、本発明の幾つかの態様では、キャパシタ58の下側とは異なる絶縁性材料でキャパシタ58の上側を覆うことができることを理解すべきである。キャパシタの上側の絶縁性材料がキャパシタの下側の絶縁性材料と異なる場合、キャパシタの下側の絶縁性材料はキャパシタを支持する層と呼ばれ、キャパシタの上側の絶縁性材料はキャパシタによって支持されていると言われる。
【0019】
図4を参照すると、開口70、72は、層56を通ってキャパシタ構造58の上部表面63まで及び導電性構造54の上部表面55までエッチングされる。開口70、72はフォトリソグラフィ処理及び好適なエッチングを利用して形成することができる。具体的には、フォトリソグラフィ処理を使用して開口70、72の位置を規定するパターン化されたフォトレジスト・マスク(図示せず)を形成し、続いてエッチングを使用して層56を通る開口を形成し、次いでフォトレジスト・マスクを除去することができる。
【0020】
開口70、72は互いに同等の幅を有するが、開口70は開口72よりもずっと深い。例えば、本発明の特定の態様では、開口70は約3ミクロンの深さを有し、開口72は約1ミクロンの深さを有する。すなわち、本発明の特定の態様では、キャパシタ構造58のセグメント68上の層56の厚さは約1ミクロンであり、導電性構造54の上部表面55上の層56の厚さは約3ミクロンである。
【0021】
層56は均一の材料として示されているが、層56の少なくとも一部は、前に説明したように絶縁性材料のスタックと置換することができる。本発明のそのような態様では、開口70、72の少なくとも1つは絶縁性材料のスタックを通って延びることができる。
【0022】
図5を参照すると、導電性材料80が開口70、72内に無電解メッキされ、それぞれ開口70、72内に延びる電気的相互接続部82、84が形成される。導電性材料80は、例えば、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含んでも、それらの1つ又は複数から実質的に構成されても、それらの1つ又は複数から構成されてもよい。特定の態様では、導電性材料80は、ニッケル、コバルト、ニッケル含有合金及びコバルト含有合金のうちの1つを含み、又はそれらのうちの1つから実質的に構成され、或いはそれらのうちの1つから構成される。
【0023】
無電解メッキは構造54、62の上部表面55、63で始まり、それに応じて、導電性材料80は開口70、72内を開口の底部から開口の最上部まで成長する。そのようなボトムアップ成長により、一様に開口を充填することができる。
【0024】
当業者に知られているように、無電解メッキは、無電解メッキに適した表面から始まる。無電解メッキに適した表面は、開始のための触媒を必要とせずに、無電解メッキが槽から自己開始する表面である。適した表面は、例えば、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含むことができる。したがって、表面55、63は、その表面をパラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含み、又はそれらの1つ又は複数から実質的に構成され、或いはそれらの1つ又は複数から構成される材料から形成することによって、無電解メッキの開始に適したものにされる。幾つかの態様では、表面55、63は、その表面上への層56の形成の前に、無電解メッキに適した組成を含むことができる。代わりに、表面55、63は、無電解メッキに適しておらず開口70、72の形成後に活性化される組成で形成することができる。表面は、ニッケル、コバルト、パラジウム、亜鉛及び銀の1つ又は複数を上部表面の組成に組み入れるように、又は、ニッケル、コバルト、パラジウム、亜鉛及び銀の1つ又は複数を含む層を上部表面上に形成するように、ニッケル、コバルト、パラジウム、亜鉛及び銀の1つ又は複数にさらすことによって活性化される。こうして、本発明の特定の態様では、表面55、63の組成は、その表面上に層56が形成される場合には無電解メッキに適さないが、次いで、その表面上の一部分は、開口70、72を通して露出された後には無電解メッキに適したものにされる。
【0025】
典型的には、無電解メッキに適さない組成は、無電解メッキを開始するのに十分な量のニッケル、コバルト、パラジウム、亜鉛又は銀の少なくとも1つを含んでいない組成である。活性化することのない無電解メッキの開始に適した組成は「自己触媒」表面と呼ばれ、無電解メッキの開始に適するように活性化する必要がある表面は「非自己触媒」表面と呼ばれる。
【0026】
本発明の特定の態様においては、開口72は開口70の深さよりずっと小さい深さを有する。無電解メッキは、開口70内に形成されるのとほぼ同じ量の材料を開口72内に形成する。したがって、開口70を充填するのに十分な材料からの形成は、開口72上に形成された大量の過剰材料をもたらすことになる。したがって、過剰材料の大きな隆起が開口72上に形成されるのが図示され、材料の実質的に小さい隆起が開口70上に形成されるのが図示されている。開口70上の厚さに対する開口72上の過剰材料80の厚さの違いが、後の処理を複雑にし得る。具体的には、過剰材料の厚さが層56の上部表面において大きく変化する場合、過剰な導電性材料を平坦化によって除去するのが難しいことがある。さらに、開口70、72間の間隔が高さの差の半分である場合、開口72を過剰に充填する材料80が、開口70が充填される前に、開口70を塞ぐことがある。
【0027】
図6〜図8は、開口70、72上の材料80の厚さの違いを緩和する本発明の態様を示している。初めに図6を参照すると、構造100は本発明の第2の実施の形態の態様の前処理段階を示す。構造100は、図3〜図5を参照しながら前に説明したものと同じ複数の構成を備え、そのような構成は、図6において図3〜図5で表示されたのと同じに表示されている。
【0028】
図6の構造100は、スペーサ構造102が構造100に設けられている点で図3〜図5の構造50と異なる。スペーサ構造102は、上部表面105を有する導電性材料104を含み、図6の断面図にブロックとして形成されるように示されている。上部導電性表面105は、典型的には、構造54の上部導電性表面55と同じ化学組成を含む。さらに、上部導電性表面105はベース52上で上部導電性表面55とほぼ同じ高さを有する。したがって、構造102は、構造54の上部表面55がベース52から離間されているのとほぼ同じ距離だけベース52から離間された上部導電性表面105を有するスペーサと考えることができる。
【0029】
構造102は、上部導電性表面105をベース52から離間させること以外の目的を有しない場合、「ダミー」構造と呼ばれる。そのような態様では、構造102は回路デバイスに接続されず、最終的に、構造102まで延びる任意の電気的相互接続部に対する電気的デッドエンドである。本発明の特定の態様では、構造54はディジット線であり、構造102は、電気的相互接続部が最終的に形成されるディジット線の少なくとも一部を模擬する「ダミー」構造である。
【0030】
ディジット線54は、図6の図示された断面でページに出入するように延びる。したがって、図6に示されたディジット線の部分は、ディジット線の特定の領域に対応する。ディジット線の他の領域では、導電性材料は図示された厚さとは異なる厚さを有してもよく、したがって、上部表面55は、図6では見えないディジット線54の領域では異なる高さにあり得る。同様に、構造102は、図6の図に関連するページに出入するように延びる線であるように形成され、同様に、上部表面105は、図6の図では見えない構造102の領域ではベース52に対して異なる高さを有し得る。しかし、上部導電性表面55は、少なくとも図6に見える構造102、54の領域のディジット線の上部導電性表面55とベース52上で同じ高さにある。
【0031】
構造102は材料のスタックを含み、詳細には、電気絶縁性材料106上に導電性材料104を含むように図示されている。構造102は、導電性材料のみを又は絶縁性材料と組み合わされた導電性材料を含む多数の構成のうちのいずれかを備えることができる。さらに、導電性材料104は、スペーサ102のスタックの最上部の材料として示されているが、絶縁性キャップを導電性材料104上に形成してもよいことを理解すべきである。しかし、最終的には、構造102の最上部導電性表面105まで延びる開口が典型的には形成され、したがって、そのような開口は、最上部表面105上に形成された絶縁性キャップを通って延びることになる。
【0032】
構造102はキャパシタ58の一部の下側にあり、本発明の図示された態様では、キャパシタ・プレート電極62の水平に延びるセグメント68の下側にある。
図7を参照すると、開口120、122がそれぞれ層56を通って上部導電性表面55、105まで形成される。以下の説明では開口120は第1の開口と呼ばれ、開口122は第2の開口と呼ばれる。開口120は前に説明した開口70(図4)と同じである。開口122は前に説明した開口72(図4)と同じ位置にあるが、開口72と異なり、キャパシタ誘電体64及びキャパシタ・プレート電極62を完全に通って延びている。したがって、開口122は電極62の導電性部分を含む周辺部を有する。開口122の周辺部のそのような導電性部分は、図7に124として表示される。開口120は第1の絶縁性材料を通って形成されると言われ、開口122は第2の絶縁性材料を通って形成されると言われる。本発明の図示された態様では、第1の絶縁性材料及び第2の絶縁性材料は共通の層によって構成されるが、上で説明したように、第1の絶縁性材料及び第2の絶縁性材料は本発明の他の態様では互いに異なってもよい。
【0033】
導電性表面55、105が互いにほぼ同じ高さにある(好ましくは半導体製造処理の許容範囲内で同じ高さにある)ので、開口120、122は互いにほぼ同じ深さになる(好ましくは特定の製造処理に関連する許容範囲の限界内で互いに同じ深さになる)。
【0034】
本発明の特定の態様では、上部表面105は半導体基板の一部と考えることができる。さらに、表面105は最終的に無電解メッキに適したものになる。表面105が無電解メッキに適している場合、構造102と半導体ベース52との組合せは、無電解メッキに適した表面105を有する半導体基板と考えることができる。層62は導電性ノードと考えることができ、したがって、開口122は、導電性ノードを通って無電解メッキに適した表面105まで形成されると考えることができる。
【0035】
上部表面55、105は、材料54、104を無電解メッキに適した組成で作ることによって、及び/又は、開口120、122の形成後に材料54、104の上部表面を活性化することによって、無電解メッキを開始するのに適するように形成することができる。したがって、上部表面55、105は、層56の準備に先立って、又は、層56の形成後に、特に、層56を通って延びる開口120、122の形成後に行われる活性化によって、電解メッキに適したものにされ得る。好ましい態様では、材料104の表面105は材料54の表面55と組成が同じである。そのような態様では、表面55、105は、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含むことができる。表面55、105は、特定の半導体処理の応用では、ニッケルとコバルトのうちの一方又は両方を含むことが好ましい。
【0036】
図8を参照すると、導電性材料80が開口120、122内に無電解メッキされる。導電性材料80は、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含み、又はそれらのうちの1つ又は複数から実質的に構成され、或いはそれらのうちの1つ又は複数から構成され、特定の態様では、ニッケル及びコバルトのうちの一方又は両方を含み、又はそれらのうちの一方又は両方から実質的に構成され、或いはそれらのうちの一方又は両方から構成される。材料80の無電解メッキは従来の方法を含むことができる。例えば、無電解メッキは、例えば次亜リン酸アンモニウム及び/又はジメタルアミノボランなどの好適な還元剤と一緒に硫酸コバルト及び硫酸ニッケルのうちの一方又は両方を利用して行うことができる。典型的には、ホウ素及び/又は亜リン酸が無電解メッキ処理期間に利用される還元剤中に存在するため、導電性材料80は、無電解メッキされた金属に加えて、幾つかの亜リン酸及び/又はホウ素を含む。したがって、導電性材料80は、特定の態様では、亜リン酸及び/又はホウ素のうちの一方又は両方と組み合わせて、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含み、又はそれらのうちの1つ又は複数から実質的に構成され、或いはそれらのうちの1つ又は複数から構成される。パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を選ぶことにより、メッキ溶液を安定にすることができ、さらに、材料62、64上ではなく材料54、104上に材料80のメッキを十分に開始させることができる。材料62、64は、その上にメッキを開始するのに適した(例えば、Pd、Sn、Znなどのうちの1つ又は複数による)活性化を必要とする。
【0037】
開口120、122内の導電性材料は、それぞれ導電性相互接続部130、132を形成する。導電性相互接続部130は構造54まで延びる。前に説明したように、構造54はディジット線を含み、したがって、導電性相互接続部130はディジット線を他の回路(図示せず)に相互接続するのに使用される。導電性相互接続部132はキャパシタ・プレート電極まで延び、したがってこれを利用してプレート電極62を他の回路(図示せず)に接続することができる。また、導電性相互接続部132は導電性材料104まで延びる。しかし、典型的な処理では、導電性材料104は、導電性相互接続部132以外のいかなる回路からも電気的に分離されており、したがって電気的デッドエンド(又は終端)である。
【0038】
図9を参照すると、電気的相互接続部130、132の上部表面が平坦化される。これは例えば化学的機械的研磨を利用して達成することができる。次に、相互接続部130、132は、それぞれ適宜の回路134、136に接続される。したがって、相互接続部130は回路134と構造54(例えば、構造54はディジット線である)との間の電気的接続部を形成し、相互接続部132は回路136とキャパシタ・プレート電極62との間の電気的接続部を形成する。
【0039】
当業者には理解されるように、本発明の図示された態様に対する様々な変更を行うことができる。例えば、導電性相互接続部132は、誘電材料64及びキャパシタ電極62を通って延びるように図示されているが、本発明は、キャパシタ電極62が誘電材料64を越えて延び、相互接続部がキャパシタ62と誘電材料64とを通るのではなくキャパシタ電極62のみを通って延びる他の態様(図示せず)を含むことができる。本発明の態様に組み入れることができる変更の別の例として、相互接続部132が電極162を通るのではなく電極162の隣に形成されるよう、相互接続部132を電極62の端部に隣接するように形成することができる。別の例としては、本発明の処理を利用してキャパシタ電極以外のノード62への電気的接続部を形成することができる。
【0040】
図9の構造は、特定の態様では、互いにほぼ同じ高さの上部表面55、105をもつ図示された領域を有するディジット線54とスペーサ構造102を備えると考えることができる。この構造は、ベース(又は基板)52によって支持された層56と、その層によって支持されたキャパシタ構造をさらに備える。第1の導電性相互接続部130はディジット線から層56を通って延び、第2の導電性相互接続部132はスペーサ構造102からキャパシタ電極62及び誘電材料64を通って(キャパシタ電極60は通らずに)延びる。第1の電気的相互接続部130及び第2の電気的相互接続部132は、同じ無電解メッキ手順の期間に同時に形成されるので、互いに同じ組成を含む。
【0041】
導電性相互接続部130、132は比較的高いアスペクト比の開口に形成され、そのような開口は、例えば、約3ミクロンより大きい又はそれに等しい深さを含む、任意の適宜の深さに形成される。したがって、層56は、ディジット線54の図示された領域のすぐ近くでは少なくとも約3ミクロンの厚さを有することができ、スペーサ構造102の図示された領域の近くでも少なくとも約3ミクロンの厚さを有することができる。
【0042】
キャパシタ58及びディジット線54は、図9を参照しながら説明された態様では、互いに隣接して示されているが、多数の介在するデバイス(図示せず)をキャパシタとディジット線との間のスペースに設けることができ、したがって、キャパシタとディジット線を、本発明の他の態様では、比較的大きな距離まで離すことができる(図示せず)ことが理解されるべきである。
【0043】
図7及び8を参照しながら説明したように、構造54、104の上部表面55、105は、そのような構造を無電解メッキの開始に適した組成で形成することにより、又は、開口120、122によって組成を露出した後にその組成を活性化することによって無電解メッキに適するようにできる。表面55、105が開口120、122の形成後に活性化される場合に生じ得る問題は、そのような活性化が電極62の露出された部分124(図7)をも活性化することである。したがって、無電解メッキが表面55、105ではなく電極162の露出された部分124でも開始することになる。それにより、無電解メッキ材料80が開口の下の部分を完全に充填する前に、開口122の中央部分に望ましくない閉鎖が生じることがある。この問題は図10に示されており、図10では、キーホール150が導電性相互接続部132内に形成されるように図示され、キーホールは、電極62の露出された部分124(図7)から無電解メッキが始まることに起因して、開口122の一部(図7)が電極62の領域の近くで閉鎖される場合に生じる。したがって、活性化なしで無電解メッキが始まる適宜の組成の上部表面55、105を形成し、さらに活性化なしでは無電解メッキが始まらない組成の電極62を形成することが好ましい。そうすると、無電解メッキは、電極62の露出された部分124(図7)から始まることなく表面55、105から選択的に始まることができるので、キーホール150(図10)は回避することができる。
【0044】
図11及び図12は本発明の更なる態様を示す。そのような態様は図4の処理段階に続くことができる。初めに図4を参照すると、ディジット線54の表面55は無電解メッキに適した材料を含むが、表面63は無電解メッキに適さない材料を含む。図11は、無電解メッキが十分な時間行われて、開口70内で導電性材料80がキャパシタ62の上部表面63とほぼ同じ高さレベルまで形成された後の構造50を示す。続いて、上部表面63を活性化することができるので、表面は無電解メッキに適するようになる。そのような活性化は、図11に上部表面63で示された薄い層160によって表わされる。活性化は本願で前に説明した手順に従って行うことができる。
【0045】
表面63の活性化の後、導電性材料80が開口70及び開口72を充填するように無電解メッキを継続することができる。開口70、72は無電解メッキの第2段階の開始時に(すなわち図11の処理段階で)互いにほぼ同じ深さなので、開口70、72内に形成される導電性材料80はほぼ同じレベルまで開口を充填する。このようにして、開口70、72上に、互いにほぼ同じ大きさのキャップ160、162がそれぞれ形成される。キャップは、図8及び9を参照しながら前に説明した相互接続部130、132の平坦化と同様に、後続の平坦化によって除去することができる。
【0046】
図4、図11及び図12の処理は以下の手順を含むと考えることができる。初めに半導体基板52が準備されるが、このような基板は電気絶縁性材料56及び1対の電気的ノード54、62を支持している。ノード54は第1のノードと呼ばれ、ノード62は第2のノードと呼ばれる。図4の処理段階で、第1の開口70は電気絶縁性材料を通って第1のノードまで延び、第2の開口72は電気絶縁性材料を通って第2のノードまで延びる。第1のノード54は基板に対して第1の高さにあり、第2のノード63は基板に対して第2の高さにあり、第1の高さは第2の高さよりも小さい。したがって、第1の開口70は第2の開口72よりも深い。第1の電気的ノードは第1の開口内に露出された第1の表面を有し、第2の電気的ノードは第2の開口内に露出された第2の表面を有する。図4の処理段階では、第1の表面は無電解メッキに適し、第2の表面は無電解メッキに適さない。続いて、第1の導電性材料80が第1の開口内に無電解メッキされて、第2のノードの高さとほぼ同じ第1の開口内の高さまで延びる第1の導電性材料プラグが形成される。そのようにして図11の構造が形成される。
【0047】
次に、第2の表面が活性化されて、第2の表面を無電解メッキに適したものにする。続いて、第2の導電性材料が第1の開口及び第2の開口内に無電解メッキされて、図12の構造が形成される。第1の開口内の第2の導電性材料は、第1の導電性材料プラグから上方に延びる第2の導電性材料プラグを形成し、第2の開口内の第2の材料は、第2のノードから上方へ延びる第2の導電性材料プラグを形成する。本発明の図示された態様では、第1の無電解メッキ材料と第2の無電解メッキ材料は互いに同じであり、具体的には、両方は材料80に対応する。しかし、本発明は、第1及び第2の無電解メッキ材料が組成的に互いに同じでない態様も含むことを理解すべきである。
【0048】
図13は、一般に本発明の態様によるコンピュータ・システム400の実施の形態を示す。これは例であって、これに限定されない。コンピュータ・システム400は、モニター401又は他のコミュニケーション出力デバイス、キーボード402又は他のコミュニケーション入力デバイス、及びマザーボード404を備える。マザーボード404は、マイクロプロセッサ406又は他のデータ処理ユニット、及び少なくとも1つのメモリ・デバイス408を備えることができる。メモリ・デバイス408は上述した本発明の様々な態様を含むことができる。メモリ・デバイス408はメモリ・セルのアレイを含むことができ、そのようなアレイはアレイ中の個々のメモリ・セルにアクセスするためのアドレス指定回路と結合することができる。さらに、メモリ・セル・アレイを、メモリ・セルからデータを読み出すための読出し回路と結合することができる。アドレス指定及び読出し回路を利用して、メモリ・デバイス408とプロセッサ406との間で情報を伝達することができる。そうした構成が、図14に示されたマザーボード404のブロック図に示される。そのようなブロック図では、アドレス指定回路は410として示され、読出し回路は412として示される。プロセッサ406を含むコンピュータ・システム400の様々な構成要素は、この開示で前に説明したメモリ構成のうちの1つ又は複数を備えることができる。
【0049】
プロセッサ・デバイス406はプロセッサ・モジュールに対応することができ、そのモジュールとともに利用される関連メモリは本発明の教示を含むことができる。メモリ・デバイス408はメモリ・モジュールに対応することができる。例えば、シングル・インライン・メモリ・モジュール(SIMM)及びデュアル・インライン・メモリ・モジュール(DIMM)は、本発明の教示を利用する実施において使用することができる。メモリ・デバイスは、デバイスのメモリ・セルからの読出し及び書込みを行う様々な方法を実現する多様な設計のうちの任意のものに組み込むことができる。そのような1つの方法はページ・モード動作である。DRAMでのページ・モード動作は、メモリ・セル・アレイの行にアクセスし、アレイの様々な列をランダムにアクセスする方法によって規定される。行と列の交差点に記憶されたデータは、その列がアクセスされている間に読み出されて出力される。
【0050】
代替の型式のデバイスは、メモリ・アレイ・アドレスに記憶されたデータを、アドレス指定された列が閉じられた後に出力として利用できるようにする拡張データ出力(EDO)メモリである。このメモリは、メモリ出力データがメモリ・バスで利用可能な時間を低減せずにアクセス信号を短くすることによって、少し通信速度を増加させることができる。他の代替型式のデバイスには、SDRAM、DDR SDRAM、SLDRAM、VRAM、ダイレクトRDRAM、並びにSRAMやフラッシュメモリ等の他のデバイスが含まれる。メモリ・デバイス408は、本発明の1つ又は複数の態様に従って形成されたメモリを備えることができる。
【0051】
図15は、本発明の例示的な電子システム700の様々な実施の形態のハイレベル構成の簡略化されたブロック図を示す。システム700は、例えば、コンピュータ・システム、プロセス制御システム、又は、プロセッサ及び関連メモリを使用する任意の他のシステムに対応することができる。電子システム700は、プロセッサ又は演算論理ユニット(ALU)702、制御ユニット704、メモリ・デバイス・ユニット706及び入出力(I/O)デバイス708を備える機能要素を有する。一般に、電子システム700は、プロセッサ702によってデータ上で実行される動作と、プロセッサ702、メモリ・デバイス・ユニット706及びI/Oデバイス708の間での他の相互作用を指定する命令の固有セット有する。制御ユニット704は、命令をメモリ・デバイス706から取り出し実行させる1組の動作による連続的な繰り返しによって、プロセッサ702、メモリ・デバイス706及びI/Oデバイス708の全ての動作を調整する。様々な実施の形態においては、メモリ・デバイス706はランダム・アクセス・メモリ(RAM)デバイス、リード・オンリ・メモリ(ROM)デバイスや、フロッピー・ディスク・ドライブ及びコンパクト・ディスクCD−ROMドライブなどの周辺デバイスを含むが、これに限定されない。当業者であれば理解するように、この開示を読んで意味を把握することによって、図示された電気的構成要素のどれでも本発明の様々な態様によるメモリ構成を備えるように製作することができる。
【0052】
図16は、例示的な電子システム800の様々な実施の形態のハイレベル構成の簡略化されたブロック図を示す。システム800は、メモリ・セルのアレイ804、アドレス・デコーダ806、行アクセス回路808、列アクセス回路810、動作を制御するための読出し/書込み制御回路812及び入出力回路814を有するメモリ・デバイス802を備える。さらに、メモリ・デバイス802は、電力回路816と、メモリ・セルが低閾値導電状態であるか高閾値非導電状態であるかを判断するための電流センサなどのセンサ820とを備える。図示された電力回路816は、電源回路880、基準電圧を供給する回路882、第1のワード線にパルスを供給する回路884、第2のワード線にパルスを供給する回路886、及び、ビット線にパルスを供給する回路888を備える。また、システム800はプロセッサ822すなわちメモリ・アクセス用のメモリ・コントローラを含む。
【0053】
メモリ・デバイス802は、配線又はメタライゼーション線を介してプロセッサ822から制御信号824を受け取る。メモリ・デバイス802はI/Oラインを介してアクセスされるデータを記憶するために使用される。当業者であれば理解するように、追加の回路及び制御信号を備えることができ、メモリ・デバイス802は本発明に焦点を合わすのを助けるために簡略化されている。プロセッサ822とメモリ・デバイス802のうちの少なくとも一方は、この開示で前に説明した型式のメモリ構成を備えることができる。
【0054】
この開示の様々な図示されたシステムは、本発明の回路及び構造に対する様々な用途についての一般的な理解を与えるためのものであり、本発明の態様によるメモリ・セルを使用する電子システムの全ての要素及び機構の完全な説明として役立つものではない。当業者であれば理解するように、プロセッサとメモリ・デバイスとの間の交信時間を低減するために、様々な電子システムを単一パッケージ処理ユニットに又は単一の半導体チップ上に製作することができる。
【0055】
メモリ・セルの用途は、メモリ・モジュール、デバイス・ドライバ、電力モジュール、通信モデム、プロセッサ・モジュール及び特定用途向けモジュールを含み、マルチレイヤー・マルチチップ・モジュールをも含むことができる。そのような回路は、さらにクロック、テレビジョン、携帯電話、パーソナル・コンピュータ、自動車、産業制御システム、航空機などの多様な電子システムのサブ構成要素になることができる。
【0056】
相対的な高さの関係を利用して、この開示内で互いの様々な構成の位置(例えば、上方に、下方になどが使用される)を説明していることに留意すべきである。そのような用語は構成要素間の相対的関係を示しているだけであって、外部基準系に対する構成要素の関係を示しているのではないことを理解すべきである。したがって、例えば、別の構成に対して上方に突き出ているとして本明細書で説明した構成は、実際には、外部基準系にいる観察者にはその別の構成に対して下方に延びているように見えることがある。
【図面の簡単な説明】
【0057】
【図1】従来技術の前処理段階で示される半導体ウェハ断片の断面図である。
【図2】図1に続く従来技術の処理段階で示される図1のウェハ断片の図である。
【図3】本発明の例示的な方法の前処理段階で示される半導体ウェハ断片の断面図である。
【図4】図3に続く処理段階で示される図3のウェハ断片の図である。
【図5】図4に続く処理段階で示される図3のウェハ断片の図である。
【図6】図3とは別の、前処理段階で示される半導体ウェハ断片の断面図である。
【図7】図6に続く処理段階で示される図6のウェハ断片の図である。
【図8】図7に続く処理段階で示される図6のウェハ断片の図である。
【図9】図8に続く処理段階で示される図6のウェハ断片の図である。
【図10】図7〜9を参照しながら前に説明した実施の形態とは別の、本発明の実施の形態による、図6に続く処理段階で示される図6のウェハ断片の図である。
【図11】本発明の第4の態様による、図4に続く処理段階で示される図3のウェハ断片の図である。
【図12】本発明の第4の態様による、図11に続く処理段階で示される図3のウェハ断片の図である。
【図13】本発明の例示的な用途を示すコンピュータの図である。
【図14】図13のコンピュータのマザーボードの特定の機構を示すブロック図である。
【図15】本発明の例示的な態様による電子システムのハイレベルブロック図である。
【図16】本発明の態様による例示的なメモリ・デバイスの簡略化されたブロック図である。
【特許請求の範囲】
【請求項1】
電気的接続部を形成する半導体処理方法であって、
無電解メッキに適した表面、該表面上の層、及び、前記層によって支持される導電性ノードを有する半導体基板を設けるステップと、
前記層を通って前記表面まで開口を形成するステップであって、前記開口の周辺部が前記導電性ノードの導電性部分を含むステップと、
前記開口内を及び前記の適した表面から導電性材料を無電解メッキするステップであって、前記無電解メッキされた材料が前記導電性ノードへの電気的接続部を形成するステップと、
を含む方法。
【請求項2】
前記層が電気絶縁性である、請求項1に記載の方法。
【請求項3】
絶縁性材料が前記ノード上にあり、前記開口が前記絶縁性材料を通って延びる、請求項1に記載の方法。
【請求項4】
前記ノード上の前記絶縁性材料が前記ノードを支持する前記層の一部である、請求項1に記載の方法。
【請求項5】
前記層が2つ以上の電気絶縁層のスタックによって構成され、前記開口が前記スタックを通って延びる、請求項2に記載の方法。
【請求項6】
前記層がBPSGを含む、請求項2に記載の方法。
【請求項7】
前記開口が少なくとも約3ミクロンの深さまで形成される、請求項1に記載の方法。
【請求項8】
前記無電解メッキされる導電性材料が、ニッケルとコバルトのうちの一方又は両方を含む、請求項1に記載の方法。
【請求項9】
前記ノードが導電層を含み、前記開口が前記導電層を通って延びる、請求項1に記載の方法。
【請求項10】
前記半導体基板が前記無電解メッキに適した表面を有する構造を支持する単結晶シリコン・ベースを含む、請求項1に記載の方法。
【請求項11】
前記構造が前記単結晶シリコン・ベース上のブロックであり、前記無電解メッキに適した表面が前記ブロックの最上部の表面である、請求項10に記載の方法。
【請求項12】
前記構造が前記単結晶シリコン・ベース上のブロックであり、前記無電解メッキに適した表面が、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含む、請求項11に記載の方法。
【請求項13】
前記構造が前記単結晶シリコン・ベース上のブロックであり、前記無電解メッキに適した表面がニッケルとコバルトのうちの一方又は両方を含む、請求項11に記載の方法。
【請求項14】
電気的接続部を形成する半導体処理方法であって、
電気絶縁性材料及び1対の電気的ノードを支持する半導体基板を設けるステップであって、前記電気的ノードが第1のノード及び第2のノードであり、第1の開口が前記電気絶縁性材料を通って前記第1のノードまで延び、第2の開口が前記電気絶縁性材料を通って前記第2のノードまで延び、前記第1のノードが前記基板上の第1の高さにあり、前記第2のノードが前記基板上の第2の高さにあり、前記第1の高さが前記第2の高さよりも小さく、したがって、前記第1の開口が前記第2の開口よりも深く、前記第1の電気的ノードが前記第1の開口内に露出された第1の表面を有し、前記第2の電気的ノードが前記第2の開口内に露出された第2の表面を有し、前記第1の開口が無電解メッキに適し、前記第2の表面が無電解メッキに適さないステップと、
前記第2高さとほぼ同じである、前記第1の開口内の高さまで延びる第1の導電性材料プラグを形成するように、第1の導電性材料を前記第1の開口内で前記第1の表面から無電解メッキするステップと、
前記第2の表面を無電解メッキに適するようにするために前記第2の表面を活性化するステップと、
前記第2の表面を活性化した後、第2の導電性材料を前記第1及び第2の開口内に無電解メッキするステップであって、前記第1の開口内の前記第2の導電性材料が前記第1の導電性材料プラグから上方に延びる第2の導電性材料プラグを形成し、前記第2の開口内の前記第2の材料が前記第2の表面から上方に延びる第2の導電性材料プラグを形成するステップと、
を含む方法。
【請求項15】
前記第1の導電性材料及び前記第2の導電性材料が組成的に互いに同じである、請求項14に記載の方法。
【請求項16】
前記第1及び第2の開口内の前記第2の導電性材料プラグが、前記電気絶縁性材料の上部表面まで延びる、請求項14に記載の方法。
【請求項17】
前記第1及び第2の開口内の前記第2の導電性材料プラグが前記電気絶縁性材料の上部表面を越えて上方に延びる、請求項14に記載の方法。
【請求項18】
前記第1のノードがディジット線の一部であり、前記第2のノードがキャパシタ電極の一部である、請求項14に記載の方法。
【請求項19】
キャパシタ電極とディジット線とに対する電気的接続部を形成する半導体処理方法であって、
半導体基板を設けるステップであって、前記半導体基板がディジット線及びスペーサ構造を支持し、前記ディジット線が領域を含み、前記スペーサ構造が別の領域を含み、前記ディジット線領域が上部表面を有し、前記スペーサ構造領域が別の上部表面を有し、前記ディジット線領域上部表面が前記スペーサ構造領域上部表面と前記基板上でほぼ同じ高さであり、前記半導体基板が前記ディジット線領域上の第1の絶縁性材料と前記スペーサ構造領域上の第2の絶縁性材料とを含み、前記半導体基板が前記基板によって支持されたキャパシタ電極を含むステップと、
開口を前記第1の絶縁性材料及び前記第2の絶縁性材料を通して形成するステップであって、前記第1の絶縁性材料を通る前記開口が第1の開口であって前記ディジット線領域の前記上部表面まで延び、前記第2の絶縁性材料を通る前記開口が第2の開口であって前記スペーサ構造領域の前記上部表面まで延び、前記第2の開口が前記キャパシタ電極の導電性部分を含む周辺部を有するステップと、
導電性材料を前記第1及び第2の開口内に無電解メッキするステップであって、前記無電解メッキが前記ディジット線領域及びスペーサ構造領域の前記上部表面から始まり、前記無電解メッキ材料が前記第1の開口中の前記ディジット線への電気的接続部を形成し、前記第2の開口中の前記キャパシタ電極への電気的接続部を形成するステップと
を含む処理方法。
【請求項20】
前記キャパシタ電極がTiN、WN、WSi、導電性にドープされたシリコンのうちの1つ又は複数を含み、これら挙げられた組成が前記組成内の前記元素の特定の化学量論に関してではなくそこに含まれる前記元素に関して示される、請求項19に記載の方法。
【請求項21】
前記スペーサ構造がダミー構造である、請求項19に記載の方法。
【請求項22】
前記第1の絶縁性材料及び前記第2の絶縁性材料が共通の層によって構成される、請求項19に記載の方法。
【請求項23】
前記共通の層がBPSGを含む、請求項22に記載の方法。
【請求項24】
前記共通の層が前記ディジット線領域及びスペーサ構造領域上に少なくとも約3ミクロンの厚さを有する、請求項22に記載の方法。
【請求項25】
第2の開口が前記キャパシタ電極を通って延びる、請求項22に記載の方法。
【請求項26】
前記第2の開口が前記キャパシタ電極のセグメントを通って延び、前記共通の層が前記キャパシタ電極の前記セグメント上に約1ミクロン以下の厚さを有する、請求項24に記載の方法。
【請求項27】
前記キャパシタ電極がキャパシタ・プレート電極であり、さらに、
前記基板によって支持されたキャパシタ記憶ノード電極を形成するステップと、
前記キャパシタ記憶ノード電極上に少なくとも1つの誘電材料を形成するステップと、
前記少なくとも1つの誘電材料上に前記キャパシタ・プレート電極を形成するステップと、
を含む、請求項19に記載の方法。
【請求項28】
前記第2の開口が前記キャパシタ・プレート電極及び前記少なくとも1つの誘電材料を通って延びるが、前記キャパシタ記憶ノード電極を通って延びない、請求項27に記載の方法。
【請求項29】
前記ディジット線領域及びスペーサ構造領域の前記上部表面が、前記層の形成より前に互いに前記同じ組成を有する、請求項19に記載の方法。
【請求項30】
前記ディジット線領域及びスペーサ構造領域の前記上部表面が、前記層の前記形成より前に前記無電解メッキに適した組成を有する、請求項29に記載の方法。
【請求項31】
前記無電解メッキに適した前記組成が、パラジウム、銀、亜鉛、ニッケル及びコバルトのうちの1つ又は複数を含む、請求項30に記載の方法。
【請求項32】
前記無電解メッキに適した前記組成が、ニッケルとコバルトのうちの一方又は両方を含む、請求項30に記載の方法。
【請求項33】
前記ディジット線領域及びスペーサ構造領域の前記上部表面が、前記層の前記形成より前に前記無電解メッキに適した組成を有しておらず、前記第1及び第2の開口の前記形成後に前記無電解メッキに適するように活性化される、請求項29に記載の方法。
【請求項34】
前記活性化が、前記無電解メッキを自発的に起こさせるように前記ディジット線領域及びスペーサ構造領域の前記上部表面上にパラジウム、銀、亜鉛、ニッケル及びコバルトのうちの1つ又は複数の十分な量を含むことを含む、請求項33に記載の方法。
【請求項35】
半導体構造であって、
半導体基板と、
前記半導体基板によって支持されたディジット線であって、第1の領域を含み、前記第1の領域が前記半導体基板上の第1の高さに上部表面を有するディジット線と、
前記半導体基板によって支持されたダミー構造であって、第2の領域を含み、前記第2の領域が前記半導体基板上の第2の高さに上部表面を有し、前記第1の高さ及び前記第2の高さが互いにほぼ同じであるダミー構造と、
前記半導体基板によって支持され且つ前記ディジット線領域上にある第1の絶縁性材料と、
前記半導体基板によって支持され且つ前記ダミー構造領域上にある第2の絶縁性材料と、
前記第2の絶縁性材料によって支持されたキャパシタ構造であって、第1のキャパシタ電極、第2のキャパシタ電極、及び、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間の少なくとも1つの誘電材料を備えるキャパシタ構造と、
前記ディジット線領域から前記第1の絶縁性材料を通って上方に延び、ある組成である第1の導電性相互接続部と、
前記ダミー構造領域から、前記第1のキャパシタ電極及び前記第2のキャパシタ電極のうちの一方だけを通り、前記第2の絶縁性材料を通って上方に延び、前記第1の導電性相互接続部と同じ組成である第2の導電性相互接続部と、
を備える半導体構造。
【請求項36】
前記第1のキャパシタ電極と前記第2のキャパシタ電極とのうちの前記一方だけがTiN、WN及びWSiのうちの1つ又は複数を含み、これら挙げられた組成が前記組成内の前記元素の特定の化学量論に関してではなくそこに含まれる前記元素に関して示される、請求項35に記載の構造。
【請求項37】
前記第1の絶縁性材料及び前記第2の絶縁性材料が共通の層によって構成される、請求項35に記載の構造。
【請求項38】
前記共通の層がBPSGを含む、請求項37に記載の構造。
【請求項39】
前記共通の層が、前記キャパシタ構造の上及び下にあり、前記共通の層が、前記ディジット線領域の近く及び前記ダミー構造領域の近くで少なくとも約3ミクロンの厚さを有する、請求項37に記載の構造。
【請求項40】
前記第2の導電性相互接続部が前記第1及び第2のキャパシタ電極のうちの前記一方だけのセグメントを通って延び、前記共通の層が前記セグメント上に約1ミクロン以下の厚さを備える、請求項39に記載の構造。
【請求項41】
前記第2の導電性相互接続部が前記少なくとも1つの誘電材料を通って延びる、請求項35に記載の構造。
【請求項42】
前記第1及び第2の導電性相互接続部の前記組成が、パラジウム、銀、亜鉛、ニッケル及びコバルトのうちの1つ又は複数を含む、請求項35に記載の構造。
【請求項43】
前記第1及び第2の導電性相互接続部の前記組成がパラジウムを含む、請求項42に記載の構造。
【請求項44】
前記第1及び第2の導電性相互接続部の前記組成が銀を含む、請求項42に記載の構造。
【請求項45】
前記第1及び第2の導電性相互接続部の前記組成が亜鉛を含む、請求項42に記載の構造。
【請求項46】
前記第1及び第2の導電性相互接続部の前記組成がニッケルを含む、請求項42に記載の構造。
【請求項47】
前記第1及び第2の導電性相互接続部の前記組成がコバルトを含む、請求項42に記載の構造。
【請求項48】
請求項42の前記構造を備えるDRAMアレイ。
【請求項49】
請求項48の前記DRAMアレイを備える電子システム。
【請求項1】
電気的接続部を形成する半導体処理方法であって、
無電解メッキに適した表面、該表面上の層、及び、前記層によって支持される導電性ノードを有する半導体基板を設けるステップと、
前記層を通って前記表面まで開口を形成するステップであって、前記開口の周辺部が前記導電性ノードの導電性部分を含むステップと、
前記開口内を及び前記の適した表面から導電性材料を無電解メッキするステップであって、前記無電解メッキされた材料が前記導電性ノードへの電気的接続部を形成するステップと、
を含む方法。
【請求項2】
前記層が電気絶縁性である、請求項1に記載の方法。
【請求項3】
絶縁性材料が前記ノード上にあり、前記開口が前記絶縁性材料を通って延びる、請求項1に記載の方法。
【請求項4】
前記ノード上の前記絶縁性材料が前記ノードを支持する前記層の一部である、請求項1に記載の方法。
【請求項5】
前記層が2つ以上の電気絶縁層のスタックによって構成され、前記開口が前記スタックを通って延びる、請求項2に記載の方法。
【請求項6】
前記層がBPSGを含む、請求項2に記載の方法。
【請求項7】
前記開口が少なくとも約3ミクロンの深さまで形成される、請求項1に記載の方法。
【請求項8】
前記無電解メッキされる導電性材料が、ニッケルとコバルトのうちの一方又は両方を含む、請求項1に記載の方法。
【請求項9】
前記ノードが導電層を含み、前記開口が前記導電層を通って延びる、請求項1に記載の方法。
【請求項10】
前記半導体基板が前記無電解メッキに適した表面を有する構造を支持する単結晶シリコン・ベースを含む、請求項1に記載の方法。
【請求項11】
前記構造が前記単結晶シリコン・ベース上のブロックであり、前記無電解メッキに適した表面が前記ブロックの最上部の表面である、請求項10に記載の方法。
【請求項12】
前記構造が前記単結晶シリコン・ベース上のブロックであり、前記無電解メッキに適した表面が、パラジウム、亜鉛、銀、ニッケル及びコバルトのうちの1つ又は複数を含む、請求項11に記載の方法。
【請求項13】
前記構造が前記単結晶シリコン・ベース上のブロックであり、前記無電解メッキに適した表面がニッケルとコバルトのうちの一方又は両方を含む、請求項11に記載の方法。
【請求項14】
電気的接続部を形成する半導体処理方法であって、
電気絶縁性材料及び1対の電気的ノードを支持する半導体基板を設けるステップであって、前記電気的ノードが第1のノード及び第2のノードであり、第1の開口が前記電気絶縁性材料を通って前記第1のノードまで延び、第2の開口が前記電気絶縁性材料を通って前記第2のノードまで延び、前記第1のノードが前記基板上の第1の高さにあり、前記第2のノードが前記基板上の第2の高さにあり、前記第1の高さが前記第2の高さよりも小さく、したがって、前記第1の開口が前記第2の開口よりも深く、前記第1の電気的ノードが前記第1の開口内に露出された第1の表面を有し、前記第2の電気的ノードが前記第2の開口内に露出された第2の表面を有し、前記第1の開口が無電解メッキに適し、前記第2の表面が無電解メッキに適さないステップと、
前記第2高さとほぼ同じである、前記第1の開口内の高さまで延びる第1の導電性材料プラグを形成するように、第1の導電性材料を前記第1の開口内で前記第1の表面から無電解メッキするステップと、
前記第2の表面を無電解メッキに適するようにするために前記第2の表面を活性化するステップと、
前記第2の表面を活性化した後、第2の導電性材料を前記第1及び第2の開口内に無電解メッキするステップであって、前記第1の開口内の前記第2の導電性材料が前記第1の導電性材料プラグから上方に延びる第2の導電性材料プラグを形成し、前記第2の開口内の前記第2の材料が前記第2の表面から上方に延びる第2の導電性材料プラグを形成するステップと、
を含む方法。
【請求項15】
前記第1の導電性材料及び前記第2の導電性材料が組成的に互いに同じである、請求項14に記載の方法。
【請求項16】
前記第1及び第2の開口内の前記第2の導電性材料プラグが、前記電気絶縁性材料の上部表面まで延びる、請求項14に記載の方法。
【請求項17】
前記第1及び第2の開口内の前記第2の導電性材料プラグが前記電気絶縁性材料の上部表面を越えて上方に延びる、請求項14に記載の方法。
【請求項18】
前記第1のノードがディジット線の一部であり、前記第2のノードがキャパシタ電極の一部である、請求項14に記載の方法。
【請求項19】
キャパシタ電極とディジット線とに対する電気的接続部を形成する半導体処理方法であって、
半導体基板を設けるステップであって、前記半導体基板がディジット線及びスペーサ構造を支持し、前記ディジット線が領域を含み、前記スペーサ構造が別の領域を含み、前記ディジット線領域が上部表面を有し、前記スペーサ構造領域が別の上部表面を有し、前記ディジット線領域上部表面が前記スペーサ構造領域上部表面と前記基板上でほぼ同じ高さであり、前記半導体基板が前記ディジット線領域上の第1の絶縁性材料と前記スペーサ構造領域上の第2の絶縁性材料とを含み、前記半導体基板が前記基板によって支持されたキャパシタ電極を含むステップと、
開口を前記第1の絶縁性材料及び前記第2の絶縁性材料を通して形成するステップであって、前記第1の絶縁性材料を通る前記開口が第1の開口であって前記ディジット線領域の前記上部表面まで延び、前記第2の絶縁性材料を通る前記開口が第2の開口であって前記スペーサ構造領域の前記上部表面まで延び、前記第2の開口が前記キャパシタ電極の導電性部分を含む周辺部を有するステップと、
導電性材料を前記第1及び第2の開口内に無電解メッキするステップであって、前記無電解メッキが前記ディジット線領域及びスペーサ構造領域の前記上部表面から始まり、前記無電解メッキ材料が前記第1の開口中の前記ディジット線への電気的接続部を形成し、前記第2の開口中の前記キャパシタ電極への電気的接続部を形成するステップと
を含む処理方法。
【請求項20】
前記キャパシタ電極がTiN、WN、WSi、導電性にドープされたシリコンのうちの1つ又は複数を含み、これら挙げられた組成が前記組成内の前記元素の特定の化学量論に関してではなくそこに含まれる前記元素に関して示される、請求項19に記載の方法。
【請求項21】
前記スペーサ構造がダミー構造である、請求項19に記載の方法。
【請求項22】
前記第1の絶縁性材料及び前記第2の絶縁性材料が共通の層によって構成される、請求項19に記載の方法。
【請求項23】
前記共通の層がBPSGを含む、請求項22に記載の方法。
【請求項24】
前記共通の層が前記ディジット線領域及びスペーサ構造領域上に少なくとも約3ミクロンの厚さを有する、請求項22に記載の方法。
【請求項25】
第2の開口が前記キャパシタ電極を通って延びる、請求項22に記載の方法。
【請求項26】
前記第2の開口が前記キャパシタ電極のセグメントを通って延び、前記共通の層が前記キャパシタ電極の前記セグメント上に約1ミクロン以下の厚さを有する、請求項24に記載の方法。
【請求項27】
前記キャパシタ電極がキャパシタ・プレート電極であり、さらに、
前記基板によって支持されたキャパシタ記憶ノード電極を形成するステップと、
前記キャパシタ記憶ノード電極上に少なくとも1つの誘電材料を形成するステップと、
前記少なくとも1つの誘電材料上に前記キャパシタ・プレート電極を形成するステップと、
を含む、請求項19に記載の方法。
【請求項28】
前記第2の開口が前記キャパシタ・プレート電極及び前記少なくとも1つの誘電材料を通って延びるが、前記キャパシタ記憶ノード電極を通って延びない、請求項27に記載の方法。
【請求項29】
前記ディジット線領域及びスペーサ構造領域の前記上部表面が、前記層の形成より前に互いに前記同じ組成を有する、請求項19に記載の方法。
【請求項30】
前記ディジット線領域及びスペーサ構造領域の前記上部表面が、前記層の前記形成より前に前記無電解メッキに適した組成を有する、請求項29に記載の方法。
【請求項31】
前記無電解メッキに適した前記組成が、パラジウム、銀、亜鉛、ニッケル及びコバルトのうちの1つ又は複数を含む、請求項30に記載の方法。
【請求項32】
前記無電解メッキに適した前記組成が、ニッケルとコバルトのうちの一方又は両方を含む、請求項30に記載の方法。
【請求項33】
前記ディジット線領域及びスペーサ構造領域の前記上部表面が、前記層の前記形成より前に前記無電解メッキに適した組成を有しておらず、前記第1及び第2の開口の前記形成後に前記無電解メッキに適するように活性化される、請求項29に記載の方法。
【請求項34】
前記活性化が、前記無電解メッキを自発的に起こさせるように前記ディジット線領域及びスペーサ構造領域の前記上部表面上にパラジウム、銀、亜鉛、ニッケル及びコバルトのうちの1つ又は複数の十分な量を含むことを含む、請求項33に記載の方法。
【請求項35】
半導体構造であって、
半導体基板と、
前記半導体基板によって支持されたディジット線であって、第1の領域を含み、前記第1の領域が前記半導体基板上の第1の高さに上部表面を有するディジット線と、
前記半導体基板によって支持されたダミー構造であって、第2の領域を含み、前記第2の領域が前記半導体基板上の第2の高さに上部表面を有し、前記第1の高さ及び前記第2の高さが互いにほぼ同じであるダミー構造と、
前記半導体基板によって支持され且つ前記ディジット線領域上にある第1の絶縁性材料と、
前記半導体基板によって支持され且つ前記ダミー構造領域上にある第2の絶縁性材料と、
前記第2の絶縁性材料によって支持されたキャパシタ構造であって、第1のキャパシタ電極、第2のキャパシタ電極、及び、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間の少なくとも1つの誘電材料を備えるキャパシタ構造と、
前記ディジット線領域から前記第1の絶縁性材料を通って上方に延び、ある組成である第1の導電性相互接続部と、
前記ダミー構造領域から、前記第1のキャパシタ電極及び前記第2のキャパシタ電極のうちの一方だけを通り、前記第2の絶縁性材料を通って上方に延び、前記第1の導電性相互接続部と同じ組成である第2の導電性相互接続部と、
を備える半導体構造。
【請求項36】
前記第1のキャパシタ電極と前記第2のキャパシタ電極とのうちの前記一方だけがTiN、WN及びWSiのうちの1つ又は複数を含み、これら挙げられた組成が前記組成内の前記元素の特定の化学量論に関してではなくそこに含まれる前記元素に関して示される、請求項35に記載の構造。
【請求項37】
前記第1の絶縁性材料及び前記第2の絶縁性材料が共通の層によって構成される、請求項35に記載の構造。
【請求項38】
前記共通の層がBPSGを含む、請求項37に記載の構造。
【請求項39】
前記共通の層が、前記キャパシタ構造の上及び下にあり、前記共通の層が、前記ディジット線領域の近く及び前記ダミー構造領域の近くで少なくとも約3ミクロンの厚さを有する、請求項37に記載の構造。
【請求項40】
前記第2の導電性相互接続部が前記第1及び第2のキャパシタ電極のうちの前記一方だけのセグメントを通って延び、前記共通の層が前記セグメント上に約1ミクロン以下の厚さを備える、請求項39に記載の構造。
【請求項41】
前記第2の導電性相互接続部が前記少なくとも1つの誘電材料を通って延びる、請求項35に記載の構造。
【請求項42】
前記第1及び第2の導電性相互接続部の前記組成が、パラジウム、銀、亜鉛、ニッケル及びコバルトのうちの1つ又は複数を含む、請求項35に記載の構造。
【請求項43】
前記第1及び第2の導電性相互接続部の前記組成がパラジウムを含む、請求項42に記載の構造。
【請求項44】
前記第1及び第2の導電性相互接続部の前記組成が銀を含む、請求項42に記載の構造。
【請求項45】
前記第1及び第2の導電性相互接続部の前記組成が亜鉛を含む、請求項42に記載の構造。
【請求項46】
前記第1及び第2の導電性相互接続部の前記組成がニッケルを含む、請求項42に記載の構造。
【請求項47】
前記第1及び第2の導電性相互接続部の前記組成がコバルトを含む、請求項42に記載の構造。
【請求項48】
請求項42の前記構造を備えるDRAMアレイ。
【請求項49】
請求項48の前記DRAMアレイを備える電子システム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
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【図10】
【図11】
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【図14】
【図15】
【図16】
【公表番号】特表2007−533134(P2007−533134A)
【公表日】平成19年11月15日(2007.11.15)
【国際特許分類】
【出願番号】特願2007−507341(P2007−507341)
【出願日】平成17年3月23日(2005.3.23)
【国際出願番号】PCT/US2005/009781
【国際公開番号】WO2005/104190
【国際公開日】平成17年11月3日(2005.11.3)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(595168543)マイクロン テクノロジー, インク. (444)
【Fターム(参考)】
【公表日】平成19年11月15日(2007.11.15)
【国際特許分類】
【出願日】平成17年3月23日(2005.3.23)
【国際出願番号】PCT/US2005/009781
【国際公開番号】WO2005/104190
【国際公開日】平成17年11月3日(2005.11.3)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(595168543)マイクロン テクノロジー, インク. (444)
【Fターム(参考)】
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