電磁波照射検出回路、半導体装置、ＩＣカード
【課題】 利便性を低下させることなく高セキュリティ性の実現が可能な半導体装置を提供する。
【解決手段】 一端に電源電圧ＶＣＣ、他端に接地電圧が印加された２つの直列回路ＳＣ１及びＳＣ２を有する。各直列回路は、抵抗とフラッシュメモリトランジスタとで構成される。コンパレータ７１の反転入力端子７２ｉｍには第１対象電圧ＶＯＵＴ１が、反転入力端子７２ｉｐには第１対象電圧ＶＯＵＴ２が夫々入力され、両者の大小関係に基づいて検出信号ＥＲＲが出力される。電磁波が照射されていない状態の下での検出信号ＥＲＲの電圧レベルと、電磁波が照射された状態下での検出信号ＥＲＲの電圧レベルとが変化するように、両抵抗Ｒ１及びＲ２の抵抗値、及び両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を所定の条件下に調整する。
【解決手段】 一端に電源電圧ＶＣＣ、他端に接地電圧が印加された２つの直列回路ＳＣ１及びＳＣ２を有する。各直列回路は、抵抗とフラッシュメモリトランジスタとで構成される。コンパレータ７１の反転入力端子７２ｉｍには第１対象電圧ＶＯＵＴ１が、反転入力端子７２ｉｐには第１対象電圧ＶＯＵＴ２が夫々入力され、両者の大小関係に基づいて検出信号ＥＲＲが出力される。電磁波が照射されていない状態の下での検出信号ＥＲＲの電圧レベルと、電磁波が照射された状態下での検出信号ＥＲＲの電圧レベルとが変化するように、両抵抗Ｒ１及びＲ２の抵抗値、及び両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を所定の条件下に調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部からの電磁波照射を検知する電磁波照射検出回路、及びこの電磁波照射検出回路を備える半導体装置、ＩＣカードに関する。
【背景技術】
【０００２】
近年、普段の生活において、キャッシュカード、クレジットカード、或いは、プリペイドカード等を使用する機会が増えている。このようなカードに対し、従前は情報を記憶するために磁気カードが利用されていたが、個人情報に関する取り扱いをより慎重に行う観点から、近年、磁気カードに替わってセキュリティ対策を取り易いＩＣカードが利用されるようになって来ている。ＩＣカードには、通常、情報を記憶するために電源を遮断しても記憶が保持される不揮発性半導体記憶装置が使用されており、この不揮発性半導体記憶装置としてＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）、或いはフラッシュメモリを用いたＩＣカードが従来より提供されている。
【０００３】
図８は、典型的な従来のＩＣカード９０の概略的構成を示すブロック図である。ＩＣカード用ＬＳＩの内部ブロックは、演算及びデータ格納部４０、非接触インタフェース１０、接触インタフェース６０、パワーオンリセット回路８０、及びアンテナ１５を備えて構成される。
【０００４】
非接触インタフェース１０は、整流回路１１、変調回路１２、復調回路１３、クロック分離回路１４、レギュレータ１６、レギュレータ１７、及びプロトコル制御回路１８を備える。接触インタフェース６０は、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）６１を備える。演算及びデータ格納部４０は、通常のマイクロコンピュータの構成と殆ど同じであり、ＣＰＵ４１、ＲＯＭ４２、ＲＡＭ４３、及びフラッシュマクロ２０を備える。ＲＯＭ４２はプログラムを格納するものであり、ＲＡＭ４３はワーキングメモリとして演算中に使用される。フラッシュマクロ２０はプログラムを格納、またはデータを保持するのに使用される。
【０００５】
尚、フラッシュマクロ２０は、外部からの電磁波照射を検出する電磁波照射検出回路７０を内部に備える。当該回路７０の構成については後述する。
【０００６】
以下、上記構成を有する非接触型ＩＣカード９０に内装されるＩＣモジュールの基本的動作について、図８を参照して説明する。
【０００７】
先ず、外部のリーダライタ装置（図示せず）より非接触ＩＣカード９０の制御信号が電磁波に変換されて与えられる。非接触ＩＣカードが、当該電磁波に変換された制御信号を受信すると、非接触ＩＣカード９０内部に埋め込まれたアンテナ１５において電磁誘導を生じさせる。この電磁誘導により発生した信号は、演算及びデータ格納部４０を動作させるための供給電力、クロック信号、制御信号に変換される。
【０００８】
又、前記電磁誘導により発生した信号は、整流回路１１を介して正の電圧に変換され、更にレギュレータ１６（ＶＰＰを発生）、レギュレータ１７（ＶＣＣを発生）を介して平滑化され、演算及びデータ格納部４０に電源電圧として供給される。尚、一般的なＩＣモジュールの電源電圧（ＶＣＣ及びＶＰＰ）は５Ｖ或いは３Ｖである。
【０００９】
又、前記電磁誘導により発生した信号は、クロック分離回路１４により、内部クロックに変換される。内部クロックの周波数はおよそ１ＭＨｚ〜１５ＭＨｚである。
【００１０】
更に、前記電磁誘導により発生した信号は、復調回路１３を通して、プロトコル制御回路１８に入力される。プロトコル制御回路１８は、非接触ＩＣカードの通信プロトコル（例えば近傍型非接触ＩＣカードの場合、ＴｙｐｅＡ、ＴｙｐｅＢ、ＴｙｐｅＣ）の制御、およびＣＰＵ４１とデータの送受信を行う。ＣＰＵ４１は、前記データに基づき、ＲＯＭ４２、ＲＡＭ４３、フラッシュマクロ２０を制御し演算等の処理を行う。ＣＰＵ４１で演算された結果は、プロトコル制御回路１８を介して、変調回路１２により変調され、所定の帯域を持った交流信号に変換された後、アンテナ１５から電磁波として出力される。外部のリーダライタ装置はこの電磁波を受け取り、リーダライタ装置内の復調回路を通して信号に変換し、ＩＣカードとの情報の授受を完了する。
【００１１】
パワーオンリセット回路８０は主に非接触動作におけるリセット信号を出力する回路である。ＩＣカード９０がリーダライタ装置に対して所定範囲内の距離に近接すると、リーダライタ装置から発せされる電磁波が電磁誘導されることで生成される電圧が上昇する。この電圧に基づいて生成される電源電圧ＶＣＣが所望の電圧に達した場合（例えば２．３Ｖ）、リセット状態が解除される。
【００１２】
一方、外部リセット信号ＲＳＴは、接触動作時におけるリセット信号である。接触型のリーダライタ装置により制御される。電圧値が所定のレベルを下回ると外部リセット信号ＲＳＴが活性化される（ロウアクティブ）。
【００１３】
尚、パワーオンリセット回路８０の出力信号、並びに外部リセット信号ＲＳＴ（の否定信号）は、共に内部で論理和回路で構成されるリセット信号生成回路９によってＯＲ接続されている。このリセット信号生成回路９の出力信号がリセット信号ＲＳＴ１として演算及びデータ格納部４０に与えられる。演算及びデータ格納部４０は、活性状態であるリセット信号ＲＳＴ１が与えられると、リセット処理を実行する。リセット信号生成回路９に入力される電磁波照射検出回路７０からの出力信号ＥＲＲについては後述する。
【００１４】
上述したように、近年のＩＣカードには不揮発性半導体記憶装置が搭載されており、当該記憶装置内において種々の情報が記録されている。かかる情報には、暗証番号等の個人情報の他、秘密保持の必要性の高い情報が含まれているため、これらの情報の改ざんや漏洩等の不正目的のために外部からＩＣカード内の当該記憶装置に対してアクセスが行われることを防止する措置を施す必要性がある。
【００１５】
ＩＣカードに対して電磁波等の照射による回路動作の不正な解析を阻止し、内部データの漏洩、改ざん、並びに複製等の防止に関する従来の技術としては下記特許文献１に開示されているものがある。特許文献１に記載の半導体装置は、半導体基板上に形成された集積回路に対して照射される電磁波を検出するための不揮発性メモリを含む検出回路（以下、「電磁波照射検出回路」と記載）を備えており、前記不揮発性メモリの読み出した値が所定の値と一致しない場合に以降の動作を停止させるものである。以下、図面を参照して、特許文献１に記載されている電磁波照射検出回路の基本的動作について説明を行う。尚、この電磁波照射検出回路は、図８に示されている電磁波照射検出回路７０に相当する。
【００１６】
図９は、従来の電磁波照射検出回路７０の概略的構成を示す回路ブロック図である。図９に示される電磁波等検出回路７０は、抵抗Ｒ１、フラッシュメモリトランジスタ７１、及び比較回路７４を備えて構成される。
【００１７】
抵抗Ｒ１とフラッシュメモリトランジスタ７１とは、直列に配列されて直列回路を構成している。より具体的には、抵抗Ｒ１の一端に電源電圧ＶＣＣが印加され、抵抗Ｒ１の他端にフラッシュメモリトランジスタ７１のドレインが接続され、フラッシュメモリトランジスタ７１のソースが接地されている。尚、この電源電圧ＶＣＣは、フラッシュメモリトランジスタ７１のゲートにも印加される構成である。
【００１８】
比較回路７４は、コンパレータ７２と否定回路７３とで構成される。コンパレータ７２は、反転入力端子７２ｉｍ、非反転入力端子７２ｉｐ、及び出力端子７２ｏを備える。反転入力端子７２ｉｍには所定の基準電圧ＶＲＥＦが入力される。又、非反転入力端子７２ｉｐには、抵抗Ｒ１とフラッシュメモリトランジスタ７１の接続ノードが示す電圧（以下、「対象電圧」と記載する）ＶＯＵＴが印加される。そして、非反転入力端子７２ｉｐに入力される対象電圧ＶＯＵＴと、反転入力端子７２ｉｍに入力される基準電圧ＶＲＥＦとを比較し、その大小関係に基づく２値の電圧信号を出力端子７２ｏから出力する。ここでは、ＶＯＵＴ＞ＶＲＥＦの場合には出力端子７２ｏから高レベル電圧（例えば３Ｖ）を出力し、逆にＶＯＵＴ＜ＶＲＥＦの場合には出力端子７２ｏから低レベル電圧（例えば接地電圧）を出力するものとする。又、否定回路７３は、コンパレータ７２の出力端子７２ｏから出力される電圧が入力され、入力電圧の高低の結果を反転し、検出信号ＥＲＲとして出力する。即ち、電磁波照射検出回路７０は、ＶＯＵＴ＞ＶＲＥＦの場合には検出信号ＥＲＲとして低レベル電圧（例えば接地電圧）を出力し、ＶＯＵＴ＜ＶＲＥＦの場合には検出信号ＥＲＲとして高レベル電圧（例えば３Ｖ）を出力する。
【００１９】
図９に示されるような構成を有する電磁波照射検出回路７０に対し、電磁波が照射されることによる対象電圧ＶＯＵＴの変化について以下に説明する。
【００２０】
電磁波が照射されることによる対象電圧ＶＯＵＴの変化を説明するに際し、先ず、フラッシュメモリトランジスタの動作原理について説明を行う。図１０は、フラッシュメモリトランジスタ７１の概念的な構造図である。図１０に示されるように、フラッシュメモリトランジスタ７１は、コントロールゲート５１、フローティングゲート５２、ソース５３、及びドレイン５４の各電極（端子）を備える。
【００２１】
フラッシュメモリトランジスタ７１は、フローティングゲート５２内の電子の多寡によって閾値電圧が変化するため、この閾値電圧の大小によって書き込み状態と消去状態を夫々定義することで、２値或いは多値の情報の記憶が可能となる。即ち、フローティングゲート５２内に蓄積されている電荷（以下、電子とする）が多い状態を書き込み状態とし、電子が蓄積されていない状態（又は蓄積されている電子が少ない状態）を消去状態とすることで、フローティングゲート５２内に対して電子（ホットエレクトロン）の注入によって情報の書き込みが行われ、逆にフローティングゲート５２内に蓄積されている電子が引き抜かれることで情報の消去が行われることとなる。
【００２２】
例えば、フラッシュメモリトランジスタ７１に対して情報の書き込みを行う場合には、コントロールゲート５１に高電圧（例えば１２Ｖ）を、ドレイン５４に高電圧（例えば７Ｖ）を、ソース５３に低電圧（例えば０Ｖ）を夫々印加することで、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲート５２に注入することにより行う。
【００２３】
逆に、フラッシュメモリトランジスタ７１に書き込まれている情報の消去を行う場合には、コントロールゲート５１に低電圧（例えば０Ｖ）を、ドレイン５４に低電圧（例えば０Ｖ）を、ソース５３に高電圧（例えば１２Ｖ）を夫々印加し、フローティングゲート５２とソース５３間に高電界を発生させ、トンネル現象を利用してフローティングゲート５２内の電子をソース側に引き抜くことにより行う。
【００２４】
又、フラッシュメモリトランジスタ７１から情報の読み出しを行う場合には、コントロールゲート５１に高電圧（例えば５Ｖ）を、ドレイン５４に低電圧（例えば１Ｖ）を、ソース５３に低電圧（例えば０Ｖ）を夫々印加し、ドレイン５４を流れるドレイン電流の大小を内部のセンスアンプによって増幅して、データの「１」及び「０」の判定（２値データの場合）を行う。上記電圧が印加された場合、フローティングゲート５２に電子が蓄積されている（情報が書き込まれている）場合には、閾値電圧が高いため、フラッシュメモリトランジスタ７１のオン抵抗が大きく、これによって前記ドレイン電流は小さくなる。逆に、フローティングゲート５２に電子が蓄積されていない又は蓄積電子量が少ない（情報が消去されている）場合には、閾値電圧が低いため、フラッシュメモリトランジスタ７１のオン抵抗が小さく、これによって前記ドレイン電流は大きくなる。従って、ドレイン電流の大小を検出することで、フラッシュメモリトランジスタ７１の記憶状態の判別が可能となる。
【００２５】
ＩＣカードに備えられる不揮発性半導体記憶装置（フラッシュマクロ２０）は、上述したフラッシュメモリトランジスタ７１を一のメモリセルとし、かかるメモリセルを行方向並びに列方向に複数配列することで構成されたメモリセルアレイによって実現されている。図１１は、図１０に示すフラッシュメモリトランジスタ７１をマトリクス状に配列して構成されたメモリセルアレイの概略構成図である。
【００２６】
図１１では、上述したフラッシュメモリトランジスタ７１と同一の構成を有するトランジスタをｍ行ｎ列のマトリクス状に配列したものである。図１１に示されるメモリセルアレイ２０ａは、行方向に延伸する複数のワード線ＷＬ１、ＷＬ２、…、ＷＬｍと、列方向に延伸する複数のビット線ＢＬ１、ＢＬ２、…、ＢＬｎ、及びソース線ＳＬを備える。そして、同一行のフラッシュメモリトランジスタの各コントロールゲート夫々が同一のワード線に接続され、同一列のフラッシュメモリトランジスタの各ドレイン夫々が同一のビット線に接続され、全てのトランジスタのソースが共通のソース線ＳＬに接続される。
【００２７】
このように構成されるメモリセルアレイを有するフラッシュメモリに対し、書き込み、消去、読み出し対象となるメモリセルに接続されているワード線、ビット線、並びにソース線を介して夫々処理に応じた上記電圧を印加することで、選択メモリセルに対する情報の書き込み、消去、或いは読み出しの各処理を実行する。
【００２８】
上述したような原理に基づいて情報の記憶を行うフラッシュメモリは、フローティングゲート５２内に蓄積された電子の多寡によって書き込み状態と消去状態の区別を行う構成であるところ、フローティングゲート５２が周囲の導電性材料と絶縁状態にある（フローティング状態にある）構成であるため、一度フローティングゲート５２内に注入された電子は新たな電圧印加を行わない限り当該フローティングゲート５２内に安定的に留まり、
又、新たな電圧印加を行わない限り外部の導電性材料から電子がフローティングゲート５２内に注入されるようなことはなく、これによって情報を安定的に保持することができる構成である。
【００２９】
ところが、このようなフラッシュメモリに対して外部より電磁波が照射されると、照射された電磁波に含まれるエネルギがフローティングゲート５２に与えられる結果、フローティングゲート５２内に蓄積されている電子が高エネルギ状態となり、フローティングゲート５２外に脱出するという事態が起こり得る。このような事態が発生すると、正しく書き込まれていた情報が不正に消去されたり、書換えられたり、或いは読み出されるという懸念が招来する。
【００３０】
図９に示される電磁波照射検出回路７０は、このような懸念に対処すべく、電磁波が照射された場合にフラッシュメモリセルトランジスタの閾値電圧が変化することを利用して、閾値電圧の変化を検知することで電磁波の照射を検出することを可能にするものである。
【００３１】
図９に示されるような回路構成において、電磁波が照射されていない状態（以下、「非照射状態」と記載）の下で、対象電圧ＶＯＵＴが基準電圧ＶＲＥＦよりも大きい値（ＶＯＵＴ＞ＶＲＥＦ）を示すように、抵抗Ｒ１及びフラッシュメモリトランジスタ７１の閾値電圧を予め設定しているものとする。この場合、上述したように、電磁波照射検出回路７０から出力される検出信号ＥＲＲは低レベル電圧を示す。
【００３２】
ここで、電磁波が照射されることでフローティングゲート５２内に蓄積されている電子がフローティングゲート５２外に脱出したとする。このとき、フラッシュメモリトランジスタ７１の閾値電圧が低下し、これによってフラッシュメモリトランジスタ７１のオン抵抗（以下、適宜「ＲＯＮ」と符号を付す）も減少する。図９に示される対象電圧ＶＯＵＴは、電源電圧ＶＣＣを抵抗Ｒ１とオン抵抗ＲＯＮの抵抗比で分圧することで算出される値となるため、オン抵抗ＲＯＮが低下すると、抵抗Ｒ１の両端の電位差が大きくなる。この結果、抵抗Ｒ１とフラッシュメモリトランジスタ７１のドレインの接続ノードの電圧で定義される対象電圧ＶＯＵＴは、電源電圧ＶＣＣから抵抗Ｒ１の両端の電位差に相当する電圧が低下した値と算出できるため、かかるＶＯＵＴの値はオン抵抗ＲＯＮの低下に伴って減少することとなる。
【００３３】
ここで、電磁波が照射されることで対象電圧ＶＯＵＴが基準電圧ＶＲＥＦを下回る程度に低下した場合、コンパレータ７２の出力端子からは低レベル電圧が出力されるため、かかる信号が反転される結果、高レベル電圧の検出信号ＥＲＲが電磁波照射検出回路７０から出力されることとなる。つまり、電磁波照射検出回路７０からの出力される検出信号ＥＲＲが高レベル電圧であることを検出することにより、電磁波が照射されたことを認識することができる。
【００３４】
尚、図８に示されるように、電磁波等検出回路７０の出力信号であるＥＲＲは、接触動作時における外部リセット信号ＲＳＴの反転信号、並びに非接触動作時におけるリセット信号であるパワーオンリセット回路８０の出力信号と共に、論理和回路で構成されるリセット信号生成回路９においてＯＲ接続されており、このリセット信号生成回路９の出力信号がリセット信号ＲＳＴ１として演算及びデータ格納部４０に与えられる構成である。従って、電磁波照射検出回路７０によって電磁波の照射が検出された場合、高レベル電圧のＥＲＲ信号がリセット信号生成回路９を介してリセット信号ＲＳＴ１として演算及びデータ格納部４０に与えられ、これによって演算及びデータ格納部４０はリセット処理が実行される。即ち、電磁波の照射を検出すると、演算及びデータ格納部４０は強制的にリセット状態となるため、電磁波の照射によって内部の記録情報に対する不正な書換え、消去、或いは読み出し等が行われることを防止することができる。
【００３５】
【特許文献１】特開２００５−１４９４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
ところが、上記従来構成においては、電源電圧ＶＣＣが変動した場合に、電磁波照射検出回路７０が所望の動作を実現しない場合があった。
【００３７】
即ち、図９における構成において、例えば不正の目的により電源電圧ＶＣＣが仕様値よりも高く設定された場合、フラッシュメモリトランジスタ７１のゲート電圧がこれに伴って高くなる。すると、フラッシュメモリトランジスタ７１（を含む直列回路）を流れる電流が増加することとなり、この結果、抵抗Ｒ１の両端における電圧降下が大きくなるため、対象電圧ＶＯＵＴの値は低下する。これにより、対象電圧ＶＯＵＴが基準電圧ＶＲＥＦよりも小さい値になりやすく（ＶＯＵＴ＜ＶＲＥＦ）、この結果、電磁波照射検出回路７０から出力される検出信号ＥＲＲは高レベルを出力しやすくなる。
【００３８】
逆に、電源電圧ＶＣＣが使用値よりも低く設定された場合、フラッシュメモリトランジスタ７１のゲート電圧がこれに伴って低くなるため、フラッシュメモリトランジスタ７１（を含む直列回路）を流れる電流が減少し、対象電圧ＶＯＵＴの値は上昇する。これにより、対象電圧ＶＯＵＴが基準電圧ＶＲＥＦよりも大きい値になりやすく（ＶＯＵＴ＞ＶＲＥＦ）、この結果、電磁波照射検出回路７０から出力される検出信号ＥＲＲは低レベルを出力しやすくなる。
【００３９】
又、ＩＣカード９０は、非接触動作を行う場合、上記のように非接触型のリーダライタが発生した磁場に当該ＩＣカードをかざすことで、電磁誘導によって発生された電力を利用して給電、クロック供給、データ通信等を行う構成である。このため、ＩＣカード９０のかざし方によっては、ＩＣカード９０とリーダタイタとの距離が変化する場合がある。ＩＣカード９０とリーダライタとの距離が離れると、磁界強度が低下し、これに伴って電流供給能力が低下してしまう。このため、消費電流が大きい動作（例えばフラッシュメモリの読み出し動作）を行うと、動作開始時には電源電圧ＶＣＣが所望の電圧に到達していても、レギュレータ１７が電源電圧ＶＣＣの降下を引き起こし、この結果、前記のように電磁波照射検出回路７０の誤動作を生じる場合が考えられる。
【００４０】
又、かかる誤動作が生じると、ＩＣカード９０はリセット状態となるため、電圧の回復を待って再度読み出しを行う等の復帰処理が必要となり、重複した動作が要求される。このことはＩＣカードの利便性を低下させるという問題を招来する。
【００４１】
本発明は、上記の問題点に鑑み、電源電圧が変化した場合でも誤動作を生じることのない電磁波照射検出回路を提供することを目的とする。又、本発明は、かかる電磁波照射検出回路を備えることで、利便性を低下させることなく高セキュリティ性の実現が可能な半導体装置、並びにＩＣカードを提供することを目的とする。
【課題を解決するための手段】
【００４２】
上記目的を達成するための本発明に係る電磁波照射検出回路は、第１抵抗と第１不揮発性メモリトランジスタが直列に配列された第１直列回路と、第２抵抗と第２不揮発性メモリトランジスタが直列に配列された第２直列回路と、一対の差動入力端子の内の一方の入力端子に前記第１直列回路の前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点が接続し、他方の入力端子に前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点が接続し、前記両入力端子に入力される電圧差に応じた２値の検出信号を出力する比較回路と、を備え、前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点の電位、並びに前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点の電位が共に電源電圧に応じて決定される構成であり、電磁波が照射されることで所定量以上のエネルギが与えられると、前記第１及び第２不揮発性メモリトランジスタのオン抵抗が変化して、電磁波が照射されていない非照射状態と電磁波が照射された照射状態の間で、前記両入力端子に入力される電圧差が変化して、前記検出信号が変化することを第１の特徴とする。
【００４３】
本発明に係る電磁波照射検出回路の上記第１の特徴構成によれば、第１及び第２直列回路における所定のノード（抵抗と不揮発性メモリトランジスタの接続ノード、以下単に「中間点」と記載）の電位に基づく両電圧信号が、比較回路の両入力端子に入力され、かかる入力電圧の電圧差に基づいて検出信号が出力される。又、両直列回路は、夫々抵抗と不揮発性メモリトランジスタを有しており、電磁波が照射されることで不揮発性メモリトランジスタのオン抵抗が変化すると、直列回路を流れる電流が変化するため、前記中間点の電位が変化する構成である。このため、非照射状態の下で予め両抵抗の抵抗値、並びに両不揮発性メモリトランジスタの閾値電圧を所定の値に設定しておくことで、電磁波が照射された際に両直列回路の中間点の電位差が減少する。従って、かかる電位差の変化を検出することで、検出信号の電圧レベルが変化するため、これを確認することにより電磁波が照射されたことを認識することができる。
【００４４】
そして、本特徴構成によれば、両中間点の電位が電源電圧に応じて決定される構成であるため、電源電圧が変化した場合であっても、比較回路に入力される両電圧信号の電圧差が、前記検出信号の電圧レベルを変化させる程度にまで変化することはない。このため、不正の目的で電源電圧を変更された場合や、利用状態によって電源電圧が変化した場合においても、これらの影響を受けることなく、正しく電磁波照射の検出を行うことができる。
【００４５】
又、本発明に係る電磁波照射検出回路は、上記第１の特徴構成に加えて、前記比較回路が、反転入力端子、非反転入力端子、及び出力端子を有するコンパレータを備え、前記反転入力端子が、前記第１直列回路の前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点と接続され、前記非反転入力端子が、前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点と接続され、前記出力端子が、前記反転入力端子と前記非反転入力端子に入力される２電圧の大小関係に応じて決定される２値の電圧信号を出力する構成であり、前記検出信号の電圧レベルが、前記出力端子から出力される電圧信号の電圧レベルに基づいて決定され、電磁波が照射されることで所定量以上のエネルギが与えられると、前記第１及び第２不揮発性メモリトランジスタのオン抵抗が変化して、電磁波が照射されていない非照射状態と電磁波が照射された照射状態の間で、前記反転入力端子と前記非反転入力端子に入力される電圧の大小関係が変化して、前記出力端子より出力される前記検出信号が変化することを第２の特徴とする。
【００４６】
本発明に係る電磁波照射検出回路の上記第２の特徴構成によれば、電磁波が照射されると、前記反転入力端子と前記非反転入力端子に入力される２電圧の大小関係が変化し、これによって検出信号が変化する。従って、この検出信号の電圧レベルの変化を確認することにより電磁波が照射されたことを認識することができる。
【００４７】
そして、本特徴構成によれば、両中間点の電位が電源電圧に応じて決定される構成であるため、電源電圧が変化した場合であっても、比較回路に入力される両電圧信号の大小関係が非照射状態の下での大小関係と逆転することがない。このため、不正の目的で電源電圧を変更された場合や、利用状態によって電源電圧が変化した場合においても、これらの影響を受けることなく、正しく電磁波照射の検出を行うことができる。
【００４８】
ここで、前記比較回路が更に否定回路を備えると共に、前記コンパレータの出力端子に否定回路が接続されることで、コンパレータの出力端子から出力される信号の電圧レベルを反転させて前記検出信号を生成する構成としても良い。
【００４９】
又、本発明に係る電磁波照射検出回路は、上記第２の特徴構成に加えて、前記第１抵抗の抵抗値が前記第２抵抗の抵抗値よりも小さく、前記非照射状態において、前記第１不揮発性メモリセルの閾値電圧が前記第２不揮発性メモリセルの閾値電圧よりも小さいことを第３の特徴とする
【００５０】
本発明に係る電磁波照射検出回路の上記第３の特徴構成によれば、非照射状態の下では非反転入力端子に入力される電圧レベルが、反転入力端子に入力される電圧レベルよりも高くなる。そして、かかる構成の下で、電磁波が照射されると、両不揮発性メモリトランジスタの閾値電圧が共に低下するため、両直列回路を流れる電流は共に上昇する。この結果、所定量以上のエネルギが電磁波の照射によって与えられると、抵抗値が大きい第２抵抗の両端の電位差が、抵抗値の小さい第１抵抗の両端の電位差を上回り、両入力端子に入力される電圧レベルの大小関係が逆転し、検出信号の電圧レベルもこれに応じて変化する。従って、出力される検出信号の電圧レベルの変化を確認することで、電磁波が照射されたことを認識することができる。
【００５１】
又、本発明に係る電磁波照射検出回路は、上記第２又は第３の特徴構成に加えて、所定領域に電磁波遮蔽手段を備えており、前記電磁波遮蔽手段によって照射された電磁波の一部が反射されることで、前記第１不揮発性メモリトランジスタに対して与えられるエネルギ量が前記第２不揮発性メモリトランジスタに対して与えられるエネルギ量よりも少なくなるように構成されていることを第４の特徴とする。
【００５２】
本発明に係る電磁波照射検出回路の上記第４の特徴構成によれば、両不揮発性メモリトランジスタに対して電磁波が照射された場合であっても、当該照射によって両不揮発性トランジスタに与えられるエネルギ量に差異が生じる。この結果、両不揮発性メモリトランジスタ間の閾値電圧の変化に差異を設けることができる。従って、非照射状態の下で中間点の電位が低く設定されている側の直列回路が有する不揮発性メモリトランジスタを、他の不揮発性メモリトランジスタよりも電磁波の遮蔽能力を高く設定しておくことで、電磁波が照射されると比較回路の両入力端子に入力される両入力電圧の大小関係が逆転するため、検出信号の電圧レベルが変化し、これによって電磁波の照射を検出することができる。
【００５３】
尚、電磁波の遮蔽能力を高く設定したい側の不揮発性メモリトランジスタに対してのみ電磁波遮蔽手段を備える構成としても構わないし、例えば遮蔽面積や遮蔽部材に差異を設けることで両不揮発性メモリトランジスタに対して電磁波遮蔽手段を備える構成としても構わない。
【００５４】
又、本特徴構成の場合には、電磁波の照射によって両不揮発性メモリトランジスタの閾値電圧の変化程度が異なるため、第１及び第２抵抗の抵抗値を同一値とした場合であっても、電磁波が照射されることで比較回路に入力される両入力電圧の大小関係を変化させることができる。
【００５５】
又、本発明に係る電磁波照射検出回路は、上記第４の特徴構成に加えて、前記電磁波遮蔽手段が、前記第１不揮発性メモリセルの形成領域の上層に備えられており、前記第２不揮発性メモリセルの形成領域の上層に備えられていないことを第５の特徴とする。
【００５６】
又、本発明に係る電磁波照射検出回路は、上記第４又は第５の特徴構成に加えて、前記電磁波遮蔽手段が金属配線層で構成されることを第６の特徴とする。
【００５７】
又、本発明に係る電磁波照射検出回路は、上記第１〜第６の何れか一の特徴構成に加えて、前記第１直列回路と前記第２直列回路が並列に接続されており、夫々の一方の端子には第１基準電圧が、他方の端子には第２基準電圧が印加され、前記第１基準電圧が、電源電圧、又は当該電源電圧に応じて決定される電圧であり、前記第１不揮発性メモリトランジスタ及び前記第２不揮発性メモリトランジスタの両コントロールゲートに対して、前記第１基準電圧が印加される構成であることを第７の特徴とする。
【００５８】
本発明に係る電磁波照射検出回路の上記第７の特徴構成によれば、両直列回路の両端は夫々同一の電位を示すため、電源電圧が変化した場合には、当該変化に応じて両直列回路の中間点の電位が同様の変化を示すこととなる。即ち、電源電圧の変化によって中間点の電位の大小関係が変化することがないため、誤動作を生じることなく正しく電磁波照射の検出を実行することができる。
【００５９】
尚、前記第２基準電圧は、例えば接地電圧とすることができる。
【００６０】
又、本発明に係る電磁波照射検出回路は、上記第１〜第６の何れか一の特徴構成に加えて、前記第１直列回路と前記第２直列回路が並列に接続されており、夫々の一方の端子には第１基準電圧が、他方の端子には第２基準電圧が印加され、前記第１基準電圧が、電源電圧、又は当該電源電圧に応じて決定される電圧であり、前記第１不揮発性メモリトランジスタ及び前記第２不揮発性メモリトランジスタの両コントロールゲートに対して、前記第１或いは第２不揮発性メモリトランジスタに対する読み出し、書き込み、或いは消去処理を行うための電圧発生回路からの出力電圧が印加されることを第８の特徴とする。
【００６１】
本発明に係る電磁波照射検出回路の上記第８の特徴構成によれば、両不揮発性メモリトランジスタのフローティングゲートに蓄積される電子量を多くすることができるため、閾値電圧を上昇させることができる。これにより、電磁波が照射されたときの閾値電圧並びに両直流回路を流れる電流に対する影響を大きくすることができるため、電磁波照射の検出精度を高めることができる。
【００６２】
又、本発明に係る電磁波照射検出回路は、上記第１〜第８の何れか一の特徴構成に加えて、前記第１及び第２不揮発性メモリトランジスタのソース・ドレイン端子間にバイアス電圧を印加するためのバイアス発生回路を備えることを第９の特徴とする。
【００６３】
本発明に係る電磁波照射検出回路の上記第９の特徴構成によれば、非照射状態の下では両不揮発性メモリトランジスタのドレイン・ソース間に所定のバイアス電圧が印加されるように構成することができるため、かかるバイアス電圧を予め低い電圧に設定しておくことにより、非照射状態の下でソフトプログラム（弱い書き込み）が発生するのを防止することができる。これにより、非照射状態の下で各不揮発性メモリトランジスタのフローティングゲート内に蓄積されている電子量の変動を防止され、電磁波照射検出精度を更に向上させることができる。
【００６４】
又、本発明に係る電磁波照射検出回路は、上記第１〜第９の何れか一の特徴構成に加えて、前記第１及び第２不揮発性メモリトランジスタがフラッシュメモリトランジスタで構成されることを第１０の特徴とする。
【００６５】
又、本発明に係る電磁波照射検出回路は、上記第１〜第１０の何れか一の特徴構成に加えて、前記第１及び第２不揮発性メモリトランジスタが、ゲート及びドレインに金属配線層との接続を構成しており、前記第１不揮発性メモリトランジスタのゲート端子及びドレイン端子に接続されている金属配線層の面積と、前記第２不揮発性メモリトランジスタのゲート端子及びドレイン端子に接続されている金属配線層の面積と、が異なっていることを第１１の特徴とする。
【００６６】
上記第１１の特徴構成を有する本発明に係る電磁波照射検出回路を製造する際、ゲート電極並びにドレイン拡散層に対して金属配線層を接続させることで、この金属配線層を堆積する際に、当該金属配線層内に電荷が蓄積されることとなる。このため、製造された本発明に係る電磁波照射検出回路が有する両不揮発性メモリトランジスタに対して書き込み処理を行うと、金属配線層内に蓄積されていた電荷もフローティングゲート内に取り込まれるため、金属配線層を有しない構成と比較して閾値電圧を変化させることができる。
【００６７】
ゲート電極並びにドレイン拡散層に対して接続されている金属配線層の配線量（配線長、配線面積）が多いほど、当該金属配線層内に取り込まれる電子量は増大するため、かかる配線量を第１及び第２不揮発性メモリトランジスタ間で差異を持たせることにより、予め両不揮発性メモリトランジスタ間の閾値電圧に差異を生じさせることができる。即ち、本特徴構成によれば、製造された時点で既に両不揮発性メモリトランジスタの閾値電圧の調整がされているため、改めて閾値電圧の調整を行う必要がない。このため、本発明に係る電磁波照射検出回路を半導体装置内に実装する際において、当該半導体装置は、両不揮発性メモリトランジスタの閾値電圧の調整のための調整手段を設ける必要がなく、装置規模の縮小化の実現に寄与することができる。
【００６８】
又、上記目的を達成するための本発明に係る半導体装置は、上記第１〜第１１の何れか一の特徴構成の電磁波照射検出回路と、前記比較回路から出力される前記検出信号の活性／不活性状態に基づいて、リセット信号を生成するリセット信号生成回路と、を備え、前記リセット信号生成回路から出力される前記リセット信号に基づいてリセット動作が行われることを第１の特徴とする。
【００６９】
本発明に係る半導体装置の上記第１の特徴構成によれば、電源電圧の変動の影響を受けることなく電磁波照射の検出を行うことができる電磁波照射検出回路を備える構成であるため、電源電圧の変動によって電磁波照射検出回路が誤動作してリセット処理が実行されるということがない。従って、電源電圧の変動によって当該リセット処理後の復帰処理を要求されることがないため、利便性を低下させることなくセキュリティ性の高い半導体装置の実現が可能となる。
【００７０】
又、上記目的を達成するための本発明に係る半導体装置は、上記第１〜第１１の何れか一の特徴構成の電磁波照射検出回路と、前記比較回路から出力される前記検出信号の活性／不活性状態に基づいて、リセット信号を生成するリセット信号生成回路と、前記電磁波照射検出回路の検出結果の無効化処理が可能な無効化回路と、を備えると共に、前記リセット信号生成回路から出力される前記リセット信号に基づいてリセット動作が行われる構成であって、前記無効化回路が、前記電磁波照射検出回路の検出結果の無効化処理を実行するか否かの指示を示す無効化指示信号と前記検出信号とが入力される構成であって、前記無効化処理を実行しない旨の前記無効化指示信号が入力されている場合には、前記検出信号を前記リセット信号生成回路に入力し、前記無効化処理を実行する旨の前記無効化指示信号が入力されている場合には、前記検出信号の活性／不活性に拘らず、不活性状態を示す電圧信号を前記リセット信号生成回路に入力することを第２の特徴とする。
【００７１】
本発明に係る半導体装置の上記第２の特徴構成によれば、本発明に係る電磁波照射検出回路の検出結果を無効化することができる。このため、電磁波照射検出回路が備える不揮発性メモリトランジスタの閾値電圧が所定の条件を充足せず、非照射状態下においても電磁波の照射を検出した旨の検出信号を出力してしまう場合に、当該無効化処理を実行して、電磁波照射検出回路の検出結果を無効化した上で、電磁波照射検出の機能を奏するように両不揮発性メモリトランジスタの閾値電圧を調整することができる。
【００７２】
又、本発明に係る半導体装置は、上記第２の特徴構成に加えて、前記無効化回路が、外部からテストパッドにより前記無効化指示信号の入力受付を可能に構成されていることを第３の特徴とする。
【００７３】
本発明に係る半導体装置の上記第３の特徴構成によれば、不揮発性メモリトランジスタの閾値電圧の調整の際、簡易な処理によって電磁波照射検出回路の検出結果の無効化を実行することができる。
【００７４】
又、本発明に係る半導体装置は、上記第２の特徴構成に加えて、一定の動作条件が充足されると高レベルの動作リセット指示信号を出力する動作リセット回路と、２値の電圧レベルの前記無効化指示信号を生成し、前記無効化回路に対して出力する無効化指示信号生成回路と、を備え、前記リセット信号生成回路が、前記無効化回路の出力信号と前記動作リセット指示信号とが入力されると共に、何れか一の信号が活性状態であるか否かに基づいて前記リセット信号を生成する構成であり、前記無効化指示信号生成回路が、所定の無効化指示用不揮発性メモリトランジスタの記憶状態に応じた高低２値の無効化副指示信号、並びに前記動作リセット指示信号が入力されると共に、当該入力される電圧レベルの高低に応じた２値の一時記憶情報を記憶可能な構成であって、記憶している前記一時記憶情報と異なる情報に対応付けられた電圧レベルの前記無効化指示信号を出力することを第４の特徴とする。
【００７５】
本発明に係る半導体装置の上記第４の特徴構成によれば、無効化指示用不揮発性メモリトランジスタの記憶状態に応じて無効化処理を実行するか否かを決定することができる。このため、パッケージ等にアセンブリする前段階において、無効化指示用不揮発性メモリトランジスタに対して、無効化処理が実行される状態を示す記憶状態にしておき、閾値電圧の調整後、当該無効化指示用不揮発性メモリトランジスタの記憶状態を再度変化させて、無効化処理を実行しない旨の記憶状態に変化させることができる。不揮発性メモリトランジスタの記憶状態の変化、並びに当該記憶状態の読み出しは、通常の不揮発性半導体記憶装置の書き込み、消去、読み出しの各処理で実行が可能であるため、予めプログラム化することが可能である。従って、本特徴構成によれば、電磁波照射検出回路からの検出結果の無効化と有効化の切換を自動的に行うことができる。
【００７６】
又、上記目的を達成するための本発明に係るＩＣカードは、上記第１〜第４の何れか一の特徴構成の半導体装置と、非接触型外部装置と非接触で通信されることで情報の授受が行われると共に前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェース、或いは、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースの内の何れか一方又は双方を備えることを特徴とする。
【００７７】
本発明に係るＩＣカードの上記特徴構成によれば、電源電圧の変動によって強制的にリセット処理が実行されることがないため、誤動作によって生じたリセット処理後の復帰処理を要求されることがなく、これによって、利便性の低下をさせることなくセキュリティ性の高いＩＣカードを実現することが可能となる。
【発明の効果】
【００７８】
本発明の構成によれば、電源電圧が変化した場合でも誤動作を生じることのない電磁波照射検出回路を実現することができる。又、本発明に係る電磁波照射検出回路を備えることで、利便性を低下させることなく高セキュリティ性の実現が可能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００７９】
以下において、本発明に係る電磁波照射検出回路（以下、適宜「本発明回路」と称する）、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）の各実施形態について図面を参照して説明する。
【００８０】
尚、以下の各実施形態において、図８〜図１１を参照して上述した従来技術と同一の構成については、同一の符号を付して、その詳細な説明を省略する。
【００８１】
《本発明回路の構成》
先ず、本発明回路の各実施形態につき、以下に説明する。
【００８２】
［第１実施形態］
本発明回路の第１実施形態（以下、適宜「本実施形態」と称する）につき、図１及び図２を参照して説明する。
【００８３】
図１は、本実施形態における本発明回路の概略的構成を示す回路ブロック図である。本発明回路１は、図９に示される従来の電磁波照射検出回路７０と比較して、抵抗とフラッシュメモリトランジスタからなる直列回路を２回路有する点が異なる。
【００８４】
即ち、本発明回路１は、抵抗Ｒ１とフラッシュメモリトランジスタ７１ａとが直列に配列されて構成される直列回路ＳＣ１、及び、抵抗Ｒ２とフラッシュメモリトランジスタ７１ｂとが直列に配列されて構成される直列回路ＳＣ２、の２つの直列回路を有する構成である。尚、以下において、抵抗Ｒ１、フラッシュメモリトランジスタ７１ａ、直列回路ＳＣ１を夫々、「第１抵抗Ｒ１」、「第１フラッシュメモリトランジスタ７１ａ」、「第１直列回路ＳＣ１」と称し、抵抗Ｒ２、フラッシュメモリトランジスタ７１ｂ、直列回路ＳＣ２を夫々、「第２抵抗Ｒ２」、「第２フラッシュメモリトランジスタ７１ｂ」、「第２直列回路ＳＣ２」と称する。又、記号が増加することによる煩雑さを回避すべく、各抵抗に付されている符号（Ｒ１、Ｒ２）がそのまま当該抵抗の抵抗値を示しているものとして説明する。
【００８５】
尚、第１抵抗Ｒ１と第２抵抗Ｒ２は、同一の構造で抵抗値のみが異なる（Ｒ１≠Ｒ２）ものとし、第１フラッシュメモリトランジスタ７１ａと第２フラッシュメモリトランジスタ７１ｂは、同一の構造で閾値電圧のみが異なるものとする。
【００８６】
第１直列回路ＳＣ１、及び第２直列回路ＳＣ２は、夫々一端に接地電圧が、他端に電源電圧ＶＣＣが印加されており、両者は並列接続を構成している。第１直列抵抗ＳＣ１を例にとれば、第１抵抗Ｒ１の一端に電源電圧ＶＣＣが印加され、第１抵抗Ｒ１の他端に第１フラッシュメモリトランジスタ７１ａのドレイン端子が接続され、第１フラッシュメモリトランジスタ７１ａのソース端子が接地されている。又、図９の構成と同様、第１フラッシュメモリトランジスタ７１ａのゲート電極には電源電圧ＶＣＣが印加される。第２直列回路ＳＣ２においても同様とする。
【００８７】
又、本発明回路１は、図９に示される従来の電磁波照射検出回路７０と比較して、コンパレータ７２の入力端子に入力される電圧が異なる。即ち、図１に示されるように、本発明回路１が備えるコンパレータ７２は、第１直列回路ＳＣ１における第１抵抗Ｒ１と第１フラッシュメモリトランジスタ７１ａの接続ノードが示す電圧（以下、「第１対象電圧」と記載する）ＶＯＵＴ１が反転入力端子７２ｉｍに入力され、第２直列回路ＳＣ２における第２抵抗Ｒ２と第２フラッシュメモリトランジスタ７１ｂの接続ノードが示す電圧（以下、「第２対象電圧」と記載する）ＶＯＵＴ２が非反転入力端子７２ｉｐに入力される構成である。即ち、コンパレータ７２の一方の入力端子に基準電圧ＶＲＥＦが入力されない構成である。
【００８８】
上記接続関係の下では、第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の大小関係によって検出信号ＥＲＲのレベルが決定される。即ち、本発明回路１は、ＶＯＵＴ１＜ＶＯＵＴ２の場合には検出信号ＥＲＲとして低レベル電圧（例えば接地電圧）を出力し、ＶＯＵＴ１＞ＶＯＵＴ２の場合には検出信号ＥＲＲとして高レベル電圧（例えば３Ｖ）を出力する。
【００８９】
第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の何れかが大きい電圧値となるかは、各抵抗Ｒ１及びＲ２の抵抗値、並びに各フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧に依存する。ここで、両抵抗Ｒ１及びＲ２がＲ１＜Ｒ２の関係を有するものとし、非照射状態の下、ＶＯＵＴ１＜ＶＯＵＴ２となるように、各フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧が設定されているものとする。即ち、第１フラッシュメモリトランジスタ７１ａの閾値電圧をＶｔｈ１とし、第２フラッシュメモリトランジスタ７１ｂの閾値電圧をＶｔｈ２とすると、非照射状態の下で、少なくともＶｔｈ１＜Ｖｔｈ２が成立しているものとする。このとき、本発明回路１は、非照射状態の下では低レベル電圧を出力しており、電磁波照射を検出していない旨の信号を出力していることとなる。
【００９０】
このような構成下で、本発明回路１に対して電磁波が照射された場合について検討する。上述したように、フラッシュメモリトランジスタに対して紫外線が照射されると、閾値電圧が低下する。しかし、この閾値電圧は、ある一定の値（例えば２Ｖ、以下適宜「最小閾値電圧」と称する）を境としてそれ以下には低下しなくなる。即ち、両フラッシュメモリトランジスタ７１ａ、７１ｂに対して電磁波が照射された場合、何れの閾値電圧も当該電磁波照射に伴って低下するものの、所定量以上の照射がされた段階で、閾値電圧の低下が見られなくなる。ここで、上述したように、両フラッシュメモリトランジスタ７１ａ及び７１ｂを同一の構造で構成しているため、両フラッシュメモリトランジスタの最小閾値電圧は略同程度の値を示すこととなる。
【００９１】
従って、電磁波の照射に伴って、両フラッシュメモリトランジスタの閾値電圧が低下していくと、非照射状態の下で予め閾値電圧を低く設定されていた第１フラッシュメモリトランジスタ７１ａの閾値電圧が、第２フラッシュメモリトランジスタ７１ｂの閾値電圧よりも先に前記最小閾値電圧近傍の値になる。閾値電圧が最小閾値電圧に近付くに連れ、閾値電圧の低下速度は遅くなるため、徐々に第１フラッシュメモリトランジスタ７１ａの閾値電圧の低下速度は、第２フラッシュメモリトランジスタ７１ｂの低下速度と比べて遅くなる。この結果、両フラッシュメモリトランジスタの閾値電圧の差が徐々に縮まってくる。
【００９２】
上述したように、フラッシュメモリトランジスタの閾値電圧が低下すると、オン抵抗が減少するため、ドレイン電流、即ち各直列回路を流れる電流が上昇する。そして、第１フラッシュメモリトランジスタ７１ａの閾値電圧が最小閾値電圧に近付くに連れ、第１直列回路ＳＣ１を流れる電流（以下、「第１電流Ｉ１」と記載）の上昇速度は第２直列回路ＳＣ２を流れる電流（以下、「第２電流Ｉ２」と記載）の上昇速度よりも遅くなる。
【００９３】
ここで、各対象電圧ＶＯＵＴ１、ＶＯＵＴ２は、共通の電源電圧ＶＣＣから抵抗Ｒ１或いはＲ２の両端の電位差に相当する電圧が低下した値であるため、各抵抗の両端の電位差が大きいほど各対象電圧は低下することとなる。上記のとおり、Ｒ１＜Ｒ２であり、第２電流Ｉ２の上昇速度が第１電流Ｉ１の上昇速度よりも速いため、所定時間が経過すると、抵抗Ｒ２の両端の電位差が抵抗Ｒ１の両端の電位差を上回ることとなる。即ち、このとき、第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の大小関係が逆転し（ＶＯＵＴ１＞ＶＯＵＴ２）、検出信号ＥＲＲとして高レベル電圧（例えば３Ｖ）を出力する。これにより、本発明回路１は、電磁波照射を検出した旨の信号を出力する。
【００９４】
従って、上記構成によれば、本発明回路１は、電磁波が照射された場合には検出信号ＥＲＲのレベルを低電圧から高電圧に変化させるため、かかる電圧レベルの変化を確認することで、電磁波の照射がされたことを認識することができる。
【００９５】
ここで、非照射状態の下で、電源電圧ＶＣＣが変動した場合における本発明回路１の動作について検討する。
【００９６】
本発明回路１の構成においても、従来構成と同様、電源電圧ＶＣＣが直列回路を構成する抵抗の一端に入力されるため、電源電圧ＶＣＣが変動すれば、直列回路を流れる電流もこれに伴って変化する。しかしながら、本発明回路１の構成の場合、コンパレータ７２には第１対象電圧ＶＯＵＴ１及び第２対象電圧ＶＯＵＴ２が入力される構成である。両対象電圧は第１電流Ｉ１並びに第２電流Ｉ２に基づいて決定される。電源電圧ＶＣＣが変化することで、両直列回路を流れる電流（Ｉ１並びにＩ２）は共に変化することとなるが、閾値電圧が高い方が直列回路を流れる電流が少ないことに変わりはない。上記の通り、非照射状態の下では、Ｖｔｈ１＜Ｖｔｈ２となるように両フラッシュメモリトランジスタの閾値電圧が設定されているため、依然として閾値電圧が大きく設定されている第２フラッシュメモリトランジスタ７１ｂを備える第２直列回路ＳＣ２を流れる第２電流Ｉ２が、第１フラッシュメモリトランジスタ７１ａを備える第１直列回路ＳＣ１を流れる第１電流Ｉ１よりも小さい値を示す。
【００９７】
そして、上記の通り、Ｒ２＞Ｒ１であるため、電源電圧ＶＣＣが変動しても、依然として抵抗Ｒ２の両端の電位差が抵抗Ｒ１の両端の電位差よりも大きい状態が維持される。この結果、依然として、第１対象電圧ＶＯＵＴ１が第２対象電圧ＶＯＵＴ２よりも小さい値を示すこととなるため、本発明回路１は、検出信号ＥＲＲとして低レベル電圧を出力する。
【００９８】
従って、本発明回路１の構成によれば、電源電圧ＶＣＣが変動した場合であっても、従来構成のように電源電圧の変動に対する影響を受けることがない。このため、不正の目的で電源電圧ＶＣＣを変更された場合や、利用状態によって電源電圧ＶＣＣが変化した場合においても、これらの影響を受けることなく、正しく電磁波照射の検出を行うことができる。
【００９９】
尚、本実施形態では、比較回路７４がコンパレータ７２と否定回路７３とで構成されると共に、コンパレータ７２の反転入力端子に第１対象電圧ＶＯＵＴ１が、非反転入力端子に第２対象電圧ＶＯＵＴ２が夫々入力される構成としたが、両対象電圧ＶＯＵＴ１及びＶＯＵＴ２の大小関係を比較し、この関係が逆転したときにレベルの異なる電圧を発生させる手段を備えていれば、比較回路７４の構成は必ずしも図１に示される構成に限定されるものではない。図１の構成とは異なる別の一例を図２に示す。
【０１００】
図２に示される比較回路７４ａは、コンパレータ７２ａ、７２ｂ、７２ｃを有して構成される。コンパレータ７２ａは、反転入力端子に第１対象電圧ＶＯＵＴ１が、非反転入力端子に第２対象電圧ＶＯＵＴ２が入力される。コンパレータ７２ｂは、コンパレータ７２ａとは異なり、非反転入力端子に第１対象電圧ＶＯＵＴ１が、反転入力端子に第２対象電圧ＶＯＵＴ２が入力される。又、コンパレータ７２ｃは、反転入力端子にコンパレータ７２ａの出力電圧Ｖｏａが、非反転入力端子にコンパレータ７２ｂの出力電圧Ｖｏｂが入力される。尚、少なくとも、コンパレータ７２ａが出力する高レベル電圧は、コンパレータ７２ｂが出力する低レベル電圧よりも高く、コンパレータ７２ａが出力する低レベル電圧は、コンパレータ７２ｂが出力する高レベル電圧よりも低いものとする。もちろん、コンパレータ７２ａと７２ｂとが同一の回路で構成されていても良い。
【０１０１】
上記のような回路構成の場合、非照射状態の下では、ＶＯＵＴ１＜ＶＯＵＴ２であるため、コンパレータ７２ａは出力電圧Ｖｏａとして高レベル電圧を出力し、コンパレータ７２ｂは出力電圧Ｖｏｂとして低レベル電圧を出力する。このとき、コンパレータ７２ｃからは低レベル電圧が出力されるため、検出信号ＥＲＲは低レベル電圧を示す。
【０１０２】
一方、電磁波照射が検出されて両対象電圧の大小関係が逆転し、ＶＯＵＴ１＞ＶＯＵＴ２となると、コンパレータ７２ａは出力電圧Ｖｏａとして低レベル電圧を出力し、コンパレータ７２ｂは出力電圧Ｖｏｂとして高レベル電圧を出力する。このとき、コンパレータ７２ｃからは高レベル電圧が出力されるため、検出信号ＥＲＲは高レベル電圧を示す。このため、検出信号ＥＲＲの電圧レベルを確認することで、図１と同様、電磁波の照射がされたことを認識することができる。
【０１０３】
上述した本実施形態の場合、電磁波が照射されることで第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の大小関係が反転した場合に高レベルの検出信号ＥＲＲが出力される。従って、逆に言えば、電磁波の照射量が前記両対象電圧の大小関係を反転させない範囲内である場合には、本発明回路１の構成では電磁波の照射を検出することができない。
【０１０４】
しかし、上述したように、電磁波が照射されることで両直列回路ＳＣ１及びＳＣ２を流れる電流が変化し、その変化速度は両直列回路において異なるものである。そして、両対象電圧ＶＯＵＴ１及びＶＯＵＴ２は、夫々両直列回路ＳＣ１及びＳＣ２を流れる電流によって決定される電圧値であるところ、電磁波が照射されると両対象電圧の電圧差に変化が生じることとなる。
【０１０５】
特に、図１の構成の場合、電磁波が照射されると、直列回路ＳＣ２を流れる電流Ｉ２の上昇速度が、直列回路ＳＣ１を流れる電流Ｉ１の上昇速度よりも速いため、抵抗Ｒ２両端の電位差は抵抗Ｒ１両端の電位差よりも速く上昇し、この結果、第２対象電圧ＶＯＵＴ２は、第１対象電圧ＶＯＵＴ１よりも速く低下することとなる。即ち、第１対象電圧ＶＯＵＴ１よりも高い電圧値を示していた第２対象電圧ＶＯＵＴ２が、第１対象電圧ＶＯＵＴ１よりも速く低下するため、両対象電圧の電圧差は縮まっていく。
【０１０６】
従って、両対象電圧の電圧差が、所定の範囲内となった段階で、高レベルの検出信号ＥＲＲを出力するような構成とすることにより、両対象電圧の大小関係が逆転しない範囲内の電磁波照射量である場合においても、電磁波照射の検出が可能となる。一例として、コンパレータのオフセット電圧を利用することが可能である。
【０１０７】
図１に示されるコンパレータ７２が、所定のオフセットαを有する構成であるとする。このとき、反転入力端子７２ｉｍの入力電圧にオフセットαを加えた電圧が、非反転入力端子７２ｉｐの入力電圧よりも低い場合には、高レベルの出力電圧を出力端子７２ｉｏから出力し、逆に、反転入力端子７２ｉｍの入力電圧にオフセットαを加えた電圧が、非反転入力端子７２ｉｐの入力電圧よりも高い場合には、低レベルの出力電圧を出力端子７２ｉｏから出力する構成であるとする。
【０１０８】
かかる場合、両対象電圧ＶＯＵＴ１及びＶＯＵＴ２の大小関係が逆転しなくても、両電圧の電圧差がオフセットα以下になった時点で出力端子７２ｉｏから低レベルの出力電圧が出力されるため、検出信号ＥＲＲの電圧レベルが高レベルに変化する。これにより、電磁波の照射を検出することができる。
【０１０９】
但し、図１の構成の下でオフセット電圧αを用いた電圧検出を行う場合、出力端子７２ｉｏから出力される電圧レベルが変化する閾値近傍においては、コンパレータ７２の後段に接続されている否定回路７３から出力される検出信号ＥＲＲが安定化しない可能性もある。これに対し、図２のような差動増幅型のコンパレータのみで比較回路７４が構成されている場合の方が、検出信号ＥＲＲの電圧レベルが変化する閾値近傍においても安定的な出力が示される。
【０１１０】
又、上記において、各メモリトランジスタ７１ａ及び７１ｂが、何れもフラッシュメモリトランジスタで構成されるものとしたが、ＥＥＰＲＯＭ等の他の不揮発性メモリトランジスタで構成されるものとしても構わない。以下の各実施形態においても同様とする。
【０１１１】
更に、上述の実施形態では、本発明回路１が「電磁波」の照射の検出を行う機能を奏すると記載したが、ここでいう「電磁波」という呼称は紫外線、Ｘ線、ガンマ線等を含む一般的なエネルギ放射を示唆するものである。言い換えれば、本発明回路１は、紫外線、Ｘ線、ガンマ線等の電磁波の内、少なくとも何れか一のエネルギ照射の検出が可能である構成であるとして構わない。以下の各実施形態においても同様とする。
【０１１２】
［第２実施形態］
本発明回路の第２実施形態（以下、適宜「本実施形態」と称する）につき、図３を参照して説明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１１３】
図３は本実施形態における本発明回路の概略的構成を示す回路ブロック図である。本実施形態における１ａは、第１実施形態における本発明回路１と比較して、更にバイアス発生回路３０、ＭＯＳトランジスタ３１ａ、３１ｂ（ここではＮチャネル型とする）を備える点が異なる。
【０１１４】
ＭＯＳトランジスタ３１ａは、第１抵抗Ｒ１、第１フラッシュメモリトランジスタ７１ａと共に第１直列回路ＳＣ１を構成しており、第１抵抗Ｒ１と第１フラッシュメモリトランジスタ７１ａのドレインの間に介装される。より具体的には、ＭＯＳトランジスタ３１は、ドレインが第１抵抗Ｒ１の一端と接続され、ソースが第１フラッシュメモリトランジスタ７１ａのドレインと接続され、ゲートにはバイアス発生回路３０と接続される。同様に、ＭＯＳトランジスタ３１ｂも、ＭＯＳトランジスタ３１ａと同様に、第２抵抗Ｒ２、第２フラッシュメモリトランジスタ７１ｂと共に第２直列回路ＳＣ２を構成しており、ドレインが第２抵抗Ｒ２の一端と接続され、ソースが第２フラッシュメモリトランジスタ７１ｂのドレインと接続され、ゲートにはバイアス発生回路３０と接続される。
【０１１５】
バイアス発生回路３０は、非照射状態の下で、両フラッシュメモリトランジスタ７１ａ、７１ｂのドレイン・ソース間に最大で約１Ｖ程度のバイアス電圧が印加されるよう、両ＭＯＳトランジスタ３１ａ、３１ｂのゲート端子に所定の電圧を印加する。
【０１１６】
このように構成されることで、非照射状態の下では、両フラッシュメモリトランジスタ７１ａ、７１ｂのドレイン・ソース間には予め設定された低いバイアス電圧が印加される構成となるため、非照射状態の下で当該フラッシュメモリトランジスタ７１ａ、７１ｂに対するソフトプログラム（弱い書き込み）を防止することができる。これにより、非照射状態の下で、各フラッシュメモリトランジスタ７１ａ、７１ｂのフローティングゲート内に蓄積されている電子の量が変動することを防止することができるため、電磁波照射検出精度を更に向上させることができる。
【０１１７】
又、両ＭＯＳトランジスタ３１ａ、３１ｂのゲートには、バイアス発生回路３０から同一の電圧が印加される構成であるため、かかる電圧印加によって電磁波照射検出精度が低下することはなく、第１実施形態と同様、電源電圧ＶＣＣの変動に対する影響を受けることなく、正しく電磁波照射の検出を行うことができる。
【０１１８】
［第３実施形態］
本発明回路の第３実施形態（以下、適宜「本実施形態」と称する）につき以下において説明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１１９】
本実施形態では、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値が同一（Ｒ１＝Ｒ２）で、第１フラッシュメモリトランジスタ７１ａの上層部に金属配線層を備える点を除けば、第１実施形態の構成（図１）と同一である。以下では、図１を参照して説明を行う。尚、第１実施形態に係る本発明回路１と区別するため、本実施形態における本発明回路を「本発明回路１ｂ」と記載する（不図示）。
【０１２０】
Ｒ１＝Ｒ２であるため、第１電流Ｉ１並びに第２電流Ｉ２は、各フラッシュメモリトランジスタの閾値電圧にのみ依存する。第１実施形態で上述したように、非照射状態の下では、Ｖｔｈ１＜Ｖｔｈ２となるように設定されているため、かかる状態の下ではＩ１＞Ｉ２が成立する。従って、第１抵抗Ｒ１の両端の電位差は、第２抵抗Ｒ２の両端の電位差より大きいため、ＶＯＵＴ１＜ＶＯＵＴ２が成立し、低レベル電圧の検出信号ＥＲＲが出力される。
【０１２１】
又、電源電圧ＶＣＣが変動した場合であっても、同一の電源電圧が両フラッシュメモリトランジスタのゲートに与えられる構成であるため、第１実施形態で上述したように、両フラッシュメモリトランジスタの閾値電圧の大小関係が逆転することはなく、検出信号ＥＲＲの電圧レベルに影響を与えることはない。
【０１２２】
かかる構成の下、本発明回路１ｂに対して電磁波が照射された場合について検討する。このとき、第１フラッシュメモリトランジスタ７１ａの上層部には金属配線層が形成されているため、当該金属配線層によって照射される電磁波の内の一部が遮蔽される結果、第１フラッシュメモリトランジスタ７１ａに対して与えられる電磁波のエネルギ量は、当該金属配線層が存在しない場合よりも減少する。一方、第２フラッシュメモリトランジスタ７１ｂの上層部には、かかる金属配線層は形成されていないため、当該電磁波照射によって第１フラッシュメモリトランジスタ７１ａよりも多いエネルギ量が第２フラッシュメモリトランジスタ７１ｂに対して与えられる。
【０１２３】
この結果、第２フラッシュメモリトランジスタ７１ｂの閾値電圧は、第１フラッシュメモリトランジスタ７１ａの閾値電圧よりも大きく減少する。この結果、第２電流Ｉ２の上昇速度は第１電流Ｉ１の上昇速度よりも速くなり、所定時間が経過すると、抵抗Ｒ２の両端の電位差が抵抗Ｒ１の両端の電位差を上回ることとなる。このとき、第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の大小関係が逆転し（ＶＯＵＴ１＞ＶＯＵＴ２）、検出信号ＥＲＲとして高レベル電圧（例えば３Ｖ）を出力する。これにより、本発明回路１は、電磁波照射を検出した旨の信号を出力する。
【０１２４】
尚、本実施形態では、抵抗値を同一（Ｒ１＝Ｒ２）とし、両フラッシュメモリトランジスタの閾値電圧のみを異ならせることとしたが、非照射状態の下で、ＶＯＵＴ１＜ＶＯＵＴ２が成立するように設定されていれば、逆に抵抗値を異ならせて両フラッシュメモリトランジスタの閾値電圧を同一の電圧値に設定していても構わないし、第１実施形態のように、両抵抗値並びに両フラッシュメモリトランジスタの閾値電圧を共に異なる値に設定しても構わない。
【０１２５】
又、本実施形態では、第１フラッシュメモリトランジスタ７１ａの上層部に金属配線層が設けられているものとしたが、電磁波を遮蔽する機能を有する構造体であれば良く、金属配線層に限定されるものではない。又、第２フラッシュメモリトランジスタ７１ｂと比較して第１フラッシュメモリトランジスタ７１ａの方がより多くの電磁波を遮蔽することができる構成であれば良いため、かかる条件を充足する範囲内であれば、例えば第２フラッシュメモリトランジスタ７１ｂの上層部にも金属配線層等の電磁波遮蔽手段が設けられる構成であっても構わない。
【０１２６】
更に、本実施形態においても、第２実施形態と同様、バイアス発生回路３０、ＭＯＳトランジスタ３１ａ、３１ｂを備える構成としても良い。以下の第４及び第５実施形態においても同様とする。
【０１２７】
［第４実施形態］
本発明回路の第４実施形態（以下、適宜「本実施形態」と称する）につき図４を参照して明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１２８】
図４は本実施形態における本発明回路の概略的構成を示す回路ブロック図である。本実施形態における１ｃは、第１実施形態における本発明回路１と比較して、更に電圧発生回路２１を備える点が異なる。
【０１２９】
電圧発生回路２１は、本発明回路１ｃの外部に備えられるフラッシュメモリ等の不揮発性半導体記憶装置に対して読み出し、書き込み、或いは消去の各処理を実行するための電圧を発生する回路である。
【０１３０】
本発明回路１ｃは、各フラッシュメモリトランジスタ７１ａ及び７１ｂが、ゲート端子に対し、電源電圧ＶＣＣではなく、電圧発生回路２１からの出力電圧が印加される構成である。
【０１３１】
電圧発生回路２１からの出力電圧は電源電圧ＶＣＣよりも大きい値となるように設定されており、例えば、電源電圧ＶＣＣが３Ｖ程度である場合、電圧発生回路２１からは５Ｖ程度の電圧が出力される。このような構成とすることで、電源電圧ＶＣＣがコントロールゲートに印加される第１実施形態と比較して、両フラッシュメモリトランジスタ７１ａ及び７１ｂのフローティングゲートに蓄積される電子量を多くすることができるため、閾値電圧を上昇させることができる。これにより、電磁波が照射されたときの閾値電圧並びに電流（Ｉ１及びＩ２）に対する影響を大きくすることができるため、電磁波照射の検出精度を高めることができる。
【０１３２】
［第５実施形態］
本発明回路の第５実施形態（以下、適宜「本実施形態」と称する）につき以下において説明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。又、第１実施形態に係る本発明回路１と区別するため、本実施形態における本発明回路を「本発明回路１ｄ」と記載する（不図示）。
【０１３３】
本実施形態は、上記第１〜第４の各実施形態における本発明回路を製造する際、フラッシュメモリトランジスタ７１ａ及び７１ｂのゲート並びにドレインに、金属配線層が接続されている点が異なり、他は各実施形態と共通である。
【０１３４】
即ち、上記各実施形態の場合、非照射状態の下でＶＯＵＴ１＜ＶＯＵＴ２となるように、各抵抗Ｒ１及びＲ２と共に、両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を所定の条件下に調整する必要があった。
【０１３５】
本発明回路１ｄのように、製造時に予めゲート電極並びにドレイン拡散層に対して金属配線層を接続させる構成とすることで、例えばスパッタリング工程によって金属配線層を堆積する際、当該金属配線層内に電荷が蓄積される。この結果、本発明回路の製造が完成した後、ゲート及びドレインに高電圧が印加されると、当該金属配線層内に蓄積されていた電荷がフローティングゲート内に取り込まれ、書き込みが行われる。このため、金属配線層を有しない構成と比較して、フラッシュメモリトランジスタの閾値電圧を高くすることができる。
【０１３６】
ゲート電極或いはドレイン拡散層に対して接続される金属配線層の配線量（配線長、配線面積）が多いほど、当該金属配線層内に取り込まれる電子量は増大するため、その後にフローティングゲート内に取り込まれる電子量も増大することとなる。従って、ゲート電極或いはドレイン拡散層に対して接続される金属配線層の配線量を異ならせてフラッシュメモリトランジスタを製造することで、完成後のフラッシュメモリトランジスタの閾値電圧を異ならせることができる。従って、かかる製造条件を異ならせた２のフラッシュメモリトランジスタを夫々フラッシュメモリトランジスタ７１ａ及び７１ｂとして用いることで、電磁波照射の検出時に各フラッシュメモリトランジスタの閾値電圧の調整を行う必要がない。
【０１３７】
《本発明装置の構成》
次に、本発明装置の各実施形態につき、以下に説明する。尚、図８に示される従来のＩＣカード９０と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１３８】
［第１実施形態］
本発明装置の第１実施形態（以下、適宜「本実施形態」と称する）につき、図５を参照して説明する。
【０１３９】
図５は、本実施形態における本発明装置の概略的構成を示す回路ブロック図である。本発明装置２は、図８に示される従来のＩＣカード９０と比較して、従来の電磁波照射検出回路７０に代えて本発明回路１（又は１ａ、１ｂ、１ｃ、１ｄ）を備える構成であり、他は図８の構成と同一である。
【０１４０】
即ち、パワーオンリセット回路８０の出力信号、外部リセット信号ＲＳＴ（の否定信号）に加えて、本発明回路１から出力される検出信号ＥＲＲがリセット信号生成回路９に対して与えられる。リセット信号生成回路９は、論理和回路で構成されており、これらの３信号の論理和演算に基づく２値の電圧信号をリセット信号ＲＳＴ１として演算及びデータ格納部４０に対して与える構成である。演算及びデータ格納部４０は、高レベル（活性状態）のリセット信号ＲＳＴ１が与えられるとリセット処理が実行され、本発明装置２はリセット状態へと移行する。
【０１４１】
このように構成されるとき、本発明回路１が電磁波照射を検出して高レベル電圧の検出信号ＥＲＲを出力すると、かかる検出信号ＥＲＲが与えられたリセット信号生成回路９は、高レベル電圧のリセット信号ＲＳＴ１を演算及びデータ格納部４０に与え、これにより本発明装置２はリセット状態となる。上述したように、本発明回路１は、電源電圧ＶＣＣの変動の影響を受けることなく電磁波照射の検出を行うことができる構成であり、電源電圧ＶＣＣの変動によって誤動作されることがない。従って、従来構成のように、電磁波照射検出回路７０が誤動作することで高レベル電圧の検出信号ＥＲＲが出力されて、かかる誤動作によってリセット処理が実行されることがない。
【０１４２】
これにより、本発明装置２をＩＣカードとして実装した場合、従来のＩＣカード９０のように誤動作によって生じたリセット処理後の復帰処理を要求されることがないため、利便性の低下をさせることなくセキュリティ性の高いＩＣカードを実現することが可能となる。
【０１４３】
尚、本発明装置２は、カード型形状に実装されたＩＣカードに限られるものではなく、ＩＣチップ、ＩＣタグ等、ＲＦＩＤ（Radio Frequency IDentification：無線周波数による非接触自動識別）技術を用いる半導体装置であれば、その名称や形状には拘泥されない。以下の各実施形態でも同様とする。
【０１４４】
［第２実施形態］
本発明装置の第２実施形態（以下、適宜「本実施形態」と称する）につき、図６を参照して説明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１４５】
図６は、本実施形態における本発明装置の概略的構成を示す回路ブロック図である。本発明装置２ａは、第１実施形態における本発明装置２と比較して、更に無効化回路４を備える点が異なる。
【０１４６】
無効化回路４は、無効化指示信号ＥＲＲＤＩＳの入力に基づいて、本発明回路１から出力される検出信号ＥＲＲが示す検出結果を無効化する機能を有する。図６に示されるように、本実施形態では、検出信号ＥＲＲは、リセット信号生成回路９に直接入力されるのではなく、無効化回路４に対して入力される構成である。そして、この無効化回路４は、無効化指示信号ＥＲＲＤＩＳ及び検出信号ＥＲＲの入力を受け付け、かかる信号を用いて論理演算を行い、その演算結果をリセット信号生成回路９に与える。尚、無効化回路４から出力される信号を、以下では「検出改変信号ＥＲＲ１」と記載する。
【０１４７】
無効化回路４は、高レベル電圧（例えば電源電圧）の無効化指示信号ＥＲＲＤＩＳが入力されている場合には、検出信号ＥＲＲのレベルの高低に拘らず低レベル電圧の検出改変信号ＥＲＲ１を出力し、低レベル電圧（例えば接地電圧）の無効化指示信号ＥＲＲＤＩＳが入力されている場合には、検出信号ＥＲＲのレベルの高低に準じたレベルの検出改変信号ＥＲＲ１を出力する。
【０１４８】
言い換えれば、高レベル電圧の無効化指示信号ＥＲＲＤＩＳが入力されている間は、検出信号ＥＲＲが高レベル電圧を示していた場合であっても、本発明回路１の検出結果を無効化し、あたかも本発明回路１からは電磁波照射の検出がされていない状態である旨の信号をリセット信号生成回路９に与える。
【０１４９】
一方、低レベル電圧の無効化指示信号ＥＲＲＤＩＳが入力されている間は、第１実施形態と同様、本発明回路１から出力される検出信号ＥＲＲの電圧レベルの高低をそのままリセット信号生成回路９に与えることで、本発明回路１の検出結果をリセット信号生成回路９に送る。即ち、検出信号ＥＲＲが高レベル電圧である場合には、高レベル電圧の検出改変信号ＥＲＲ１をリセット信号生成回路９に与え、検出信号ＥＲＲが低レベル電圧である場合には低レベル電圧の検出改変信号ＥＲＲ１をリセット信号生成回路９に与える。
【０１５０】
本発明装置２ａが備える本発明回路１（又は１ａ、１ｂ、１ｃ、１ｄ）は、上述したように、第１フラッシュメモリトランジスタ７１ａ及び第２フラッシュメモリトランジスタ７１ｂを備える。本発明回路１は、スパッタリング法、エッチング法等の通常の半導体プロセスを経て製造される構成であるため、製造時の条件によっては、製造後の本発明回路１が備える第２フラッシュメモリトランジスタ７１ｂの閾値電圧Ｖｔｈ２が、第１フラッシュメモリトランジスタ７１ａの閾値電圧Ｖｔｈ１より低くなることが考えられる。
【０１５１】
かかる事態が生じた場合、図１に示される本発明回路１の構成においては、電磁波の照射を検出していないにも拘らず、高レベル電圧の検出信号ＥＲＲが出力されることとなる。この結果、図５に示される第１実施形態の本発明装置２の構成であれば、電磁波の照射が検出されていないにも拘らず、リセット処理が実行されてしまう結果となる。
【０１５２】
本実施形態に係る本発明装置２ａの構成によれば、万一、Ｖｔｈ２＜Ｖｔｈ１となった場合であっても、無効化回路４に対して高レベルの無効化指示信号ＥＲＲＤＩＳを与えることで本発明回路１から出力される出力信号ＥＲＲを無効化することができる（以下、かかる状態を適宜「無効化状態」と称する）。そして、この無効化状態下で、Ｖｔｈ１＜Ｖｔｈ２が成立するように両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を調整した後、無効化指示信号ＥＲＲＤＩＳを低レベルにすることで、本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行できる。
【０１５３】
尚、各フラッシュメモリトランジスタ７１ａ、７１ｂの閾値電圧の調整方法としては、フローティングゲート内に対するホットエレクトロンを注入し、又は引き抜くことで行う。
【０１５４】
例えば、閾値電圧を上昇させたい場合には、上昇させたいフラッシュメモリトランジスタに対する書き込み動作、即ち、コントロールゲートに高電圧（例えば１２Ｖ）を、ビット線からドレインに高電圧（例えば７Ｖ）を、ソースに低電圧（例えば０Ｖ）を夫々印加し、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲートに注入することにより行う。逆に、閾値電圧を低下させたい場合には、低下させたいフラッシュメモリトランジスタに対して消去処理を実行して閾値電圧を十分低下させた後、所望の閾値電圧になるように前記のように書き込み動作を実行して電圧を一定程度上昇させる。消去処理を実行する際には、コントロールゲートに低電圧を（例えば０Ｖ）、ビット線からドレインに低電圧（例えば０Ｖ）を、ソースに高電圧（例えば１２Ｖ）を夫々印加し、フローティングゲート・ソース間に高電界を発生させ、トンネル現象を利用してフローティングゲート内の電子をソース側に引き抜くことにより行う。
【０１５５】
尚、閾値電圧の微調整はソフトプログラム（弱い書き込み）を用いて行うことができる。例えば、通常の書き込み書き込み動作時にはコントロールゲートに高電圧（例えば１２Ｖ）を印加するが、ソフトプログラム時にはそれよりも低い電圧（例えば６Ｖ程度）を印加することで行えば良い。この他にも、ドレイン電圧に印加する電圧を通常の書き込み電圧より低い電圧を印加することでソフトプログラムを実現することも可能である。
【０１５６】
又、フラッシュメモリトランジスタの上層部に金属配線層を有しない構成であれば、無効化状態の下で、フラッシュメモリトランジスタに対して紫外線を照射することで閾値電圧の調整を行うことも可能である。
【０１５７】
尚、無効化指示信号ＥＲＲＤＩＳの入力方法としては、例えば外部より専用のテストパッドを用いて信号の入力を行う方法が可能である。即ち、本発明回路１からの検出信号ＥＲＲを無効化したい場合にのみ、当該テストパッドを介して高レベルの電圧信号（無効化指示信号ＥＲＲＤＩＳ）を無効化回路４に対して入力し、無効化を解除（有効化）する場合には、テストパッドからの信号入力を行わない構成とすることで、本発明回路１からの検出信号ＥＲＲの有効／無効化の切換が可能となる。
【０１５８】
このとき、モジュール等のパッケージに対するアセンブリ時に本テストパッドを外部端子にボンディングしないことで、製造時のみ無効化状態とすることができる。又、無効化状態下で、Ｖｔｈ１＜Ｖｔｈ２が成立するように両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を調整した後、本テストパッドと無効化指示信号ＥＲＲＤＩＳをヒューズにより切り離すことで、製造時のみ無効化状態とすることができる。尚、アセンブリ時に本テストパッドを外部端子にボンディングしない場合、ヒューズにより本テストパッドと無効化指示信号ＥＲＲＤＩＳを切り離す場合であっても、無効化指示信号ＥＲＲＤＩＳを低レベル（接地電圧）になるように設定しておく必要がある。ヒューズはレーザーヒューズ、電気的ヒューズのいずれの場合でも良い。
【０１５９】
又、上述したように、第５実施形態に係る本発明回路１ｄにおいては、予め製造時に各フラッシュメモリトランジスタの閾値電圧の調整が可能であるため、本発明装置２ａは、特に本発明回路１ｄ以外の本発明回路１、１ａ、１ｂ、１ｃを備える場合に有用である。しかしながら、本発明回路１ｄを備える場合であっても、万一、Ｖｔｈ２＜Ｖｔｈ１となった場合には無効化状態として閾値電圧の調整を行うことができるようになるという点で、本発明装置２ａの構成とすることは有用である。この点は以下の第３実施形態においても同様である。
【０１６０】
尚、図６に示される本発明装置２ａは、無効化回路４が、無効化指示信号ＥＲＲＤＩＳの入力を受け付ける否定回路３３と、否定回路３３の出力信号と検出信号ＥＲＲの論理積演算を行ってその演算結果を検出改変信号ＥＲＲ１として出力する論理和回路３４と、で構成されるものとしたが、かかる回路構成は一例であって、上述した論理内容の実現が可能な回路構成であればこれに限られるものではない。
【０１６１】
［第３実施形態］
本発明装置の第３実施形態（以下、適宜「本実施形態」と称する）につき、図７を参照して説明する。尚、第１或いは第２実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１６２】
図７は、本実施形態における本発明装置の概略的構成を示す回路ブロック図である。本発明装置２ｂは、第２実施形態における本発明装置２ａと比較して、無効化回路４に代えて無効化回路４ａを備え、更に無効化指示信号生成回路５及び動作リセット回路６を備える点が異なる。
【０１６３】
無効化回路４ａは、第２実施形態に係る無効化回路４とは異なり、低レベル電圧（例えば電源電圧）の無効化指示信号ＥＲＲＤＩＳが入力されている場合には、検出信号ＥＲＲのレベルの高低に拘らず低レベル電圧の検出改変信号ＥＲＲ１を出力し、高レベル電圧（例えば接地電圧）の無効化指示信号ＥＲＲＤＩＳが入力されている場合には、検出信号ＥＲＲのレベルの高低に準じたレベルの検出改変信号ＥＲＲ１を出力する。尚、図７では、無効化回路４ａが、論理積回路３４のみで構成されるものとしているが、前記の論理内容の実現が可能な回路構成であればこれに限られるものではない。
【０１６４】
動作リセット回路６は、接触動作並びに非接触動作時のリセット信号の入力を受け付け、何れかがリセット状態である場合には、高レベルの電圧信号（以下、「動作リセット指示信号ＲＳＤ」と称する）を無効化指示信号生成回路５に与え、何れもがリセット状態ではない場合には低レベルの動作リセット指示信号ＲＳＤを無効化指示信号生成回路５に与える。
【０１６５】
無効化指示信号生成回路５は、動作リセット回路６からの動作リセット指示信号ＲＳＤ、並びに制御バスを介して与えられる高低２値レベルの電圧信号（以下、「無効化副指示信号」と称する）が入力される構成であると共に、無効化副指示信号の電圧レベルを一時的に記憶可能な構成であり、例えばレジスタ回路で構成されている。又、無効化指示信号生成回路５は、高レベルの動作リセット指示信号ＲＳＤが入力されると記憶している情報（以下、「一時記憶情報」と称する）に対してリセット処理が施される構成であるとする。更に、無効化指示信号生成回路５は、現に記憶している一時記憶情報に対応付けられている電圧レベルの無効化指示信号ＥＲＲＤＩＳを生成し、無効化回路４ａに対して出力する。
【０１６６】
例えば、無効化指示信号生成回路５に対して高レベルの無効化副指示信号が入力されると一時記憶情報として高レベル状態である旨（以下、「情報Ｈ」と記載する）が記憶され、逆に、低レベルの無効化副指示信号が入力されると一時記憶情報として低レベル状態である旨（以下、「情報Ｌ」と記載する）が記憶される。このとき、無効化指示信号生成回路５は、一時記憶情報として情報Ｈを記憶している場合には、この記憶している情報Ｈに対応した電圧レベル、即ち高レベルの無効化指示信号ＥＲＲＤＩＳを生成し、逆に、一時記憶情報として情報Ｌを記憶している場合には、この記憶している情報Ｌに対応した電圧レベル、即ち低レベルの無効化指示信号ＥＲＲＤＩＳを生成するものとする。又、無効化指示信号生成回路５に対して高レベルの動作リセット指示信号ＲＳＤが入力されると、一時記憶情報が強制的にリセット状態となり、情報Ｌが記憶されると共に、低レベルの無効化指示信号ＥＲＲＤＩＳを生成し、無効化状態となる。
【０１６７】
ここで、前記無効化副指示信号は、フラッシュマクロ２０内の所定の無効化指示用フラッシュメモリトランジスタＮＴ（図７参照）の読み出し電圧（電流）値の反転値に対応した電圧信号であるとする。具体的には、無効化指示用フラッシュメモリトランジスタが書き込み状態である場合には、読み出し電圧が低レベルとなるため、その反転値である高レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられる。逆に、無効化指示用フラッシュメモリトランジスタが消去状態である場合には、読み出し電圧が高レベルとなるため、その反転値である低レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられる。
【０１６８】
まず、本発明装置２ｂの製造完了後、パッケージ等にアセンブリする前段階、例えばウエハ状態での検査工程時に紫外線等の電磁波を無効化指示用フラッシュメモリトランジスタＮＴに照射して消去状態とし、読み出し電圧を高レベルとする。これにより、無効化副指示信号は低レベル電圧となるため、無効化指示信号生成回路５は一時記憶情報として情報Ｌを記憶する。
【０１６９】
このとき、無効化指示信号生成回路５は、無効化回路４ａに対して低レベルの無効化指示信号ＥＲＲＤＩＳを出力し、これにより本発明回路１は無効化状態となる。従って第２実施形態で上述したように、かかる無効化状態の下で、Ｖｔｈ１＜Ｖｔｈ２が成立するように両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を調整することができる。
【０１７０】
両フラッシュメモリトランジスタの閾値電圧の調整後、無効化指示用フラッシュメモリトランジスタＮＴに対して書き込み動作を行う。これにより、当該フラッシュメモリトランジスタＮＴの読み出し電圧が低レベルとなるため、その反転値である高レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられる。この結果、無効化指示信号生成回路５は一時記憶情報として情報Ｈを記憶し、無効化状態が解除され、本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行できる。
【０１７１】
ここで、接触動作或いは非接触動作の何れかがリセット状態となった場合を想定する。かかる場合、上述したように、動作リセット回路６は高レベルの動作リセット指示信号ＲＳＤを無効化指示信号生成回路５に対して出力する。高レベルの動作リセット指示信号ＲＳＤが入力された無効化指示信号生成回路５は、リセット処理が実行され、一時記憶情報として情報Ｌを記憶すると共に、無効化回路４ａに対して低レベルの無効化指示信号ＥＲＲＤＩＳを出力し、無効化状態となる。尚、この間は、リセット信号生成回路９に対して与えられる外部リセット信号ＲＳＴの否定信号、或いはパワーオンリセット回路８０の何れかが高レベル電圧信号であるため、無効化回路４から出力される検出改変信号ＥＲＲ１のレベルに拘らず、演算及びデータ格納部４０に対して高レベルのリセット信号ＲＳＴ１が与えられ、本発明装置２ｂはリセット状態を示す。
【０１７２】
次に、リセット状態となっていた動作（接触動作或いは非接触動作）の当該リセット状態が解除されると、動作リセット回路６は低レベルの動作リセット指示信号ＲＳＤを無効化指示信号生成回路５に対して出力する。尚、この時点では、依然として無効化指示信号生成回路５は一時記憶情報として情報Ｌを記憶しているため、無効化回路４ａに対して低レベルの無効化指示信号ＥＲＲＤＩＳを出力し、無効化状態が継続している。
【０１７３】
又、リセットが解除されると、ＣＰＵ４１はＲＯＭ４２に格納されたプログラムを実行し、無効化指示信号生成回路５に対して無効化指示用フラッシュメモリトランジスタＮＴの読み出し電圧値の反転値を格納する。このとき、無効化指示用フラッシュメモリトランジスタＮＴの読み出し電圧は上記の通り低レベルであるため、無効化指示信号生成回路５は一時記憶情報として情報Ｈを記憶し、無効化状態が解除され、再び本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行できる。
【０１７４】
尚、無効化指示用フラッシュメモリトランジスタＮＴは、データ格納領域、具体的には物理的に保護したいデータの近傍に配置することが望ましい。万一、意図的に無効化状態を形成すべく、無効化指示用フラッシュメモリトランジスタＮＴに対して紫外線が照射された場合であっても、近接して存在するデータ格納領域に係るフラッシュメモリトランジスタ群（メモリセル群）に対しても電磁波が照射されることとなる。この結果、フラッシュメモリトランジスタ群が消去状態となって保護したい対象データも消去されるため、高セキュリティを実現することができるからある。
【０１７５】
又、上述した本実施形態では、無効化副指示信号が、フラッシュマクロ２０内の所定の無効化指示用フラッシュメモリトランジスタＮＴの読み出し電圧（電流）値の反転値に対応した電圧信号であるとしたが、読み出し電圧値に対応した電圧信号であるものとすることもできる。
【０１７６】
この場合は、本発明装置２ｂの製造完了後、パッケージ等にアセンブリする前段階において、無効化指示用フラッシュメモリトランジスタＮＴを書き込み状態として、読み出し電圧を低レベルとする。これにより、無効化副指示信号は低レベル電圧となるため、無効化指示信号生成回路５は一時記憶情報として情報Ｌを記憶する。これにより、本発明回路１は無効化状態となるため、閾値電圧の調整を行うことができる。
【０１７７】
そして、閾値電圧の調整後、無効化指示用フラッシュメモリトランジスタＮＴに対して消去動作を行う。これにより、当該フラッシュメモリトランジスタＮＴの読み出し電圧が高レベルとなるため、高レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられる。この結果、無効化指示信号生成回路５は一時記憶情報として情報Ｈを記憶し、無効化状態が解除され、本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行できる。
【０１７８】
非接触動作或いは接触動作の何れかがリセット状態となった場合には、無効化指示信号生成回路５は、リセット処理が実行され、一時記憶情報として情報Ｌを記憶する。そして、リセット状態が解除されると、ＣＰＵ４１はＲＯＭ４２に格納されたプログラムを実行し、無効化指示信号生成回路５に対して無効化指示用フラッシュメモリトランジスタＮＴの読み出し電圧値を格納する。前記の通り、フラッシュメモリトランジスタＮＴの読み出し電圧は高レベルであるため、高レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられ、無効化指示信号生成回路５は一時記憶情報として情報Ｈを記憶し、無効化状態が解除される。これにより、再び本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行することができる。
【０１７９】
尚、この場合、電磁波が照射された場合であっても無効化指示用フラッシュメモリトランジスタＮＴは変化を生じないため（消去状態のまま）、無効化指示用フラッシュメモリトランジスタＮＴを必ずしもデータ格納領域の近傍に配置する必要はない。
【０１８０】
又、上述した本発明装置に係る第２及び第３実施形態では、本発明装置２ａ或いは２ｂが無効化指示用フラッシュメモリトランジスタＮＴを備えるものとしたが、ＥＥＰＲＯＭ等の他の不揮発性メモリトランジスタで構成されるものとしても構わない。
【図面の簡単な説明】
【０１８１】
【図１】本発明に係る電磁波照射検出回路の第１実施形態の概略的構成を示すブロック図
【図２】本発明に係る電磁波照射検出回路が備える比較回路の別の一例を示す回路ブロック図
【図３】本発明に係る電磁波照射検出回路の第２実施形態の概略的構成を示すブロック図
【図４】本発明に係る電磁波照射検出回路の第４実施形態の概略的構成を示すブロック図
【図５】本発明に係る半導体装置の第１実施形態の概略的構成を示すブロック図
【図６】本発明に係る半導体装置の第２実施形態の概略的構成を示すブロック図
【図７】本発明に係る半導体装置の第３実施形態の概略的構成を示すブロック図
【図８】従来のＩＣカードの概略的構成を示すブロック図
【図９】従来の電磁波照射検出回路の概略的構成を示す回路ブロック図
【図１０】フラッシュメモリトランジスタの概念的な構造図
【図１１】フラッシュメモリトランジスタをマトリクス状に配列して構成されたメモリセルアレイの概略構成図
【符号の説明】
【０１８２】
１、１ａ、１ｂ、１ｃ、１ｄ： 本発明に係る電磁波照射検出回路
２、２ａ： 本発明に係る半導体装置
４： 無効化回路
９： リセット信号生成回路
１０： 非接触インタフェース
１１： 整流回路
１２： 変調回路
１３： 復調回路
１４： クロック分離回路
１５： アンテナ
１６： レギュレータ
１７： レギュレータ
１８： プロトコル制御回路
２０： フラッシュマクロ
２０ａ： メモリセルアレイ
３０： バイアス発生回路
３１ａ、３１ｂ： ＭＯＳトランジスタ
３３： 否定回路
３４： 論理和回路
４０： 演算及びデータ格納部
４１： ＣＰＵ
４２： ＲＯＭ
４３： ＲＡＭ
５１： コントロールゲート
５２： フローティングゲート
５３： ソース
５４： ドレイン
６０： 接触インタフェース
６１： ＵＡＲＴ
７０： 従来の電磁波照射検出回路
７１： フラッシュメモリトランジスタ
７１ａ： 第１フラッシュメモリトランジスタ
７１ｂ： 第２フラッシュメモリトランジスタ
７２、７２ａ、７２ｂ、７２ｃ： コンパレータ
７２ｉｍ： 反転入力端子
７２ｉｐ： 非反転入力端子
７２ｏ： 出力端子
７３： 否定回路
７４、７４ａ： 比較回路
８０： パワーオンリセット回路
９０： 従来のＩＣカード
ＢＬ１、ＢＬ２、…、ＢＬｎ： ビット線
ＮＴ：無効化指示用フラッシュメモリトランジスタ
Ｒ１： （第１）抵抗
Ｒ２： 第２抵抗
ＳＣ１： 第１直列回路
ＳＣ２： 第２直列回路
ＳＬ： ソース線
ＶＣＣ： 電源電圧
ＶＯＵＴ： 対象電圧
ＶＯＵＴ１： 第１対象電圧
ＶＯＵＴ２： 第２対象電圧
ＷＬ１、ＷＬ２、…、ＷＬｍ： ワード線
【技術分野】
【０００１】
本発明は、外部からの電磁波照射を検知する電磁波照射検出回路、及びこの電磁波照射検出回路を備える半導体装置、ＩＣカードに関する。
【背景技術】
【０００２】
近年、普段の生活において、キャッシュカード、クレジットカード、或いは、プリペイドカード等を使用する機会が増えている。このようなカードに対し、従前は情報を記憶するために磁気カードが利用されていたが、個人情報に関する取り扱いをより慎重に行う観点から、近年、磁気カードに替わってセキュリティ対策を取り易いＩＣカードが利用されるようになって来ている。ＩＣカードには、通常、情報を記憶するために電源を遮断しても記憶が保持される不揮発性半導体記憶装置が使用されており、この不揮発性半導体記憶装置としてＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）、或いはフラッシュメモリを用いたＩＣカードが従来より提供されている。
【０００３】
図８は、典型的な従来のＩＣカード９０の概略的構成を示すブロック図である。ＩＣカード用ＬＳＩの内部ブロックは、演算及びデータ格納部４０、非接触インタフェース１０、接触インタフェース６０、パワーオンリセット回路８０、及びアンテナ１５を備えて構成される。
【０００４】
非接触インタフェース１０は、整流回路１１、変調回路１２、復調回路１３、クロック分離回路１４、レギュレータ１６、レギュレータ１７、及びプロトコル制御回路１８を備える。接触インタフェース６０は、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）６１を備える。演算及びデータ格納部４０は、通常のマイクロコンピュータの構成と殆ど同じであり、ＣＰＵ４１、ＲＯＭ４２、ＲＡＭ４３、及びフラッシュマクロ２０を備える。ＲＯＭ４２はプログラムを格納するものであり、ＲＡＭ４３はワーキングメモリとして演算中に使用される。フラッシュマクロ２０はプログラムを格納、またはデータを保持するのに使用される。
【０００５】
尚、フラッシュマクロ２０は、外部からの電磁波照射を検出する電磁波照射検出回路７０を内部に備える。当該回路７０の構成については後述する。
【０００６】
以下、上記構成を有する非接触型ＩＣカード９０に内装されるＩＣモジュールの基本的動作について、図８を参照して説明する。
【０００７】
先ず、外部のリーダライタ装置（図示せず）より非接触ＩＣカード９０の制御信号が電磁波に変換されて与えられる。非接触ＩＣカードが、当該電磁波に変換された制御信号を受信すると、非接触ＩＣカード９０内部に埋め込まれたアンテナ１５において電磁誘導を生じさせる。この電磁誘導により発生した信号は、演算及びデータ格納部４０を動作させるための供給電力、クロック信号、制御信号に変換される。
【０００８】
又、前記電磁誘導により発生した信号は、整流回路１１を介して正の電圧に変換され、更にレギュレータ１６（ＶＰＰを発生）、レギュレータ１７（ＶＣＣを発生）を介して平滑化され、演算及びデータ格納部４０に電源電圧として供給される。尚、一般的なＩＣモジュールの電源電圧（ＶＣＣ及びＶＰＰ）は５Ｖ或いは３Ｖである。
【０００９】
又、前記電磁誘導により発生した信号は、クロック分離回路１４により、内部クロックに変換される。内部クロックの周波数はおよそ１ＭＨｚ〜１５ＭＨｚである。
【００１０】
更に、前記電磁誘導により発生した信号は、復調回路１３を通して、プロトコル制御回路１８に入力される。プロトコル制御回路１８は、非接触ＩＣカードの通信プロトコル（例えば近傍型非接触ＩＣカードの場合、ＴｙｐｅＡ、ＴｙｐｅＢ、ＴｙｐｅＣ）の制御、およびＣＰＵ４１とデータの送受信を行う。ＣＰＵ４１は、前記データに基づき、ＲＯＭ４２、ＲＡＭ４３、フラッシュマクロ２０を制御し演算等の処理を行う。ＣＰＵ４１で演算された結果は、プロトコル制御回路１８を介して、変調回路１２により変調され、所定の帯域を持った交流信号に変換された後、アンテナ１５から電磁波として出力される。外部のリーダライタ装置はこの電磁波を受け取り、リーダライタ装置内の復調回路を通して信号に変換し、ＩＣカードとの情報の授受を完了する。
【００１１】
パワーオンリセット回路８０は主に非接触動作におけるリセット信号を出力する回路である。ＩＣカード９０がリーダライタ装置に対して所定範囲内の距離に近接すると、リーダライタ装置から発せされる電磁波が電磁誘導されることで生成される電圧が上昇する。この電圧に基づいて生成される電源電圧ＶＣＣが所望の電圧に達した場合（例えば２．３Ｖ）、リセット状態が解除される。
【００１２】
一方、外部リセット信号ＲＳＴは、接触動作時におけるリセット信号である。接触型のリーダライタ装置により制御される。電圧値が所定のレベルを下回ると外部リセット信号ＲＳＴが活性化される（ロウアクティブ）。
【００１３】
尚、パワーオンリセット回路８０の出力信号、並びに外部リセット信号ＲＳＴ（の否定信号）は、共に内部で論理和回路で構成されるリセット信号生成回路９によってＯＲ接続されている。このリセット信号生成回路９の出力信号がリセット信号ＲＳＴ１として演算及びデータ格納部４０に与えられる。演算及びデータ格納部４０は、活性状態であるリセット信号ＲＳＴ１が与えられると、リセット処理を実行する。リセット信号生成回路９に入力される電磁波照射検出回路７０からの出力信号ＥＲＲについては後述する。
【００１４】
上述したように、近年のＩＣカードには不揮発性半導体記憶装置が搭載されており、当該記憶装置内において種々の情報が記録されている。かかる情報には、暗証番号等の個人情報の他、秘密保持の必要性の高い情報が含まれているため、これらの情報の改ざんや漏洩等の不正目的のために外部からＩＣカード内の当該記憶装置に対してアクセスが行われることを防止する措置を施す必要性がある。
【００１５】
ＩＣカードに対して電磁波等の照射による回路動作の不正な解析を阻止し、内部データの漏洩、改ざん、並びに複製等の防止に関する従来の技術としては下記特許文献１に開示されているものがある。特許文献１に記載の半導体装置は、半導体基板上に形成された集積回路に対して照射される電磁波を検出するための不揮発性メモリを含む検出回路（以下、「電磁波照射検出回路」と記載）を備えており、前記不揮発性メモリの読み出した値が所定の値と一致しない場合に以降の動作を停止させるものである。以下、図面を参照して、特許文献１に記載されている電磁波照射検出回路の基本的動作について説明を行う。尚、この電磁波照射検出回路は、図８に示されている電磁波照射検出回路７０に相当する。
【００１６】
図９は、従来の電磁波照射検出回路７０の概略的構成を示す回路ブロック図である。図９に示される電磁波等検出回路７０は、抵抗Ｒ１、フラッシュメモリトランジスタ７１、及び比較回路７４を備えて構成される。
【００１７】
抵抗Ｒ１とフラッシュメモリトランジスタ７１とは、直列に配列されて直列回路を構成している。より具体的には、抵抗Ｒ１の一端に電源電圧ＶＣＣが印加され、抵抗Ｒ１の他端にフラッシュメモリトランジスタ７１のドレインが接続され、フラッシュメモリトランジスタ７１のソースが接地されている。尚、この電源電圧ＶＣＣは、フラッシュメモリトランジスタ７１のゲートにも印加される構成である。
【００１８】
比較回路７４は、コンパレータ７２と否定回路７３とで構成される。コンパレータ７２は、反転入力端子７２ｉｍ、非反転入力端子７２ｉｐ、及び出力端子７２ｏを備える。反転入力端子７２ｉｍには所定の基準電圧ＶＲＥＦが入力される。又、非反転入力端子７２ｉｐには、抵抗Ｒ１とフラッシュメモリトランジスタ７１の接続ノードが示す電圧（以下、「対象電圧」と記載する）ＶＯＵＴが印加される。そして、非反転入力端子７２ｉｐに入力される対象電圧ＶＯＵＴと、反転入力端子７２ｉｍに入力される基準電圧ＶＲＥＦとを比較し、その大小関係に基づく２値の電圧信号を出力端子７２ｏから出力する。ここでは、ＶＯＵＴ＞ＶＲＥＦの場合には出力端子７２ｏから高レベル電圧（例えば３Ｖ）を出力し、逆にＶＯＵＴ＜ＶＲＥＦの場合には出力端子７２ｏから低レベル電圧（例えば接地電圧）を出力するものとする。又、否定回路７３は、コンパレータ７２の出力端子７２ｏから出力される電圧が入力され、入力電圧の高低の結果を反転し、検出信号ＥＲＲとして出力する。即ち、電磁波照射検出回路７０は、ＶＯＵＴ＞ＶＲＥＦの場合には検出信号ＥＲＲとして低レベル電圧（例えば接地電圧）を出力し、ＶＯＵＴ＜ＶＲＥＦの場合には検出信号ＥＲＲとして高レベル電圧（例えば３Ｖ）を出力する。
【００１９】
図９に示されるような構成を有する電磁波照射検出回路７０に対し、電磁波が照射されることによる対象電圧ＶＯＵＴの変化について以下に説明する。
【００２０】
電磁波が照射されることによる対象電圧ＶＯＵＴの変化を説明するに際し、先ず、フラッシュメモリトランジスタの動作原理について説明を行う。図１０は、フラッシュメモリトランジスタ７１の概念的な構造図である。図１０に示されるように、フラッシュメモリトランジスタ７１は、コントロールゲート５１、フローティングゲート５２、ソース５３、及びドレイン５４の各電極（端子）を備える。
【００２１】
フラッシュメモリトランジスタ７１は、フローティングゲート５２内の電子の多寡によって閾値電圧が変化するため、この閾値電圧の大小によって書き込み状態と消去状態を夫々定義することで、２値或いは多値の情報の記憶が可能となる。即ち、フローティングゲート５２内に蓄積されている電荷（以下、電子とする）が多い状態を書き込み状態とし、電子が蓄積されていない状態（又は蓄積されている電子が少ない状態）を消去状態とすることで、フローティングゲート５２内に対して電子（ホットエレクトロン）の注入によって情報の書き込みが行われ、逆にフローティングゲート５２内に蓄積されている電子が引き抜かれることで情報の消去が行われることとなる。
【００２２】
例えば、フラッシュメモリトランジスタ７１に対して情報の書き込みを行う場合には、コントロールゲート５１に高電圧（例えば１２Ｖ）を、ドレイン５４に高電圧（例えば７Ｖ）を、ソース５３に低電圧（例えば０Ｖ）を夫々印加することで、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲート５２に注入することにより行う。
【００２３】
逆に、フラッシュメモリトランジスタ７１に書き込まれている情報の消去を行う場合には、コントロールゲート５１に低電圧（例えば０Ｖ）を、ドレイン５４に低電圧（例えば０Ｖ）を、ソース５３に高電圧（例えば１２Ｖ）を夫々印加し、フローティングゲート５２とソース５３間に高電界を発生させ、トンネル現象を利用してフローティングゲート５２内の電子をソース側に引き抜くことにより行う。
【００２４】
又、フラッシュメモリトランジスタ７１から情報の読み出しを行う場合には、コントロールゲート５１に高電圧（例えば５Ｖ）を、ドレイン５４に低電圧（例えば１Ｖ）を、ソース５３に低電圧（例えば０Ｖ）を夫々印加し、ドレイン５４を流れるドレイン電流の大小を内部のセンスアンプによって増幅して、データの「１」及び「０」の判定（２値データの場合）を行う。上記電圧が印加された場合、フローティングゲート５２に電子が蓄積されている（情報が書き込まれている）場合には、閾値電圧が高いため、フラッシュメモリトランジスタ７１のオン抵抗が大きく、これによって前記ドレイン電流は小さくなる。逆に、フローティングゲート５２に電子が蓄積されていない又は蓄積電子量が少ない（情報が消去されている）場合には、閾値電圧が低いため、フラッシュメモリトランジスタ７１のオン抵抗が小さく、これによって前記ドレイン電流は大きくなる。従って、ドレイン電流の大小を検出することで、フラッシュメモリトランジスタ７１の記憶状態の判別が可能となる。
【００２５】
ＩＣカードに備えられる不揮発性半導体記憶装置（フラッシュマクロ２０）は、上述したフラッシュメモリトランジスタ７１を一のメモリセルとし、かかるメモリセルを行方向並びに列方向に複数配列することで構成されたメモリセルアレイによって実現されている。図１１は、図１０に示すフラッシュメモリトランジスタ７１をマトリクス状に配列して構成されたメモリセルアレイの概略構成図である。
【００２６】
図１１では、上述したフラッシュメモリトランジスタ７１と同一の構成を有するトランジスタをｍ行ｎ列のマトリクス状に配列したものである。図１１に示されるメモリセルアレイ２０ａは、行方向に延伸する複数のワード線ＷＬ１、ＷＬ２、…、ＷＬｍと、列方向に延伸する複数のビット線ＢＬ１、ＢＬ２、…、ＢＬｎ、及びソース線ＳＬを備える。そして、同一行のフラッシュメモリトランジスタの各コントロールゲート夫々が同一のワード線に接続され、同一列のフラッシュメモリトランジスタの各ドレイン夫々が同一のビット線に接続され、全てのトランジスタのソースが共通のソース線ＳＬに接続される。
【００２７】
このように構成されるメモリセルアレイを有するフラッシュメモリに対し、書き込み、消去、読み出し対象となるメモリセルに接続されているワード線、ビット線、並びにソース線を介して夫々処理に応じた上記電圧を印加することで、選択メモリセルに対する情報の書き込み、消去、或いは読み出しの各処理を実行する。
【００２８】
上述したような原理に基づいて情報の記憶を行うフラッシュメモリは、フローティングゲート５２内に蓄積された電子の多寡によって書き込み状態と消去状態の区別を行う構成であるところ、フローティングゲート５２が周囲の導電性材料と絶縁状態にある（フローティング状態にある）構成であるため、一度フローティングゲート５２内に注入された電子は新たな電圧印加を行わない限り当該フローティングゲート５２内に安定的に留まり、
又、新たな電圧印加を行わない限り外部の導電性材料から電子がフローティングゲート５２内に注入されるようなことはなく、これによって情報を安定的に保持することができる構成である。
【００２９】
ところが、このようなフラッシュメモリに対して外部より電磁波が照射されると、照射された電磁波に含まれるエネルギがフローティングゲート５２に与えられる結果、フローティングゲート５２内に蓄積されている電子が高エネルギ状態となり、フローティングゲート５２外に脱出するという事態が起こり得る。このような事態が発生すると、正しく書き込まれていた情報が不正に消去されたり、書換えられたり、或いは読み出されるという懸念が招来する。
【００３０】
図９に示される電磁波照射検出回路７０は、このような懸念に対処すべく、電磁波が照射された場合にフラッシュメモリセルトランジスタの閾値電圧が変化することを利用して、閾値電圧の変化を検知することで電磁波の照射を検出することを可能にするものである。
【００３１】
図９に示されるような回路構成において、電磁波が照射されていない状態（以下、「非照射状態」と記載）の下で、対象電圧ＶＯＵＴが基準電圧ＶＲＥＦよりも大きい値（ＶＯＵＴ＞ＶＲＥＦ）を示すように、抵抗Ｒ１及びフラッシュメモリトランジスタ７１の閾値電圧を予め設定しているものとする。この場合、上述したように、電磁波照射検出回路７０から出力される検出信号ＥＲＲは低レベル電圧を示す。
【００３２】
ここで、電磁波が照射されることでフローティングゲート５２内に蓄積されている電子がフローティングゲート５２外に脱出したとする。このとき、フラッシュメモリトランジスタ７１の閾値電圧が低下し、これによってフラッシュメモリトランジスタ７１のオン抵抗（以下、適宜「ＲＯＮ」と符号を付す）も減少する。図９に示される対象電圧ＶＯＵＴは、電源電圧ＶＣＣを抵抗Ｒ１とオン抵抗ＲＯＮの抵抗比で分圧することで算出される値となるため、オン抵抗ＲＯＮが低下すると、抵抗Ｒ１の両端の電位差が大きくなる。この結果、抵抗Ｒ１とフラッシュメモリトランジスタ７１のドレインの接続ノードの電圧で定義される対象電圧ＶＯＵＴは、電源電圧ＶＣＣから抵抗Ｒ１の両端の電位差に相当する電圧が低下した値と算出できるため、かかるＶＯＵＴの値はオン抵抗ＲＯＮの低下に伴って減少することとなる。
【００３３】
ここで、電磁波が照射されることで対象電圧ＶＯＵＴが基準電圧ＶＲＥＦを下回る程度に低下した場合、コンパレータ７２の出力端子からは低レベル電圧が出力されるため、かかる信号が反転される結果、高レベル電圧の検出信号ＥＲＲが電磁波照射検出回路７０から出力されることとなる。つまり、電磁波照射検出回路７０からの出力される検出信号ＥＲＲが高レベル電圧であることを検出することにより、電磁波が照射されたことを認識することができる。
【００３４】
尚、図８に示されるように、電磁波等検出回路７０の出力信号であるＥＲＲは、接触動作時における外部リセット信号ＲＳＴの反転信号、並びに非接触動作時におけるリセット信号であるパワーオンリセット回路８０の出力信号と共に、論理和回路で構成されるリセット信号生成回路９においてＯＲ接続されており、このリセット信号生成回路９の出力信号がリセット信号ＲＳＴ１として演算及びデータ格納部４０に与えられる構成である。従って、電磁波照射検出回路７０によって電磁波の照射が検出された場合、高レベル電圧のＥＲＲ信号がリセット信号生成回路９を介してリセット信号ＲＳＴ１として演算及びデータ格納部４０に与えられ、これによって演算及びデータ格納部４０はリセット処理が実行される。即ち、電磁波の照射を検出すると、演算及びデータ格納部４０は強制的にリセット状態となるため、電磁波の照射によって内部の記録情報に対する不正な書換え、消去、或いは読み出し等が行われることを防止することができる。
【００３５】
【特許文献１】特開２００５−１４９４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
ところが、上記従来構成においては、電源電圧ＶＣＣが変動した場合に、電磁波照射検出回路７０が所望の動作を実現しない場合があった。
【００３７】
即ち、図９における構成において、例えば不正の目的により電源電圧ＶＣＣが仕様値よりも高く設定された場合、フラッシュメモリトランジスタ７１のゲート電圧がこれに伴って高くなる。すると、フラッシュメモリトランジスタ７１（を含む直列回路）を流れる電流が増加することとなり、この結果、抵抗Ｒ１の両端における電圧降下が大きくなるため、対象電圧ＶＯＵＴの値は低下する。これにより、対象電圧ＶＯＵＴが基準電圧ＶＲＥＦよりも小さい値になりやすく（ＶＯＵＴ＜ＶＲＥＦ）、この結果、電磁波照射検出回路７０から出力される検出信号ＥＲＲは高レベルを出力しやすくなる。
【００３８】
逆に、電源電圧ＶＣＣが使用値よりも低く設定された場合、フラッシュメモリトランジスタ７１のゲート電圧がこれに伴って低くなるため、フラッシュメモリトランジスタ７１（を含む直列回路）を流れる電流が減少し、対象電圧ＶＯＵＴの値は上昇する。これにより、対象電圧ＶＯＵＴが基準電圧ＶＲＥＦよりも大きい値になりやすく（ＶＯＵＴ＞ＶＲＥＦ）、この結果、電磁波照射検出回路７０から出力される検出信号ＥＲＲは低レベルを出力しやすくなる。
【００３９】
又、ＩＣカード９０は、非接触動作を行う場合、上記のように非接触型のリーダライタが発生した磁場に当該ＩＣカードをかざすことで、電磁誘導によって発生された電力を利用して給電、クロック供給、データ通信等を行う構成である。このため、ＩＣカード９０のかざし方によっては、ＩＣカード９０とリーダタイタとの距離が変化する場合がある。ＩＣカード９０とリーダライタとの距離が離れると、磁界強度が低下し、これに伴って電流供給能力が低下してしまう。このため、消費電流が大きい動作（例えばフラッシュメモリの読み出し動作）を行うと、動作開始時には電源電圧ＶＣＣが所望の電圧に到達していても、レギュレータ１７が電源電圧ＶＣＣの降下を引き起こし、この結果、前記のように電磁波照射検出回路７０の誤動作を生じる場合が考えられる。
【００４０】
又、かかる誤動作が生じると、ＩＣカード９０はリセット状態となるため、電圧の回復を待って再度読み出しを行う等の復帰処理が必要となり、重複した動作が要求される。このことはＩＣカードの利便性を低下させるという問題を招来する。
【００４１】
本発明は、上記の問題点に鑑み、電源電圧が変化した場合でも誤動作を生じることのない電磁波照射検出回路を提供することを目的とする。又、本発明は、かかる電磁波照射検出回路を備えることで、利便性を低下させることなく高セキュリティ性の実現が可能な半導体装置、並びにＩＣカードを提供することを目的とする。
【課題を解決するための手段】
【００４２】
上記目的を達成するための本発明に係る電磁波照射検出回路は、第１抵抗と第１不揮発性メモリトランジスタが直列に配列された第１直列回路と、第２抵抗と第２不揮発性メモリトランジスタが直列に配列された第２直列回路と、一対の差動入力端子の内の一方の入力端子に前記第１直列回路の前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点が接続し、他方の入力端子に前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点が接続し、前記両入力端子に入力される電圧差に応じた２値の検出信号を出力する比較回路と、を備え、前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点の電位、並びに前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点の電位が共に電源電圧に応じて決定される構成であり、電磁波が照射されることで所定量以上のエネルギが与えられると、前記第１及び第２不揮発性メモリトランジスタのオン抵抗が変化して、電磁波が照射されていない非照射状態と電磁波が照射された照射状態の間で、前記両入力端子に入力される電圧差が変化して、前記検出信号が変化することを第１の特徴とする。
【００４３】
本発明に係る電磁波照射検出回路の上記第１の特徴構成によれば、第１及び第２直列回路における所定のノード（抵抗と不揮発性メモリトランジスタの接続ノード、以下単に「中間点」と記載）の電位に基づく両電圧信号が、比較回路の両入力端子に入力され、かかる入力電圧の電圧差に基づいて検出信号が出力される。又、両直列回路は、夫々抵抗と不揮発性メモリトランジスタを有しており、電磁波が照射されることで不揮発性メモリトランジスタのオン抵抗が変化すると、直列回路を流れる電流が変化するため、前記中間点の電位が変化する構成である。このため、非照射状態の下で予め両抵抗の抵抗値、並びに両不揮発性メモリトランジスタの閾値電圧を所定の値に設定しておくことで、電磁波が照射された際に両直列回路の中間点の電位差が減少する。従って、かかる電位差の変化を検出することで、検出信号の電圧レベルが変化するため、これを確認することにより電磁波が照射されたことを認識することができる。
【００４４】
そして、本特徴構成によれば、両中間点の電位が電源電圧に応じて決定される構成であるため、電源電圧が変化した場合であっても、比較回路に入力される両電圧信号の電圧差が、前記検出信号の電圧レベルを変化させる程度にまで変化することはない。このため、不正の目的で電源電圧を変更された場合や、利用状態によって電源電圧が変化した場合においても、これらの影響を受けることなく、正しく電磁波照射の検出を行うことができる。
【００４５】
又、本発明に係る電磁波照射検出回路は、上記第１の特徴構成に加えて、前記比較回路が、反転入力端子、非反転入力端子、及び出力端子を有するコンパレータを備え、前記反転入力端子が、前記第１直列回路の前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点と接続され、前記非反転入力端子が、前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点と接続され、前記出力端子が、前記反転入力端子と前記非反転入力端子に入力される２電圧の大小関係に応じて決定される２値の電圧信号を出力する構成であり、前記検出信号の電圧レベルが、前記出力端子から出力される電圧信号の電圧レベルに基づいて決定され、電磁波が照射されることで所定量以上のエネルギが与えられると、前記第１及び第２不揮発性メモリトランジスタのオン抵抗が変化して、電磁波が照射されていない非照射状態と電磁波が照射された照射状態の間で、前記反転入力端子と前記非反転入力端子に入力される電圧の大小関係が変化して、前記出力端子より出力される前記検出信号が変化することを第２の特徴とする。
【００４６】
本発明に係る電磁波照射検出回路の上記第２の特徴構成によれば、電磁波が照射されると、前記反転入力端子と前記非反転入力端子に入力される２電圧の大小関係が変化し、これによって検出信号が変化する。従って、この検出信号の電圧レベルの変化を確認することにより電磁波が照射されたことを認識することができる。
【００４７】
そして、本特徴構成によれば、両中間点の電位が電源電圧に応じて決定される構成であるため、電源電圧が変化した場合であっても、比較回路に入力される両電圧信号の大小関係が非照射状態の下での大小関係と逆転することがない。このため、不正の目的で電源電圧を変更された場合や、利用状態によって電源電圧が変化した場合においても、これらの影響を受けることなく、正しく電磁波照射の検出を行うことができる。
【００４８】
ここで、前記比較回路が更に否定回路を備えると共に、前記コンパレータの出力端子に否定回路が接続されることで、コンパレータの出力端子から出力される信号の電圧レベルを反転させて前記検出信号を生成する構成としても良い。
【００４９】
又、本発明に係る電磁波照射検出回路は、上記第２の特徴構成に加えて、前記第１抵抗の抵抗値が前記第２抵抗の抵抗値よりも小さく、前記非照射状態において、前記第１不揮発性メモリセルの閾値電圧が前記第２不揮発性メモリセルの閾値電圧よりも小さいことを第３の特徴とする
【００５０】
本発明に係る電磁波照射検出回路の上記第３の特徴構成によれば、非照射状態の下では非反転入力端子に入力される電圧レベルが、反転入力端子に入力される電圧レベルよりも高くなる。そして、かかる構成の下で、電磁波が照射されると、両不揮発性メモリトランジスタの閾値電圧が共に低下するため、両直列回路を流れる電流は共に上昇する。この結果、所定量以上のエネルギが電磁波の照射によって与えられると、抵抗値が大きい第２抵抗の両端の電位差が、抵抗値の小さい第１抵抗の両端の電位差を上回り、両入力端子に入力される電圧レベルの大小関係が逆転し、検出信号の電圧レベルもこれに応じて変化する。従って、出力される検出信号の電圧レベルの変化を確認することで、電磁波が照射されたことを認識することができる。
【００５１】
又、本発明に係る電磁波照射検出回路は、上記第２又は第３の特徴構成に加えて、所定領域に電磁波遮蔽手段を備えており、前記電磁波遮蔽手段によって照射された電磁波の一部が反射されることで、前記第１不揮発性メモリトランジスタに対して与えられるエネルギ量が前記第２不揮発性メモリトランジスタに対して与えられるエネルギ量よりも少なくなるように構成されていることを第４の特徴とする。
【００５２】
本発明に係る電磁波照射検出回路の上記第４の特徴構成によれば、両不揮発性メモリトランジスタに対して電磁波が照射された場合であっても、当該照射によって両不揮発性トランジスタに与えられるエネルギ量に差異が生じる。この結果、両不揮発性メモリトランジスタ間の閾値電圧の変化に差異を設けることができる。従って、非照射状態の下で中間点の電位が低く設定されている側の直列回路が有する不揮発性メモリトランジスタを、他の不揮発性メモリトランジスタよりも電磁波の遮蔽能力を高く設定しておくことで、電磁波が照射されると比較回路の両入力端子に入力される両入力電圧の大小関係が逆転するため、検出信号の電圧レベルが変化し、これによって電磁波の照射を検出することができる。
【００５３】
尚、電磁波の遮蔽能力を高く設定したい側の不揮発性メモリトランジスタに対してのみ電磁波遮蔽手段を備える構成としても構わないし、例えば遮蔽面積や遮蔽部材に差異を設けることで両不揮発性メモリトランジスタに対して電磁波遮蔽手段を備える構成としても構わない。
【００５４】
又、本特徴構成の場合には、電磁波の照射によって両不揮発性メモリトランジスタの閾値電圧の変化程度が異なるため、第１及び第２抵抗の抵抗値を同一値とした場合であっても、電磁波が照射されることで比較回路に入力される両入力電圧の大小関係を変化させることができる。
【００５５】
又、本発明に係る電磁波照射検出回路は、上記第４の特徴構成に加えて、前記電磁波遮蔽手段が、前記第１不揮発性メモリセルの形成領域の上層に備えられており、前記第２不揮発性メモリセルの形成領域の上層に備えられていないことを第５の特徴とする。
【００５６】
又、本発明に係る電磁波照射検出回路は、上記第４又は第５の特徴構成に加えて、前記電磁波遮蔽手段が金属配線層で構成されることを第６の特徴とする。
【００５７】
又、本発明に係る電磁波照射検出回路は、上記第１〜第６の何れか一の特徴構成に加えて、前記第１直列回路と前記第２直列回路が並列に接続されており、夫々の一方の端子には第１基準電圧が、他方の端子には第２基準電圧が印加され、前記第１基準電圧が、電源電圧、又は当該電源電圧に応じて決定される電圧であり、前記第１不揮発性メモリトランジスタ及び前記第２不揮発性メモリトランジスタの両コントロールゲートに対して、前記第１基準電圧が印加される構成であることを第７の特徴とする。
【００５８】
本発明に係る電磁波照射検出回路の上記第７の特徴構成によれば、両直列回路の両端は夫々同一の電位を示すため、電源電圧が変化した場合には、当該変化に応じて両直列回路の中間点の電位が同様の変化を示すこととなる。即ち、電源電圧の変化によって中間点の電位の大小関係が変化することがないため、誤動作を生じることなく正しく電磁波照射の検出を実行することができる。
【００５９】
尚、前記第２基準電圧は、例えば接地電圧とすることができる。
【００６０】
又、本発明に係る電磁波照射検出回路は、上記第１〜第６の何れか一の特徴構成に加えて、前記第１直列回路と前記第２直列回路が並列に接続されており、夫々の一方の端子には第１基準電圧が、他方の端子には第２基準電圧が印加され、前記第１基準電圧が、電源電圧、又は当該電源電圧に応じて決定される電圧であり、前記第１不揮発性メモリトランジスタ及び前記第２不揮発性メモリトランジスタの両コントロールゲートに対して、前記第１或いは第２不揮発性メモリトランジスタに対する読み出し、書き込み、或いは消去処理を行うための電圧発生回路からの出力電圧が印加されることを第８の特徴とする。
【００６１】
本発明に係る電磁波照射検出回路の上記第８の特徴構成によれば、両不揮発性メモリトランジスタのフローティングゲートに蓄積される電子量を多くすることができるため、閾値電圧を上昇させることができる。これにより、電磁波が照射されたときの閾値電圧並びに両直流回路を流れる電流に対する影響を大きくすることができるため、電磁波照射の検出精度を高めることができる。
【００６２】
又、本発明に係る電磁波照射検出回路は、上記第１〜第８の何れか一の特徴構成に加えて、前記第１及び第２不揮発性メモリトランジスタのソース・ドレイン端子間にバイアス電圧を印加するためのバイアス発生回路を備えることを第９の特徴とする。
【００６３】
本発明に係る電磁波照射検出回路の上記第９の特徴構成によれば、非照射状態の下では両不揮発性メモリトランジスタのドレイン・ソース間に所定のバイアス電圧が印加されるように構成することができるため、かかるバイアス電圧を予め低い電圧に設定しておくことにより、非照射状態の下でソフトプログラム（弱い書き込み）が発生するのを防止することができる。これにより、非照射状態の下で各不揮発性メモリトランジスタのフローティングゲート内に蓄積されている電子量の変動を防止され、電磁波照射検出精度を更に向上させることができる。
【００６４】
又、本発明に係る電磁波照射検出回路は、上記第１〜第９の何れか一の特徴構成に加えて、前記第１及び第２不揮発性メモリトランジスタがフラッシュメモリトランジスタで構成されることを第１０の特徴とする。
【００６５】
又、本発明に係る電磁波照射検出回路は、上記第１〜第１０の何れか一の特徴構成に加えて、前記第１及び第２不揮発性メモリトランジスタが、ゲート及びドレインに金属配線層との接続を構成しており、前記第１不揮発性メモリトランジスタのゲート端子及びドレイン端子に接続されている金属配線層の面積と、前記第２不揮発性メモリトランジスタのゲート端子及びドレイン端子に接続されている金属配線層の面積と、が異なっていることを第１１の特徴とする。
【００６６】
上記第１１の特徴構成を有する本発明に係る電磁波照射検出回路を製造する際、ゲート電極並びにドレイン拡散層に対して金属配線層を接続させることで、この金属配線層を堆積する際に、当該金属配線層内に電荷が蓄積されることとなる。このため、製造された本発明に係る電磁波照射検出回路が有する両不揮発性メモリトランジスタに対して書き込み処理を行うと、金属配線層内に蓄積されていた電荷もフローティングゲート内に取り込まれるため、金属配線層を有しない構成と比較して閾値電圧を変化させることができる。
【００６７】
ゲート電極並びにドレイン拡散層に対して接続されている金属配線層の配線量（配線長、配線面積）が多いほど、当該金属配線層内に取り込まれる電子量は増大するため、かかる配線量を第１及び第２不揮発性メモリトランジスタ間で差異を持たせることにより、予め両不揮発性メモリトランジスタ間の閾値電圧に差異を生じさせることができる。即ち、本特徴構成によれば、製造された時点で既に両不揮発性メモリトランジスタの閾値電圧の調整がされているため、改めて閾値電圧の調整を行う必要がない。このため、本発明に係る電磁波照射検出回路を半導体装置内に実装する際において、当該半導体装置は、両不揮発性メモリトランジスタの閾値電圧の調整のための調整手段を設ける必要がなく、装置規模の縮小化の実現に寄与することができる。
【００６８】
又、上記目的を達成するための本発明に係る半導体装置は、上記第１〜第１１の何れか一の特徴構成の電磁波照射検出回路と、前記比較回路から出力される前記検出信号の活性／不活性状態に基づいて、リセット信号を生成するリセット信号生成回路と、を備え、前記リセット信号生成回路から出力される前記リセット信号に基づいてリセット動作が行われることを第１の特徴とする。
【００６９】
本発明に係る半導体装置の上記第１の特徴構成によれば、電源電圧の変動の影響を受けることなく電磁波照射の検出を行うことができる電磁波照射検出回路を備える構成であるため、電源電圧の変動によって電磁波照射検出回路が誤動作してリセット処理が実行されるということがない。従って、電源電圧の変動によって当該リセット処理後の復帰処理を要求されることがないため、利便性を低下させることなくセキュリティ性の高い半導体装置の実現が可能となる。
【００７０】
又、上記目的を達成するための本発明に係る半導体装置は、上記第１〜第１１の何れか一の特徴構成の電磁波照射検出回路と、前記比較回路から出力される前記検出信号の活性／不活性状態に基づいて、リセット信号を生成するリセット信号生成回路と、前記電磁波照射検出回路の検出結果の無効化処理が可能な無効化回路と、を備えると共に、前記リセット信号生成回路から出力される前記リセット信号に基づいてリセット動作が行われる構成であって、前記無効化回路が、前記電磁波照射検出回路の検出結果の無効化処理を実行するか否かの指示を示す無効化指示信号と前記検出信号とが入力される構成であって、前記無効化処理を実行しない旨の前記無効化指示信号が入力されている場合には、前記検出信号を前記リセット信号生成回路に入力し、前記無効化処理を実行する旨の前記無効化指示信号が入力されている場合には、前記検出信号の活性／不活性に拘らず、不活性状態を示す電圧信号を前記リセット信号生成回路に入力することを第２の特徴とする。
【００７１】
本発明に係る半導体装置の上記第２の特徴構成によれば、本発明に係る電磁波照射検出回路の検出結果を無効化することができる。このため、電磁波照射検出回路が備える不揮発性メモリトランジスタの閾値電圧が所定の条件を充足せず、非照射状態下においても電磁波の照射を検出した旨の検出信号を出力してしまう場合に、当該無効化処理を実行して、電磁波照射検出回路の検出結果を無効化した上で、電磁波照射検出の機能を奏するように両不揮発性メモリトランジスタの閾値電圧を調整することができる。
【００７２】
又、本発明に係る半導体装置は、上記第２の特徴構成に加えて、前記無効化回路が、外部からテストパッドにより前記無効化指示信号の入力受付を可能に構成されていることを第３の特徴とする。
【００７３】
本発明に係る半導体装置の上記第３の特徴構成によれば、不揮発性メモリトランジスタの閾値電圧の調整の際、簡易な処理によって電磁波照射検出回路の検出結果の無効化を実行することができる。
【００７４】
又、本発明に係る半導体装置は、上記第２の特徴構成に加えて、一定の動作条件が充足されると高レベルの動作リセット指示信号を出力する動作リセット回路と、２値の電圧レベルの前記無効化指示信号を生成し、前記無効化回路に対して出力する無効化指示信号生成回路と、を備え、前記リセット信号生成回路が、前記無効化回路の出力信号と前記動作リセット指示信号とが入力されると共に、何れか一の信号が活性状態であるか否かに基づいて前記リセット信号を生成する構成であり、前記無効化指示信号生成回路が、所定の無効化指示用不揮発性メモリトランジスタの記憶状態に応じた高低２値の無効化副指示信号、並びに前記動作リセット指示信号が入力されると共に、当該入力される電圧レベルの高低に応じた２値の一時記憶情報を記憶可能な構成であって、記憶している前記一時記憶情報と異なる情報に対応付けられた電圧レベルの前記無効化指示信号を出力することを第４の特徴とする。
【００７５】
本発明に係る半導体装置の上記第４の特徴構成によれば、無効化指示用不揮発性メモリトランジスタの記憶状態に応じて無効化処理を実行するか否かを決定することができる。このため、パッケージ等にアセンブリする前段階において、無効化指示用不揮発性メモリトランジスタに対して、無効化処理が実行される状態を示す記憶状態にしておき、閾値電圧の調整後、当該無効化指示用不揮発性メモリトランジスタの記憶状態を再度変化させて、無効化処理を実行しない旨の記憶状態に変化させることができる。不揮発性メモリトランジスタの記憶状態の変化、並びに当該記憶状態の読み出しは、通常の不揮発性半導体記憶装置の書き込み、消去、読み出しの各処理で実行が可能であるため、予めプログラム化することが可能である。従って、本特徴構成によれば、電磁波照射検出回路からの検出結果の無効化と有効化の切換を自動的に行うことができる。
【００７６】
又、上記目的を達成するための本発明に係るＩＣカードは、上記第１〜第４の何れか一の特徴構成の半導体装置と、非接触型外部装置と非接触で通信されることで情報の授受が行われると共に前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェース、或いは、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースの内の何れか一方又は双方を備えることを特徴とする。
【００７７】
本発明に係るＩＣカードの上記特徴構成によれば、電源電圧の変動によって強制的にリセット処理が実行されることがないため、誤動作によって生じたリセット処理後の復帰処理を要求されることがなく、これによって、利便性の低下をさせることなくセキュリティ性の高いＩＣカードを実現することが可能となる。
【発明の効果】
【００７８】
本発明の構成によれば、電源電圧が変化した場合でも誤動作を生じることのない電磁波照射検出回路を実現することができる。又、本発明に係る電磁波照射検出回路を備えることで、利便性を低下させることなく高セキュリティ性の実現が可能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００７９】
以下において、本発明に係る電磁波照射検出回路（以下、適宜「本発明回路」と称する）、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）の各実施形態について図面を参照して説明する。
【００８０】
尚、以下の各実施形態において、図８〜図１１を参照して上述した従来技術と同一の構成については、同一の符号を付して、その詳細な説明を省略する。
【００８１】
《本発明回路の構成》
先ず、本発明回路の各実施形態につき、以下に説明する。
【００８２】
［第１実施形態］
本発明回路の第１実施形態（以下、適宜「本実施形態」と称する）につき、図１及び図２を参照して説明する。
【００８３】
図１は、本実施形態における本発明回路の概略的構成を示す回路ブロック図である。本発明回路１は、図９に示される従来の電磁波照射検出回路７０と比較して、抵抗とフラッシュメモリトランジスタからなる直列回路を２回路有する点が異なる。
【００８４】
即ち、本発明回路１は、抵抗Ｒ１とフラッシュメモリトランジスタ７１ａとが直列に配列されて構成される直列回路ＳＣ１、及び、抵抗Ｒ２とフラッシュメモリトランジスタ７１ｂとが直列に配列されて構成される直列回路ＳＣ２、の２つの直列回路を有する構成である。尚、以下において、抵抗Ｒ１、フラッシュメモリトランジスタ７１ａ、直列回路ＳＣ１を夫々、「第１抵抗Ｒ１」、「第１フラッシュメモリトランジスタ７１ａ」、「第１直列回路ＳＣ１」と称し、抵抗Ｒ２、フラッシュメモリトランジスタ７１ｂ、直列回路ＳＣ２を夫々、「第２抵抗Ｒ２」、「第２フラッシュメモリトランジスタ７１ｂ」、「第２直列回路ＳＣ２」と称する。又、記号が増加することによる煩雑さを回避すべく、各抵抗に付されている符号（Ｒ１、Ｒ２）がそのまま当該抵抗の抵抗値を示しているものとして説明する。
【００８５】
尚、第１抵抗Ｒ１と第２抵抗Ｒ２は、同一の構造で抵抗値のみが異なる（Ｒ１≠Ｒ２）ものとし、第１フラッシュメモリトランジスタ７１ａと第２フラッシュメモリトランジスタ７１ｂは、同一の構造で閾値電圧のみが異なるものとする。
【００８６】
第１直列回路ＳＣ１、及び第２直列回路ＳＣ２は、夫々一端に接地電圧が、他端に電源電圧ＶＣＣが印加されており、両者は並列接続を構成している。第１直列抵抗ＳＣ１を例にとれば、第１抵抗Ｒ１の一端に電源電圧ＶＣＣが印加され、第１抵抗Ｒ１の他端に第１フラッシュメモリトランジスタ７１ａのドレイン端子が接続され、第１フラッシュメモリトランジスタ７１ａのソース端子が接地されている。又、図９の構成と同様、第１フラッシュメモリトランジスタ７１ａのゲート電極には電源電圧ＶＣＣが印加される。第２直列回路ＳＣ２においても同様とする。
【００８７】
又、本発明回路１は、図９に示される従来の電磁波照射検出回路７０と比較して、コンパレータ７２の入力端子に入力される電圧が異なる。即ち、図１に示されるように、本発明回路１が備えるコンパレータ７２は、第１直列回路ＳＣ１における第１抵抗Ｒ１と第１フラッシュメモリトランジスタ７１ａの接続ノードが示す電圧（以下、「第１対象電圧」と記載する）ＶＯＵＴ１が反転入力端子７２ｉｍに入力され、第２直列回路ＳＣ２における第２抵抗Ｒ２と第２フラッシュメモリトランジスタ７１ｂの接続ノードが示す電圧（以下、「第２対象電圧」と記載する）ＶＯＵＴ２が非反転入力端子７２ｉｐに入力される構成である。即ち、コンパレータ７２の一方の入力端子に基準電圧ＶＲＥＦが入力されない構成である。
【００８８】
上記接続関係の下では、第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の大小関係によって検出信号ＥＲＲのレベルが決定される。即ち、本発明回路１は、ＶＯＵＴ１＜ＶＯＵＴ２の場合には検出信号ＥＲＲとして低レベル電圧（例えば接地電圧）を出力し、ＶＯＵＴ１＞ＶＯＵＴ２の場合には検出信号ＥＲＲとして高レベル電圧（例えば３Ｖ）を出力する。
【００８９】
第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の何れかが大きい電圧値となるかは、各抵抗Ｒ１及びＲ２の抵抗値、並びに各フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧に依存する。ここで、両抵抗Ｒ１及びＲ２がＲ１＜Ｒ２の関係を有するものとし、非照射状態の下、ＶＯＵＴ１＜ＶＯＵＴ２となるように、各フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧が設定されているものとする。即ち、第１フラッシュメモリトランジスタ７１ａの閾値電圧をＶｔｈ１とし、第２フラッシュメモリトランジスタ７１ｂの閾値電圧をＶｔｈ２とすると、非照射状態の下で、少なくともＶｔｈ１＜Ｖｔｈ２が成立しているものとする。このとき、本発明回路１は、非照射状態の下では低レベル電圧を出力しており、電磁波照射を検出していない旨の信号を出力していることとなる。
【００９０】
このような構成下で、本発明回路１に対して電磁波が照射された場合について検討する。上述したように、フラッシュメモリトランジスタに対して紫外線が照射されると、閾値電圧が低下する。しかし、この閾値電圧は、ある一定の値（例えば２Ｖ、以下適宜「最小閾値電圧」と称する）を境としてそれ以下には低下しなくなる。即ち、両フラッシュメモリトランジスタ７１ａ、７１ｂに対して電磁波が照射された場合、何れの閾値電圧も当該電磁波照射に伴って低下するものの、所定量以上の照射がされた段階で、閾値電圧の低下が見られなくなる。ここで、上述したように、両フラッシュメモリトランジスタ７１ａ及び７１ｂを同一の構造で構成しているため、両フラッシュメモリトランジスタの最小閾値電圧は略同程度の値を示すこととなる。
【００９１】
従って、電磁波の照射に伴って、両フラッシュメモリトランジスタの閾値電圧が低下していくと、非照射状態の下で予め閾値電圧を低く設定されていた第１フラッシュメモリトランジスタ７１ａの閾値電圧が、第２フラッシュメモリトランジスタ７１ｂの閾値電圧よりも先に前記最小閾値電圧近傍の値になる。閾値電圧が最小閾値電圧に近付くに連れ、閾値電圧の低下速度は遅くなるため、徐々に第１フラッシュメモリトランジスタ７１ａの閾値電圧の低下速度は、第２フラッシュメモリトランジスタ７１ｂの低下速度と比べて遅くなる。この結果、両フラッシュメモリトランジスタの閾値電圧の差が徐々に縮まってくる。
【００９２】
上述したように、フラッシュメモリトランジスタの閾値電圧が低下すると、オン抵抗が減少するため、ドレイン電流、即ち各直列回路を流れる電流が上昇する。そして、第１フラッシュメモリトランジスタ７１ａの閾値電圧が最小閾値電圧に近付くに連れ、第１直列回路ＳＣ１を流れる電流（以下、「第１電流Ｉ１」と記載）の上昇速度は第２直列回路ＳＣ２を流れる電流（以下、「第２電流Ｉ２」と記載）の上昇速度よりも遅くなる。
【００９３】
ここで、各対象電圧ＶＯＵＴ１、ＶＯＵＴ２は、共通の電源電圧ＶＣＣから抵抗Ｒ１或いはＲ２の両端の電位差に相当する電圧が低下した値であるため、各抵抗の両端の電位差が大きいほど各対象電圧は低下することとなる。上記のとおり、Ｒ１＜Ｒ２であり、第２電流Ｉ２の上昇速度が第１電流Ｉ１の上昇速度よりも速いため、所定時間が経過すると、抵抗Ｒ２の両端の電位差が抵抗Ｒ１の両端の電位差を上回ることとなる。即ち、このとき、第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の大小関係が逆転し（ＶＯＵＴ１＞ＶＯＵＴ２）、検出信号ＥＲＲとして高レベル電圧（例えば３Ｖ）を出力する。これにより、本発明回路１は、電磁波照射を検出した旨の信号を出力する。
【００９４】
従って、上記構成によれば、本発明回路１は、電磁波が照射された場合には検出信号ＥＲＲのレベルを低電圧から高電圧に変化させるため、かかる電圧レベルの変化を確認することで、電磁波の照射がされたことを認識することができる。
【００９５】
ここで、非照射状態の下で、電源電圧ＶＣＣが変動した場合における本発明回路１の動作について検討する。
【００９６】
本発明回路１の構成においても、従来構成と同様、電源電圧ＶＣＣが直列回路を構成する抵抗の一端に入力されるため、電源電圧ＶＣＣが変動すれば、直列回路を流れる電流もこれに伴って変化する。しかしながら、本発明回路１の構成の場合、コンパレータ７２には第１対象電圧ＶＯＵＴ１及び第２対象電圧ＶＯＵＴ２が入力される構成である。両対象電圧は第１電流Ｉ１並びに第２電流Ｉ２に基づいて決定される。電源電圧ＶＣＣが変化することで、両直列回路を流れる電流（Ｉ１並びにＩ２）は共に変化することとなるが、閾値電圧が高い方が直列回路を流れる電流が少ないことに変わりはない。上記の通り、非照射状態の下では、Ｖｔｈ１＜Ｖｔｈ２となるように両フラッシュメモリトランジスタの閾値電圧が設定されているため、依然として閾値電圧が大きく設定されている第２フラッシュメモリトランジスタ７１ｂを備える第２直列回路ＳＣ２を流れる第２電流Ｉ２が、第１フラッシュメモリトランジスタ７１ａを備える第１直列回路ＳＣ１を流れる第１電流Ｉ１よりも小さい値を示す。
【００９７】
そして、上記の通り、Ｒ２＞Ｒ１であるため、電源電圧ＶＣＣが変動しても、依然として抵抗Ｒ２の両端の電位差が抵抗Ｒ１の両端の電位差よりも大きい状態が維持される。この結果、依然として、第１対象電圧ＶＯＵＴ１が第２対象電圧ＶＯＵＴ２よりも小さい値を示すこととなるため、本発明回路１は、検出信号ＥＲＲとして低レベル電圧を出力する。
【００９８】
従って、本発明回路１の構成によれば、電源電圧ＶＣＣが変動した場合であっても、従来構成のように電源電圧の変動に対する影響を受けることがない。このため、不正の目的で電源電圧ＶＣＣを変更された場合や、利用状態によって電源電圧ＶＣＣが変化した場合においても、これらの影響を受けることなく、正しく電磁波照射の検出を行うことができる。
【００９９】
尚、本実施形態では、比較回路７４がコンパレータ７２と否定回路７３とで構成されると共に、コンパレータ７２の反転入力端子に第１対象電圧ＶＯＵＴ１が、非反転入力端子に第２対象電圧ＶＯＵＴ２が夫々入力される構成としたが、両対象電圧ＶＯＵＴ１及びＶＯＵＴ２の大小関係を比較し、この関係が逆転したときにレベルの異なる電圧を発生させる手段を備えていれば、比較回路７４の構成は必ずしも図１に示される構成に限定されるものではない。図１の構成とは異なる別の一例を図２に示す。
【０１００】
図２に示される比較回路７４ａは、コンパレータ７２ａ、７２ｂ、７２ｃを有して構成される。コンパレータ７２ａは、反転入力端子に第１対象電圧ＶＯＵＴ１が、非反転入力端子に第２対象電圧ＶＯＵＴ２が入力される。コンパレータ７２ｂは、コンパレータ７２ａとは異なり、非反転入力端子に第１対象電圧ＶＯＵＴ１が、反転入力端子に第２対象電圧ＶＯＵＴ２が入力される。又、コンパレータ７２ｃは、反転入力端子にコンパレータ７２ａの出力電圧Ｖｏａが、非反転入力端子にコンパレータ７２ｂの出力電圧Ｖｏｂが入力される。尚、少なくとも、コンパレータ７２ａが出力する高レベル電圧は、コンパレータ７２ｂが出力する低レベル電圧よりも高く、コンパレータ７２ａが出力する低レベル電圧は、コンパレータ７２ｂが出力する高レベル電圧よりも低いものとする。もちろん、コンパレータ７２ａと７２ｂとが同一の回路で構成されていても良い。
【０１０１】
上記のような回路構成の場合、非照射状態の下では、ＶＯＵＴ１＜ＶＯＵＴ２であるため、コンパレータ７２ａは出力電圧Ｖｏａとして高レベル電圧を出力し、コンパレータ７２ｂは出力電圧Ｖｏｂとして低レベル電圧を出力する。このとき、コンパレータ７２ｃからは低レベル電圧が出力されるため、検出信号ＥＲＲは低レベル電圧を示す。
【０１０２】
一方、電磁波照射が検出されて両対象電圧の大小関係が逆転し、ＶＯＵＴ１＞ＶＯＵＴ２となると、コンパレータ７２ａは出力電圧Ｖｏａとして低レベル電圧を出力し、コンパレータ７２ｂは出力電圧Ｖｏｂとして高レベル電圧を出力する。このとき、コンパレータ７２ｃからは高レベル電圧が出力されるため、検出信号ＥＲＲは高レベル電圧を示す。このため、検出信号ＥＲＲの電圧レベルを確認することで、図１と同様、電磁波の照射がされたことを認識することができる。
【０１０３】
上述した本実施形態の場合、電磁波が照射されることで第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の大小関係が反転した場合に高レベルの検出信号ＥＲＲが出力される。従って、逆に言えば、電磁波の照射量が前記両対象電圧の大小関係を反転させない範囲内である場合には、本発明回路１の構成では電磁波の照射を検出することができない。
【０１０４】
しかし、上述したように、電磁波が照射されることで両直列回路ＳＣ１及びＳＣ２を流れる電流が変化し、その変化速度は両直列回路において異なるものである。そして、両対象電圧ＶＯＵＴ１及びＶＯＵＴ２は、夫々両直列回路ＳＣ１及びＳＣ２を流れる電流によって決定される電圧値であるところ、電磁波が照射されると両対象電圧の電圧差に変化が生じることとなる。
【０１０５】
特に、図１の構成の場合、電磁波が照射されると、直列回路ＳＣ２を流れる電流Ｉ２の上昇速度が、直列回路ＳＣ１を流れる電流Ｉ１の上昇速度よりも速いため、抵抗Ｒ２両端の電位差は抵抗Ｒ１両端の電位差よりも速く上昇し、この結果、第２対象電圧ＶＯＵＴ２は、第１対象電圧ＶＯＵＴ１よりも速く低下することとなる。即ち、第１対象電圧ＶＯＵＴ１よりも高い電圧値を示していた第２対象電圧ＶＯＵＴ２が、第１対象電圧ＶＯＵＴ１よりも速く低下するため、両対象電圧の電圧差は縮まっていく。
【０１０６】
従って、両対象電圧の電圧差が、所定の範囲内となった段階で、高レベルの検出信号ＥＲＲを出力するような構成とすることにより、両対象電圧の大小関係が逆転しない範囲内の電磁波照射量である場合においても、電磁波照射の検出が可能となる。一例として、コンパレータのオフセット電圧を利用することが可能である。
【０１０７】
図１に示されるコンパレータ７２が、所定のオフセットαを有する構成であるとする。このとき、反転入力端子７２ｉｍの入力電圧にオフセットαを加えた電圧が、非反転入力端子７２ｉｐの入力電圧よりも低い場合には、高レベルの出力電圧を出力端子７２ｉｏから出力し、逆に、反転入力端子７２ｉｍの入力電圧にオフセットαを加えた電圧が、非反転入力端子７２ｉｐの入力電圧よりも高い場合には、低レベルの出力電圧を出力端子７２ｉｏから出力する構成であるとする。
【０１０８】
かかる場合、両対象電圧ＶＯＵＴ１及びＶＯＵＴ２の大小関係が逆転しなくても、両電圧の電圧差がオフセットα以下になった時点で出力端子７２ｉｏから低レベルの出力電圧が出力されるため、検出信号ＥＲＲの電圧レベルが高レベルに変化する。これにより、電磁波の照射を検出することができる。
【０１０９】
但し、図１の構成の下でオフセット電圧αを用いた電圧検出を行う場合、出力端子７２ｉｏから出力される電圧レベルが変化する閾値近傍においては、コンパレータ７２の後段に接続されている否定回路７３から出力される検出信号ＥＲＲが安定化しない可能性もある。これに対し、図２のような差動増幅型のコンパレータのみで比較回路７４が構成されている場合の方が、検出信号ＥＲＲの電圧レベルが変化する閾値近傍においても安定的な出力が示される。
【０１１０】
又、上記において、各メモリトランジスタ７１ａ及び７１ｂが、何れもフラッシュメモリトランジスタで構成されるものとしたが、ＥＥＰＲＯＭ等の他の不揮発性メモリトランジスタで構成されるものとしても構わない。以下の各実施形態においても同様とする。
【０１１１】
更に、上述の実施形態では、本発明回路１が「電磁波」の照射の検出を行う機能を奏すると記載したが、ここでいう「電磁波」という呼称は紫外線、Ｘ線、ガンマ線等を含む一般的なエネルギ放射を示唆するものである。言い換えれば、本発明回路１は、紫外線、Ｘ線、ガンマ線等の電磁波の内、少なくとも何れか一のエネルギ照射の検出が可能である構成であるとして構わない。以下の各実施形態においても同様とする。
【０１１２】
［第２実施形態］
本発明回路の第２実施形態（以下、適宜「本実施形態」と称する）につき、図３を参照して説明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１１３】
図３は本実施形態における本発明回路の概略的構成を示す回路ブロック図である。本実施形態における１ａは、第１実施形態における本発明回路１と比較して、更にバイアス発生回路３０、ＭＯＳトランジスタ３１ａ、３１ｂ（ここではＮチャネル型とする）を備える点が異なる。
【０１１４】
ＭＯＳトランジスタ３１ａは、第１抵抗Ｒ１、第１フラッシュメモリトランジスタ７１ａと共に第１直列回路ＳＣ１を構成しており、第１抵抗Ｒ１と第１フラッシュメモリトランジスタ７１ａのドレインの間に介装される。より具体的には、ＭＯＳトランジスタ３１は、ドレインが第１抵抗Ｒ１の一端と接続され、ソースが第１フラッシュメモリトランジスタ７１ａのドレインと接続され、ゲートにはバイアス発生回路３０と接続される。同様に、ＭＯＳトランジスタ３１ｂも、ＭＯＳトランジスタ３１ａと同様に、第２抵抗Ｒ２、第２フラッシュメモリトランジスタ７１ｂと共に第２直列回路ＳＣ２を構成しており、ドレインが第２抵抗Ｒ２の一端と接続され、ソースが第２フラッシュメモリトランジスタ７１ｂのドレインと接続され、ゲートにはバイアス発生回路３０と接続される。
【０１１５】
バイアス発生回路３０は、非照射状態の下で、両フラッシュメモリトランジスタ７１ａ、７１ｂのドレイン・ソース間に最大で約１Ｖ程度のバイアス電圧が印加されるよう、両ＭＯＳトランジスタ３１ａ、３１ｂのゲート端子に所定の電圧を印加する。
【０１１６】
このように構成されることで、非照射状態の下では、両フラッシュメモリトランジスタ７１ａ、７１ｂのドレイン・ソース間には予め設定された低いバイアス電圧が印加される構成となるため、非照射状態の下で当該フラッシュメモリトランジスタ７１ａ、７１ｂに対するソフトプログラム（弱い書き込み）を防止することができる。これにより、非照射状態の下で、各フラッシュメモリトランジスタ７１ａ、７１ｂのフローティングゲート内に蓄積されている電子の量が変動することを防止することができるため、電磁波照射検出精度を更に向上させることができる。
【０１１７】
又、両ＭＯＳトランジスタ３１ａ、３１ｂのゲートには、バイアス発生回路３０から同一の電圧が印加される構成であるため、かかる電圧印加によって電磁波照射検出精度が低下することはなく、第１実施形態と同様、電源電圧ＶＣＣの変動に対する影響を受けることなく、正しく電磁波照射の検出を行うことができる。
【０１１８】
［第３実施形態］
本発明回路の第３実施形態（以下、適宜「本実施形態」と称する）につき以下において説明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１１９】
本実施形態では、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗値が同一（Ｒ１＝Ｒ２）で、第１フラッシュメモリトランジスタ７１ａの上層部に金属配線層を備える点を除けば、第１実施形態の構成（図１）と同一である。以下では、図１を参照して説明を行う。尚、第１実施形態に係る本発明回路１と区別するため、本実施形態における本発明回路を「本発明回路１ｂ」と記載する（不図示）。
【０１２０】
Ｒ１＝Ｒ２であるため、第１電流Ｉ１並びに第２電流Ｉ２は、各フラッシュメモリトランジスタの閾値電圧にのみ依存する。第１実施形態で上述したように、非照射状態の下では、Ｖｔｈ１＜Ｖｔｈ２となるように設定されているため、かかる状態の下ではＩ１＞Ｉ２が成立する。従って、第１抵抗Ｒ１の両端の電位差は、第２抵抗Ｒ２の両端の電位差より大きいため、ＶＯＵＴ１＜ＶＯＵＴ２が成立し、低レベル電圧の検出信号ＥＲＲが出力される。
【０１２１】
又、電源電圧ＶＣＣが変動した場合であっても、同一の電源電圧が両フラッシュメモリトランジスタのゲートに与えられる構成であるため、第１実施形態で上述したように、両フラッシュメモリトランジスタの閾値電圧の大小関係が逆転することはなく、検出信号ＥＲＲの電圧レベルに影響を与えることはない。
【０１２２】
かかる構成の下、本発明回路１ｂに対して電磁波が照射された場合について検討する。このとき、第１フラッシュメモリトランジスタ７１ａの上層部には金属配線層が形成されているため、当該金属配線層によって照射される電磁波の内の一部が遮蔽される結果、第１フラッシュメモリトランジスタ７１ａに対して与えられる電磁波のエネルギ量は、当該金属配線層が存在しない場合よりも減少する。一方、第２フラッシュメモリトランジスタ７１ｂの上層部には、かかる金属配線層は形成されていないため、当該電磁波照射によって第１フラッシュメモリトランジスタ７１ａよりも多いエネルギ量が第２フラッシュメモリトランジスタ７１ｂに対して与えられる。
【０１２３】
この結果、第２フラッシュメモリトランジスタ７１ｂの閾値電圧は、第１フラッシュメモリトランジスタ７１ａの閾値電圧よりも大きく減少する。この結果、第２電流Ｉ２の上昇速度は第１電流Ｉ１の上昇速度よりも速くなり、所定時間が経過すると、抵抗Ｒ２の両端の電位差が抵抗Ｒ１の両端の電位差を上回ることとなる。このとき、第１対象電圧ＶＯＵＴ１と第２対象電圧ＶＯＵＴ２の大小関係が逆転し（ＶＯＵＴ１＞ＶＯＵＴ２）、検出信号ＥＲＲとして高レベル電圧（例えば３Ｖ）を出力する。これにより、本発明回路１は、電磁波照射を検出した旨の信号を出力する。
【０１２４】
尚、本実施形態では、抵抗値を同一（Ｒ１＝Ｒ２）とし、両フラッシュメモリトランジスタの閾値電圧のみを異ならせることとしたが、非照射状態の下で、ＶＯＵＴ１＜ＶＯＵＴ２が成立するように設定されていれば、逆に抵抗値を異ならせて両フラッシュメモリトランジスタの閾値電圧を同一の電圧値に設定していても構わないし、第１実施形態のように、両抵抗値並びに両フラッシュメモリトランジスタの閾値電圧を共に異なる値に設定しても構わない。
【０１２５】
又、本実施形態では、第１フラッシュメモリトランジスタ７１ａの上層部に金属配線層が設けられているものとしたが、電磁波を遮蔽する機能を有する構造体であれば良く、金属配線層に限定されるものではない。又、第２フラッシュメモリトランジスタ７１ｂと比較して第１フラッシュメモリトランジスタ７１ａの方がより多くの電磁波を遮蔽することができる構成であれば良いため、かかる条件を充足する範囲内であれば、例えば第２フラッシュメモリトランジスタ７１ｂの上層部にも金属配線層等の電磁波遮蔽手段が設けられる構成であっても構わない。
【０１２６】
更に、本実施形態においても、第２実施形態と同様、バイアス発生回路３０、ＭＯＳトランジスタ３１ａ、３１ｂを備える構成としても良い。以下の第４及び第５実施形態においても同様とする。
【０１２７】
［第４実施形態］
本発明回路の第４実施形態（以下、適宜「本実施形態」と称する）につき図４を参照して明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１２８】
図４は本実施形態における本発明回路の概略的構成を示す回路ブロック図である。本実施形態における１ｃは、第１実施形態における本発明回路１と比較して、更に電圧発生回路２１を備える点が異なる。
【０１２９】
電圧発生回路２１は、本発明回路１ｃの外部に備えられるフラッシュメモリ等の不揮発性半導体記憶装置に対して読み出し、書き込み、或いは消去の各処理を実行するための電圧を発生する回路である。
【０１３０】
本発明回路１ｃは、各フラッシュメモリトランジスタ７１ａ及び７１ｂが、ゲート端子に対し、電源電圧ＶＣＣではなく、電圧発生回路２１からの出力電圧が印加される構成である。
【０１３１】
電圧発生回路２１からの出力電圧は電源電圧ＶＣＣよりも大きい値となるように設定されており、例えば、電源電圧ＶＣＣが３Ｖ程度である場合、電圧発生回路２１からは５Ｖ程度の電圧が出力される。このような構成とすることで、電源電圧ＶＣＣがコントロールゲートに印加される第１実施形態と比較して、両フラッシュメモリトランジスタ７１ａ及び７１ｂのフローティングゲートに蓄積される電子量を多くすることができるため、閾値電圧を上昇させることができる。これにより、電磁波が照射されたときの閾値電圧並びに電流（Ｉ１及びＩ２）に対する影響を大きくすることができるため、電磁波照射の検出精度を高めることができる。
【０１３２】
［第５実施形態］
本発明回路の第５実施形態（以下、適宜「本実施形態」と称する）につき以下において説明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。又、第１実施形態に係る本発明回路１と区別するため、本実施形態における本発明回路を「本発明回路１ｄ」と記載する（不図示）。
【０１３３】
本実施形態は、上記第１〜第４の各実施形態における本発明回路を製造する際、フラッシュメモリトランジスタ７１ａ及び７１ｂのゲート並びにドレインに、金属配線層が接続されている点が異なり、他は各実施形態と共通である。
【０１３４】
即ち、上記各実施形態の場合、非照射状態の下でＶＯＵＴ１＜ＶＯＵＴ２となるように、各抵抗Ｒ１及びＲ２と共に、両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を所定の条件下に調整する必要があった。
【０１３５】
本発明回路１ｄのように、製造時に予めゲート電極並びにドレイン拡散層に対して金属配線層を接続させる構成とすることで、例えばスパッタリング工程によって金属配線層を堆積する際、当該金属配線層内に電荷が蓄積される。この結果、本発明回路の製造が完成した後、ゲート及びドレインに高電圧が印加されると、当該金属配線層内に蓄積されていた電荷がフローティングゲート内に取り込まれ、書き込みが行われる。このため、金属配線層を有しない構成と比較して、フラッシュメモリトランジスタの閾値電圧を高くすることができる。
【０１３６】
ゲート電極或いはドレイン拡散層に対して接続される金属配線層の配線量（配線長、配線面積）が多いほど、当該金属配線層内に取り込まれる電子量は増大するため、その後にフローティングゲート内に取り込まれる電子量も増大することとなる。従って、ゲート電極或いはドレイン拡散層に対して接続される金属配線層の配線量を異ならせてフラッシュメモリトランジスタを製造することで、完成後のフラッシュメモリトランジスタの閾値電圧を異ならせることができる。従って、かかる製造条件を異ならせた２のフラッシュメモリトランジスタを夫々フラッシュメモリトランジスタ７１ａ及び７１ｂとして用いることで、電磁波照射の検出時に各フラッシュメモリトランジスタの閾値電圧の調整を行う必要がない。
【０１３７】
《本発明装置の構成》
次に、本発明装置の各実施形態につき、以下に説明する。尚、図８に示される従来のＩＣカード９０と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１３８】
［第１実施形態］
本発明装置の第１実施形態（以下、適宜「本実施形態」と称する）につき、図５を参照して説明する。
【０１３９】
図５は、本実施形態における本発明装置の概略的構成を示す回路ブロック図である。本発明装置２は、図８に示される従来のＩＣカード９０と比較して、従来の電磁波照射検出回路７０に代えて本発明回路１（又は１ａ、１ｂ、１ｃ、１ｄ）を備える構成であり、他は図８の構成と同一である。
【０１４０】
即ち、パワーオンリセット回路８０の出力信号、外部リセット信号ＲＳＴ（の否定信号）に加えて、本発明回路１から出力される検出信号ＥＲＲがリセット信号生成回路９に対して与えられる。リセット信号生成回路９は、論理和回路で構成されており、これらの３信号の論理和演算に基づく２値の電圧信号をリセット信号ＲＳＴ１として演算及びデータ格納部４０に対して与える構成である。演算及びデータ格納部４０は、高レベル（活性状態）のリセット信号ＲＳＴ１が与えられるとリセット処理が実行され、本発明装置２はリセット状態へと移行する。
【０１４１】
このように構成されるとき、本発明回路１が電磁波照射を検出して高レベル電圧の検出信号ＥＲＲを出力すると、かかる検出信号ＥＲＲが与えられたリセット信号生成回路９は、高レベル電圧のリセット信号ＲＳＴ１を演算及びデータ格納部４０に与え、これにより本発明装置２はリセット状態となる。上述したように、本発明回路１は、電源電圧ＶＣＣの変動の影響を受けることなく電磁波照射の検出を行うことができる構成であり、電源電圧ＶＣＣの変動によって誤動作されることがない。従って、従来構成のように、電磁波照射検出回路７０が誤動作することで高レベル電圧の検出信号ＥＲＲが出力されて、かかる誤動作によってリセット処理が実行されることがない。
【０１４２】
これにより、本発明装置２をＩＣカードとして実装した場合、従来のＩＣカード９０のように誤動作によって生じたリセット処理後の復帰処理を要求されることがないため、利便性の低下をさせることなくセキュリティ性の高いＩＣカードを実現することが可能となる。
【０１４３】
尚、本発明装置２は、カード型形状に実装されたＩＣカードに限られるものではなく、ＩＣチップ、ＩＣタグ等、ＲＦＩＤ（Radio Frequency IDentification：無線周波数による非接触自動識別）技術を用いる半導体装置であれば、その名称や形状には拘泥されない。以下の各実施形態でも同様とする。
【０１４４】
［第２実施形態］
本発明装置の第２実施形態（以下、適宜「本実施形態」と称する）につき、図６を参照して説明する。尚、第１実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１４５】
図６は、本実施形態における本発明装置の概略的構成を示す回路ブロック図である。本発明装置２ａは、第１実施形態における本発明装置２と比較して、更に無効化回路４を備える点が異なる。
【０１４６】
無効化回路４は、無効化指示信号ＥＲＲＤＩＳの入力に基づいて、本発明回路１から出力される検出信号ＥＲＲが示す検出結果を無効化する機能を有する。図６に示されるように、本実施形態では、検出信号ＥＲＲは、リセット信号生成回路９に直接入力されるのではなく、無効化回路４に対して入力される構成である。そして、この無効化回路４は、無効化指示信号ＥＲＲＤＩＳ及び検出信号ＥＲＲの入力を受け付け、かかる信号を用いて論理演算を行い、その演算結果をリセット信号生成回路９に与える。尚、無効化回路４から出力される信号を、以下では「検出改変信号ＥＲＲ１」と記載する。
【０１４７】
無効化回路４は、高レベル電圧（例えば電源電圧）の無効化指示信号ＥＲＲＤＩＳが入力されている場合には、検出信号ＥＲＲのレベルの高低に拘らず低レベル電圧の検出改変信号ＥＲＲ１を出力し、低レベル電圧（例えば接地電圧）の無効化指示信号ＥＲＲＤＩＳが入力されている場合には、検出信号ＥＲＲのレベルの高低に準じたレベルの検出改変信号ＥＲＲ１を出力する。
【０１４８】
言い換えれば、高レベル電圧の無効化指示信号ＥＲＲＤＩＳが入力されている間は、検出信号ＥＲＲが高レベル電圧を示していた場合であっても、本発明回路１の検出結果を無効化し、あたかも本発明回路１からは電磁波照射の検出がされていない状態である旨の信号をリセット信号生成回路９に与える。
【０１４９】
一方、低レベル電圧の無効化指示信号ＥＲＲＤＩＳが入力されている間は、第１実施形態と同様、本発明回路１から出力される検出信号ＥＲＲの電圧レベルの高低をそのままリセット信号生成回路９に与えることで、本発明回路１の検出結果をリセット信号生成回路９に送る。即ち、検出信号ＥＲＲが高レベル電圧である場合には、高レベル電圧の検出改変信号ＥＲＲ１をリセット信号生成回路９に与え、検出信号ＥＲＲが低レベル電圧である場合には低レベル電圧の検出改変信号ＥＲＲ１をリセット信号生成回路９に与える。
【０１５０】
本発明装置２ａが備える本発明回路１（又は１ａ、１ｂ、１ｃ、１ｄ）は、上述したように、第１フラッシュメモリトランジスタ７１ａ及び第２フラッシュメモリトランジスタ７１ｂを備える。本発明回路１は、スパッタリング法、エッチング法等の通常の半導体プロセスを経て製造される構成であるため、製造時の条件によっては、製造後の本発明回路１が備える第２フラッシュメモリトランジスタ７１ｂの閾値電圧Ｖｔｈ２が、第１フラッシュメモリトランジスタ７１ａの閾値電圧Ｖｔｈ１より低くなることが考えられる。
【０１５１】
かかる事態が生じた場合、図１に示される本発明回路１の構成においては、電磁波の照射を検出していないにも拘らず、高レベル電圧の検出信号ＥＲＲが出力されることとなる。この結果、図５に示される第１実施形態の本発明装置２の構成であれば、電磁波の照射が検出されていないにも拘らず、リセット処理が実行されてしまう結果となる。
【０１５２】
本実施形態に係る本発明装置２ａの構成によれば、万一、Ｖｔｈ２＜Ｖｔｈ１となった場合であっても、無効化回路４に対して高レベルの無効化指示信号ＥＲＲＤＩＳを与えることで本発明回路１から出力される出力信号ＥＲＲを無効化することができる（以下、かかる状態を適宜「無効化状態」と称する）。そして、この無効化状態下で、Ｖｔｈ１＜Ｖｔｈ２が成立するように両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を調整した後、無効化指示信号ＥＲＲＤＩＳを低レベルにすることで、本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行できる。
【０１５３】
尚、各フラッシュメモリトランジスタ７１ａ、７１ｂの閾値電圧の調整方法としては、フローティングゲート内に対するホットエレクトロンを注入し、又は引き抜くことで行う。
【０１５４】
例えば、閾値電圧を上昇させたい場合には、上昇させたいフラッシュメモリトランジスタに対する書き込み動作、即ち、コントロールゲートに高電圧（例えば１２Ｖ）を、ビット線からドレインに高電圧（例えば７Ｖ）を、ソースに低電圧（例えば０Ｖ）を夫々印加し、ドレイン接合近傍で発生されたホットエレクトロンをフローティングゲートに注入することにより行う。逆に、閾値電圧を低下させたい場合には、低下させたいフラッシュメモリトランジスタに対して消去処理を実行して閾値電圧を十分低下させた後、所望の閾値電圧になるように前記のように書き込み動作を実行して電圧を一定程度上昇させる。消去処理を実行する際には、コントロールゲートに低電圧を（例えば０Ｖ）、ビット線からドレインに低電圧（例えば０Ｖ）を、ソースに高電圧（例えば１２Ｖ）を夫々印加し、フローティングゲート・ソース間に高電界を発生させ、トンネル現象を利用してフローティングゲート内の電子をソース側に引き抜くことにより行う。
【０１５５】
尚、閾値電圧の微調整はソフトプログラム（弱い書き込み）を用いて行うことができる。例えば、通常の書き込み書き込み動作時にはコントロールゲートに高電圧（例えば１２Ｖ）を印加するが、ソフトプログラム時にはそれよりも低い電圧（例えば６Ｖ程度）を印加することで行えば良い。この他にも、ドレイン電圧に印加する電圧を通常の書き込み電圧より低い電圧を印加することでソフトプログラムを実現することも可能である。
【０１５６】
又、フラッシュメモリトランジスタの上層部に金属配線層を有しない構成であれば、無効化状態の下で、フラッシュメモリトランジスタに対して紫外線を照射することで閾値電圧の調整を行うことも可能である。
【０１５７】
尚、無効化指示信号ＥＲＲＤＩＳの入力方法としては、例えば外部より専用のテストパッドを用いて信号の入力を行う方法が可能である。即ち、本発明回路１からの検出信号ＥＲＲを無効化したい場合にのみ、当該テストパッドを介して高レベルの電圧信号（無効化指示信号ＥＲＲＤＩＳ）を無効化回路４に対して入力し、無効化を解除（有効化）する場合には、テストパッドからの信号入力を行わない構成とすることで、本発明回路１からの検出信号ＥＲＲの有効／無効化の切換が可能となる。
【０１５８】
このとき、モジュール等のパッケージに対するアセンブリ時に本テストパッドを外部端子にボンディングしないことで、製造時のみ無効化状態とすることができる。又、無効化状態下で、Ｖｔｈ１＜Ｖｔｈ２が成立するように両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を調整した後、本テストパッドと無効化指示信号ＥＲＲＤＩＳをヒューズにより切り離すことで、製造時のみ無効化状態とすることができる。尚、アセンブリ時に本テストパッドを外部端子にボンディングしない場合、ヒューズにより本テストパッドと無効化指示信号ＥＲＲＤＩＳを切り離す場合であっても、無効化指示信号ＥＲＲＤＩＳを低レベル（接地電圧）になるように設定しておく必要がある。ヒューズはレーザーヒューズ、電気的ヒューズのいずれの場合でも良い。
【０１５９】
又、上述したように、第５実施形態に係る本発明回路１ｄにおいては、予め製造時に各フラッシュメモリトランジスタの閾値電圧の調整が可能であるため、本発明装置２ａは、特に本発明回路１ｄ以外の本発明回路１、１ａ、１ｂ、１ｃを備える場合に有用である。しかしながら、本発明回路１ｄを備える場合であっても、万一、Ｖｔｈ２＜Ｖｔｈ１となった場合には無効化状態として閾値電圧の調整を行うことができるようになるという点で、本発明装置２ａの構成とすることは有用である。この点は以下の第３実施形態においても同様である。
【０１６０】
尚、図６に示される本発明装置２ａは、無効化回路４が、無効化指示信号ＥＲＲＤＩＳの入力を受け付ける否定回路３３と、否定回路３３の出力信号と検出信号ＥＲＲの論理積演算を行ってその演算結果を検出改変信号ＥＲＲ１として出力する論理和回路３４と、で構成されるものとしたが、かかる回路構成は一例であって、上述した論理内容の実現が可能な回路構成であればこれに限られるものではない。
【０１６１】
［第３実施形態］
本発明装置の第３実施形態（以下、適宜「本実施形態」と称する）につき、図７を参照して説明する。尚、第１或いは第２実施形態と同一の構成要素については、同一の符号を付してその説明を省略する。
【０１６２】
図７は、本実施形態における本発明装置の概略的構成を示す回路ブロック図である。本発明装置２ｂは、第２実施形態における本発明装置２ａと比較して、無効化回路４に代えて無効化回路４ａを備え、更に無効化指示信号生成回路５及び動作リセット回路６を備える点が異なる。
【０１６３】
無効化回路４ａは、第２実施形態に係る無効化回路４とは異なり、低レベル電圧（例えば電源電圧）の無効化指示信号ＥＲＲＤＩＳが入力されている場合には、検出信号ＥＲＲのレベルの高低に拘らず低レベル電圧の検出改変信号ＥＲＲ１を出力し、高レベル電圧（例えば接地電圧）の無効化指示信号ＥＲＲＤＩＳが入力されている場合には、検出信号ＥＲＲのレベルの高低に準じたレベルの検出改変信号ＥＲＲ１を出力する。尚、図７では、無効化回路４ａが、論理積回路３４のみで構成されるものとしているが、前記の論理内容の実現が可能な回路構成であればこれに限られるものではない。
【０１６４】
動作リセット回路６は、接触動作並びに非接触動作時のリセット信号の入力を受け付け、何れかがリセット状態である場合には、高レベルの電圧信号（以下、「動作リセット指示信号ＲＳＤ」と称する）を無効化指示信号生成回路５に与え、何れもがリセット状態ではない場合には低レベルの動作リセット指示信号ＲＳＤを無効化指示信号生成回路５に与える。
【０１６５】
無効化指示信号生成回路５は、動作リセット回路６からの動作リセット指示信号ＲＳＤ、並びに制御バスを介して与えられる高低２値レベルの電圧信号（以下、「無効化副指示信号」と称する）が入力される構成であると共に、無効化副指示信号の電圧レベルを一時的に記憶可能な構成であり、例えばレジスタ回路で構成されている。又、無効化指示信号生成回路５は、高レベルの動作リセット指示信号ＲＳＤが入力されると記憶している情報（以下、「一時記憶情報」と称する）に対してリセット処理が施される構成であるとする。更に、無効化指示信号生成回路５は、現に記憶している一時記憶情報に対応付けられている電圧レベルの無効化指示信号ＥＲＲＤＩＳを生成し、無効化回路４ａに対して出力する。
【０１６６】
例えば、無効化指示信号生成回路５に対して高レベルの無効化副指示信号が入力されると一時記憶情報として高レベル状態である旨（以下、「情報Ｈ」と記載する）が記憶され、逆に、低レベルの無効化副指示信号が入力されると一時記憶情報として低レベル状態である旨（以下、「情報Ｌ」と記載する）が記憶される。このとき、無効化指示信号生成回路５は、一時記憶情報として情報Ｈを記憶している場合には、この記憶している情報Ｈに対応した電圧レベル、即ち高レベルの無効化指示信号ＥＲＲＤＩＳを生成し、逆に、一時記憶情報として情報Ｌを記憶している場合には、この記憶している情報Ｌに対応した電圧レベル、即ち低レベルの無効化指示信号ＥＲＲＤＩＳを生成するものとする。又、無効化指示信号生成回路５に対して高レベルの動作リセット指示信号ＲＳＤが入力されると、一時記憶情報が強制的にリセット状態となり、情報Ｌが記憶されると共に、低レベルの無効化指示信号ＥＲＲＤＩＳを生成し、無効化状態となる。
【０１６７】
ここで、前記無効化副指示信号は、フラッシュマクロ２０内の所定の無効化指示用フラッシュメモリトランジスタＮＴ（図７参照）の読み出し電圧（電流）値の反転値に対応した電圧信号であるとする。具体的には、無効化指示用フラッシュメモリトランジスタが書き込み状態である場合には、読み出し電圧が低レベルとなるため、その反転値である高レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられる。逆に、無効化指示用フラッシュメモリトランジスタが消去状態である場合には、読み出し電圧が高レベルとなるため、その反転値である低レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられる。
【０１６８】
まず、本発明装置２ｂの製造完了後、パッケージ等にアセンブリする前段階、例えばウエハ状態での検査工程時に紫外線等の電磁波を無効化指示用フラッシュメモリトランジスタＮＴに照射して消去状態とし、読み出し電圧を高レベルとする。これにより、無効化副指示信号は低レベル電圧となるため、無効化指示信号生成回路５は一時記憶情報として情報Ｌを記憶する。
【０１６９】
このとき、無効化指示信号生成回路５は、無効化回路４ａに対して低レベルの無効化指示信号ＥＲＲＤＩＳを出力し、これにより本発明回路１は無効化状態となる。従って第２実施形態で上述したように、かかる無効化状態の下で、Ｖｔｈ１＜Ｖｔｈ２が成立するように両フラッシュメモリトランジスタ７１ａ及び７１ｂの閾値電圧を調整することができる。
【０１７０】
両フラッシュメモリトランジスタの閾値電圧の調整後、無効化指示用フラッシュメモリトランジスタＮＴに対して書き込み動作を行う。これにより、当該フラッシュメモリトランジスタＮＴの読み出し電圧が低レベルとなるため、その反転値である高レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられる。この結果、無効化指示信号生成回路５は一時記憶情報として情報Ｈを記憶し、無効化状態が解除され、本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行できる。
【０１７１】
ここで、接触動作或いは非接触動作の何れかがリセット状態となった場合を想定する。かかる場合、上述したように、動作リセット回路６は高レベルの動作リセット指示信号ＲＳＤを無効化指示信号生成回路５に対して出力する。高レベルの動作リセット指示信号ＲＳＤが入力された無効化指示信号生成回路５は、リセット処理が実行され、一時記憶情報として情報Ｌを記憶すると共に、無効化回路４ａに対して低レベルの無効化指示信号ＥＲＲＤＩＳを出力し、無効化状態となる。尚、この間は、リセット信号生成回路９に対して与えられる外部リセット信号ＲＳＴの否定信号、或いはパワーオンリセット回路８０の何れかが高レベル電圧信号であるため、無効化回路４から出力される検出改変信号ＥＲＲ１のレベルに拘らず、演算及びデータ格納部４０に対して高レベルのリセット信号ＲＳＴ１が与えられ、本発明装置２ｂはリセット状態を示す。
【０１７２】
次に、リセット状態となっていた動作（接触動作或いは非接触動作）の当該リセット状態が解除されると、動作リセット回路６は低レベルの動作リセット指示信号ＲＳＤを無効化指示信号生成回路５に対して出力する。尚、この時点では、依然として無効化指示信号生成回路５は一時記憶情報として情報Ｌを記憶しているため、無効化回路４ａに対して低レベルの無効化指示信号ＥＲＲＤＩＳを出力し、無効化状態が継続している。
【０１７３】
又、リセットが解除されると、ＣＰＵ４１はＲＯＭ４２に格納されたプログラムを実行し、無効化指示信号生成回路５に対して無効化指示用フラッシュメモリトランジスタＮＴの読み出し電圧値の反転値を格納する。このとき、無効化指示用フラッシュメモリトランジスタＮＴの読み出し電圧は上記の通り低レベルであるため、無効化指示信号生成回路５は一時記憶情報として情報Ｈを記憶し、無効化状態が解除され、再び本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行できる。
【０１７４】
尚、無効化指示用フラッシュメモリトランジスタＮＴは、データ格納領域、具体的には物理的に保護したいデータの近傍に配置することが望ましい。万一、意図的に無効化状態を形成すべく、無効化指示用フラッシュメモリトランジスタＮＴに対して紫外線が照射された場合であっても、近接して存在するデータ格納領域に係るフラッシュメモリトランジスタ群（メモリセル群）に対しても電磁波が照射されることとなる。この結果、フラッシュメモリトランジスタ群が消去状態となって保護したい対象データも消去されるため、高セキュリティを実現することができるからある。
【０１７５】
又、上述した本実施形態では、無効化副指示信号が、フラッシュマクロ２０内の所定の無効化指示用フラッシュメモリトランジスタＮＴの読み出し電圧（電流）値の反転値に対応した電圧信号であるとしたが、読み出し電圧値に対応した電圧信号であるものとすることもできる。
【０１７６】
この場合は、本発明装置２ｂの製造完了後、パッケージ等にアセンブリする前段階において、無効化指示用フラッシュメモリトランジスタＮＴを書き込み状態として、読み出し電圧を低レベルとする。これにより、無効化副指示信号は低レベル電圧となるため、無効化指示信号生成回路５は一時記憶情報として情報Ｌを記憶する。これにより、本発明回路１は無効化状態となるため、閾値電圧の調整を行うことができる。
【０１７７】
そして、閾値電圧の調整後、無効化指示用フラッシュメモリトランジスタＮＴに対して消去動作を行う。これにより、当該フラッシュメモリトランジスタＮＴの読み出し電圧が高レベルとなるため、高レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられる。この結果、無効化指示信号生成回路５は一時記憶情報として情報Ｈを記憶し、無効化状態が解除され、本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行できる。
【０１７８】
非接触動作或いは接触動作の何れかがリセット状態となった場合には、無効化指示信号生成回路５は、リセット処理が実行され、一時記憶情報として情報Ｌを記憶する。そして、リセット状態が解除されると、ＣＰＵ４１はＲＯＭ４２に格納されたプログラムを実行し、無効化指示信号生成回路５に対して無効化指示用フラッシュメモリトランジスタＮＴの読み出し電圧値を格納する。前記の通り、フラッシュメモリトランジスタＮＴの読み出し電圧は高レベルであるため、高レベルの無効化副指示信号が無効化指示信号生成回路５に対して与えられ、無効化指示信号生成回路５は一時記憶情報として情報Ｈを記憶し、無効化状態が解除される。これにより、再び本発明回路１の電磁波照射検出結果に基づいてリセット処理の実行が可能な状態に移行することができる。
【０１７９】
尚、この場合、電磁波が照射された場合であっても無効化指示用フラッシュメモリトランジスタＮＴは変化を生じないため（消去状態のまま）、無効化指示用フラッシュメモリトランジスタＮＴを必ずしもデータ格納領域の近傍に配置する必要はない。
【０１８０】
又、上述した本発明装置に係る第２及び第３実施形態では、本発明装置２ａ或いは２ｂが無効化指示用フラッシュメモリトランジスタＮＴを備えるものとしたが、ＥＥＰＲＯＭ等の他の不揮発性メモリトランジスタで構成されるものとしても構わない。
【図面の簡単な説明】
【０１８１】
【図１】本発明に係る電磁波照射検出回路の第１実施形態の概略的構成を示すブロック図
【図２】本発明に係る電磁波照射検出回路が備える比較回路の別の一例を示す回路ブロック図
【図３】本発明に係る電磁波照射検出回路の第２実施形態の概略的構成を示すブロック図
【図４】本発明に係る電磁波照射検出回路の第４実施形態の概略的構成を示すブロック図
【図５】本発明に係る半導体装置の第１実施形態の概略的構成を示すブロック図
【図６】本発明に係る半導体装置の第２実施形態の概略的構成を示すブロック図
【図７】本発明に係る半導体装置の第３実施形態の概略的構成を示すブロック図
【図８】従来のＩＣカードの概略的構成を示すブロック図
【図９】従来の電磁波照射検出回路の概略的構成を示す回路ブロック図
【図１０】フラッシュメモリトランジスタの概念的な構造図
【図１１】フラッシュメモリトランジスタをマトリクス状に配列して構成されたメモリセルアレイの概略構成図
【符号の説明】
【０１８２】
１、１ａ、１ｂ、１ｃ、１ｄ： 本発明に係る電磁波照射検出回路
２、２ａ： 本発明に係る半導体装置
４： 無効化回路
９： リセット信号生成回路
１０： 非接触インタフェース
１１： 整流回路
１２： 変調回路
１３： 復調回路
１４： クロック分離回路
１５： アンテナ
１６： レギュレータ
１７： レギュレータ
１８： プロトコル制御回路
２０： フラッシュマクロ
２０ａ： メモリセルアレイ
３０： バイアス発生回路
３１ａ、３１ｂ： ＭＯＳトランジスタ
３３： 否定回路
３４： 論理和回路
４０： 演算及びデータ格納部
４１： ＣＰＵ
４２： ＲＯＭ
４３： ＲＡＭ
５１： コントロールゲート
５２： フローティングゲート
５３： ソース
５４： ドレイン
６０： 接触インタフェース
６１： ＵＡＲＴ
７０： 従来の電磁波照射検出回路
７１： フラッシュメモリトランジスタ
７１ａ： 第１フラッシュメモリトランジスタ
７１ｂ： 第２フラッシュメモリトランジスタ
７２、７２ａ、７２ｂ、７２ｃ： コンパレータ
７２ｉｍ： 反転入力端子
７２ｉｐ： 非反転入力端子
７２ｏ： 出力端子
７３： 否定回路
７４、７４ａ： 比較回路
８０： パワーオンリセット回路
９０： 従来のＩＣカード
ＢＬ１、ＢＬ２、…、ＢＬｎ： ビット線
ＮＴ：無効化指示用フラッシュメモリトランジスタ
Ｒ１： （第１）抵抗
Ｒ２： 第２抵抗
ＳＣ１： 第１直列回路
ＳＣ２： 第２直列回路
ＳＬ： ソース線
ＶＣＣ： 電源電圧
ＶＯＵＴ： 対象電圧
ＶＯＵＴ１： 第１対象電圧
ＶＯＵＴ２： 第２対象電圧
ＷＬ１、ＷＬ２、…、ＷＬｍ： ワード線
【特許請求の範囲】
【請求項１】
第１抵抗と第１不揮発性メモリトランジスタが直列に配列された第１直列回路と、
第２抵抗と第２不揮発性メモリトランジスタが直列に配列された第２直列回路と、
一対の差動入力端子の内の一方の入力端子に前記第１直列回路の前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点が接続し、他方の入力端子に前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点が接続し、前記両入力端子に入力される電圧差に応じた２値の検出信号を出力する比較回路と、を備え、
前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点の電位、並びに前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点の電位が共に電源電圧に応じて決定される構成であり、
電磁波が照射されることで所定量以上のエネルギが与えられると、前記第１及び第２不揮発性メモリトランジスタのオン抵抗が変化して、電磁波が照射されていない非照射状態と電磁波が照射された照射状態の間で、前記両入力端子に入力される電圧差が変化して、前記検出信号が変化することを特徴とする電磁波照射検出回路。
【請求項２】
前記比較回路が、反転入力端子、非反転入力端子、及び出力端子を有するコンパレータを備え、
前記反転入力端子が、前記第１直列回路の前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点と接続され、
前記非反転入力端子が、前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点と接続され、
前記出力端子が、前記反転入力端子と前記非反転入力端子に入力される２電圧の大小関係に応じて決定される２値の電圧信号を出力する構成であり、
前記検出信号の電圧レベルが、前記出力端子から出力される電圧信号の電圧レベルに基づいて決定され、
電磁波が照射されることで所定量以上のエネルギが与えられると、前記第１及び第２不揮発性メモリトランジスタのオン抵抗が変化して、電磁波が照射されていない非照射状態と電磁波が照射された照射状態の間で、前記反転入力端子と前記非反転入力端子に入力される電圧の大小関係が変化して、前記出力端子より出力される前記検出信号が変化することを特徴とする請求項１に記載の電磁波照射検出回路。
【請求項３】
前記第１抵抗の抵抗値が前記第２抵抗の抵抗値よりも小さく、
前記非照射状態において、前記第１不揮発性メモリトランジスタの閾値電圧が前記第２不揮発性メモリトランジスタの閾値電圧よりも小さいことを特徴とする請求項２に記載の電磁波照射検出回路。
【請求項４】
所定領域に電磁波遮蔽手段を備えており、
前記電磁波遮蔽手段によって照射された電磁波の一部が反射されることで、前記第１不揮発性メモリセルに対して与えられるエネルギ量が前記第２不揮発性メモリセルに対して与えられるエネルギ量よりも少なくなるように構成されていることを特徴とする請求項２又は請求項３に記載の電磁波照射検出回路。
【請求項５】
前記電磁波遮蔽手段が、前記第１不揮発性メモリセルの形成領域の上層に備えられており、前記第２不揮発性メモリセルの形成領域の上層に備えられていないことを特徴とする請求項４に記載の電磁波照射検出回路。
【請求項６】
前記電磁波遮蔽手段が金属配線層で構成されることを特徴とする請求項４又は請求項５に記載の電磁波照射検出回路。
【請求項７】
前記第１直列回路と前記第２直列回路が並列に接続されており、夫々の一方の端子には第１基準電圧が、他方の端子には第２基準電圧が印加され、
前記第１基準電圧が、電源電圧、又は当該電源電圧に応じて決定される電圧であり、
前記第１不揮発性メモリトランジスタ及び前記第２不揮発性メモリトランジスタの両コントロールゲートに対して、前記第１基準電圧が印加される構成であることを特徴とする請求項１〜請求項６の何れか１項に記載の電磁波照射検出回路。
【請求項８】
前記第１直列回路と前記第２直列回路が並列に接続されており、夫々の一方の端子には第１基準電圧が、他方の端子には第２基準電圧が印加され、
前記第１基準電圧が、電源電圧、又は当該電源電圧に応じて決定される電圧であり、
前記第１不揮発性メモリトランジスタ及び前記第２不揮発性メモリトランジスタの両コントロールゲートに対して、前記第１或いは第２不揮発性メモリトランジスタに対する読み出し、書き込み、或いは消去処理を行うための電圧発生回路からの出力電圧が印加されることを特徴とする請求項７に記載の電磁波照射検出回路。
【請求項９】
前記第１及び第２不揮発性メモリトランジスタのソース・ドレイン端子間にバイアス電圧を印加するためのバイアス発生回路を備えることを特徴とする請求項１〜請求項８の何れか１項に記載の電磁波照射検出回路。
【請求項１０】
前記第１及び第２不揮発性メモリトランジスタがフラッシュメモリトランジスタで構成されることを特徴とする請求項１〜請求項９の何れか１項に記載の電磁波照射検出回路。
【請求項１１】
前記第１及び第２不揮発性メモリトランジスタが、ゲート端子及びドレイン端子に金属配線層との接続を構成しており、
前記第１不揮発性メモリトランジスタのゲート端子及びドレイン端子に接続されている金属配線層の面積と、前記第２不揮発性メモリトランジスタのゲート端子及びドレイン端子に接続されている金属配線層の面積と、が異なっていることを特徴とする請求項１〜請求項１０の何れか１項に記載の電磁波照射検出回路。
【請求項１２】
請求項１〜請求項１１の何れか１項に記載の電磁波照射検出回路と、
前記比較回路から出力される前記検出信号の活性／不活性状態に基づいて、リセット信号を生成するリセット信号生成回路と、を備え、
前記リセット信号生成回路から出力される前記リセット信号に基づいてリセット動作が行われることを特徴とする半導体装置。
【請求項１３】
請求項１〜請求項１１の何れか１項に記載の電磁波照射検出回路と、
前記比較回路から出力される前記検出信号の活性／不活性状態に基づいて、リセット信号を生成するリセット信号生成回路と、
前記電磁波照射検出回路の検出結果の無効化処理が可能な無効化回路と、を備えると共に、前記リセット信号生成回路から出力される前記リセット信号に基づいてリセット動作が行われる構成であって、
前記無効化回路が、
前記電磁波照射検出回路の検出結果の無効化処理を実行するか否かの指示を示す無効化指示信号と前記検出信号とが入力される構成であって、
前記無効化処理を実行しない旨の前記無効化指示信号が入力されている場合には、前記検出信号を前記リセット信号生成回路に入力し、
前記無効化処理を実行する旨の前記無効化指示信号が入力されている場合には、前記検出信号の活性／不活性に拘らず、不活性状態を示す電圧信号を前記リセット信号生成回路に入力することを特徴とする半導体装置。
【請求項１４】
前記無効化回路が、外部からテストパッドにより前記無効化指示信号の入力受付を可能に構成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
一定の動作条件が充足されると高レベルの動作リセット指示信号を出力する動作リセット回路と、
２値の電圧レベルの前記無効化指示信号を生成し、前記無効化回路に対して出力する無効化指示信号生成回路と、を備え、
前記リセット信号生成回路が、
前記無効化回路の出力信号と前記動作リセット指示信号とが入力されると共に、何れか一の信号が活性状態であるか否かに基づいて前記リセット信号を生成する構成であり、
前記無効化指示信号生成回路が、
所定の無効化指示用不揮発性メモリトランジスタの記憶状態に応じた高低２値の無効化副指示信号、並びに前記動作リセット指示信号が入力されると共に、当該入力される電圧レベルの高低に応じた２値の一時記憶情報を記憶可能な構成であって、
記憶している前記一時記憶情報と異なる情報に対応付けられた電圧レベルの前記無効化指示信号を出力することを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
請求項１２〜請求項１６の何れか１項に記載の半導体装置と、非接触型外部装置と非接触で通信されることで情報の授受が行われると共に前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェース、或いは、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースの内の何れか一方又は双方を備えることを特徴とするＩＣカード。
【請求項１】
第１抵抗と第１不揮発性メモリトランジスタが直列に配列された第１直列回路と、
第２抵抗と第２不揮発性メモリトランジスタが直列に配列された第２直列回路と、
一対の差動入力端子の内の一方の入力端子に前記第１直列回路の前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点が接続し、他方の入力端子に前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点が接続し、前記両入力端子に入力される電圧差に応じた２値の検出信号を出力する比較回路と、を備え、
前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点の電位、並びに前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点の電位が共に電源電圧に応じて決定される構成であり、
電磁波が照射されることで所定量以上のエネルギが与えられると、前記第１及び第２不揮発性メモリトランジスタのオン抵抗が変化して、電磁波が照射されていない非照射状態と電磁波が照射された照射状態の間で、前記両入力端子に入力される電圧差が変化して、前記検出信号が変化することを特徴とする電磁波照射検出回路。
【請求項２】
前記比較回路が、反転入力端子、非反転入力端子、及び出力端子を有するコンパレータを備え、
前記反転入力端子が、前記第１直列回路の前記第１抵抗と前記第１不揮発性メモリトランジスタの中間点と接続され、
前記非反転入力端子が、前記第２直列回路の前記第２抵抗と前記第２不揮発性メモリトランジスタの中間点と接続され、
前記出力端子が、前記反転入力端子と前記非反転入力端子に入力される２電圧の大小関係に応じて決定される２値の電圧信号を出力する構成であり、
前記検出信号の電圧レベルが、前記出力端子から出力される電圧信号の電圧レベルに基づいて決定され、
電磁波が照射されることで所定量以上のエネルギが与えられると、前記第１及び第２不揮発性メモリトランジスタのオン抵抗が変化して、電磁波が照射されていない非照射状態と電磁波が照射された照射状態の間で、前記反転入力端子と前記非反転入力端子に入力される電圧の大小関係が変化して、前記出力端子より出力される前記検出信号が変化することを特徴とする請求項１に記載の電磁波照射検出回路。
【請求項３】
前記第１抵抗の抵抗値が前記第２抵抗の抵抗値よりも小さく、
前記非照射状態において、前記第１不揮発性メモリトランジスタの閾値電圧が前記第２不揮発性メモリトランジスタの閾値電圧よりも小さいことを特徴とする請求項２に記載の電磁波照射検出回路。
【請求項４】
所定領域に電磁波遮蔽手段を備えており、
前記電磁波遮蔽手段によって照射された電磁波の一部が反射されることで、前記第１不揮発性メモリセルに対して与えられるエネルギ量が前記第２不揮発性メモリセルに対して与えられるエネルギ量よりも少なくなるように構成されていることを特徴とする請求項２又は請求項３に記載の電磁波照射検出回路。
【請求項５】
前記電磁波遮蔽手段が、前記第１不揮発性メモリセルの形成領域の上層に備えられており、前記第２不揮発性メモリセルの形成領域の上層に備えられていないことを特徴とする請求項４に記載の電磁波照射検出回路。
【請求項６】
前記電磁波遮蔽手段が金属配線層で構成されることを特徴とする請求項４又は請求項５に記載の電磁波照射検出回路。
【請求項７】
前記第１直列回路と前記第２直列回路が並列に接続されており、夫々の一方の端子には第１基準電圧が、他方の端子には第２基準電圧が印加され、
前記第１基準電圧が、電源電圧、又は当該電源電圧に応じて決定される電圧であり、
前記第１不揮発性メモリトランジスタ及び前記第２不揮発性メモリトランジスタの両コントロールゲートに対して、前記第１基準電圧が印加される構成であることを特徴とする請求項１〜請求項６の何れか１項に記載の電磁波照射検出回路。
【請求項８】
前記第１直列回路と前記第２直列回路が並列に接続されており、夫々の一方の端子には第１基準電圧が、他方の端子には第２基準電圧が印加され、
前記第１基準電圧が、電源電圧、又は当該電源電圧に応じて決定される電圧であり、
前記第１不揮発性メモリトランジスタ及び前記第２不揮発性メモリトランジスタの両コントロールゲートに対して、前記第１或いは第２不揮発性メモリトランジスタに対する読み出し、書き込み、或いは消去処理を行うための電圧発生回路からの出力電圧が印加されることを特徴とする請求項７に記載の電磁波照射検出回路。
【請求項９】
前記第１及び第２不揮発性メモリトランジスタのソース・ドレイン端子間にバイアス電圧を印加するためのバイアス発生回路を備えることを特徴とする請求項１〜請求項８の何れか１項に記載の電磁波照射検出回路。
【請求項１０】
前記第１及び第２不揮発性メモリトランジスタがフラッシュメモリトランジスタで構成されることを特徴とする請求項１〜請求項９の何れか１項に記載の電磁波照射検出回路。
【請求項１１】
前記第１及び第２不揮発性メモリトランジスタが、ゲート端子及びドレイン端子に金属配線層との接続を構成しており、
前記第１不揮発性メモリトランジスタのゲート端子及びドレイン端子に接続されている金属配線層の面積と、前記第２不揮発性メモリトランジスタのゲート端子及びドレイン端子に接続されている金属配線層の面積と、が異なっていることを特徴とする請求項１〜請求項１０の何れか１項に記載の電磁波照射検出回路。
【請求項１２】
請求項１〜請求項１１の何れか１項に記載の電磁波照射検出回路と、
前記比較回路から出力される前記検出信号の活性／不活性状態に基づいて、リセット信号を生成するリセット信号生成回路と、を備え、
前記リセット信号生成回路から出力される前記リセット信号に基づいてリセット動作が行われることを特徴とする半導体装置。
【請求項１３】
請求項１〜請求項１１の何れか１項に記載の電磁波照射検出回路と、
前記比較回路から出力される前記検出信号の活性／不活性状態に基づいて、リセット信号を生成するリセット信号生成回路と、
前記電磁波照射検出回路の検出結果の無効化処理が可能な無効化回路と、を備えると共に、前記リセット信号生成回路から出力される前記リセット信号に基づいてリセット動作が行われる構成であって、
前記無効化回路が、
前記電磁波照射検出回路の検出結果の無効化処理を実行するか否かの指示を示す無効化指示信号と前記検出信号とが入力される構成であって、
前記無効化処理を実行しない旨の前記無効化指示信号が入力されている場合には、前記検出信号を前記リセット信号生成回路に入力し、
前記無効化処理を実行する旨の前記無効化指示信号が入力されている場合には、前記検出信号の活性／不活性に拘らず、不活性状態を示す電圧信号を前記リセット信号生成回路に入力することを特徴とする半導体装置。
【請求項１４】
前記無効化回路が、外部からテストパッドにより前記無効化指示信号の入力受付を可能に構成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
一定の動作条件が充足されると高レベルの動作リセット指示信号を出力する動作リセット回路と、
２値の電圧レベルの前記無効化指示信号を生成し、前記無効化回路に対して出力する無効化指示信号生成回路と、を備え、
前記リセット信号生成回路が、
前記無効化回路の出力信号と前記動作リセット指示信号とが入力されると共に、何れか一の信号が活性状態であるか否かに基づいて前記リセット信号を生成する構成であり、
前記無効化指示信号生成回路が、
所定の無効化指示用不揮発性メモリトランジスタの記憶状態に応じた高低２値の無効化副指示信号、並びに前記動作リセット指示信号が入力されると共に、当該入力される電圧レベルの高低に応じた２値の一時記憶情報を記憶可能な構成であって、
記憶している前記一時記憶情報と異なる情報に対応付けられた電圧レベルの前記無効化指示信号を出力することを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
請求項１２〜請求項１６の何れか１項に記載の半導体装置と、非接触型外部装置と非接触で通信されることで情報の授受が行われると共に前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェース、或いは、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースの内の何れか一方又は双方を備えることを特徴とするＩＣカード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−２５０７３７（Ｐ２００８−２５０７３７Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９１９２０（Ｐ２００７−９１９２０）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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