非反転増幅回路及び光スイッチ駆動回路
【課題】本発明は、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる非反転増幅回路及び光スイッチ駆動回路を提供することを目的とする。
【解決手段】演算増幅器を用いて構成した非反転増幅回路において、信号源と前記演算増幅器との間に信号の高周波成分を強調して前記演算増幅器の出力端子に接続される負荷の内部遅延を補償するプリエンファシス回路を有する。
【解決手段】演算増幅器を用いて構成した非反転増幅回路において、信号源と前記演算増幅器との間に信号の高周波成分を強調して前記演算増幅器の出力端子に接続される負荷の内部遅延を補償するプリエンファシス回路を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非反転増幅回路及び光スイッチ駆動回路に関し、特に、一部のスペクトル成分が間引かれたオーディオ信号に対し、間引かれたスペクトル成分を補間することにより音質を改善する非反転増幅回路及び光スイッチ駆動回路に関する。
【背景技術】
【０００２】
将来のマルチメディアネットワークの構築を目指し、高速かつ大容量の光通信装置が要求されており、この高速かつ大容量化を実現する方式として、ナノセックオーダーの高速光スイッチを用いた光パケットスイッチングシステムの研究開発が進められている。
【０００３】
ＳＯＡ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｐｔｉｃａｌ Ａｍｐｌｉｆｉｅｒ：光半導体光増幅器）ゲート型光スイッチは、ナノセックオーダーの高速切替えが可能なデバイスであり、光パケットスイッチングシステムへの適用が期待されている。
【０００４】
図１は、光パケットスイッチングネットワークの一例の構成図を示す。同図中、光パケットスイッチングネットワークは、複数のコアノード１と複数のエッジノード２から構成されている。コアノード１は、光パケット信号を切替えるためのマトリクス光スイッチ機能を有する。
【０００５】
図２は、コアノードの一例の構成図を示す。同図中、光パケット信号Ｄａｔａは、波長変換部５において、波長変換される。波長変換された光パケット信号データは、制御部６のリザベーションマネジャ部（Ｒｅｓｅｒｖａｔｉｏｎ ｍａｎａｇｅｒ）６ａにより指示された出力先ポートに向けて、マトリクス光スイッチ部７で方路が切替えられる。制御部６内のコントロールチャンネル部（Ｃｏｎｔｒｏｌ Ｃｈａｎｎｅｌｓ）６ｂでは、光パケット信号データの方路情報をコントロールチャンネルのラベル信号として中継しており、リザベーションマネジャ部６ａは、そのラベルの方路情報を解析してマトリクス光スイッチ部７を制御する。
【０００６】
図１に示すように、コントロールチャンネルの方路情報を持つラベル信号から一定のオフセット時間後に光スイッチの切替えが行われる。この光スイッチ切替え時間は、約４５ｎｓｅｃであり、光パケット信号に影響を与えないためのガード時間でもある。すなわちこのガード時間内に光の切替えが完了しなければならない。
【０００７】
図３にＳＯＡゲート型光スイッチを用いた分配型のマトリクス光スイッチの一例の構成図を示す。同図中、各入力ポート部では光パケット信号を光カプラ１０−１〜１０−ｎで分配後、ＳＯＡゲート型光スイッチ１１−１−１〜１１−ｎ−ｎのＯＮ／ＯＦＦによる速選択で所望の光パケット信号の方路切替えを行う。出力ポート部では合波カプラ１２−１〜１２−ｎにより光パケット信号の合流を行って出力する。
【０００８】
図３において、入力ポート＃１に入力された光パケット信号＃ｎ（出力先は出力ポート＃ｎ）は、光カプラ１０−１においてｎ分岐される。ｎ分岐された光信号は、各出力ポート単位に用意されたＳＯＡゲート型光スイッチ１１−１−１，…，１１−ｎ−１に入力される。この場合、出力ポート＃ｎに出力するための光パケット信号であるため、出力ポート＃ｎ部に用意されたＳＯＡゲート型光スイッチ１１−ｎ−１のみＯＮになる。その他の出力ポートに用意されたＳＯＡ光スイッチゲートは、全てＯＦＦ状態となっている。
【０００９】
図４にＳＯＡゲート型光スイッチの駆動構成図を示す。同図中、ＳＯＡゲート型光スイッチ２０は、光信号増幅領域２１に電流を注入することによって、増幅領域を伝播する光信号を増幅することが可能なデバイスである。駆動電流をＯＮ／ＯＦＦ制御することで、光パケット信号のゲート素子として使用する。
【００１０】
図４においては、入力した光パケット信号＃１，＃２，＃３に対して、光パケット信号＃１，＃３はゲートオン、＃２はゲートオフの駆動電流制御が行われている状態を示している。制御部６からの制御信号を駆動回路２２において電流形態に変換して光信号増幅領域２１に供給し、ＳＯＡゲート型光スイッチ２０を駆動する。
【００１１】
図５にＳＯＡゲート型光スイッチの駆動電流と光増幅率の特性図を示す。ＳＯＡは半導体光増幅器であり、駆動電流により光増幅率が変化する特性を有する。同図中、駆動電流を約３００ｍＡ流すことで、光増幅率約１０ｄＢが得られ増幅率はほぼ飽和状態になる。駆動電流が少なくなると、光の減衰特性を示す。
【００１２】
図６は、ＳＯＡゲート型光スイッチの駆動電圧と光増幅率の特性図を示す。ＳＯＡは、電流駆動型であるが、電流３００ｍＡ以上流せる電圧源から電圧印加することで、電圧駆動することも可能である。同図中、約１．５Ｖの電圧ソースを与えたとき駆動電流として約３００ｍＡ流れることになる。駆動電圧を小さくすると、光の減衰特性を示す。
【００１３】
図７にＳＯＡゲート型光スイッチの駆動電圧とＳＯＡゲート型光スイッチ間消光比の特性図を示す。図３に示したマトリクス型光スイッチ構成では、出力部の合波カプラ部１２−１〜１２−ｎにおいて、出力ポート数分のＳＯＡゲート型光スイッチが接続されており、ある１つのＳＯＡゲート型光スイッチがＯＮしたとき、残りのＳＯＡゲート型光スイッチは全てＯＦＦ状態になる。
【００１４】
しかしながら、ＯＦＦ状態であっても漏れ光があるため、合波カプラ１２で光のクロストークとなる。この光のクロストークを消光比特性としてグラフ化したものが図７である。例えば８×８のマトリクス型光スイッチを構成しようとすると、ＯＮ状態とＯＦＦ状態間の消光比特性として約５８ｄＢが要求されている。この消光比特性を得るには、駆動電圧０．６５Ｖ以下に設定する必要がある。
【００１５】
図８は、従来のＳＯＡゲート型光スイッチ駆動回路の一例の回路図を示す。図９は図８に示す回路の立ち上がり動作速度を説明するための波形図を示し、図１０は図８に示す回路の立ち下がり動作速度を説明するための波形図を示す。
【００１６】
図８では、３００ｍＡ以上の出力電流容量を持ち、２ｎｓｅｃ程度のセットリングタイムを持つ高速演算増幅器３０を用いてＳＯＡゲート型光スイッチを駆動する回路を示している。演算増幅器３０はボルテージフォロア回路を構成している。
【００１７】
演算増幅器３０の出力部に接続されたインダクタＬ２，Ｌ３とキャパシタＣ１とで構成される遅延等価回路３２はＳＯＡチップの内部遅延の等価回路成分である。ダイオードＤ１で構成されるスイッチ等価回路３２はＳＯＡチップの光スイッチの等価回路成分である。
【００１８】
演算増幅器３０の非反転入力端子に、光スイッチをＯＮ／ＯＦＦするための矩形波信号が与えられる。図８では信号発生器（ＳＧ：Ｓｉｇｎａｌ Ｇｅｎｅｒａｔｏｒ）３１から入力矩形波信号を与える構成を示しているが、一般的に、制御部６からのコントロール信号によりＦＰＧＡ回路やロジックバッファ回路により所望の矩形電圧波形を与えることになる。
【００１９】
信号発生器３１の波形としては、ＯＮ時に１．５Ｖ、ＯＦＦ時に０Ｖになるように設定されている。ボルテージフォロア出力も入力電圧と同じ電圧値に設定されることになる。電圧１．５Ｖが演算増幅器３０の出力に設定されると、ＳＯＡチップには約３００ｍＡの駆動電流が流れることになり、ＳＯＡゲートがＯＮになる。０Ｖが演算増幅器の出力に設定されると、ＳＯＡチップには駆動電流が流れなくなり、ＳＯＡゲートがＯＦＦする。このとき、十分な消光比が保たれることになる。なお、遅延等価回路３２の時定数は約３ｎｓｅｃあり、この時定数と光スイッチ駆動回路の立ち上がり／下がり時間の和が、実際の駆動時間となっている。
【００２０】
図９において、実線で示す演算増幅器３０の出力電圧波形は０〜９０％の立ち上がりエッジが約１ｎｓｅｃを実現しているが、破線で示す時定数３ｎｓｅｃの遅延等価回路３２を通過した後の電圧波形では、０〜９０％の立ち上がりエッジが約４ｎｓｅｃと遅くなってしまう。この影響で、一点鎖線で示すスイッチ等価回路３２の電流波形も同様に０〜９０％の立ち上がりエッジが４ｎｓｅｃと遅くなってしまう。
【００２１】
図１０において、実線で示す演算増幅器３０の出力電圧波形は１００〜１０％の立ち下がりエッジが約１ｎｓｅｃを実現しているが、破線で示す遅延等価回路３２を通過した後の電圧波形では、１００〜１０％の立ち下がりエッジが約４ｎｓｅｃと遅くなってしまう。この影響で、一点鎖線で示すスイッチ等価回路３２の電流波形も同様に１００〜１０％の立ち下がりエッジが４ｎｓｅｃと遅くなってしまう。このように、ＳＯＡチップの内部遅延の時定数が、駆動信号の立ち上がり／立ち下がりの時間に影響を与えることにより、高速化が阻害されることになる。
【００２２】
なお、特許文献１には、プリエンファシスをかけたドライバＩＣ等を含む回路で、入力バッファ３５が信号線２１、２２とインダクタ３１、３２とで接続されることが記載されている。
【００２３】
特許文献２には、ＳＯＡの動作安定化のため、ＳＯＡの駆動電極にインダクタ２６を介して電流源２４を接続することが記載されている。
【００２４】
特許文献３には、ＳＯＡ駆動回路で、演算増幅器とＳＯＡ電極の間にインダクタを接続することが記載されている。
【特許文献１】特開２００６−２５４３０３号公報
【特許文献２】特開２００５−２０８１７８号公報
【特許文献３】特開２００６−２５３３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
ＳＯＡゲート型光スイッチの駆動には高速な切替え速度が要求されるため、駆動回路においても高速動作可能な部品選定が求められる。しかし、駆動回路側が高速でも、ＳＯＡチップの内部遅延による時定数が既に３ｎｓｅｃ程度あるために、この時定数が高速切替えの阻害要因となり、遅い立ち上がり／立ち下がり波形となってしまう。このため、この問題を解決する方法として、図１１に示すように、スピードアップコンデンサＣ４と高速トランジスタＱ１を用いたプリエンファシス型の駆動回路がある。
【００２６】
図１１は、従来のプリエンファシスを用いたＳＯＡゲート型光スイッチ駆動回路の一例の回路図を示す。図１２は図１１に示す回路の立ち上がり動作速度を説明するための波形図を示し、図１３は図１１に示す回路の立ち下がり動作速度を説明するための波形図を示す。
【００２７】
図１１においては、コンデンサＣ４と抵抗Ｒ１による１次ハイパス・フィルタを用いて高域の周波数成分を強調する。
【００２８】
この方法は、トランジスタＱ１の種類によっては発振が発生し、トランジスタＱ１の出力が電流過負荷となる場合があり、駆動回路の安定性に問題がある。また、ＳＯＡチップを接続して負荷とした場合、スイッチ等価回路３２は容量性負荷とみなされるが、図１２に実線で示すように、ＳＯＡ駆動電圧の立ち上がり波形は、プリエンファシス効果によって、０〜９０％の立ち上がり波形が高速になっている。
【００２９】
しかし、図１３に示す立ち下がり波形は、プリエンファシス効果で、実線で示すトランジスタＱ１の出力電圧波形が１００〜１０％の立ち下がりエッジで高速になっているが、その後に大きなリンギング波形が生じている。このリンギング波形は破線に示す遅延等価回路３２通過後の電圧波形と、一点鎖線に示すスイッチ等価回路３２の電流波形にも同様にみられる。
【００３０】
これは既存のプリエンファシス型の駆動回路ではＯＦＦ時にトランジスタＱ１が開放となるために、負荷に溜まった電荷の放電により発生する逆電流を吸収できず過渡的な放電が発生するためである。
【００３１】
これにより、トランジスタＱ１の出力電圧波形に駆動電圧１．５Ｖよりもかなり大きい振幅のリンギングが生じていることと、遅延等価回路３２通過後の電圧波形に０．６５Ｖを超える電圧が発生するため、図７におけるＳＯＡゲート型スイッチのＯＮ状態とＯＦＦ状態間の消光比特性約５８ｄＢを満足できなくなってしまうという問題があった。
【００３２】
本発明は、上記の点に鑑みなされたものであり、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる非反転増幅回路及び光スイッチ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００３３】
本発明の一実施態様による非反転増幅回路は、
演算増幅器を用いて構成した非反転増幅回路において、
信号源と前記演算増幅器との間に信号の高周波成分を強調して前記演算増幅器の出力端子に接続される負荷の内部遅延を補償するプリエンファシス回路を有することにより、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる。
【００３４】
前記非反転増幅回路において、
前記プリエンファシス回路は、前記信号源と前記演算増幅器の非反転入力端子の間を接続する第１の抵抗と、
前記演算増幅器の非反転入力端子を所定電位に接続するインダクタと第２の抵抗との直列回路とを有する構成とすることができる。
【００３５】
前記非反転増幅回路において、
前記プリエンファシス回路は、前記信号源と前記演算増幅器の非反転入力端子の間を接続する第３の抵抗とキャパシタとの並列回路と、
前記演算増幅器の非反転入力端子を所定電位に接続する第４の抵抗とを有する構成とすることができる。
【００３６】
本発明の一実施態様による非反転増幅回路は、
請求項２又は３記載の非反転増幅回路を用いた光スイッチ駆動回路であって、
前記負荷は、光半導体光増幅器であることにより、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる。
【発明の効果】
【００３７】
本発明によれば、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる。
【発明を実施するための最良の形態】
【００３８】
以下、図面に基づいて本発明の実施形態について説明する。
【００３９】
<第１実施形態>
図１４は、本発明の光スイッチ駆動回路の第１実施形態の回路図を示す。この光スイッチ駆動回路はプリエンファシス型の駆動回路である。図１５は図１４に示す回路の立ち上がり動作速度を説明するための波形図を示し、図１６は図１４に示す回路の立ち下がり動作速度を説明するための波形図を示す。
【００４０】
図１４において、従来通り３００ｍＡ以上の出力電流容量を持ち、２ｎｓｅｃ程度のセットリングタイムを持つ高速演算増幅器４０を用いてＳＯＡゲート型光スイッチを駆動する回路を示している。演算増幅器４０は出力端子を反転入力端子に接続されてボルテージフォロア回路を構成している。
【００４１】
信号発生器（ＳＧ）４１の正極と演算増幅器４０の非反転入力端子との間に抵抗Ｒ１３が接続され、演算増幅器４０の非反転入力端子は直列接続された終端抵抗Ｒ１１とインダクタＬ１を介して接地され、信号発生器４１の負極は接地されている。なお、演算増幅器４０の非反転入力端子に抵抗Ｒ１１を接続するよう抵抗Ｒ１１とインダクタＬ１の接続を逆にしても良い。なお、抵抗Ｒ１１，Ｒ１３それぞれの抵抗値は例えば５０Ωであり、インダクタＬ１のインダクタンスは例えば８０ｎＨである。
【００４２】
演算増幅器４０の出力部に接続されたインダクタＬ２，Ｌ３とキャパシタＣ１とで構成される遅延等価回路４２はＳＯＡチップの内部遅延と等価の回路成分である。ダイオードＤ１で構成される回路はスイッチ等価回路４３である。
【００４３】
信号発生器４１から発生された矩形波は、抵抗Ｒ１３とＲ１１によって分圧されるが、その際にインダクタＬ１に伝送された矩形波の高周波成分は、インダクタＬ１によって発生する逆起電力によって高周波成分が強調された波形を生成させる。この信号を演算増幅器４０によって増幅し、遅延等価回路４２を通して負荷としてのスイッチ等価回路４３に伝達させる。この際に遅延等価回路４２によって入力段のプリエンファシス回路（抵抗Ｒ１１，Ｒ１３，インダクタＬ１）で強調された高周波成分が減衰し、元の意図した矩形波を伝送し、スイッチ等価回路４３を駆動することによって、高速な駆動が可能となる。
【００４４】
図１５に示す立ち上がり波形は、実線で示す演算増幅器４０の出力電圧波形に高速なオーバーシュート電圧を発生させることにより、この演算増幅器４０の出力電圧が時定数３ｎｓｅｃの遅延等価回路４２を通過する際に過渡的なオーバーシュート成分が平滑化され、結果的に図１５に破線で示す遅延等価回路４２を通過後の電圧波形が理想的な高速な立ち上がりエッジを得ることができる。そのため、図１５に一点鎖線で示すスイッチ等価回路４３の電流波形も同様に高速化がみられる。
【００４５】
また、図１６に示す立ち下がり波形は、実線で示す演算増幅器の出力電圧波形が１００〜１０％の立ち下がりエッジで高速になっており、しかもその後のリンギングの発生がない。これは演算増幅器４０の出力インピーダンスが低いため、ＳＯＡチップからの反射電流や逆電流を演算増幅器４０が吸収するためであり、このため十分な消光比を確保したＳＯＡ駆動が可能となる。
【００４６】
この実施形態は、演算増幅器４０の入力電圧を利用する構造であるため、負荷であるＳＯＡチップの影響をアイソレートすることができる、また立ち下がり時にはＳＯＡチップの寄生容量であるダイオードＤ１に蓄積した電荷の逆流電流は、演算増幅器４０の出力が低インピーダンスであるため演算増幅器４０に高速に吸い込むことができ、立ち下がりのリンギングを抑圧することができる。また、演算増幅器４０のフロントエンドデバイスである信号発生器４１の出力電流が微小で済むので低消費電力を実現することができる。
【００４７】
<第２実施形態>
図１７は、本発明の光スイッチ駆動回路の第２実施形態の回路図を示す。この光スイッチ駆動回路はプリエンファシス型の駆動回路である。図１８は図１７に示す回路の立ち上がり動作速度を説明するための波形図を示し、図１９は図１７に示す回路の立ち下がり動作速度を説明するための波形図を示す。
【００４８】
図１７において、従来通り３００ｍＡ以上の出力電流容量を持ち、２ｎｓｅｃ程度のセットリングタイムを持つ高速演算増幅器４０を用いてＳＯＡゲート型光スイッチを駆動する回路を示している。演算増幅器４０は出力端子を反転入力端子に接続されてボルテージフォロア回路を構成している。
【００４９】
信号発生器（ＳＧ）４１の正極と演算増幅器４０の非反転入力端子との間に抵抗Ｒ２３とキャパシタＣ１２が並列接続され、演算増幅器４０の非反転入力端子は終端抵抗Ｒ２１を介して接地され、信号発生器４１の負極は接地されている。なお、抵抗Ｒ２１，Ｒ２３それぞれの抵抗値は例えば５０Ωであり、キャパシタＣ１２のキャパシタンスは例えば３０ｐＦである。
【００５０】
演算増幅器４０の出力部に接続されたインダクタＬ２，Ｌ３とキャパシタＣ１とで構成される遅延等価回路４２はＳＯＡチップの内部遅延と等価の回路成分である。ダイオードＤ１で構成される回路はスイッチ等価回路４３である。
【００５１】
信号発生器４１から発生された矩形波は、抵抗Ｒ２３とＲ２１によって分圧され、波形の立ち上がりの際に矩形波の高周波成分はキャパシタＣ１２に伝送されるが、抵抗Ｒ２３とキャパシタＣ１２のインピーダンス特性によって低周波数成分は減衰され、高周波成分が強調された波形を生成させる。この信号を演算増幅器４０によって増幅し、遅延等価回路４２を通して負荷としてのスイッチ等価回路４３に伝達させる。この際に遅延等価回路４２によって入力段のプリエンファシス回路（抵抗Ｒ２１，Ｒ２３，キャパシタＣ１２）で強調された高周波成分が減衰し、元の意図した矩形波を伝送し、スイッチ等価回路４３を駆動することによって、高速な駆動が可能となる。
【００５２】
図１８に示す立ち上がり波形は、実線で示す演算増幅器４０の出力電圧波形に高速なオーバーシュート電圧を発生させることにより、この演算増幅器４０の出力電圧が時定数３ｎｓｅｃの遅延等価回路４２を通過する際に過渡的なオーバーシュート成分が平滑化され、結果的に図１８に破線で示す遅延等価回路４２を通過後の電圧波形が理想的な高速な立ち上がりエッジを得ることができる。そのため、図１８に一点鎖線で示すスイッチ等価回路４３の電流波形も同様に高速化がみられる。
【００５３】
また、図１９に示す立ち下がり波形は、図１９に実線で示す演算増幅器の出力電圧波形が１００〜１０％の立ち下がりエッジで高速になっており、しかもその後のリンギングの発生がない。これは演算増幅器４０の出力インピーダンスが低いため、ＳＯＡチップからの反射電流や逆電流を演算増幅器４０が吸収するためであり、このため十分な消光比を確保したＳＯＡ駆動が可能となる。
【００５４】
この実施形態は、演算増幅器４０の入力電圧を利用する構造であるため、負荷であるＳＯＡチップの影響をアイソレートすることができる、また立ち下がり時にはＳＯＡチップの寄生容量であるダイオードＤ１に蓄積した電荷の逆流電流は、演算増幅器４０の出力が低インピーダンスであるため演算増幅器４０に高速に吸い込むことができ、立ち下がりのリンギングは抑圧することができる。また、演算増幅器４０のフロントエンドデバイスである信号発生器４１の出力電流が微小で済むので低消費電力を実現することができる。
【図面の簡単な説明】
【００５５】
【図１】光パケットスイッチングネットワークの一例の構成図である。
【図２】コアノードの一例の構成図である。
【図３】ＳＯＡゲート型光スイッチを用いた分配型のマトリクス光スイッチの一例の構成図である。
【図４】ＳＯＡゲート型光スイッチの駆動構成図である。
【図５】ＳＯＡゲート型光スイッチの駆動電流と光増幅率の特性図である。
【図６】ＳＯＡゲート型光スイッチの駆動電圧と光増幅率の特性図である。
【図７】ＳＯＡゲート型光スイッチの駆動電圧とＳＯＡゲート型光スイッチ間消光比の特性図である。
【図８】従来のＳＯＡゲート型光スイッチ駆動回路の一例の回路図である。
【図９】図８に示す回路の立ち上がり動作速度を説明するための波形図である。
【図１０】図８に示す回路の立ち下がり動作速度を説明するための波形図である。
【図１１】従来のプリエンファシスを用いたＳＯＡゲート型光スイッチ駆動回路の一例の回路図である。
【図１２】図１１に示す回路の立ち上がり動作速度を説明するための波形図である。
【図１３】図１１に示す回路の立ち下がり動作速度を説明するための波形図である。
【図１４】本発明の光スイッチ駆動回路の第１実施形態の回路図である。
【図１５】図１４に示す回路の立ち上がり動作速度を説明するための波形図である。
【図１６】図１４に示す回路の立ち下がり動作速度を説明するための波形図である。
【図１７】本発明の光スイッチ駆動回路の第２実施形態の回路図である。
【図１８】図１７に示す回路の立ち上がり動作速度を説明するための波形図である。
【図１９】図１７に示す回路の立ち下がり動作速度を説明するための波形図である。
【符号の説明】
【００５６】
４０ 演算増幅器
４１ 信号発生器
４２ 遅延等価回路
４３ スイッチ等価回路
Ｃ１２ キャパシタ
Ｌ１〜Ｌ３ インダクタ
Ｒ１１，Ｒ１３，Ｒ２１，Ｒ２３ 抵抗
【技術分野】
【０００１】
本発明は、非反転増幅回路及び光スイッチ駆動回路に関し、特に、一部のスペクトル成分が間引かれたオーディオ信号に対し、間引かれたスペクトル成分を補間することにより音質を改善する非反転増幅回路及び光スイッチ駆動回路に関する。
【背景技術】
【０００２】
将来のマルチメディアネットワークの構築を目指し、高速かつ大容量の光通信装置が要求されており、この高速かつ大容量化を実現する方式として、ナノセックオーダーの高速光スイッチを用いた光パケットスイッチングシステムの研究開発が進められている。
【０００３】
ＳＯＡ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｐｔｉｃａｌ Ａｍｐｌｉｆｉｅｒ：光半導体光増幅器）ゲート型光スイッチは、ナノセックオーダーの高速切替えが可能なデバイスであり、光パケットスイッチングシステムへの適用が期待されている。
【０００４】
図１は、光パケットスイッチングネットワークの一例の構成図を示す。同図中、光パケットスイッチングネットワークは、複数のコアノード１と複数のエッジノード２から構成されている。コアノード１は、光パケット信号を切替えるためのマトリクス光スイッチ機能を有する。
【０００５】
図２は、コアノードの一例の構成図を示す。同図中、光パケット信号Ｄａｔａは、波長変換部５において、波長変換される。波長変換された光パケット信号データは、制御部６のリザベーションマネジャ部（Ｒｅｓｅｒｖａｔｉｏｎ ｍａｎａｇｅｒ）６ａにより指示された出力先ポートに向けて、マトリクス光スイッチ部７で方路が切替えられる。制御部６内のコントロールチャンネル部（Ｃｏｎｔｒｏｌ Ｃｈａｎｎｅｌｓ）６ｂでは、光パケット信号データの方路情報をコントロールチャンネルのラベル信号として中継しており、リザベーションマネジャ部６ａは、そのラベルの方路情報を解析してマトリクス光スイッチ部７を制御する。
【０００６】
図１に示すように、コントロールチャンネルの方路情報を持つラベル信号から一定のオフセット時間後に光スイッチの切替えが行われる。この光スイッチ切替え時間は、約４５ｎｓｅｃであり、光パケット信号に影響を与えないためのガード時間でもある。すなわちこのガード時間内に光の切替えが完了しなければならない。
【０００７】
図３にＳＯＡゲート型光スイッチを用いた分配型のマトリクス光スイッチの一例の構成図を示す。同図中、各入力ポート部では光パケット信号を光カプラ１０−１〜１０−ｎで分配後、ＳＯＡゲート型光スイッチ１１−１−１〜１１−ｎ−ｎのＯＮ／ＯＦＦによる速選択で所望の光パケット信号の方路切替えを行う。出力ポート部では合波カプラ１２−１〜１２−ｎにより光パケット信号の合流を行って出力する。
【０００８】
図３において、入力ポート＃１に入力された光パケット信号＃ｎ（出力先は出力ポート＃ｎ）は、光カプラ１０−１においてｎ分岐される。ｎ分岐された光信号は、各出力ポート単位に用意されたＳＯＡゲート型光スイッチ１１−１−１，…，１１−ｎ−１に入力される。この場合、出力ポート＃ｎに出力するための光パケット信号であるため、出力ポート＃ｎ部に用意されたＳＯＡゲート型光スイッチ１１−ｎ−１のみＯＮになる。その他の出力ポートに用意されたＳＯＡ光スイッチゲートは、全てＯＦＦ状態となっている。
【０００９】
図４にＳＯＡゲート型光スイッチの駆動構成図を示す。同図中、ＳＯＡゲート型光スイッチ２０は、光信号増幅領域２１に電流を注入することによって、増幅領域を伝播する光信号を増幅することが可能なデバイスである。駆動電流をＯＮ／ＯＦＦ制御することで、光パケット信号のゲート素子として使用する。
【００１０】
図４においては、入力した光パケット信号＃１，＃２，＃３に対して、光パケット信号＃１，＃３はゲートオン、＃２はゲートオフの駆動電流制御が行われている状態を示している。制御部６からの制御信号を駆動回路２２において電流形態に変換して光信号増幅領域２１に供給し、ＳＯＡゲート型光スイッチ２０を駆動する。
【００１１】
図５にＳＯＡゲート型光スイッチの駆動電流と光増幅率の特性図を示す。ＳＯＡは半導体光増幅器であり、駆動電流により光増幅率が変化する特性を有する。同図中、駆動電流を約３００ｍＡ流すことで、光増幅率約１０ｄＢが得られ増幅率はほぼ飽和状態になる。駆動電流が少なくなると、光の減衰特性を示す。
【００１２】
図６は、ＳＯＡゲート型光スイッチの駆動電圧と光増幅率の特性図を示す。ＳＯＡは、電流駆動型であるが、電流３００ｍＡ以上流せる電圧源から電圧印加することで、電圧駆動することも可能である。同図中、約１．５Ｖの電圧ソースを与えたとき駆動電流として約３００ｍＡ流れることになる。駆動電圧を小さくすると、光の減衰特性を示す。
【００１３】
図７にＳＯＡゲート型光スイッチの駆動電圧とＳＯＡゲート型光スイッチ間消光比の特性図を示す。図３に示したマトリクス型光スイッチ構成では、出力部の合波カプラ部１２−１〜１２−ｎにおいて、出力ポート数分のＳＯＡゲート型光スイッチが接続されており、ある１つのＳＯＡゲート型光スイッチがＯＮしたとき、残りのＳＯＡゲート型光スイッチは全てＯＦＦ状態になる。
【００１４】
しかしながら、ＯＦＦ状態であっても漏れ光があるため、合波カプラ１２で光のクロストークとなる。この光のクロストークを消光比特性としてグラフ化したものが図７である。例えば８×８のマトリクス型光スイッチを構成しようとすると、ＯＮ状態とＯＦＦ状態間の消光比特性として約５８ｄＢが要求されている。この消光比特性を得るには、駆動電圧０．６５Ｖ以下に設定する必要がある。
【００１５】
図８は、従来のＳＯＡゲート型光スイッチ駆動回路の一例の回路図を示す。図９は図８に示す回路の立ち上がり動作速度を説明するための波形図を示し、図１０は図８に示す回路の立ち下がり動作速度を説明するための波形図を示す。
【００１６】
図８では、３００ｍＡ以上の出力電流容量を持ち、２ｎｓｅｃ程度のセットリングタイムを持つ高速演算増幅器３０を用いてＳＯＡゲート型光スイッチを駆動する回路を示している。演算増幅器３０はボルテージフォロア回路を構成している。
【００１７】
演算増幅器３０の出力部に接続されたインダクタＬ２，Ｌ３とキャパシタＣ１とで構成される遅延等価回路３２はＳＯＡチップの内部遅延の等価回路成分である。ダイオードＤ１で構成されるスイッチ等価回路３２はＳＯＡチップの光スイッチの等価回路成分である。
【００１８】
演算増幅器３０の非反転入力端子に、光スイッチをＯＮ／ＯＦＦするための矩形波信号が与えられる。図８では信号発生器（ＳＧ：Ｓｉｇｎａｌ Ｇｅｎｅｒａｔｏｒ）３１から入力矩形波信号を与える構成を示しているが、一般的に、制御部６からのコントロール信号によりＦＰＧＡ回路やロジックバッファ回路により所望の矩形電圧波形を与えることになる。
【００１９】
信号発生器３１の波形としては、ＯＮ時に１．５Ｖ、ＯＦＦ時に０Ｖになるように設定されている。ボルテージフォロア出力も入力電圧と同じ電圧値に設定されることになる。電圧１．５Ｖが演算増幅器３０の出力に設定されると、ＳＯＡチップには約３００ｍＡの駆動電流が流れることになり、ＳＯＡゲートがＯＮになる。０Ｖが演算増幅器の出力に設定されると、ＳＯＡチップには駆動電流が流れなくなり、ＳＯＡゲートがＯＦＦする。このとき、十分な消光比が保たれることになる。なお、遅延等価回路３２の時定数は約３ｎｓｅｃあり、この時定数と光スイッチ駆動回路の立ち上がり／下がり時間の和が、実際の駆動時間となっている。
【００２０】
図９において、実線で示す演算増幅器３０の出力電圧波形は０〜９０％の立ち上がりエッジが約１ｎｓｅｃを実現しているが、破線で示す時定数３ｎｓｅｃの遅延等価回路３２を通過した後の電圧波形では、０〜９０％の立ち上がりエッジが約４ｎｓｅｃと遅くなってしまう。この影響で、一点鎖線で示すスイッチ等価回路３２の電流波形も同様に０〜９０％の立ち上がりエッジが４ｎｓｅｃと遅くなってしまう。
【００２１】
図１０において、実線で示す演算増幅器３０の出力電圧波形は１００〜１０％の立ち下がりエッジが約１ｎｓｅｃを実現しているが、破線で示す遅延等価回路３２を通過した後の電圧波形では、１００〜１０％の立ち下がりエッジが約４ｎｓｅｃと遅くなってしまう。この影響で、一点鎖線で示すスイッチ等価回路３２の電流波形も同様に１００〜１０％の立ち下がりエッジが４ｎｓｅｃと遅くなってしまう。このように、ＳＯＡチップの内部遅延の時定数が、駆動信号の立ち上がり／立ち下がりの時間に影響を与えることにより、高速化が阻害されることになる。
【００２２】
なお、特許文献１には、プリエンファシスをかけたドライバＩＣ等を含む回路で、入力バッファ３５が信号線２１、２２とインダクタ３１、３２とで接続されることが記載されている。
【００２３】
特許文献２には、ＳＯＡの動作安定化のため、ＳＯＡの駆動電極にインダクタ２６を介して電流源２４を接続することが記載されている。
【００２４】
特許文献３には、ＳＯＡ駆動回路で、演算増幅器とＳＯＡ電極の間にインダクタを接続することが記載されている。
【特許文献１】特開２００６−２５４３０３号公報
【特許文献２】特開２００５−２０８１７８号公報
【特許文献３】特開２００６−２５３３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
ＳＯＡゲート型光スイッチの駆動には高速な切替え速度が要求されるため、駆動回路においても高速動作可能な部品選定が求められる。しかし、駆動回路側が高速でも、ＳＯＡチップの内部遅延による時定数が既に３ｎｓｅｃ程度あるために、この時定数が高速切替えの阻害要因となり、遅い立ち上がり／立ち下がり波形となってしまう。このため、この問題を解決する方法として、図１１に示すように、スピードアップコンデンサＣ４と高速トランジスタＱ１を用いたプリエンファシス型の駆動回路がある。
【００２６】
図１１は、従来のプリエンファシスを用いたＳＯＡゲート型光スイッチ駆動回路の一例の回路図を示す。図１２は図１１に示す回路の立ち上がり動作速度を説明するための波形図を示し、図１３は図１１に示す回路の立ち下がり動作速度を説明するための波形図を示す。
【００２７】
図１１においては、コンデンサＣ４と抵抗Ｒ１による１次ハイパス・フィルタを用いて高域の周波数成分を強調する。
【００２８】
この方法は、トランジスタＱ１の種類によっては発振が発生し、トランジスタＱ１の出力が電流過負荷となる場合があり、駆動回路の安定性に問題がある。また、ＳＯＡチップを接続して負荷とした場合、スイッチ等価回路３２は容量性負荷とみなされるが、図１２に実線で示すように、ＳＯＡ駆動電圧の立ち上がり波形は、プリエンファシス効果によって、０〜９０％の立ち上がり波形が高速になっている。
【００２９】
しかし、図１３に示す立ち下がり波形は、プリエンファシス効果で、実線で示すトランジスタＱ１の出力電圧波形が１００〜１０％の立ち下がりエッジで高速になっているが、その後に大きなリンギング波形が生じている。このリンギング波形は破線に示す遅延等価回路３２通過後の電圧波形と、一点鎖線に示すスイッチ等価回路３２の電流波形にも同様にみられる。
【００３０】
これは既存のプリエンファシス型の駆動回路ではＯＦＦ時にトランジスタＱ１が開放となるために、負荷に溜まった電荷の放電により発生する逆電流を吸収できず過渡的な放電が発生するためである。
【００３１】
これにより、トランジスタＱ１の出力電圧波形に駆動電圧１．５Ｖよりもかなり大きい振幅のリンギングが生じていることと、遅延等価回路３２通過後の電圧波形に０．６５Ｖを超える電圧が発生するため、図７におけるＳＯＡゲート型スイッチのＯＮ状態とＯＦＦ状態間の消光比特性約５８ｄＢを満足できなくなってしまうという問題があった。
【００３２】
本発明は、上記の点に鑑みなされたものであり、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる非反転増幅回路及び光スイッチ駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００３３】
本発明の一実施態様による非反転増幅回路は、
演算増幅器を用いて構成した非反転増幅回路において、
信号源と前記演算増幅器との間に信号の高周波成分を強調して前記演算増幅器の出力端子に接続される負荷の内部遅延を補償するプリエンファシス回路を有することにより、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる。
【００３４】
前記非反転増幅回路において、
前記プリエンファシス回路は、前記信号源と前記演算増幅器の非反転入力端子の間を接続する第１の抵抗と、
前記演算増幅器の非反転入力端子を所定電位に接続するインダクタと第２の抵抗との直列回路とを有する構成とすることができる。
【００３５】
前記非反転増幅回路において、
前記プリエンファシス回路は、前記信号源と前記演算増幅器の非反転入力端子の間を接続する第３の抵抗とキャパシタとの並列回路と、
前記演算増幅器の非反転入力端子を所定電位に接続する第４の抵抗とを有する構成とすることができる。
【００３６】
本発明の一実施態様による非反転増幅回路は、
請求項２又は３記載の非反転増幅回路を用いた光スイッチ駆動回路であって、
前記負荷は、光半導体光増幅器であることにより、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる。
【発明の効果】
【００３７】
本発明によれば、負荷の内部遅延の影響を低減して負荷を高速に駆動することができる。
【発明を実施するための最良の形態】
【００３８】
以下、図面に基づいて本発明の実施形態について説明する。
【００３９】
<第１実施形態>
図１４は、本発明の光スイッチ駆動回路の第１実施形態の回路図を示す。この光スイッチ駆動回路はプリエンファシス型の駆動回路である。図１５は図１４に示す回路の立ち上がり動作速度を説明するための波形図を示し、図１６は図１４に示す回路の立ち下がり動作速度を説明するための波形図を示す。
【００４０】
図１４において、従来通り３００ｍＡ以上の出力電流容量を持ち、２ｎｓｅｃ程度のセットリングタイムを持つ高速演算増幅器４０を用いてＳＯＡゲート型光スイッチを駆動する回路を示している。演算増幅器４０は出力端子を反転入力端子に接続されてボルテージフォロア回路を構成している。
【００４１】
信号発生器（ＳＧ）４１の正極と演算増幅器４０の非反転入力端子との間に抵抗Ｒ１３が接続され、演算増幅器４０の非反転入力端子は直列接続された終端抵抗Ｒ１１とインダクタＬ１を介して接地され、信号発生器４１の負極は接地されている。なお、演算増幅器４０の非反転入力端子に抵抗Ｒ１１を接続するよう抵抗Ｒ１１とインダクタＬ１の接続を逆にしても良い。なお、抵抗Ｒ１１，Ｒ１３それぞれの抵抗値は例えば５０Ωであり、インダクタＬ１のインダクタンスは例えば８０ｎＨである。
【００４２】
演算増幅器４０の出力部に接続されたインダクタＬ２，Ｌ３とキャパシタＣ１とで構成される遅延等価回路４２はＳＯＡチップの内部遅延と等価の回路成分である。ダイオードＤ１で構成される回路はスイッチ等価回路４３である。
【００４３】
信号発生器４１から発生された矩形波は、抵抗Ｒ１３とＲ１１によって分圧されるが、その際にインダクタＬ１に伝送された矩形波の高周波成分は、インダクタＬ１によって発生する逆起電力によって高周波成分が強調された波形を生成させる。この信号を演算増幅器４０によって増幅し、遅延等価回路４２を通して負荷としてのスイッチ等価回路４３に伝達させる。この際に遅延等価回路４２によって入力段のプリエンファシス回路（抵抗Ｒ１１，Ｒ１３，インダクタＬ１）で強調された高周波成分が減衰し、元の意図した矩形波を伝送し、スイッチ等価回路４３を駆動することによって、高速な駆動が可能となる。
【００４４】
図１５に示す立ち上がり波形は、実線で示す演算増幅器４０の出力電圧波形に高速なオーバーシュート電圧を発生させることにより、この演算増幅器４０の出力電圧が時定数３ｎｓｅｃの遅延等価回路４２を通過する際に過渡的なオーバーシュート成分が平滑化され、結果的に図１５に破線で示す遅延等価回路４２を通過後の電圧波形が理想的な高速な立ち上がりエッジを得ることができる。そのため、図１５に一点鎖線で示すスイッチ等価回路４３の電流波形も同様に高速化がみられる。
【００４５】
また、図１６に示す立ち下がり波形は、実線で示す演算増幅器の出力電圧波形が１００〜１０％の立ち下がりエッジで高速になっており、しかもその後のリンギングの発生がない。これは演算増幅器４０の出力インピーダンスが低いため、ＳＯＡチップからの反射電流や逆電流を演算増幅器４０が吸収するためであり、このため十分な消光比を確保したＳＯＡ駆動が可能となる。
【００４６】
この実施形態は、演算増幅器４０の入力電圧を利用する構造であるため、負荷であるＳＯＡチップの影響をアイソレートすることができる、また立ち下がり時にはＳＯＡチップの寄生容量であるダイオードＤ１に蓄積した電荷の逆流電流は、演算増幅器４０の出力が低インピーダンスであるため演算増幅器４０に高速に吸い込むことができ、立ち下がりのリンギングを抑圧することができる。また、演算増幅器４０のフロントエンドデバイスである信号発生器４１の出力電流が微小で済むので低消費電力を実現することができる。
【００４７】
<第２実施形態>
図１７は、本発明の光スイッチ駆動回路の第２実施形態の回路図を示す。この光スイッチ駆動回路はプリエンファシス型の駆動回路である。図１８は図１７に示す回路の立ち上がり動作速度を説明するための波形図を示し、図１９は図１７に示す回路の立ち下がり動作速度を説明するための波形図を示す。
【００４８】
図１７において、従来通り３００ｍＡ以上の出力電流容量を持ち、２ｎｓｅｃ程度のセットリングタイムを持つ高速演算増幅器４０を用いてＳＯＡゲート型光スイッチを駆動する回路を示している。演算増幅器４０は出力端子を反転入力端子に接続されてボルテージフォロア回路を構成している。
【００４９】
信号発生器（ＳＧ）４１の正極と演算増幅器４０の非反転入力端子との間に抵抗Ｒ２３とキャパシタＣ１２が並列接続され、演算増幅器４０の非反転入力端子は終端抵抗Ｒ２１を介して接地され、信号発生器４１の負極は接地されている。なお、抵抗Ｒ２１，Ｒ２３それぞれの抵抗値は例えば５０Ωであり、キャパシタＣ１２のキャパシタンスは例えば３０ｐＦである。
【００５０】
演算増幅器４０の出力部に接続されたインダクタＬ２，Ｌ３とキャパシタＣ１とで構成される遅延等価回路４２はＳＯＡチップの内部遅延と等価の回路成分である。ダイオードＤ１で構成される回路はスイッチ等価回路４３である。
【００５１】
信号発生器４１から発生された矩形波は、抵抗Ｒ２３とＲ２１によって分圧され、波形の立ち上がりの際に矩形波の高周波成分はキャパシタＣ１２に伝送されるが、抵抗Ｒ２３とキャパシタＣ１２のインピーダンス特性によって低周波数成分は減衰され、高周波成分が強調された波形を生成させる。この信号を演算増幅器４０によって増幅し、遅延等価回路４２を通して負荷としてのスイッチ等価回路４３に伝達させる。この際に遅延等価回路４２によって入力段のプリエンファシス回路（抵抗Ｒ２１，Ｒ２３，キャパシタＣ１２）で強調された高周波成分が減衰し、元の意図した矩形波を伝送し、スイッチ等価回路４３を駆動することによって、高速な駆動が可能となる。
【００５２】
図１８に示す立ち上がり波形は、実線で示す演算増幅器４０の出力電圧波形に高速なオーバーシュート電圧を発生させることにより、この演算増幅器４０の出力電圧が時定数３ｎｓｅｃの遅延等価回路４２を通過する際に過渡的なオーバーシュート成分が平滑化され、結果的に図１８に破線で示す遅延等価回路４２を通過後の電圧波形が理想的な高速な立ち上がりエッジを得ることができる。そのため、図１８に一点鎖線で示すスイッチ等価回路４３の電流波形も同様に高速化がみられる。
【００５３】
また、図１９に示す立ち下がり波形は、図１９に実線で示す演算増幅器の出力電圧波形が１００〜１０％の立ち下がりエッジで高速になっており、しかもその後のリンギングの発生がない。これは演算増幅器４０の出力インピーダンスが低いため、ＳＯＡチップからの反射電流や逆電流を演算増幅器４０が吸収するためであり、このため十分な消光比を確保したＳＯＡ駆動が可能となる。
【００５４】
この実施形態は、演算増幅器４０の入力電圧を利用する構造であるため、負荷であるＳＯＡチップの影響をアイソレートすることができる、また立ち下がり時にはＳＯＡチップの寄生容量であるダイオードＤ１に蓄積した電荷の逆流電流は、演算増幅器４０の出力が低インピーダンスであるため演算増幅器４０に高速に吸い込むことができ、立ち下がりのリンギングは抑圧することができる。また、演算増幅器４０のフロントエンドデバイスである信号発生器４１の出力電流が微小で済むので低消費電力を実現することができる。
【図面の簡単な説明】
【００５５】
【図１】光パケットスイッチングネットワークの一例の構成図である。
【図２】コアノードの一例の構成図である。
【図３】ＳＯＡゲート型光スイッチを用いた分配型のマトリクス光スイッチの一例の構成図である。
【図４】ＳＯＡゲート型光スイッチの駆動構成図である。
【図５】ＳＯＡゲート型光スイッチの駆動電流と光増幅率の特性図である。
【図６】ＳＯＡゲート型光スイッチの駆動電圧と光増幅率の特性図である。
【図７】ＳＯＡゲート型光スイッチの駆動電圧とＳＯＡゲート型光スイッチ間消光比の特性図である。
【図８】従来のＳＯＡゲート型光スイッチ駆動回路の一例の回路図である。
【図９】図８に示す回路の立ち上がり動作速度を説明するための波形図である。
【図１０】図８に示す回路の立ち下がり動作速度を説明するための波形図である。
【図１１】従来のプリエンファシスを用いたＳＯＡゲート型光スイッチ駆動回路の一例の回路図である。
【図１２】図１１に示す回路の立ち上がり動作速度を説明するための波形図である。
【図１３】図１１に示す回路の立ち下がり動作速度を説明するための波形図である。
【図１４】本発明の光スイッチ駆動回路の第１実施形態の回路図である。
【図１５】図１４に示す回路の立ち上がり動作速度を説明するための波形図である。
【図１６】図１４に示す回路の立ち下がり動作速度を説明するための波形図である。
【図１７】本発明の光スイッチ駆動回路の第２実施形態の回路図である。
【図１８】図１７に示す回路の立ち上がり動作速度を説明するための波形図である。
【図１９】図１７に示す回路の立ち下がり動作速度を説明するための波形図である。
【符号の説明】
【００５６】
４０ 演算増幅器
４１ 信号発生器
４２ 遅延等価回路
４３ スイッチ等価回路
Ｃ１２ キャパシタ
Ｌ１〜Ｌ３ インダクタ
Ｒ１１，Ｒ１３，Ｒ２１，Ｒ２３ 抵抗
【特許請求の範囲】
【請求項１】
演算増幅器を用いて構成した非反転増幅回路において、
信号源と前記演算増幅器との間に信号の高周波成分を強調して前記演算増幅器の出力端子に接続される負荷の内部遅延を補償するプリエンファシス回路を
有することを特徴とする非反転増幅回路。
【請求項２】
請求項１記載の非反転増幅回路において、
前記プリエンファシス回路は、前記信号源と前記演算増幅器の非反転入力端子の間を接続する第１の抵抗と、
前記演算増幅器の非反転入力端子を所定電位に接続するインダクタと第２の抵抗との直列回路とを
有することを特徴とする非反転増幅回路。
【請求項３】
請求項１記載の非反転増幅回路において、
前記プリエンファシス回路は、前記信号源と前記演算増幅器の非反転入力端子の間を接続する第３の抵抗とキャパシタとの並列回路と、
前記演算増幅器の非反転入力端子を所定電位に接続する第４の抵抗とを
有することを特徴とする非反転増幅回路。
【請求項４】
請求項２又は３記載の非反転増幅回路を用いた光スイッチ駆動回路であって、
前記負荷は、光半導体光増幅器であることを特徴とする光スイッチ駆動回路。
【請求項１】
演算増幅器を用いて構成した非反転増幅回路において、
信号源と前記演算増幅器との間に信号の高周波成分を強調して前記演算増幅器の出力端子に接続される負荷の内部遅延を補償するプリエンファシス回路を
有することを特徴とする非反転増幅回路。
【請求項２】
請求項１記載の非反転増幅回路において、
前記プリエンファシス回路は、前記信号源と前記演算増幅器の非反転入力端子の間を接続する第１の抵抗と、
前記演算増幅器の非反転入力端子を所定電位に接続するインダクタと第２の抵抗との直列回路とを
有することを特徴とする非反転増幅回路。
【請求項３】
請求項１記載の非反転増幅回路において、
前記プリエンファシス回路は、前記信号源と前記演算増幅器の非反転入力端子の間を接続する第３の抵抗とキャパシタとの並列回路と、
前記演算増幅器の非反転入力端子を所定電位に接続する第４の抵抗とを
有することを特徴とする非反転増幅回路。
【請求項４】
請求項２又は３記載の非反転増幅回路を用いた光スイッチ駆動回路であって、
前記負荷は、光半導体光増幅器であることを特徴とする光スイッチ駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００９−５５５５０（Ｐ２００９−５５５５０Ａ）
【公開日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願番号】特願２００７−２２２７４１（Ｐ２００７−２２２７４１）
【出願日】平成１９年８月２９日（２００７．８．２９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１８年度、独立行政法人情報通信研究機構、「高機能フォトニックノード技術の研究開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年３月１２日（２００９．３．１２）
【国際特許分類】
【出願日】平成１９年８月２９日（２００７．８．２９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１８年度、独立行政法人情報通信研究機構、「高機能フォトニックノード技術の研究開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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