駆動回路、ラッチ回路及びそれを用いたアレイ基板及び画像表示装置
【課題】本発明は、クロックスキューによる誤動作を防ぐことができる駆動回路、直列接続された複数のラッチ回路及びそれを用いた画像表示装置を提供することを目的とする。
【解決手段】本発明の駆動回路は、インバータ回路21と、インバータ回路22と、インバータ回路23と、ラッチ回路31〜34とを備える。インバータ回路21は、基準クロック信号GCLKを反転させ第1反転クロック信号を生成する。インバータ回路22は、インバータ回路21で生成された第1反転クロック信号を反転させ第1クロック信号LCLKを生成する。インバータ回路23は、インバータ回路22で生成された第1クロック信号LCLKを反転させ第2反転クロック信号/LCLKを生成する。直列接続された複数のラッチ回は、第1クロック信号LCLK及び第2反転クロック信号/LCLKに同期してパルス信号を伝送する。
【解決手段】本発明の駆動回路は、インバータ回路21と、インバータ回路22と、インバータ回路23と、ラッチ回路31〜34とを備える。インバータ回路21は、基準クロック信号GCLKを反転させ第1反転クロック信号を生成する。インバータ回路22は、インバータ回路21で生成された第1反転クロック信号を反転させ第1クロック信号LCLKを生成する。インバータ回路23は、インバータ回路22で生成された第1クロック信号LCLKを反転させ第2反転クロック信号/LCLKを生成する。直列接続された複数のラッチ回は、第1クロック信号LCLK及び第2反転クロック信号/LCLKに同期してパルス信号を伝送する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、駆動回路、ラッチ回路及びそれを用いたアレイ基板及び画像表示装置に係る発明に関するものである。
【背景技術】
【0002】
従来の駆動回路を内蔵した薄膜トランジスタ液晶表示装置では、行列状に配置された画素(サブ画素)、各画素(サブ画素)に設けられたTFT(Thin Film Transistor)、さらに当該TFTを駆動するゲート線駆動回路及びソース線駆動回路も同じ基板上に形成されている。
【0003】
駆動回路を内蔵した薄膜トランジスタ液晶表示装置では、直列接続させた複数のラッチ回路を含むシフトレジスタがゲート線駆動回路及びソース線駆動回路に用いられている。そして、シフトレジスタを構成するラッチ回路には、従来、互いに位相が反転した相補のクロック信号が入力されている。しかし、相補のクロック信号にクロックスキューが生じると、シフトレジスタにデータ突き抜け等の誤動作が発生していた。
【0004】
次に、シフトレジスタに生じるデータ突き抜け誤動作について説明する。図25に、従来のゲート線駆動回路を示す。また、当該ゲート線駆動回路に入出力される信号波形を図26(a)(b)に示す。図26(a)は、クロックスキューが生じていない正常動作の場合、図26(b)はクロックスキューが生じている異常動作の場合である。図26(a)(b)では、スタート信号STY、ゲートクロック信号(CLKY,/CLKY)、ラッチ回路101〜104の出力Q1〜Q4、ゲート線GL1〜GL3への出力信号の波形がそれぞれ示されている。
【0005】
図26(b)では、クロックスキューにより、相補のゲートクロック信号(CLKY,/CLKY)がともに”H”レベルとなる期間T1が存在する。この期間T1において、スタート信号STYが”H”レベルの場合、図27に示す1段目のラッチ回路101における転送用インバータ111を構成するNチャネルトランジスタ(図示せず)と、第2段目のラッチ回路102における転送用インバータ113を構成するNチャネルトランジスタ(図示せず)とが、ともにON状態となる。そのため、スタート信号STYの”H”レベルが数段先のラッチ回路まで伝播するデータの突き抜け現象と呼ばれる誤動作が生じる。ここで、図26(b)に示す期間Tdは、ゲートクロック信号(CLKY,/CLKY)の切り換わり、または入力信号の切り換わりから出力Q1,Q2の切り換わりまでの信号伝播遅延時間を示す。
【0006】
クロックスキューによるデータ突き抜け現象について、図28を用いてさらに詳しく説明する。図28は、図27に示すラッチ回路101,102をさらに詳しく示した回路図である。図28に示す回路において、スタート信号STYが”H”レベルの時、CLKY信号が”L”から”H”に切り換わると、NチャネルトランジスタMN10,MN11がON状態となり、ノードAが”L”に引き下げられ、ノードBはCLKYの切り換わりからTd後に”H”に引き上げられる。
【0007】
この時、/CLKY信号は、図26(a)に示すように”H”から”L”へと、同時に切り換わらなければならないが、クロックスキューにより図26(b)に示すように期間T1(T1>Td)の間”H”ままの状態である。そのため、2段目のラッチ回路102のNチャネルトランジスタMN12,MN13は、当該期間の間ON状態のままとなるので、スタート信号STYの”H”レベルが次段のラッチ回路まで突き抜けることになる。こうして、図26(b)のQ1(図28のノードB)が”H”になってからTd後、Q2が”H”になる。さらに、ラッチ回路103の転送用インバータを構成するNチャネルトランジスタも、そのゲート信号がCLKYのためON状態となり、Q2が”H”になってからTd後、Q3が”H”になる。なお、図26(a)(b)では、Q1,Q2,Q3,Q4からGL1,GL2,GL3,GL4までの遅延時間は省略している。
【0008】
そこで、クロックスキューを低減するため、特許文献1では、バッファ出力したグローバルクロック信号を、ラッチ回路の各段毎に設けられた第1インバータと第2インバータとを介して正相・逆相の2つのクロック信号を生成することで、クロックスキューを低減していた。
【0009】
【特許文献1】特開2001−134247号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかし、特許文献1に記載のシフトレジスタの場合、グローバルクロック信号が接続されるゲート線の段数は数百段となり、インバータも数百段接続されることになる。そのため、特に特性が良くなく、ばらつきの大きい多結晶シリコン薄膜トランジスタをバッファやインバータ等に用いた場合、特性の悪い方にバラツキが生じると、グローバルクロック信号の波形が大きくなまることがある。
【0011】
従って、インバータを介して、波形のなまりの大きいグローバルクロック信号からクロック信号を生成しても、波形のなまりを十分に小さくすることができず、クロックスキューが軽減されない場合があった。これに対して、グローバルクロック信号の波形のなまりを小さくするために、グローバルクロック信号を生成する回路のバッファサイズを大きくすることが考えられる。しかし、この場合においても、逆にトランジスタ特性が良い方にばらつくと、回路の消費電力が非常に大きくなる。
【0012】
そこで、本発明は、クロックスキューによる誤動作を防ぐことができる駆動回路、ラッチ回路及びそれを用いたアレイ基板及び画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明に係る解決手段は、基準クロック信号を反転させ第1反転クロック信号を生成する第1インバータ回路と、第1インバータ回路で生成された第1反転クロック信号を反転させ第1クロック信号を生成する第2インバータ回路と、第2インバータ回路で生成された第1クロック信号を反転させ第2反転クロック信号を生成する第3インバータ回路と、第1クロック信号及び第2反転クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える。
【発明の効果】
【0014】
本発明に記載の駆動回路は、基準クロック信号を反転させ第1反転クロック信号を生成する第1インバータ回路と、第2インバータ回路と、第3インバータ回路と、ラッチ回路とを備えるので、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことができる効果がある。また、本発明に記載のラッチ回路、駆動回路で構成された駆動回路を有する画像表示装置も、クロックスキューによる誤動作を防ぐことができる効果がある。
【発明を実施するための最良の形態】
【0015】
(実施の形態1)
図1に、本実施の形態に係る駆動回路を内蔵した画像表示装置である薄膜トランジスタ液晶表示装置(以下、単に液晶表示装置ともいう)のブロック図を示す。図1に示す液晶表示装置では、行列状に画素(サブ画素)が配置された(図示せず)液晶表示部1、各画素を駆動するゲート線駆動回路2及びソース線駆動回路3が示されている。さらに液晶表示部1の回路図を図2に示す。図2に示す液晶表示部1では、個々の画素(サブ画素)を駆動するトランジスタ(TFT11)と、このTFT11のドレイン電極(画素電極)に接続された液晶セル12と、TFT11のドレイン電極に接続された蓄積容量13とから構成されている。
【0016】
さらに、図2に示す液晶表示部1は、TFT11のゲート電極が走査信号線であるゲート線GL(GL(m−1),GL(m)、GL(m+1),・・・)に接続され、TFT11のソース電極がデータ信号線であるソース線SL(SL(n−1),SL(n),SL(n+1),・・・)に接続されている。また、液晶セル12の対向電極及び蓄積容量13の他方の電極には、コモン電位VCOMが与えられる(図示せず)。なお、液晶表示部1の画素(サブ画素)は、カラーフィルタのRGBストライプと対応しており、3つのサブ画素(RGB)で1つの画素分の色表示を行っている。
【0017】
ゲート線駆動回路2は、ラッチ回路より構成される垂直シフトレジスタ14と、論理回路を含むゲート線駆動バッファ15とを備えている。また、各々のゲート線駆動バッファ15は、接続された各々のゲート線GLに対して走査信号が出力される。垂直シフトレジスタ14には、パネル外部よりゲートクロック信号CLKY及びスタート信号STYが入力される。
【0018】
次に、垂直シフトレジスタ14の回路図を図3に示す。図3に示す垂直シフトレジスタ14では、直列接続されているラッチ回路(1)〜(4)が4段示されている。パネル外部より入力されたゲートクロック信号CLKYは、パネル内の基準クロック信号であるグローバルゲートクロック信号GCLKY(図3ではGCLK)となり、各々のラッチ回路に対して分配される。1段目のラッチ回路31には、スタート信号STY(図3ではST)が入力される。なお、2段目のラッチ回路32の入力には1段目のラッチ回路31の出力Q1が、3段目のラッチ回路33の入力には2段目のラッチ回路32の出力Q2が、4段目のラッチ回路34に入力には3段目のラッチ回路33の出力Q3がそれぞれ入力されている。
【0019】
次に、ゲート線駆動バッファ15の回路図を図4に示す。ゲート線駆動バッファ15では、1段目のラッチ回路31の出力Q1と2段目のラッチ回路32の出力Q2とのAND演算(AND素子35)を行い、さらにパルス幅を制御するためのENAB信号とAND演算(AND素子36)を行った信号を第1のゲート線GL1に出力している。同様に、ゲート線駆動バッファ15では、2段目のラッチ回路32の出力Q2と3段目のラッチ回路33の出力Q3とのAND演算(AND素子37)を行い、さらにパルス幅を制御するためのENAB信号とAND演算(AND素子38)を行った信号を第2のゲート線GL2に出力している。また、ゲート線駆動バッファ15では、3段目のラッチ回路33の出力Q3と4段目のラッチ回路34の出力Q4とのAND演算(AND素子39)を行い、さらにパルス幅を制御するためのENAB信号とAND演算(AND素子40)を行った信号を第3のゲート線GL3に出力している。
【0020】
次に、1段目のラッチ回路31と2段目のラッチ回路32の回路図を図5に示す。図5では、ゲートクロック信号(LCLK,/LCLK)が供給される転送用インバータ16と、転送用インバータ16と直列接続される帰還用インバータ17と、帰還用インバータ17と並列接続されたインバータ18により1つのラッチ回路が構成されている。なお、帰還用インバータ17にもゲートクロック信号(LCLK,/LCLK)が供給されている。
【0021】
次に、本実施の形態に係る垂直シフトレジスタ14(図3)では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能である点について説明する。
【0022】
まず、グローバルクロック信号GCLKは、各々のラッチ回路と接続されたインバータ21に入力される。さらに、インバータ21の出力はインバータ22に入力され、インバータ22は、正相・逆相2つのクロック信号(LCLK,/LCLK)の一方のクロック信号を生成する(図3では、グローバルクロック信号GCLKと同相のクロック信号LCLKが生成される)。さらに、インバータ22の出力の一部はインバータ23に入力され、インバータ23は、正相・逆相2つのクロック信号(LCLK,/LCLK)の他方のクロック信号を生成する(図3では、グローバルクロック信号GCLKと逆相のクロック信号/LCLKが生成される)。
【0023】
本実施の形態に係るシフトレジスタでは、インバータ22で正相・逆相2つのクロック信号(LCLK,/LCLK)を生成する前に、グローバルクロック信号GCLKを、一旦インバータ21で受けている。そのため、本実施の形態では、たとえグローバルクロック信号GCLKの波形が非常になまっていても、インバータ21を介することで波形を整形することができる。従って、インバータ21からの出力は波形のなまりが小さくなり、インバータ22及びインバータ23で生成されるクロック信号(LCLK,/LCLK)の波形のなまりも小さくなる。つまり、インバータ21を設けることで、クロックスキューの小さいクロック信号(LCLK,/LCLK)を得ることができる。これは、インバータ21がクロック信号(LCLK,/LCLK)の波形を整形するように機能しているためである。
【0024】
なお、本実施の形態では、ラッチ回路1段に対して1組のインバータ21〜インバータ23を有しているが、本発明はこれに限られず、複数段のラッチ回路に対して1組のインバータ21〜インバータ23を設ける構成であっても同様の効果を得ることができる。
【0025】
次に、ソース線駆動回路3の構成を示すブロック図を図6に示す。図6に示すソース線駆動回路3は、水平シフトレジスタ4と、デジタルデータバスライン19と、第1ラッチ回路5と、第2ラッチ回路6と、D/A変換回路(DAC)7と、アナログアンプ(Amp.)8とにより構成されている。本例では、4ビットのデジタル階調データ(DATA)の場合を示す。当該デジタル階調データ(DATA)は、水平シフトレジスタ4からのシフトパルス信号(第1ラッチ信号LAT1_1,LAT1_2,・・・LAT1_m)により、第1ラッチ回路5にラッチされる。第1ラッチ回路5での一水平ライン分のデジタル階調データ(DATA)のラッチが終了するまでの時間は一ライン期間と呼ばれる。第2ラッチ回路6は各第1ラッチ回路5がそれぞれ異なるタイミングでラッチしたデータを同タイミングでラッチする。第2ラッチ回路6でのラッチ動作が終了した後、各第1ラッチ回路5は次の水平ラインのラッチ動作を順に行う。第1ラッチ回路5がラッチ動作を行っている最中に、その直前の水平ラインについて、D/A変換回路(DAC)7は第2ラッチ回路でラッチされたデジタル階調データ(DATA)をアナログ階調電圧に変換する。このアナログ階調電圧は、アナログアンプ8を経て、対応するソース信号線SLに供給される。上述した動作を繰り返すことにより、アレイ基板内の全画素表示領域に画像が表示される。
【0026】
水平シフトレジスタ4には、パネル外部よりソースクロック信号CLKX及びスタート信号STXが入力される。水平シフトレジスタ4は垂直シフトレジスタ14と同一の回路構成である(図3)。パネル外部より入力されたソースクロック信号CLKXは、パネル内のグローバルクロックGCLKX(図3ではGCLK)となり各々のラッチ回路に対して分配されている。1段目のラッチ回路31には、スタート信号STX(図3ではST)が入力される。なお、2段目のラッチ回路32の入力には1段目のラッチ回路31の出力Q1が、3段目のラッチ回路33の入力には2段目のラッチ回路32の出力Q2が、4段目のラッチ回路34に入力には3段目のラッチ回路33の出力Q3がそれぞれ入力されている。本実施の形態に係る水平シフトレジスタ4では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことができるのは垂直シフトレジスタ14の場合と同じである。
【0027】
(実施の形態2)
図7に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図7に示す液晶表示装置において、図1に示す液晶表示装置と異なる点は複数のレベル変換回路(L/S)41〜45を備えている点である。
【0028】
近年、機器の低消費電力化や低EMI(不要幅射対策)化のために、入出力の低電圧化が要求されるようになってきている。しかし、液晶表示装置においては、単結晶シリコントランジスタよりも動作電圧の高い多結晶シリコン薄膜トランジスタが用いられており、駆動回路の動作電圧を高くする必要がある。そこで、液晶表示装置では、駆動回路側にレベル変換回路(L/S)を搭載して、必要に応じてパネル内部に高い電圧を供給する構成とすることで、低電圧化を図っている。
【0029】
図8に、レベル変換回路(L/S)の回路図を示す。図8に示すレベル変換回路では、電源(VDD)にソースを接続したPチャネルMOSトランジスタMP3,MP4のゲートが、第2のCMOSインバータ(MP2,MN2)、第1のCMOSインバータ(MP1,MN1)の出力とそれぞれ接続されている。なお、第1のCMOSインバータ(MP1,MN1)には入力信号IN(図9,図10ではクロック信号CLKYが対応)が、第2のCMOSインバータ(MP2,MN2)には入力信号/IN(図9,図10ではクロック信号/CLKYが対応)がそれぞれ入力されている。ここで、図9及び図10は、図8に示すレベル変換回路を設けた場合のクロック信号の生成を説明するための図である。図9の場合は、レベル変換回路から2つのクロック信号が出力される構成で、図10の場合は、レベル変換回路から1つのクロック信号が出力され、それを2つに分ける構成である。
【0030】
そして、図8に示すレベル変換回路では、ノードM2からバッファ回路を経て出力信号OUTが出力される。入力信号IN及び、その反転信号/INは低電圧レベル信号であり、このレベル変換回路により”H”レベルを電源(VDD)に変換する。なお、本レベル変換回路(L/S)では、入力信号として両相信号(入力信号INと、その反転信号/IN)を用いる構成としたが、入力信号は単相信号(入力信号INのみ)で、レベル変換回路(L/S)内でインバータ回路により、その反転信号/INを生成する構成としても良い。
【0031】
図7を参照して、パネル外部よりクロック信号CLKYとその反転信号/CLKYが、レベル変換回路41の入力信号IN及びその反転信号/INが入力される入力端子にそれぞれ入力される。そして、レベル変換回路41の出力M2からバッファ回路を経て、グローバルクロック信号GCLKYが出力される。
【0032】
本実施の形態に係る垂直シフトレジスタ14は、図3に示す構成である。ゲートクロック用レベル変換回路の出力信号であるグローバルクロック信号GCLKYは各々のラッチ回路に対して分配されている。1段目のラッチ回路31には、スタート信号STYが入力される。なお、2段目のラッチ回路32の入力には1段目のラッチ回路31の出力Q1が、3段目のラッチ回路33の入力には2段目のラッチ回路32の出力Q2が、4段目のラッチ回路34に入力には3段目のラッチ回路33の出力Q3がそれぞれ入力されている。スタート信号STYも同様に、レベル変換回路42を経て、1段目のラッチ回路31に入力される。また、ENAB信号もレベル変換回路43を経て、ゲート線駆動バッファ15に入力される。
【0033】
次に、本実施の形態に係る垂直シフトレジスタ14(図3)では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能である点について説明する。
【0034】
まず、グローバルクロック信号GCLKは、各々のラッチ回路と接続されたインバータ21に入力される。さらに、インバータ21の出力はインバータ22に入力され、インバータ22は、正相・逆相2つのクロック信号(LCLK,/LCLK)の一方のクロック信号を生成する(図3では、グローバルクロック信号GCLKと同相のクロック信号LCLKが生成される)。さらに、インバータ22の出力の一部はインバータ23に入力され、インバータ23は、正相・逆相2つのクロック信号(LCLK,/LCLK)の他方のクロック信号を生成する(図3では、グローバルクロック信号GCLKと逆相のクロック信号/LCLKが生成される)。
【0035】
本実施の形態に係るシフトレジスタでは、インバータ22で正相・逆相2つのクロック信号(LCLK,/LCLK)を生成する前に、グローバルクロック信号GCLKを、一旦インバータ21で受けている。そのため、本実施の形態では、たとえグローバルクロック信号GCLKの波形が非常になまっていても、インバータ21を介することで波形を整形することができる。従って、インバータ21からの出力は波形のなまりが小さくなり、インバータ22及びインバータ23で生成されるクロック信号(LCLK,/LCLK)の波形のなまりも小さくなる。つまり、インバータ21を設けることで、クロックスキューの小さいクロック信号(LCLK,/LCLK)を得ることができる。これは、インバータ21がクロック信号(LCLK,/LCLK)の波形を整形するように機能しているためである。
【0036】
また、インバータ22は、クロックスキューの小さいクロック信号(LCLK,/LCLK)を生成するために、トランジスタサイズ(チャネル幅及びチャネル長)を十分に小さくすることはできない。しかし、本実施の形態では、インバータ21をインバータ22の前段に設けているので、インバータ21のトランジスタサイズをインバータ22のトランジスタサイズより小さくすることが可能になる。例えば、インバータ21のトランジスタサイズをプロセスで許容可能な最小寸法とすることができる。これにより、グローバルクロック信号GCLKの負荷を小さくすることが可能となり、グローバルクロック信号GCLKを供給する側のバッファサイズを小さく抑えることができる。また、バッファサイズを小さくすることができることから、回路全体の消費電力の増加も抑えられる。さらに、バッファサイズを小さくできることから、バッファ部のレイアウトも容易となる。
【0037】
なお、本実施の形態では、ラッチ回路1段に対して1組のインバータ21〜インバータ23を有しているが、本発明はこれに限られず、複数段のラッチ回路に対して1組のインバータ21〜インバータ23を設ける構成であっても同様の効果を得ることができる。
【0038】
次に、図7を参照して、パネル外部よりソースクロック信号CLKXとその反転信号/CLKXが、レベル変換回路44の入力信号IN及びその反転信号/INが入力される入力端子にそれぞれ入力される。そして、レベル変換回路44の出力M2からバッファ回路を経て、グローバルクロック信号GCLKXが出力される。本実施の形態に係る水平シフトレジスタ4は、図3(図3ではグローバルクロック信号GCLKXはGCLKである)に示す構成である。スタート信号STX(図3ではST)も同様に、レベル変換回路45を経て、1段目のラッチ回路31に入力される。同様に、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能となる。
【0039】
(実施の形態3)
図11に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図11に示す液晶表示装置において、図7に示す液晶表示装置と異なる点はゲートクロック信号CLKY及びソースクロック信号CLKXを入力するレベル変換回路41,44の出力後にタイミング遅延回路46,47を有している点である。
【0040】
図12に,本実施の形態に係るタイミング遅延回路の回路図を示す。図13に、本実施の形態に係るシフトレジスタの回路図を示す。図12に示す回路では、レベル変換回路の出力がタイミング遅延回路46の基準クロック信号BCLKとなる。
【0041】
さらに、図12に示す回路では、基準クロック信号BCLKをタイミング遅延手段である立ち上がり遅延回路51及び立ち下がり遅延回路52に供給する。立ち上がり遅延回路51は、基準クロック信号BCLKB、立ち下がり遅延回路52は、基準クロック信号BCLKAをそれぞれ出力する。なお、基準クロック信号BCLKAと基準クロック信号BCLKBとは、互いに位相の異なる2相の基準クロック信号である。
【0042】
また、基準クロック信号BCLKA,BCLKBは、それぞれ別系統のインバータ及びバッファに入力され、図5に示す相補の第1のクロック信号群(CLKA,/CLKA)及び第2のクロック信号群(CLKB,/CLKB)として出力される。
【0043】
本実施の形態に係るシフトレジスタでは、図13に示すように、第1のクロック信号群(CLKA,/CLKA)及び第2のクロック信号群(CLKB,/CLKB)が交互にラッチ回路31〜34の各段に入力される。このように駆動すると、図5に示すラッチ回路で構成される図13のシフトレジスタは、第1段目のラッチ回路31を構成する転送用インバータ16と第2段目のラッチ回路32を構成する転送用インバータ16等、隣り合う段のラッチ回路の転送用インバータ16が同時にON状態となることがなく、データ突き抜け現象の発生を抑えることが可能となる。なお、図14に示す波形では、クロック信号CLKAとクロック信号/CLKA間、及びクロック信号CLKBとクロック信号/CLKB間のクロックスキューは、第1のクロック信号群(CLKA,/CLKA)と第2のクロック信号群(CLKB,/CLKB)とのタイミング差に比べて十分に小さいため省略している。ここで、図14に示す期間Tdは、クロック信号(CLKY,/CLKY)の切り換わりから出力Q1の切り換わりまでの信号伝播遅延時間を示す。
【0044】
本実施の形態に係るシフトレジスタにおいてデータ突き抜け現象が生じない理由について、図15を用いて説明する。なお、図15は、図13で示したラッチ回路31〜34の内、1段目と2段目のラッチ回路31,32を取り出して図示して回路図である。まず、図15に示すラッチ回路31,32では、入力されるスタート信号STYが”H”レベルの時、クロック信号CLKAが”L”から”H”に切り換わると、NチャネルトランジスタMN14,MN15がON状態となり、ノードAが”L”に引き下げられ、逆にノードBは”H”に引き上げられる。
【0045】
この時、クロック信号CLKBは、クロック信号CLKAが切り換わる前に”H”から”L”に切り換わっており、NチャネルトランジスタMN17はOFF状態となっているため、データの突き抜け現象は発生しない。また、クロック信号CLKBが”L”から”H”に切り換わる時でも、図示しない次段のラッチ回路に供給されるクロック信号CLKAは既に切り換わっているため、同様にデータの突き抜け現象は生じない。
【0046】
なお、図16(a)(b)に、図12で示した立ち上がり遅延回路51及び立ち下がり遅延回路52の一例を示す。図16(a)に示す立ち上がり遅延回路51では、入力した基準クロック信号BCLKと、偶数段のインバータチェーン53を介した基準クロック信号BCLKとのAND演算(AND素子54)を行い、インバータ55を介して基準クロック信号BCLKBとして出力している。図16(b)に示す立ち下がり遅延回路では、入力した基準クロック信号BCLKと、偶数段のインバータチェーン56を介した基準クロック信号BCLKとのOR演算(OR素子57)を行い、インバータ58を介して基準クロック信号BCLKAとして出力している。
【0047】
但し、図12に示す各信号線名は、垂直シフトレジスタ14の場合、それぞれ次のようになる。BCLKはBCLKY、STはSTY、CLKA及び/CLKAはCLKYA及び/CLKYA、CLKB及び/CLKBはCLKYB及び/CLKYBとなる。
【0048】
また、ラッチ回路に供給される2相クロック(第1のクロック信号群(CLKA,/CLKA)及び第2のクロック信号群(CLKB,/CLKB))の生成方法は、図12で示した立ち上がり遅延回路51及び立ち下がり遅延回路52を用いる方法に限られず、同様のタイミングが生成可能な別の方法を用いて構わない。さらに、本実施の形態では、シフトレジスタについて説明したが、本実施の形態に係る内容を後述するタイミングコントローラに適用しても同様の効果が得られる。
【0049】
本発明に係るタイミング遅延回路、垂直シフトレジスタ14及び水平シフトレジスタ4を用いることで、データ突き抜け現象が生じない安定動作可能な画像表示装置が得られる。
【0050】
(実施の形態4)
図17に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図17に示す液晶表示装置において、図11に示す液晶表示装置と異なる点はタイミング遅延回路48,49の出力信号数が2本である点である(垂直シフトレジスタ14の場合、グローバルクロック信号GCLKYA,GCLKYB)。
【0051】
図18に、本実施の形態に係るタイミング遅延回路の回路図を示す。図19に、本実施の形態に係るシフトレジスタの回路図を示す。図18に示すパルス生成回路48は、パルス生成手段である立ち上がり遅延回路51及び立ち下がり遅延回路52、バッファから構成されている。レベル変換回路の出力が基準クロック信号BCLKとなり、当該基準クロック信号BCLKが、バッファを介して立ち上がり遅延回路51及び立ち下がり遅延回路52に入力される。
【0052】
そして、立ち上がり遅延回路51からは基準クロック信号BCLKB、立ち下がり遅延回路52からは基準クロック信号BCLKAがそれぞれ生成され、バッファを介してグローバルクロック信号GCLKB,GCLKAとして出力される。なお、基準クロック信号BCLKBと基準クロック信号BCLKA、グローバルクロック信号GCLKBとグローバルクロック信号GCLKAとは、互いに位相の異なる信号である。
【0053】
さらに、グローバルクロック信号GCLKAは、図19に示す1段目及び3段目のラッチ回路31,33に供給され、グローバルクロック信号GCLKBは、図19に示す2段目及び4段目のラッチ回路32,34に供給される。供給されたグローバルクロック信号GCLKAは、まず1段目及び3段目のラッチ回路31,33に接続されたインバータ60に入力され、その出力がインバータ61で反転されクロック信号/LCLKAとして出力される。インバータ61の出力の一部は、さらにインバータ62に入力され、反転されクロック信号LCLKAとして出力される。同様に、供給されたグローバルクロック信号GCLKBは、まず2段目及び4段目のラッチ回路32,34に接続されたインバータ63に入力され、その出力がインバータ64で反転されクロック信号LCLKBとして出力される。インバータ64の出力の一部は、さらにインバータ65に入力され、反転されクロック信号/LCLKBとして出力される。
【0054】
上述の方法で各々のラッチ回路に入力されるクロック信号(LCLKA,/LCLKA及びLCLKB,/LCLKB)を生成することで、相補のクロック信号間(LCLKAと/LCLKAとの間、LCLKBと/LCLKBとの間)のクロックスキューが小さくなり、より安定した動作が得られる。また、本実施の形態に係るシフトレジスタは、位相の異なる2相クロック信号を生成し、シフトレジスタを構成するラッチ回路へ1段おきに相の異なるクロック信号を入力する。このように構成することで、第1段目のラッチ回路を構成する転送用インバータと第2段目のラッチ回路を構成する転送用インバータ等、隣り合う段のラッチ回路の転送用インバータが同時にON状態となることがなく、データ突き抜け現象の発生を抑えることが可能となる。
【0055】
但し、図18に示す各信号線名は、垂直シフトレジスタ14の場合、それぞれ次のようになる。BCLKはBCLKY、STはSTY、CLKA及び/CLKAはCLKYA及び/CLKYA、CLKB及び/CLKBはCLKYB及び/CLKYBとなる。
【0056】
なお、本発明の最大の趣旨は、CLKA,/CLKAとCLKB,/CLKBの位相をずらすことであり、このため各段のラッチ回路に入力される相補のクロック信号の生成方法は、図19で示した方法に限られるものではなく、例えば、インバータ60,63を設けない回路構成を用いて生成する方法であっても構わない。また、図18で示した立ち上がり遅延回路51及び立ち下がり遅延回路52を用いる方法に限られず、同様のタイミングが生成可能な別の方法を用いても構わない。
【0057】
(実施の形態5)
図20に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図20に示す液晶表示装置において、図1,図7,図11,図17に示す液晶表示装置と異なる点はタイミングコントローラ10を内蔵する点である。
【0058】
図20に示すタイミングコントローラ10は、外部からレベル変換回路を介して入力されるマスタクロック信号MCLK、水平同期信号HSYNC、垂直同期信号VSYNCから、ゲート線駆動回路2の制御信号(CLKY,STY)及びソース線駆動回路のシフトレジスタ4の制御信号(CLKX,STX)、第2ラッチ回路6を制御する第2ラッチ信号、さらにD/A変換回路7、アナログアンプ8の各制御信号を生成する。図20に示すタイミングコントローラ10を内蔵する液晶表示装置では、一般に入力信号であるマスタクロック信号MCLK、水平同期信号HSYNC、垂直同期信号VSYNCは低電圧であり、レベル変換回路(L/S)により電圧レベルが変換された後、タイミングコントローラ10に入力される。また、図20に示す液晶表示装置では、マスタクロック信号MCLK、水平同期信号HSYNC、垂直同期信号VSYNCは単相入力である。図20におけるゲートクロック信号CLKY、垂直シフトレジスタ14、ソースクロック信号CLKX、水平シフトレジスタ4は、図3、図12、図18のいずれかの方法が適用される。
【0059】
図21に、本実施の形態に係るタイミングコントローラの回路図を示す。図21に示すタイミングコントローラは、直列接続された2つのラッチ回路71〜74が4段設けられている。つまり、ラッチ回路71aとラッチ回路71bが直列接続され1段目を構成し、ラッチ回路72aとラッチ回路72bが直列接続され2段目を構成し、ラッチ回路73aとラッチ回路73bが直列接続され3段目を構成し、ラッチ回路74aとラッチ回路74bが直列接続され4段目を構成している。なお、図21に示すラッチ回路71a〜74bは、図5で示したものと同じ回路構成をそれぞれ有しており、クロック信号に同期してパルス信号を伝送する。
【0060】
図22に、マスタクロック信号MCLKから、グローバルハーフクロック信号GHCLKを生成する回路図を示す。図22では、マスタクロック信号MCLKの電圧レベルを変換するレベル変換回路78と、レベル変換後の信号を分周する分周回路79と、分周後の信号をグローバルハーフクロック信号GHCLKとして出力するバッファとを備えている。この分周回路とバッファ回路はタイミングコントローラ10に含まれる。
【0061】
次に、図22で生成されたグローバルハーフクロック信号GHCLKは、タイミングコントローラ10内の各ラッチ回路に分配され、タイミングコントローラ10の各種タイミング制御を行う。なお、図21に示す各段のラッチ回路71〜74には、それぞれ信号1〜信号4が入力されている。この信号1〜信号4は、タイミングコントローラ10で生成される信号で、水平シフトレジスタ4、第2ラッチ回路6、D/A変換回路7、アナログアンプ8及びゲート線駆動回路2を制御するために使用される信号であり、例えば、HSYNC信号をレベル変換回路により電圧レベルを変換し、バッファ回路を経て出力された信号である。
【0062】
図22では、グローバルハーフクロック信号GHCLKが、まず各ラッチ回路に接続されたインバータ75に入力される。さらに、インバータ75の出力はインバータ76に入力され、インバータ76はグローバルハーフクロック信号GHCLKと同相のクロック信号LHCLKが生成される。さらに、インバータ76の出力はインバータ77に入力され、インバータ77はグローバルハーフクロック信号GHCLKと逆相のクロック信号/LHCLKが生成される。
【0063】
本実施の形態に係るタイミングコントローラは、実施の形態2と同様、インバータ76,77でクロック信号(LHCLK,/LHCLK)を生成する前に、グローバルハーフクロック信号GHCLKを、一旦インバータ75で受けている。そのため、本実施の形態に係るタイミングコントローラでは、たとえグローバルハーフクロック信号GHCLKの波形が非常になまっていても、インバータ75を介すことで波形を整形できる。よって、インバータ75からの出力は波形のなまりが小さくなるので、インバータ76及びインバータ77で生成されるクロック信号(LHCLK,/LHCLK)は波形のなまりも小さくなる。つまり、インバータ75を設けることで、クロックスキューの小さいクロック信号(LHCLK,/LHCLK)を得ることができる。
【0064】
なお、本実施の形態に係るタイミングコントローラのクロック信号生成回路は、実施の形態2で説明を行ったが、実施の形態3、実施の形態4であっても良い。
【0065】
(実施の形態6)
図23に、本実施の形態に係るラッチ回路の回路図を示す。本実施の形態では、実施の形態1や実施の形態2で示したラッチ回路の帰還用インバータ17を構成するトランジスタサイズ(チャネル幅(W)及びチャネル長(L))を、転送用インバータ16を構成するトランジスタサイズと同等かそれ以上にする。図23に示す例では、転送用インバータ16のトランジスタサイズはPチャネルトランジスタがW/L=10μm/5μm、NチャネルトランジスタがW/L=5μm/5μmであるのに対し、帰還用インバータ17のトランジスタサイズはPチャネルトランジスタがW/L=20μm/5μm、NチャネルトランジスタがW/L=10μm/5μmとしている。
【0066】
一般的なラッチ回路では、転送用インバータ16のサイズに比べ、帰還用インバータ17のサイズを小さくしている。しかし、このようなサイズでラッチ回路を構成すると、クロック信号(CLK,/CLK)の波形がなまっている場合に、入力される信号の誤ラッチが発生する。図24に示すラッチ回路の回路図を用いて、データの誤ラッチの発生について説明する。
【0067】
まず、図24に示すラッチ回路は、入力信号INが”L”レベル、ノードBが”L”レベルの時、/CLK信号が”L”から”H”に切り換わるとPチャネルトランジスタMP20がOFF状態となる。一方、CLK信号が”H”から”L”に切り換わるとPチャネルトランジスタMP22,MP23がON状態となりラッチが動作する。その後、入力信号INが”H”レベルに切り換わってもノードBは”L”をラッチした状態となる。
【0068】
ところが、このクロック信号(CLK,/CLK)の波形がなまっていると、CLK信号が”H”から”L”に切り換わる遷移時間が長くなる。そのため、CLK信号の電圧レベルが電源(VDD)とGNDとの中間程度の時に、入力信号INが”H”レベルに切り換わると、NチャネルトランジスタMN20,MN21がPチャネルトランジスタMP22,MP23と同時にON状態となる。転送用インバータのトランジスタ(MP20,MP21,MN20,MN21)サイズが、帰還用インバータのトランジスタ(MP22,MP23,MN22,MN23)サイズより大きいと、ノードAはNチャネルトランジスタMN20,MN21により”L”へ引き下げられ、ノードBは誤って”H”にラッチした状態となる。特に、MOSトランジスタとして多結晶シリコン薄膜トランジスタを用いた場合、その閾値電圧等のトランジスタ特性は単結晶シリコントランジスタに比べて非常に大きく、且つ、そのバラツキも非常に大きくなる。また、配線間の寄生容量も大きいため、信号線を十分高速に駆動できずに波形が鈍っていた。
【0069】
図23に示す例では、帰還用インバータ17のトランジスタサイズを、転送用インバータ16のトランジスタサイズより大きくしている。本実施の形態に係るラッチ回路を上述のように構成することで、クロック信号の波形のなまりによって転送用インバータ16と帰還用インバータ17とが同時にON状態となり、信号衝突が起こったとしても帰還用インバータ17のトランジスタサイズが転送用インバータ16のトランジスタサイズに比べ大きいため、ラッチされた信号レベルが変化することはない。従って、本実施の形態に係るラッチ回路は、上述のように構成することで入力信号の誤ラッチを防ぐことが可能になる。本実施の形態に係るラッチ回路を垂直シフトレジスタ14、水平シフトレジスタ4、タイミングコントローラ10に用いることで、誤ラッチのない安定した動作を行う画像表示装置が得られる。
【0070】
なお、上述した駆動回路は、ラッチ回路としてクロックドインバータを用いた場合について説明したが、本発明はこれに限られずトランスミッションゲートを用いた場合でも同様の効果を得られることができる。
【0071】
また、本発明に係る駆動回路(シフトレジスタやタイミングコントローラなど)は、上述の説明では主として液晶表示装置の駆動回路に用いられると説明したが、これに限られず液晶以外の画像表示装置や、他の装置の駆動回路にも用いることができる。さらに、本発明に係るシフトレジスタやタイミングコントローラなどの駆動回路で構成されるソース線駆動回路及びゲート線駆動回路、画像表示装置を構成する画素に含まれる能動素子は多結晶シリコン薄膜トランジスタである。
【0072】
なお、アレイ基板には、マトリクス状に配置された複数の画素及び各画素を制御する薄膜トランジスタ等が形成される以外に、ソース線駆動回路やゲート線駆動回路、タイミングコントローラが形成される。これら、アレイ基板上に形成されるソース線駆動回路やゲート線駆動回路、タイミングコントローラは、本発明に係るラッチ回路や駆動回路が適用されることになる。但し、アレイ基板上に形成される回路の組合せは、ソース線駆動回路のみ、ゲート線駆動回路のみ、ソース線駆動回路及びゲート線駆動回路、ソース線駆動回路及びゲート線駆動回路、タイミングコントローラ等様々考えられる。
【図面の簡単な説明】
【0073】
【図1】本発明の実施の形態1に係る液晶表示装置のブロック図である。
【図2】本発明の実施の形態1に係る液晶表示部の回路図である。
【図3】本発明の実施の形態1に係るシフトレジスタの回路図である。
【図4】本発明の実施の形態1に係るゲート線駆動回路を構成するバッファの回路図である。
【図5】本発明の実施の形態1に係るラッチ回路の回路図である。
【図6】本発明の実施の形態1に係るソース線駆動回路のブロック図である。
【図7】本発明の実施の形態2に係る液晶表示装置のブロック図である。
【図8】本発明の実施の形態2に係るレベル変換回路の回路図である。
【図9】本発明の実施の形態2に係るクロック信号の生成を説明するための図である。
【図10】本発明の実施の形態2に係るクロック信号の生成を説明するための図である。
【図11】本発明の実施の形態3に係る液晶表示装置のブロック図である。
【図12】本発明の実施の形態3に係るパルス生成回路の回路図である。
【図13】本発明の実施の形態3に係るシフトレジスタの回路図である。
【図14】本発明の実施の形態3に係るシフトレジスタの波形を示す図である。
【図15】本発明の実施の形態3に係るラッチ回路の回路図である。
【図16】本発明の実施の形態3に係る立ち上がり遅延回路及び立ち下がり遅延回路の回路図である。
【図17】本発明の実施の形態4に係る液晶表示装置のブロック図である。
【図18】本発明の実施の形態4に係るパルス生成回路の回路図である。
【図19】本発明の実施の形態4に係るシフトレジスタの回路図である。
【図20】本発明の実施の形態5に係る液晶表示装置のブロック図である。
【図21】本発明の実施の形態5に係るレベル変換回路及び分周回路のブロック図である。
【図22】本発明の実施の形態5に係るタイミングコントローラの回路図である。
【図23】本発明の実施の形態6に係るラッチ回路の回路図である。
【図24】本発明の実施の形態6に係るラッチ回路の回路図である。
【図25】本発明の前提となるシフトレジスタの回路図である。
【図26】本発明の前提となるシフトレジスタを説明するための波形を示す図である。
【図27】本発明の前提となるラッチ回路の回路図である。
【図28】本発明の前提となるラッチ回路の回路図である。
【符号の説明】
【0074】
1 液晶表示部、2 ゲート線駆動回路、3 ソース線駆動回路、4 水平シフトレジスタ、5 第1ラッチ回路、6 第2ラッチ回路、7 D/A変換回路、8 アナログアンプ、10 タイミングコントローラ、11 TFT、12 液晶セル、13 蓄積容量、14 垂直シフトレジスタ、15 ゲート線駆動バッファ、16,111,113 転送用インバータ、17,112,114 帰還用インバータ、18,21,22,23,55,58,60,61,62,63,64,65,75,76,77 インバータ、19 デジタルデータバスライン、31,32,33,34,71,72,73,74,101,102,103,104 ラッチ回路、35,36,37,38,39,40,54 AND素子、41,42,43,44,45 レベル変換回路、46,47,48,49 タイミング遅延回路、78 パルス生成回路、51 立ち上がり遅延回路、52 立ち下がり遅延回路、53,56 偶数段インバータチェーン、57 OR素子、79 分周回路。
【技術分野】
【0001】
本発明は、駆動回路、ラッチ回路及びそれを用いたアレイ基板及び画像表示装置に係る発明に関するものである。
【背景技術】
【0002】
従来の駆動回路を内蔵した薄膜トランジスタ液晶表示装置では、行列状に配置された画素(サブ画素)、各画素(サブ画素)に設けられたTFT(Thin Film Transistor)、さらに当該TFTを駆動するゲート線駆動回路及びソース線駆動回路も同じ基板上に形成されている。
【0003】
駆動回路を内蔵した薄膜トランジスタ液晶表示装置では、直列接続させた複数のラッチ回路を含むシフトレジスタがゲート線駆動回路及びソース線駆動回路に用いられている。そして、シフトレジスタを構成するラッチ回路には、従来、互いに位相が反転した相補のクロック信号が入力されている。しかし、相補のクロック信号にクロックスキューが生じると、シフトレジスタにデータ突き抜け等の誤動作が発生していた。
【0004】
次に、シフトレジスタに生じるデータ突き抜け誤動作について説明する。図25に、従来のゲート線駆動回路を示す。また、当該ゲート線駆動回路に入出力される信号波形を図26(a)(b)に示す。図26(a)は、クロックスキューが生じていない正常動作の場合、図26(b)はクロックスキューが生じている異常動作の場合である。図26(a)(b)では、スタート信号STY、ゲートクロック信号(CLKY,/CLKY)、ラッチ回路101〜104の出力Q1〜Q4、ゲート線GL1〜GL3への出力信号の波形がそれぞれ示されている。
【0005】
図26(b)では、クロックスキューにより、相補のゲートクロック信号(CLKY,/CLKY)がともに”H”レベルとなる期間T1が存在する。この期間T1において、スタート信号STYが”H”レベルの場合、図27に示す1段目のラッチ回路101における転送用インバータ111を構成するNチャネルトランジスタ(図示せず)と、第2段目のラッチ回路102における転送用インバータ113を構成するNチャネルトランジスタ(図示せず)とが、ともにON状態となる。そのため、スタート信号STYの”H”レベルが数段先のラッチ回路まで伝播するデータの突き抜け現象と呼ばれる誤動作が生じる。ここで、図26(b)に示す期間Tdは、ゲートクロック信号(CLKY,/CLKY)の切り換わり、または入力信号の切り換わりから出力Q1,Q2の切り換わりまでの信号伝播遅延時間を示す。
【0006】
クロックスキューによるデータ突き抜け現象について、図28を用いてさらに詳しく説明する。図28は、図27に示すラッチ回路101,102をさらに詳しく示した回路図である。図28に示す回路において、スタート信号STYが”H”レベルの時、CLKY信号が”L”から”H”に切り換わると、NチャネルトランジスタMN10,MN11がON状態となり、ノードAが”L”に引き下げられ、ノードBはCLKYの切り換わりからTd後に”H”に引き上げられる。
【0007】
この時、/CLKY信号は、図26(a)に示すように”H”から”L”へと、同時に切り換わらなければならないが、クロックスキューにより図26(b)に示すように期間T1(T1>Td)の間”H”ままの状態である。そのため、2段目のラッチ回路102のNチャネルトランジスタMN12,MN13は、当該期間の間ON状態のままとなるので、スタート信号STYの”H”レベルが次段のラッチ回路まで突き抜けることになる。こうして、図26(b)のQ1(図28のノードB)が”H”になってからTd後、Q2が”H”になる。さらに、ラッチ回路103の転送用インバータを構成するNチャネルトランジスタも、そのゲート信号がCLKYのためON状態となり、Q2が”H”になってからTd後、Q3が”H”になる。なお、図26(a)(b)では、Q1,Q2,Q3,Q4からGL1,GL2,GL3,GL4までの遅延時間は省略している。
【0008】
そこで、クロックスキューを低減するため、特許文献1では、バッファ出力したグローバルクロック信号を、ラッチ回路の各段毎に設けられた第1インバータと第2インバータとを介して正相・逆相の2つのクロック信号を生成することで、クロックスキューを低減していた。
【0009】
【特許文献1】特開2001−134247号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
しかし、特許文献1に記載のシフトレジスタの場合、グローバルクロック信号が接続されるゲート線の段数は数百段となり、インバータも数百段接続されることになる。そのため、特に特性が良くなく、ばらつきの大きい多結晶シリコン薄膜トランジスタをバッファやインバータ等に用いた場合、特性の悪い方にバラツキが生じると、グローバルクロック信号の波形が大きくなまることがある。
【0011】
従って、インバータを介して、波形のなまりの大きいグローバルクロック信号からクロック信号を生成しても、波形のなまりを十分に小さくすることができず、クロックスキューが軽減されない場合があった。これに対して、グローバルクロック信号の波形のなまりを小さくするために、グローバルクロック信号を生成する回路のバッファサイズを大きくすることが考えられる。しかし、この場合においても、逆にトランジスタ特性が良い方にばらつくと、回路の消費電力が非常に大きくなる。
【0012】
そこで、本発明は、クロックスキューによる誤動作を防ぐことができる駆動回路、ラッチ回路及びそれを用いたアレイ基板及び画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【0013】
本発明に係る解決手段は、基準クロック信号を反転させ第1反転クロック信号を生成する第1インバータ回路と、第1インバータ回路で生成された第1反転クロック信号を反転させ第1クロック信号を生成する第2インバータ回路と、第2インバータ回路で生成された第1クロック信号を反転させ第2反転クロック信号を生成する第3インバータ回路と、第1クロック信号及び第2反転クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える。
【発明の効果】
【0014】
本発明に記載の駆動回路は、基準クロック信号を反転させ第1反転クロック信号を生成する第1インバータ回路と、第2インバータ回路と、第3インバータ回路と、ラッチ回路とを備えるので、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことができる効果がある。また、本発明に記載のラッチ回路、駆動回路で構成された駆動回路を有する画像表示装置も、クロックスキューによる誤動作を防ぐことができる効果がある。
【発明を実施するための最良の形態】
【0015】
(実施の形態1)
図1に、本実施の形態に係る駆動回路を内蔵した画像表示装置である薄膜トランジスタ液晶表示装置(以下、単に液晶表示装置ともいう)のブロック図を示す。図1に示す液晶表示装置では、行列状に画素(サブ画素)が配置された(図示せず)液晶表示部1、各画素を駆動するゲート線駆動回路2及びソース線駆動回路3が示されている。さらに液晶表示部1の回路図を図2に示す。図2に示す液晶表示部1では、個々の画素(サブ画素)を駆動するトランジスタ(TFT11)と、このTFT11のドレイン電極(画素電極)に接続された液晶セル12と、TFT11のドレイン電極に接続された蓄積容量13とから構成されている。
【0016】
さらに、図2に示す液晶表示部1は、TFT11のゲート電極が走査信号線であるゲート線GL(GL(m−1),GL(m)、GL(m+1),・・・)に接続され、TFT11のソース電極がデータ信号線であるソース線SL(SL(n−1),SL(n),SL(n+1),・・・)に接続されている。また、液晶セル12の対向電極及び蓄積容量13の他方の電極には、コモン電位VCOMが与えられる(図示せず)。なお、液晶表示部1の画素(サブ画素)は、カラーフィルタのRGBストライプと対応しており、3つのサブ画素(RGB)で1つの画素分の色表示を行っている。
【0017】
ゲート線駆動回路2は、ラッチ回路より構成される垂直シフトレジスタ14と、論理回路を含むゲート線駆動バッファ15とを備えている。また、各々のゲート線駆動バッファ15は、接続された各々のゲート線GLに対して走査信号が出力される。垂直シフトレジスタ14には、パネル外部よりゲートクロック信号CLKY及びスタート信号STYが入力される。
【0018】
次に、垂直シフトレジスタ14の回路図を図3に示す。図3に示す垂直シフトレジスタ14では、直列接続されているラッチ回路(1)〜(4)が4段示されている。パネル外部より入力されたゲートクロック信号CLKYは、パネル内の基準クロック信号であるグローバルゲートクロック信号GCLKY(図3ではGCLK)となり、各々のラッチ回路に対して分配される。1段目のラッチ回路31には、スタート信号STY(図3ではST)が入力される。なお、2段目のラッチ回路32の入力には1段目のラッチ回路31の出力Q1が、3段目のラッチ回路33の入力には2段目のラッチ回路32の出力Q2が、4段目のラッチ回路34に入力には3段目のラッチ回路33の出力Q3がそれぞれ入力されている。
【0019】
次に、ゲート線駆動バッファ15の回路図を図4に示す。ゲート線駆動バッファ15では、1段目のラッチ回路31の出力Q1と2段目のラッチ回路32の出力Q2とのAND演算(AND素子35)を行い、さらにパルス幅を制御するためのENAB信号とAND演算(AND素子36)を行った信号を第1のゲート線GL1に出力している。同様に、ゲート線駆動バッファ15では、2段目のラッチ回路32の出力Q2と3段目のラッチ回路33の出力Q3とのAND演算(AND素子37)を行い、さらにパルス幅を制御するためのENAB信号とAND演算(AND素子38)を行った信号を第2のゲート線GL2に出力している。また、ゲート線駆動バッファ15では、3段目のラッチ回路33の出力Q3と4段目のラッチ回路34の出力Q4とのAND演算(AND素子39)を行い、さらにパルス幅を制御するためのENAB信号とAND演算(AND素子40)を行った信号を第3のゲート線GL3に出力している。
【0020】
次に、1段目のラッチ回路31と2段目のラッチ回路32の回路図を図5に示す。図5では、ゲートクロック信号(LCLK,/LCLK)が供給される転送用インバータ16と、転送用インバータ16と直列接続される帰還用インバータ17と、帰還用インバータ17と並列接続されたインバータ18により1つのラッチ回路が構成されている。なお、帰還用インバータ17にもゲートクロック信号(LCLK,/LCLK)が供給されている。
【0021】
次に、本実施の形態に係る垂直シフトレジスタ14(図3)では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能である点について説明する。
【0022】
まず、グローバルクロック信号GCLKは、各々のラッチ回路と接続されたインバータ21に入力される。さらに、インバータ21の出力はインバータ22に入力され、インバータ22は、正相・逆相2つのクロック信号(LCLK,/LCLK)の一方のクロック信号を生成する(図3では、グローバルクロック信号GCLKと同相のクロック信号LCLKが生成される)。さらに、インバータ22の出力の一部はインバータ23に入力され、インバータ23は、正相・逆相2つのクロック信号(LCLK,/LCLK)の他方のクロック信号を生成する(図3では、グローバルクロック信号GCLKと逆相のクロック信号/LCLKが生成される)。
【0023】
本実施の形態に係るシフトレジスタでは、インバータ22で正相・逆相2つのクロック信号(LCLK,/LCLK)を生成する前に、グローバルクロック信号GCLKを、一旦インバータ21で受けている。そのため、本実施の形態では、たとえグローバルクロック信号GCLKの波形が非常になまっていても、インバータ21を介することで波形を整形することができる。従って、インバータ21からの出力は波形のなまりが小さくなり、インバータ22及びインバータ23で生成されるクロック信号(LCLK,/LCLK)の波形のなまりも小さくなる。つまり、インバータ21を設けることで、クロックスキューの小さいクロック信号(LCLK,/LCLK)を得ることができる。これは、インバータ21がクロック信号(LCLK,/LCLK)の波形を整形するように機能しているためである。
【0024】
なお、本実施の形態では、ラッチ回路1段に対して1組のインバータ21〜インバータ23を有しているが、本発明はこれに限られず、複数段のラッチ回路に対して1組のインバータ21〜インバータ23を設ける構成であっても同様の効果を得ることができる。
【0025】
次に、ソース線駆動回路3の構成を示すブロック図を図6に示す。図6に示すソース線駆動回路3は、水平シフトレジスタ4と、デジタルデータバスライン19と、第1ラッチ回路5と、第2ラッチ回路6と、D/A変換回路(DAC)7と、アナログアンプ(Amp.)8とにより構成されている。本例では、4ビットのデジタル階調データ(DATA)の場合を示す。当該デジタル階調データ(DATA)は、水平シフトレジスタ4からのシフトパルス信号(第1ラッチ信号LAT1_1,LAT1_2,・・・LAT1_m)により、第1ラッチ回路5にラッチされる。第1ラッチ回路5での一水平ライン分のデジタル階調データ(DATA)のラッチが終了するまでの時間は一ライン期間と呼ばれる。第2ラッチ回路6は各第1ラッチ回路5がそれぞれ異なるタイミングでラッチしたデータを同タイミングでラッチする。第2ラッチ回路6でのラッチ動作が終了した後、各第1ラッチ回路5は次の水平ラインのラッチ動作を順に行う。第1ラッチ回路5がラッチ動作を行っている最中に、その直前の水平ラインについて、D/A変換回路(DAC)7は第2ラッチ回路でラッチされたデジタル階調データ(DATA)をアナログ階調電圧に変換する。このアナログ階調電圧は、アナログアンプ8を経て、対応するソース信号線SLに供給される。上述した動作を繰り返すことにより、アレイ基板内の全画素表示領域に画像が表示される。
【0026】
水平シフトレジスタ4には、パネル外部よりソースクロック信号CLKX及びスタート信号STXが入力される。水平シフトレジスタ4は垂直シフトレジスタ14と同一の回路構成である(図3)。パネル外部より入力されたソースクロック信号CLKXは、パネル内のグローバルクロックGCLKX(図3ではGCLK)となり各々のラッチ回路に対して分配されている。1段目のラッチ回路31には、スタート信号STX(図3ではST)が入力される。なお、2段目のラッチ回路32の入力には1段目のラッチ回路31の出力Q1が、3段目のラッチ回路33の入力には2段目のラッチ回路32の出力Q2が、4段目のラッチ回路34に入力には3段目のラッチ回路33の出力Q3がそれぞれ入力されている。本実施の形態に係る水平シフトレジスタ4では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことができるのは垂直シフトレジスタ14の場合と同じである。
【0027】
(実施の形態2)
図7に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図7に示す液晶表示装置において、図1に示す液晶表示装置と異なる点は複数のレベル変換回路(L/S)41〜45を備えている点である。
【0028】
近年、機器の低消費電力化や低EMI(不要幅射対策)化のために、入出力の低電圧化が要求されるようになってきている。しかし、液晶表示装置においては、単結晶シリコントランジスタよりも動作電圧の高い多結晶シリコン薄膜トランジスタが用いられており、駆動回路の動作電圧を高くする必要がある。そこで、液晶表示装置では、駆動回路側にレベル変換回路(L/S)を搭載して、必要に応じてパネル内部に高い電圧を供給する構成とすることで、低電圧化を図っている。
【0029】
図8に、レベル変換回路(L/S)の回路図を示す。図8に示すレベル変換回路では、電源(VDD)にソースを接続したPチャネルMOSトランジスタMP3,MP4のゲートが、第2のCMOSインバータ(MP2,MN2)、第1のCMOSインバータ(MP1,MN1)の出力とそれぞれ接続されている。なお、第1のCMOSインバータ(MP1,MN1)には入力信号IN(図9,図10ではクロック信号CLKYが対応)が、第2のCMOSインバータ(MP2,MN2)には入力信号/IN(図9,図10ではクロック信号/CLKYが対応)がそれぞれ入力されている。ここで、図9及び図10は、図8に示すレベル変換回路を設けた場合のクロック信号の生成を説明するための図である。図9の場合は、レベル変換回路から2つのクロック信号が出力される構成で、図10の場合は、レベル変換回路から1つのクロック信号が出力され、それを2つに分ける構成である。
【0030】
そして、図8に示すレベル変換回路では、ノードM2からバッファ回路を経て出力信号OUTが出力される。入力信号IN及び、その反転信号/INは低電圧レベル信号であり、このレベル変換回路により”H”レベルを電源(VDD)に変換する。なお、本レベル変換回路(L/S)では、入力信号として両相信号(入力信号INと、その反転信号/IN)を用いる構成としたが、入力信号は単相信号(入力信号INのみ)で、レベル変換回路(L/S)内でインバータ回路により、その反転信号/INを生成する構成としても良い。
【0031】
図7を参照して、パネル外部よりクロック信号CLKYとその反転信号/CLKYが、レベル変換回路41の入力信号IN及びその反転信号/INが入力される入力端子にそれぞれ入力される。そして、レベル変換回路41の出力M2からバッファ回路を経て、グローバルクロック信号GCLKYが出力される。
【0032】
本実施の形態に係る垂直シフトレジスタ14は、図3に示す構成である。ゲートクロック用レベル変換回路の出力信号であるグローバルクロック信号GCLKYは各々のラッチ回路に対して分配されている。1段目のラッチ回路31には、スタート信号STYが入力される。なお、2段目のラッチ回路32の入力には1段目のラッチ回路31の出力Q1が、3段目のラッチ回路33の入力には2段目のラッチ回路32の出力Q2が、4段目のラッチ回路34に入力には3段目のラッチ回路33の出力Q3がそれぞれ入力されている。スタート信号STYも同様に、レベル変換回路42を経て、1段目のラッチ回路31に入力される。また、ENAB信号もレベル変換回路43を経て、ゲート線駆動バッファ15に入力される。
【0033】
次に、本実施の形態に係る垂直シフトレジスタ14(図3)では、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能である点について説明する。
【0034】
まず、グローバルクロック信号GCLKは、各々のラッチ回路と接続されたインバータ21に入力される。さらに、インバータ21の出力はインバータ22に入力され、インバータ22は、正相・逆相2つのクロック信号(LCLK,/LCLK)の一方のクロック信号を生成する(図3では、グローバルクロック信号GCLKと同相のクロック信号LCLKが生成される)。さらに、インバータ22の出力の一部はインバータ23に入力され、インバータ23は、正相・逆相2つのクロック信号(LCLK,/LCLK)の他方のクロック信号を生成する(図3では、グローバルクロック信号GCLKと逆相のクロック信号/LCLKが生成される)。
【0035】
本実施の形態に係るシフトレジスタでは、インバータ22で正相・逆相2つのクロック信号(LCLK,/LCLK)を生成する前に、グローバルクロック信号GCLKを、一旦インバータ21で受けている。そのため、本実施の形態では、たとえグローバルクロック信号GCLKの波形が非常になまっていても、インバータ21を介することで波形を整形することができる。従って、インバータ21からの出力は波形のなまりが小さくなり、インバータ22及びインバータ23で生成されるクロック信号(LCLK,/LCLK)の波形のなまりも小さくなる。つまり、インバータ21を設けることで、クロックスキューの小さいクロック信号(LCLK,/LCLK)を得ることができる。これは、インバータ21がクロック信号(LCLK,/LCLK)の波形を整形するように機能しているためである。
【0036】
また、インバータ22は、クロックスキューの小さいクロック信号(LCLK,/LCLK)を生成するために、トランジスタサイズ(チャネル幅及びチャネル長)を十分に小さくすることはできない。しかし、本実施の形態では、インバータ21をインバータ22の前段に設けているので、インバータ21のトランジスタサイズをインバータ22のトランジスタサイズより小さくすることが可能になる。例えば、インバータ21のトランジスタサイズをプロセスで許容可能な最小寸法とすることができる。これにより、グローバルクロック信号GCLKの負荷を小さくすることが可能となり、グローバルクロック信号GCLKを供給する側のバッファサイズを小さく抑えることができる。また、バッファサイズを小さくすることができることから、回路全体の消費電力の増加も抑えられる。さらに、バッファサイズを小さくできることから、バッファ部のレイアウトも容易となる。
【0037】
なお、本実施の形態では、ラッチ回路1段に対して1組のインバータ21〜インバータ23を有しているが、本発明はこれに限られず、複数段のラッチ回路に対して1組のインバータ21〜インバータ23を設ける構成であっても同様の効果を得ることができる。
【0038】
次に、図7を参照して、パネル外部よりソースクロック信号CLKXとその反転信号/CLKXが、レベル変換回路44の入力信号IN及びその反転信号/INが入力される入力端子にそれぞれ入力される。そして、レベル変換回路44の出力M2からバッファ回路を経て、グローバルクロック信号GCLKXが出力される。本実施の形態に係る水平シフトレジスタ4は、図3(図3ではグローバルクロック信号GCLKXはGCLKである)に示す構成である。スタート信号STX(図3ではST)も同様に、レベル変換回路45を経て、1段目のラッチ回路31に入力される。同様に、クロックスキューを小さくすることができ、当該クロックスキューによる誤動作を防ぐことが可能となる。
【0039】
(実施の形態3)
図11に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図11に示す液晶表示装置において、図7に示す液晶表示装置と異なる点はゲートクロック信号CLKY及びソースクロック信号CLKXを入力するレベル変換回路41,44の出力後にタイミング遅延回路46,47を有している点である。
【0040】
図12に,本実施の形態に係るタイミング遅延回路の回路図を示す。図13に、本実施の形態に係るシフトレジスタの回路図を示す。図12に示す回路では、レベル変換回路の出力がタイミング遅延回路46の基準クロック信号BCLKとなる。
【0041】
さらに、図12に示す回路では、基準クロック信号BCLKをタイミング遅延手段である立ち上がり遅延回路51及び立ち下がり遅延回路52に供給する。立ち上がり遅延回路51は、基準クロック信号BCLKB、立ち下がり遅延回路52は、基準クロック信号BCLKAをそれぞれ出力する。なお、基準クロック信号BCLKAと基準クロック信号BCLKBとは、互いに位相の異なる2相の基準クロック信号である。
【0042】
また、基準クロック信号BCLKA,BCLKBは、それぞれ別系統のインバータ及びバッファに入力され、図5に示す相補の第1のクロック信号群(CLKA,/CLKA)及び第2のクロック信号群(CLKB,/CLKB)として出力される。
【0043】
本実施の形態に係るシフトレジスタでは、図13に示すように、第1のクロック信号群(CLKA,/CLKA)及び第2のクロック信号群(CLKB,/CLKB)が交互にラッチ回路31〜34の各段に入力される。このように駆動すると、図5に示すラッチ回路で構成される図13のシフトレジスタは、第1段目のラッチ回路31を構成する転送用インバータ16と第2段目のラッチ回路32を構成する転送用インバータ16等、隣り合う段のラッチ回路の転送用インバータ16が同時にON状態となることがなく、データ突き抜け現象の発生を抑えることが可能となる。なお、図14に示す波形では、クロック信号CLKAとクロック信号/CLKA間、及びクロック信号CLKBとクロック信号/CLKB間のクロックスキューは、第1のクロック信号群(CLKA,/CLKA)と第2のクロック信号群(CLKB,/CLKB)とのタイミング差に比べて十分に小さいため省略している。ここで、図14に示す期間Tdは、クロック信号(CLKY,/CLKY)の切り換わりから出力Q1の切り換わりまでの信号伝播遅延時間を示す。
【0044】
本実施の形態に係るシフトレジスタにおいてデータ突き抜け現象が生じない理由について、図15を用いて説明する。なお、図15は、図13で示したラッチ回路31〜34の内、1段目と2段目のラッチ回路31,32を取り出して図示して回路図である。まず、図15に示すラッチ回路31,32では、入力されるスタート信号STYが”H”レベルの時、クロック信号CLKAが”L”から”H”に切り換わると、NチャネルトランジスタMN14,MN15がON状態となり、ノードAが”L”に引き下げられ、逆にノードBは”H”に引き上げられる。
【0045】
この時、クロック信号CLKBは、クロック信号CLKAが切り換わる前に”H”から”L”に切り換わっており、NチャネルトランジスタMN17はOFF状態となっているため、データの突き抜け現象は発生しない。また、クロック信号CLKBが”L”から”H”に切り換わる時でも、図示しない次段のラッチ回路に供給されるクロック信号CLKAは既に切り換わっているため、同様にデータの突き抜け現象は生じない。
【0046】
なお、図16(a)(b)に、図12で示した立ち上がり遅延回路51及び立ち下がり遅延回路52の一例を示す。図16(a)に示す立ち上がり遅延回路51では、入力した基準クロック信号BCLKと、偶数段のインバータチェーン53を介した基準クロック信号BCLKとのAND演算(AND素子54)を行い、インバータ55を介して基準クロック信号BCLKBとして出力している。図16(b)に示す立ち下がり遅延回路では、入力した基準クロック信号BCLKと、偶数段のインバータチェーン56を介した基準クロック信号BCLKとのOR演算(OR素子57)を行い、インバータ58を介して基準クロック信号BCLKAとして出力している。
【0047】
但し、図12に示す各信号線名は、垂直シフトレジスタ14の場合、それぞれ次のようになる。BCLKはBCLKY、STはSTY、CLKA及び/CLKAはCLKYA及び/CLKYA、CLKB及び/CLKBはCLKYB及び/CLKYBとなる。
【0048】
また、ラッチ回路に供給される2相クロック(第1のクロック信号群(CLKA,/CLKA)及び第2のクロック信号群(CLKB,/CLKB))の生成方法は、図12で示した立ち上がり遅延回路51及び立ち下がり遅延回路52を用いる方法に限られず、同様のタイミングが生成可能な別の方法を用いて構わない。さらに、本実施の形態では、シフトレジスタについて説明したが、本実施の形態に係る内容を後述するタイミングコントローラに適用しても同様の効果が得られる。
【0049】
本発明に係るタイミング遅延回路、垂直シフトレジスタ14及び水平シフトレジスタ4を用いることで、データ突き抜け現象が生じない安定動作可能な画像表示装置が得られる。
【0050】
(実施の形態4)
図17に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図17に示す液晶表示装置において、図11に示す液晶表示装置と異なる点はタイミング遅延回路48,49の出力信号数が2本である点である(垂直シフトレジスタ14の場合、グローバルクロック信号GCLKYA,GCLKYB)。
【0051】
図18に、本実施の形態に係るタイミング遅延回路の回路図を示す。図19に、本実施の形態に係るシフトレジスタの回路図を示す。図18に示すパルス生成回路48は、パルス生成手段である立ち上がり遅延回路51及び立ち下がり遅延回路52、バッファから構成されている。レベル変換回路の出力が基準クロック信号BCLKとなり、当該基準クロック信号BCLKが、バッファを介して立ち上がり遅延回路51及び立ち下がり遅延回路52に入力される。
【0052】
そして、立ち上がり遅延回路51からは基準クロック信号BCLKB、立ち下がり遅延回路52からは基準クロック信号BCLKAがそれぞれ生成され、バッファを介してグローバルクロック信号GCLKB,GCLKAとして出力される。なお、基準クロック信号BCLKBと基準クロック信号BCLKA、グローバルクロック信号GCLKBとグローバルクロック信号GCLKAとは、互いに位相の異なる信号である。
【0053】
さらに、グローバルクロック信号GCLKAは、図19に示す1段目及び3段目のラッチ回路31,33に供給され、グローバルクロック信号GCLKBは、図19に示す2段目及び4段目のラッチ回路32,34に供給される。供給されたグローバルクロック信号GCLKAは、まず1段目及び3段目のラッチ回路31,33に接続されたインバータ60に入力され、その出力がインバータ61で反転されクロック信号/LCLKAとして出力される。インバータ61の出力の一部は、さらにインバータ62に入力され、反転されクロック信号LCLKAとして出力される。同様に、供給されたグローバルクロック信号GCLKBは、まず2段目及び4段目のラッチ回路32,34に接続されたインバータ63に入力され、その出力がインバータ64で反転されクロック信号LCLKBとして出力される。インバータ64の出力の一部は、さらにインバータ65に入力され、反転されクロック信号/LCLKBとして出力される。
【0054】
上述の方法で各々のラッチ回路に入力されるクロック信号(LCLKA,/LCLKA及びLCLKB,/LCLKB)を生成することで、相補のクロック信号間(LCLKAと/LCLKAとの間、LCLKBと/LCLKBとの間)のクロックスキューが小さくなり、より安定した動作が得られる。また、本実施の形態に係るシフトレジスタは、位相の異なる2相クロック信号を生成し、シフトレジスタを構成するラッチ回路へ1段おきに相の異なるクロック信号を入力する。このように構成することで、第1段目のラッチ回路を構成する転送用インバータと第2段目のラッチ回路を構成する転送用インバータ等、隣り合う段のラッチ回路の転送用インバータが同時にON状態となることがなく、データ突き抜け現象の発生を抑えることが可能となる。
【0055】
但し、図18に示す各信号線名は、垂直シフトレジスタ14の場合、それぞれ次のようになる。BCLKはBCLKY、STはSTY、CLKA及び/CLKAはCLKYA及び/CLKYA、CLKB及び/CLKBはCLKYB及び/CLKYBとなる。
【0056】
なお、本発明の最大の趣旨は、CLKA,/CLKAとCLKB,/CLKBの位相をずらすことであり、このため各段のラッチ回路に入力される相補のクロック信号の生成方法は、図19で示した方法に限られるものではなく、例えば、インバータ60,63を設けない回路構成を用いて生成する方法であっても構わない。また、図18で示した立ち上がり遅延回路51及び立ち下がり遅延回路52を用いる方法に限られず、同様のタイミングが生成可能な別の方法を用いても構わない。
【0057】
(実施の形態5)
図20に、本実施の形態に係る駆動回路を内蔵した液晶表示装置のブロック図を示す。図20に示す液晶表示装置において、図1,図7,図11,図17に示す液晶表示装置と異なる点はタイミングコントローラ10を内蔵する点である。
【0058】
図20に示すタイミングコントローラ10は、外部からレベル変換回路を介して入力されるマスタクロック信号MCLK、水平同期信号HSYNC、垂直同期信号VSYNCから、ゲート線駆動回路2の制御信号(CLKY,STY)及びソース線駆動回路のシフトレジスタ4の制御信号(CLKX,STX)、第2ラッチ回路6を制御する第2ラッチ信号、さらにD/A変換回路7、アナログアンプ8の各制御信号を生成する。図20に示すタイミングコントローラ10を内蔵する液晶表示装置では、一般に入力信号であるマスタクロック信号MCLK、水平同期信号HSYNC、垂直同期信号VSYNCは低電圧であり、レベル変換回路(L/S)により電圧レベルが変換された後、タイミングコントローラ10に入力される。また、図20に示す液晶表示装置では、マスタクロック信号MCLK、水平同期信号HSYNC、垂直同期信号VSYNCは単相入力である。図20におけるゲートクロック信号CLKY、垂直シフトレジスタ14、ソースクロック信号CLKX、水平シフトレジスタ4は、図3、図12、図18のいずれかの方法が適用される。
【0059】
図21に、本実施の形態に係るタイミングコントローラの回路図を示す。図21に示すタイミングコントローラは、直列接続された2つのラッチ回路71〜74が4段設けられている。つまり、ラッチ回路71aとラッチ回路71bが直列接続され1段目を構成し、ラッチ回路72aとラッチ回路72bが直列接続され2段目を構成し、ラッチ回路73aとラッチ回路73bが直列接続され3段目を構成し、ラッチ回路74aとラッチ回路74bが直列接続され4段目を構成している。なお、図21に示すラッチ回路71a〜74bは、図5で示したものと同じ回路構成をそれぞれ有しており、クロック信号に同期してパルス信号を伝送する。
【0060】
図22に、マスタクロック信号MCLKから、グローバルハーフクロック信号GHCLKを生成する回路図を示す。図22では、マスタクロック信号MCLKの電圧レベルを変換するレベル変換回路78と、レベル変換後の信号を分周する分周回路79と、分周後の信号をグローバルハーフクロック信号GHCLKとして出力するバッファとを備えている。この分周回路とバッファ回路はタイミングコントローラ10に含まれる。
【0061】
次に、図22で生成されたグローバルハーフクロック信号GHCLKは、タイミングコントローラ10内の各ラッチ回路に分配され、タイミングコントローラ10の各種タイミング制御を行う。なお、図21に示す各段のラッチ回路71〜74には、それぞれ信号1〜信号4が入力されている。この信号1〜信号4は、タイミングコントローラ10で生成される信号で、水平シフトレジスタ4、第2ラッチ回路6、D/A変換回路7、アナログアンプ8及びゲート線駆動回路2を制御するために使用される信号であり、例えば、HSYNC信号をレベル変換回路により電圧レベルを変換し、バッファ回路を経て出力された信号である。
【0062】
図22では、グローバルハーフクロック信号GHCLKが、まず各ラッチ回路に接続されたインバータ75に入力される。さらに、インバータ75の出力はインバータ76に入力され、インバータ76はグローバルハーフクロック信号GHCLKと同相のクロック信号LHCLKが生成される。さらに、インバータ76の出力はインバータ77に入力され、インバータ77はグローバルハーフクロック信号GHCLKと逆相のクロック信号/LHCLKが生成される。
【0063】
本実施の形態に係るタイミングコントローラは、実施の形態2と同様、インバータ76,77でクロック信号(LHCLK,/LHCLK)を生成する前に、グローバルハーフクロック信号GHCLKを、一旦インバータ75で受けている。そのため、本実施の形態に係るタイミングコントローラでは、たとえグローバルハーフクロック信号GHCLKの波形が非常になまっていても、インバータ75を介すことで波形を整形できる。よって、インバータ75からの出力は波形のなまりが小さくなるので、インバータ76及びインバータ77で生成されるクロック信号(LHCLK,/LHCLK)は波形のなまりも小さくなる。つまり、インバータ75を設けることで、クロックスキューの小さいクロック信号(LHCLK,/LHCLK)を得ることができる。
【0064】
なお、本実施の形態に係るタイミングコントローラのクロック信号生成回路は、実施の形態2で説明を行ったが、実施の形態3、実施の形態4であっても良い。
【0065】
(実施の形態6)
図23に、本実施の形態に係るラッチ回路の回路図を示す。本実施の形態では、実施の形態1や実施の形態2で示したラッチ回路の帰還用インバータ17を構成するトランジスタサイズ(チャネル幅(W)及びチャネル長(L))を、転送用インバータ16を構成するトランジスタサイズと同等かそれ以上にする。図23に示す例では、転送用インバータ16のトランジスタサイズはPチャネルトランジスタがW/L=10μm/5μm、NチャネルトランジスタがW/L=5μm/5μmであるのに対し、帰還用インバータ17のトランジスタサイズはPチャネルトランジスタがW/L=20μm/5μm、NチャネルトランジスタがW/L=10μm/5μmとしている。
【0066】
一般的なラッチ回路では、転送用インバータ16のサイズに比べ、帰還用インバータ17のサイズを小さくしている。しかし、このようなサイズでラッチ回路を構成すると、クロック信号(CLK,/CLK)の波形がなまっている場合に、入力される信号の誤ラッチが発生する。図24に示すラッチ回路の回路図を用いて、データの誤ラッチの発生について説明する。
【0067】
まず、図24に示すラッチ回路は、入力信号INが”L”レベル、ノードBが”L”レベルの時、/CLK信号が”L”から”H”に切り換わるとPチャネルトランジスタMP20がOFF状態となる。一方、CLK信号が”H”から”L”に切り換わるとPチャネルトランジスタMP22,MP23がON状態となりラッチが動作する。その後、入力信号INが”H”レベルに切り換わってもノードBは”L”をラッチした状態となる。
【0068】
ところが、このクロック信号(CLK,/CLK)の波形がなまっていると、CLK信号が”H”から”L”に切り換わる遷移時間が長くなる。そのため、CLK信号の電圧レベルが電源(VDD)とGNDとの中間程度の時に、入力信号INが”H”レベルに切り換わると、NチャネルトランジスタMN20,MN21がPチャネルトランジスタMP22,MP23と同時にON状態となる。転送用インバータのトランジスタ(MP20,MP21,MN20,MN21)サイズが、帰還用インバータのトランジスタ(MP22,MP23,MN22,MN23)サイズより大きいと、ノードAはNチャネルトランジスタMN20,MN21により”L”へ引き下げられ、ノードBは誤って”H”にラッチした状態となる。特に、MOSトランジスタとして多結晶シリコン薄膜トランジスタを用いた場合、その閾値電圧等のトランジスタ特性は単結晶シリコントランジスタに比べて非常に大きく、且つ、そのバラツキも非常に大きくなる。また、配線間の寄生容量も大きいため、信号線を十分高速に駆動できずに波形が鈍っていた。
【0069】
図23に示す例では、帰還用インバータ17のトランジスタサイズを、転送用インバータ16のトランジスタサイズより大きくしている。本実施の形態に係るラッチ回路を上述のように構成することで、クロック信号の波形のなまりによって転送用インバータ16と帰還用インバータ17とが同時にON状態となり、信号衝突が起こったとしても帰還用インバータ17のトランジスタサイズが転送用インバータ16のトランジスタサイズに比べ大きいため、ラッチされた信号レベルが変化することはない。従って、本実施の形態に係るラッチ回路は、上述のように構成することで入力信号の誤ラッチを防ぐことが可能になる。本実施の形態に係るラッチ回路を垂直シフトレジスタ14、水平シフトレジスタ4、タイミングコントローラ10に用いることで、誤ラッチのない安定した動作を行う画像表示装置が得られる。
【0070】
なお、上述した駆動回路は、ラッチ回路としてクロックドインバータを用いた場合について説明したが、本発明はこれに限られずトランスミッションゲートを用いた場合でも同様の効果を得られることができる。
【0071】
また、本発明に係る駆動回路(シフトレジスタやタイミングコントローラなど)は、上述の説明では主として液晶表示装置の駆動回路に用いられると説明したが、これに限られず液晶以外の画像表示装置や、他の装置の駆動回路にも用いることができる。さらに、本発明に係るシフトレジスタやタイミングコントローラなどの駆動回路で構成されるソース線駆動回路及びゲート線駆動回路、画像表示装置を構成する画素に含まれる能動素子は多結晶シリコン薄膜トランジスタである。
【0072】
なお、アレイ基板には、マトリクス状に配置された複数の画素及び各画素を制御する薄膜トランジスタ等が形成される以外に、ソース線駆動回路やゲート線駆動回路、タイミングコントローラが形成される。これら、アレイ基板上に形成されるソース線駆動回路やゲート線駆動回路、タイミングコントローラは、本発明に係るラッチ回路や駆動回路が適用されることになる。但し、アレイ基板上に形成される回路の組合せは、ソース線駆動回路のみ、ゲート線駆動回路のみ、ソース線駆動回路及びゲート線駆動回路、ソース線駆動回路及びゲート線駆動回路、タイミングコントローラ等様々考えられる。
【図面の簡単な説明】
【0073】
【図1】本発明の実施の形態1に係る液晶表示装置のブロック図である。
【図2】本発明の実施の形態1に係る液晶表示部の回路図である。
【図3】本発明の実施の形態1に係るシフトレジスタの回路図である。
【図4】本発明の実施の形態1に係るゲート線駆動回路を構成するバッファの回路図である。
【図5】本発明の実施の形態1に係るラッチ回路の回路図である。
【図6】本発明の実施の形態1に係るソース線駆動回路のブロック図である。
【図7】本発明の実施の形態2に係る液晶表示装置のブロック図である。
【図8】本発明の実施の形態2に係るレベル変換回路の回路図である。
【図9】本発明の実施の形態2に係るクロック信号の生成を説明するための図である。
【図10】本発明の実施の形態2に係るクロック信号の生成を説明するための図である。
【図11】本発明の実施の形態3に係る液晶表示装置のブロック図である。
【図12】本発明の実施の形態3に係るパルス生成回路の回路図である。
【図13】本発明の実施の形態3に係るシフトレジスタの回路図である。
【図14】本発明の実施の形態3に係るシフトレジスタの波形を示す図である。
【図15】本発明の実施の形態3に係るラッチ回路の回路図である。
【図16】本発明の実施の形態3に係る立ち上がり遅延回路及び立ち下がり遅延回路の回路図である。
【図17】本発明の実施の形態4に係る液晶表示装置のブロック図である。
【図18】本発明の実施の形態4に係るパルス生成回路の回路図である。
【図19】本発明の実施の形態4に係るシフトレジスタの回路図である。
【図20】本発明の実施の形態5に係る液晶表示装置のブロック図である。
【図21】本発明の実施の形態5に係るレベル変換回路及び分周回路のブロック図である。
【図22】本発明の実施の形態5に係るタイミングコントローラの回路図である。
【図23】本発明の実施の形態6に係るラッチ回路の回路図である。
【図24】本発明の実施の形態6に係るラッチ回路の回路図である。
【図25】本発明の前提となるシフトレジスタの回路図である。
【図26】本発明の前提となるシフトレジスタを説明するための波形を示す図である。
【図27】本発明の前提となるラッチ回路の回路図である。
【図28】本発明の前提となるラッチ回路の回路図である。
【符号の説明】
【0074】
1 液晶表示部、2 ゲート線駆動回路、3 ソース線駆動回路、4 水平シフトレジスタ、5 第1ラッチ回路、6 第2ラッチ回路、7 D/A変換回路、8 アナログアンプ、10 タイミングコントローラ、11 TFT、12 液晶セル、13 蓄積容量、14 垂直シフトレジスタ、15 ゲート線駆動バッファ、16,111,113 転送用インバータ、17,112,114 帰還用インバータ、18,21,22,23,55,58,60,61,62,63,64,65,75,76,77 インバータ、19 デジタルデータバスライン、31,32,33,34,71,72,73,74,101,102,103,104 ラッチ回路、35,36,37,38,39,40,54 AND素子、41,42,43,44,45 レベル変換回路、46,47,48,49 タイミング遅延回路、78 パルス生成回路、51 立ち上がり遅延回路、52 立ち下がり遅延回路、53,56 偶数段インバータチェーン、57 OR素子、79 分周回路。
【特許請求の範囲】
【請求項1】
基準クロック信号を反転させ第1反転クロック信号を生成する第1インバータ回路と、
前記第1インバータ回路で生成された前記第1反転クロック信号を反転させ第1クロック信号を生成する第2インバータ回路と、
前記第2インバータ回路で生成された前記第1クロック信号を反転させ第2反転クロック信号を生成する第3インバータ回路と、
前記第1クロック信号及び前記第2反転クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える駆動回路。
【請求項2】
請求項1に記載の駆動回路であって、
前記第1インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記第2インバータを構成するトランジスタのチャネル幅及びチャネル長の値以下であることを特徴とする駆動回路。
【請求項3】
請求項1又は請求項2に記載の駆動回路であって、
前記ラッチ回路は、データ転送用インバータと、前記データ転送用インバータと直列接続される帰還用インバータとを備え、
前記データ帰還用インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記転送用インバータを構成するのチャネル幅及びチャネル長の値以上であることを特徴とする駆動回路。
【請求項4】
互いに位相の異なる第1の基準クロックと第2の基準クロックとを生成する基準クロック信号生成手段と、
前記第1の基準クロック信号又は前記第2の基準クロック信号から第1クロック信号を生成する第1インバータ回路と、
前記第1インバータ回路で生成された前記第1クロック信号を反転させ第2クロック信号を生成する第2インバータ回路と、
前記第1クロック信号及び前記第2クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備え、
前記第1の基準クロックは、奇数段の前記ラッチ回路に接続された前記第1インバータ回路に、前記第2の基準クロックは、偶数段の前記ラッチ回路に接続された前記第1インバータ回路にそれぞれ供給されることを特徴とする駆動回路。
【請求項5】
請求項4に記載の駆動回路であって、
前記基準クロック信号生成手段は、立ち上がり遅延回路及び立ち下がり遅延回路とを有し、前記立ち上がり遅延回路及び前記立ち下がり遅延回路により前記第1の基準クロック信号及び前記第2の基準クロック信号を生成することを特徴とする駆動回路。
【請求項6】
基準クロック信号から、互いに位相の異なる第1の基準クロック信号群と第2の基準クロック信号群とを生成する基準クロック信号生成手段と、
前記第1の基準クロック信号群又は前記第2の基準クロック信号群に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える駆動回路であって、
前記ラッチ回路の奇数段には、前記第1の基準クロック信号群が供給され、前記ラッチ回路の偶数段には、前記第2の基準クロック信号群が供給されることを特徴とする駆動回路。
【請求項7】
請求項6に記載の駆動回路であって、
前記基準クロック信号生成手段は、立ち上がり遅延回路及び立ち下がり遅延回路とを有し、前記立ち上がり遅延回路及び前記立ち下がり遅延回路により前記第1の基準クロック信号群及び前記第2の基準クロック信号群を生成することを特徴とする駆動回路。
【請求項8】
請求項1乃至請求項7のいずれか1つに記載の駆動回路であって、
外部より供給される入力信号の電圧レベルを変換して前記基準クロック信号を生成する昇圧手段を備えていることを特徴とする駆動回路。
【請求項9】
請求項8に記載の駆動回路であって、
前記基準クロック信号は駆動バッファを介して出力されるとともに、少なくとも前記昇圧手段と前記駆動バッファとは同一基板上に形成されることを特徴とする駆動回路。
【請求項10】
クロック信号に同期してパルス信号を伝送するラッチ回路であって、
データ転送用インバータと、
前記データ転送用インバータと直列接続される帰還用インバータとを備え、
前記データ帰還用インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記転送用インバータを構成するトランジスタのチャネル幅及びチャネル長の値以上であることを特徴とするラッチ回路。
【請求項11】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路と、
走査信号線を介して各画素に走査信号を供給するゲート線駆動回路と、
前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラとを備える画像表示装置であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラのうち、少なくとも1つは請求項1乃至請求項9のいずれか1つに記載された駆動回路により構成されていることを特徴とする画像表示装置。
【請求項12】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路と、
走査信号線を介して各画素に走査信号を供給するゲート線駆動回路と、
前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラとを備える画像表示装置であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラのうち、少なくとも1つは請求項10に記載されたラッチ回路により構成されていることを特徴とする画像表示装置。
【請求項13】
請求項11又は請求項12に記載の画像表示装置であって、
前記ソース線駆動回路、前記ゲート線駆動回路、前記タイミングコントローラ及び前記画素を構成する能動素子は、多結晶シリコン薄膜トランジスタであることを特徴とする画像表示装置。
【請求項14】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路及び走査信号線を介して各画素に走査信号を供給するゲート線駆動回路、前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラのうちの少なくとも1つの回路とを備えるアレイ基板であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラは、請求項1乃至請求項9のいずれか1つに記載された駆動回路により構成されていることを特徴とするアレイ基板。
【請求項15】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路及び走査信号線を介して各画素に走査信号を供給するゲート線駆動回路、前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラのうちの少なくとも1つの回路とを備えるアレイ基板であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラは、請求項10に記載されたラッチ回路により構成されていることを特徴とするアレイ基板。
【請求項16】
請求項14又は請求項15に記載のアレイ基板であって、
前記ソース線駆動回路、前記ゲート線駆動回路、前記タイミングコントローラ及び前記画素を構成する能動素子は、多結晶シリコン薄膜トランジスタであることを特徴とするアレイ基板。
【請求項1】
基準クロック信号を反転させ第1反転クロック信号を生成する第1インバータ回路と、
前記第1インバータ回路で生成された前記第1反転クロック信号を反転させ第1クロック信号を生成する第2インバータ回路と、
前記第2インバータ回路で生成された前記第1クロック信号を反転させ第2反転クロック信号を生成する第3インバータ回路と、
前記第1クロック信号及び前記第2反転クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える駆動回路。
【請求項2】
請求項1に記載の駆動回路であって、
前記第1インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記第2インバータを構成するトランジスタのチャネル幅及びチャネル長の値以下であることを特徴とする駆動回路。
【請求項3】
請求項1又は請求項2に記載の駆動回路であって、
前記ラッチ回路は、データ転送用インバータと、前記データ転送用インバータと直列接続される帰還用インバータとを備え、
前記データ帰還用インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記転送用インバータを構成するのチャネル幅及びチャネル長の値以上であることを特徴とする駆動回路。
【請求項4】
互いに位相の異なる第1の基準クロックと第2の基準クロックとを生成する基準クロック信号生成手段と、
前記第1の基準クロック信号又は前記第2の基準クロック信号から第1クロック信号を生成する第1インバータ回路と、
前記第1インバータ回路で生成された前記第1クロック信号を反転させ第2クロック信号を生成する第2インバータ回路と、
前記第1クロック信号及び前記第2クロック信号に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備え、
前記第1の基準クロックは、奇数段の前記ラッチ回路に接続された前記第1インバータ回路に、前記第2の基準クロックは、偶数段の前記ラッチ回路に接続された前記第1インバータ回路にそれぞれ供給されることを特徴とする駆動回路。
【請求項5】
請求項4に記載の駆動回路であって、
前記基準クロック信号生成手段は、立ち上がり遅延回路及び立ち下がり遅延回路とを有し、前記立ち上がり遅延回路及び前記立ち下がり遅延回路により前記第1の基準クロック信号及び前記第2の基準クロック信号を生成することを特徴とする駆動回路。
【請求項6】
基準クロック信号から、互いに位相の異なる第1の基準クロック信号群と第2の基準クロック信号群とを生成する基準クロック信号生成手段と、
前記第1の基準クロック信号群又は前記第2の基準クロック信号群に同期してパルス信号を伝送する、直列接続された複数のラッチ回路とを備える駆動回路であって、
前記ラッチ回路の奇数段には、前記第1の基準クロック信号群が供給され、前記ラッチ回路の偶数段には、前記第2の基準クロック信号群が供給されることを特徴とする駆動回路。
【請求項7】
請求項6に記載の駆動回路であって、
前記基準クロック信号生成手段は、立ち上がり遅延回路及び立ち下がり遅延回路とを有し、前記立ち上がり遅延回路及び前記立ち下がり遅延回路により前記第1の基準クロック信号群及び前記第2の基準クロック信号群を生成することを特徴とする駆動回路。
【請求項8】
請求項1乃至請求項7のいずれか1つに記載の駆動回路であって、
外部より供給される入力信号の電圧レベルを変換して前記基準クロック信号を生成する昇圧手段を備えていることを特徴とする駆動回路。
【請求項9】
請求項8に記載の駆動回路であって、
前記基準クロック信号は駆動バッファを介して出力されるとともに、少なくとも前記昇圧手段と前記駆動バッファとは同一基板上に形成されることを特徴とする駆動回路。
【請求項10】
クロック信号に同期してパルス信号を伝送するラッチ回路であって、
データ転送用インバータと、
前記データ転送用インバータと直列接続される帰還用インバータとを備え、
前記データ帰還用インバータを構成するトランジスタのチャネル幅及びチャネル長の値は、前記転送用インバータを構成するトランジスタのチャネル幅及びチャネル長の値以上であることを特徴とするラッチ回路。
【請求項11】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路と、
走査信号線を介して各画素に走査信号を供給するゲート線駆動回路と、
前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラとを備える画像表示装置であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラのうち、少なくとも1つは請求項1乃至請求項9のいずれか1つに記載された駆動回路により構成されていることを特徴とする画像表示装置。
【請求項12】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路と、
走査信号線を介して各画素に走査信号を供給するゲート線駆動回路と、
前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラとを備える画像表示装置であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラのうち、少なくとも1つは請求項10に記載されたラッチ回路により構成されていることを特徴とする画像表示装置。
【請求項13】
請求項11又は請求項12に記載の画像表示装置であって、
前記ソース線駆動回路、前記ゲート線駆動回路、前記タイミングコントローラ及び前記画素を構成する能動素子は、多結晶シリコン薄膜トランジスタであることを特徴とする画像表示装置。
【請求項14】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路及び走査信号線を介して各画素に走査信号を供給するゲート線駆動回路、前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラのうちの少なくとも1つの回路とを備えるアレイ基板であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラは、請求項1乃至請求項9のいずれか1つに記載された駆動回路により構成されていることを特徴とするアレイ基板。
【請求項15】
マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に画像データを供給するソース線駆動回路及び走査信号線を介して各画素に走査信号を供給するゲート線駆動回路、前記ソース線駆動回路及び前記ゲート線駆動回路を制御するタイミングコントローラのうちの少なくとも1つの回路とを備えるアレイ基板であって、
前記ソース線駆動回路及び前記ゲート線駆動回路、前記タイミングコントローラは、請求項10に記載されたラッチ回路により構成されていることを特徴とするアレイ基板。
【請求項16】
請求項14又は請求項15に記載のアレイ基板であって、
前記ソース線駆動回路、前記ゲート線駆動回路、前記タイミングコントローラ及び前記画素を構成する能動素子は、多結晶シリコン薄膜トランジスタであることを特徴とするアレイ基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2007−140256(P2007−140256A)
【公開日】平成19年6月7日(2007.6.7)
【国際特許分類】
【出願番号】特願2005−335591(P2005−335591)
【出願日】平成17年11月21日(2005.11.21)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成19年6月7日(2007.6.7)
【国際特許分類】
【出願日】平成17年11月21日(2005.11.21)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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