高周波半導体スイッチ、端末装置
【課題】スイッチ回路の誤動作の発生を防止する。
【解決手段】一つの実施形態によれば、シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号としてスイッチ回路に出力する。
【解決手段】一つの実施形態によれば、シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号としてスイッチ回路に出力する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、高周波半導体スイッチ、端末装置に関する。
【背景技術】
【0002】
近年、通信の受信回路や送信回路に使用される高周波半導体スイッチでは、高性能化及び高機能化が急速に進展している。また、高周波半導体スイッチでは、低コスト化、小型化、及び高集積度化が強く要求されている。この要求に対応するために、従来使用されてきたHEMT(High Electron Mobility Transistor)などの化合物半導体デバイスに代わって、シリコン基板上に形成されたMOS(Metal Oxide Semiconductor)トランジスタよりも寄生容量が小さく、電力損失を小さくすることができるSOI(Silicon On Insulator)型MOSトランジスタを適用した高周波半導体スイッチが多数開発されている。SOI基板上に形成されるSOI型MOSトランジスタは、複数の回路を同一基板上(1チップ上に)に容易に形成することができる。例えば、1チップ高周波半導体スイッチには、シリアル・パラレル変換回路、電源回路、ドライブ回路、スイッチ回路などが搭載される。
【0003】
複数の回路が搭載された高周波半導体スイッチでは、複数の高電位側電源が使用される。シリアル・パラレル変換回路などのデジタル演算処理回路と他の回路には、互いに独立した高電位側電源が供給される。各回路毎に、高電位側電源が遮断或いは接続状態になるとスイッチ回路の誤動作が発生する場合ある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2011−91674号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、スイッチ回路の誤動作の発生を防止することができる高周波半導体スイッチ、端末装置を提供することにある。
【課題を解決するための手段】
【0006】
一つの実施形態によれば、高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、及びドライブ回路が設けられる。シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号としてスイッチ回路に出力する。
【0007】
他の実施形態によれば、端末装置は、高周波半導体スイッチを備える。高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、ドライブ回路、及びスイッチ回路を有する。シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号として出力し、負電圧をローレベルの信号として出力する。スイッチ回路は、ドライブ回路から出力されるハイレベルの信号としての第二の正電圧及びローレベルの信号としての負電圧が入力され、ドライブ回路から出力される信号に基づいてRF共通信号端子とRF信号端子の間を選択接続する。
【図面の簡単な説明】
【0008】
【図1】第一の実施形態に係る高周波半導体スイッチの構成を示すブロック図である。
【図2】第一の実施形態に係るドライブ回路に設けられるレベルシフト回路を示す回路図である。
【図3】第一の実施形態に係るスイッチ回路を示す回路図である。
【図4】第一の実施形態に係る比較例の高周波半導体スイッチの構成を示すブロック図である。
【図5】第一の実施形態に係る比較例のドライブ回路に設けられるレベルシフト回路を示す回路図である。
【図6】第一の実施形態に係る高電位側電源の供給或いは未供給でのレベルシフト回路の動作を説明する図である。
【図7】第一の変形例のレベルシフト回路を示す回路図である。
【図8】第二の変形例のレベルシフト回路を示す回路図である。
【図9】第二の実施形態に係わるシリアル・パラレル変換回路を示す回路図である。
【図10】第二の実施形態に係わる出力バッファを示す回路図である。
【図11】第二の実施形態に係わるバックゲートがフローティングのトランジスタを示す概略断面図である。
【図12】第二の実施形態に係わるバックゲートがソース接地のトランジスタを示す概略断面図である。
【図13】実施形態に係わる端末装置を示すブロック図である。
【発明を実施するための形態】
【0009】
以下本発明の実施形態について図面を参照しながら説明する。
【0010】
(第一の実施形態)
まず、本発明の第一の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図13は端末装置を示すブロック図である。図1は高周波半導体スイッチの構成を示すブロック図である。図2はドライブ回路に設けられるレベルシフト回路を示す回路図である。図3はスイッチ回路を示す回路図である。図4は比較例の高周波半導体スイッチの構成を示すブロック図である。図5は比較例のドライブ回路に設けられるレベルシフト回路を示す回路図である。本実施形態では、ドライブ回路に設けられるレベルシフト回路をスイッチ回路の接続状態を不定にしない構成としている。
【0011】
図13に示すように、端末装置91には、高周波半導体スイッチ90及びデータ処理部92が設けられる。端末装置91は、携帯電話端末や携帯型情報端末等として使用される。データ処理部92は、クロック信号CLKとシリアルデータ信号DATAを高周波半導体スイッチ90に出力する。高周波半導体スイッチ90は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
【0012】
図1に示すように、高周波半導体スイッチ90には、シリアル・パラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4が設けられる。シリアル・パラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4は、同一基板(1チップ)上に形成され、SOI(Silicon On Insulator)基板上に形成されるSOI型MOS(Metal Oxide Semiconductor)トランジスタから構成される。
【0013】
シリアル・パラレル変換回路1は、論理回路や順序回路(フリップフロップなど)から構成される。シリアル・パラレル変換回路1は、高電位側電源Vdd1が供給され、クロック信号CLKとクロック信号CLKに同期したシリアルデータ信号DATAが入力される。シリアル・パラレル変換回路1は、シリアル・パラレル変換された複数のパラレルデータ信号D1a、D2a、・・・、Dnaを生成する。生成された複数のパラレルデータ信号D1a、D2a、・・・、Dnaは、ドライブ回路3に出力される。複数のパラレルデータ信号D1a、D2a、・・・、Dnaは、ハイレベルの信号が高電位側電源Vdd1電圧レベルとなり、ローレベルの信号が低電位側電源(接地電位)Vssレベルとなる。なお、シリアル・パラレル変換回路は、デコーダ回路或いはシフトレジスタとも呼称される。
【0014】
電源回路2は、高電位側電源Vdd2が供給され、高電位側電源Vdd2に基づいて正電圧V1(第一の正電圧)、正電圧Vp(第二の正電圧)、及び負電圧Vnを生成する。生成された正電圧V1、正電圧Vp、及び負電圧Vnはドライブ回路3に出力される。
【0015】
ここで、高電位側電源Vdd1と高電位側電源Vdd2は別系統でそれぞれ外部から高周波半導体スイッチ90に供給される。高電位側電源Vdd1電圧、高電位側電源Vdd2電圧、正電圧V1、正電圧Vpの関係は、
Vdd1=V1<Vdd2<Vp・・・・・・・・・・・・・・・式(1)
に設定される。例えば、高電位側電源Vdd1と正電圧V1が1.8V、高電位側電源Vdd2が2.5V、正電圧Vpが3.5V、負電圧Vnが−1.5Vにそれぞれ設定される。
【0016】
正電圧V1は、例えば、図示しない降圧型レギュレータから生成される。正電圧Vpと負電圧Vnは、例えば、図示しないチャージポンプ回路から生成される。
【0017】
ドライブ回路3は、正電圧V1、正電圧Vp、及び負電圧Vnが電源として供給され、複数のパラレルデータ信号(D1a、D2a、・・・、Dna)が入力される。ドライブ回路3には、複数のパラレルデータ信号D1a、D2a、・・・、Dnaがそれぞれ入力される同一回路構成を有するレベルシフト回路11が複数(ここでは、n個)設けられる。ドライブ回路3は、複数(ここでは、2n個)の差動出力con1a、con1b、con2a、con2b、・・・、conna、connbを生成してスイッチ回路4に出力する。差動出力con1aと差動出力con1bは同位相の信号であり、差動出力con1bは差動出力con1aの反転信号である。差動出力con2aと差動出力con2bは同位相の信号であり、差動出力con2bは差動出力con2aの反転信号である。差動出力connaと差動出力connbは同位相の信号であり、差動出力connbは差動出力connaの反転信号である。
【0018】
レベルシフト回路11の内部構成について、図2を参照して説明する。ここでは、i番目のパラレルデータ信号Diaが入力されるレベルシフト回路11を代表例として説明する。
【0019】
図2に示すように、レベルシフト回路11には、インバータ21、レベルシフタ22、及びレベルシフタ23が設けられる。レベルシフト回路11は、パラレルデータ信号Diaが入力され、同位相で且つ値が互いに異なる差動出力conia、conibを出力する。例えば、差動出力coniaがハイレベル(正電圧Vp)のとき、差動出力conibがローレベル(負電圧Vn)となる。差動出力coniaがローレベル(負電圧Vn)のとき、差動出力conibがハイレベル(正電圧Vp)となる。
【0020】
インバータ21は、Pch MOSトランジスタPMT1とNch MOSトランジスタNMT1が設けられる。インバータ21は、パラレルデータ信号Diaが入力され、反転信号であるパラレルデータ信号Dibを出力側のノードN1から出力する。
【0021】
Pch MOSトランジスタPMT1は、ソースに正電圧V1が電源として供給され、ゲートにパラレルデータ信号Diaが入力され、ドレインがノードN1に接続される。Nch MOSトランジスタNMT1は、ドレインがノードN1に接続され、ゲートにパラレルデータ信号Diaが入力され、ソースが低電位側電源(接地電位)Vssに接続される。
【0022】
レベルシフタ22(第一のレベルシフタ)は、Pch MOSトランジスタPMT2、Pch MOSトランジスタPMT3、Nch MOSトランジスタNMT2、及びNch MOSトランジスタNMT3が設けられる。レベルシフタ22は、差動型レベルシフタであり、パラレルデータ信号Dia及びパラレルデータ信号Dibが入力され、ノードN2及びノードN3から差動出力信号を出力する。ノードN2から出力される信号がハイレベル(正電圧Vp)のとき、ノードN3から出力される信号がローレベル(Vssレベル)である。ノードN2から出力される信号がローレベル(Vssレベル)のとき、ノードN3から出力される信号がハイレベル(正電圧Vp)である。
【0023】
Pch MOSトランジスタPMT2は、ソースに正電圧Vpが電源として供給され、ゲートがノードN3に接続され、ドレインがノードN2に接続される。Pch MOSトランジスタPMT3は、ソースに正電圧Vpが電源として供給され、ゲートがノードN2に接続され、ドレインがノードN3に接続される。Pch MOSトランジスタPMT2及びPch MOSトランジスタPMT3は、クロスカップル回路を構成する。
【0024】
Nch MOSトランジスタNMT2は、ドレインがノードN2に接続され、ゲートにパラレルデータ信号Diaが入力され、ソースが低電位側電源(接地電位)Vssに接続される。Nch MOSトランジスタNMT3は、ドレインがノードN3に接続され、ゲートにパラレルデータ信号Dibが入力され、ソースが低電位側電源(接地電位)Vssに接続される。
【0025】
レベルシフタ23(第二のレベルシフタ)は、Pch MOSトランジスタPMT4、Pch MOSトランジスタPMT5、Nch MOSトランジスタNMT4、及びNch MOSトランジスタNMT5が設けられる。レベルシフタ23は、差動型レベルシフタであり、レベルシフタ22から出力される信号が入力され、ノードN4及びノードN5から差動出力信号を出力する。ノードN4から出力される信号がハイレベル(正電圧Vp)のとき、ノードN5から出力される信号がローレベル(負電圧Vn)である。ノードN4から出力される信号がローレベル(負電圧Vn)のとき、ノードN5から出力される信号がハイレベル(正電圧Vp)である。
【0026】
Pch MOSトランジスタPMT4は、ソースに正電圧Vpが電源として供給され、ゲートにノードN2から出力される信号が入力され、ドレインがノードN4に接続される。Pch MOSトランジスタPMT5は、ソースに正電圧Vpが電源として供給され、ゲートにノードN3から出力される信号が入力され、ドレインがノードN5に接続される。
【0027】
Nch MOSトランジスタNMT4は、ドレインがノードN4に接続され、ゲートがノードN5に接続され、ソースに負電圧Vnが電源として供給される。Nch MOSトランジスタNMT5は、ドレインがノードN5に接続され、ゲートがノードN4に接続され、ソースに負電圧Vnが電源として供給される。Nch MOSトランジスタNMT4とNch MOSトランジスタNMT5は、クロスカップル回路を構成する。
【0028】
スイッチ回路4は、SPNT(Single-Pole N-Throw)高周波スイッチ回路である。スイッチ回路4は、複数(ここでは、2n個)の差動出力con1a、con1b、con2a、con2b、・・・、conna、connbが入力され、アンテナを介して入力される共通高周波信号RF COMを差動出力に基づいて高周波信号RF1、RF2、・・・、RFnのいずれか1つを選択出力する。選択出力された高周波信号は受信回路のRF部(例えば、LNA)に入力される。
【0029】
図3に示すように、スイッチ回路4は、抵抗R11、抵抗R12、抵抗R1k、抵抗Rn1、抵抗Rn2、抵抗Rnk、抵抗R111、抵抗R112、抵抗R11j、抵抗R1n1、抵抗R1n2、抵抗R1nj、シャントトランジスタS11、シャントトランジスタS12、シャントトランジスタS1k、シャントトランジスタSn1、シャントトランジスタSn2、シャントトランジスタSnk、スル―トランジスタT11、スル―トランジスタT12、スル―トランジスタT1j、スル―トランジスタTn1、スル―トランジスタTn2、及びスル―トランジスタTnjが設けられる。
【0030】
高周波信号RF1側と低電位側電源(接地電位)Vssの間に、縦続接続されるk個のシャントトランジスタS11、シャントトランジスタS12、・・・、シャントトランジスタS1kが設けられる。高周波信号RF1側と共通高周波信号RF COM側の間に、縦続接続されるj個のスル―トランジスタT11、スル―トランジスタT12、・・・、スル―トランジスタT1jが設けられる。
【0031】
高周波信号RFn側と低電位側電源(接地電位)Vssの間に、縦続接続されるk個のシャントトランジスタSn1、シャントトランジスタSn2、・・・、シャントトランジスタSnkが設けられる。高周波信号RFn側と共通高周波信号RF COM側の間に、縦続接続されるj個のスル―トランジスタTn1、スル―トランジスタTn2、・・・、スル―トランジスタTnjが設けられる。
【0032】
差動出力con1b側とシャントトランジスタS11のゲートの間に抵抗R11が設けられる。差動出力con1b側とシャントトランジスタS12のゲートの間に抵抗R12が設けられる。差動出力con1b側とシャントトランジスタS1kのゲートの間に抵抗R1kが設けられる。差動出力con1a側とスル―トランジスタT11のゲートの間に抵抗R111が設けられる。差動出力con1a側とスル―トランジスタT12のゲートの間に抵抗R112が設けられる。差動出力con1a側とスル―トランジスタT1jのゲートの間に抵抗R11jが設けられる。
【0033】
差動出力connb側とシャントトランジスタSn1のゲートの間に抵抗Rn1が設けられる。差動出力connb側とシャントトランジスタSn2のゲートの間に抵抗Rn2が設けられる。差動出力connb側とシャントトランジスタSnkのゲートの間に抵抗Rnkが設けられる。差動出力conna側とスル―トランジスタTn1のゲートの間に抵抗R1n1が設けられる。差動出力conna側とスル―トランジスタTn2のゲートの間に抵抗R1n2が設けられる。差動出力conna側とスル―トランジスタTnjのゲートの間に抵抗R1njが設けられる。
【0034】
ここで、スイッチ回路を構成するトランジスタの閾値電圧(Vth)は、例えば0(ゼロ)Vに設定される。差動出力con1bがローレベル(負電圧Vn)、差動出力con1aがハイレベル(正電圧Vp)に設定されたとき、縦続接続されるk個のシャントトランジスタS11、シャントトランジスタS12、・・・、シャントトランジスタS1kがオフし、縦続接続されるj個のスル―トランジスタT11、スル―トランジスタT12、・・・、スル―トランジスタT1jがオンする。その結果、高周波信号RF1側と共通高周波信号RF COM側の間が接続され、共通高周波信号RF COMが高周波信号RF1として出力される。なお、差動出力con1bがハイレベル(正電圧Vp)、差動出力con1aがローレベル(負電圧Vn)に設定されたとき、高周波信号RF1側と共通高周波信号RF COM側の間は接続されない。
【0035】
差動出力connbがローレベル(負電圧Vn)、差動出力connaがハイレベル(正電圧Vp)に設定されたとき、縦続接続されるk個のシャントトランジスタSn1、シャントトランジスタSn2、・・・、シャントトランジスタSnkがオフし、縦続接続されるj個のスル―トランジスタTn1、スル―トランジスタTn2、・・・、スル―トランジスタTnjがオンする。その結果、高周波信号RFn側と共通高周波信号RF COM側の間が接続され、共通高周波信号RF COMが高周波信号RFnとして出力される。なお、差動出力connbがハイレベル(正電圧Vp)、差動出力connaがローレベル(負電圧Vn)に設定されたとき、高周波信号RFn側と共通高周波信号RF COM側の間は接続されない。
【0036】
図4に示すように、比較例の高周波半導体スイッチ100には、シリアル・パラレル変換回路1a、電源回路2a、ドライブ回路3a、及びスイッチ回路4が設けられる。
【0037】
シリアル・パラレル変換回路1aは、高電位側電源Vdd1が供給され、クロック信号CLKとクロック信号CLKに同期したシリアルデータ信号DATAが入力される。シリアル・パラレル変換回路1aは、シリアル・パラレル変換された複数のパラレルデータ信号D1a、D1b、・・・、Dna、Dnb(シリアル・パラレル変換回路1の2倍)を生成する。パラレルデータ信号D1aとパラレルデータ信号D1b、・・・、パラレルデータ信号Dnaとパラレルデータ信号Dnbはそれぞれ差動出力である。生成された複数のパラレルデータ信号D1a、D1b、・・・、Dna、Dnbは、ドライブ回路3aに出力される。
【0038】
電源回路2aは、高電位側電源Vdd2が供給され、高電位側電源Vdd2に基づいて正電圧Vp(第二の正電圧)及び負電圧Vnを生成する。生成された正電圧Vp及び負電圧Vnはドライブ回路3aに出力される。
【0039】
ドライブ回路3aは、正電圧Vp及び負電圧Vnが電源として供給され、複数のパラレルデータ信号(D1a、D1b、・・・、Dna、Dnb)が入力される。ドライブ回路3aには、差動出力対をなすパラレルデータ信号D1a及びその反転信号であるパラレルデータ信号D1b、・・・、パラレルデータ信号Dna及びその反転信号であるパラレルデータDnbのいずれかが入力される同一回路構成を有するレベルシフト回路11aが複数(ここでは、n個)設けられる。ドライブ回路3aは、複数(ここでは、2n個)の差動出力con1a、con1b、con2a、con2b、・・・、conna、connbを生成してスイッチ回路4に出力する。
【0040】
レベルシフト回路11aの内部構成について、図5を参照して説明する。ここでは、i番目のパラレルデータ信号Dia及びDibが入力されるレベルシフト回路11aを代表例として説明する。
【0041】
図5に示すように、レベルシフト回路11aには、レベルシフタ22及びレベルシフタ23が設けられる。レベルシフト回路11aは、パラレルデータ信号Dia及びDibが入力され、同位相で且つ値が互いに異なる差動出力conia、conibを出力する。
【0042】
次に、レベルシフト回路の動作について図6を参照して説明する。図6は、高電位側電源の供給或いは未供給でのレベルシフト回路の動作を説明する図である。
【0043】
図6に示すように、本実施形態の高周波半導体スイッチ90では、高電位側電源Vdd1が遮断(未供給)、高電位側電源Vdd2が供給されているとき、シリアル・パラレル変換回路1から出力されるパラレルデータ信号D1a、D2a、・・・、Dnaはすべてローレベル(Vssレベル)に設定される。ドライブ回路3から出力される差動出力con1a、con2a、・・・、connaはすべてローレベル(負電圧Vn)に設定され、差動出力con1b、con2b、・・・、connbはすべてハイレベル(正電圧Vp)に設定される。スイッチ回路4の接続状態が不定な状態とはならない。この結果、スイッチ回路4は、スル―トランジスタがオフし、シャントトランジスタがオンするので共通高周波信号RF COM側と高周波信号RF1、RF2、・・・、RFn側の間が確実に遮断される。
【0044】
一方、比較例の高周波半導体スイッチ100では、高電位側電源Vdd1が遮断(未供給)、高電位側電源Vdd2が供給されているとき、シリアル・パラレル変換回路1aから出力されるパラレルデータ信号D1a、D1b、・・・、Dna、Dnbはすべてローレベル(Vssレベル)に設定される。ドライブ回路3aから出力される差動出力con1a、con1b、con2a、con2b、・・・、conna、connbはすべて不定な状態となる。スイッチ回路4では、確実にスル―トランジスタをオフし、シャントトランジスタをオンすることができなくなる。この結果、共通高周波信号RF COM側と高周波信号RF1、RF2、・・・、RFn側の間を確実に遮断することができない。
【0045】
なお、高電位側電源Vdd1が供給、高電位側電源Vdd2が供給されているとき、本実施形態の高周波半導体スイッチ90及び比較例の高周波半導体スイッチ100は、図6に示すように正常動作する。具体的には、差動出力conia、conibに基づいて、共通高周波信号RF COM側と高周波信号RFi側のみが選択接続される。
【0046】
上述したように、本実施形態の高周波半導体スイッチ、端末装置は、シリアル・パラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4が設けられる。シリアル・パラレル変換回路1は、高電位側電源Vdd1が供給され、シリアルデータ信号DATAをシリアル・パラレル変換する。電源回路2は、高電位側電源Vdd2が供給され、正電圧V1、正電圧Vp、及び負電圧Vnを生成する。ドライブ回路3は、シリアル・パラレル変換されたパラレルデータ信号Diaが入力され、正電圧V1、正電圧Vp、及び負電圧Vnを電源として入力し、ハイレベルが正電圧Vpで且つローレベルがVnである差動出力conia或いは差動出力conibを生成するレベルシフト回路11が複数設けられる。
【0047】
このため、高周波半導体スイッチ90では、高電位側電源Vdd1が遮断(未供給)、高電位側電源Vdd2が供給されたとき、スイッチ回路4の接続状態が不定にならないようにすることができ、誤動作の発生を防止できる。
【0048】
なお、本実施形態のレベルシフト回路11を図7に示す第一の変形例のレベルシフト回路12に変更してもよい。具体的には、図7に示すようにレベルシフタ23のノードN4から出力される信号を差動出力conib、ノードN5から出力される信号を差動出力coniaに設定してもよい(レベルシフト回路11の逆)。このような設定により、高電位側電源Vdd1が遮断(未供給)、高電位側電源Vdd2が供給されているときにスイッチ回路4の共通高周波信号RF COM側(RF COMポート)と高周波信号RFi側(RFiポート)の間を選択接続することができる。
【0049】
また、本実施形態のレベルシフト回路11を図8に示す第二の変形例のレベルシフト回路13に変更してもよい。具体的には、図8に示すようにレベルシフト回路13をインバータ21、レベルシフタ22a、及びレベルシフタ23の構成にする。レベルシフタ22aは、本実施形態のレベルシフタ22にNch MOSトランジスタNMT11及びNch MOSトランジスタNMT12から構成されるソースフォロア回路24を追加している。Nch MOSトランジスタNMT11は、ドレインがノードN2に接続され、ゲートに正電圧V1が電源として供給され、ソースがノードN11及びNch MOSトランジスタNMT2のドレインに接続される。Nch MOSトランジスタNMT12は、ドレインがノードN3に接続され、ゲートに正電圧V1が電源として供給され、ソースがノードN12及びNch MOSトランジスタNMT3のドレインに接続される。
【0050】
(第二の実施形態)
次に、本発明の第二の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図9はシリアル・パラレル変換回路を示す回路図である。図10は出力バッファを示す回路図である。本実施形態では、バックゲートがフローティングのトランジスタとバックゲートがソース接地のトランジスタを使い分けしてESD耐量向上と高速化を両立させている。
【0051】
本実施形態の高周波半導体スイッチは、シリアル・パラレル変換回路5部以外は第一の実施形態の高周波半導体スイッチ90と同様な回路構成を有し、同一基板(1チップ)上に形成され、SOI型MOSトランジスタから構成される。このため、異なる部分のみ説明する。
【0052】
図9に示すように、シリアル・パラレル変換回路5と端子Pclkの間に入力バッファ31が設けられる。シリアル・パラレル変換回路5と端子Pdataの間に入力バッファ32及び出力バッファ41が設けられる。
【0053】
端子Pclkは、入力されたクロック信号CLKを入力バッファ31に出力する。入力バッファ31は、クロック信号をドライブしてシリアル・パラレル変換回路5に出力する。端子Pdataは、入力されたシリアルデータ信号DATAを入力バッファ32に出力する。入力バッファ32は、シリアルデータ信号DATAをドライブしてシリアル・パラレル変換回路5に出力する。出力バッファ41は、Hi−Z(ハイインピーダンス)出力モードを有するインバータである。出力バッファ41は、シリアル・パラレル変換回路5から出力されるデータ信号Da1及びデータ信号Da2が入力され、信号処理されたデータ信号Da0を端子Pdataに出力する。
【0054】
ここで、入力バッファ31、入力バッファ32、出力バッファ41、及びシリアル・パラレル変換回路5を構成するSOI型MOSトランジスタには、高速動作が可能な完全空乏型構造のSOI型MOSトランジスタを用いている。
【0055】
端子Pclk及び端子Pdataは、図示しないESD(Electrostatic Discharge)保護素子が設けられる。端子Pdataは、出力バッファ41から出力されるデータ信号Da0が入力されるので、端子Pclkと比較してESD耐量が低下する傾向がある。
【0056】
シリアル・パラレル変換回路5は、高電位側電源Vdd1が供給され、入力バッファ31でドライブされたクロック信号CLKとクロック信号CLKに同期し、入力バッファ32でドライブされたシリアルデータ信号DATAとが入力される。シリアル・パラレル変換回路5は、シリアル・パラレル変換された複数のパラレルデータ信号D1a、D2a、・・・、Dnaを生成する。生成された複数のパラレルデータ信号D1a、D2a、・・・、Dnaは、ドライブ回路3に出力される。シリアル・パラレル変換回路5は、複数のパラレルデータ信号D1a、D2a、・・・、Dnaとは別にデータ信号Da1及びデータ信号Da2を生成する。
【0057】
図10に示すように、出力バッファ41は、Pch MOSトランジスタPMT21とNch MOSトランジスタNMT21から構成され、ノードN21から出力信号を出力する。
【0058】
Pch MOSトランジスタPMT21は、ソースが高電位側電源Vdd1に接続され、ゲートにデータ信号Da1が入力され、ドレインがノードN21に接続され、バックゲートがソースに接続される。Pch MOSトランジスタPMT21は、バックゲートがソース接地されたSOI型MOSトランジスタである。
【0059】
Nch MOSトランジスタNMT21は、ドレインがノードN21に接続され、ゲートに信号Da2が入力され、ソースが低電位側電源(接地電位)Vssに接続され、バックゲートがソースに接続される。Nch MOSトランジスタNMT21は、バックゲートがソース接地されたSOI型MOSトランジスタである。
【0060】
出力バッファ41は、データ信号Da1がハイレベル、データ信号Da2がローレベルのとき、インバータ動作しない。出力側のノードN21がHi−Z(ハイインピーダンス)状態となり端子Pdataから外部に信号を出力しない。
【0061】
出力バッファ41は、データ信号Da1がローレベル、データ信号Da2がローレベルのとき、インバータ動作する。出力側のノードN21から端子Pdataにハイレベル(Vdd1)のデータ信号Da0を出力する。出力バッファ41は、データ信号Da1がハイレベル、データ信号Da2がハイレベルのとき、インバータ動作する。出力側のノードN21から端子Pdataにローレベル(Vss)のデータ信号Da0を出力する。
【0062】
ここでは、図示していないが入力バッファ31、入力バッファ32、及びシリアル・パラレル変換回路5を構成するPch MOSトランジスタ及びNch MOSトランジスタをバックゲートがフローティングのSOI型MOSトランジスタとしている。
【0063】
次に、バックゲートがソース接地されたSOI型MOSトランジスタとバックゲートがフローティングのSOI型MOSトランジスタの構造及び特性について、図11及び図12を参照して説明する。図11はバックゲートがフローティングのトランジスタを示す概略断面図である。図12はバックゲートがソース接地のトランジスタを示す概略断面図である。なお、表現を簡略化するために、これ以降、バックゲートがソース接地されたSOI型MOSトランジスタをS型FET、バックゲートがフローティングのSOI型MOSトランジスタをF型FETと呼称する。
【0064】
図11(a)に示すように、F型FET(Pch)では、第一の基板51、BOX層(埋め込み酸化膜)52、及び第二の基板(図示せず)から構成されるSOI基板54にPch MOSトランジスタが形成される。第二の基板(図示せず)には、N層53、STI(シャロートレンチアイソレーション)55、P+層56が設けられる。N層53及びP+層56は周囲をSTI(シャロートレンチアイソレーション)55で分離されている。バックゲートであるN層53は、両側にソースであるP+層56とドレインであるP+56が設けられる。N層53上には、ゲート絶縁膜71を介してゲート電極72が設けられる。F型FET(Pch)では、バックゲートであるN層53がフローティングであり、端子に接続されていない。このため、高速動作が可能となる。
【0065】
図11(b)に示すように、F型FET(Nch)では、第一の基板51、BOX層(埋め込み酸化膜)52、及び第二の基板(図示せず)から構成されるSOI基板54にNch MOSトランジスタが形成される。第二の基板(図示せず)には、P層57、STI(シャロートレンチアイソレーション)55、N+層58が設けられる。P層57及びN+層58は周囲をSTI(シャロートレンチアイソレーション)55で分離されている。バックゲートであるP層57は、両側にソースであるN+層58とドレインであるN+層58が設けられる。P層57上には、ゲート絶縁膜71を介してゲート電極72が設けられる。F型FET(Nch)では、バックゲートであるP層57がフローティングであり、端子に接続されていない。このため、高速動作が可能となる。
【0066】
図12(a)に示すように、S型FET(Pch)では、第一の基板51、BOX層(埋め込み酸化膜)52、及び第二の基板(図示せず)から構成されるSOI基板54にPch MOSトランジスタが形成される。なお、図11(a)に示すF型FET(Pch)と同様な部分の説明を省略し、異なる部分のみ説明する。
【0067】
ソース部にはN+層58が設けられ、N+層58のN層53と接する表面部にはP+層61が設けられる。N+層58とP+層61は、ソースに接続される。このため、S型FET(Pch)では、バックゲートであるN層53がN+層58及びP+層61を介してソースに接続される。S型FET(Pch)は、F型FET(Pch)に比べて速度は遅くなるが、ドレイン耐圧を高めることができESD耐量を向上することができる。
【0068】
図12(b)に示すように、S型FET(Nch)では、第一の基板51、BOX層(埋め込み酸化膜)52、及び第二の基板(図示せず)から構成されるSOI基板54にNch MOSトランジスタが形成される。なお、図11(b)に示すF型FET(Nch)と同様な部分の説明を省略し、異なる部分のみ説明する。
【0069】
ソース部にはP+層56が設けられ、P+層56のP層57と接する表面部にはN+層62が設けられる。P+層56とN+層62は、ソースに接続される。このため、S型FET(Nch)では、バックゲートであるP層57がP+層56及びN+層62を介してソースに接続される。S型FET(Nch)は、F型FET(Nch)に比べて速度は遅くなるが、ドレイン耐圧を高めることができESD耐量を向上することができる。
【0070】
出力バッファ41は、S型FETを使用しているのでESD耐量を向上することができる。その結果、端子Pdataに対するESD耐量を向上することができる。入力バッファ31及び入力バッファ32は、F型FETを使用しているので信号の伝搬遅延を抑制することができる。
【0071】
シリアル・パラレル変換回路5は、パラレルデータ信号Diaを出力する側に設けられるPch MOSトランジスタにS型FETを用い、それ以外のシリアル・パラレル変換回路5を構成するPch MOSトランジスタ及びNch MOSトランジスタにF型FETを用いるのが好ましい。
【0072】
その理由は、高電位側電源Vdd1が供給から遮断(未供給)された状態に変化したとき、シリアル・パラレル変換回路5を構成するすべてのトランジスタがF型FETの場合、出力側がHi−Z(ハイインピーダンス)状態となる。その結果、高電位側電源Vdd1が遮断(未供給)される前の電位を保持する危険性が生じるからである。
【0073】
パラレルデータ信号Diaを出力する側に設けられるPch MOSトランジスタにS型FETを用いた場合、N+層58及びP+層61を介してソースに接続されるバックゲートであるP層57と出力側のドレインに接続されるP+層56とがダイオード接続される(図12(a)参照)。その結果、出力側の電荷は放電されて出力側がHi−Z(ハイインピーダンス)状態から解消される。出力側のパラレルデータ信号Diaはローレベルに設定される。
【0074】
なお、パラレルデータ信号Diaを出力する側に設けられるPch MOSトランジスタだけをS型FETにしているだけなので、シリアル・パラレル変換回路5の高速動作の低下を大幅に抑制することができる。
【0075】
上述したように、本実施形態の高周波半導体スイッチ、端末装置は、シリアル・パラレル変換回路5と端子Pclkの間に入力バッファ31が設けられる。シリアル・パラレル変換回路5と端子Pdataの間に入力バッファ32及び出力バッファ41が設けられる。入力バッファ31及び入力バッファ32にはF型FETが適用される。出力バッファ41にはS型FETが適用される。シリアル・パラレル変換回路5は、パラレルデータ信号Diaを出力する側に設けられるPch MOSトランジスタにS型FETが適用され、それ以外のPch MOSトランジスタ及びNch MOSトランジスタにF型FETが適用される。
【0076】
このため、端子Pdataに対するESD耐量の向上と、シリアル・パラレル変換回路5、入力バッファ31、及び入力バッファ32の高速動作を両立することができる。
【0077】
なお、実施形態では、高周波半導体スイッチをMOSトランジスタで構成しているが必ずしもこれに限定されるものではない。例えば、ゲートが高誘電率を有する絶縁膜などから構成されるMISトランジスタで構成してもよい。高周波半導体スイッチを構成する回路を同一SOI基板上(1チップ)に形成しているが必ずしもこれに限定されるものではない。別々のSOI基板上に形成してもよい。
【0078】
また、第二の実施形態では、シリアル・パラレル変換回路5を完全空乏型構造のSOI型MOSトランジスタにしているが必ずしもこれに限定されるものではない。部分空乏型構造のSOI型MOSトランジスタにしてもよい。
【0079】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0080】
1、1a、5 シリアル・パラレル変換回路
2、2a 電源回路
3、3a ドライブ回路
4 スイッチ回路
11、11a、12、13 レベルシフト回路
21 インバータ
22、22a、23 レベルシフタ
24a ソースフォロア回路
31、32 入力バッファ
41 出力バッファ
51 基板
52 BOX層(埋め込み酸化膜)
53 N層
54 SOI基板
55 STI(シャロートレンチアイソレーション)
56、61 P+層
57 P層
58、62 N+層
71 ゲート絶縁膜
72 ゲート電極
90、100 高周波半導体スイッチ
91 端末装置
92 データ処理部
con1a、con1b、con2a、con2b、conja、conjb、conna、connb 差動出力
D1a、D1b、D2a、Dia、Dib、Dna、Dnb パラレルデータ信号
Da1、Da2、Da0 データ信号
DATA シリアルデータ信号
N1〜N5、N11、N12、N21 ノード
NMT1〜5、NMT11、NMT12、NMT21 Nch MOSトランジスタ
Pclk、Pdata 端子
PMT1〜5、PMT21 Pch MOSトランジスタ
R11、R12、R1k、Rn1、Rn2、Rnk、R111、R112、R11j、R1n1、R1n2、R1nj 抵抗
RF1、RF2、RFn 高周波信号
RF COM 共通高周波信号
S11、S12、S1k、Sn1、Sn2、Snk シャントトランジスタ
T11、T12、T1j、Tn1、Tn2、Tnj スル―トランジスタ
Vdd1、Vdd2 高電位側電源
V1、Vp 正電圧
Vn 負電圧
Vss 低電位側電源(接地電位)
【技術分野】
【0001】
本発明の実施形態は、高周波半導体スイッチ、端末装置に関する。
【背景技術】
【0002】
近年、通信の受信回路や送信回路に使用される高周波半導体スイッチでは、高性能化及び高機能化が急速に進展している。また、高周波半導体スイッチでは、低コスト化、小型化、及び高集積度化が強く要求されている。この要求に対応するために、従来使用されてきたHEMT(High Electron Mobility Transistor)などの化合物半導体デバイスに代わって、シリコン基板上に形成されたMOS(Metal Oxide Semiconductor)トランジスタよりも寄生容量が小さく、電力損失を小さくすることができるSOI(Silicon On Insulator)型MOSトランジスタを適用した高周波半導体スイッチが多数開発されている。SOI基板上に形成されるSOI型MOSトランジスタは、複数の回路を同一基板上(1チップ上に)に容易に形成することができる。例えば、1チップ高周波半導体スイッチには、シリアル・パラレル変換回路、電源回路、ドライブ回路、スイッチ回路などが搭載される。
【0003】
複数の回路が搭載された高周波半導体スイッチでは、複数の高電位側電源が使用される。シリアル・パラレル変換回路などのデジタル演算処理回路と他の回路には、互いに独立した高電位側電源が供給される。各回路毎に、高電位側電源が遮断或いは接続状態になるとスイッチ回路の誤動作が発生する場合ある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2011−91674号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、スイッチ回路の誤動作の発生を防止することができる高周波半導体スイッチ、端末装置を提供することにある。
【課題を解決するための手段】
【0006】
一つの実施形態によれば、高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、及びドライブ回路が設けられる。シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号としてスイッチ回路に出力する。
【0007】
他の実施形態によれば、端末装置は、高周波半導体スイッチを備える。高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、ドライブ回路、及びスイッチ回路を有する。シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号として出力し、負電圧をローレベルの信号として出力する。スイッチ回路は、ドライブ回路から出力されるハイレベルの信号としての第二の正電圧及びローレベルの信号としての負電圧が入力され、ドライブ回路から出力される信号に基づいてRF共通信号端子とRF信号端子の間を選択接続する。
【図面の簡単な説明】
【0008】
【図1】第一の実施形態に係る高周波半導体スイッチの構成を示すブロック図である。
【図2】第一の実施形態に係るドライブ回路に設けられるレベルシフト回路を示す回路図である。
【図3】第一の実施形態に係るスイッチ回路を示す回路図である。
【図4】第一の実施形態に係る比較例の高周波半導体スイッチの構成を示すブロック図である。
【図5】第一の実施形態に係る比較例のドライブ回路に設けられるレベルシフト回路を示す回路図である。
【図6】第一の実施形態に係る高電位側電源の供給或いは未供給でのレベルシフト回路の動作を説明する図である。
【図7】第一の変形例のレベルシフト回路を示す回路図である。
【図8】第二の変形例のレベルシフト回路を示す回路図である。
【図9】第二の実施形態に係わるシリアル・パラレル変換回路を示す回路図である。
【図10】第二の実施形態に係わる出力バッファを示す回路図である。
【図11】第二の実施形態に係わるバックゲートがフローティングのトランジスタを示す概略断面図である。
【図12】第二の実施形態に係わるバックゲートがソース接地のトランジスタを示す概略断面図である。
【図13】実施形態に係わる端末装置を示すブロック図である。
【発明を実施するための形態】
【0009】
以下本発明の実施形態について図面を参照しながら説明する。
【0010】
(第一の実施形態)
まず、本発明の第一の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図13は端末装置を示すブロック図である。図1は高周波半導体スイッチの構成を示すブロック図である。図2はドライブ回路に設けられるレベルシフト回路を示す回路図である。図3はスイッチ回路を示す回路図である。図4は比較例の高周波半導体スイッチの構成を示すブロック図である。図5は比較例のドライブ回路に設けられるレベルシフト回路を示す回路図である。本実施形態では、ドライブ回路に設けられるレベルシフト回路をスイッチ回路の接続状態を不定にしない構成としている。
【0011】
図13に示すように、端末装置91には、高周波半導体スイッチ90及びデータ処理部92が設けられる。端末装置91は、携帯電話端末や携帯型情報端末等として使用される。データ処理部92は、クロック信号CLKとシリアルデータ信号DATAを高周波半導体スイッチ90に出力する。高周波半導体スイッチ90は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
【0012】
図1に示すように、高周波半導体スイッチ90には、シリアル・パラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4が設けられる。シリアル・パラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4は、同一基板(1チップ)上に形成され、SOI(Silicon On Insulator)基板上に形成されるSOI型MOS(Metal Oxide Semiconductor)トランジスタから構成される。
【0013】
シリアル・パラレル変換回路1は、論理回路や順序回路(フリップフロップなど)から構成される。シリアル・パラレル変換回路1は、高電位側電源Vdd1が供給され、クロック信号CLKとクロック信号CLKに同期したシリアルデータ信号DATAが入力される。シリアル・パラレル変換回路1は、シリアル・パラレル変換された複数のパラレルデータ信号D1a、D2a、・・・、Dnaを生成する。生成された複数のパラレルデータ信号D1a、D2a、・・・、Dnaは、ドライブ回路3に出力される。複数のパラレルデータ信号D1a、D2a、・・・、Dnaは、ハイレベルの信号が高電位側電源Vdd1電圧レベルとなり、ローレベルの信号が低電位側電源(接地電位)Vssレベルとなる。なお、シリアル・パラレル変換回路は、デコーダ回路或いはシフトレジスタとも呼称される。
【0014】
電源回路2は、高電位側電源Vdd2が供給され、高電位側電源Vdd2に基づいて正電圧V1(第一の正電圧)、正電圧Vp(第二の正電圧)、及び負電圧Vnを生成する。生成された正電圧V1、正電圧Vp、及び負電圧Vnはドライブ回路3に出力される。
【0015】
ここで、高電位側電源Vdd1と高電位側電源Vdd2は別系統でそれぞれ外部から高周波半導体スイッチ90に供給される。高電位側電源Vdd1電圧、高電位側電源Vdd2電圧、正電圧V1、正電圧Vpの関係は、
Vdd1=V1<Vdd2<Vp・・・・・・・・・・・・・・・式(1)
に設定される。例えば、高電位側電源Vdd1と正電圧V1が1.8V、高電位側電源Vdd2が2.5V、正電圧Vpが3.5V、負電圧Vnが−1.5Vにそれぞれ設定される。
【0016】
正電圧V1は、例えば、図示しない降圧型レギュレータから生成される。正電圧Vpと負電圧Vnは、例えば、図示しないチャージポンプ回路から生成される。
【0017】
ドライブ回路3は、正電圧V1、正電圧Vp、及び負電圧Vnが電源として供給され、複数のパラレルデータ信号(D1a、D2a、・・・、Dna)が入力される。ドライブ回路3には、複数のパラレルデータ信号D1a、D2a、・・・、Dnaがそれぞれ入力される同一回路構成を有するレベルシフト回路11が複数(ここでは、n個)設けられる。ドライブ回路3は、複数(ここでは、2n個)の差動出力con1a、con1b、con2a、con2b、・・・、conna、connbを生成してスイッチ回路4に出力する。差動出力con1aと差動出力con1bは同位相の信号であり、差動出力con1bは差動出力con1aの反転信号である。差動出力con2aと差動出力con2bは同位相の信号であり、差動出力con2bは差動出力con2aの反転信号である。差動出力connaと差動出力connbは同位相の信号であり、差動出力connbは差動出力connaの反転信号である。
【0018】
レベルシフト回路11の内部構成について、図2を参照して説明する。ここでは、i番目のパラレルデータ信号Diaが入力されるレベルシフト回路11を代表例として説明する。
【0019】
図2に示すように、レベルシフト回路11には、インバータ21、レベルシフタ22、及びレベルシフタ23が設けられる。レベルシフト回路11は、パラレルデータ信号Diaが入力され、同位相で且つ値が互いに異なる差動出力conia、conibを出力する。例えば、差動出力coniaがハイレベル(正電圧Vp)のとき、差動出力conibがローレベル(負電圧Vn)となる。差動出力coniaがローレベル(負電圧Vn)のとき、差動出力conibがハイレベル(正電圧Vp)となる。
【0020】
インバータ21は、Pch MOSトランジスタPMT1とNch MOSトランジスタNMT1が設けられる。インバータ21は、パラレルデータ信号Diaが入力され、反転信号であるパラレルデータ信号Dibを出力側のノードN1から出力する。
【0021】
Pch MOSトランジスタPMT1は、ソースに正電圧V1が電源として供給され、ゲートにパラレルデータ信号Diaが入力され、ドレインがノードN1に接続される。Nch MOSトランジスタNMT1は、ドレインがノードN1に接続され、ゲートにパラレルデータ信号Diaが入力され、ソースが低電位側電源(接地電位)Vssに接続される。
【0022】
レベルシフタ22(第一のレベルシフタ)は、Pch MOSトランジスタPMT2、Pch MOSトランジスタPMT3、Nch MOSトランジスタNMT2、及びNch MOSトランジスタNMT3が設けられる。レベルシフタ22は、差動型レベルシフタであり、パラレルデータ信号Dia及びパラレルデータ信号Dibが入力され、ノードN2及びノードN3から差動出力信号を出力する。ノードN2から出力される信号がハイレベル(正電圧Vp)のとき、ノードN3から出力される信号がローレベル(Vssレベル)である。ノードN2から出力される信号がローレベル(Vssレベル)のとき、ノードN3から出力される信号がハイレベル(正電圧Vp)である。
【0023】
Pch MOSトランジスタPMT2は、ソースに正電圧Vpが電源として供給され、ゲートがノードN3に接続され、ドレインがノードN2に接続される。Pch MOSトランジスタPMT3は、ソースに正電圧Vpが電源として供給され、ゲートがノードN2に接続され、ドレインがノードN3に接続される。Pch MOSトランジスタPMT2及びPch MOSトランジスタPMT3は、クロスカップル回路を構成する。
【0024】
Nch MOSトランジスタNMT2は、ドレインがノードN2に接続され、ゲートにパラレルデータ信号Diaが入力され、ソースが低電位側電源(接地電位)Vssに接続される。Nch MOSトランジスタNMT3は、ドレインがノードN3に接続され、ゲートにパラレルデータ信号Dibが入力され、ソースが低電位側電源(接地電位)Vssに接続される。
【0025】
レベルシフタ23(第二のレベルシフタ)は、Pch MOSトランジスタPMT4、Pch MOSトランジスタPMT5、Nch MOSトランジスタNMT4、及びNch MOSトランジスタNMT5が設けられる。レベルシフタ23は、差動型レベルシフタであり、レベルシフタ22から出力される信号が入力され、ノードN4及びノードN5から差動出力信号を出力する。ノードN4から出力される信号がハイレベル(正電圧Vp)のとき、ノードN5から出力される信号がローレベル(負電圧Vn)である。ノードN4から出力される信号がローレベル(負電圧Vn)のとき、ノードN5から出力される信号がハイレベル(正電圧Vp)である。
【0026】
Pch MOSトランジスタPMT4は、ソースに正電圧Vpが電源として供給され、ゲートにノードN2から出力される信号が入力され、ドレインがノードN4に接続される。Pch MOSトランジスタPMT5は、ソースに正電圧Vpが電源として供給され、ゲートにノードN3から出力される信号が入力され、ドレインがノードN5に接続される。
【0027】
Nch MOSトランジスタNMT4は、ドレインがノードN4に接続され、ゲートがノードN5に接続され、ソースに負電圧Vnが電源として供給される。Nch MOSトランジスタNMT5は、ドレインがノードN5に接続され、ゲートがノードN4に接続され、ソースに負電圧Vnが電源として供給される。Nch MOSトランジスタNMT4とNch MOSトランジスタNMT5は、クロスカップル回路を構成する。
【0028】
スイッチ回路4は、SPNT(Single-Pole N-Throw)高周波スイッチ回路である。スイッチ回路4は、複数(ここでは、2n個)の差動出力con1a、con1b、con2a、con2b、・・・、conna、connbが入力され、アンテナを介して入力される共通高周波信号RF COMを差動出力に基づいて高周波信号RF1、RF2、・・・、RFnのいずれか1つを選択出力する。選択出力された高周波信号は受信回路のRF部(例えば、LNA)に入力される。
【0029】
図3に示すように、スイッチ回路4は、抵抗R11、抵抗R12、抵抗R1k、抵抗Rn1、抵抗Rn2、抵抗Rnk、抵抗R111、抵抗R112、抵抗R11j、抵抗R1n1、抵抗R1n2、抵抗R1nj、シャントトランジスタS11、シャントトランジスタS12、シャントトランジスタS1k、シャントトランジスタSn1、シャントトランジスタSn2、シャントトランジスタSnk、スル―トランジスタT11、スル―トランジスタT12、スル―トランジスタT1j、スル―トランジスタTn1、スル―トランジスタTn2、及びスル―トランジスタTnjが設けられる。
【0030】
高周波信号RF1側と低電位側電源(接地電位)Vssの間に、縦続接続されるk個のシャントトランジスタS11、シャントトランジスタS12、・・・、シャントトランジスタS1kが設けられる。高周波信号RF1側と共通高周波信号RF COM側の間に、縦続接続されるj個のスル―トランジスタT11、スル―トランジスタT12、・・・、スル―トランジスタT1jが設けられる。
【0031】
高周波信号RFn側と低電位側電源(接地電位)Vssの間に、縦続接続されるk個のシャントトランジスタSn1、シャントトランジスタSn2、・・・、シャントトランジスタSnkが設けられる。高周波信号RFn側と共通高周波信号RF COM側の間に、縦続接続されるj個のスル―トランジスタTn1、スル―トランジスタTn2、・・・、スル―トランジスタTnjが設けられる。
【0032】
差動出力con1b側とシャントトランジスタS11のゲートの間に抵抗R11が設けられる。差動出力con1b側とシャントトランジスタS12のゲートの間に抵抗R12が設けられる。差動出力con1b側とシャントトランジスタS1kのゲートの間に抵抗R1kが設けられる。差動出力con1a側とスル―トランジスタT11のゲートの間に抵抗R111が設けられる。差動出力con1a側とスル―トランジスタT12のゲートの間に抵抗R112が設けられる。差動出力con1a側とスル―トランジスタT1jのゲートの間に抵抗R11jが設けられる。
【0033】
差動出力connb側とシャントトランジスタSn1のゲートの間に抵抗Rn1が設けられる。差動出力connb側とシャントトランジスタSn2のゲートの間に抵抗Rn2が設けられる。差動出力connb側とシャントトランジスタSnkのゲートの間に抵抗Rnkが設けられる。差動出力conna側とスル―トランジスタTn1のゲートの間に抵抗R1n1が設けられる。差動出力conna側とスル―トランジスタTn2のゲートの間に抵抗R1n2が設けられる。差動出力conna側とスル―トランジスタTnjのゲートの間に抵抗R1njが設けられる。
【0034】
ここで、スイッチ回路を構成するトランジスタの閾値電圧(Vth)は、例えば0(ゼロ)Vに設定される。差動出力con1bがローレベル(負電圧Vn)、差動出力con1aがハイレベル(正電圧Vp)に設定されたとき、縦続接続されるk個のシャントトランジスタS11、シャントトランジスタS12、・・・、シャントトランジスタS1kがオフし、縦続接続されるj個のスル―トランジスタT11、スル―トランジスタT12、・・・、スル―トランジスタT1jがオンする。その結果、高周波信号RF1側と共通高周波信号RF COM側の間が接続され、共通高周波信号RF COMが高周波信号RF1として出力される。なお、差動出力con1bがハイレベル(正電圧Vp)、差動出力con1aがローレベル(負電圧Vn)に設定されたとき、高周波信号RF1側と共通高周波信号RF COM側の間は接続されない。
【0035】
差動出力connbがローレベル(負電圧Vn)、差動出力connaがハイレベル(正電圧Vp)に設定されたとき、縦続接続されるk個のシャントトランジスタSn1、シャントトランジスタSn2、・・・、シャントトランジスタSnkがオフし、縦続接続されるj個のスル―トランジスタTn1、スル―トランジスタTn2、・・・、スル―トランジスタTnjがオンする。その結果、高周波信号RFn側と共通高周波信号RF COM側の間が接続され、共通高周波信号RF COMが高周波信号RFnとして出力される。なお、差動出力connbがハイレベル(正電圧Vp)、差動出力connaがローレベル(負電圧Vn)に設定されたとき、高周波信号RFn側と共通高周波信号RF COM側の間は接続されない。
【0036】
図4に示すように、比較例の高周波半導体スイッチ100には、シリアル・パラレル変換回路1a、電源回路2a、ドライブ回路3a、及びスイッチ回路4が設けられる。
【0037】
シリアル・パラレル変換回路1aは、高電位側電源Vdd1が供給され、クロック信号CLKとクロック信号CLKに同期したシリアルデータ信号DATAが入力される。シリアル・パラレル変換回路1aは、シリアル・パラレル変換された複数のパラレルデータ信号D1a、D1b、・・・、Dna、Dnb(シリアル・パラレル変換回路1の2倍)を生成する。パラレルデータ信号D1aとパラレルデータ信号D1b、・・・、パラレルデータ信号Dnaとパラレルデータ信号Dnbはそれぞれ差動出力である。生成された複数のパラレルデータ信号D1a、D1b、・・・、Dna、Dnbは、ドライブ回路3aに出力される。
【0038】
電源回路2aは、高電位側電源Vdd2が供給され、高電位側電源Vdd2に基づいて正電圧Vp(第二の正電圧)及び負電圧Vnを生成する。生成された正電圧Vp及び負電圧Vnはドライブ回路3aに出力される。
【0039】
ドライブ回路3aは、正電圧Vp及び負電圧Vnが電源として供給され、複数のパラレルデータ信号(D1a、D1b、・・・、Dna、Dnb)が入力される。ドライブ回路3aには、差動出力対をなすパラレルデータ信号D1a及びその反転信号であるパラレルデータ信号D1b、・・・、パラレルデータ信号Dna及びその反転信号であるパラレルデータDnbのいずれかが入力される同一回路構成を有するレベルシフト回路11aが複数(ここでは、n個)設けられる。ドライブ回路3aは、複数(ここでは、2n個)の差動出力con1a、con1b、con2a、con2b、・・・、conna、connbを生成してスイッチ回路4に出力する。
【0040】
レベルシフト回路11aの内部構成について、図5を参照して説明する。ここでは、i番目のパラレルデータ信号Dia及びDibが入力されるレベルシフト回路11aを代表例として説明する。
【0041】
図5に示すように、レベルシフト回路11aには、レベルシフタ22及びレベルシフタ23が設けられる。レベルシフト回路11aは、パラレルデータ信号Dia及びDibが入力され、同位相で且つ値が互いに異なる差動出力conia、conibを出力する。
【0042】
次に、レベルシフト回路の動作について図6を参照して説明する。図6は、高電位側電源の供給或いは未供給でのレベルシフト回路の動作を説明する図である。
【0043】
図6に示すように、本実施形態の高周波半導体スイッチ90では、高電位側電源Vdd1が遮断(未供給)、高電位側電源Vdd2が供給されているとき、シリアル・パラレル変換回路1から出力されるパラレルデータ信号D1a、D2a、・・・、Dnaはすべてローレベル(Vssレベル)に設定される。ドライブ回路3から出力される差動出力con1a、con2a、・・・、connaはすべてローレベル(負電圧Vn)に設定され、差動出力con1b、con2b、・・・、connbはすべてハイレベル(正電圧Vp)に設定される。スイッチ回路4の接続状態が不定な状態とはならない。この結果、スイッチ回路4は、スル―トランジスタがオフし、シャントトランジスタがオンするので共通高周波信号RF COM側と高周波信号RF1、RF2、・・・、RFn側の間が確実に遮断される。
【0044】
一方、比較例の高周波半導体スイッチ100では、高電位側電源Vdd1が遮断(未供給)、高電位側電源Vdd2が供給されているとき、シリアル・パラレル変換回路1aから出力されるパラレルデータ信号D1a、D1b、・・・、Dna、Dnbはすべてローレベル(Vssレベル)に設定される。ドライブ回路3aから出力される差動出力con1a、con1b、con2a、con2b、・・・、conna、connbはすべて不定な状態となる。スイッチ回路4では、確実にスル―トランジスタをオフし、シャントトランジスタをオンすることができなくなる。この結果、共通高周波信号RF COM側と高周波信号RF1、RF2、・・・、RFn側の間を確実に遮断することができない。
【0045】
なお、高電位側電源Vdd1が供給、高電位側電源Vdd2が供給されているとき、本実施形態の高周波半導体スイッチ90及び比較例の高周波半導体スイッチ100は、図6に示すように正常動作する。具体的には、差動出力conia、conibに基づいて、共通高周波信号RF COM側と高周波信号RFi側のみが選択接続される。
【0046】
上述したように、本実施形態の高周波半導体スイッチ、端末装置は、シリアル・パラレル変換回路1、電源回路2、ドライブ回路3、及びスイッチ回路4が設けられる。シリアル・パラレル変換回路1は、高電位側電源Vdd1が供給され、シリアルデータ信号DATAをシリアル・パラレル変換する。電源回路2は、高電位側電源Vdd2が供給され、正電圧V1、正電圧Vp、及び負電圧Vnを生成する。ドライブ回路3は、シリアル・パラレル変換されたパラレルデータ信号Diaが入力され、正電圧V1、正電圧Vp、及び負電圧Vnを電源として入力し、ハイレベルが正電圧Vpで且つローレベルがVnである差動出力conia或いは差動出力conibを生成するレベルシフト回路11が複数設けられる。
【0047】
このため、高周波半導体スイッチ90では、高電位側電源Vdd1が遮断(未供給)、高電位側電源Vdd2が供給されたとき、スイッチ回路4の接続状態が不定にならないようにすることができ、誤動作の発生を防止できる。
【0048】
なお、本実施形態のレベルシフト回路11を図7に示す第一の変形例のレベルシフト回路12に変更してもよい。具体的には、図7に示すようにレベルシフタ23のノードN4から出力される信号を差動出力conib、ノードN5から出力される信号を差動出力coniaに設定してもよい(レベルシフト回路11の逆)。このような設定により、高電位側電源Vdd1が遮断(未供給)、高電位側電源Vdd2が供給されているときにスイッチ回路4の共通高周波信号RF COM側(RF COMポート)と高周波信号RFi側(RFiポート)の間を選択接続することができる。
【0049】
また、本実施形態のレベルシフト回路11を図8に示す第二の変形例のレベルシフト回路13に変更してもよい。具体的には、図8に示すようにレベルシフト回路13をインバータ21、レベルシフタ22a、及びレベルシフタ23の構成にする。レベルシフタ22aは、本実施形態のレベルシフタ22にNch MOSトランジスタNMT11及びNch MOSトランジスタNMT12から構成されるソースフォロア回路24を追加している。Nch MOSトランジスタNMT11は、ドレインがノードN2に接続され、ゲートに正電圧V1が電源として供給され、ソースがノードN11及びNch MOSトランジスタNMT2のドレインに接続される。Nch MOSトランジスタNMT12は、ドレインがノードN3に接続され、ゲートに正電圧V1が電源として供給され、ソースがノードN12及びNch MOSトランジスタNMT3のドレインに接続される。
【0050】
(第二の実施形態)
次に、本発明の第二の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図9はシリアル・パラレル変換回路を示す回路図である。図10は出力バッファを示す回路図である。本実施形態では、バックゲートがフローティングのトランジスタとバックゲートがソース接地のトランジスタを使い分けしてESD耐量向上と高速化を両立させている。
【0051】
本実施形態の高周波半導体スイッチは、シリアル・パラレル変換回路5部以外は第一の実施形態の高周波半導体スイッチ90と同様な回路構成を有し、同一基板(1チップ)上に形成され、SOI型MOSトランジスタから構成される。このため、異なる部分のみ説明する。
【0052】
図9に示すように、シリアル・パラレル変換回路5と端子Pclkの間に入力バッファ31が設けられる。シリアル・パラレル変換回路5と端子Pdataの間に入力バッファ32及び出力バッファ41が設けられる。
【0053】
端子Pclkは、入力されたクロック信号CLKを入力バッファ31に出力する。入力バッファ31は、クロック信号をドライブしてシリアル・パラレル変換回路5に出力する。端子Pdataは、入力されたシリアルデータ信号DATAを入力バッファ32に出力する。入力バッファ32は、シリアルデータ信号DATAをドライブしてシリアル・パラレル変換回路5に出力する。出力バッファ41は、Hi−Z(ハイインピーダンス)出力モードを有するインバータである。出力バッファ41は、シリアル・パラレル変換回路5から出力されるデータ信号Da1及びデータ信号Da2が入力され、信号処理されたデータ信号Da0を端子Pdataに出力する。
【0054】
ここで、入力バッファ31、入力バッファ32、出力バッファ41、及びシリアル・パラレル変換回路5を構成するSOI型MOSトランジスタには、高速動作が可能な完全空乏型構造のSOI型MOSトランジスタを用いている。
【0055】
端子Pclk及び端子Pdataは、図示しないESD(Electrostatic Discharge)保護素子が設けられる。端子Pdataは、出力バッファ41から出力されるデータ信号Da0が入力されるので、端子Pclkと比較してESD耐量が低下する傾向がある。
【0056】
シリアル・パラレル変換回路5は、高電位側電源Vdd1が供給され、入力バッファ31でドライブされたクロック信号CLKとクロック信号CLKに同期し、入力バッファ32でドライブされたシリアルデータ信号DATAとが入力される。シリアル・パラレル変換回路5は、シリアル・パラレル変換された複数のパラレルデータ信号D1a、D2a、・・・、Dnaを生成する。生成された複数のパラレルデータ信号D1a、D2a、・・・、Dnaは、ドライブ回路3に出力される。シリアル・パラレル変換回路5は、複数のパラレルデータ信号D1a、D2a、・・・、Dnaとは別にデータ信号Da1及びデータ信号Da2を生成する。
【0057】
図10に示すように、出力バッファ41は、Pch MOSトランジスタPMT21とNch MOSトランジスタNMT21から構成され、ノードN21から出力信号を出力する。
【0058】
Pch MOSトランジスタPMT21は、ソースが高電位側電源Vdd1に接続され、ゲートにデータ信号Da1が入力され、ドレインがノードN21に接続され、バックゲートがソースに接続される。Pch MOSトランジスタPMT21は、バックゲートがソース接地されたSOI型MOSトランジスタである。
【0059】
Nch MOSトランジスタNMT21は、ドレインがノードN21に接続され、ゲートに信号Da2が入力され、ソースが低電位側電源(接地電位)Vssに接続され、バックゲートがソースに接続される。Nch MOSトランジスタNMT21は、バックゲートがソース接地されたSOI型MOSトランジスタである。
【0060】
出力バッファ41は、データ信号Da1がハイレベル、データ信号Da2がローレベルのとき、インバータ動作しない。出力側のノードN21がHi−Z(ハイインピーダンス)状態となり端子Pdataから外部に信号を出力しない。
【0061】
出力バッファ41は、データ信号Da1がローレベル、データ信号Da2がローレベルのとき、インバータ動作する。出力側のノードN21から端子Pdataにハイレベル(Vdd1)のデータ信号Da0を出力する。出力バッファ41は、データ信号Da1がハイレベル、データ信号Da2がハイレベルのとき、インバータ動作する。出力側のノードN21から端子Pdataにローレベル(Vss)のデータ信号Da0を出力する。
【0062】
ここでは、図示していないが入力バッファ31、入力バッファ32、及びシリアル・パラレル変換回路5を構成するPch MOSトランジスタ及びNch MOSトランジスタをバックゲートがフローティングのSOI型MOSトランジスタとしている。
【0063】
次に、バックゲートがソース接地されたSOI型MOSトランジスタとバックゲートがフローティングのSOI型MOSトランジスタの構造及び特性について、図11及び図12を参照して説明する。図11はバックゲートがフローティングのトランジスタを示す概略断面図である。図12はバックゲートがソース接地のトランジスタを示す概略断面図である。なお、表現を簡略化するために、これ以降、バックゲートがソース接地されたSOI型MOSトランジスタをS型FET、バックゲートがフローティングのSOI型MOSトランジスタをF型FETと呼称する。
【0064】
図11(a)に示すように、F型FET(Pch)では、第一の基板51、BOX層(埋め込み酸化膜)52、及び第二の基板(図示せず)から構成されるSOI基板54にPch MOSトランジスタが形成される。第二の基板(図示せず)には、N層53、STI(シャロートレンチアイソレーション)55、P+層56が設けられる。N層53及びP+層56は周囲をSTI(シャロートレンチアイソレーション)55で分離されている。バックゲートであるN層53は、両側にソースであるP+層56とドレインであるP+56が設けられる。N層53上には、ゲート絶縁膜71を介してゲート電極72が設けられる。F型FET(Pch)では、バックゲートであるN層53がフローティングであり、端子に接続されていない。このため、高速動作が可能となる。
【0065】
図11(b)に示すように、F型FET(Nch)では、第一の基板51、BOX層(埋め込み酸化膜)52、及び第二の基板(図示せず)から構成されるSOI基板54にNch MOSトランジスタが形成される。第二の基板(図示せず)には、P層57、STI(シャロートレンチアイソレーション)55、N+層58が設けられる。P層57及びN+層58は周囲をSTI(シャロートレンチアイソレーション)55で分離されている。バックゲートであるP層57は、両側にソースであるN+層58とドレインであるN+層58が設けられる。P層57上には、ゲート絶縁膜71を介してゲート電極72が設けられる。F型FET(Nch)では、バックゲートであるP層57がフローティングであり、端子に接続されていない。このため、高速動作が可能となる。
【0066】
図12(a)に示すように、S型FET(Pch)では、第一の基板51、BOX層(埋め込み酸化膜)52、及び第二の基板(図示せず)から構成されるSOI基板54にPch MOSトランジスタが形成される。なお、図11(a)に示すF型FET(Pch)と同様な部分の説明を省略し、異なる部分のみ説明する。
【0067】
ソース部にはN+層58が設けられ、N+層58のN層53と接する表面部にはP+層61が設けられる。N+層58とP+層61は、ソースに接続される。このため、S型FET(Pch)では、バックゲートであるN層53がN+層58及びP+層61を介してソースに接続される。S型FET(Pch)は、F型FET(Pch)に比べて速度は遅くなるが、ドレイン耐圧を高めることができESD耐量を向上することができる。
【0068】
図12(b)に示すように、S型FET(Nch)では、第一の基板51、BOX層(埋め込み酸化膜)52、及び第二の基板(図示せず)から構成されるSOI基板54にNch MOSトランジスタが形成される。なお、図11(b)に示すF型FET(Nch)と同様な部分の説明を省略し、異なる部分のみ説明する。
【0069】
ソース部にはP+層56が設けられ、P+層56のP層57と接する表面部にはN+層62が設けられる。P+層56とN+層62は、ソースに接続される。このため、S型FET(Nch)では、バックゲートであるP層57がP+層56及びN+層62を介してソースに接続される。S型FET(Nch)は、F型FET(Nch)に比べて速度は遅くなるが、ドレイン耐圧を高めることができESD耐量を向上することができる。
【0070】
出力バッファ41は、S型FETを使用しているのでESD耐量を向上することができる。その結果、端子Pdataに対するESD耐量を向上することができる。入力バッファ31及び入力バッファ32は、F型FETを使用しているので信号の伝搬遅延を抑制することができる。
【0071】
シリアル・パラレル変換回路5は、パラレルデータ信号Diaを出力する側に設けられるPch MOSトランジスタにS型FETを用い、それ以外のシリアル・パラレル変換回路5を構成するPch MOSトランジスタ及びNch MOSトランジスタにF型FETを用いるのが好ましい。
【0072】
その理由は、高電位側電源Vdd1が供給から遮断(未供給)された状態に変化したとき、シリアル・パラレル変換回路5を構成するすべてのトランジスタがF型FETの場合、出力側がHi−Z(ハイインピーダンス)状態となる。その結果、高電位側電源Vdd1が遮断(未供給)される前の電位を保持する危険性が生じるからである。
【0073】
パラレルデータ信号Diaを出力する側に設けられるPch MOSトランジスタにS型FETを用いた場合、N+層58及びP+層61を介してソースに接続されるバックゲートであるP層57と出力側のドレインに接続されるP+層56とがダイオード接続される(図12(a)参照)。その結果、出力側の電荷は放電されて出力側がHi−Z(ハイインピーダンス)状態から解消される。出力側のパラレルデータ信号Diaはローレベルに設定される。
【0074】
なお、パラレルデータ信号Diaを出力する側に設けられるPch MOSトランジスタだけをS型FETにしているだけなので、シリアル・パラレル変換回路5の高速動作の低下を大幅に抑制することができる。
【0075】
上述したように、本実施形態の高周波半導体スイッチ、端末装置は、シリアル・パラレル変換回路5と端子Pclkの間に入力バッファ31が設けられる。シリアル・パラレル変換回路5と端子Pdataの間に入力バッファ32及び出力バッファ41が設けられる。入力バッファ31及び入力バッファ32にはF型FETが適用される。出力バッファ41にはS型FETが適用される。シリアル・パラレル変換回路5は、パラレルデータ信号Diaを出力する側に設けられるPch MOSトランジスタにS型FETが適用され、それ以外のPch MOSトランジスタ及びNch MOSトランジスタにF型FETが適用される。
【0076】
このため、端子Pdataに対するESD耐量の向上と、シリアル・パラレル変換回路5、入力バッファ31、及び入力バッファ32の高速動作を両立することができる。
【0077】
なお、実施形態では、高周波半導体スイッチをMOSトランジスタで構成しているが必ずしもこれに限定されるものではない。例えば、ゲートが高誘電率を有する絶縁膜などから構成されるMISトランジスタで構成してもよい。高周波半導体スイッチを構成する回路を同一SOI基板上(1チップ)に形成しているが必ずしもこれに限定されるものではない。別々のSOI基板上に形成してもよい。
【0078】
また、第二の実施形態では、シリアル・パラレル変換回路5を完全空乏型構造のSOI型MOSトランジスタにしているが必ずしもこれに限定されるものではない。部分空乏型構造のSOI型MOSトランジスタにしてもよい。
【0079】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0080】
1、1a、5 シリアル・パラレル変換回路
2、2a 電源回路
3、3a ドライブ回路
4 スイッチ回路
11、11a、12、13 レベルシフト回路
21 インバータ
22、22a、23 レベルシフタ
24a ソースフォロア回路
31、32 入力バッファ
41 出力バッファ
51 基板
52 BOX層(埋め込み酸化膜)
53 N層
54 SOI基板
55 STI(シャロートレンチアイソレーション)
56、61 P+層
57 P層
58、62 N+層
71 ゲート絶縁膜
72 ゲート電極
90、100 高周波半導体スイッチ
91 端末装置
92 データ処理部
con1a、con1b、con2a、con2b、conja、conjb、conna、connb 差動出力
D1a、D1b、D2a、Dia、Dib、Dna、Dnb パラレルデータ信号
Da1、Da2、Da0 データ信号
DATA シリアルデータ信号
N1〜N5、N11、N12、N21 ノード
NMT1〜5、NMT11、NMT12、NMT21 Nch MOSトランジスタ
Pclk、Pdata 端子
PMT1〜5、PMT21 Pch MOSトランジスタ
R11、R12、R1k、Rn1、Rn2、Rnk、R111、R112、R11j、R1n1、R1n2、R1nj 抵抗
RF1、RF2、RFn 高周波信号
RF COM 共通高周波信号
S11、S12、S1k、Sn1、Sn2、Snk シャントトランジスタ
T11、T12、T1j、Tn1、Tn2、Tnj スル―トランジスタ
Vdd1、Vdd2 高電位側電源
V1、Vp 正電圧
Vn 負電圧
Vss 低電位側電源(接地電位)
【特許請求の範囲】
【請求項1】
第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成するシリアル・パラレル変換回路と、
第二の高電位側電源が供給され、前記第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する電源回路と、
前記第一の正電圧が電源として供給され、前記パラレルデータ信号が入力されるインバータと、前記第二の正電圧及び負電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、前記第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、前記負電圧をローレベルの信号として前記スイッチ回路に出力するドライブ回路と、
を具備することを特徴とする高周波半導体スイッチ。
【請求項2】
前記差動型レベルシフタは、第一のレベルシフタと第二のレベルシフタを有し、
前記第一のレベルシフタは、前記第二の正電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力され、前記第二の正電圧をハイレベルの信号として出力し、
前記第二のレベルシフタは、前記第二の正電圧及び負電圧が電源として供給され、前記第一のレベルシフタの出力信号が入力され、前記第二の正電圧をハイレベルの信号として出力し、前記負電圧をローレベルの信号として出力する
ことを特徴とする請求項1に記載の高周波半導体スイッチ。
【請求項3】
前記第一の高電位側電源の電圧と前記第一の正電圧は、電圧レベルが同一であることを特徴とする請求項1又は2に記載の高周波半導体スイッチ。
【請求項4】
前記高周波半導体スイッチは端末装置に搭載され、前記端末装置には前記第一の高電位側電源が未供給で、前記第二の高電位側電源が供給される動作モードが設定されることを特徴とする請求項1乃至3のいずれか1項に記載の高周波半導体スイッチ。
【請求項5】
第一の入力バッファを介してクロック信号が入力され、第二の入力バッファを介して前記クロック信号に同期したシリアルデータ信号が入力され、パラレルデータ信号を生成し、出力モードのときに出力バッファを介してデータ信号を出力するシリアル・パラレル変換回路と、
前記パラレルデータ信号が入力され、正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号として前記スイッチ回路に出力するレベルシフト回路が設けられるドライブ回路と、
を具備し、前記出力バッファはバックゲートがソースに接続されるMOSトランジスタで構成され、前記第一及び第二の入力バッファはバックゲートがフローティングであるMOSトランジスタで構成されることを特徴とする高周波半導体スイッチ。
【請求項6】
前記第一の入力バッファ、前記第二の入力バッファ、前記出力バッファ、及び前記シリアル・パラレル変換回路は、SOI型のNch MOSトランジスタ及びPch MOSトランジスタから構成されることを特徴とする請求項5に記載の高周波半導体スイッチ。
【請求項7】
前記シリアル・パラレル変換回路は、ドレイン側から前記パラレルデータ信号を出力する第一のPch MOSトランジスタのバックゲートがソースに接続され、前記第一のPch MOSトランジスタ以外のNch MOSトランジスタ及びPch MOSトランジスタのバックゲートがフローティングであることを特徴とする請求項6に記載の高周波半導体スイッチ。
【請求項8】
前記高周波半導体スイッチは、同一SOI基板上に設けられ、SOI型のMOSトランジスタから構成されることを特徴とする請求項1乃至7のいずれか1項に記載の高周波半導体スイッチ。
【請求項9】
高周波半導体スイッチを備える端末装置であって、
前記高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、ドライブ回路、及びスイッチ回路を有し、
前記シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成し、
前記電源回路は、第二の高電位側電源が供給され、前記第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成し、
前記ドライブ回路は、前記第一の正電圧が電源として供給され、前記パラレルデータ信号が入力されるインバータと、前記第二の正電圧及び負電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、前記第二の正電圧をハイレベルの信号として出力し、前記負電圧をローレベルの信号として出力し、
前記スイッチ回路は、前記ドライブ回路から出力されるハイレベルの信号としての前記第二の正電圧及びローレベルの信号としての前記負電圧が入力され、前記ドライブ回路から出力される信号に基づいてRF共通信号端子とRF信号端子の間を選択接続する
ことを特徴とする端末装置。
【請求項1】
第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成するシリアル・パラレル変換回路と、
第二の高電位側電源が供給され、前記第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する電源回路と、
前記第一の正電圧が電源として供給され、前記パラレルデータ信号が入力されるインバータと、前記第二の正電圧及び負電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、前記第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、前記負電圧をローレベルの信号として前記スイッチ回路に出力するドライブ回路と、
を具備することを特徴とする高周波半導体スイッチ。
【請求項2】
前記差動型レベルシフタは、第一のレベルシフタと第二のレベルシフタを有し、
前記第一のレベルシフタは、前記第二の正電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力され、前記第二の正電圧をハイレベルの信号として出力し、
前記第二のレベルシフタは、前記第二の正電圧及び負電圧が電源として供給され、前記第一のレベルシフタの出力信号が入力され、前記第二の正電圧をハイレベルの信号として出力し、前記負電圧をローレベルの信号として出力する
ことを特徴とする請求項1に記載の高周波半導体スイッチ。
【請求項3】
前記第一の高電位側電源の電圧と前記第一の正電圧は、電圧レベルが同一であることを特徴とする請求項1又は2に記載の高周波半導体スイッチ。
【請求項4】
前記高周波半導体スイッチは端末装置に搭載され、前記端末装置には前記第一の高電位側電源が未供給で、前記第二の高電位側電源が供給される動作モードが設定されることを特徴とする請求項1乃至3のいずれか1項に記載の高周波半導体スイッチ。
【請求項5】
第一の入力バッファを介してクロック信号が入力され、第二の入力バッファを介して前記クロック信号に同期したシリアルデータ信号が入力され、パラレルデータ信号を生成し、出力モードのときに出力バッファを介してデータ信号を出力するシリアル・パラレル変換回路と、
前記パラレルデータ信号が入力され、正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号として前記スイッチ回路に出力するレベルシフト回路が設けられるドライブ回路と、
を具備し、前記出力バッファはバックゲートがソースに接続されるMOSトランジスタで構成され、前記第一及び第二の入力バッファはバックゲートがフローティングであるMOSトランジスタで構成されることを特徴とする高周波半導体スイッチ。
【請求項6】
前記第一の入力バッファ、前記第二の入力バッファ、前記出力バッファ、及び前記シリアル・パラレル変換回路は、SOI型のNch MOSトランジスタ及びPch MOSトランジスタから構成されることを特徴とする請求項5に記載の高周波半導体スイッチ。
【請求項7】
前記シリアル・パラレル変換回路は、ドレイン側から前記パラレルデータ信号を出力する第一のPch MOSトランジスタのバックゲートがソースに接続され、前記第一のPch MOSトランジスタ以外のNch MOSトランジスタ及びPch MOSトランジスタのバックゲートがフローティングであることを特徴とする請求項6に記載の高周波半導体スイッチ。
【請求項8】
前記高周波半導体スイッチは、同一SOI基板上に設けられ、SOI型のMOSトランジスタから構成されることを特徴とする請求項1乃至7のいずれか1項に記載の高周波半導体スイッチ。
【請求項9】
高周波半導体スイッチを備える端末装置であって、
前記高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、ドライブ回路、及びスイッチ回路を有し、
前記シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成し、
前記電源回路は、第二の高電位側電源が供給され、前記第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成し、
前記ドライブ回路は、前記第一の正電圧が電源として供給され、前記パラレルデータ信号が入力されるインバータと、前記第二の正電圧及び負電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、前記第二の正電圧をハイレベルの信号として出力し、前記負電圧をローレベルの信号として出力し、
前記スイッチ回路は、前記ドライブ回路から出力されるハイレベルの信号としての前記第二の正電圧及びローレベルの信号としての前記負電圧が入力され、前記ドライブ回路から出力される信号に基づいてRF共通信号端子とRF信号端子の間を選択接続する
ことを特徴とする端末装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2013−115790(P2013−115790A)
【公開日】平成25年6月10日(2013.6.10)
【国際特許分類】
【出願番号】特願2011−263188(P2011−263188)
【出願日】平成23年12月1日(2011.12.1)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成25年6月10日(2013.6.10)
【国際特許分類】
【出願日】平成23年12月1日(2011.12.1)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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