高密度及び高プログラミング効率のＭＲＡＭ設計
磁気メモリを提供するための方法及びシステムが開示される。その磁気メモリは磁性素子を含む。その磁性素子は第１の書込み線及び第２の書込み線を用いて書き込まれ、第１の書込み線と第２の書込み線とが交差する場所に存在する。第２の書込み線は第１の書込み線に対して或る角度に向けられる。第２の書込み線は上側と少なくとも１つの側面とを有する。第２の書込み線の少なくとも一部が絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層のその一部は、磁性層と第２の書込み線との間に存在する。磁性層は軟磁性材料を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気メモリに関し、より詳細には、セルサイズを縮小し、製造工程を簡単にし、信頼性を改善し、プログラミング効率を高めることができる、不揮発性磁気ランダムアクセスメモリ（ＭＲＡＭ）のための書込み線を提供するための方法及びシステムに関する。
【背景技術】
【０００２】
最近、ＭＲＡＭを不揮発性及び揮発性両方のメモリに適用できる可能性があることによって、薄膜磁気ランダムアクセスメモリ（ＭＲＡＭ）への関心が再び高まっている。図１は、従来のＭＲＡＭ１の一部を示す。従来のＭＲＡＭは、従来の直交する導線１０及び１２と、従来の磁気記憶セル１１と、従来のトランジスタ１３とを備える。従来のＭＲＡＭ１は、従来の磁気トンネル接合（ＭＴＪ）スタック１１をメモリセルとして利用する。従来のＭＴＪスタック１１を利用することにより、集積密度が高く、高速で、読出し電力が低く、ソフトエラーレート（ＳＥＲ）に耐えるＭＲＡＭセルを設計できるようになる。導線１０及び１２は、磁気記憶デバイス１１にデータを書き込むために用いられる。ＭＴＪスタック１１は１０と１２とが交差する場所でその間に配置される。従来の導線１０及び１２はそれぞれ従来のワード線１０及び従来のビット線１２と呼ばれる。しかしながら、その名称は入れ替えることができる。行線、列線、ディジット線及びデータ線のような他の名称が用いられる場合もある。
【０００３】
従来のＭＴＪスタック１１は主に、変更可能な磁気ベクトル（明示されない）を有する自由層１１０４と、固定された磁気ベクトル（明示されない）を有するピン止め層１１０２と、２つの磁性層１１０４と１１０２との間にある絶縁体１１０３とを備える。絶縁体１１０３は典型的には、磁性層１１０２と１１０４との間で電荷キャリアが突き抜けられるほど十分に薄い厚みを有する。層１１０１は通常、シード層及び、ピン止めされた磁性層に強く結合される反強磁性層からなる複合層である。
【０００４】
従来のＭＴＪスタック１１に磁界をかけることにより、従来のＭＴＪスタック１１にデータが記憶される。かけられる磁界は、自由層１１０４の変更可能な磁気ベクトルを選択された向きに動かすように選択された方向を有する。書込み中に、従来のビット線１２の中に流れる電流Ｉ１及び従来のワード線１０に中に流れる電流Ｉ２によって、自由層１１０４において２つの磁界が生成される。電流Ｉ１及びＩ２によって生成される磁界に応答して、自由層１１０４の磁気ベクトルが、或る特定の安定した方向に向けられる。この方向は、Ｉ１及びＩ２の方向及び大きさ、ならびに自由層１１０４の特性及び形状による。一般的に、０を書き込むには、Ｉ１あるいはＩ２のいずれかを、１を書き込むときとは異なる方向に向ける必要がある。典型的には、向きを揃えられた場合には、論理１あるいは論理０を表すことができ、一方、向きを揃えられていない場合にはその反対、すなわち、それぞれ論理０あるいは論理１である。
【０００５】
記憶されたデータは、従来のＭＴＪセルを通して、一方の磁性層から他方の磁性層に電流を流すことにより読み出される、あるいは読み取られる。読出し中に、従来のトランジスタ１３がオンされ、従来のＭＴＪセルの中に小さなトンネル電流が流れる。従来のＭＴＪセル１１の中に流れる電流の量あるいは従来のＭＴＪセル１１の両端での電圧降下を測定して、メモリセルの状態を判定する。設計によっては、従来のトランジスタ１３はダイオードによって置き換えられるか、あるいは完全に省かれる場合もあり、その場合には従来のＭＴＪセル１１が従来のワード線１０と直に接触する。
【０００６】
上記の従来のＭＴＪセル１１は従来のワード線１０及び従来のビット線１２を用いて書き込まれることができるが、Ｉ１及びＩ２の振幅が大部分の設計の場合に数ミリアンペア程度であることは当業者には容易に理解されよう。それゆえ、多くのメモリの応用形態の場合に、書込み電流が小さいほど望ましいことも当業者には理解されよう。
【０００７】
図２は、さらに小さな書込み電流を有する従来の磁気メモリ１’の一部を示す。類似のシステムが米国特許第５，６５９，４９９号、米国特許第５，９４０，３１９号、米国特許第６，２１１，０９０号、米国特許第６，１５３，４４３号及び米国特許出願第２００２／０１２７７４３号に記載される。これらの参考文献に開示される従来のシステム、及び従来のシステムを製造するための従来の方法は、ビット線及びワード線を、ＭＴＪセル１１’に面していない３つの表面において軟磁性被覆層で覆う。図２に示される従来のメモリの大部分は図１に示される該当部分に類似であり、それゆえ類似の番号を付される。図２に示されるシステムは、従来のＭＴＪセル１１’、従来のワード線１０’及びビット線１２’を含む。従来のワード線１０’は２つの部分、すなわち銅コア１００１及び軟磁性被覆層１００２から構成される。同様に、従来のビット線１２’も２つの部分、すなわち銅コア１２０１及び軟磁性被覆層１２０２から構成される。
【０００８】
図１の設計に対して、軟磁性被覆層１００２及び１２０２は、Ｉ１及びＩ２に関連付けられる、ＭＴＪセル１１’への磁束を集中させることができ、ＭＴＪセル１１’に面していない表面上の磁界を減らすことができる。それゆえ、軟磁性被覆層１００２及び１２０２は、ＭＴＪセル１１’を構成するＭＴＪ上に磁束を集中させて、自由層１１０４のプログラミングをさらに容易にする。
【０００９】
この手法は理論的には良好に機能するが、それぞれ従来の線１０’及び１２’の垂直な側壁上にある軟磁性被覆層１００２及び１２０２の部分の磁気特性を制御するのが難しいことは当業者には容易に理解されよう。また、従来のワード線１０’及び従来のビット線１２’を形成する工程が複雑であることも当業者には理解されよう。被覆層１００２及び１２００２をそれぞれ含む従来のワード線１０’及び従来のビット線１２’を形成するには、約９回の薄膜堆積ステップ、５回のフォトリソグラフィステップ、６回のエッチングステップ及び１回の化学機械研磨（ＣＭＰ）ステップが必要になる。さらに、それらの工程はいずれも、他のＣＭＯＳ工程と共用することができない。ＣＭＰ工程、ならびにいくつかの薄膜堆積及びエッチング工程のような、工程のうちのいくつかは、所望の性能を達成するために厳密に制御される必要がある。それらのデバイスが製造されるウェーハ面は平坦ではなく、除去されることになる部分がトレンチ内の深いところにあるので、書込み線１０’及び１２’は、フォトリソグラフィ工程を適応させるために、かなり間隔をあけて配置される必要がある。結果として、線１０’及び１２’に軟磁性被覆層１２０２及び１００２が用いられる場合には、チップ上のメモリデバイスの密度及び容量が犠牲にされるであろう。この複雑な製造方法は、密度を高めるために縮小すること（scaling ）を非常に難しくする。したがって、縮小することができ、製造するのが容易であり、かつ高い書込み効率を提供する、ＭＲＡＭアーキテクチャを提供することが非常に望ましいであろう。
【００１０】
図１及び図２の両方に示される従来の設計の従来の書込み線１０、１０’、１２及び１２’の他の側面も縮小可能性を制限する。これらの従来の設計では、従来の書込み線１０、１０’、１２及び１２’は大抵の場合にアルミニウムあるいは銅のいずれかから形成される。アルミニウム及び銅の場合の電流密度の限界は概ね１×１０６Ａ／ｃｍ２以下である。線幅を狭くしてメモリ密度を高めると、エレクトロマイグレーションによって電流密度が制限されるので、縮小することが極めて難しくなる。
【００１１】
他の従来のシステムが種々の解決策を提案しようとしているが、それぞれ短所がある。
一例として、米国特許出願第２００２／００８０６４３号は、書込み動作後に、書込み線に逆方向電流を加えて、エレクトロマイグレーションを防ぐことを提案した。しかしながら、そのような従来の方法では、メモリの速度が低下し、さらに複雑になるので、性能が劣化する。したがって、書込み線を、エレクトロマイグレーションに関して信頼性が高い材料から形成し、それにより、メモリアレイの密度を高めるために容易に縮小できるようにすることも非常に望ましい。
【００１２】
より小さい、あるいはさらに効率が高いメモリにするために用いられる場合がある従来の細いビット線には短所がある。従来のビット線を細くすると、抵抗が高くなる。これは、メモリアレイ全体の性能に悪影響を及ぼす。しかしながら、数多くの従来の方法がこの問題を解決している。１つの一般的な方法は、メモリアレイ内の長いビット線を分割して、太い金属から形成されるグローバルビット線にし、これらのグローバルビット線を、細い金属から形成され、それゆえ高い抵抗を有するローカルビット線に接続することである。そのような設計の例は、特許文献１及び特許文献２に示されている。しかしながら、エレクトロマイグレーションのような、先に記載された他の問題は依然として解決されない。
【特許文献１】米国特許第６，３３５，８９０号
【特許文献２】米国特許出願第２００２／００３４１１７号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、製造をさらに容易にし、エレクトロマイグレーションに対する信頼性を改善する、縮小可能で、効率的で、しかも低電流の磁気メモリを提供するためのシステム及び方法が必要とされている。本発明はこうした要求に応えるものである。
【課題を解決するための手段】
【００１４】
本発明は、磁気メモリを提供するための方法及びシステムを提供する。磁気メモリは磁性素子を含む。磁性素子は、第１の書込み線及び第２の書込み線を用いて書き込まれ、第１の書込み線と第２の書込み線とが交差する場所に存在する。第２の書込み線は第１の書込み線に対して或る角度に向けられる。第２の書込み線の一部は絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層は磁性層と第２の書込み線との間に存在する。磁性層は軟磁性材料を含む。
【００１５】
本明細書に開示されるシステム及び方法によれば、本発明は、密度を高めるために縮小することができ、相対的に低い電流で書き込まれ、エレクトロマイグレーションに対する信頼性を高め、さらに製造するのが簡単な磁気メモリを提供する。
【発明を実施するための最良の形態】
【００１６】
本発明は磁気メモリの改善に関する。以下の説明は、当業者が本発明を実施及び使用できるようにするために提供され、特許出願及びその要件に即して提供される。好ましい実施形態に対する種々の変更は当業者には容易に明らかになり、本明細書の一般原理は他の実施形態にも適用することができる。したがって、本発明は図示される実施形態に限定されることを意図するわけではなく、本明細書に記載される原理及び特徴と矛盾しない最も広い範囲を与えられるべきである。
【００１７】
本特許出願の譲受人に譲渡された、「MRAM MEMORIES UTILIZING MAGNETIC WRITE LINES」という名称の同時係属の米国特許出願第６０／４３１，７４２号は、従来のＭＲＡＭデバイスにおいて直面する問題の多くに対処するＭＲＡＭアーキテクチャを記載する。本出願人は、先に記した同時係属の特許出願を参照して本明細書に援用する。図３は、先に記した同時係属の特許出願に記載される基本的な構造を含むＭＲＡＭ７０の一部の一実施形
態を示す。図３に示されるＭＲＡＭ７０は、好ましくはＭＴＪスタック９０である磁性素子９０と、基板８０内に形成される選択デバイス８１と、磁気書込み線８２と、ビット線８３と、導電性スタッド８７と、接続用スタッド９６と、グランド線９７とを含む。選択デバイス８１は、ゲート８４、ソース８５及びドレイン８６を含むＦＥＴトランジスタであることが好ましい。ＭＴＪスタックはさらに、固定された磁気ベクトル（図示せず）を有するピン止め層９２と、トンネル層９３と、変更可能な磁気ベクトル（図示せず）を有する自由層９４と、導電性キャッピング層９５とを備える。導電性キャッピング層９５は非磁性のスペーサ層９５であることが好ましい。ＭＴＪスタックは、シード層、及び好ましくは反強磁性層を含む複数の層（明示されない）を含む。
【００１８】
磁気書込み線８２は軟磁性材料を含み、非磁性スペーサ層９５によってＭＴＪスタック９０の自由層９４から分離される。一実施形態では、書込み線８３も磁性である。磁気書込み線８２は概ね、あるいは完全に軟磁性材料から構成されることが好ましい。さらに、少なくとも１つのコアは、被覆層とは対照的に、軟磁性層を含む。磁気書込み線８２と自由層９４との間の間隔が狭いことに起因して、自由層９４の磁気ベクトルは、磁気書込み線８２の磁気ベクトルに静磁気的に強く結合される。そのような静磁気結合は、自由層磁気ベクトルのための回転振幅を促進する。それゆえ、書込み効率が改善される。
【００１９】
先に記した同時係属の特許出願に記載されるＭＲＡＭアーキテクチャは、その意図された目的を果たすために良好に機能するが、依然として、ビット線８３の中に比較的大きな電流が用いられることは当業者には容易に理解されよう。さらに、製造も比較的複雑である。
【００２０】
したがって、高い書込み効率、縮小可能性、小さなセルサイズ及び低い書込み電流を提供しながら、それでも簡単なウェーハ工程で製造することができるＭＲＡＭアーキテクチャを提供することが非常に望ましい。
【００２１】
本発明は磁気メモリを提供するための方法及びシステムを提供する。磁気メモリは磁性素子を含む。磁性素子は第１の書込み線及び第２の書込み線を用いて書き込まれ、第１の書込み線と第２の書込み線が交差する場所に存在する。第２の書込み線は、第１の書込み線に対して或る角度に向けられる。第２の書込み線の少なくとも一部は絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層は磁性層と第２の書込み線の一部との間に存在する。磁性層は軟磁性材料であることが好ましい。
【００２２】
本発明は、特定のタイプの磁気メモリセル、特定の材料及び特定の素子構成に関して説明されるであろう。たとえば、本発明は例示的な磁気ランダムアクセスメモリ（ＭＲＡＭ）セルとの関連で説明されるであろう。しかしながら、本発明が任意の特定の磁気メモリデバイスに限定されないことは当業者には理解されよう。したがって、この方法及びシステムが実質的には、本発明と矛盾することのない他の磁気メモリセル、ならびに他の材料及び構成の場合にも有効に機能することは当業者には容易に理解されよう。代わりに、本発明は、他の磁気メモリデバイス、特に工程を簡単にし、セルサイズを縮小し、書込み効率を改善することが望ましい他の磁気メモリデバイスにも適用することができる。たとえば、ＭＴＪスタックは単一の磁性層を含むものとして説明されるが、他の材料、他の合金及び合成層を用いることも妨げられない。さらに、本発明は、金属酸化膜半導体（ＭＯＳ）デバイス及び磁気トンネル接合（ＭＴＪ）デバイスとの関連で説明されるが、本発明がそのようなデバイスに限定されないことは当業者には容易に理解されよう。代わりに、他の適当なデバイス、たとえばバイポーラ接合トランジスタデバイス及びスピンバルブ巨大磁気抵抗メモリ素子を、メモリアーキテクチャを変更して、あるいは変更することなく同じように用いることができる。本発明は、明確にするために、特定の配置及び向きの特定の線を参照するために、用語「ワード線」及び「ビット線」を用いて説明されることも当
業者には容易に理解されよう。しかしながら、これらの用語は参照するためだけに用いられており、書込み線の代わりに、他の名称を用いることができることは当業者には容易に理解されよう。
【００２３】
本発明による方法及びシステムをさらに詳細に例示するために、ここで、本発明によるＭＲＡＭ１００の一部の一実施形態を示す図４が参照される。ＭＲＡＭ１００は図３に示されるセル７０を基にすることが好ましい。図４に戻ると、ＭＲＡＭ１００は４つのセル１１０Ａ、１１０Ｂ、１４０Ａ及び１４０Ｂを含む。ＭＲＡＭセル１１０Ａ、１１０Ｂ、１４０Ａ及び１４０Ｂは磁性素子として従来のＭＴＪスタック１１を用いる。したがって、ＭＴＪスタック１１は、先に説明された層１１０１、ピン止め層１１０２、絶縁体１１０３及び自由層１１０４を含む。先に説明されたように、層１１０１は一般的にはシード層及びＡＦＭ層（明示されない）を含む。２つのＭＲＡＭセル１１０Ａ及び１１０Ｂを合わせて構造１１０が形成される。同様に、２つのＭＲＡＭセル１４０Ａ及び１４０Ｂを合わせて構造１４０が形成される。構造１４０は構造１１０に類似であるため、細かくは説明しない。代わりに、構造１１０を説明する。構造１１０及び１４０は誘電性プラグ１０４、１０６及び１０８によって絶縁される。
【００２４】
構造１１０は選択デバイス１１１を用いる。選択デバイスはドレイン１１２及び１１４と、ソース１１３と、ゲート１１５及び１１６とを備える。ソース１１３は金属プラグ１１７を介してグランド線１１８に接続される。金属プラグ１１９及び１２０が、ドレイン１１２及び１１４をそれぞれ磁性素子１１に接続する。
【００２５】
またＭＲＡＭ１００はワード線１２２と、書込みビット線１２６及び１２８とを備える。ワード線１２２は磁性ワード線であることが好ましい。したがって、磁性ワード線１２２は概ねＣｏ、Ｆｅ、Ｎｉあるいはその合金のような軟磁性材料から形成されることが好ましい。さらに、磁性ワード線１２２には、磁性層及び非磁性層を交互に重ねた、限定された構造を用いてもよい。書込みビット線１２６及び１２８は導電性である。さらに、異なる実施形態では、書込みビット線１２６及び１２８は磁性あるいは非磁性のいずれであってもよい。書込みビット線１２６及び１２８は磁性ワード線１２２から絶縁される。絶縁層１２４は書込みビット線１２６、１２８、１５６及び１５８を覆う。こうして、書込みビット線１２６は、その上側１２６Ａ及び側面１２６Ｃ、１２６Ｄ上に絶縁体を有する。同様に、書込みビット線１２８は、その上側１２８Ａ及び側面１２８Ｃ、１２８Ｄ上に絶縁体を有する。絶縁層１２４は書込みビット線１２６及び１２８を軟磁性層１３０から絶縁する。絶縁層１２４は、書込みビット線１２６及び１２８をワード線１２２から絶縁するようにも示される。しかしながら、書込みビット線１２６及び１２８をワード線１２２から絶縁する絶縁体１２４の下側の部分は、書込みビット線１２６及び１２８を磁性層１３０から絶縁する絶縁体１２４の上側の部分とは個別に形成され、異なる材料を用いることができることは当業者には容易に理解されよう。絶縁層１２４は１つあるいは複数の誘電性材料から形成されることが好ましい。好ましい実施形態では、絶縁層１２４は、酸化アルミニウム、酸化シリコンあるいは他の酸化物のような誘電性材料から形成される。磁性層１３０は、ニッケル、コバルト、鉄あるいはその合金のような軟磁性材料から形成される。
【００２６】
動作時に、ビット線１２６及び１２８の中の書込み電流がそれぞれ線１２６及び１２８の周囲に磁界を生成する。ビット線１２６の表面１２６Ａ、１２６Ｂ及び１２６Ｃ上にある軟磁性層１３０の部分は、ビット線１２６の１２６Ａ、１２６Ｂ及び１２６Ｃの３つの表面を磁気的に短絡させる。同様に、ビット線１２８の表面１２８Ａ、１２８Ｂ及び１２８Ｃ上にある軟磁性層１３０の部分は、ビット線１２８の１２８Ａ、１２８Ｂ及び１２８Ｃの３つの表面を磁気的に短絡させる。結果として、磁束は、ビット線１２６及び１２８の下にある空間内、及びＭＴＪスタック１１の自由層１１０４上に集中する。言い換える
と、表面１２６Ａ、１２６Ｂ、１２６Ｃ、１２８Ａ、１２８Ｂ、１２８Ｃ上にある軟磁性層１３０の部分は、線１２６及び１２８の他の部分の周囲の磁界を低減することにより、書込みビット線１２６及び１２８の下にある空間内、及び自由層１１０４の近傍の磁界を高める。結果として、書込み線８３の書込み効率が改善される。
【００２７】
構造１４０は、構造１１０と同じように機能する。したがって、それらの構造は同じように番号を付される。したがって、構造１４０は、ドレイン１４２及び１４４と、ソース１４３と、ゲート１５５及び１５６とを含む選択デバイス１４１を含む。ソース１４３は、金属プラグ１４７を介してグランド線１４８に接続される。金属プラグ１４９及び１５０は、ドレイン１４２及び１４４をそれぞれ磁性素子１１に接続する。また構造１４０はワード線１２２と、書込みビット線１５６及び１５８とを用いる。書込みビット線１５６及び１５８は導電性である。書込みビット線１５６及び１５８は磁性にすることができる。書込みビット線１５６及び１５８は磁性ワード線１２２から絶縁される。磁性層１２４は書込みビット線１５６及び１５８を覆う。したがって、書込みビット線１５６は、その上側１５６Ａ及びその側面１５６Ｃ、１５６Ｄ上に絶縁体を有する。同様に、書込みビット線１５８は、その上側１５８Ａ及びその側面１５８Ｃ、１５８Ｄ上に絶縁体を有する。絶縁層１２４は書込みビット線１５６及び１５８を軟磁性層１３０から絶縁する。絶縁層１２４は、書込みビット線１５６及び１５８をワード線１２２から絶縁するようにも示される。ビット線１５６及び１５８はそれぞれ書込みビット線１２６及び１２８と同じように動作する。したがって、書込み線１２６、１２８、１５６及び１５８の書込み効率が改善される。
【００２８】
軟磁性層１３０は、絶縁層１２４によってビット線１２６、１２８、１５６及び１５８から電気的に絶縁される。ビット線１２６、１２８、１５６及び１５８への電気的な短絡を生じることなく、全てのビット線１２６、１２８、１５６及び１５８に対してただ１つの軟磁性層１３０を用いることができる。結果として、軟磁性層１３０は、ビット線１２６、１２８、１５６及び１５８を互いから絶縁するためにパターニングされる必要はない。したがって、ＭＲＡＭ１００は製造するのがはるかに簡単になる。先に説明されたように、図２に示される軟磁性被覆層１００２及び１２０２をパターニングするために、フォトリソグラフィ及びエッチング工程が用いられる。ＭＲＡＭ１００の場合、これらの工程のうちの少なくともいくつかを用いる必要はなく、それにより製造するのが簡単である。さらに、製造が簡単になり、トレンチ内の材料を除去して、軟磁性層１３０を形成する必要がないので、書込み線１２６、１２８、１５６及び１５８は、フォトリソグラフィ工程に適応させるために、かなりの間隔をあけて配置される必要はない。結果として、チップ上のメモリデバイスの密度及び容量が改善されるであろう。
【００２９】
図５Ａは、本発明によるＭＲＡＭ２００の一部の第２の実施形態を示す。図５Ｂは、本発明によるＭＲＡＭ２００の一部の第２の実施形態の断面図を示す。図５Ａ及び図５Ｂを参照すると、ＭＲＡＭ２００は選択デバイス２０８及び２１０を含み、それらのデバイスはＣＭＯＳトランジスタであることが好ましい。構造２１０は、基板２０２内の誘電性トレンチ２０４及び２０６を用いて、類似の構造から分離される。構造２００は２つのＭＴＪスタック１１を用いる２つのメモリセルを含む。ＣＭＯＳトランジスタ２１０は、ソース２１３、ドレイン２１２及びゲート２１５を含む。ＣＭＯＳトランジスタ２０８は、ソース２１３、ドレイン２１４及びゲート２１７を含む。金属プラグ２１６がソース２１３をグランド導体２１８に接続する。金属プラグ２１９及び２２０がドレイン２１２及び２１４をそれぞれ、ＭＴＪスタック１１のためのボトム電極２２３及び２２４に接続する。書込みビット線２２１及び２２２はＭＴＪスタック１１の下に存在する。書込みワード線２２６はビット線２２１及び２２２に対して或る角度に向けられる。ＭＲＡＭ２００は絶縁層２２６及び軟磁性層２２８も含む。絶縁層２２６及び軟磁性層２２８はそれぞれ、図４に示される層１２４及び１３０に対応する。図５Ａ及び図５Ｂに戻ると、絶縁層２２６
及び軟磁性層２２８は、絶縁層１２４及び軟磁性層１３０と同じように機能する。詳細には、絶縁層２２６は書込みワード線２２５及び２３４の側面及び上側に存在する。軟磁性層２２８は、絶縁層２２６を用いて、書込みワード線２２５及び２３４から絶縁される。軟磁性層２２８は磁束を線２２５及び２３４の下に集中させる。言い換えると、線２２５及び２３４の表面上にある軟磁性層２２８の部分は、線２２５及び２３４の他の部分の周囲の磁界を低減することにより、書込みビット線２２５及び２３４の下にある空間内、及び自由層１１０３の近傍の磁界を高める。したがって、書込み線２２５の書込み効率が改善される。
【００３０】
さらに、軟磁性層２２８は、絶縁層２２６によってワード線２２５及び２３４から絶縁される。したがって、ワード線２２５及び２３４への電気的な短絡を生じることなく、全てのワード線２２５及び２３４に対してただ１つの軟磁性層２２８を用いることができる。結果として、軟磁性層２２８は、ワード線を互いから絶縁するためにパターニングされる必要はない。それゆえ、ＭＲＡＭ２００は製造するのがはるかに簡単である。さらに、製造が簡単になるので、ワード線２２５及び２３４は、フォトリソグラフィ工程に適応させるために、かなりの間隔をあけて配置される必要はない。結果として、チップ上のメモリデバイスの密度及び容量が改善されるであろう。
【００３１】
図６は、本発明によるＭＲＡＭ１００あるいは２００を提供するための本発明による方法３００の一実施形態の上位の流れ図を示す。明確にするために、その方法３００はＭＲＡＭ１００あるいは２００との関連で説明される。しかしながら、方法３００を用いて、本発明による他のＭＲＡＭを製造することもできる。方法３００は、選択デバイス１１１及び１４１あるいは２０８及び２１０のような、デバイスの下部構造が配設された後に開始する。ステップ３０２によって、第１の組の書込み線が配設される。好ましい実施形態では、ステップ３０２はＭＴＪスタック１１上に書込み線１２２を配設する。しかしながら、別の実施形態では、ステップ３０２は、ＭＴＪスタック１１の下に、線２２１及び２２２のような書込み線を配設する。ステップ３０４によって、磁気メモリ素子が配設される。ステップ３０４はＭＴＪスタック１１を配設することが好ましい。ステップ３０４は、その磁性素子が書込み線２２１及び２２２の上に配設されるか、書込み線１２２の下に配設されるかによって、ステップ３０２の前あるいは後に実行することができる。
【００３２】
ステップ３０６によって、線１２６及び１２８あるいは２２５及び２３４のような第２の組の線が配設される。第２の組の線は第１の組の書込み線に対して或る角度に向けられる。ステップ３０４において配設される磁気メモリ素子は、第１の組の書込み線と第２の組の書込み線とが交差する場所に存在する。一実施形態では、ステップ３０６はアルミニウム線を配設することを含む。
【００３３】
ステップ３０８によって、層１２４あるいは２２６のような絶縁層が第２の組の線上に配設される。絶縁層は、第２の組の書込み線の上側及び少なくとも１つの側面を包囲する。絶縁層によって書込み線の両方の側面が覆われることが好ましい。全ての表面を良好に覆い、かつ十分に薄い厚みを保持するために、ステップ３０８に化学気相成長（ＣＶＤ）あるいは原子層化学気相成長（ＡＬＣＶＤ）を用いることができる。ステップ３０８においてＡＬＣＶＤ工程が用いられる場合には、絶縁薄膜が３０ｎｍ程度の薄さであっても、電気的な絶縁を達成することができる。さらに、第２の組の線がアルミニウムである場合には、ステップ３０８を簡単にすることができる。好ましくは薄膜堆積、フォトリソグラフィ及びエッチングを用いて、ステップ３０６において線が製造された後に、ステップ３０８の一部として、酸化工程を実行することができる、酸化工程は、アルミニウム線の表面層を、非常に良好な誘電性材料であるＡｌ２Ｏ３に変化させることができる。Ａｌ２Ｏ３のこの層は、その下側部分を除いて、絶縁層１２４のために用いることができる。アルミニウムを酸素雰囲気、あるいは酸素を含むプラズマチャンバにおいて曝露することを含
む、アルミニウム酸化の数多くの手段がある。ステップ３０８のために、ＭＴＪデバイスのトンネル層を酸化するために用いられる工程を変更することができる。ステップ３０８において製造することができるＡｌ２Ｏ３層の厚みは非常に薄くすることができ、それでも、非常に良好な均一性及び絶縁性が提供される。たとえば、ＭＴＪデバイスのトンネル層の厚みは一般的に３ｎｍ未満であり、かなり高い抵抗を達成することができる。
【００３４】
ステップ３０８において絶縁薄膜を堆積した後に、ステップ３１０によって、磁性層が配設される。ステップ３１０を用いて、軟磁性層１３０あるいは２２０を形成することが好ましい。その磁性層と第２の書込み線との間に絶縁層が存在する。その磁性層は軟磁性材料を含む。軟磁性層１３０あるいは２２０は、好ましくは２〜５０ｎｍの厚みを有し、物理気相成長（ＰＶＤ）あるいはＣＶＤのいずれかによってステップ３１０において堆積されることが好ましく、それにより書込み線製造工程が終了する。軟磁性被覆層を設けるために先行技術において必要とされるフォトリソグラフィ及びエッチング工程を省くことができるので、ウェーハ工程のコストが削減される。さらに、書込み線のための軟磁性被覆層を導入することによって、チップ上のメモリデバイスの密度及び容量が低下することがない。こうして、方法３００を用いて、ＭＲＡＭ１００及び／又は２００を比較的簡単に提供することができる。
【００３５】
改善された磁気メモリのための方法及びシステムが開示されてきた。本発明は図示される実施形態に従って説明されてきたが、それらの実施形態に対して変更を行うことができ、それらの変更も本発明の精神及び範囲内にあることは当業者には容易に理解されよう。したがって、添付の特許請求の範囲の精神及び範囲から逸脱することなく、当業者は数多くの変更を行うことができる。
【図面の簡単な説明】
【００３６】
【図１】ビット線とワード線が交差する場所に配置されるＭＴＪセルを含む従来の磁気メモリの一部を立体的に示す斜視図。
【図２】ビット線とワード線が交差する場所に配置されるＭＴＪセルを含み、ビット線及びワード線が書込み効率を改善するための磁性被覆を有する、従来の磁気メモリの一部を立体的に示す斜視図。
【図３】ＭＴＪ ＭＲＡＭセルを含むアーキテクチャの断面図。
【図４】本発明によるＭＲＡＭの一部の一実施形態を示す断面図。
【図５Ａ】本発明によるＭＲＡＭの一部の第２の実施形態を示す断面図。
【図５Ｂ】本発明によるＭＲＡＭの一部の第２の実施形態の断面図。
【図６】本発明によるＭＲＡＭデバイスを提供するための本発明による方法の一実施形態の上位の流れ図。
【技術分野】
【０００１】
本発明は磁気メモリに関し、より詳細には、セルサイズを縮小し、製造工程を簡単にし、信頼性を改善し、プログラミング効率を高めることができる、不揮発性磁気ランダムアクセスメモリ（ＭＲＡＭ）のための書込み線を提供するための方法及びシステムに関する。
【背景技術】
【０００２】
最近、ＭＲＡＭを不揮発性及び揮発性両方のメモリに適用できる可能性があることによって、薄膜磁気ランダムアクセスメモリ（ＭＲＡＭ）への関心が再び高まっている。図１は、従来のＭＲＡＭ１の一部を示す。従来のＭＲＡＭは、従来の直交する導線１０及び１２と、従来の磁気記憶セル１１と、従来のトランジスタ１３とを備える。従来のＭＲＡＭ１は、従来の磁気トンネル接合（ＭＴＪ）スタック１１をメモリセルとして利用する。従来のＭＴＪスタック１１を利用することにより、集積密度が高く、高速で、読出し電力が低く、ソフトエラーレート（ＳＥＲ）に耐えるＭＲＡＭセルを設計できるようになる。導線１０及び１２は、磁気記憶デバイス１１にデータを書き込むために用いられる。ＭＴＪスタック１１は１０と１２とが交差する場所でその間に配置される。従来の導線１０及び１２はそれぞれ従来のワード線１０及び従来のビット線１２と呼ばれる。しかしながら、その名称は入れ替えることができる。行線、列線、ディジット線及びデータ線のような他の名称が用いられる場合もある。
【０００３】
従来のＭＴＪスタック１１は主に、変更可能な磁気ベクトル（明示されない）を有する自由層１１０４と、固定された磁気ベクトル（明示されない）を有するピン止め層１１０２と、２つの磁性層１１０４と１１０２との間にある絶縁体１１０３とを備える。絶縁体１１０３は典型的には、磁性層１１０２と１１０４との間で電荷キャリアが突き抜けられるほど十分に薄い厚みを有する。層１１０１は通常、シード層及び、ピン止めされた磁性層に強く結合される反強磁性層からなる複合層である。
【０００４】
従来のＭＴＪスタック１１に磁界をかけることにより、従来のＭＴＪスタック１１にデータが記憶される。かけられる磁界は、自由層１１０４の変更可能な磁気ベクトルを選択された向きに動かすように選択された方向を有する。書込み中に、従来のビット線１２の中に流れる電流Ｉ１及び従来のワード線１０に中に流れる電流Ｉ２によって、自由層１１０４において２つの磁界が生成される。電流Ｉ１及びＩ２によって生成される磁界に応答して、自由層１１０４の磁気ベクトルが、或る特定の安定した方向に向けられる。この方向は、Ｉ１及びＩ２の方向及び大きさ、ならびに自由層１１０４の特性及び形状による。一般的に、０を書き込むには、Ｉ１あるいはＩ２のいずれかを、１を書き込むときとは異なる方向に向ける必要がある。典型的には、向きを揃えられた場合には、論理１あるいは論理０を表すことができ、一方、向きを揃えられていない場合にはその反対、すなわち、それぞれ論理０あるいは論理１である。
【０００５】
記憶されたデータは、従来のＭＴＪセルを通して、一方の磁性層から他方の磁性層に電流を流すことにより読み出される、あるいは読み取られる。読出し中に、従来のトランジスタ１３がオンされ、従来のＭＴＪセルの中に小さなトンネル電流が流れる。従来のＭＴＪセル１１の中に流れる電流の量あるいは従来のＭＴＪセル１１の両端での電圧降下を測定して、メモリセルの状態を判定する。設計によっては、従来のトランジスタ１３はダイオードによって置き換えられるか、あるいは完全に省かれる場合もあり、その場合には従来のＭＴＪセル１１が従来のワード線１０と直に接触する。
【０００６】
上記の従来のＭＴＪセル１１は従来のワード線１０及び従来のビット線１２を用いて書き込まれることができるが、Ｉ１及びＩ２の振幅が大部分の設計の場合に数ミリアンペア程度であることは当業者には容易に理解されよう。それゆえ、多くのメモリの応用形態の場合に、書込み電流が小さいほど望ましいことも当業者には理解されよう。
【０００７】
図２は、さらに小さな書込み電流を有する従来の磁気メモリ１’の一部を示す。類似のシステムが米国特許第５，６５９，４９９号、米国特許第５，９４０，３１９号、米国特許第６，２１１，０９０号、米国特許第６，１５３，４４３号及び米国特許出願第２００２／０１２７７４３号に記載される。これらの参考文献に開示される従来のシステム、及び従来のシステムを製造するための従来の方法は、ビット線及びワード線を、ＭＴＪセル１１’に面していない３つの表面において軟磁性被覆層で覆う。図２に示される従来のメモリの大部分は図１に示される該当部分に類似であり、それゆえ類似の番号を付される。図２に示されるシステムは、従来のＭＴＪセル１１’、従来のワード線１０’及びビット線１２’を含む。従来のワード線１０’は２つの部分、すなわち銅コア１００１及び軟磁性被覆層１００２から構成される。同様に、従来のビット線１２’も２つの部分、すなわち銅コア１２０１及び軟磁性被覆層１２０２から構成される。
【０００８】
図１の設計に対して、軟磁性被覆層１００２及び１２０２は、Ｉ１及びＩ２に関連付けられる、ＭＴＪセル１１’への磁束を集中させることができ、ＭＴＪセル１１’に面していない表面上の磁界を減らすことができる。それゆえ、軟磁性被覆層１００２及び１２０２は、ＭＴＪセル１１’を構成するＭＴＪ上に磁束を集中させて、自由層１１０４のプログラミングをさらに容易にする。
【０００９】
この手法は理論的には良好に機能するが、それぞれ従来の線１０’及び１２’の垂直な側壁上にある軟磁性被覆層１００２及び１２０２の部分の磁気特性を制御するのが難しいことは当業者には容易に理解されよう。また、従来のワード線１０’及び従来のビット線１２’を形成する工程が複雑であることも当業者には理解されよう。被覆層１００２及び１２００２をそれぞれ含む従来のワード線１０’及び従来のビット線１２’を形成するには、約９回の薄膜堆積ステップ、５回のフォトリソグラフィステップ、６回のエッチングステップ及び１回の化学機械研磨（ＣＭＰ）ステップが必要になる。さらに、それらの工程はいずれも、他のＣＭＯＳ工程と共用することができない。ＣＭＰ工程、ならびにいくつかの薄膜堆積及びエッチング工程のような、工程のうちのいくつかは、所望の性能を達成するために厳密に制御される必要がある。それらのデバイスが製造されるウェーハ面は平坦ではなく、除去されることになる部分がトレンチ内の深いところにあるので、書込み線１０’及び１２’は、フォトリソグラフィ工程を適応させるために、かなり間隔をあけて配置される必要がある。結果として、線１０’及び１２’に軟磁性被覆層１２０２及び１００２が用いられる場合には、チップ上のメモリデバイスの密度及び容量が犠牲にされるであろう。この複雑な製造方法は、密度を高めるために縮小すること（scaling ）を非常に難しくする。したがって、縮小することができ、製造するのが容易であり、かつ高い書込み効率を提供する、ＭＲＡＭアーキテクチャを提供することが非常に望ましいであろう。
【００１０】
図１及び図２の両方に示される従来の設計の従来の書込み線１０、１０’、１２及び１２’の他の側面も縮小可能性を制限する。これらの従来の設計では、従来の書込み線１０、１０’、１２及び１２’は大抵の場合にアルミニウムあるいは銅のいずれかから形成される。アルミニウム及び銅の場合の電流密度の限界は概ね１×１０６Ａ／ｃｍ２以下である。線幅を狭くしてメモリ密度を高めると、エレクトロマイグレーションによって電流密度が制限されるので、縮小することが極めて難しくなる。
【００１１】
他の従来のシステムが種々の解決策を提案しようとしているが、それぞれ短所がある。
一例として、米国特許出願第２００２／００８０６４３号は、書込み動作後に、書込み線に逆方向電流を加えて、エレクトロマイグレーションを防ぐことを提案した。しかしながら、そのような従来の方法では、メモリの速度が低下し、さらに複雑になるので、性能が劣化する。したがって、書込み線を、エレクトロマイグレーションに関して信頼性が高い材料から形成し、それにより、メモリアレイの密度を高めるために容易に縮小できるようにすることも非常に望ましい。
【００１２】
より小さい、あるいはさらに効率が高いメモリにするために用いられる場合がある従来の細いビット線には短所がある。従来のビット線を細くすると、抵抗が高くなる。これは、メモリアレイ全体の性能に悪影響を及ぼす。しかしながら、数多くの従来の方法がこの問題を解決している。１つの一般的な方法は、メモリアレイ内の長いビット線を分割して、太い金属から形成されるグローバルビット線にし、これらのグローバルビット線を、細い金属から形成され、それゆえ高い抵抗を有するローカルビット線に接続することである。そのような設計の例は、特許文献１及び特許文献２に示されている。しかしながら、エレクトロマイグレーションのような、先に記載された他の問題は依然として解決されない。
【特許文献１】米国特許第６，３３５，８９０号
【特許文献２】米国特許出願第２００２／００３４１１７号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、製造をさらに容易にし、エレクトロマイグレーションに対する信頼性を改善する、縮小可能で、効率的で、しかも低電流の磁気メモリを提供するためのシステム及び方法が必要とされている。本発明はこうした要求に応えるものである。
【課題を解決するための手段】
【００１４】
本発明は、磁気メモリを提供するための方法及びシステムを提供する。磁気メモリは磁性素子を含む。磁性素子は、第１の書込み線及び第２の書込み線を用いて書き込まれ、第１の書込み線と第２の書込み線とが交差する場所に存在する。第２の書込み線は第１の書込み線に対して或る角度に向けられる。第２の書込み線の一部は絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層は磁性層と第２の書込み線との間に存在する。磁性層は軟磁性材料を含む。
【００１５】
本明細書に開示されるシステム及び方法によれば、本発明は、密度を高めるために縮小することができ、相対的に低い電流で書き込まれ、エレクトロマイグレーションに対する信頼性を高め、さらに製造するのが簡単な磁気メモリを提供する。
【発明を実施するための最良の形態】
【００１６】
本発明は磁気メモリの改善に関する。以下の説明は、当業者が本発明を実施及び使用できるようにするために提供され、特許出願及びその要件に即して提供される。好ましい実施形態に対する種々の変更は当業者には容易に明らかになり、本明細書の一般原理は他の実施形態にも適用することができる。したがって、本発明は図示される実施形態に限定されることを意図するわけではなく、本明細書に記載される原理及び特徴と矛盾しない最も広い範囲を与えられるべきである。
【００１７】
本特許出願の譲受人に譲渡された、「MRAM MEMORIES UTILIZING MAGNETIC WRITE LINES」という名称の同時係属の米国特許出願第６０／４３１，７４２号は、従来のＭＲＡＭデバイスにおいて直面する問題の多くに対処するＭＲＡＭアーキテクチャを記載する。本出願人は、先に記した同時係属の特許出願を参照して本明細書に援用する。図３は、先に記した同時係属の特許出願に記載される基本的な構造を含むＭＲＡＭ７０の一部の一実施形
態を示す。図３に示されるＭＲＡＭ７０は、好ましくはＭＴＪスタック９０である磁性素子９０と、基板８０内に形成される選択デバイス８１と、磁気書込み線８２と、ビット線８３と、導電性スタッド８７と、接続用スタッド９６と、グランド線９７とを含む。選択デバイス８１は、ゲート８４、ソース８５及びドレイン８６を含むＦＥＴトランジスタであることが好ましい。ＭＴＪスタックはさらに、固定された磁気ベクトル（図示せず）を有するピン止め層９２と、トンネル層９３と、変更可能な磁気ベクトル（図示せず）を有する自由層９４と、導電性キャッピング層９５とを備える。導電性キャッピング層９５は非磁性のスペーサ層９５であることが好ましい。ＭＴＪスタックは、シード層、及び好ましくは反強磁性層を含む複数の層（明示されない）を含む。
【００１８】
磁気書込み線８２は軟磁性材料を含み、非磁性スペーサ層９５によってＭＴＪスタック９０の自由層９４から分離される。一実施形態では、書込み線８３も磁性である。磁気書込み線８２は概ね、あるいは完全に軟磁性材料から構成されることが好ましい。さらに、少なくとも１つのコアは、被覆層とは対照的に、軟磁性層を含む。磁気書込み線８２と自由層９４との間の間隔が狭いことに起因して、自由層９４の磁気ベクトルは、磁気書込み線８２の磁気ベクトルに静磁気的に強く結合される。そのような静磁気結合は、自由層磁気ベクトルのための回転振幅を促進する。それゆえ、書込み効率が改善される。
【００１９】
先に記した同時係属の特許出願に記載されるＭＲＡＭアーキテクチャは、その意図された目的を果たすために良好に機能するが、依然として、ビット線８３の中に比較的大きな電流が用いられることは当業者には容易に理解されよう。さらに、製造も比較的複雑である。
【００２０】
したがって、高い書込み効率、縮小可能性、小さなセルサイズ及び低い書込み電流を提供しながら、それでも簡単なウェーハ工程で製造することができるＭＲＡＭアーキテクチャを提供することが非常に望ましい。
【００２１】
本発明は磁気メモリを提供するための方法及びシステムを提供する。磁気メモリは磁性素子を含む。磁性素子は第１の書込み線及び第２の書込み線を用いて書き込まれ、第１の書込み線と第２の書込み線が交差する場所に存在する。第２の書込み線は、第１の書込み線に対して或る角度に向けられる。第２の書込み線の少なくとも一部は絶縁層によって覆われる。磁性層が絶縁層の一部を覆う。絶縁層は磁性層と第２の書込み線の一部との間に存在する。磁性層は軟磁性材料であることが好ましい。
【００２２】
本発明は、特定のタイプの磁気メモリセル、特定の材料及び特定の素子構成に関して説明されるであろう。たとえば、本発明は例示的な磁気ランダムアクセスメモリ（ＭＲＡＭ）セルとの関連で説明されるであろう。しかしながら、本発明が任意の特定の磁気メモリデバイスに限定されないことは当業者には理解されよう。したがって、この方法及びシステムが実質的には、本発明と矛盾することのない他の磁気メモリセル、ならびに他の材料及び構成の場合にも有効に機能することは当業者には容易に理解されよう。代わりに、本発明は、他の磁気メモリデバイス、特に工程を簡単にし、セルサイズを縮小し、書込み効率を改善することが望ましい他の磁気メモリデバイスにも適用することができる。たとえば、ＭＴＪスタックは単一の磁性層を含むものとして説明されるが、他の材料、他の合金及び合成層を用いることも妨げられない。さらに、本発明は、金属酸化膜半導体（ＭＯＳ）デバイス及び磁気トンネル接合（ＭＴＪ）デバイスとの関連で説明されるが、本発明がそのようなデバイスに限定されないことは当業者には容易に理解されよう。代わりに、他の適当なデバイス、たとえばバイポーラ接合トランジスタデバイス及びスピンバルブ巨大磁気抵抗メモリ素子を、メモリアーキテクチャを変更して、あるいは変更することなく同じように用いることができる。本発明は、明確にするために、特定の配置及び向きの特定の線を参照するために、用語「ワード線」及び「ビット線」を用いて説明されることも当
業者には容易に理解されよう。しかしながら、これらの用語は参照するためだけに用いられており、書込み線の代わりに、他の名称を用いることができることは当業者には容易に理解されよう。
【００２３】
本発明による方法及びシステムをさらに詳細に例示するために、ここで、本発明によるＭＲＡＭ１００の一部の一実施形態を示す図４が参照される。ＭＲＡＭ１００は図３に示されるセル７０を基にすることが好ましい。図４に戻ると、ＭＲＡＭ１００は４つのセル１１０Ａ、１１０Ｂ、１４０Ａ及び１４０Ｂを含む。ＭＲＡＭセル１１０Ａ、１１０Ｂ、１４０Ａ及び１４０Ｂは磁性素子として従来のＭＴＪスタック１１を用いる。したがって、ＭＴＪスタック１１は、先に説明された層１１０１、ピン止め層１１０２、絶縁体１１０３及び自由層１１０４を含む。先に説明されたように、層１１０１は一般的にはシード層及びＡＦＭ層（明示されない）を含む。２つのＭＲＡＭセル１１０Ａ及び１１０Ｂを合わせて構造１１０が形成される。同様に、２つのＭＲＡＭセル１４０Ａ及び１４０Ｂを合わせて構造１４０が形成される。構造１４０は構造１１０に類似であるため、細かくは説明しない。代わりに、構造１１０を説明する。構造１１０及び１４０は誘電性プラグ１０４、１０６及び１０８によって絶縁される。
【００２４】
構造１１０は選択デバイス１１１を用いる。選択デバイスはドレイン１１２及び１１４と、ソース１１３と、ゲート１１５及び１１６とを備える。ソース１１３は金属プラグ１１７を介してグランド線１１８に接続される。金属プラグ１１９及び１２０が、ドレイン１１２及び１１４をそれぞれ磁性素子１１に接続する。
【００２５】
またＭＲＡＭ１００はワード線１２２と、書込みビット線１２６及び１２８とを備える。ワード線１２２は磁性ワード線であることが好ましい。したがって、磁性ワード線１２２は概ねＣｏ、Ｆｅ、Ｎｉあるいはその合金のような軟磁性材料から形成されることが好ましい。さらに、磁性ワード線１２２には、磁性層及び非磁性層を交互に重ねた、限定された構造を用いてもよい。書込みビット線１２６及び１２８は導電性である。さらに、異なる実施形態では、書込みビット線１２６及び１２８は磁性あるいは非磁性のいずれであってもよい。書込みビット線１２６及び１２８は磁性ワード線１２２から絶縁される。絶縁層１２４は書込みビット線１２６、１２８、１５６及び１５８を覆う。こうして、書込みビット線１２６は、その上側１２６Ａ及び側面１２６Ｃ、１２６Ｄ上に絶縁体を有する。同様に、書込みビット線１２８は、その上側１２８Ａ及び側面１２８Ｃ、１２８Ｄ上に絶縁体を有する。絶縁層１２４は書込みビット線１２６及び１２８を軟磁性層１３０から絶縁する。絶縁層１２４は、書込みビット線１２６及び１２８をワード線１２２から絶縁するようにも示される。しかしながら、書込みビット線１２６及び１２８をワード線１２２から絶縁する絶縁体１２４の下側の部分は、書込みビット線１２６及び１２８を磁性層１３０から絶縁する絶縁体１２４の上側の部分とは個別に形成され、異なる材料を用いることができることは当業者には容易に理解されよう。絶縁層１２４は１つあるいは複数の誘電性材料から形成されることが好ましい。好ましい実施形態では、絶縁層１２４は、酸化アルミニウム、酸化シリコンあるいは他の酸化物のような誘電性材料から形成される。磁性層１３０は、ニッケル、コバルト、鉄あるいはその合金のような軟磁性材料から形成される。
【００２６】
動作時に、ビット線１２６及び１２８の中の書込み電流がそれぞれ線１２６及び１２８の周囲に磁界を生成する。ビット線１２６の表面１２６Ａ、１２６Ｂ及び１２６Ｃ上にある軟磁性層１３０の部分は、ビット線１２６の１２６Ａ、１２６Ｂ及び１２６Ｃの３つの表面を磁気的に短絡させる。同様に、ビット線１２８の表面１２８Ａ、１２８Ｂ及び１２８Ｃ上にある軟磁性層１３０の部分は、ビット線１２８の１２８Ａ、１２８Ｂ及び１２８Ｃの３つの表面を磁気的に短絡させる。結果として、磁束は、ビット線１２６及び１２８の下にある空間内、及びＭＴＪスタック１１の自由層１１０４上に集中する。言い換える
と、表面１２６Ａ、１２６Ｂ、１２６Ｃ、１２８Ａ、１２８Ｂ、１２８Ｃ上にある軟磁性層１３０の部分は、線１２６及び１２８の他の部分の周囲の磁界を低減することにより、書込みビット線１２６及び１２８の下にある空間内、及び自由層１１０４の近傍の磁界を高める。結果として、書込み線８３の書込み効率が改善される。
【００２７】
構造１４０は、構造１１０と同じように機能する。したがって、それらの構造は同じように番号を付される。したがって、構造１４０は、ドレイン１４２及び１４４と、ソース１４３と、ゲート１５５及び１５６とを含む選択デバイス１４１を含む。ソース１４３は、金属プラグ１４７を介してグランド線１４８に接続される。金属プラグ１４９及び１５０は、ドレイン１４２及び１４４をそれぞれ磁性素子１１に接続する。また構造１４０はワード線１２２と、書込みビット線１５６及び１５８とを用いる。書込みビット線１５６及び１５８は導電性である。書込みビット線１５６及び１５８は磁性にすることができる。書込みビット線１５６及び１５８は磁性ワード線１２２から絶縁される。磁性層１２４は書込みビット線１５６及び１５８を覆う。したがって、書込みビット線１５６は、その上側１５６Ａ及びその側面１５６Ｃ、１５６Ｄ上に絶縁体を有する。同様に、書込みビット線１５８は、その上側１５８Ａ及びその側面１５８Ｃ、１５８Ｄ上に絶縁体を有する。絶縁層１２４は書込みビット線１５６及び１５８を軟磁性層１３０から絶縁する。絶縁層１２４は、書込みビット線１５６及び１５８をワード線１２２から絶縁するようにも示される。ビット線１５６及び１５８はそれぞれ書込みビット線１２６及び１２８と同じように動作する。したがって、書込み線１２６、１２８、１５６及び１５８の書込み効率が改善される。
【００２８】
軟磁性層１３０は、絶縁層１２４によってビット線１２６、１２８、１５６及び１５８から電気的に絶縁される。ビット線１２６、１２８、１５６及び１５８への電気的な短絡を生じることなく、全てのビット線１２６、１２８、１５６及び１５８に対してただ１つの軟磁性層１３０を用いることができる。結果として、軟磁性層１３０は、ビット線１２６、１２８、１５６及び１５８を互いから絶縁するためにパターニングされる必要はない。したがって、ＭＲＡＭ１００は製造するのがはるかに簡単になる。先に説明されたように、図２に示される軟磁性被覆層１００２及び１２０２をパターニングするために、フォトリソグラフィ及びエッチング工程が用いられる。ＭＲＡＭ１００の場合、これらの工程のうちの少なくともいくつかを用いる必要はなく、それにより製造するのが簡単である。さらに、製造が簡単になり、トレンチ内の材料を除去して、軟磁性層１３０を形成する必要がないので、書込み線１２６、１２８、１５６及び１５８は、フォトリソグラフィ工程に適応させるために、かなりの間隔をあけて配置される必要はない。結果として、チップ上のメモリデバイスの密度及び容量が改善されるであろう。
【００２９】
図５Ａは、本発明によるＭＲＡＭ２００の一部の第２の実施形態を示す。図５Ｂは、本発明によるＭＲＡＭ２００の一部の第２の実施形態の断面図を示す。図５Ａ及び図５Ｂを参照すると、ＭＲＡＭ２００は選択デバイス２０８及び２１０を含み、それらのデバイスはＣＭＯＳトランジスタであることが好ましい。構造２１０は、基板２０２内の誘電性トレンチ２０４及び２０６を用いて、類似の構造から分離される。構造２００は２つのＭＴＪスタック１１を用いる２つのメモリセルを含む。ＣＭＯＳトランジスタ２１０は、ソース２１３、ドレイン２１２及びゲート２１５を含む。ＣＭＯＳトランジスタ２０８は、ソース２１３、ドレイン２１４及びゲート２１７を含む。金属プラグ２１６がソース２１３をグランド導体２１８に接続する。金属プラグ２１９及び２２０がドレイン２１２及び２１４をそれぞれ、ＭＴＪスタック１１のためのボトム電極２２３及び２２４に接続する。書込みビット線２２１及び２２２はＭＴＪスタック１１の下に存在する。書込みワード線２２６はビット線２２１及び２２２に対して或る角度に向けられる。ＭＲＡＭ２００は絶縁層２２６及び軟磁性層２２８も含む。絶縁層２２６及び軟磁性層２２８はそれぞれ、図４に示される層１２４及び１３０に対応する。図５Ａ及び図５Ｂに戻ると、絶縁層２２６
及び軟磁性層２２８は、絶縁層１２４及び軟磁性層１３０と同じように機能する。詳細には、絶縁層２２６は書込みワード線２２５及び２３４の側面及び上側に存在する。軟磁性層２２８は、絶縁層２２６を用いて、書込みワード線２２５及び２３４から絶縁される。軟磁性層２２８は磁束を線２２５及び２３４の下に集中させる。言い換えると、線２２５及び２３４の表面上にある軟磁性層２２８の部分は、線２２５及び２３４の他の部分の周囲の磁界を低減することにより、書込みビット線２２５及び２３４の下にある空間内、及び自由層１１０３の近傍の磁界を高める。したがって、書込み線２２５の書込み効率が改善される。
【００３０】
さらに、軟磁性層２２８は、絶縁層２２６によってワード線２２５及び２３４から絶縁される。したがって、ワード線２２５及び２３４への電気的な短絡を生じることなく、全てのワード線２２５及び２３４に対してただ１つの軟磁性層２２８を用いることができる。結果として、軟磁性層２２８は、ワード線を互いから絶縁するためにパターニングされる必要はない。それゆえ、ＭＲＡＭ２００は製造するのがはるかに簡単である。さらに、製造が簡単になるので、ワード線２２５及び２３４は、フォトリソグラフィ工程に適応させるために、かなりの間隔をあけて配置される必要はない。結果として、チップ上のメモリデバイスの密度及び容量が改善されるであろう。
【００３１】
図６は、本発明によるＭＲＡＭ１００あるいは２００を提供するための本発明による方法３００の一実施形態の上位の流れ図を示す。明確にするために、その方法３００はＭＲＡＭ１００あるいは２００との関連で説明される。しかしながら、方法３００を用いて、本発明による他のＭＲＡＭを製造することもできる。方法３００は、選択デバイス１１１及び１４１あるいは２０８及び２１０のような、デバイスの下部構造が配設された後に開始する。ステップ３０２によって、第１の組の書込み線が配設される。好ましい実施形態では、ステップ３０２はＭＴＪスタック１１上に書込み線１２２を配設する。しかしながら、別の実施形態では、ステップ３０２は、ＭＴＪスタック１１の下に、線２２１及び２２２のような書込み線を配設する。ステップ３０４によって、磁気メモリ素子が配設される。ステップ３０４はＭＴＪスタック１１を配設することが好ましい。ステップ３０４は、その磁性素子が書込み線２２１及び２２２の上に配設されるか、書込み線１２２の下に配設されるかによって、ステップ３０２の前あるいは後に実行することができる。
【００３２】
ステップ３０６によって、線１２６及び１２８あるいは２２５及び２３４のような第２の組の線が配設される。第２の組の線は第１の組の書込み線に対して或る角度に向けられる。ステップ３０４において配設される磁気メモリ素子は、第１の組の書込み線と第２の組の書込み線とが交差する場所に存在する。一実施形態では、ステップ３０６はアルミニウム線を配設することを含む。
【００３３】
ステップ３０８によって、層１２４あるいは２２６のような絶縁層が第２の組の線上に配設される。絶縁層は、第２の組の書込み線の上側及び少なくとも１つの側面を包囲する。絶縁層によって書込み線の両方の側面が覆われることが好ましい。全ての表面を良好に覆い、かつ十分に薄い厚みを保持するために、ステップ３０８に化学気相成長（ＣＶＤ）あるいは原子層化学気相成長（ＡＬＣＶＤ）を用いることができる。ステップ３０８においてＡＬＣＶＤ工程が用いられる場合には、絶縁薄膜が３０ｎｍ程度の薄さであっても、電気的な絶縁を達成することができる。さらに、第２の組の線がアルミニウムである場合には、ステップ３０８を簡単にすることができる。好ましくは薄膜堆積、フォトリソグラフィ及びエッチングを用いて、ステップ３０６において線が製造された後に、ステップ３０８の一部として、酸化工程を実行することができる、酸化工程は、アルミニウム線の表面層を、非常に良好な誘電性材料であるＡｌ２Ｏ３に変化させることができる。Ａｌ２Ｏ３のこの層は、その下側部分を除いて、絶縁層１２４のために用いることができる。アルミニウムを酸素雰囲気、あるいは酸素を含むプラズマチャンバにおいて曝露することを含
む、アルミニウム酸化の数多くの手段がある。ステップ３０８のために、ＭＴＪデバイスのトンネル層を酸化するために用いられる工程を変更することができる。ステップ３０８において製造することができるＡｌ２Ｏ３層の厚みは非常に薄くすることができ、それでも、非常に良好な均一性及び絶縁性が提供される。たとえば、ＭＴＪデバイスのトンネル層の厚みは一般的に３ｎｍ未満であり、かなり高い抵抗を達成することができる。
【００３４】
ステップ３０８において絶縁薄膜を堆積した後に、ステップ３１０によって、磁性層が配設される。ステップ３１０を用いて、軟磁性層１３０あるいは２２０を形成することが好ましい。その磁性層と第２の書込み線との間に絶縁層が存在する。その磁性層は軟磁性材料を含む。軟磁性層１３０あるいは２２０は、好ましくは２〜５０ｎｍの厚みを有し、物理気相成長（ＰＶＤ）あるいはＣＶＤのいずれかによってステップ３１０において堆積されることが好ましく、それにより書込み線製造工程が終了する。軟磁性被覆層を設けるために先行技術において必要とされるフォトリソグラフィ及びエッチング工程を省くことができるので、ウェーハ工程のコストが削減される。さらに、書込み線のための軟磁性被覆層を導入することによって、チップ上のメモリデバイスの密度及び容量が低下することがない。こうして、方法３００を用いて、ＭＲＡＭ１００及び／又は２００を比較的簡単に提供することができる。
【００３５】
改善された磁気メモリのための方法及びシステムが開示されてきた。本発明は図示される実施形態に従って説明されてきたが、それらの実施形態に対して変更を行うことができ、それらの変更も本発明の精神及び範囲内にあることは当業者には容易に理解されよう。したがって、添付の特許請求の範囲の精神及び範囲から逸脱することなく、当業者は数多くの変更を行うことができる。
【図面の簡単な説明】
【００３６】
【図１】ビット線とワード線が交差する場所に配置されるＭＴＪセルを含む従来の磁気メモリの一部を立体的に示す斜視図。
【図２】ビット線とワード線が交差する場所に配置されるＭＴＪセルを含み、ビット線及びワード線が書込み効率を改善するための磁性被覆を有する、従来の磁気メモリの一部を立体的に示す斜視図。
【図３】ＭＴＪ ＭＲＡＭセルを含むアーキテクチャの断面図。
【図４】本発明によるＭＲＡＭの一部の一実施形態を示す断面図。
【図５Ａ】本発明によるＭＲＡＭの一部の第２の実施形態を示す断面図。
【図５Ｂ】本発明によるＭＲＡＭの一部の第２の実施形態の断面図。
【図６】本発明によるＭＲＡＭデバイスを提供するための本発明による方法の一実施形態の上位の流れ図。
【特許請求の範囲】
【請求項１】
磁性素子と、該磁性素子は第１の書込み線及び第２の書込み線を用いて書き込まれることと、前記磁性素子は延期第１の書込み線と前記第２の書込み線とが交差する場所に存在することと、前記第２の書込み線は前記第１の書込み線に対して一定の角度を指向することと、前記第２の書込み線の少なくとも一部は絶縁層によって覆われることと、前記絶縁層の少なくとも一部を覆う磁性層と、前記絶縁層の前記一部は前記磁性層と前記第２の書込み線との間に存在することと、前記磁性層は軟磁性材料からなることとを備えた、磁気メモリセル。
【請求項２】
第１の複数の書込み線と、
前記第１の複数の書込み線に対して一定の角度をもって指向された第２の複数の書込み線であって、それぞれ上側及び少なくとも１つの側面を有する、第２の複数の書込み線と、
前記第２の複数の書込み線のそれぞれの少なくとも一部を覆う絶縁層と、
前記絶縁層の一部を覆う磁性層であって、前記絶縁層の前記一部は前記磁性層と前記第２の複数の書込み線との間に存在し、及び軟磁性材料からなる、磁性層と、
前記第１の複数の書込み線と前記第２の複数の書込み線とが交差する場所に存在する複数の磁気メモリ素子とを備える、磁気メモリ。
【請求項３】
前記第１の複数の書込み線は複数の磁性書込み線である、請求項２に記載の磁気メモリ。
【請求項４】
前記第１の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続される、請求項２に記載の磁気メモリ。
【請求項５】
前記第１の複数の書込み線は前記複数の磁気メモリ素子の下方に存在し、前記第１の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続され、
前記第２の複数の書込み線は前記磁気メモリ素子の上方に存在し、前記第２の複数の書込み線は前記磁気メモリ素子から電気的に絶縁される、請求項２に記載の磁気メモリ。
【請求項６】
前記絶縁層はＣＶＤあるいはＡＬＣＶＤ工程を用いて形成される、請求項２に記載の磁気メモリ。
【請求項７】
前記第２の複数の書込み線はアルミニウムを含み、前記絶縁層は酸化アルミニウムである、請求項２に記載の磁気メモリ。
【請求項８】
前記絶縁層は１００ナノメートル未満の厚みを有する、請求項２に記載の磁気メモリ。
【請求項９】
前記第２の複数の線はそれぞれ第１の厚みを有し、前記軟磁性層は該第１の厚みの半分未満の第２の厚みを有する、請求項２に記載の磁気メモリ。
【請求項１０】
磁気メモリを提供するための方法であって、
第１の複数の書込み線を配設するステップと、
複数の磁気メモリ素子を配設するステップと、
前記第１の複数の書込み線に対して一定の角度をもって指向される第２の複数の書込み線を配設するステップであって、前記複数の磁気メモリ素子は前記第１の複数の書込み線と該第２の複数の書込み線とが交差する場所に存在する、第２の複数の書込み線を配設するステップと、
絶縁層を配設するステップであって、該絶縁層の一部は前記第２の複数の書込み線の少
なくとも一部を覆う、該絶縁層を配設するステップと、
磁性層を配設するステップであって、前記絶縁層の前記一部は該磁性層と前記第２の複数の書込み線との間に存在し、該磁性層は軟磁性材料を含む、該磁性層を配設するステップとを含む、磁気メモリを提供するための方法。
【請求項１１】
前記第１の複数の書込み線は複数の磁性書込み線である、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１２】
前記第１の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続される、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１３】
前記第１の複数の書込み線を配設する前記ステップは、前記複数の磁気メモリ素子の下に前記第１の複数の書込み線を配設することを含み、該第１の書込み線は前記複数の磁気メモリ素子と電気的に接続され、
前記第２の複数の書込み線を配設する前記ステップは、前記複数の磁気メモリ素子の上に前記第２の複数の書込み線を配設することを含み、該第２の書込み線は前記複数の磁気メモリ素子から電気的に絶縁される、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１４】
前記絶縁層を形成する前記ステップはＣＶＤあるいはＡＬＣＶＤ工程を用いることを含む、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１５】
前記第２の複数の書込み線はアルミニウムを含み、前記絶縁層を配設する前記ステップはさらにアルミニウム酸化ステップを含む、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１６】
前記絶縁層は１００ナノメートル未満の厚みを有する、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１７】
前記第２の複数の線はそれぞれ第１の厚みを有し、前記磁性層を配設する前記ステップは、前記第１の厚みの半分未満の第２の厚みを有する軟磁性層を配設するステップを含む、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１】
磁性素子と、該磁性素子は第１の書込み線及び第２の書込み線を用いて書き込まれることと、前記磁性素子は延期第１の書込み線と前記第２の書込み線とが交差する場所に存在することと、前記第２の書込み線は前記第１の書込み線に対して一定の角度を指向することと、前記第２の書込み線の少なくとも一部は絶縁層によって覆われることと、前記絶縁層の少なくとも一部を覆う磁性層と、前記絶縁層の前記一部は前記磁性層と前記第２の書込み線との間に存在することと、前記磁性層は軟磁性材料からなることとを備えた、磁気メモリセル。
【請求項２】
第１の複数の書込み線と、
前記第１の複数の書込み線に対して一定の角度をもって指向された第２の複数の書込み線であって、それぞれ上側及び少なくとも１つの側面を有する、第２の複数の書込み線と、
前記第２の複数の書込み線のそれぞれの少なくとも一部を覆う絶縁層と、
前記絶縁層の一部を覆う磁性層であって、前記絶縁層の前記一部は前記磁性層と前記第２の複数の書込み線との間に存在し、及び軟磁性材料からなる、磁性層と、
前記第１の複数の書込み線と前記第２の複数の書込み線とが交差する場所に存在する複数の磁気メモリ素子とを備える、磁気メモリ。
【請求項３】
前記第１の複数の書込み線は複数の磁性書込み線である、請求項２に記載の磁気メモリ。
【請求項４】
前記第１の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続される、請求項２に記載の磁気メモリ。
【請求項５】
前記第１の複数の書込み線は前記複数の磁気メモリ素子の下方に存在し、前記第１の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続され、
前記第２の複数の書込み線は前記磁気メモリ素子の上方に存在し、前記第２の複数の書込み線は前記磁気メモリ素子から電気的に絶縁される、請求項２に記載の磁気メモリ。
【請求項６】
前記絶縁層はＣＶＤあるいはＡＬＣＶＤ工程を用いて形成される、請求項２に記載の磁気メモリ。
【請求項７】
前記第２の複数の書込み線はアルミニウムを含み、前記絶縁層は酸化アルミニウムである、請求項２に記載の磁気メモリ。
【請求項８】
前記絶縁層は１００ナノメートル未満の厚みを有する、請求項２に記載の磁気メモリ。
【請求項９】
前記第２の複数の線はそれぞれ第１の厚みを有し、前記軟磁性層は該第１の厚みの半分未満の第２の厚みを有する、請求項２に記載の磁気メモリ。
【請求項１０】
磁気メモリを提供するための方法であって、
第１の複数の書込み線を配設するステップと、
複数の磁気メモリ素子を配設するステップと、
前記第１の複数の書込み線に対して一定の角度をもって指向される第２の複数の書込み線を配設するステップであって、前記複数の磁気メモリ素子は前記第１の複数の書込み線と該第２の複数の書込み線とが交差する場所に存在する、第２の複数の書込み線を配設するステップと、
絶縁層を配設するステップであって、該絶縁層の一部は前記第２の複数の書込み線の少
なくとも一部を覆う、該絶縁層を配設するステップと、
磁性層を配設するステップであって、前記絶縁層の前記一部は該磁性層と前記第２の複数の書込み線との間に存在し、該磁性層は軟磁性材料を含む、該磁性層を配設するステップとを含む、磁気メモリを提供するための方法。
【請求項１１】
前記第１の複数の書込み線は複数の磁性書込み線である、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１２】
前記第１の複数の書込み線は前記複数の磁気メモリ素子に電気的に接続される、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１３】
前記第１の複数の書込み線を配設する前記ステップは、前記複数の磁気メモリ素子の下に前記第１の複数の書込み線を配設することを含み、該第１の書込み線は前記複数の磁気メモリ素子と電気的に接続され、
前記第２の複数の書込み線を配設する前記ステップは、前記複数の磁気メモリ素子の上に前記第２の複数の書込み線を配設することを含み、該第２の書込み線は前記複数の磁気メモリ素子から電気的に絶縁される、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１４】
前記絶縁層を形成する前記ステップはＣＶＤあるいはＡＬＣＶＤ工程を用いることを含む、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１５】
前記第２の複数の書込み線はアルミニウムを含み、前記絶縁層を配設する前記ステップはさらにアルミニウム酸化ステップを含む、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１６】
前記絶縁層は１００ナノメートル未満の厚みを有する、請求項１０に記載の磁気メモリを提供するための方法。
【請求項１７】
前記第２の複数の線はそれぞれ第１の厚みを有し、前記磁性層を配設する前記ステップは、前記第１の厚みの半分未満の第２の厚みを有する軟磁性層を配設するステップを含む、請求項１０に記載の磁気メモリを提供するための方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図６】
【図２】
【図３】
【図４】
【図５Ａ】
【図６】
【公表番号】特表２００６−５１５１１６（Ｐ２００６−５１５１１６Ａ）
【公表日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願番号】特願２００５−５１８８６５（Ｐ２００５−５１８８６５）
【出願日】平成１６年２月２日（２００４．２．２）
【国際出願番号】ＰＣＴ／ＵＳ２００４／００２８６１
【国際公開番号】ＷＯ２００４／０７２９７８
【国際公開日】平成１６年８月２６日（２００４．８．２６）
【出願人】（５０５２１４０７６）アプライド スピントロニクス テクノロジー インコーポレイテッド (5)
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＳＰＩＮＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願日】平成１６年２月２日（２００４．２．２）
【国際出願番号】ＰＣＴ／ＵＳ２００４／００２８６１
【国際公開番号】ＷＯ２００４／０７２９７８
【国際公開日】平成１６年８月２６日（２００４．８．２６）
【出願人】（５０５２１４０７６）アプライド スピントロニクス テクノロジー インコーポレイテッド (5)
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＳＰＩＮＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【Ｆターム（参考）】
[ Back to top ]