Ｄ級増幅回路
【課題】Ｄ級増幅回路において、確実に電源パンピングの影響をキャンセルする。
【解決手段】第１スイッチ６１がオン、第２スイッチ６３がオフの時に、電源電圧ＶＤＤと接地間の電流をコンデンサ６２に充電させ、第１スイッチ６１がオフ、第２スイッチ６３がオンの時に、コンデンサ６２の電圧と基準電圧Ｖｒとをコンパレータ６４により比較する。コンパレータ６４の出力をパワーリミット回路３０に入力し、コンデンサ６２の電圧が基準電圧Ｖｒを超える場合には、ＰＷＭ変調回路２０からの出力信号のパルス幅を制限する。
【解決手段】第１スイッチ６１がオン、第２スイッチ６３がオフの時に、電源電圧ＶＤＤと接地間の電流をコンデンサ６２に充電させ、第１スイッチ６１がオフ、第２スイッチ６３がオンの時に、コンデンサ６２の電圧と基準電圧Ｖｒとをコンパレータ６４により比較する。コンパレータ６４の出力をパワーリミット回路３０に入力し、コンデンサ６２の電圧が基準電圧Ｖｒを超える場合には、ＰＷＭ変調回路２０からの出力信号のパルス幅を制限する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅回路に関する。
【背景技術】
【０００２】
オーディオ機器のパワーアンプなどに用いられるＤ級増幅回路においては、図５（Ａ）に示すようなＳＥＰＰ（Single Ended Push Pull）構成により負荷を駆動させることが知られている（例えば、特許文献１）。しかし、この構成では、出力ＬＣフィルタの共振で電流と電圧の位相ずれが起こる。その結果、この位相ずれにより電源電圧が上昇して、所謂、電源パンピングと呼ばれる現象が生じる。この電源パンピングにより、トランジスタに耐圧を超える電圧が印加されトランジスタが破壊されることがある。
また、電源パンピングが生じると、電源電圧が上昇するだけでなく、オーディオ歪率の劣化やステレオチャンネルセパレーション（左右分離度）の劣化が顕著に生じる場合がある。
【０００３】
そこで、このような電源パンピングを防止するために、Ｄ級増幅回路を図５（Ｂ）に示すようなＢＴＬ（Bridged Transformer Less）構成にすることが知られている（例えば、特許文献２）。このＢＴＬ構成によれば、出力のＬＣフィルタでの共振はキャンセルすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５９１０４号公報
【特許文献２】特開平７−２２１５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２の方法によっても、電源配線のインダクタ成分と、電源−ＧＮＤ間の安定化容量の共振で、電流−電圧の位相ずれが起こることによる電源パンピングの影響はキャンセルすることができない。
しかも、コスト削減にともなう安定化容量の縮小により電源パンピングの影響が大きく見えるようになってきており、トランジスタの耐圧を超えて破壊につながる問題がある。
本発明は、以上の事情に鑑みてなされたものであり、Ｄ級増幅回路において、確実に電源パンピングの影響をキャンセルするという課題の解決を目的としている。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、本発明に係るＤ級増幅回路は、低電源電位と高電源電位とのうち一方が供給される第１電源線と、前記低電源電位と前記高電源電位とのうち他方が供給される第２電源線と、入力信号に基づいてパルス幅変調信号を生成する信号生成部と、前記第１電源線および前記第２電源線から電源が供給され、負荷を駆動する出力バッファ部と、前記第１電源線の電位と前記第２電源線の電位との電位差が所定電圧を超えるか否かを判定し、判定結果を示す制御信号を出力する判定部と、前記制御信号が前記所定電圧を超えることを示す場合、前記パルス幅変調信号のパルス幅を制限した信号が前記出力バッファ部に供給されるように制御するパルス幅制限部とを、備える。
【０００７】
この発明によれば、第１電源線および前記第２電源線から電源が供給される出力バッファ部がＤ級動作すると、電源パンピングが発生する場合がある。第１電源線の電位と第２電源線の電位との電位差が所定電圧を超える場合、パルス幅変調信号のパルス幅を制限した信号が出力バッファ部に供給されるので、上記電位差を抑圧することができる。このように第１電源線の電位と第２電源線の電位との電位差を検出し、パルス幅を制限するように負帰還を作用させるので、電源パンピングを抑圧し、出力バッファ部を保護することができる。
【０００８】
この発明の好適な態様において、前記パルス幅制限部は、前記信号生成部から前記出力バッファ部までの信号経路に設けられ、前記制御信号に基づいて、前記パルス幅変調信号のパルス幅を制限することが好ましい。あるいは、前記パルス幅制限部は、前記信号生成部の前段に設けられ、前記制御信号に基づいて前記入力信号の振幅を制限して前記信号生成部に供給してもよい。
【０００９】
この発明の好適な態様において、前記判定部は、前記第１電源線とノードとの間に接続される第１抵抗と、前記第２電源線と前記ノードとの間に接続される第２抵抗と、コンデンサと、第１出力端子及び第２出力端子から基準電圧を出力する基準電圧回路と、一方の入力端子に前記第１出力端子が接続され、前記制御信号を出力するコンパレータと、オン状態において前記第１抵抗と前記コンデンサとを並列に接続し、オフ状態において前記第１抵抗と前記コンデンサとを分離する第１のスイッチ部と、オン状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを接続すると共に前記コンデンサの他方の電極と前記第２出力端子とを接続し、オフ状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを分離すると共に前記コンデンサの他方の電極と前記第２出力端子とを分離する第２のスイッチ部と、前記第１のスイッチ部がオン状態であるとき前記第２のスイッチ部をオフ状態とし、前記第１のスイッチ部がオフ状態であるとき前記第２のスイッチ部をオン状態とするように制御する制御部とを備え、前記基準電圧は前記所定電圧を前記第１抵抗と前記第２抵抗で分圧した電圧である、ことが好ましい。
【００１０】
この発明によれば、制御部によって、第１のスイッチ部がオン状態となり、第２のスイッチ部がオフ状態の時に、第１抵抗の電圧がコンデンサに充電される。次に、制御部によって、第１のスイッチ部がオフ状態となり、第２のスイッチ部がオン状態になると、コンデンサの電圧と基準電圧とがコンパレータにより比較される。このコンパレータの出力は、制御信号としてパルス幅制限部に入力され、コンデンサの電圧が基準電圧を超えない場合には、信号はパルス幅を制限されることなく出力バッファ部に入力される。しかし、コンデンサの電圧が基準電圧を超える場合には、パルス幅を制限された信号が出力バッファに入力される。その結果、第１電源線の電位と第２電源線の電位の電位差が所定電圧を超えて上昇した場合でも、パルス幅の制限により電位差の上昇が抑えられ、電源パンピングが確実に防止される。
【００１１】
この発明の好適な態様において、前記出力バッファ部は、前記負荷とＢＴＬ接続されることが好ましい。ＢＴＬ接続とすることにより、出力段におけるＬＣフィルタでの共振をキャンセルすることができ、このＬＣフィルタでの共振が原因となる電源電圧の上昇を確実に抑える。
【図面の簡単な説明】
【００１２】
【図１】一実施形態に係るＤ級増幅回路１００の構成を示す回路図である。
【図２】一実施形態に係るＤ級増幅回路１００におけるパワーリミット回路の構成を示す回路図である。
【図３】一実施形態に係るＤ級増幅回路１００におけるパワーリミット回路の動作を示すタイミングチャートである。
【図４】電源パンピング検知回路７０の他の構成例を示す回路図である。
【図５】（Ａ）は従来のＳＥＰＰ構成のＤ級増幅回路の回路図であり、（Ｂ）は従来のＢＴＬ構成のＤ級増幅回路の回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、 この発明の一実施形態であるＤ級増幅回路１００の構成を示す回路図である。このＤ級増幅回路１００は、入力端子１０１ｐおよび１０１ｎに与えられる正逆２相のアナログ入力信号ＶＩｐおよびＶＩｎのレベルに応じてパルス幅変調された正逆２相のデジタル信号ＶＯｐおよびＶＯｎを生成し、出力端子１０２ｐおよび１０２ｎから各々出力する回路である。
ここで、出力端子１０２ｐおよび１０２ｎ間には、コンデンサ５５ａ、５５ｂ、５６およびコイル５７ａ、５７ｂと、スピーカー５８からなる負荷が接続されている。この負荷部分の回路は、いわゆるＢＴＬ（Bridged Transformer Less）構成となっている。
【００１４】
入力端子１０１ｐおよび１０１ｎは、誤差積分器１０の入力端子となっており、誤差積分器１０の正相入力端子１０１ｐには、正相の入力アナログ信号ＶＩｐが与えられ、誤差積分器１０の逆相入力端子１０１ｎには逆相の入力アナログ信号ＶＩｎが与えられる。また、図示を省略するが、誤差積分器１０の正相入力端子１０１ｐには、逆相デジタル信号ＶＯｎが帰還され、誤差積分器１０の逆相入力端子１０１ｎには、正相デジタル信号ＶＯｐが帰還される。そして、誤差積分器１０は、このようにして与えられる入力アナログ信号ＶＩｐおよびＶＩｎとデジタル信号ＶＯｐおよび ＶＯｎとの誤差を積分して、積分結果を示す正逆２相の積分値信号を出力する。
【００１５】
誤差積分器１０から出力される正逆２相の積分値信号は、ＰＷＭ変調回路２０に入力される。ＰＷＭ変調回路２０は、誤差積分器１０から与えられる積分値信号のレベルに応じたパルス幅を持った２相のパルスＶＯｐ’およびＶＯｎ’を発生する回路である。ＰＷＭ変調回路２０は、三角波発生器、コンパレータ、ゲート回路等を備え、三角波発生器から出力される三角波信号を正逆２相の積分値信号と比較することによって、パルスＶＯｐ’およびＶＯｎ’を生成する。
【００１６】
ＰＷＭ変調回路２０から出力されるパルスＶＯｐ’およびＶＯｎ’は、パワーリミット回路３０に入力される。パワーリミット回路３０は、後述する電源パンピング検知回路７０の出力である制御信号ＣＴＬに基づいて、パルスＶＯｐ’およびＶＯｎ’のパルス幅を制限し、パルスＶＯｐ”およびＶＯｎ”として出力する回路である。これにより、電源電圧の上昇を抑え、電源パンピングを防止する。
【００１７】
パワーリミット回路３０から出力されるパルスＶＯｐ”およびＶＯｎ”は、プリドライバ４０に入力される。プリドライバ４０は、パルスＶＯｐ”およびＶＯｎ”を電流増幅して出力バッファ５３、５４に伝達する回路である。
【００１８】
出力バッファ５３、５４は、ＰＭＯＳトランジスタ５３ａおよびＮＭＯＳトランジスタ５３ｂからなるインバータと、ＰＭＯＳトランジスタ５４ａおよびＮＭＯＳトランジスタ５４ｂからなるインバータとを有する。ＮＭＯＳトランジスタ５３ｂおよびＮＭＯＳトランジスタ５４ｂのソースは低電位電源が供給される第２電源線Ｌ２と接続され、ＰＭＯＳトランジスタ５３ａおよびＰＭＯＳトランジスタ５４ａのソースは高電源電位が供給される第１電源線Ｌ１と接続される。この例では、第２電源線Ｌ２は接地され、第１電源線Ｌ１には電源電圧ＶＤＤが供給される。
出力バッファ５３、５４は、パワーリミット回路３０から出力されるパルスＶＯｐ”およびＶＯｎ”を、プリドライバ４０を介して上述したデジタル信号ＶＯｐ、ＶＯｎとして出力端子１０２ｐ、１０２ｎから出力する。
【００１９】
電源５０と第２電源線Ｌ２との間にはインダクタ５１ｂが設けられ、電源５０と第１電源線Ｌ１との間にはインダクタ５１ａが設けられ、第１電源線Ｌ１と第２電源線Ｌ２との間には安定化容量５２が接続されている。さらに、第１電源線Ｌ１と第２電源線Ｌ２との間には、電源パンピング検知回路７０が接続されている。
【００２０】
電源パンピング検知回路７０は、第１電源線Ｌ１と第２電源線Ｌ２との間に接続された第１抵抗５９および第２抵抗６０、第１スイッチ６１、コンデンサ６２、第２スイッチ６３、コンパレータ６４、基準電圧回路６５、ならびにタイミング制御回路６６を備える。基準電圧回路６５は第１出力端子６５ａと第２出力端子６５ｂとを備え、これらの間に基準電圧Ｖｒを出力する。この例では、第２出力端子６５ｂは接地されており、第１出力端子６５ａから基準電圧Ｖｒが出力され、コンパレータ６４の正入力端子に供給される。基準電圧回路６５は、例えば、ＢＧＲ（Band Gap Reference）回路によって構成することができる。
【００２１】
第１抵抗５９および第２抵抗６０によって、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが分圧される。したがって、ノードＮの電圧Ｖｎによって電源パンピングの程度を検知することができる。第１抵抗５９および第２抵抗６０の抵抗値は、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが許容される最大許容電圧となったとき、ノードＮの電圧Ｖｎが基準電圧Ｖｒとなるように設定される。ここで、最大許容電圧をＶｍａｘ、第１抵抗５９の抵抗値をＲ１、第２抵抗６０の抵抗値をＲ２とすれば、Ｖｒ＝Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）となる。
【００２２】
第１スイッチ６１がオン状態になると第２抵抗６０とコンデンサ６２とが並列に接続され、第１スイッチ６１がオフ状態になると第２抵抗６０とコンデンサ６２とが分離される。また、第２スイッチ６３がオン状態になるとコンデンサ６２の一方の電極６２ａとコンパレータ６４の負入力端子とが接続されると共にコンデンサ６２の他方の電極６２ｂと第２出力端子６５ｂとが接続される。第２スイッチ６３がオフ状態になるとコンデンサ６２の一方の電極６２ａとコンパレータ６４の負入力端子とが分離されると共にコンデンサ６２の他方の電極６２ｂと第２出力端子６５ｂとが分離される。
そして、第１スイッチ６１をオン状態、且つ第２スイッチ６３をオフ状態にすることによってコンデンサ６２にノードＮの電圧Ｖｎが保持される。次に、第１スイッチ６１をオフ状態、且つ第２スイッチ６３をオン状態にすることによって、コンデンサ６２に保持された電圧Ｖｎは、コンパレータ６４によって基準電圧Ｖｒと比較される。
【００２３】
第１スイッチ６１および第２スイッチ６３のオン状態からオフ状態への切り替え、並びに、オフ状態からオン状態への切り替えは、タイミング制御回路６６によって実行される。タイミング制御回路６６は、第１スイッチ６１がオン状態であるとき第２スイッチ６３をオフ状態とし、第１スイッチ６１がオフ状態であるとき第２スイッチ６３をオン状態とするように制御する。これにより、第１スイッチ６１および第２スイッチ６３は排他的にオン状態となる。ここで、第１スイッチ６１および第２スイッチ６３のオン・オフの切替周波数は任意であるが、可聴域に影響を与えないように、２０ｋＨｚ以上の周波数とすることが好ましい。さらに、ノイズの取り込みを抑制する観点から、第１スイッチ６１がオン状態となる期間は、第２スイッチ６３がオン状態となる期間よりも短いことが好ましい。
【００２４】
コンパレータ６４は、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが最大許容電圧Ｖｍａｘ以下の場合はＨレベルの制御信号ＣＴＬを出力する一方、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが最大許容電圧Ｖｍａｘを超えた場合はＬレベルの制御信号ＣＴＬを出力する。電源パンピング検知回路７０から出力される制御信号ＣＴＬは、上述したパワーリミット回路３０に入力され、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが最大許容電圧Ｖｍａｘを超えた場合に、ＰＷＭ変調回路の出力パルスの幅を制限して、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘの上昇が抑えられるようになっている。
【００２５】
次に、パワーリミット回路３０の具体的な構成について説明する。図２はパワーリミット回路の一部の構成を示す回路図である。図示の回路は、電源電圧Ｖｘが最大許容電圧Ｖｍａｘ以内の場合には、パルスＶＯｎ’をそのままパルスＶＯｎ”として出力し、電源電圧Ｖｘが最大許容電圧Ｖｍａｘを超える場合には、パルスＶＯｎ’のパルス幅を制限したパルスＶＯｎ”を出力する回路である。
【００２６】
なお、パワーリミット回路３０は、図示のものの他、電源電圧Ｖｘが最大許容電圧Ｖｍａｘ以内の場合には、パルスＶＯｐ’をそのままパルスＶＯｐ”として出力し、電源電圧Ｖｘが最大許容電圧Ｖｍａｘを超える場合には、パルスＶＯｐ’のパルス幅を制限したパルスＶＯｐ”を出力する回路を含む。しかし、その回路構成は図２に示すものと同様であるため、図示を省略する。
【００２７】
パワーリミット回路３０は、入力信号を時間Ｔｄだけ遅延させて出力する遅延回路３１と、立ち上がりエッジがトリガとなるＳＲフリップフロップ３２と、入力信号の論理積を出力するＡＮＤ回路３３と、選択回路３４とを備える。選択回路３４は、制御信号ＣＴＬがＨレベルの場合（電圧Ｖｘが最大許容電圧Ｖｍａｘ以下）、パルスＶＯｎ’をパルスＶＯｎ”として出力し、制御信号ＣＴＬがＬレベルの場合（電圧Ｖｘが最大許容電圧Ｖｍａｘを超える）、ＡＮＤ回路３３の出力信号３３ａをパルスＶＯｎ”として出力する。
【００２８】
図３は、パワーリミット回路３０の各部の信号波形を示す図である。図３において、制御信号ＣＴＬがＨレベルを維持する期間内は、パルスＶＯｎ’がそのまま選択回路３４を通過し、パルスＶＯｎ”となる。そして、電源パンピング検知回路７０の第１スイッチ６１がオフ状態となり、第２スイッチ６３がオン状態になると、コンデンサ６２に充電されていた電圧によりコンパレータ６４の負入力端子に入力される電圧が０Ｖから上昇する。そして、このコンパレータ６４に入力される電圧が基準電圧Ｖｒ以下である場合に、コンパレータ６４の出力信号である制御信号ＣＴＬはＨレベルとなる。しかし、コンパレータ６４に入力される電圧が基準電圧Ｖｒを超える場合に、制御信号ＣＴＬはＬレベルとなる。また、電源パンピング検知回路７０の第２スイッチ６３がオフ状態になり、第１スイッチ６１がオン状態になると、コンデンサ６２への充電が行われる。以上のような第１スイッチ６１と第２スイッチ６３のオン・オフ状態の切り替えにより、制御信号ＣＴＬは、コンデンサ６２に充電された電圧が基準電圧Ｖｒ以上である期間にＬレベルとなり、コンデンサ６２に充電された電圧が基準電圧Ｖｒ未満となる期間にＨレベルとなる。
【００２９】
図３における区間Ａでは、制御信号ＣＴＬがＨレベルであり、パルスＶＯｎ’がそのままパルスＶＯｎ”として出力される。つまり、この期間は、電源パンピングが発生しておらず、コンデンサ６２に充電された電圧が基準電圧Ｖｒ未満となっているため、パルスＶＯｎ’のパルス幅の調節は行われない。一方、区間Ｂでは、ＡＮＤ回路３３の出力信号３３ａがパルスＶＯｎ”として出力される。
【００３０】
遅延回路３１は、パルスＶＯｎ’を時間Ｔｄだけ遅延させて得た出力信号３１ａをＳＲフリップフロップ３２のリセット端子に供給する。ＳＲフリップフロップ３２のセット端子にはパルスＶＯｎ’が供給される。上述したようにＳＲフリップフロップ３２は立ち上がりエッジをトリガとするので、出力信号３２ａは、パルスＶＯｎ’の立ち上がりエッジに同期してＬレベルからＨレベルに遷移し、出力信号３１ａの立ち上がりエッジに同期してＨレベルからＬレベルに遷移する波形となる。したがって、ＳＲフリップフロップ３２の出力信号３２ａは、パルスＶＯｎ’に同期して立ち上がり、パルス幅が時間Ｔｄとなる。ＡＮＤ回路３３は、パルスＶＯｎ’と出力信号３２ａの論理積を演算して出力信号３３ａを生成する。このため、出力信号３３ａは、パルスＶＯｎ’のパルス幅を時間Ｔｄで制限されたものとなる。上述したように選択回路３４は、電圧Ｖｘが最大許容電圧Ｖｍａｘ以下の場合、パルスＶＯｎ’をパルスＶＯｎ”として出力し、電圧Ｖｘが最大許容電圧Ｖｍａｘを超える場合、出力信号３３ａをパルスＶＯｎ”として出力する。よって、電圧Ｖｘが最大許容電圧Ｖｍａｘを超える場合には、パルスＶＯｎ’のパルス幅を時間Ｔｄで制限したパルスＶＯｎ”を生成することができる。
【００３１】
そして、以上と同様の動作が、パルスＶＯｐ’とパルスＶＯｐ”においても行われる。このように、本実施形態では、電源パンピングが検知された場合には、ＰＷＭ変調回路２０の出力であるパルスＶＯｐ’とパルスＶＯｎ’を、電源パンピング検知回路７０の出力である制御信号ＣＴＬによりマスクするので、ＰＷＭ変調回路２０の出力であるパルスＶＯｐ’とパルスＶＯｎ’のパルス幅を所定の幅に制限し、電源パンピングを防止することが可能となる。
従って、コスト削減やスぺース削減に伴って安定化容量５２を縮小した場合でも、電源パンピングを防止することができ、トランジスタの破壊を確実に防止することができる。
【００３２】
なお、上述した実施形態では、ＰＷＭ変調回路２０の出力段にパワーリミット回路３０を設け、電源パンピング検知回路７０の出力をこのパワーリミット回路に入力する例について説明したが、本発明はこのような構成に限定されるものではなく、制御信号ＣＴＬが基準電圧Ｖｒを超えることを示す場合、パルス幅変調信号のパルス幅を制限した信号が出力バッファ５３,５４に供給されるように制御するパルス幅制限部を備えるのであれば、どのように構成してもよい。
このようなパルス幅制限部は、ＰＷＭ変調回路２０から出力バッファ５３,５４までの信号経路に設けてもよい。
また、誤差積分器１０の入力段に減衰器を設け、この減衰器の動作を電源パンピング検知回路７０の出力によって制御するようにしてもよい。あるいは、誤差積分器１０とＰＷＭ変調回路２０との間に誤差積分器１０の出力信号のレベルが所定レベルを超えないように出力信号をクランプするクランプ回路を設け、このクランプ回路の動作を電源パンピング検知回路７０の出力によって制御するようにしてもよい。すなわち、ＰＷＭ変調回路２０の前段に設けられ、制御信号ＣＴＬに基づいて入力信号の振幅を制限してＰＷＭ変調回路２０に供給するパルス幅制限部を用いてもよい。
【００３３】
また、上述した電源パンピング検知回路７０は、低電位側の電源が供給される第２電源線Ｌ２の電位（接地）とノードＮの電位との間の電圧（第２抵抗の両端の電圧）に基づいて、電源電圧のパンピングを検知したが、本発明はこれに限定されるものではなく、図４に示すように高電位側の電源が供給される第１電源線Ｌ１の電位とノードＮの電位との間の電圧（第１抵抗の両端の電圧）に基づいて、電源電圧のパンピングを検知してもよい。
【符号の説明】
【００３４】
１０……誤差積分器、２０……ＰＷＭ変調回路、３０……パワーリミット回路、４０……プリドライバ、５０……電源、５３，５４……出力バッファ、５３ａ，５４ａ……ＰＭＯＳトランジスタ、５３ｂ，５４ｂ……ＮＭＯＳトランジスタ、５７ａ,５７ｂ……コイル、５５ａ、５５ｂ、５６……コンデンサ、５８……スピーカー、５９……第１抵抗、６０……第２抵抗、６１……第１スイッチ、６２……コンデンサ、６３……第２スイッチ、６４……コンパレータ、６５……基準電圧回路、６６……タイミング制御回路、７０……電源パンピング検知回路、１００……Ｄ級増幅回路、１０１ｐ，１０１ｎ……入力端子、１０２ｐ，１０２ｎ……出力端子、ＶＤＤ……電源電圧、ＶＩｐ，ＶＩｎ……入力アナログ信号、ＶＯｐ，ＶＯｎ……デジタル信号、ＶＯｐ’，ＶＯｎ’……ＰＷＭ変調回路から出力されるパルス、ＶＯｐ”，ＶＯｎ”……パワーリミット回路から出力されるパルス。
【技術分野】
【０００１】
本発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅回路に関する。
【背景技術】
【０００２】
オーディオ機器のパワーアンプなどに用いられるＤ級増幅回路においては、図５（Ａ）に示すようなＳＥＰＰ（Single Ended Push Pull）構成により負荷を駆動させることが知られている（例えば、特許文献１）。しかし、この構成では、出力ＬＣフィルタの共振で電流と電圧の位相ずれが起こる。その結果、この位相ずれにより電源電圧が上昇して、所謂、電源パンピングと呼ばれる現象が生じる。この電源パンピングにより、トランジスタに耐圧を超える電圧が印加されトランジスタが破壊されることがある。
また、電源パンピングが生じると、電源電圧が上昇するだけでなく、オーディオ歪率の劣化やステレオチャンネルセパレーション（左右分離度）の劣化が顕著に生じる場合がある。
【０００３】
そこで、このような電源パンピングを防止するために、Ｄ級増幅回路を図５（Ｂ）に示すようなＢＴＬ（Bridged Transformer Less）構成にすることが知られている（例えば、特許文献２）。このＢＴＬ構成によれば、出力のＬＣフィルタでの共振はキャンセルすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５９１０４号公報
【特許文献２】特開平７−２２１５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２の方法によっても、電源配線のインダクタ成分と、電源−ＧＮＤ間の安定化容量の共振で、電流−電圧の位相ずれが起こることによる電源パンピングの影響はキャンセルすることができない。
しかも、コスト削減にともなう安定化容量の縮小により電源パンピングの影響が大きく見えるようになってきており、トランジスタの耐圧を超えて破壊につながる問題がある。
本発明は、以上の事情に鑑みてなされたものであり、Ｄ級増幅回路において、確実に電源パンピングの影響をキャンセルするという課題の解決を目的としている。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、本発明に係るＤ級増幅回路は、低電源電位と高電源電位とのうち一方が供給される第１電源線と、前記低電源電位と前記高電源電位とのうち他方が供給される第２電源線と、入力信号に基づいてパルス幅変調信号を生成する信号生成部と、前記第１電源線および前記第２電源線から電源が供給され、負荷を駆動する出力バッファ部と、前記第１電源線の電位と前記第２電源線の電位との電位差が所定電圧を超えるか否かを判定し、判定結果を示す制御信号を出力する判定部と、前記制御信号が前記所定電圧を超えることを示す場合、前記パルス幅変調信号のパルス幅を制限した信号が前記出力バッファ部に供給されるように制御するパルス幅制限部とを、備える。
【０００７】
この発明によれば、第１電源線および前記第２電源線から電源が供給される出力バッファ部がＤ級動作すると、電源パンピングが発生する場合がある。第１電源線の電位と第２電源線の電位との電位差が所定電圧を超える場合、パルス幅変調信号のパルス幅を制限した信号が出力バッファ部に供給されるので、上記電位差を抑圧することができる。このように第１電源線の電位と第２電源線の電位との電位差を検出し、パルス幅を制限するように負帰還を作用させるので、電源パンピングを抑圧し、出力バッファ部を保護することができる。
【０００８】
この発明の好適な態様において、前記パルス幅制限部は、前記信号生成部から前記出力バッファ部までの信号経路に設けられ、前記制御信号に基づいて、前記パルス幅変調信号のパルス幅を制限することが好ましい。あるいは、前記パルス幅制限部は、前記信号生成部の前段に設けられ、前記制御信号に基づいて前記入力信号の振幅を制限して前記信号生成部に供給してもよい。
【０００９】
この発明の好適な態様において、前記判定部は、前記第１電源線とノードとの間に接続される第１抵抗と、前記第２電源線と前記ノードとの間に接続される第２抵抗と、コンデンサと、第１出力端子及び第２出力端子から基準電圧を出力する基準電圧回路と、一方の入力端子に前記第１出力端子が接続され、前記制御信号を出力するコンパレータと、オン状態において前記第１抵抗と前記コンデンサとを並列に接続し、オフ状態において前記第１抵抗と前記コンデンサとを分離する第１のスイッチ部と、オン状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを接続すると共に前記コンデンサの他方の電極と前記第２出力端子とを接続し、オフ状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを分離すると共に前記コンデンサの他方の電極と前記第２出力端子とを分離する第２のスイッチ部と、前記第１のスイッチ部がオン状態であるとき前記第２のスイッチ部をオフ状態とし、前記第１のスイッチ部がオフ状態であるとき前記第２のスイッチ部をオン状態とするように制御する制御部とを備え、前記基準電圧は前記所定電圧を前記第１抵抗と前記第２抵抗で分圧した電圧である、ことが好ましい。
【００１０】
この発明によれば、制御部によって、第１のスイッチ部がオン状態となり、第２のスイッチ部がオフ状態の時に、第１抵抗の電圧がコンデンサに充電される。次に、制御部によって、第１のスイッチ部がオフ状態となり、第２のスイッチ部がオン状態になると、コンデンサの電圧と基準電圧とがコンパレータにより比較される。このコンパレータの出力は、制御信号としてパルス幅制限部に入力され、コンデンサの電圧が基準電圧を超えない場合には、信号はパルス幅を制限されることなく出力バッファ部に入力される。しかし、コンデンサの電圧が基準電圧を超える場合には、パルス幅を制限された信号が出力バッファに入力される。その結果、第１電源線の電位と第２電源線の電位の電位差が所定電圧を超えて上昇した場合でも、パルス幅の制限により電位差の上昇が抑えられ、電源パンピングが確実に防止される。
【００１１】
この発明の好適な態様において、前記出力バッファ部は、前記負荷とＢＴＬ接続されることが好ましい。ＢＴＬ接続とすることにより、出力段におけるＬＣフィルタでの共振をキャンセルすることができ、このＬＣフィルタでの共振が原因となる電源電圧の上昇を確実に抑える。
【図面の簡単な説明】
【００１２】
【図１】一実施形態に係るＤ級増幅回路１００の構成を示す回路図である。
【図２】一実施形態に係るＤ級増幅回路１００におけるパワーリミット回路の構成を示す回路図である。
【図３】一実施形態に係るＤ級増幅回路１００におけるパワーリミット回路の動作を示すタイミングチャートである。
【図４】電源パンピング検知回路７０の他の構成例を示す回路図である。
【図５】（Ａ）は従来のＳＥＰＰ構成のＤ級増幅回路の回路図であり、（Ｂ）は従来のＢＴＬ構成のＤ級増幅回路の回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、 この発明の一実施形態であるＤ級増幅回路１００の構成を示す回路図である。このＤ級増幅回路１００は、入力端子１０１ｐおよび１０１ｎに与えられる正逆２相のアナログ入力信号ＶＩｐおよびＶＩｎのレベルに応じてパルス幅変調された正逆２相のデジタル信号ＶＯｐおよびＶＯｎを生成し、出力端子１０２ｐおよび１０２ｎから各々出力する回路である。
ここで、出力端子１０２ｐおよび１０２ｎ間には、コンデンサ５５ａ、５５ｂ、５６およびコイル５７ａ、５７ｂと、スピーカー５８からなる負荷が接続されている。この負荷部分の回路は、いわゆるＢＴＬ（Bridged Transformer Less）構成となっている。
【００１４】
入力端子１０１ｐおよび１０１ｎは、誤差積分器１０の入力端子となっており、誤差積分器１０の正相入力端子１０１ｐには、正相の入力アナログ信号ＶＩｐが与えられ、誤差積分器１０の逆相入力端子１０１ｎには逆相の入力アナログ信号ＶＩｎが与えられる。また、図示を省略するが、誤差積分器１０の正相入力端子１０１ｐには、逆相デジタル信号ＶＯｎが帰還され、誤差積分器１０の逆相入力端子１０１ｎには、正相デジタル信号ＶＯｐが帰還される。そして、誤差積分器１０は、このようにして与えられる入力アナログ信号ＶＩｐおよびＶＩｎとデジタル信号ＶＯｐおよび ＶＯｎとの誤差を積分して、積分結果を示す正逆２相の積分値信号を出力する。
【００１５】
誤差積分器１０から出力される正逆２相の積分値信号は、ＰＷＭ変調回路２０に入力される。ＰＷＭ変調回路２０は、誤差積分器１０から与えられる積分値信号のレベルに応じたパルス幅を持った２相のパルスＶＯｐ’およびＶＯｎ’を発生する回路である。ＰＷＭ変調回路２０は、三角波発生器、コンパレータ、ゲート回路等を備え、三角波発生器から出力される三角波信号を正逆２相の積分値信号と比較することによって、パルスＶＯｐ’およびＶＯｎ’を生成する。
【００１６】
ＰＷＭ変調回路２０から出力されるパルスＶＯｐ’およびＶＯｎ’は、パワーリミット回路３０に入力される。パワーリミット回路３０は、後述する電源パンピング検知回路７０の出力である制御信号ＣＴＬに基づいて、パルスＶＯｐ’およびＶＯｎ’のパルス幅を制限し、パルスＶＯｐ”およびＶＯｎ”として出力する回路である。これにより、電源電圧の上昇を抑え、電源パンピングを防止する。
【００１７】
パワーリミット回路３０から出力されるパルスＶＯｐ”およびＶＯｎ”は、プリドライバ４０に入力される。プリドライバ４０は、パルスＶＯｐ”およびＶＯｎ”を電流増幅して出力バッファ５３、５４に伝達する回路である。
【００１８】
出力バッファ５３、５４は、ＰＭＯＳトランジスタ５３ａおよびＮＭＯＳトランジスタ５３ｂからなるインバータと、ＰＭＯＳトランジスタ５４ａおよびＮＭＯＳトランジスタ５４ｂからなるインバータとを有する。ＮＭＯＳトランジスタ５３ｂおよびＮＭＯＳトランジスタ５４ｂのソースは低電位電源が供給される第２電源線Ｌ２と接続され、ＰＭＯＳトランジスタ５３ａおよびＰＭＯＳトランジスタ５４ａのソースは高電源電位が供給される第１電源線Ｌ１と接続される。この例では、第２電源線Ｌ２は接地され、第１電源線Ｌ１には電源電圧ＶＤＤが供給される。
出力バッファ５３、５４は、パワーリミット回路３０から出力されるパルスＶＯｐ”およびＶＯｎ”を、プリドライバ４０を介して上述したデジタル信号ＶＯｐ、ＶＯｎとして出力端子１０２ｐ、１０２ｎから出力する。
【００１９】
電源５０と第２電源線Ｌ２との間にはインダクタ５１ｂが設けられ、電源５０と第１電源線Ｌ１との間にはインダクタ５１ａが設けられ、第１電源線Ｌ１と第２電源線Ｌ２との間には安定化容量５２が接続されている。さらに、第１電源線Ｌ１と第２電源線Ｌ２との間には、電源パンピング検知回路７０が接続されている。
【００２０】
電源パンピング検知回路７０は、第１電源線Ｌ１と第２電源線Ｌ２との間に接続された第１抵抗５９および第２抵抗６０、第１スイッチ６１、コンデンサ６２、第２スイッチ６３、コンパレータ６４、基準電圧回路６５、ならびにタイミング制御回路６６を備える。基準電圧回路６５は第１出力端子６５ａと第２出力端子６５ｂとを備え、これらの間に基準電圧Ｖｒを出力する。この例では、第２出力端子６５ｂは接地されており、第１出力端子６５ａから基準電圧Ｖｒが出力され、コンパレータ６４の正入力端子に供給される。基準電圧回路６５は、例えば、ＢＧＲ（Band Gap Reference）回路によって構成することができる。
【００２１】
第１抵抗５９および第２抵抗６０によって、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが分圧される。したがって、ノードＮの電圧Ｖｎによって電源パンピングの程度を検知することができる。第１抵抗５９および第２抵抗６０の抵抗値は、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが許容される最大許容電圧となったとき、ノードＮの電圧Ｖｎが基準電圧Ｖｒとなるように設定される。ここで、最大許容電圧をＶｍａｘ、第１抵抗５９の抵抗値をＲ１、第２抵抗６０の抵抗値をＲ２とすれば、Ｖｒ＝Ｖｍａｘ・Ｒ２／（Ｒ１＋Ｒ２）となる。
【００２２】
第１スイッチ６１がオン状態になると第２抵抗６０とコンデンサ６２とが並列に接続され、第１スイッチ６１がオフ状態になると第２抵抗６０とコンデンサ６２とが分離される。また、第２スイッチ６３がオン状態になるとコンデンサ６２の一方の電極６２ａとコンパレータ６４の負入力端子とが接続されると共にコンデンサ６２の他方の電極６２ｂと第２出力端子６５ｂとが接続される。第２スイッチ６３がオフ状態になるとコンデンサ６２の一方の電極６２ａとコンパレータ６４の負入力端子とが分離されると共にコンデンサ６２の他方の電極６２ｂと第２出力端子６５ｂとが分離される。
そして、第１スイッチ６１をオン状態、且つ第２スイッチ６３をオフ状態にすることによってコンデンサ６２にノードＮの電圧Ｖｎが保持される。次に、第１スイッチ６１をオフ状態、且つ第２スイッチ６３をオン状態にすることによって、コンデンサ６２に保持された電圧Ｖｎは、コンパレータ６４によって基準電圧Ｖｒと比較される。
【００２３】
第１スイッチ６１および第２スイッチ６３のオン状態からオフ状態への切り替え、並びに、オフ状態からオン状態への切り替えは、タイミング制御回路６６によって実行される。タイミング制御回路６６は、第１スイッチ６１がオン状態であるとき第２スイッチ６３をオフ状態とし、第１スイッチ６１がオフ状態であるとき第２スイッチ６３をオン状態とするように制御する。これにより、第１スイッチ６１および第２スイッチ６３は排他的にオン状態となる。ここで、第１スイッチ６１および第２スイッチ６３のオン・オフの切替周波数は任意であるが、可聴域に影響を与えないように、２０ｋＨｚ以上の周波数とすることが好ましい。さらに、ノイズの取り込みを抑制する観点から、第１スイッチ６１がオン状態となる期間は、第２スイッチ６３がオン状態となる期間よりも短いことが好ましい。
【００２４】
コンパレータ６４は、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが最大許容電圧Ｖｍａｘ以下の場合はＨレベルの制御信号ＣＴＬを出力する一方、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが最大許容電圧Ｖｍａｘを超えた場合はＬレベルの制御信号ＣＴＬを出力する。電源パンピング検知回路７０から出力される制御信号ＣＴＬは、上述したパワーリミット回路３０に入力され、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘが最大許容電圧Ｖｍａｘを超えた場合に、ＰＷＭ変調回路の出力パルスの幅を制限して、第１電源線Ｌ１と第２電源線Ｌ２との間の電圧Ｖｘの上昇が抑えられるようになっている。
【００２５】
次に、パワーリミット回路３０の具体的な構成について説明する。図２はパワーリミット回路の一部の構成を示す回路図である。図示の回路は、電源電圧Ｖｘが最大許容電圧Ｖｍａｘ以内の場合には、パルスＶＯｎ’をそのままパルスＶＯｎ”として出力し、電源電圧Ｖｘが最大許容電圧Ｖｍａｘを超える場合には、パルスＶＯｎ’のパルス幅を制限したパルスＶＯｎ”を出力する回路である。
【００２６】
なお、パワーリミット回路３０は、図示のものの他、電源電圧Ｖｘが最大許容電圧Ｖｍａｘ以内の場合には、パルスＶＯｐ’をそのままパルスＶＯｐ”として出力し、電源電圧Ｖｘが最大許容電圧Ｖｍａｘを超える場合には、パルスＶＯｐ’のパルス幅を制限したパルスＶＯｐ”を出力する回路を含む。しかし、その回路構成は図２に示すものと同様であるため、図示を省略する。
【００２７】
パワーリミット回路３０は、入力信号を時間Ｔｄだけ遅延させて出力する遅延回路３１と、立ち上がりエッジがトリガとなるＳＲフリップフロップ３２と、入力信号の論理積を出力するＡＮＤ回路３３と、選択回路３４とを備える。選択回路３４は、制御信号ＣＴＬがＨレベルの場合（電圧Ｖｘが最大許容電圧Ｖｍａｘ以下）、パルスＶＯｎ’をパルスＶＯｎ”として出力し、制御信号ＣＴＬがＬレベルの場合（電圧Ｖｘが最大許容電圧Ｖｍａｘを超える）、ＡＮＤ回路３３の出力信号３３ａをパルスＶＯｎ”として出力する。
【００２８】
図３は、パワーリミット回路３０の各部の信号波形を示す図である。図３において、制御信号ＣＴＬがＨレベルを維持する期間内は、パルスＶＯｎ’がそのまま選択回路３４を通過し、パルスＶＯｎ”となる。そして、電源パンピング検知回路７０の第１スイッチ６１がオフ状態となり、第２スイッチ６３がオン状態になると、コンデンサ６２に充電されていた電圧によりコンパレータ６４の負入力端子に入力される電圧が０Ｖから上昇する。そして、このコンパレータ６４に入力される電圧が基準電圧Ｖｒ以下である場合に、コンパレータ６４の出力信号である制御信号ＣＴＬはＨレベルとなる。しかし、コンパレータ６４に入力される電圧が基準電圧Ｖｒを超える場合に、制御信号ＣＴＬはＬレベルとなる。また、電源パンピング検知回路７０の第２スイッチ６３がオフ状態になり、第１スイッチ６１がオン状態になると、コンデンサ６２への充電が行われる。以上のような第１スイッチ６１と第２スイッチ６３のオン・オフ状態の切り替えにより、制御信号ＣＴＬは、コンデンサ６２に充電された電圧が基準電圧Ｖｒ以上である期間にＬレベルとなり、コンデンサ６２に充電された電圧が基準電圧Ｖｒ未満となる期間にＨレベルとなる。
【００２９】
図３における区間Ａでは、制御信号ＣＴＬがＨレベルであり、パルスＶＯｎ’がそのままパルスＶＯｎ”として出力される。つまり、この期間は、電源パンピングが発生しておらず、コンデンサ６２に充電された電圧が基準電圧Ｖｒ未満となっているため、パルスＶＯｎ’のパルス幅の調節は行われない。一方、区間Ｂでは、ＡＮＤ回路３３の出力信号３３ａがパルスＶＯｎ”として出力される。
【００３０】
遅延回路３１は、パルスＶＯｎ’を時間Ｔｄだけ遅延させて得た出力信号３１ａをＳＲフリップフロップ３２のリセット端子に供給する。ＳＲフリップフロップ３２のセット端子にはパルスＶＯｎ’が供給される。上述したようにＳＲフリップフロップ３２は立ち上がりエッジをトリガとするので、出力信号３２ａは、パルスＶＯｎ’の立ち上がりエッジに同期してＬレベルからＨレベルに遷移し、出力信号３１ａの立ち上がりエッジに同期してＨレベルからＬレベルに遷移する波形となる。したがって、ＳＲフリップフロップ３２の出力信号３２ａは、パルスＶＯｎ’に同期して立ち上がり、パルス幅が時間Ｔｄとなる。ＡＮＤ回路３３は、パルスＶＯｎ’と出力信号３２ａの論理積を演算して出力信号３３ａを生成する。このため、出力信号３３ａは、パルスＶＯｎ’のパルス幅を時間Ｔｄで制限されたものとなる。上述したように選択回路３４は、電圧Ｖｘが最大許容電圧Ｖｍａｘ以下の場合、パルスＶＯｎ’をパルスＶＯｎ”として出力し、電圧Ｖｘが最大許容電圧Ｖｍａｘを超える場合、出力信号３３ａをパルスＶＯｎ”として出力する。よって、電圧Ｖｘが最大許容電圧Ｖｍａｘを超える場合には、パルスＶＯｎ’のパルス幅を時間Ｔｄで制限したパルスＶＯｎ”を生成することができる。
【００３１】
そして、以上と同様の動作が、パルスＶＯｐ’とパルスＶＯｐ”においても行われる。このように、本実施形態では、電源パンピングが検知された場合には、ＰＷＭ変調回路２０の出力であるパルスＶＯｐ’とパルスＶＯｎ’を、電源パンピング検知回路７０の出力である制御信号ＣＴＬによりマスクするので、ＰＷＭ変調回路２０の出力であるパルスＶＯｐ’とパルスＶＯｎ’のパルス幅を所定の幅に制限し、電源パンピングを防止することが可能となる。
従って、コスト削減やスぺース削減に伴って安定化容量５２を縮小した場合でも、電源パンピングを防止することができ、トランジスタの破壊を確実に防止することができる。
【００３２】
なお、上述した実施形態では、ＰＷＭ変調回路２０の出力段にパワーリミット回路３０を設け、電源パンピング検知回路７０の出力をこのパワーリミット回路に入力する例について説明したが、本発明はこのような構成に限定されるものではなく、制御信号ＣＴＬが基準電圧Ｖｒを超えることを示す場合、パルス幅変調信号のパルス幅を制限した信号が出力バッファ５３,５４に供給されるように制御するパルス幅制限部を備えるのであれば、どのように構成してもよい。
このようなパルス幅制限部は、ＰＷＭ変調回路２０から出力バッファ５３,５４までの信号経路に設けてもよい。
また、誤差積分器１０の入力段に減衰器を設け、この減衰器の動作を電源パンピング検知回路７０の出力によって制御するようにしてもよい。あるいは、誤差積分器１０とＰＷＭ変調回路２０との間に誤差積分器１０の出力信号のレベルが所定レベルを超えないように出力信号をクランプするクランプ回路を設け、このクランプ回路の動作を電源パンピング検知回路７０の出力によって制御するようにしてもよい。すなわち、ＰＷＭ変調回路２０の前段に設けられ、制御信号ＣＴＬに基づいて入力信号の振幅を制限してＰＷＭ変調回路２０に供給するパルス幅制限部を用いてもよい。
【００３３】
また、上述した電源パンピング検知回路７０は、低電位側の電源が供給される第２電源線Ｌ２の電位（接地）とノードＮの電位との間の電圧（第２抵抗の両端の電圧）に基づいて、電源電圧のパンピングを検知したが、本発明はこれに限定されるものではなく、図４に示すように高電位側の電源が供給される第１電源線Ｌ１の電位とノードＮの電位との間の電圧（第１抵抗の両端の電圧）に基づいて、電源電圧のパンピングを検知してもよい。
【符号の説明】
【００３４】
１０……誤差積分器、２０……ＰＷＭ変調回路、３０……パワーリミット回路、４０……プリドライバ、５０……電源、５３，５４……出力バッファ、５３ａ，５４ａ……ＰＭＯＳトランジスタ、５３ｂ，５４ｂ……ＮＭＯＳトランジスタ、５７ａ,５７ｂ……コイル、５５ａ、５５ｂ、５６……コンデンサ、５８……スピーカー、５９……第１抵抗、６０……第２抵抗、６１……第１スイッチ、６２……コンデンサ、６３……第２スイッチ、６４……コンパレータ、６５……基準電圧回路、６６……タイミング制御回路、７０……電源パンピング検知回路、１００……Ｄ級増幅回路、１０１ｐ，１０１ｎ……入力端子、１０２ｐ，１０２ｎ……出力端子、ＶＤＤ……電源電圧、ＶＩｐ，ＶＩｎ……入力アナログ信号、ＶＯｐ，ＶＯｎ……デジタル信号、ＶＯｐ’，ＶＯｎ’……ＰＷＭ変調回路から出力されるパルス、ＶＯｐ”，ＶＯｎ”……パワーリミット回路から出力されるパルス。
【特許請求の範囲】
【請求項１】
低電源電位と高電源電位とのうち一方が供給される第１電源線と、
前記低電源電位と前記高電源電位とのうち他方が供給される第２電源線と、
入力信号に基づいてパルス幅変調信号を生成する信号生成部と、
前記第１電源線および前記第２電源線から電源が供給され、負荷を駆動する出力バッファ部と、
前記第１電源線の電位と前記第２電源線の電位との電位差が所定電圧を超えるか否かを判定し、判定結果を示す制御信号を出力する判定部と、
前記制御信号が前記所定電圧を超えることを示す場合、前記パルス幅変調信号のパルス幅を制限した信号が前記出力バッファ部に供給されるように制御するパルス幅制限部とを、
備えるＤ級増幅回路。
【請求項２】
前記パルス幅制限部は、前記信号生成部から前記出力バッファ部までの信号経路に設けられ、前記制御信号に基づいて、前記パルス幅変調信号のパルス幅を制限することを特徴とする請求項１に記載のＤ級増幅回路。
【請求項３】
前記パルス幅制限部は、前記信号生成部の前段に設けられ、前記制御信号に基づいて前記入力信号の振幅を制限して前記信号生成部に供給することを特徴とする請求項１に記載のＤ級増幅回路。
【請求項４】
前記判定部は、
前記第１電源線とノードとの間に接続される第１抵抗と、
前記第２電源線と前記ノードとの間に接続される第２抵抗と、
コンデンサと、
第１出力端子及び第２出力端子から基準電圧を出力する基準電圧回路と、
一方の入力端子に前記第１出力端子が接続され、前記制御信号を出力するコンパレータと、
オン状態において前記第１抵抗と前記コンデンサとを並列に接続し、オフ状態において前記第１抵抗と前記コンデンサとを分離する第１のスイッチ部と、
オン状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを接続すると共に前記コンデンサの他方の電極と前記第２出力端子とを接続し、オフ状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを分離すると共に前記コンデンサの他方の電極と前記第２出力端子とを分離する第２のスイッチ部と、
前記第１のスイッチ部がオン状態であるとき前記第２のスイッチ部をオフ状態とし、前記第１のスイッチ部がオフ状態であるとき前記第２のスイッチ部をオン状態とするように制御する制御部とを備え、
前記基準電圧は前記所定電圧を前記第１抵抗と前記第２抵抗で分圧した電圧である、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載のＤ級増幅回路。
【請求項５】
前記出力バッファ部は、前記負荷とＢＴＬ接続されることを特徴とする請求項１乃至４のうちいずれか１項に記載のＤ級増幅回路。
【請求項１】
低電源電位と高電源電位とのうち一方が供給される第１電源線と、
前記低電源電位と前記高電源電位とのうち他方が供給される第２電源線と、
入力信号に基づいてパルス幅変調信号を生成する信号生成部と、
前記第１電源線および前記第２電源線から電源が供給され、負荷を駆動する出力バッファ部と、
前記第１電源線の電位と前記第２電源線の電位との電位差が所定電圧を超えるか否かを判定し、判定結果を示す制御信号を出力する判定部と、
前記制御信号が前記所定電圧を超えることを示す場合、前記パルス幅変調信号のパルス幅を制限した信号が前記出力バッファ部に供給されるように制御するパルス幅制限部とを、
備えるＤ級増幅回路。
【請求項２】
前記パルス幅制限部は、前記信号生成部から前記出力バッファ部までの信号経路に設けられ、前記制御信号に基づいて、前記パルス幅変調信号のパルス幅を制限することを特徴とする請求項１に記載のＤ級増幅回路。
【請求項３】
前記パルス幅制限部は、前記信号生成部の前段に設けられ、前記制御信号に基づいて前記入力信号の振幅を制限して前記信号生成部に供給することを特徴とする請求項１に記載のＤ級増幅回路。
【請求項４】
前記判定部は、
前記第１電源線とノードとの間に接続される第１抵抗と、
前記第２電源線と前記ノードとの間に接続される第２抵抗と、
コンデンサと、
第１出力端子及び第２出力端子から基準電圧を出力する基準電圧回路と、
一方の入力端子に前記第１出力端子が接続され、前記制御信号を出力するコンパレータと、
オン状態において前記第１抵抗と前記コンデンサとを並列に接続し、オフ状態において前記第１抵抗と前記コンデンサとを分離する第１のスイッチ部と、
オン状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを接続すると共に前記コンデンサの他方の電極と前記第２出力端子とを接続し、オフ状態において前記コンデンサの一方の電極と前記コンパレータの他方の入力端子とを分離すると共に前記コンデンサの他方の電極と前記第２出力端子とを分離する第２のスイッチ部と、
前記第１のスイッチ部がオン状態であるとき前記第２のスイッチ部をオフ状態とし、前記第１のスイッチ部がオフ状態であるとき前記第２のスイッチ部をオン状態とするように制御する制御部とを備え、
前記基準電圧は前記所定電圧を前記第１抵抗と前記第２抵抗で分圧した電圧である、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載のＤ級増幅回路。
【請求項５】
前記出力バッファ部は、前記負荷とＢＴＬ接続されることを特徴とする請求項１乃至４のうちいずれか１項に記載のＤ級増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−１１０５５９（Ｐ２０１３−１１０５５９Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５３６７６（Ｐ２０１１−２５３６７６）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
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