EL表示装置
【課題】少ない回路素子数で駆動用トランジスタの閾値補正機能を有する有機EL表示装置を実現する。
【解決手段】閾値補正機能を有する画素回路16において、EL電源A又はリセット電源を供給するトランジスタ11p及び11qを複数の画素で共有し、複数の画素に対して1つとすることで、閾値補正機能を損ねることなく、1画素当たりのトランジスタ数を削減し、表示領域の全画素の平均で、1画素当たりのトランジスタ数を減らすことができた。
【解決手段】閾値補正機能を有する画素回路16において、EL電源A又はリセット電源を供給するトランジスタ11p及び11qを複数の画素で共有し、複数の画素に対して1つとすることで、閾値補正機能を損ねることなく、1画素当たりのトランジスタ数を削減し、表示領域の全画素の平均で、1画素当たりのトランジスタ数を減らすことができた。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、有機または無機エレクトロルミネッセンス(EL)素子などを用いるEL表示パネル(表示装置)などの自発光表示パネルを用いた、EL表示装置に関するものである。
【背景技術】
【0002】
電気光学変換物質として有機EL材料または無機EL材料を用いたアクティブマトリクス型の画像表示装置は、画素に書き込まれる電流に応じて発光輝度が変化する。EL表示装置は、各画素に発光素子を有する自発光型である。EL表示装置は、液晶表示パネルに比べて画像の視認性が高い、発光効率が高い、バックライトが不要、応答速度が速い等の利点を有する。
【0003】
有機EL(PLED、OLED、OEL)パネルは、アクティブマトリクス方式の開発が行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子(一般には薄膜トランジスタ、TFT)によって制御するものであり、例えば特許文献1、2が提案されている。
【特許文献1】特開2003−255856
【特許文献2】特開2003−271095
【発明の開示】
【発明が解決しようとする課題】
【0004】
EL表示パネルは、低温または高温ポリシリコンからなるトランジスタアレイを用いてパネルを構成する。しかし、有機EL素子は、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。
【0005】
すなわち、EL素子に駆動電流を供給する駆動用トランジスタに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、トランジスタは50%以上の特性バラツキがある。そのために、駆動用トランジスタの特性バラツキが表示ムラとして表示され、画像表示品位を低下させるという問題点があった。
【0006】
そこで本発明は、特性表示ムラのない画像表示を実現できるEL表示装置を提供する。
【課題を解決するための手段】
【0007】
本発明は、有機発光素子を有する画素が、マトリクス状に形成されたEL表示装置であって、前記マトリクス状に形成された各画素中の同一行に形成された前記画素の駆動用トランジスタのドレイン電極が、第1の信号線に接続され、前記第1の信号線が、第1のスイッチを介してリセット電源に接続された、ことを特徴とするEL表示装置である。
【発明の効果】
【0008】
本発明によれば、特性表示ムラのない画像表示を実現できる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の一実施形態のEL表示装置について図面に基づいて説明する。
【0010】
(1)画素の構成
図1は、EL表示装置の画素構成である。また、図3は、画素16がマトリックス状に配置された表示領域31に、ゲートドライバ回路12及びソースドライバ回路14が接続された構成図である。
【0011】
図1において、画素16は、2つのコンデンサ19a、19bと5つのスイッチ用トランジスタ11b、11c、11d、11e、11fと1つの駆動用トランジスタ11aで構成される。
【0012】
スイッチ用トランジスタ11bは、トランジスタ11aをダイオード接続(Diode-connected)させて、閾値電圧を補償するための閾値電圧補償トランジスタである。
【0013】
スイッチ用トランジスタ11fは、コンデンサ19aを初期化させるためリセット電圧Vrstを印加するための初期化トランジスタである。
【0014】
スイッチ用トランジスタ11dは、EL素子15の発光を制御するためのトランジスタである。
【0015】
スイッチ用トランジスタ11b、11fはオフリークと小さくする必要があるため、ディアルゲート以上の複数ゲート構成にする。
【0016】
コンデンサ19aは、駆動用トランジスタ11aのゲート端子の電位を保持する保持用のコンデンサである。
【0017】
コンデンサ19bは、ソース信号線18に印加され、画素16に印加された映像信号を画素16内で保持するものである。
【0018】
スイッチ用トランジスタ11cは、ゲート信号線17aにゲート電極が接続され、ソース信号線18にソース電極が接続され、ゲートドライバ回路12aからの選択信号によりオン/オフ制御される。
【0019】
駆動用トランジスタ11aは、トランジスタ11cのドレイン電極にソース電極が接続される。閾値電圧補償トランジスタ11bのソースまたはドレイン電極と、コンデンサ19aの第1の端子が共通接続され、駆動用トランジスタ11aのゲート電圧が決定される。したがって、駆動用トランジスタ11aは、ゲート電極に印加された電圧に相当する駆動電流を生成する。
【0020】
閾値電圧補償トランジスタ11bは、駆動用トランジスタ11aのゲート電極とソース電極との間に接続され、ゲート信号線17cに印加されるスキャン信号に応答して駆動用トランジスタ11aをダイオード接続させる。したがって、スキャン信号によって駆動用トランジスタ11aは、ダイオードのような状態になり、駆動用トランジスタ11aのゲート端子に電圧Vdata−Vth[V]が印加され、これは、駆動用トランジスタ11aのゲート電圧となる。なお、電圧Vdataは、ソースドライバ回路14がソース信号線18に出力された映像信号である。また、Vthでは、駆動用トランジスタ11aに閾値電圧である。
【0021】
初期化トランジスタであるスイッチ用初期化トランジスタ11fは、リセット電圧ラインVrstとコンデンサ19aの第1の端子との間に接続され、ゲート信号線17dのスキャン信号に応答して、コンデンサ19aに充填された電荷はリセット電圧ラインVrstを介して放電させることによって、コンデンサ19aを初期化させる。
【0022】
スイッチ用トランジスタ11eは、第1の電源電圧ラインVddと駆動用トランジスタ11aのソース電極との間に接続され、ゲート電極に接続したゲート信号線17bを介して伝達される発光制御信号によりオンとなり、第1の電源電圧Vddを駆動用トランジスタ11aのソース電極に印加する。
【0023】
スイッチ用トランジスタ11dは、駆動用トランジスタ11aとEL素子15との間に接続され、ゲート電極に接続したゲート信号線17bを介して伝達される発光制御信号に応答して駆動用トランジスタ11aで生成される駆動電流をEL素子15に伝達する。
【0024】
コンデンサ19aは、第1の電源電圧ラインVddと駆動用トランジスタ11aのゲート電極との間に接続され、第1の電源電圧Vddと駆動用トランジスタ11aのゲート電極に印加される電圧Vdata−Vth[V]の電圧差に該当する電荷を1フレームの間に維持する。
【0025】
(2)ゲート信号線
ゲート信号線17に印加される電圧は、オフ電圧(VGH)とオン電圧(VGL)であり、VGH電圧の印加により、スイッチ用トランジスタ11b、11c、11d、11e、11fがオフし、VGL電圧の印加により、スイッチ用トランジスタ11b、11c、11d、11e、11fがオンする。但し、図3に示すように、VGH電圧は、ゲートドライバ回路12aとゲートドライバ回路12bで共通であれば、VGL電圧は、ゲートドライバ回路12aでは、VGL1とし、ゲートドライバ回路12bでは、VGL2としている。すなわち、ゲートドライバ回路12aと12bでは、オン電圧を異ならせている。
【0026】
したがって、ゲート信号線17a、ゲート信号線17cに印加されるオン電圧はVGL1であり、ゲート信号線17b、ゲート信号線17dに印加されるオン電圧はVGL2である。また、VGL1>VGL2なる関係となるように設定されている。なお、ゲート信号線17aに印加されるVGHとゲート信号線17dに印加されるVGHとを異ならせてもよい。
【0027】
(3)PチャンネルとNチャンネルのトランジスタ
本実施形態において、駆動用トランジスタ11aはPチャンネルトランジスタであるがこれに限定するものでなく、Nチャンネルトランジスタであってもよい。
【0028】
この場合は、オン電圧がVGHとなり、オフ電圧がVGLとなる。また、また、駆動用トランジスタ11aのソース端子はアノード電圧Vddと接続されているとして説明するが、これに限定するものではない。例えば、カソード電圧Vssまたはグランド電圧GNDに接続されていてもよい。また、コンデンサ18は、トランジスタ11のゲート絶縁膜容量によるコンデンサで代用してもよい。
【0029】
(4)ゲートドライバ回路
ゲートドライバ回路12aには、ゲート信号線17aを選択するスタートパルスST1、ゲート信号線17cを選択するスタートパルスST2、スタートパルスを順次シフトするクロック信号(CLK)が印加される。UDは、ゲートドライバ回路12a内のスタートパルスの上下シフトレジスタ方向を切り替える信号である。
【0030】
ゲートドライバ回路12bには、ゲート信号線17bを選択するスタートパルスST3、ゲート信号線17dを選択するスタートパルスST4、スタートパルスを順次シフトするクロック信号(CLK)が印加される。
【0031】
なお、必要に応じて、ゲートドライバ回路12には、イネーブル制御端子を付加することが好ましい。ゲートドライバ回路12内には、シフトレジスタ回路が形成されており、スタートパルスをクロック信号(CLK)に同期して順次シフトさせ、選択するゲート信号線17の位置を変化させる。
【0032】
(5)ゲート信号線に印加される信号
図2は、ゲート信号線17a、17b、17c、17dに印加される駆動電圧、ソース信号線18の映像信号電圧、EL素子15の発光状態を示す。
【0033】
なお、図2では、説明を容易にするため、オフ電圧をVGHとし、オン電圧をVGLとする。また、ソース信号線18に印加される電圧Vdataは、グランド電圧(GND)=0Vとし、アノード電圧Vdd以下としている。
【0034】
また、1Hとは1水平走査期間である。図2は模式的なものであり、1Hが数Hとしてもよく、1Hは1Hより短い期間としてもよい。VGH電圧は、Vdd電圧よりも0.5V以上3.0V以下の電圧に設定される。
【0035】
画素16には、1tからatの期間に、ゲート信号線17dにオン電圧が印加される。オン電圧(VGL)の印加により、トランジスタ11fがオンし、リセット電圧Vrstが駆動用トランジスタ11aのゲート端子にリセット電圧Vrstが印加される(a点)。
【0036】
リセット電圧Vrstの印加により、駆動用トランジスタ11aは、リセット状態になる。なお、リセット電圧Vrstは、GND電圧以下−5(V)以上の電圧に設定すべきである。また、リセット電圧Vrstは、映像信号電圧Vdataに対応して変化させてもよい。例えば、映像信号の階調番号に対応させてリセット電圧Vrstを変化させる。また、リセット電圧Vrstは、赤(R)、緑(G)、青(B)の映像信号電圧で変化させてもよい。RGBで映像信号の振幅が異なるからである。この場合は、階調番号に対応せず、各RGBで固定のリセット電圧Vrstを設定してもよい。また、リセット電圧Vrstは、表示画面で消費される電流に対応させて変化させてもよい。
【0037】
ゲート信号線17cは、リセット電圧Vrstの印加後(at)、オン電圧が印加される。オン電圧(VGL)を印加する期間は、1H以上としているが、これに限定するものではなく、1H以下の期間であってもよい。少なくともゲート信号線17cにオン電圧(VGL)を印加する期間は、ゲート信号線17aにオン電圧(VGL)を印加する期間よりも長くする。また、オーバーラップさせる。なお、リセット電圧Vrstの印加時間は、2μsec以上に時間を確保することが好ましい。
【0038】
ゲート信号線17aオン電圧(VGL)を印加することにより、スイッチ用トランジスタ11cがオンし、ソース信号線18に印加したVdataがコンデンサ19b印加される。a点に印加されて映像信号Vdataは、スイッチ用トランジスタ11bがオンしている期間保持される。
【0039】
なお、図2に図示するゲート信号線17aの斜線部は、オン電圧(VGL)を印加してもオフ電圧(VGH)を印加してもよい。
【0040】
スイッチ用トランジスタ11c、スイッチ用トランジスタ11がオンすることにより、ソース信号線18から、駆動用トランジスタの及びトランジスタ11bのチャンネル間のパスが発生し、コンデンサ11aに電荷が充電される。Vdataの印加により、駆動用トランジスタ11aは、Vdataに対応する電流を流すように、ゲート端子b点の電位を変化させ、変化後の電圧が、コンデンサ19aに保持される。この動作により、駆動用トランジスタ11aのオフセットがキャンセルされる。コンデンサ19bの電位は1フレームの期間保持される。
【0041】
以上のオフセットキャンセルの動作後、ゲート信号線17bにオン電圧が印加され、スイッチ用トランジスタ11eがオンし、Vdd電圧が駆動用トランジスタ11aのソース端子に供給される。また、スイッチ用トランジスタ11dがオンし、駆動用トランジスタ11aからEL素子15の駆動用電流がEL素子15に供給される。EL素子15は、印加された電流により発光する。
【0042】
ゲート信号線17bには、オン電圧またはオフ電圧が印加され、オン/オフ電圧に同期してEL素子15に電流が供給される。このオン/オフ電圧の印加状態に同期してEL素子は発光または消灯する。
【0043】
EL素子15が発光または消灯している動作時(電圧プログラム時以外の期間、3t〜の期間)では、トランジスタ11bはオープン状態である。この時、トランジスタ11aのソース端子は、EL素子15が発光しているときは、アノード電圧Vdd(トランジスタ11eのチャンネル電圧降下は無視する)が印加されている。EL素子15が消灯時は、トランジスタ11e及びトランジスタ11dをオープン状態にされる。このEL素子15が消灯時は、駆動用トランジスタ11aのソース端子は、コンデンサ19bによりほぼ、アノード電位Vddに保持されている。したがって、トランジスタ11aの電位安定度がよい。
【0044】
EL素子15の点灯及び消灯は、トランジスタ11dをduty制御(トランジスタ11dなどをオン/オフさせて、表示画面31に帯状の非表示領域を発生し、前記非表示領域を画面31の上下方向に、フレーム周期に同期して画像表示させる)してもよい。
【0045】
(6)画素の変更例1
図10は、図1の画素の変更例1である。
【0046】
コンデンサ19bの一端子は、ゲート信号線17aに接続されている。ゲート信号線17aには、オン電圧(VGL)またはオフ電圧(VGH)が印加されるが、映像信号電圧を画素16に書き込んだ後(電圧プログラム時以降)以外の期間は、オフ電圧(VGH)が印加されている。したがって、コンデンサ19bは一定の電荷を保持して安定である。
【0047】
(7)画素の変更例2
図11は、図1の画素の変更例2である。
【0048】
コンデンサ19bの一端子は、ゲート信号線17bに接続されている。ゲート信号線17bには、オン電圧(VGL)またはオフ電圧(VGH)が印加される。しかし、映像信号電圧を画素16に書込み時(電圧プログラム時)の期間は、オフ電圧(VGH)が印加される。したがって、コンデンサ19bは一定の電荷を保持して安定状態を維持されている。
【0049】
なお、図11において、コンデンサ19bの一端子は、ゲート信号線17bと接続するとしたが、これに限定するものではなく、ゲート信号線17dと接続してもよい。ゲート信号線17dには、リセット電圧Vrstを印加するときだけ、オン電圧(VGL)が印加される。しかし、他の期間には、オフ電圧(VGH)が印加される。オフ電圧(VGH)が印加される。したがって、コンデンサ19bは一定の電荷を保持して安定状態を維持されている。
【0050】
(8)画素の変更例3
図4は、図1の画素の変更例である。
【0051】
図1と図4の差異は、コンデンサ11cが追加形成された点である。コンデンサ11cは、ゲート信号線17aに印加された電圧の変化(VGL→VGL)により、突き抜け電圧が発生しより良好な黒表示(高コントラスト表示)を実現することを1つの目的とする。VGL→VGHの動作とは、画素16に映像信号を書き込み保持させる動作である。すなわち、スイッチ用トランジスタ11cの制御動作である。
【0052】
前記コンデンサ19cは、第1の電極が現在ゲート信号線17a及びトランジスタ11cのゲート端子に共通接続され、第2の電極が前記コンデンサ19a及び駆動用トランジスタ11aのゲート端子に共通接続されている。
【0053】
なお、駆動用トランジスタ11aがNチャンネルトランジスタの場合は、ゲート信号線17aに印加する電圧(映像信号を画素に書き込み、保持させる動作時に使用する電圧)をVGL→VGHとなるように画素16を構成する。
【0054】
すなわち、補助コンデンサ19bは、スキャン期間から発光期間に変化しながら、駆動用トランジスタ11aのゲート電圧(b点)をブースト(boost)させる役目をする。
【0055】
ゲート信号線に印加するオフ電圧をVGH、オン電圧をVGLとすると、ゲート信号線17aに印加する電圧を、VGLからVGHに変化させると、駆動用トランジスタ11aのゲート電圧は、前記コンデンサ19aと補助コンデンサ19bのカップリングによる補正電圧だけ上昇するようになる。したがって、駆動用トランジスタ11aのゲート端子の電圧が、Vdd電圧側にシフトし、良好な黒表示を実現できる。
【0056】
(9)画素の変更例4
次に、画素の変更例4について図5と図6に基づいて説明する。
【0057】
(9−1)画素の構成
図5において、画素16は、2つのコンデンサ19a、19bと5つのスイッチ用トランジスタ11b、11c、11d、11e、11fと1つの駆動用トランジスタ11aで構成される。
【0058】
スイッチ用トランジスタ11bは、駆動用トランジスタ11aをダイオード接続(Diode-connected)させて、閾値電圧を補償するための閾値電圧補償トランジスタである。
【0059】
スイッチ用トランジスタ11fは、コンデンサ19aを初期化させるためリセット電圧Vrstを印加するための初期化トランジスタである。
【0060】
スイッチ用トランジスタ11dは、EL素子15の発光を制御するためのトランジスタである。
【0061】
スイッチ用トランジスタ11b、11fはオフリークと小さくする必要があるため、ディアルゲート以上の複数ゲート構成にする。
【0062】
スイッチ用トランジスタ11cは、ゲート信号線17aにゲート電極が接続され、ソース信号線18にソース電極が接続され、ゲートドライバ回路12aからの選択信号によりオン/オフ制御される。
【0063】
駆動用トランジスタ11aは、トランジスタ11cのドレイン電極にソース電極が接続される。閾値電圧補償トランジスタ11bのソースまたはドレイン電極とコンデンサ19aの第1の端子が共通接続され、駆動用トランジスタ11aのゲート電圧が決定される。したがって、駆動用トランジスタ11aは、ゲート電極に印加された電圧に相当する駆動電流を生成する。
【0064】
閾値電圧補償トランジスタであるスイッチ用トランジスタ11bは、駆動用トランジスタ11aのゲート電極とソース電極との間に接続され、ゲート信号線に印加されるスキャン信号に応答して駆動用トランジスタ11aをダイオード接続させる。したがって、スキャン信号によって駆動用トランジスタ11aは、ダイオードのような状態になり、駆動用トランジスタ11aのゲート端子に電圧Vdata−Vth[V]が印加され、これは、前記駆動用トランジスタ11aのゲート電圧となる。
【0065】
初期化トランジスタであるスイッチ用トランジスタ11fは、リセット電圧ラインVrstとコンデンサ19aの第1の端子との間に接続され、ゲート電極に接続したn−1番目ゲート信号線17aのスキャン信号に応答して、先行フレームのとき前記コンデンサ19aに充填された電荷は前記リセット電圧ラインVrstを介して放電させることによって、コンデンサ19aを初期化させる。
【0066】
スイッチ用トランジスタ11eは、第1の電源電圧ラインVddと駆動用トランジスタ11aのソース電極との間に接続され、ゲート電極に接続したゲート信号線17bを介して伝達される発光制御信号によりオンとなり、第1の電源電圧Vddを前記駆動用トランジスタ11aのソース電極に印加する。
【0067】
スイッチ用トランジスタ11dは、駆動用トランジスタ11aとEL素子15との間に接続され、ゲート電極に接続した前記ゲート信号線17bを介して伝達される発光制御信号に応答して駆動用トランジスタ11aで生成される前記駆動電流を前記EL素子15に伝達する。
【0068】
コンデンサ19aは、第1の電源電圧ラインVddと駆動用トランジスタ11aのゲート電極との間に接続され、第1の電源電圧Vddと前記駆動用トランジスタ11aのゲート電極に印加される電圧Vdata−Vth[V]の電圧差に該当する電荷を1フレームの間に維持する。
【0069】
補助コンデンサ19bは、第1の電極が現在ゲート信号線17a及びトランジスタ11bのゲート端子に共通接続され、第2の電極が前記コンデンサ19a及び駆動用トランジスタ11aのゲート端子に共通接続されている。
【0070】
(9−2)ゲート信号線
ゲート信号線17aからゲート信号線17a1とゲート信号線17a2が分岐されており、ゲート信号線17a1には、インバータ回路51が配置されている。したがって、ゲート信号線17a1とゲート信号線17a2には、VGHとVGLが反転して電圧が印加される。
【0071】
(9−3)ソース信号線
ソース信号線18aとソース信号線18bを有しており、上下方向に隣接した画素16(16a、16b)は異なるソース信号線18に接続されている。本実施形態では、画素16bはソース信号線18bに接続されており、画素16aはソース信号線18aと接続されている。
【0072】
図6は、図5の画素構成において、ゲート信号線17及びソース信号線18との接続状態を示している。図5、図6のように構成することにより、リセット電圧Vrstを印加するためのスイッチ用トランジスタ11fを制御するゲート信号線と、映像信号を印加するためのスイッチ用トランジスタ11cを制御するゲート信号線とを共通にすることができる。そのため、ゲート信号線17の数を削減でき、画素16の開口率を向上できる。
【0073】
また、複数画素行を同時にオフセットキャンセル状態にすることができ、良好なオフセットキャンセルを実現できる。
【0074】
(10)duty駆動
本実施形態において、スイッチ用トランジスタ11e、11dの少なくとも一方をオン/オフ制御することにより、図12(b)に図示するようなduty駆動を実現できる。
【0075】
図12において、121はプログラム画素行(映像信号を書き込んでいる画素行)であり、123は非表示領域(トランジスタ11eとトランジスタ11dのうち、少なくとも一方をオフさせることにより、非表示(EL素子15に電流が流れていない、または流れても小さい状態)とした画素行または画素行の群)である。122は表示領域(トランジスタ11eとトランジスタ11dの両方をオンさせ、EL素子15に電流が供給されている画素行または画素行の群である。非表示領域123及び表示領域122はフレーム周期または水平同期信号に同期して、表示画面31の上下方向に走査される。
【0076】
(10−1)問題点
図13(a)の表示では、1つの表示領域122が画面の上から下方向に移動する。フレームレートが低いと、表示領域122が移動するのが視覚的に認識される。特に、まぶたを閉じた時、または顔を上下に移動させた時などに認識されやすくなる。
【0077】
(10−2)解決手段
この問題点に対しては、図12(b)(c)に示すように、表示領域122を複数に分割するとよい。分割された表示領域122は等しく(等分に)する必要はない。例えば、表示領域を4つの領域に分割し、分割された表示領域122aが面積1で、分割された表示領域122bが面積2で、分割された表示領域122cが面積1で、分割された表示領域122dが面積4でもよい。
【0078】
数フレーム(フィールド)での表示領域122の面積が平均して目標の大きさになるように制御してもよいことは言うまでもない。例えば、表示画面31に占める表示領域122の面積を1/10にするとした時、1フレーム(フィールド)目は表示領域122の面積を1/10とし、2フレーム(フィールド)目は表示領域122の面積を1/20とし、3フレーム(フィールド)目は表示領域122の面積を1/20とし、4フレーム(フィールド)目は表示領域122の面積を1/5とし、以上の4フレーム(フィールド)で所定の表示面積(表示輝度)の1/10を得る駆動方法が例示される。
【0079】
また、R、G、Bのそれぞれが、数フレーム(フィールド)でLの期間の平均が等しくなるように駆動してもよい。しかし、前記数フレーム(フィールド)は4フレーム(フィールド)以下にすることが好ましい。表示画像によってはフリッカが発生する場合があるからである。
【0080】
なお、本実施形態での1フレームまたは1フィールドとは、画素16の画像書き換え周期または表示表示画面31が上から下まで(下から上まで)走査される周期と同じである。
【0081】
また、R、G、Bで、数フレーム(フィールド)でLの期間の平均を異ならせ、適度なホワイトバランスがとれるように駆動してもよい。この駆動方法は、RGBの発光効率が異なるときに特に有効である。また、RGBで分割数K(表示領域122を複数に分割する数)を異ならせても良い。特にGでは視覚的にめだつため、Gでは分割数をRBに対して多くすることが有効である。
【0082】
なお、以上の実施形態では理解を容易にするために表示領域122の面積を分割するとして説明している。しかし、面積を分割するとは、期間(時間)を分割することである。したがって、図1ではトランジスタ11dのオン期間を分割することになるから、面積を分割することは、期間(時間)を分割することと同じである。
【0083】
(10−3)効果
以上のように、表示領域122を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割するほど動画表示性能は低下する。また、画像表示のフレームレートを低減することができ、低消費電力化を実現できる。例えば、非点灯領域123を一括にした場合は、フレームレート45Hz以下になるとフリッカが発生する。しかし、非点灯領域123を6分割以上とした場合は、20Hz以下までフリッカが発生しない。
【0084】
(11)明るさ調整方式
図13(a)は図13のように表示領域122が連続している場合の明るさ調整方式である。図13(a1)の表示画面31の表示輝度が最も明るい。図13(a2)の表示画面31の表示輝度が次に明るく、図13(a3)の表示画面31の表示輝度が最も暗い。図13(a1)から図13(a3)への変化(またはその逆)は、先にも記載したようにゲートドライバ回路12のシフトレジスタ回路61などの制御により、容易に実現できる。この際、図1のVdd電圧(アノード電圧など)は変化させる必要がない。また、ソースドライバ回路14が出力するプログラム電流またはプログラム電圧の大きさも変化させる必要がない。すなわち、電源電圧を変化させず、また、映像信号を変化させずに表示表示画面31の輝度変化を実施できる。
【0085】
また、図13(a1)から図13(a3)への変化の際、画面のガンマ特性は全く変化しない。したがって、表示画面31の輝度によらず、表示画像のコントラスト、階調特性が維持される。これは本実施形態の効果である。
【0086】
従来の画面の輝度調整では、表示画面31の輝度が低い時は、階調性能が低下する。すなわち、高輝度表示の時は64階調表示を実現できても、低輝度表示の時は、半分以下の階調数しか表示できない。これに比較して、本実施形態の駆動方法では、画面の表示輝度に依存せず、最高の64階調表示を実現できる。
【0087】
図13(b)は、図12で説明したように表示領域122が分散している場合の明るさ調整方式である。図13(b1)の表示画面31の表示輝度が最も明るい。図13(b2)の表示画面31の表示輝度が次に明るく、図13(b3)の表示画面31の表示輝度が最も暗い。図13(b1)から図13(b3)への変化(またはその逆)は、先にも記載したようにゲートドライバ回路12のシフトレジスタ回路61などの制御により、容易に実現できる。図13(b)のように表示領域122を分散させれば、低フレームレートでもフリッカが発生しない。
【0088】
さらに、低フレームレートでも、フリッカが発生しないようにするには、図13(c)のように表示領域122を細かく分散させればよい。しかし、動画の表示性能は低下する。したがって、動画を表示するには、図13(a)の駆動方法が適している。静止画を表示し、低消費電力化を要望する時は、図13(c)の駆動方法が適している。図13(a)から図13(c)の駆動方法の切り替えも、シフトレジスタ61の制御により容易に実現できる。
【0089】
図13は非表示領域123が等間隔で構成されているが、これに限定するものではない。表示画面31の1/2の面積が連続して表示領域122をし、残りの面積50が図13(c1)のように等間隔に表示領域122と非表示領域123が繰り返すように駆動してもよいことは言うまでもない。
【0090】
(12)表示機器
次に、本実施形態の駆動方式を実施するEL表示装置を表示ディスプレイとして用いた本実施形態の表示機器について説明をする。
【0091】
(12−1)第1の適用例
図7はEL表示装置の一例である情報端末装置の携帯電話の平面図である。筐体73にアンテナ71などが取り付けられている。72aは、表示画面の明るさを変化させる切換キー、72bは電源オン/オフキー、72cがゲートドライバ回路12bの動作フレームレートを切り替えるキーである。75はホトセンサである。ホトセンサ75は、外光の強弱にしたがって、duty比などを変化させて、表示画面22の輝度を自動調整する。
【0092】
(12−2)第2の適用例
図8はビデオカメラの斜視図である。ビデオカメラは撮影(撮像)レンズ部83とビデオカメラ本体73と具備している。本実施形態のEL表示パネルは表示モニター74としても使用されている。表示画面22は支点81で角度を自由に調整できる。表示画面22を使用しない時は、格納部83に格納される。
【0093】
(12−3)第3の適用例
本実施形態のEL表示パネルまたはEL表示装置などはビデオカメラだけでなく、図9に示すような電子カメラにも適用することができる。本実施形態のEL表示装置はカメラ本体91に付属されたモニター22として用いる。カメラ本体91にはシャッタ93の他、スイッチ72a、72cが取り付けられている。
【0094】
(13)回路の構成
図14は、本実施形態におけるEL表示パネルの1列分の回路を示したものである。ここでソース信号線18は切り替え手段141を介して、1列に対して2本のソース信号線18aと18bが存在し、偶数行と奇数行の画素で接続されるソース信号線が異なる構成となっていることが特徴である。各画素16の構成は例えば図1、図4、図10、図25といった回路で構成されている。ゲートドライバ回路12aは、シフトレジスタ構成となっており、クロック毎にパルスが1段ずつシフトされる。ゲート信号線17に対する接続を、図14のように行うことで、図15に示すような信号波形を実現することができる。
【0095】
シフトクロックの周期を1水平走査期間に設定し、1水平走査期間のみパルスが出力されるようなスタートパルスが入力される。これで各行1水平走査期間ずつずれたタイミングで1水平走査期間の間パルスが発生する回路が実現できる。シフトレジスタの各段出力を図14のようにゲート信号線17に取り込み、切り替え手段141を図15に示すように動作させることで、始めの1水平走査期間では、1行目の画素16aの駆動用トランジスタ11aのゲート電圧をVrst電源により、初期化する。同時にソース信号線から所定の階調に対応する1行目の画素に対応する信号電圧が切り替え手段141を介してソース信号線18bに充電される。ソース信号線18aには充電されない。切り替え手段141でソースドライバ回路出力から切り離されている。次の1水平走査期間においては切り替え手段141を動作させ、ソース信号線18aを充電するようにする。このときソース信号線18bは、ソースドライバ回路出力から切り離されているために、ソース信号線の浮遊容量142bにより1行目の画素に対応する信号電圧が充電されたままである。そこで、ゲート信号線17a及びゲート信号線17cを走査し、画素16aのトランジスタ11c、11bを導通状態とし、画素の駆動用トランジスタ11aに階調信号の書き込みと、特性バラツキのキャンセル動作を実施する。同時に2行目の画素に対応して、画素16bに対応する階調信号電圧がソース信号線18aに充電され、駆動用トランジスタ11aのゲート電極がVrst電源により初期化される。
【0096】
ソース信号線18aとソース信号線18bを水平走査期間毎に切り替えて利用することで、ソース信号線に印加させる階調信号が2水平走査期間保持されるため、画素回路16に信号を書き込む時間を長くすることができるようになる。
【0097】
図1などの画素回路の構成では、駆動用トランジスタ11aに階調信号を書き込みながら、特性バラツキをキャンセルする動作を行う。特性バラツキをキャンセルする動作は、トランジスタ11f、11d、11eがオフでトランジスタ11bがオン状態のときに行われ、駆動用トランジスタ11aのドレイン電流が0になるように、駆動用トランジスタ11aのゲート電位が変化することで、特性バラツキのキャンセルを行っている。駆動用トランジスタ11aのゲート電位を変化させているのは、ドレイン電流による電荷であり、最終状態が0又は限りなく小さい電流(ピコアンペアオーダー)であることから、ゲート電位を支えている蓄積容量19aの電荷の充放電に時間がかかる。そのため、キャンセル動作には時間がかかることがわかる。1水平走査期間が長い場合には、1水平走査期間内にキャンセル動作を完了させることができるが、垂直ライン数が多く、1水平走査期間が40μ秒よりも短い場合には、キャンセル動作が最後まで行われず、特性補償が不完全となり、その結果、特性ばらつきに応じたムラが発生する問題があった。
【0098】
そこで、キャンセル時間を1水平走査期間以上に拡大する方法として、図16に示すようにゲートドライバ回路12aを更に2本のゲートドライバ回路12a1、12a2で構成させ、駆動用トランジスタ11aの初期化を、対応する映像信号が入力される1水平走査期間前に予め実施しておき、ソース信号線18a又は18bに映像信号が入力される水平走査期間から駆動用トランジスタ11aに階調電圧の書き込み及び特性キャンセル動作を行うようにする。切り替え部141の動作により、2水平走査期間の間映像信号が保持されるため、階調電圧の書き込み及び特性キャンセル動作を2水平走査期間中実施することが可能となる。これを実現するために、図17に示すように、シフトレジスタ12a2のスタートパルス172bを入力する。各行のトランジスタ17a及び17cが2水平走査期間オンされる。オンされるタイミングはソース信号線18及び18a、18bの映像信号に同期して実施される。映像信号が偶数行と奇数行で2つのソース信号線18a及び18cに振り分けられることで周波数が半分となり、書き込み時間を2倍にすることができた。なおイネーブル信号173については、パルス伝播の際の波形なまりによる複数の行の画素で同時選択されることを防止するための信号であり、同時選択が起きない場合や、同時選択でも問題なく動作する場合には、不要であり、イネーブル信号173がなくても本実施形態を実施することができる。例えば図21のように、特性キャンセルを行うための信号を生成するゲートドライバ回路12a2のイネーブル信号を削除した場合の入力波形及び動作を示す。
【0099】
図17の波形によれば、2水平走査期間の間駆動用トランジスタ11aの特性補正動作が可能であるが、予め映像信号が入力される1水平走査期間前に駆動用トランジスタ11aを初期化するための動作が必要であり、1水平走査期間前に予め動作させることが必要であり、先頭行が検知できない場合には、予め初期化ができなくなる恐れがある。
【0100】
そこで図18に示すように、初期化動作を、1行目の映像信号入力時と同時に実施する信号パターンを考案した。初期化動作時には、特性補正動作ができないため、2水平走査期間の間で、初期化後特性補正動作を行うようにした。図18の構成では、2水平走査期間のうちの始めの水平走査期間の前半に初期化動作を行い、残りの半分と次の水平走査期間で画素への信号書き込みと特性補償動作を実施するようにした。ゲートドライバ回路がシフトレジスタ構成である場合には、水平走査期間とシフトクロックが一致する場合には、イネーブル信号でパルス幅をカットする方法により、水平走査期間の前半と後半で異なるスイッチの動作を実現した。ゲート信号線17dがローレベルの時が、駆動用トランジスタ11aの初期化期間となり、ゲート信号線17a及び17cがローレベルのときに、駆動用トランジスタ11aの特性キャンセルと、画素に階調を書き込む期間となる。17a及び17cのローレベル期間が1水平走査期間より長く設定できるため、水平走査期間が30μ秒であっても、従来比1.5倍の期間が取れることから45μ秒のキャンセル期間がとれ、駆動用トランジスタの特性ばらつきを補正することが可能となった。初期化動作自体は、2〜10μ秒程度で完了するため、最大2水平走査期間から2〜10μ秒を引いた時間までキャンセル期間を拡大することができる。
【0101】
ゲートドライバ回路12aのシフトレジスタが1系統でかつキャンセル期間を1水平走査期間以上に拡大する方法を図19及び図20に示す。
【0102】
例えば2水平走査期間の間キャンセルする場合には、2水平走査期間ゲート信号線17a及び17cが導通状態にある必要がある。そこでゲートドライバ回路12aのスタートパルスを2水平走査期間の長さだけ入力する。これでキャンセル及び階調書き込み時間を2水平走査期間に設定できた。同様に初期化を実施するためのゲート信号線17d用のパルスを生成する必要がある。また図1、図25に示すような画素回路構成であることから、ゲート信号線17dと11a、11cを同時に導通状態としてはならないため(異なる電圧がショートする)初期化用のパルスは、同一行の画素に対するキャンセル及び階調書き込み用のパルスと重ならないようにする必要がある。具体的には、2水平走査期間前のパルスを初期化用のパルスとして利用すればよい。図19に示すように、シフトレジスタに対して、ゲート信号線17dと共通の出力をキャンセル及び階調信号書き込み用ゲート信号線を用いる場合には、2行分後段(すなわち2水平走査期間後)の信号を利用すると、同一画素16aに対して、図20に示すように、201、202の2水平走査期間で初期化を実施し、203、204の2水平走査期間で駆動用トランジスタ11aの特性キャンセル及び階調信号書き込みを実施している。16b、16cの画素においても同様に1水平走査期間ずつ遅れたタイミングで実施している。
【0103】
この方法は、2水平走査期間のキャンセルばかりでなく、3水平走査期間以上必要な場合でも実施が可能である。1列分の画素に対応するソース信号線の数を必要とする水平走査期間の数(整数)分用意し、ゲートドライバ回路12aのスタートパルスのパルス幅を必要な水平走査期間数入力し、初期化に対応するゲート信号を取り出すシフトレジスタの段から必要な水平走査期間数分後段のシフトレジスタから特性キャンセル及び階調信号書き込み用のゲート信号をとりだして、同一行の画素に入力すれば実現が可能である。映像信号が、対応する行の画素に書き込まれるようにするため、スタートパルスは、映像信号に対して予め入力する必要がある。少なくともキャンセルを行う水平走査期間の長さ分だけ早く入力が必要。図20においても2水平走査期間早く、入力している。
【0104】
ソースドライバ回路のコスト削減のために、1出力から時系列に複数の画素に対応する電圧を出力する選択駆動方式を採用することがある。選択駆動方式がない場合に比べて、当該画素に対応する映像信号が入力されるタイミングが表示色によって異なるようになる。例えば、赤緑青の3画素分を1出力で行う3選択駆動の場合においては、図22に示すように、赤色に対して、緑及び青は水平走査期間の始めではなく、途中で信号が変化していることがわかる。ゲート信号線17a及び17cを221の波形により入力すると緑及び青色の画素については、1行前の映像信号が画素に書き込まれ、ソース信号線の変化により当該行の映像信号が書き込まれるようになる。液晶などでは、書き込み時の最終電圧(ゲート信号線がオフになる瞬間の電圧)が1フレーム間画素に保持され、所定輝度で表示されるため問題がないが、本実施形態における画素構成を持つ有機ELパネルにおいては、映像信号を駆動用トランジスタ11aに書き込む際に駆動用トランジスタ11aの特性バラツキを補正する動作を行っている。補正に要する時間を短縮するため、書き込みを行う前に、初期化動作を行い、駆動用トランジスタ11aのゲート電極に低い電圧(白表示時よりもさらに駆動用トランジスタ11aが電流を流す電圧)に予め初期化を行っている。初期化の電圧は低いほど特性補正が高速化される。選択駆動時に1行前の電圧が少しでも印加されると、駆動用トランジスタ11aのゲート電圧が1行前の電圧に変化してしまい、1行前の電圧が印加された状態で、当該行の映像信号による階調信号の書き込みとトランジスタばらつき特性補正を行うこととなり、初期化を行う効果がなくなってしまう。これは3選択駆動でなくても、2選択以上の信号線選択駆動を実施する際に共通の課題である。
【0105】
そこで本実施形態では、選択駆動を行う際に、同一水平走査期間で書き込みを行う信号線の電圧がすべて確定した後に特性キャンセル動作を行うようにした。
【0106】
図23、図24及び図26に実施形態の1つを示す。ここで選択駆動は赤緑青の3つの信号線を順に選択する3選択駆動方式としている。2選択や、4選択以上でも同様に実現できる。キャンセル時間を確保するために、各列に対して2本の信号線を用意し、偶数行と奇数行で異なるソース信号線を利用している。図23ではゲートドライバ回路12aをシフトレジスタ回路1系統で実施する構成を示しています。図23のゲートドライバ回路12aを用いた場合の信号入力と、信号線選択回路232の動作を図26に示す。1水平走査期間内で赤(R)、緑(G)、青(B)に信号線を切り替えている。また1水平走査期間毎に奇数行用のソース線18b、偶数行用のソース線18aを切り替えて選択を行っている。
【0107】
この方式では、初期化のタイミングと当該行の映像信号線の書き込みが同一で、画素内部への映像信号の書き込みは、次の水平走査期間にて実施されているため、駆動用トランジスタ11aへの信号線書き込み及び特性ばらつき補正中に映像信号が変わることはなく、選択駆動時でもこれまで同様の駆動が実施可能である。1画素分に注目したタイミングチャートを図24に示す。ここではこれまで記載していなかった、ゲート信号線17bについても記載を行っている。17bについては、初期化期間及び特性キャンセル、階調信号を駆動用トランジスタに書き込みを行っている期間では必ず、接続されるスイッチが非導通状態である必要があるが、その他の期間では、導通、非導通状態いずれであってもかまわない。これは本実施形態のほかの実施の形態でも同様である。図24では、導通非導通を繰り返し実施している例を示している。
【0108】
ソース信号線18は3選択駆動対応用に1水平走査期間の間に3画素分の信号を送っている。信号線選択回路により奇数行目の青画素に対応するソース信号線18bBの電圧変化は241に示す波形のようになる。
【0109】
1行目に対応する階調信号の変化は242のタイミングで変化する。このときゲート信号線17bがオフ状態となっており、駆動用トランジスタ11aのゲート電極に1行前の映像信号が書き込まれることが無いようになっている。ゲート信号線17aについては、図23のゲートドライバ回路の構成によればオフとなっているが、オン状態であってもかまわない。ゲートドライバ回路の構成を変更してオンとしてもよい。駆動用トランジスタ11aのソース電極に1行前の電圧が印加されるが、初期化されているゲート電極には印加されることが無いためである。
【0110】
時間2t以降でゲート信号線17c、17aが導通状態となり、駆動用トランジスタ11aに階調電圧及び特性キャンセル動作が行われる。このときソース信号線18bBは図26でもあったように、信号線選択回路232により各ソース信号線から切り離された状態となり、ソース信号線の浮遊容量233により、ソースドライバ回路から書き込まれた電圧が2水平走査期間の間保持される。保持された電圧値が画素に書き込まれ、所定電圧が書き込まれている。時間2t〜3tの間で、駆動用トランジスタ11aのゲート電圧は書き込まれるソース電圧(Vs)から閾値電圧(Vth)分低下した電位に徐々に変化し、(Vs−Vth)となる。時間3tで所定電圧に書き込まれた後、ゲート信号17bを導通状態にすることで所定電流がEL素子15に流れ、発光する。
【0111】
図27はゲートドライバ回路12aをシフトレジスタ2系統で構成した場合の図である。これによればスタートパルスの個別設定にて、ゲート信号線17dに対してゲート信号線17a及び17cのパルス幅を異ならせて設定することが可能である。
【0112】
図28にゲートドライバ回路12a1及び12a2の入力波形と、各ゲート信号線波形を示す。初期化用の信号を生成するゲートドライバ回路12a1について、初期化を行うためのパルスを生成する。初期化に要する時間はVrstを発生する電源能力によるが10μ秒程度で初期化が完了する。ゲート信号線17dがオン状態となるのは短い時間で実施している。時間がかかる特性キャンセル期間と初期化期間は同時に実施することができないため、2水平走査期間内で初期化〜特性キャンセル、階調信号書き込みを実施するためには、初期化を短くすることが重要であるためである。図28では赤色にソース出力が選択された期間のみで実施しているが、赤と緑色の選択期間又は赤色の選択期間の一部などであってもよい。最も当該行の映像信号が書き込まれるのが遅い青色のソース信号線18aB又は18bBにおいては青色の選択期間になるまで当該画素に対応する電圧がソース信号線18aB又は18bBに印加されていないため、特性キャンセル期間に移行することができない。特性キャンセルができないことから、赤緑選択期間は初期化期間としても問題が無い。特性キャンセル及び階調信号書き込みであるが、ゲートドライバ回路12a2のシフトレジスタ回路により2水平走査期間選択できるパルスを生成し、初期化期間又は映像信号が書き込まれていない期間を除くように、奇数行偶数行別にイネーブル期間を設けるイネーブル信号を有する。1行目の特性キャンセル及び階調信号書き込み期間は281で示される期間となる。281の期間の始めは、青画素書き込み終了後となっているが、青画素が信号線選択回路で選択され所定電圧にソース信号線18aB又は18bBが変化した後であれば、ゲート信号線17a及び17cをローレベルにしてもよい。281の期間の終わりは、次に同一のソース信号線に異なる行の画素に対応する電圧が印加される前に設定すればよい。信号線選択速度が速い場合には、書き込み終了後〜次の水平走査期間の最後まで特性キャンセル期間を設定することができ、駆動用トランジスタ11aの閾値電圧補正能力が高い表示が実現可能である。
【0113】
なおゲート信号線17aについては、2水平走査期間すべてにおいてローレベルとしてもよい。トランジスタ11cが導通状態となっても、駆動用トランジスタ11aのゲート電圧には影響がないためである。この場合、ゲート信号線17c用にはイネーブル信号を介してシフトレジスタ出力が入力され、ゲート信号線17a用にはイネーブル信号を介さず又は、別途のイネーブル信号を介してシフトレジスタ出力が入力される構成となる。
【0114】
これまでは画素回路16に用いられるトランジスタはp型トランジスタで説明を行ってきたが、図29に示すn型トランジスタで構成してもよい。また有機EL素子15については、アノードとカソードの向きが逆でかつ、Vss電位>Vdd電位という構成であってもよい。図29では容量19bが形成されているが、なくても本実施形態を同様に実施することが可能である。
【0115】
容量19bが形成されていると、次に画素に映像信号が書き込まれるまでの1フレーム間電圧が保持されるため、a点の電位が保持される。保持された電位を元にトランジスタ11bを導通状態とすれば階調信号に応じた信号で、駆動用トランジスタ11aの特性バラツキをキャンセルすることが可能である。これが図30に示すキャンセル期間302となる。このキャンセル期間は水平走査期間の長さによらずゲートドライバ回路の構成によって任意に設定することが可能である。映像信号の書き込みと駆動用トランジスタ11aの初期化は、キャンセル期間302の前に実施される(期間301)。トランジスタ11fと11cのみ導通状態である。これでVrst電源により駆動用トランジスタ11aのゲート電位を初期化し、同時にソース信号線18から容量19bに所定電圧の書き込みを行っている。容量19bに所定階調電圧を保持することから、ソース信号線18は1本で、1水平走査期間のみトランジスタ11cをオンさせるだけでよい。ソース信号線18を2本用意する方法でソース信号線18の浮遊容量と容量19bの両方で階調電圧を保持する方法をとってもよい。この場合、容量19bは小さくすることができる。
【0116】
キャンセルまで完了したら、EL素子15に電流を印加して所定輝度による発光を得る。この期間が発光期間304である。このときトランジスタ11dと11eが導通状態となりEL素子15に電流を供給する。前後にある非発光期間303は、黒挿入を行い動画視認性向上等の効果を得る際に挿入される期間である。このときは少なくともトランジスタ11d又は11eのいずれか一方が非導通状態になっている。また、常時点灯状態にして黒挿入を行わない場合には、期間303はなくても差し支えない。
【0117】
また本実施形態における切り替え部141及び信号線選択回路232は必ずしもアレー基板上にある必要が無く、ソースドライバ回路ICに内蔵される構成であってもよい。
【0118】
本実施形態において、同一列に形成された画素に接続されるソース信号線は2本である例で説明をおこなったが、3本以上の複数のソース信号線であっても同様に実施が可能である。一般にN本のソース信号線を用意し、N画素おきにソース信号線を接続すれば、N水平走査期間の間ソース信号線は階調電圧を保持することが可能となり、特性キャンセル期間を長く取ることができるようになり(最大N水平走査期間)、より駆動用トランジスタ11aの特性に近づいたゲート電圧を画素回路で保持することができることにより、表示ムラが改善する。
【0119】
またN本のソース信号線について、少なくとも隣接画素間で異なるソース信号線に画素回路を接続しておけば、2水平走査期間の間ソース信号線に階調信号が保持されることから、同様に特性キャンセル期間を拡大することができ、表示ムラが少ないEL表示装置を得ることができる。
【0120】
(15)初期化のための電源
図31は、駆動用トランジスタ11aのゲート電圧を初期化するための電源を、電圧源から電流源に変更した回路である。図32に図31の回路構成におけるゲート信号線の波形を示す。図31の回路構成において、1画素での動作は、1フレームの間に、書き込み期間321、発光期間324、非発光期間323に分けられる。非発光期間323は、黒挿入を行って動作視認性を向上させる場合などに用いられる。本実施形態においては、非発光期間323は、あってもよく、また、なくてもよい。特性バラツキの補償能力向上を同様に実現できる。
【0121】
書き込み期間321において、トランジスタ11b、11c、11fが導通状態となる。これによりソース信号線18の電圧が駆動用トランジスタ11aのソース電極に印加される。駆動用トランジスタ11aのゲートとドレイン電極はトランジスタ11bにより同電位となり、電流源312により供給される電流が駆動用トランジスタ11aのドレイン電流となるようなゲート、ドレイン電圧となる。従って、書き込み期間321において、トランジスタ11aのゲート電圧は、ソース信号線18の電圧がVsであったとすると、(Vs−Vt1)となる。ここでVt1は、駆動用トランジスタ11aに電流源312の電流(Irst)を流したときのソースドレイン間電圧であり、駆動用トランジスタ11aの特性により異なる電圧値となる。Irstが駆動用トランジスタ11aすなわちEL素子15に流れるときには、特性バラツキを補正した電圧が駆動用トランジスタ11aのゲート電極に印加され、表示ムラのないEL表示装置が実現できる。従来の構成においては、Irst=0すなわち黒表示時に完全に特性ばらつきを補正し、電流が増加するにつれ、補正ができない移動度ばらつきに起因する電流ばらつきが発生し、高階調ほど表示ムラが発生しやすい状況であった。表示ムラは輝度が低いほど視認しにくく、中間調〜高階調では視認しやすい性質があり、階調0に相当する電流で特性補正を行うよりも、視認しやすい中間〜高階調での補正が望ましい。初期化用の電流源Irstの電流値を中間〜高階調に設定すれば、視認されやすい階調での表示ムラを優先してなくし、視認しにくい階調では、移動度ばらつきがおこる構成であっても見えにくいことを利用し、全階調領域における表示ムラレベルの向上を図った。駆動用トランジスタの特性バラツキのキャンセル動作中に電流Irstを流し、特性キャンセルがもっともよく行われる電流領域を変更させることができるようにしたことが特徴である。
【0122】
図33の回路は、図31の構成に対して、さらに初期化用の電圧源331及び電圧源331と電流源312の切り替えを行う切り替え部333を有することが特徴である。これは、電流源312によりトランジスタ11aの電圧を変化させる場合に、1フレーム前に黒表示をした画素であると、駆動用トランジスタ11aに流れる電流がIrstに変化するまでに時間がかかり書き込み期間321内に駆動用トランジスタ11aのゲート電圧がVs−Vt1になりにくい問題を解消するためである。駆動用トランジスタ11aのドレイン電流が多いほど、書き込み期間321における駆動用トランジスタ11aのゲート電圧を変化させやすい。電流が多く流れるほど蓄積容量19aの電荷の充放電速度が速くなるため、ゲート電圧が変化しやすくなる。そこで、ゲート電圧の変化速度向上を目的として、電圧源331を用意し、書き込み期間321の初期に、電流源312に変わり、低電圧(白表示ほど低電圧の図33の回路構成の場合)の電圧を駆動用トランジスタ11aに供給することで、書き込み期間321の初期に駆動用トランジスタ11aのドレイン電流が多くなるようにして、残りの期間での、リセット電流源312によるキャンセル動作を高速化するようにした。
【0123】
図34に図33の回路構成におけるゲート信号及び切り替え手段の動作を示した。書き込み期間321のうち電圧源が供給される期間341において、駆動用トランジスタ11aのゲート電圧はVrstとなる。Vrstは低い電圧であるほど、切り替え手段333により電流源312に切り替えた際のゲート電圧の変化を高速化させるが、低下させすぎると、所定階調とのゲート電位の差が大きくなりすぎ、所定値まで電圧が変化しきれない可能性がある。よってVrstは、(白表示時の電圧)〜(白表示時の電圧−5[V])程度が好ましい。続く342の期間において、電流源312と書き込まれるソース信号線電圧Vsに基づいてゲート電圧がVs−Vt1に変化する。このとき図32の構成に比べて、トランジスタ11aのドレイン電流が多く、蓄積容量19の電荷の充放電速度が高速化されることから、Vs−Vt1までに変化する速度は、電圧印加期間341を含めても高速化され、より短時間での特性補正が可能となる。
【0124】
図35はゲート信号線をトランジスタ11eと11dで個別制御にした回路構成を示している。1画素において、1フレームは、リセット期間361、映像信号書き込みと特性キャンセル期間362、非発光期間363、発光期間364からなる。駆動用トランジスタ11aの初期化(リセット)を行う電源が、電圧源331、電流源312の2つがあり、電圧源331が印加されるリセット期間を365、電流源312が印加されるリセット期間を366とする。なおリセット期間361は電流源312から出力される電流を元に駆動用トランジスタ11aを初期化し、かつ同一列で同一のリセット線311を利用して画素にリセット電圧及び電流を書き込むことから、1水平走査期間以内で実施する必要がある。映像信号書き込みと特性キャンセル期間362は、同一列で同一のソース信号線18から映像信号に対応する電圧が供給されることから、1水平走査期間以内で実施する必要がある。リセット及び特性キャンセルに時間がかからない場合においては、リセット期間361と映像信号書き込みと特性キャンセル期間362を1水平走査期間内に実施してもよい。
【0125】
本実施形態の方式においては、駆動用トランジスタ11aのゲート電圧の初期化を、電圧源331ばかりでなく、電流源312を用いて実施することが特徴である。図36に示すようにリセット期間361のうちの期間365において、従来と同様に電圧源331により駆動用トランジスタ11aのゲート電圧をVrstに初期化する。このときゲート信号線17e及び17cによりトランジスタ11e及び11bについては、オンでもオフでも構わないが、Vdd電源からVrst電源に駆動用トランジスタ11aの特性により貫通電流が流れることを防止する観点から少なくとも一方のトランジスタについてはオフにすることが好ましい。本実施形態ではリセット期間361の間にさらに期間366を設け、切り替え手段333の接続を切り替え、電流源312により駆動用トランジスタ11aの初期化を行う。電流源312の電流が駆動用トランジスタ11aのドレイン電流となるように、トランジスタ11f、11b、11eをオン状態とする。電流源312の電流値は、期間366において、駆動用トランジスタ11aのゲート電圧が電圧源331のVrst付近になるような電圧に設定することが好ましい。駆動用トランジス11aの特性バラツキがあるため、EL表示装置に形成された画素の平均電圧がVrstであってもよい。期間366により駆動用トランジスタ11aのゲート電圧はVrst+ΔV1に変化する。ここでΔV1は電流源312の電流(Irst)を流したときのゲート電圧ばらつきに相当する。
【0126】
映像信号書き込みと特性キャンセル期間362においてソース信号線18から映像信号が入力され、トランジスタ11bがオン状態であり、トランジスタ11fがオフ状態であることで、駆動用トランジスタ11aのゲート電圧は映像信号電圧をVsとするとVs−Vth(Vthは閾値電圧)となるまで変化する。Vs−Vthとなるのは、特性キャンセル期間が十分長い時間である場合であって、1水平走査期間で362の期間を終わらせる必要があることから、特性キャンセル期間は40μ秒程度しか取れない。
【0127】
そのためゲート電圧は期間366が存在しない従来の構成(図41)であれば、(Vs−Vth−ΔV2)までしか変化できない。ΔV2分の電位変化が不足となる。そのためΔV2に相当する分だけたくさん駆動用トランジスタ11aのドレイン電流ΔI2が流れる。ΔI2は、駆動用トランジスタ11aの特性バラツキによってばらつく。この影響でEL素子15に流れる電流にバラツキが発生し、表示ムラが発生する。
【0128】
ここで期間366が存在すると、期間361の終わりの電位がΔV1だけずれるため、期間362の終了時のゲート電圧は(Vs−Vth−ΔV2+ΔV1)となる。電流源により一定電流を印加した結果トランジスタ11aのゲート電圧がΔV1だけずれていることから、ΔV2に対するΔI2が大きい駆動用トランジスタ11aの場合(よく電流を流すトランジスタ)には、ΔV1は大きくなり、ΔV2に対するΔI2が小さい駆動用トランジスタ11aの場合には、ΔV1は小さくなる(負の値を含む)。表示ムラにおいてたくさん電流が流れる画素(ΔV2に対するΔI2が大きい)では、ΔV1が大きくなり、ゲート電圧が上昇する。少ない電流の画素ではΔV1が小さくなることからゲート電圧が下降する。電流が流れやすい画素では11aのゲート電圧が上昇し電流が流れに食うなり、電流が流れにくい画素ではゲート電圧が低下することで電流が流れるようになることから、画素毎の電流量の差が小さくなる方向となり、表示ムラを改善することが可能となる。
【0129】
図40に異なる電流−電圧特性を持つ駆動用トランジスタ11aに対する、リセット期間361を電圧源のみで実現した場合(a)と、電流源を用いて実現した場合(b)の映像信号書き込みと特性キャンセル期間362終了後の電流値の違いを示す。
【0130】
図40(a)では電圧源のみで駆動用トランジスタ11aの初期化を行っているため、401と402の特性を示す2つの画素の駆動用トランジスタ11aにおいて、ゲート電圧がVrstとなるが、そのときの電流値はIrst1、Irst2と異なる値となる。401の特性では点403a、402の特性では点403bである。次に映像信号書き込みと特性キャンセル期間362において、駆動用トランジスタ11aのソース電位に映像信号が書き込まれゲート電位は、閾値キャンセル動作によりソース電位から閾値電圧分下がった点まで変化しようとする。変化に要する時間は100μ秒程度かかるので、1水平走査期間では、十分にキャンセル電圧406にまで変化せず、405に示す点までの変化となる。電圧変化量は流れる電流と浮遊容量により決められ、電圧変化量ΔV=i×T/C(ここでi:流れる電流、T:キャンセル期間362の長さ、C:浮遊容量)であらわされ、403a点の方が、403b点に比べて電流が多いことから、曲線401で示されるトランジスタの方が電位変化量が大きく、V2まで電圧が変化する。曲線402では、点403bでの電流が少ないため変化量が少なくなり、V1までしか電圧が変化しない。点405a及び405bでのドレイン電流がI2とI1で異なり、この差が表示ムラとして視認される可能性がある。一方で電流源を用いてリセットを実施した場合には、図40(b)に示すように、リセット期間361の終了時には、ドレイン電流がIrst、ゲート電圧が曲線401と402で異なり、Vrst1、Vrst2となる。(点404a、404b)次に映像信号書き込みと特性キャンセル期間362においてキャンセルを行うと、流れる電流はIrstと同じで、浮遊容量にばらつきがなく、キャンセル時間は同一パネルであることから同一に設定できるため、ΔVは曲線401、402とも同一となり、それぞれ同一電位だけシフトしたV1及びV2の電圧となる。(点405c、405d)このときのドレイン電流はいずれもI1となり、駆動用トランジスタ11aの特性に違いがあったとしても特性キャンセル期間362終了後の書き込まれた電流値が同一となり、表示ムラがなくなる構成を実現できた。
【0131】
リセット期間で、一定電流により駆動用トランジスタ11aのゲート電圧を個別に設定することで、キャンセル期間が短いことにより駆動用トランジスタ11aのゲート電圧が完全に特性キャンセルされた電圧とずれたとしても、電流ばらつきが小さい構成を実現することができた。期間365はなく、期間366の電流源のみでのリセットをおこなってもよいが、電流源312によりVrst電圧付近までゲート電圧を変化させるのに時間がかかることから、予め電圧源331によりVrst付近まで電圧を変化させてから電流源312によるリセットを行うことが好ましい。リセット期間361が長く、電流源312のみでVrst+ΔV1まで電圧が変化できるのであれば、電圧源331、切り替え手段333、期間365はなくてもよい。
【0132】
図35の画素回路構成のEL表示装置は、同一列の画素に対して複数のソース信号線を用意し、ソース信号線方向に隣接する画素で、異なるソース信号線から映像信号を書き込むようにすることで、書き込み時間を長くする構成と組み合わせて実施することも可能である。例えば、2本のソース信号線を用意した場合の回路を図37に示す。ソース信号線18を2本用意すれば、図14、図16、図19などで説明したように、ソース信号線18に印加される階調信号は2水平走査期間毎に変化することから、映像信号書き込みと特性キャンセル期間362を最大2水平走査期間まで拡大させることが可能となる。例えば図38に示すような駆動波形を実現することができる。期間362が拡大することで駆動用トランジスタ11aのゲート電圧を変化させる時間を長く取ることができ、誤差ΔV2の絶対値を小さくすることができ、より正確にキャンセルを行うことが可能となる。
【0133】
図37の構成でリセット線311は1列分の画素に1本であるが、ソース信号線18と同様に複数本(例えば2本)もてば、リセット期間361についても最大2水平走査期間に拡大することができ、リセット電圧もより駆動用トランジスタ11aの特性に応じた電圧にすることが可能となる。
【0134】
図37の構成や、図35の構成において、リセット線311に切り替え手段333を介して電流源312、電圧源331が接続されているが、電圧源311がなくても、1水平走査期間以内に、電流源312によって、所定の初期化電位になるまで、駆動用トランジスタ11aのゲート電圧を変化させることができれば、電流源のみでリセット期間361を構成することができる。このとき図39に示すような1フレーム期間の動作となる。電流源312のみでのリセット(初期化)動作のため変化に時間がかかるが、駆動用トランジスタ11aのゲート電圧はVrst+ΔV1に収束する。電圧源331を併用した場合でも図36、図38に示すようにVrst+ΔV1と同一値であり、初期化の効果はかわらず同等であるため、電流源のみの構成でもよい。
【0135】
また、電流源312は、映像信号によって変化させてもよい。例えば高階調の際に電流値を多く、低階調の際には電流値を小さくすれば、表示階調付近での特性キャンセルが可能となり、さらなるムラの低減が可能となる。
【0136】
有機ELは、各表示色で発光体が異なるため、発光効率が色毎に異なることがある。例えば図42に示すように、赤や緑に対して青色の効率が低く、421に示される電流と輝度の関係となり、赤や緑色の422の関係に対して電流値を多くする必要がある。
【0137】
図1や図11に示すような、駆動用トランジスタ11aの特性をキャンセルする動作を有する画素構成においては、閾値ばらつきを補正するが、移動度ばらつきについては補正範囲が限られる。そのため、電流値によって補正が可能であったり、補正が不十分であったりすることがある。初期化によりリセット電圧を入力してから、限られた特性キャンセル期間で駆動用トランジスタ11aのゲート電圧を画素毎に補正するが、特性キャンセル期間が短く、十分に最終状態まで変化しない場合、変化途中での補正電圧が画素毎に記憶される。この途中の電圧値付近の階調であれば補正が十分できているが、離れた電圧(離れたELに流れる電流値)であれば、移動度ばらつきによる駆動電流ばらつきが発生し、補正が不十分となる。一般に、リセット電圧が低ければ、電流が大きい状態から特性キャンセルを行うので、高階調側での補正がしやすく、リセット電圧が高ければ、低階調側の補正がしやすい。そのため、補正可能な範囲は図44の441で示されるような範囲となる。
【0138】
このとき図42の特性を持つ表示素子の場合、リセット電圧を調整してもすべての電流範囲が補正可能な状態に持っていくことが難しい。
【0139】
そこで、表示色毎にリセット電圧を変更し、色毎に最適なリセット電圧を設定することで表示ムラを防止する。例えば赤及び緑色をリセット電圧−1Vに設定すれば、0〜0.5μAの赤・緑素子の電流可変範囲では443に示す線のように補正可能範囲441におさまることがわかる。青色では−1Vの場合、補正範囲が不足しているため、リセット電圧を下げ、−2Vに設定すれば444で示す電流範囲に対して、補正可能範囲441に高階調側は当てはまる。低階調側については448で示される電流値以下では補正不足領域442bとなるが、青色の視感度が低く、人間の目には、補正が不足していたとしてもムラとして視認できないため、問題が無い。緑色では低階調でも視認性がよく、リセット電圧を−2Vととすると低階調での表示ムラが見えるため、443に示すように低階調でも補正可能範囲441に入るリセット電圧に設定する必要がある。
【0140】
そこで図43に示すように、リセット用の電圧源371を表示色毎に異ならせて配置し、それぞれ最適な電圧を入力する構成とすることで、電流値が異なる表示素子を用いて表示装置を構成したとしても、補正範囲が広い表示装置を実現することが可能となった。
【0141】
なお電圧源371は図43で3つ用意しているが、図42の特性では赤と緑を共通にして2つにすることや、4色以上の表示素子が形成されている場合には4つ以上の電圧源を用意してもよい。
【0142】
また図43の構成でソース信号線電圧出力部431はソースドライバICとして形成してもよいし、低温ポリシリコンでアレー基板上に形成してもよい。信号線選択駆動を実施する際には、信号線選択回路のみをアレー基板上に形成する方法でも同様に実施が可能である。
【0143】
また、信号線選択回路と同様に、図43の電圧源371は、1つのみ用意し、表示タイミングにより異なる電圧値を出力する構成としてもよい。例えば、ゲート信号線に沿って表示色が同一で、ゲート信号線毎に異なる表示色である場合などは、水平走査期間毎に表示色が変わるので、水平走査期間毎に電圧値をそれぞれ変えることで、3つの電圧源の代用としてもよい。
【0144】
p型の駆動用トランジスタ11aで説明を行ったが、n型の駆動用トランジスタ11aでも実施が可能である。n型の場合には低電流ほどゲート電圧が低くなり、高電流になると高くなることから、リセット電圧の高低を逆にすれば同様に適用が可能である。
【0145】
補正可能範囲は、リセット電圧とソース信号線電圧(=ELに流れる電流)の関係から決められ、リセット電圧とソース信号線電圧の差が色毎に同じであれば、同じリセット電圧で表示が可能となる。EL素子の特性をそろえることは困難であるため、本発明では、EL電源線452の電圧を、表示色毎に個別に設定(VddR、VddG、VddB)し、EL電源線452の電圧を基準としたゲート電圧を元にEL素子15に流れる電流を決定する駆動用トランジスタ11aのゲート電圧の白〜黒の電圧変動範囲の差を小さくする。例えば、従来の構成で図47(a)に示すような、階調に対する電圧範囲を持つ場合には、緑と赤の階調範囲(472、473)を1V低下させて図47(b)のような範囲に変更する。ゲート電圧1〜2Vの際に補正が最適となるように、初期化電圧を設定すると1つの初期化電圧に対して、異なる電流での表示を行う表示素子に対しても同一電源451で初期化が可能となる。(図45)
階調範囲を変更するためには、図45に示すようにEL電源線452を少なくとも2つ用意し(図45では表示毎の3種類)異なる電圧値を入力する。
【0146】
表示色毎にソース信号線へ出力する電圧が異なることから、ガンマ発生部453は表示色毎に異なる範囲を出力できるような構成をもつ。ソース信号線電圧出力部431を図45の構成にすれば表示色毎に同一の階調データ455入力であっても、ガンマ発生部453とデジタルアナログ変換部454により異なる電圧出力が実現され、図47(b)に示す、階調電圧範囲(474〜476)を実現することが可能となった。
【0147】
なお図45のソース信号線電圧出力部431は、各ソース信号線18毎に出力部を持つ構成となっているが、信号線選択回路を持つ構成であっても同様に実現が可能である。ガンマ発生部453が1つでも、同一ガンマ特性を持つ画素に対する書き込みを1水平走査期間の間に行うのであれば、出力タイミング毎にガンマ発生部453の出力電圧値を変更すればよい。
【0148】
補正可能な範囲はソース信号線電圧とリセット電圧の差によって決定されていた。これは特性キャンセル期間が十分な長さでなく、リセット電位からの電圧変化量に制限があるためである。特性キャンセル期間が短いほど、リセット電位に対して、ソース信号線電圧が近いほうが補正能力が高くなっている。
【0149】
そこで本発明では図46に示すように、特性キャンセルを行うためのトランジスタ11bのオンオフ制御を表示色毎に個別に制御できるようにゲート信号線17cを表示色数分だけ用意する構成を考えた。
【0150】
図47(a)に示すゲート信号線範囲となる表示素子の場合には、ソース信号線は閾値電圧分だけゲート信号線よりも高いと考え、一様に電圧が上昇するとすると、各色の最大電位については共通だが、最小電位が、青色のみ1.5V程度異なることがわかる。青色は低電圧範囲まで補正が必要だが、緑と赤色は低電圧範囲は補正が不要である。これを利用して、特性キャンセル期間を青に対して赤緑は長めに取ることで補正可能範囲の電圧を高くし、全階調にわたって補正できるようにする。青色は短めとして、471の4V付近に相当する低階調領域では補正できなくても、ムラが目立つ2V以下の領域での補正ができるようにしている。
【0151】
なお、青階調範囲471すべてで特性補正が可能であっても、図46の構成を使うことも可能である。特性補正が可能な範囲を472、473の中心にそろえることで、最低最高電圧がずれたときでも十分にマージンを持って補正が可能となるし、補正可能範囲が少なくなったとしてもまだ、十分補正範囲に入っている。
【0152】
EL電源452については各色共通であってもよいし、別に設定してもよい。図47(b)の構成であっても特性キャンセルの時間を赤と緑のみ電圧シフト分だけ減らせば実現できるためである。また、ソース信号線選択駆動であっても同様に実現が可能である。
【0153】
(16)駆動用トランジスタ11aのゲート電圧の容量結合による突きぬけによる変化量を変化させることができる回路
図48は、表示色毎にゲート信号線17cによる、駆動用トランジスタ11aのゲート電圧の容量結合による突きぬけによる変化量を変化させることができる回路を示したものである。
【0154】
表示色毎に突きぬけ量を変化させる方法としては、容量481の容量値を表示色毎に異なる値にする。481aと481b、481cで容量が違うと、ゲート信号線17cの電位がオン状態からオフ状態へと上昇した場合に、駆動用トランジスタ11aのゲート電極に接続される信号の全容量に対する容量481の割合によりゲート電極の電圧が変化することから、映像信号書き込みと特性キャンセル期間362終了後の駆動用トランジスタ11aのゲート電圧は、同一信号電圧を書き込んだ場合でも、異なる電圧となる。容量481の容量値が大きいほど、電圧は上昇する。表示は、電圧変動後のゲート電圧を基準に行われるため、電圧上昇量が大きい色ほど、あらかじめ映像信号書き込み時362に書き込む電圧を低くしておく必要がある。このことを利用すると、突きぬけが各色共通である場合の各色の映像信号振幅が図49(a)である場合に、青色に相当する画素の容量481cの容量を小さくすると、図49(b)に示すように、書き込み時に必要な電圧範囲が変化する。494に示す青色の階調範囲の電圧が上昇し、平均の電圧レベルは赤や緑の495、496に示す電圧範囲にそろえることができる。
【0155】
ソース信号線電圧とリセット電圧の差を色によらず近づけることで補正可能となる階調範囲についても、広げることが可能となる。特に色毎に電圧範囲がまったく異なる範囲で共通電圧が無い場合には、全色の最大電圧から最小電圧までの範囲が必要であるが、各色の電圧範囲がそろってくると、必然的に最大〜最小電圧の差が小さくなり補正範囲を小さくすることができ、よりばらつきの大きいプロセスでも生産が可能となる利点がある。
【0156】
なお、トランジスタ11bの制御を行うゲート信号線17cは表示色毎に用意した例であるが、共通であってもよい。容量値が異なるだけで、突きぬけ量を色毎に変更できるためである。
【0157】
ゲート信号線17cが表示色毎に異なる場合には、ゲート信号線17cのハイレベルとローレベルの差を色毎に変えても、突きぬけ電圧を色毎に変えることが可能である。突きぬけ電圧は、容量比と電位変化量で決まるため、信号電圧を変えることは有効である。特性キャンセル期間を色毎に変える方法と併用も可能である。
【0158】
映像信号範囲の変更は駆動用トランジスタ11aのチャネル長に対するチャネル幅の割合を色毎に変化させても、共通化することができる。例えば図50(a)に示すように青色画素のみ501に示すような電圧範囲であったときに、青色の画素の駆動用トランジスタ11aのみ電流を流すようにチャネル幅の割合を大きくする(例えば0.7)と図50(b)に示すように階調電圧範囲をそろえることができ、1〜4Vの電圧範囲で補正可能であるように、キャンセル期間や、リセット電圧を設定することで表示ムラのないEL表示装置が実現できる。
【0159】
信号線選択駆動を実施する場合には、ソース信号線18に電圧値を書き込み、ソース信号線の浮遊容量に蓄えられた電荷に基づいて、画素内に映像電圧を取り込み、画素に信号を書き込んでいる。このとき画素に書き込まれる電圧は、トランジスタ11c及び11b、11aを介して接続されている配線上に存在する容量(容量481や蓄積容量19など)に蓄えられた電荷とソース信号線の浮遊容量に蓄えられた電荷が再配分されて書き込まれる。つまりソースドライバまたはソース信号線電圧出力部431から出力される電圧と、実際に画素16に書き込まれる電圧は異なり、初期化電圧451の電圧がソース信号線18に印加される電圧よりも低い場合には、選択駆動なく直接画素16に電圧が印加される場合よりも低い電圧が書き込まれ、輝度が上昇する。
【0160】
輝度上昇の防止としては、突きぬけにより黒電圧方向に駆動用トランジスタ11aの電圧をシフトさせる方法が知られている。
【0161】
画素に書き込まれる電圧の変化量を小さくするには、他にソース信号線16の容量を増加させるなどの方法がある。また図1に示すような付加容量19bを挿入し、特性キャンセル時間を長くする方法がある。
【0162】
図51では、付加容量19bを付与し、色毎に容量値を変更した映像信号保持用コンデンサ511を形成した。色毎に容量を変更して、形成することで、映像信号が、ソース信号線18と画素16に書き込まれた際に、ソース信号線の浮遊容量と映像信号保持用コンデンサ511に映像信号に応じた電荷が充電される。書き込み時にトランジスタ11は11cが導通状態で、11bが非導通であるような構成となっている。
【0163】
特性キャンセル期間に入ると、トランジスタ11bが導通状態で、ソース信号線電圧出力部431とソース信号線18が切り替え部512により切り離された状態であると、蓄積容量19に蓄えられた電荷と、容量511及びソース信号線浮遊容量に充電された電荷の再配分され電荷が蓄えられる。この際に、蓄積容量19の電荷により、駆動用トランジスタ11aのゲート電圧は蓄積容量19が無い場合に比べて低下する。低下量は、(蓄積容量)/(蓄積容量19+ソース信号線浮遊容量+容量511)により決められる。そこで映像信号保持用コンデンサ511の容量を表示色毎に変更すると、書き込み時に比べた電圧低下量は表示色毎に異なり、青色に相当する画素のみ小さな容量にすると、青色のみ電圧低下量が大きくなるため、ソース信号線に入力する電圧を高くしておく必要がある。青色は図42に示すようにたくさんの電流を流す必要があり、ソース信号線電圧もそれに応じて赤緑に比べて低い電圧を必要とした。容量511の変更でソース信号線電圧を高めることができるため、低い電圧値が不要となり、ソースドライバのダイナミックレンジを小さくすることが可能となる。
【0164】
また、電圧範囲のうち、白側または黒側の電圧が全画素で共通にできれば、ソース信号線電圧出力部431のガンマ発生部453のガンマ発生回路のうち白側または黒側の少なくとも一方の電圧発生部を全色共通にでき、回路規模を小さくすることが可能となる。
【0165】
さらに、3信号選択駆動において、赤色〜緑色〜青色の順番に信号電圧をソース信号線及び映像信号保持用コンデンサ511に書き込むのであれば、赤色に対して青色は跡に書き込まれるため、保持しておく時間は短くてもよく、容量を小さくすることは問題ない。
【0166】
画素16に形成される画素回路において、1画素当たりの面積が決まっていると、形成できるトランジスタ11の数や、配線量、容量に制約がある。容量511が小さければより小さく構成精細な画素にも対応できるし、青色の容量511を小さくしてできるスペースを利用して、赤緑色の画素の回路を形成し、より大きな容量511を赤や緑色に形成することができるし、またはより小さな画素でも容量511が所望の値形成できるという面積的な利点も発生する。
【0167】
駆動用トランジスタ11aのチャネル幅/チャネル長を色毎に変えることもまた駆動用トランジスタ11aのスペースを色毎に変更でき、互いの色で空きスペースを有効に利用できるし、容量481についても同様である。
【0168】
図51ではEL電源(Vdd)452について、色毎に個別に設定しているが、同一電圧でもよい。トランジスタ11bを制御するゲート信号線17cについても同様である。
【0169】
同一ソース信号線電圧入力に対する特性キャンセル後の駆動用トランジスタ11aのゲート電圧を変更する効果は同一であるので、容量481の容量は色毎に個別でなくてもよいし、色毎に変更し、容量511でのゲート電圧上昇効果と組み合わせて実施してもよい。容量481のゲート電圧上昇効果と同一の効果が得られれば、容量481は無くても構わない。
【0170】
容量481については一方の電極が駆動用トランジスタ11aのゲート電圧で、他方の電極は、特性キャンセルや信号線書き込みが終わる後または終わるのと同時のタイミングで、発光期間となる前までに、電圧上昇が発生するような信号線に接続すればゲート信号線17cでなくてもよい。例えばゲート信号線17aに接続してもよいし、専用の信号線を配線し、変化する電圧波形を印加するようにしてもよい。
【0171】
本発明に記載された画素構成以外でも、電流駆動を用いる画素構成や、電流駆動と電圧駆動を併用して書き込みを行う画素構成でも、同様に実施が可能である。
【0172】
(17)初期化電圧の補正
(17−1)課題
図52の(a)及び図52(c)は、それぞれ黒表示時と白表示時における、映像信号書き込みと特性キャンセル期間362における駆動用トランジスタ11aのゲート電圧の変化を示している。リセット期間361において、初期化電圧451の電圧値を−2V、黒表示時のソース信号線18に印加される電圧を4V、白表示時のソース信号線18に印加される電圧を1Vとする。
【0173】
黒書き込み時には、図52(a)に示すように、ソース電極は522aで示す電位である。ゲート電圧は521aに示す曲線となる。このとき駆動用トランジスタ11aのゲートソース間電圧は6Vあり、特性キャンセル開始時に十分な初期ドレイン電流が流れ(図52(b))、ゲート電極の電圧は時間t1までに所定電圧まで変化する(この場合3V)。時間t1経過後の521aと522aの電位差が閾値電圧に相当する。
【0174】
一方で白書き込み時は、ソース電極の電位が522bでゲート電極の電位は521bで示される。特性キャンセル開始時には、3Vしか電位差がなく、特性キャンセル開始時の駆動用トランジスタ11aのドレイン電流は図52(b)に比べて少なくなり(図52(d))、特性キャンセル後のゲート電圧(この場合0V)まで変化するのに、時間がかかるようになる。
【0175】
(17−2)解決手段
そこで本実施形態では、図53に示すように、ソース信号線電圧に応じて、リセット期間361に印加する初期化電圧451を変化させるような構成とした。
【0176】
図53(a)ではソース信号線が4Vのときのリセット期間時のゲート電圧531が−2Vである場合、図53(b)ではソース信号線が1Vのときのリセット期間時のゲート電圧531を−5Vにした場合のゲート電圧の変化を示している。図53によれば、特性キャンセル開始時の駆動用トランジスタ11aのゲートソース間電圧が同一であり、所定の特性キャンセル後の電圧にまで変化する時間はいずれもt1で実現が可能となり、白階調ではt2からt1まで時間を短縮することが可能となった。t1が20μ秒以下になるように、初期化電圧451の値を設定すれば、1水平走査期間内で信号線書き込みと特性キャンセルができるようになる。
【0177】
階調によらず、特性キャンセル期間を一定にするために、図53に示すように、ソース信号線電圧から一定値だけ低い電圧を初期化電圧451として印加すればよい。つまり(初期化電圧)=(ソース信号線電圧)−(一定電圧)とすればよい。図58に一定電圧値が4Vのときの関係を示す。
【0178】
一定電圧分だけを引いた電圧を供給するための回路構成として図54、図55を示す。
【0179】
(17−3)画素の第1の構成
図54は、リセット線311とソース信号線18とを容量543により結合させ、ソース信号線18から一定電圧を引いた電圧を印加できる構成である。
【0180】
リセット期間361の初期又はリセット期間361の前に、切り替え部544、545を操作し、電源541と電源542により容量543を充電する。このときの電圧差が、減算される一定電圧となる。図53のような電圧を印加する場合には、電源542に対して、電源541の電源を6V低い値にしておけばよい。なおリセット線311の浮遊容量により、ソース信号線電圧からの減算量が目減りする場合には、あらかじめ電源541と542の電位差を大きくしておけばよい。
【0181】
リセット期間361の開始時又はリセット期間361の終了前までに、切り替え部544、545を操作し、ソース信号線18から容量543に電圧が供給され、容量543とリセット線311を接続し、リセット期間361の少なくとも最終状態には、ソース信号線電圧から一定電圧引いた電圧がリセット線311に供給され、トランジスタ11fを介して駆動用トランジスタ11aのゲート電極に印加される必要がある。
【0182】
なお切り替え手段545がソース信号線18を選択したときに、ソース信号線電圧出力部431の電圧出力はあっても、なくてもよい。無い場合には、ソース信号線18の浮遊容量に映像信号電圧を蓄えておけばよい。容量が不十分で、リセット線311に電圧を供給できない場合には、容量546を形成して、蓄積される電荷量を多くしておく方法もある。
【0183】
(17−4)画素の第2の構成
また、図55に示すように、初期化電源を新たに形成し、ソース信号線18電圧に応じた電圧を供給するための、初期化電源供給手段551を設ける方法もある。
【0184】
ソース信号線電圧出力部431の出力電圧を検出して、電圧値を減算し、出力してもよいし、映像信号を検出して、映像信号から所望のリセット電圧を決定し、出力する方法もある。
【0185】
(17−5)画素の第3の構成
図56は、画素回路を変化させて、リセット電圧を映像信号電圧に応じて変化できる構成としたものである。
【0186】
図57にゲート信号線17の入力波形を記す。
【0187】
まず、リセット期間361では、トランジスタ11fが導通状態となり、リセット電源451の電圧が駆動用トランジスタ11aのゲート電極に印加される。
【0188】
次に、リセット期間361の後半(571)でスイッチ11eと11cが導通状態となる。このときに容量19aの駆動用トランジスタ11aと接していない電極の電圧が、電源Vddからソース信号線18に印加された電圧になるため、電圧変化分と容量19と駆動用トランジスタ11aのゲート電極に接続された配線の浮遊容量の容量比に応じて、駆動用トランジスタ11aのゲート電圧が変化する。
【0189】
これまでの構成に比べると、リセット期間の後半(571)で、映像信号をソース信号線18から画素16の中に取り込むことが、変更点である。ソース信号線とVdd電源の電圧差によりリセット期間後半の571の期間における駆動用トランジスタ11aのゲート電圧が異なる構成となる。
【0190】
これにより初期化電圧は、ソース信号線18電圧が低いほど、低い電圧が印加されるようになり、初期化電圧を、映像信号に合わせて変化させる効果がある。
【0191】
また、駆動用トランジスタ11aのソース電極が低電圧で印加させる高階調表示時において、ゲート電極がソース電極よりも低い電圧が印加され、特性キャンセル期間362において、ドレイン電流が流れるようになり、駆動用トランジスタの特性ばらつきをより補償しやすい回路となる。
【0192】
(17−6)変更例
更に図59に示すように、ソース信号線電圧に対して581の点線のように一定電圧を引いた値を初期化電圧として入れるのではなく、さらに591実線に示すように、低電圧(高階調)ほど、初期化電圧をより低電圧で印加し、高電圧(低階調)ではソース信号線電圧とあまり差がないような電圧を印加する。
【0193】
このようにすると、映像信号書き込みと特性キャンセル期間362の開始時の駆動用トランジスタ11aのソースゲート間電圧は、高階調映像信号が入力されるほど、大きな電圧となり、同一特性キャンセル時間において、閾値キャンセルを行うためにゲート電圧が高くなる動作を行う際に、特性キャンセル前のゲート電圧が低い分高階調側では、特性キャンセル期間362が終了する時間でも黒表示状態までゲート電圧が上昇せず、電流が流れる状態で閾値キャンセルが行われる。一方で、低階調側では、高階調側に比べて、特性キャンセル期間362の初期における駆動用トランジスタ11aのゲート電圧が高くなっており、特性キャンセル期間362終了時には、より電流が流れない状態で閾値キャンセルが行われる。そのため、高階調では、電流が流れた状態、低階調では電流が流れない状態で、特性キャンセルが行われ、より表示階調に近い階調で閾値キャンセルが行われるため、広い電流範囲での駆動用トランジスタ11aのバラツキをキャンセルすることが可能となる。
【0194】
(17−7)画素の第4の構成
図60で示されるような画素構成においても同様に実施が可能である。電源451の電圧値を映像信号にあわせて変化させれば同様の効果を得ることができる。
【0195】
n型トランジスタを駆動用トランジスタ11aに用いた場合でも同様である。一定電圧値を引くのではなく、一定電圧値分上昇した電圧を印加することで図58と同様の効果が得られるし、図59についても、低階調、高階調での重み付けをn型トランジスタの電流増減にあわせて変更すればよい。駆動用トランジスタ11a以外のトランジスタについてもn型でも同様に実施が可能。ゲート信号線17の信号波形を逆に入れればよいためである。
【0196】
(18)ゲート信号線17の個別制御
ゲート信号線17の個別制御する実施形態について説明する。
【0197】
(18−1)第1の画素構成
図61は、トランジスタ11dとトランジスタ11eの制御用のゲート信号線17を個別に制御できるような第1の画素構成である。
【0198】
ゲート信号線17を個別に制御できるようにすることで、駆動用トランジスタ11aの移動度ばらつきによる電流ばらつきを補正することが可能となる。
【0199】
移動度ばらつきによる電流ばらつきの補正のための駆動方法を図62に示す。
【0200】
リセット期間361、映像信号書き込みと特性キャンセル期間362により、映像信号の書き込みと駆動用トランジスタ11aの特性ばらつき動作を行っている。
【0201】
映像信号書き込みと特性キャンセル期間362において、後半の期間622で、ゲート信号線17eを操作し、トランジスタ11eを導通状態とし、駆動用トランジスタ11aに電源Vddから電流を供給する。なお、トランジスタ11bが導通状態、トランジスタ11dは非導通状態である。
【0202】
そして、駆動用トランジスタ11aに流れる電流はトランジスタ11bを介して、自分自身の駆動用トランジスタ11aのゲート線に流れ、駆動用トランジスタ11aのゲート電極(点b)の電位を上昇させる。
【0203】
駆動用トランジスタ11aの移動度にばらつきがある場合には、期間622において、駆動用トランジスタ11aに流れる電流に違いが生じる。電流が多く流れるほど、点bの電位上昇が大きくなり、一方、電流が少ない場合には、点bの電位上昇は少なくなる。
【0204】
これにより、点bの電位が上昇するほど、駆動用トランジスタ11aに流れるドレイン電流は少なくなることから、期間621において、駆動用トランジスタ11aに流れる電流に違いが生じたとしても、期間622において、電流のばらつきが小さくなる方向に、点bの電位変動が生じて、駆動用トランジスタの特性にばらつきがあったとしても、各画素に流れる電流の均一性が向上する。
【0205】
期間621においては、オフセットキャンセル動作を行うことから主に駆動用トランジスタ11aの閾値電圧ばらつきによる電流ばらつきを補正し、期間622において、期間621においても電流ばらつきを補正できない駆動用トランジスタ11aの特性ばらつき(例えば移動度ばらつき)を補正し、より画素毎の電流ばらつきが小さい表示装置を実現することができる。
【0206】
なお、ゲート信号線17aについては、期間622において、ソース信号線18が、ソースドライバ出力と接続されていない場合には、HとLどちらのレベルでもよい。ソースドライバ出力と接続される場合には、Vdd電源とのショートを防止するためにトランジスタ11cを非導通状態にしておく必要がある。
【0207】
書き込み後の、非発光、発光状態については、ゲート信号線17bと17eを同一動作で非導通、導通状態とすることで実現が可能である。なお、非発光期間については、ゲート信号線17b及び17eのいずれか一方がハイレベルで、トランジスタ11d又は11eの少なくとも一方が非導通状態であれば、非発光期間を実現することが可能である。
【0208】
(18−2)第2の画素構成
図63の画素構成は、移動度ばらつきを補正するためのトランジスタ11iを追加した第2の画素構成である。
【0209】
期間622において、電源Vddから駆動用トランジスタ11aに電流を流すためのトランジスタ11iである。トランジスタ11iを導通状態にすればよいことから、トランジスタ11eは期間622においても非導通状態でよい。これによりトランジスタ11eと11dは同一動作としてよく、ゲート信号線17bによりトランジスタ11eと11dを制御すればよい。タイミングチャートを図64に示す。ゲート信号線17iが期間622において、導通状態となることで、図62と同様に移動度ばらつきを補正することが可能となる。
【0210】
発光期間364においては、ゲート信号線17iはどちらの状態であってもよい。トランジスタ11iを導通状態にすれば、電源Vddから駆動用トランジスタ11aまでの抵抗値を下げることが可能となり、トランジスタ11eのオン抵抗の影響を受けにくくなる。配線抵抗及びオン抵抗による電圧降下の影響を小さくすることができるため、電源Vddの電圧を低くできるか、トランジスタ11eのサイズを小さくできる効果がある。
【0211】
非発光期間363においても、ゲート信号線17bによりトランジスタ11d、11eが非導通状態であれば、トランジスタ11aにドレイン電流が流れる経路を形成できないことから、ゲート信号線17iはいずれの状態であってもよい。
【0212】
(19)特性バラツキを補償する回路
表示パネルが高精細化すると、1画素当たりの面積が小さくなる。そのため1画素内の回路素子数を少なくしつつ、駆動用トランジスタ11aの特性ばらつきを補償する回路が必要である。
【0213】
図65に本発明における、駆動用トランジスタ11aの特性バラツキを補償する回路を有する画素回路を示す。
【0214】
本構成では、蓄積容量19に、映像信号に応じた電荷及び、駆動用トランジスタ11aの特性ばらつきに応じた電荷が蓄積され、階調表示を行う。
【0215】
図66に動作を示す。書き込み期間661は初期化期間663、閾値補償期間664、信号書込み期間665からなる。初期化期間においては、ソース信号線から第1の初期化電圧Vrst(657)が印加され、トランジスタ11kを介して、駆動用トランジスタ11aのゲート電極に印加される。同時に、トランジスタ11mにより第2の初期化電圧Vini(652)が印加される。この動作は、いずれの電源からもスイッチを介して直接電圧が印加されることから、高速に実施される。
【0216】
この期間663において、Vini≦Vtholed+VSSとなるように第2の初期化電圧Vini(652)を印加することで、EL素子15は非発光状態で保持できる。(ここでVtholedは、EL素子15の閾値電圧である)
更に第1の初期化電圧と第2の初期化電圧の差は駆動用トランジスタ11aの閾値電圧よりも大きくしておく必要がある。期間664において、駆動用トランジスタ11aの閾値ばらつきの補正を行うために初期のドレイン電流を十分流す必要があるためである。
【0217】
期間663において、駆動用トランジスタ11aのゲートソース間電圧を閾値電圧に比べて十分大きな電圧にした後、期間664において、トランジスタ11mを非導通状態とする。EL素子15に印加される電圧の初期値はEL素子15の閾値電圧以下であることから、EL素子15には電流が流れない。そのため、駆動用トランジスタ11aはドレイン電流が流れないようにソース電極(節点655)の電圧を上昇させ、第1の初期化電圧Vrst(657)から駆動用トランジスタ11aの閾値電圧分低下した電圧となる。節点655の電位が上昇してもEL素子15及び駆動用トランジスタ11aのドレイン電流が流れないようにVrstの電圧を設定することでオフセットキャンセル動作が実施可能である。期間664により、蓄積容量19の両端には、駆動用トランジスタ11aの閾値電圧(Vth)分の電荷が蓄えられ、特性ばらつきに応じた電圧になっている。
【0218】
次に信号書込み期間665において、ソース信号線18には、画素に表示する階調に応じた電圧が印加され、トランジスタ11kを介して駆動用トランジスタ11aのゲート電極に入力される。ゲート電極の電位は、映像信号データの電位と同一となる。(例えばVdata)EL素子15の容量をColedとし、蓄積容量19の容量をCstとすると、Coled/(Cst+Coled)×(Vdata−Vrst)+Vthの電圧が蓄積容量19に蓄えられ、閾値電圧と映像信号に応じた電圧の和が駆動用トランジスタ11aのゲートソース間電圧となる。これで、画素に映像信号が書き込まれた。
【0219】
次に表示期間662に移行し、階調に応じた表示を行う。表示時には、トランジスタ11kは常に非導通状態で、蓄積容量19の電荷に応じた駆動用トランジスタ11aのゲートソース間電圧に基づきドレイン電流が流れる。トランジスタ11kが非導通状態にあるので、駆動用トランジスタ11aのゲート電圧は変動することができ、EL素子15に必要な電圧(Voled)を確保するために節点655の電位が上昇し、EL素子15にも駆動用トランジスタ11aのドレイン電流が流れ、発光する。これを点灯期間666とする。
【0220】
本画素構成では、点灯期間666の動作に対して、トランジスタ11mを導通状態に変更すると、駆動用トランジスタ11aのドレイン電流にかかわらず、節点655の電位が第2の初期化電圧Vini(652)に変化する。Vini−VSS<Vtholedであるように、Vini、VSSの電圧を設定すると、EL素子19には電流が流れず、また発光もしない。駆動用トランジスタ11aのドレイン電流は、電源VDD(653)から、駆動用トランジスタ11a、トランジスタ11mを介して第2の初期化電圧Vini(652)に流れ込む。EL素子15が発光しないことからこの期間では非点灯期間667となる。蓄積容量19に保持される電荷は、点灯期間666a、非点灯期間667で変化しないことから、非点灯期間667の後にさらに、点灯期間666bを設けることができる。
【0221】
本画素構成では、点灯期間666と非点灯期間667を交互に挿入することができるため、黒挿入を行う際に、分割して黒を挿入することができ、一括でまとめて、非点灯期間667を挿入する方式に比べて、フリッカが視認されにくい。
【0222】
また、トランジスタ11mと第2の初期化電源により、非点灯期間667を設ける方法は、電源VDD653とVSS654の配線の途中にトランジスタを設けて、トランジスタのオンオフにより強制的にドレイン電流を0とし、EL素子15を発光させない方法に比べて、非点灯期間667においてもドレイン電流が駆動用トランジスタ11aに電流が流れるために、蓄積容量19の電荷量の変化が少ないという利点がある。つまりより蓄積容量19の電荷量が保持されることとなり、非点灯期間667が長くなったとしても、再び点灯期間666を設けても、同一の電流がEL素子15に流れるという利点がある。
【0223】
図69にトランジスタ11nにより、EL素子15に電流を流すかどうかを決定する画素回路構成を示す。
【0224】
非点灯期間ではトランジスタ11nは非導通状態となり、駆動用トランジスタ11a及びEL素子15には電流を流すことができなくなる。これにより非点灯時間を設けることが可能となる。本発明においては、トランジスタ11nの役割をトランジスタ11mに兼ね備えたため、より少ないトランジスタ数で画素内部の回路を形成できる点が利点である。
【0225】
非点灯期間を設ける方法としては他に、非点灯期間667中は、電源VDD(653)の電圧を(電源VSS(654)電圧)+(EL素子15の閾値電圧)以下の値として、EL素子15が電流を流さないような電圧をEL素子15に印加する方法もある。この場合、図72に示すように、走査線毎に電源VDD(653)の電圧を切り替える機能(電圧切り替え部721)を有する必要がある。1行毎に点灯、非点灯を選択する必要がなく、複数行毎に点灯行、非点灯行を選択してもよい。この場合は複数行分の電源VDD653の配線を束ねたものに対して、電圧切り替え部721を設ければよい。
【0226】
さらに、第2の初期化電圧Vini<VSS(654)と設定すれば、EL素子15が非点灯期間667において、逆バイアスが印加されることとなり、有機層内部に蓄積された不要な電荷を逆バイアス印加により吐き出し、有機層にチャージされた電荷による劣化を減少させることができる利点がある。
【0227】
表示期間662における点灯期間666と非点灯期間667は、ソース信号線18において信号書込み期間665の後に変化させているが、任意のタイミングで切り替えを行ってもよい。ソース信号線18の動作とは無関係であるためである。
【0228】
閾値補償期間664は、5〜40μ秒程度の範囲のいずれかで使用される。このため書き込み期間661を1水平走査期間以内で終わらせようとすると、走査線本数の多いパネルでは、十分に閾値を補償するための時間を確保できないことがある。
【0229】
そこで、複数の水平走査期間にわたって閾値補償期間を設けることを考えた。図67に4水平走査期間にわたって、書込み期間を設けた例を示す。
【0230】
図67において、始めの1水平走査期間では、初期化・閾値補償期間671とし、図66の信号書込み期間661のうち、信号書込みのみを行わない動作をする。信号書込みはゲート信号線17kによりソース信号線からの電圧を駆動用トランジスタ11aのゲート電極に映像信号を書き込まないようにすれば、トランジスタ11mが非導通状態であった場合閾値補償期間の最後の状態で駆動用トランジスタ11aのゲート及びソース電位が保持される。トランジスタ11mが導通状態であった場合、ソース電位はVini電圧となるが駆動用トランジスタ11aのソースゲート間電圧は閾値補償期間の最後の状態で保持される。そのためトランジスタ11mはどちらの状態であってもよい。
【0231】
この状態で、ソース信号線18の電圧がVrst(第1の初期化電源)となるまで保持し、ソース信号線18の電圧がVrstになったところで、再びトランジスタ11kを導通状態とし、トランジスタ11mを非導通状態とすることで閾値補償動作を再開する。ソース信号線18の電圧が映像信号となると再び、トランジスタ11kを非導通状態とし、駆動用トランジスタ11aのソースゲート間電圧を保持する。この動作を閾値補償によりムラが視認できないレベルまで繰り返し閾値補償動作を繰り返す。これが期間672である。なお閾値補償動作は連続する水平走査期間で実施せずに、間欠的に実施してもよい。例えば2水平走査期間に1回実施するという方法もある。また間欠的に実施するのは、閾値補償期間672の間ばかりでなく、初期化・閾値補償期間671と閾値補償期間672、閾値補償期間672と映像信号書込み673の間に挿入されてもよい。間欠的に実施すると、閾値補正動作に時間がかかり、1フレームに占める表示期間の割合が小さくなってしまう問題があるため、連続して実施することが好ましい。
【0232】
閾値補正が完了した後に映像信号書込み673に移り、対応する画素の映像信号の入力に対応してゲート信号線17kを動作させ、駆動用トランジスタ11aのゲート電極に映像信号電圧をとりこみ、階調に応じた電圧を蓄積容量19に書き込む。同一水平走査期間で、ソース信号線18にVrst電源が印加される期間が存在する場合には、Vrst電源が印加される期間を利用して、この間でも閾値補償動作をさせてもよい。図67では閾値補償動作をさせている例を示す。同一水平走査期間で、閾値補償動作も実施すると、1水平走査期間分書込み期間を短縮することができる。
【0233】
以上の発明において駆動用トランジスタをn型トランジスタで実施したが、p型トランジスタで実施する場合の構成を図68に示す。電流の流れる方向や、トランジスタのソースドレイン電極が反転することから、電源電圧が高低反転するが同様に実現が可能である。トランジスタ11k、11mについても同様で、オンオフする動作は同様で、ゲート電極に入れる信号極性が反転するのみである。駆動用トランジスタ11aがp、n型いずれでも、トランジスタ11k、11mはp、n型いずれでも適用が可能である。
【0234】
本発明に用いるEL素子15は光共振器としての機能を与え、表示装置として必要な波長の光を有効に取り出す構成としている。
【0235】
EL素子15に光共振器としての機能を与える場合、光共振器の反射面間の光路長は、例えば、0次干渉モード:ファーストピークモード(光路長をゼロから大きくしたときに、法線方向に進行する光の強度が最初に極大値を示す光路長)の整数倍に設定する。例えば、青、緑、赤色の画素で構成された表示装置である場合、青色の画素では先の光路長を66nm乃至87nmの整数倍の範囲内とし、緑色の画素では先の光路長を87nmより大きく且つ113nm未満の整数倍のとし、赤色の画素では先の光路長を113nm乃至160nmの範囲内の整数倍とする。
【0236】
また、光路長を可能な限り短くする、すなわち、より次数の低い干渉モードに設定する、理想的には0次干渉モードに設定することで、有機物層702を薄くすることができるため、それに使用する材料の量を低減することができる。加えて、この場合、各々発光色の画素において、共振条件の最適化が容易になる。加えて、EL素子15を駆動する電圧を低くすることができ、より低消費電力化が図れる。
【0237】
なお、先の光路長は、光共振器の反射面間に介在している層の屈折率や厚さを変更することにより変化する。但し、多くの場合、これら層の屈折率を自由に変更することはできない。例えば、通常、有機物層702及び電極に使用する材料の屈折率は1.5乃至3.0である。したがって、通常、先の光路長は、光共振器の反射面間に介在している層の厚さで調節する。尚、材料の屈折率は、波長分散性も考慮する。
【0238】
このようにして設計されたEL素子15は、有機物層702の膜厚が薄く、これによりEL素子15の持つ容量が大きくなるという特徴を持つ。
【0239】
EL素子15の容量Coledが大きくなると、映像信号データの電圧Vdata振幅を小さくすることができる。駆動用トランジスタ11aの蓄積容量19の両端に印加される電圧は、Coled/(Cst+Coled)×(Vdata−Vrst)+Vthで示され、電流を多くとるために蓄積容量19により多くの電荷を蓄えようとするとVdataの値を大きくするかColedを大きくするか、Cstを小さくすることがある。0次干渉モードで設計されたEL素子15を用いれば、高次干渉モードで設計されるEL素子15に比べてColedが大きくなり、Coledが小さいことにより、新たにEL素子15に並列に補助容量を形成する必要がなくなり、より高精細の画素にでも図65の回路構成を適用することが可能となる。
【0240】
Vdataの振幅は、ソース信号線から映像信号を供給するソースドライバICの耐圧によって最大値が定められ、タイミングコントローラ部をソースドライバICに組み込んだソースドライバICでは5.5Vが最大である。ソースドライバICに印加する電源電圧の揺れや、電源電圧付近の電圧を出力するアンプを形成することが難しく一般的には電源電圧付近0.2V程度が電圧出力性能が悪いことを考慮すると、Vdataとして使える電圧範囲は約5Vが最大である。Vrst電源については、ソース信号線を介して入力する場合、ソースドライバICの耐圧範囲外で電圧入力することはソースドライバICに耐圧を超える電圧が入力される恐れがあることから使えず、最小でも0Vである。それゆえに、映像信号振幅をなるべく小さくするためには、Coled/(Cst+Coled)を大きくとる必要がある。図71(a)に映像信号振幅との関係を示す。これによると、Coled/(Cst+Coled)の値は0.4以上とる必要がある。Coledを大きく、Cstを小さくすればよいが、Coledの大きさは、画素の面積(解像度)により最大値が決められ、図71(b)の関係となる。またCstについては、1フレーム間書込み期間661で書き込まれた電圧を保持するために小さくすることに限界があり、1フレーム間電圧を保持できない場合には、1フレームの始めと最後でEL素子15に流れる電流が変化することによるフリッカが発生する。保持率は90%以上が好ましく、そのためにはCstは0.05以上必要である。
【0241】
EL素子15を用いた表示装置においては、EL素子15の初期劣化による焼きつきを防止するため、あらかじめ出荷段階でEL素子15に通電を行い、初期劣化をさせた後に出荷を行い、焼きつきを防止することがある。このとき、通電時間を短くするために通常よりも大きな電流をEL素子15に流して、初期劣化をすばやく終わらせるようにする必要がある。図72の構成で表示装置を形成した場合には、電圧切り替え部721に用いるスイッチのオン抵抗が大きいと、通常表示状態では電圧切り替え部721の電位降下量が小さくても、電流を大きくするにつれ、電圧切り替え部721での電圧降下が大きくなり、EL素子15の点灯に必要な電圧を得ることができなくなる。これに対処するためには、電圧切り替え部721に用いるスイッチのオン抵抗を下げるようにすればよいが、スイッチをトランジスタで形成している場合には、トランジスタのチャネル幅を大きくする必要があり、電圧切り替え部721の回路が大きくなる。電圧切り替え部721は、アレー上に形成された場合、表示エリア外の額縁に相当する部分に形成されることが多いため、額縁の面積が増大するという問題がある。表示エリアに対して大きなガラス面積が必要であり、携帯電話等の小型機器で要求される額縁をなるべくするなくするということが困難となる。
【0242】
そこで本発明では、初期劣化を行う通電時間には、電源Vini(652)の電源線に、EL素子15を発光させるのに必要な電圧(V1)と、電流を供給するための電源を外部から印加し、VDD電源653には電圧を印加せず、スイッチ11kは非導通状態、スイッチ11mを導通状態として、電源VSS(654)とV1をEL素子15に印加することでEL素子15を発光させ初期劣化を行う動作を実現する。このときには、図66のような書込み動作を行わないことから、電源Vini(652)線には第2の初期化電圧を印加する必要がなく、V1のみを印加するのみであるため、切り替え動作は不要で、初期劣化を行うための駆動回路を専用に作成し、電源Vini(652)に印加するのであれば、切り替え機能を有することなく、電源V1から直接電圧を印加でき、アナログスイッチ等による電圧降下のない回路が形成でき、大電流でのEL素子15の点灯が可能である。切り替え部721は、このとき使用しないことから、通常状態の電流で電圧降下が問題とならない程度のトランジスタサイズで形成でき、額縁を小さくできる。電源Vini(652)に印加する電圧は通常駆動時には、第2の初期化電圧であるので、通常駆動時に接続される駆動回路では電源Vini(652)には第2の初期化電圧を外部から印加するようにすれば図66に示すような通常動作も実現可能である。
【0243】
(20)閾値補正機能
図81は、駆動用トランジスタ11aの閾値補正機能を有する画素構成の例である。
【0244】
図65に対して、駆動用トランジスタ11aのソース電極の電圧を初期化するための初期化手段が異なる。図65ではトランジスタ11mを用いて駆動用トランジスタ11aのソース電極に初期化のための電圧を印加したが、図81では、トランジスタ11pと11qの動作により、初期化の際に、EL電源B(734)よりも低い電圧であるリセット電源をリセット電源線731からトランジスタ11q1を介して駆動用トランジスタ11aに入力し、駆動用トランジスタ11aのソース電極(節点811)の電圧を低い電圧とし、同時にソース信号線18から印加される第1の初期化電圧よりも低い電圧となり、駆動用トランジスタ11aに電流が流れるような、ゲートソース間電圧が駆動用トランジスタ11aに印加される。これにより、初期化が行われる。(初期化期間663に対応)
次に、トランジスタ11pと11qの動作を反転させ、EL電源A(732)を駆動用トランジスタ11aのドレイン電極に入力する。EL電源Aの電圧はEL電源Bよりも高い電圧で、EL素子15が発光するのに必要な電位差をもって印加される。図65のVDD(653)と同一の電圧をEL電源A(732)に印加すれば、動作は図65と同様になり、閾値補償期間664が実行され、ソース信号線18に映像信号が印加されれば、信号書込み期間665となる。
【0245】
図81の画素回路16では、1画素当たりにトランジスタ11が4つ必要となり、1画素を形成するのに必要な面積が多くなる問題がある。
【0246】
より1画素当たりの面積を小さく、高精細画素にでも対応できる回路を図73に示す。図73において、駆動用トランジスタ11aのドレイン電極を赤緑青の画素で共通の配線733で接続し、トランジスタ11pとトランジスタ11qを3つの画素で共用することを考えた。動作は図81と同様である。
【0247】
図73の画素構成における、特性キャンセル、映像信号に応じた階調電圧の書込みと、発光期間、非発光期間のタイミングを図74に示す。
【0248】
画素16aに書き込まれるべき映像信号が、ソース信号線18aに入力される期間において、書込みを行う。駆動用トランジスタ11aの特性を補正するために、リセット期間741と特性キャンセル期間742があり、この期間では、ソース信号線18aには第1の初期化電圧(Vrst)が印加される。Vrstの電圧条件は、図65と同様である。映像信号書込み期間743においては、画素16aに対応する電圧がソース信号線16aに印加される。
【0249】
特性キャンセルを行うために、駆動用トランジスタ11aのリセットを第1に行う。(リセット期間741)このときゲート信号線1(17p)によりトランジスタ11pが非導通、トランジスタ11qが導通状態となり、各画素の駆動用トランジスタ11aにリセット電源線731に印加された第3のリセット電圧が印加される。同時にゲート信号線2(17k)によりトランジスタ11kが導通状態となり第1のリセット電圧が、駆動用トランジスタ11aのゲート電極に印加される。第3のリセット電圧が、EL電源B(774)よりも低電圧で印加されれば、節点739の電位は十分低い電圧となる。このときEL素子15には逆バイアス電圧又は、順方向電圧であっても、閾値電圧以下の電流が流れない状態の電圧が印加されている。このとき駆動用トランジスタ11aのゲートソース間電圧は、駆動用トランジスタ11aの閾値電圧よりも十分大きな電圧が印加されている。次に特性キャンセル期間742においてゲート信号線1(17p)によりトランジスタ11pが導通状態で11qが非導通状態となり、駆動用トランジスタ11aにドレイン電流が流れる。これにより節点739の電位が上昇するが、電位上昇につれて、駆動用トランジスタ11aのソースドレイン間電圧が小さくなり、閾値電圧付近にまで上昇するとドレイン電流が流れなくなり、節点739の電圧上昇がとまる。ここで第1のリセット電圧と、EL電源B(734)の電位差を駆動用トランジスタ11a及びEL素子15の閾値電圧の総和よりも小さくしておくことで、特性キャンセル期間742において、蓄積容量19に駆動用トランジスタ11aの閾値電圧に相当する電圧が蓄えられる。
【0250】
次にソース信号線18aに画素16aに対応する階調の電圧が印加される。(映像信号書込み期間743)駆動用トランジスタ11aのゲート電極の電圧が、第1のリセット電圧から階調に応じた電圧まで変化する。一方で節点739の電圧は、EL素子15の浮遊容量により支えられ、駆動用トランジスタ11aのゲート電圧の変化量に対し、(蓄積容量19の容量)/(蓄積容量19の容量+EL素子15の浮遊容量)の割合で変化する。EL素子15の容量が、蓄積容量19に比べて十分大きければ、ソース信号線18aの電圧変化量が、そのまま蓄積容量19に印加され、映像信号書込み期間743の終了時には、蓄積容量19に、駆動用トランジスタ11aの閾値電圧と階調に応じた信号電圧の和が印加され、駆動用トランジスタ11aの特性補正を行いつつ、階調表示を実現することができる。
【0251】
書込みが終了すると次に、発光期間となる。発光期間744では、ゲート信号線1、2の動作により、トランジスタ11pが導通状態、トランジスタ11q、11kが非導通状態となる。駆動用トランジスタ11aのゲートソース間電圧(つまり蓄積容量19に蓄えられた電荷)により、EL電源AとEL電源B間に流れる電流が制御され、階調に応じた電流がEL素子15に流れる。動画応答性をよくするために黒挿入を行う場合には、ゲート信号線1(17p)を制御し、EL電源A(732)からリセット電源731に変更することで、EL素子15に逆バイアスが印加され、非発光状態となる。(期間745)黒を実現する方法が、蓄積容量19の電圧変化によるものではないため、本発明の方式では、黒挿入を実施した後にさらに、発光期間744bを設けることも可能である。
【0252】
なお、ここでトランジスタ11pは2つ記載されているが、図75に示すように少なくとも1つあればよい。図75において、トランジスタ11pのチャネルサイズを大きくして、より大きな電流でもトランジスタ11pのオン抵抗を低くすることができる。図73のようにトランジスタ11pを形成すると、各色の画素のトランジスタ数を同一にすることができ、色毎に異なるレイアウトにするよりも、レイアウト起因による信号線カップリングの差などでのムラを低減できる効果がある。
【0253】
また、トランジスタ11pと11nは、p型、n型トランジスタのいずれでもよく、図76に示すようにゲート信号線1(17p)をEL電源A(732)接続用スイッチ761aと、リセット電源線(731)接続用スイッチ761b用に個別に用意して、制御する方法であってもよい。このときゲート信号線1A(17pA)とゲート信号線1B(17pB)の入力は図77に示すようになる。ここでハイレベルがスイッチ761が導通状態、ローレベルが非導通状態である。ゲート信号線1(17p)を2本に分けて、個別に制御する方式では、非発光期間745においてスイッチ761a、761bの両方ともを非導通状態として、EL素子15に電流を流す経路をなくす方法もある。ゲート信号1B(17pB)は、非発光期間745においてはいずれの状態であってもよい。
【0254】
スイッチ761aと761bは、赤青緑の画素で1組として記載しているが、複数の赤青緑で共用してもよい。例えば2×(赤緑青)の画素で1組とした例を図78に示す。一般的にn×(赤緑青)の画素で1組にまとめてもよい。
【0255】
また、図82に示すように、異なる行の1赤緑青の画素を1つにまとめてもよい。この場合、リセット電源線731、EL電源A(732)、ゲート信号線1A(17pA)、ゲート信号線1B(17pB)、スイッチ761a、761bを2行分で共用できることから、更に1画素当たりに必要な回路面積を削減することが可能となる。図83に動作波形を示す。ゲート信号線1A及び1B(17p)は、2行分のリセット期間を作成するため、少なくとも1フレームで2回、リセット電源線731の電圧を駆動用トランジスタ11aに供給するようにしている。始めにn行目、次にn+1行目の画素について初期化を行う。(便宜上n行目を先に走査するものとしている)ソース信号線からの映像信号の書込みは、各行の画素とも個別に実施する必要があるため、ゲート信号線2(17k)については、n行用とn+1行用で個別に制御される。この走査で、n行目、n+1行目とも駆動用トランジスタの特性補正を行いつつ階調に応じた電圧が蓄積容量に記憶され、発光期間744に所定の輝度にて発光するようになる。1フレームにおける発光期間の割合についても、n行目とn+1行目で同一であり、行による輝度差は発生しないようになっている。なお2行ばかりでなく、一般的にm行分まとめてスイッチ761を形成しても同様に実施が可能である。
【0256】
画素回路16で、駆動用トランジスタ11aはn型のトランジスタで構成している例で説明を行ったが、p型のトランジスタであっても図79に示すように同様に実現が可能である。なおトランジスタ11kについてはp型、n型どちらであってもよい。ソース信号線の電圧を画素回路内部に取り込むか取り込まないかを選択できる機能を有すればよい。
【0257】
さらに、EL素子15の容量が大きくない場合には、補助容量として図80に示すように容量801を追加しても同様に実施が可能である。
【0258】
ドライバICの出力パッド数を減らし、ICのコストを下げる方法として、複数のソース線用の階調電圧を複数のソース信号線に分配する信号線選択駆動がある。
【0259】
図84は本発明の画素構成における信号線選択駆動を適用した例である。本発明での選択駆動方式では、液晶表示装置に比べて、ソース信号線18に、第1のリセット電圧(Vrst)を印加する機能を有することで、異なる回路構成となっている。2選択駆動(ドライバ出力1つに対して、2つのソース信号線を駆動する)における例を図84に示す。信号線選択回路841は、ソースドライバ出力842又は、Vrst(657)のいずれか一方をソース信号線18に出力する切り替え回路844を2組有している。2組の切り替え回路844はお互い異なる選択をする動作となる。つまりソースドライバ出力842は信号線選択を行ういずれか一方のソース信号線18と接続され、Vrst657についてもいずれか一方のソース信号線18と接続される。
【0260】
各信号のタイミングチャートを図85に示す。2倍速で1水平走査期間に2画素分の映像信号に対応するデータがソースドライバ出力842が転送される。信号線選択回路841により各ソース信号線18には、1水平走査期間の間にVrst(657)と、映像信号に対応した電圧が交互に入力されるようになる。
【0261】
水平走査期間の前半に映像信号となるか、後半に映像信号となるかで、映像信号を画素16に取り込むタイミングが異なるため、ゲート信号線2(17k)のタイミングをずらす必要がある。そこで、水平走査期間の前半に映像信号が入力される画素には、ゲート信号線2[n](17k2)を、後半に映像信号が入力される画素にはゲート信号線2[n+0.5](17k1)を入力するようにする。2つの信号は0.5水平走査期間分ずれて入力される。
【0262】
ゲート信号線1(17p)とゲート信号線2(17k)がハイレベルにあるときにリセット期間となる。このときソース信号線18の電圧はVrst(657)である。
【0263】
特性キャンセル期間742は、図85で「OC」と記載されたタイミングで実施され、ゲート信号線1がローレベル、ゲート信号線2(17k)がハイレベル、ソース信号線18電圧がVrstであるときに、画素回路16がオフセットキャンセル動作を行い、駆動用トランジスタ11aの特性バラツキを補正する。その後映像信号の入力にあわせて映像信号書込みを実施し、画素16に階調に応じた電圧を記憶させる。書込み後点灯動作に入り、EL素子15が発光し、所定の輝度を得る。
【0264】
なお、図84に示すような信号線選択駆動をした場合においても、図86のように、2赤緑青画素毎にスイッチ11p、11qをまとめてもよいし、図73の回路に対して、図75、図76、図78〜図82の画素構成のような変形例を適用することが可能である。
【0265】
(21)リセット電源の電圧を各画素に供給する方法
図87は、リセット用のトランジスタ11qを、画素回路から取り除き、1行分の画素に共通でリセット信号線871を介して、図88に示すようにリセット電源884の電圧を各画素に供給する方法である。
【0266】
この場合、リセットを実施するかどうかを決定するスイッチ885は、1行あたり少なくとも1つあればよく、図81、図84に示すように、1つもしくは複数の画素につき1つトランジスタ11qが必要な構成に比べて、1画素あたりに必要な回路面積が削減できる利点がある。また、駆動用トランジスタ11aとトランジスタ11q間の配線を、リセット信号線871に流用することで、配線スペースについても増加量は少なくできる。
【0267】
図87、図88の回路構成における駆動方法を図90に示す。
【0268】
リセット期間741では、ゲート信号線17の操作により、トランジスタ11pは非導通状態となり、トランジスタ11kは導通状態となる。このときスイッチ885を導通状態とすれば、駆動用トランジスタ11aのドレイン電極に、リセット電源884の電圧が印加され、さらにソース信号線18に図69に示される電源Vrst(657)が印加されていると、駆動用トランジスタ11aのゲート電極に電源Vrst(657)電圧が印加されるようになる。リセット電源884の電圧をEL電源B(734)よりも低い電圧とすれば、リセット動作が実現できる。
【0269】
次に特性キャンセル期間742において、スイッチ885を非導通状態とし、ゲート信号線17pの動作によりスイッチ11pを導通状態とする。駆動用トランジスタ11aには引き続きVrst電源を印加しておくと、駆動用トランジスタ11aはオフセットキャンセル動作を実行する。
【0270】
最後にソース信号線18に、表示する映像信号に対応する信号を印加すれば、スイッチ11kを介して画素16に対して映像信号に対応した電圧が書き込まれる。(映像信号書き込み期間743)。
【0271】
書込みが完了した後の、発光及び非発光状態は、スイッチ11kを非導通状態として、画素16の容量19に蓄えられる電荷を保持しながら、トランジスタ11pの導通、非導通により決定される。非発光期間745において、スイッチ885は導通状態でも、非導通状態でも構わない。導通状態とすれば、EL素子15に逆バイアス電圧が印加され、EL素子15の寿命を延ばすことが可能である。非導通状態とすると、EL素子15の電圧は、発光開始電圧に相当する電圧となり、節点811の電位は、逆バイアス印加時に比べて高い電圧のまま保持される。これにより、非発光期間745から発光期間744bに遷移する過程において、節点811の電位変化量が少なくなり、すばやく所定の階調に対応した電圧がEL素子15に印加され、短時間で所定輝度表示が実施可能となる。
【0272】
ソース信号線18の負荷が大きく、短時間でソース信号線18に所定階調に対応する電圧が書き込めないと、映像信号書き込み期間743を長く設定する必要がある。しかし、映像信号書き込み期間743を長くすると、駆動用トランジスタ11aのゲート電極に印加される階調電圧によっては、駆動用トランジスタ11aにドレイン電流が流れ、ドレイン電流によりEL素子15の容量成分に電荷が蓄積される。このとき駆動用トランジスタ11aのゲート電圧はVrst電圧が印加されており、EL素子15に電荷が蓄積されると節点811の電位が上昇し、蓄積容量19の両端にかかる電圧が小さくなるように変化する。この変化量が大きいと、所定輝度に対して低い輝度で画素が発光するようになり、所定輝度を出すことができなくなる。
【0273】
そこで図91に示すように、映像信号書き込み期間743において、ゲート信号線2(17k)の信号波形を変化させ、期間911においてスイッチ11kを非導通状態として、ソース信号線18のみに、ソースドライバからの映像信号を書き込み、ソース信号線18に書込みが行われたところで、期間912において短期間スイッチ11kを導通状態とし、ソース信号線18に書き込まれた映像信号に対応する電圧を画素16に取り込み、蓄積容量19に映像信号に対応した電圧が書き込まれる。ソース信号線18から駆動用トランジスタ11aのゲート電極及び蓄積容量19を充電するのみであるため、負荷が小さく、短時間(1〜5μ秒)で、書き込みを完了させることができる。図90の方式では、ソース信号線18を充電するために、4〜20μ秒程度映像信号書き込み期間743を設ける必要があった。図91では駆動用トランジスタ11aのドレイン電流が流れる時間が最大でも5μ秒以下であり、電位変動量を小さくすることができるようになった。
【0274】
1本のソース信号線18に接続される画素が多くなると、1フレームで書き込むべき画素数が増加し、1水平走査期間が短くなる。図90もしくは図91の駆動波形において、特性キャンセル期間742、映像信号書き込み期間743に十分な時間が取れなくなり、閾値補正動作が不十分であったり、映像信号の書き込み不足が発生することがある。
【0275】
書き込み時間を長くするため本発明では図92に示すように、1列の画素に対して、2つのソース信号線18を設け、偶数行と奇数行で異なるソース信号線18にトランジスタ11kを接続するようにした。交互にソース信号線を接続することで、2水平走査期間、同一行の書き込みに使うことが可能となり、図93に示すような駆動波形で書込みが可能となる。図93では、始めの1水平走査期間で、リセット及び特性キャンセルを実施し、次の1水平走査期間で映像信号書き込みを実施する例を示している。各期間(741〜743)を2水平走査期間の間に実施すれば、図93の構成によらず期間731から期間743を分配しても同様の効果が得られる。図93の方法によれば、2倍の時間を使って、リセット、特性キャンセル及び映像信号書き込みを行うため、より短い水平走査期間のパネルでも、本発明の画素構成における駆動を実現することが可能となる。
【0276】
なお、上記の画素構成は駆動用トランジスタがp型トランジスタであっても図89のように構成することで同様に実現が可能である。また、トランジスタ11k、11pについてもp型、n型トランジスタのいずれであっても同様に実施が可能である。
【0277】
本願発明の構成におけるEL素子15は、映像信号書き込み期間743における節点811の電位変動の影響を一定にするために、最高階調表示時のEL素子15に流れる電流値が大きい色に対応するEL素子15の容量を大きくすることが好ましい。
【0278】
EL素子15の容量を色ごとに変更する例として、表示色ごとにEL素子15の膜厚を変更してもよい。大きな電流を必要とする素子ほど、膜厚を薄く形成すればよい。
【0279】
EL電源A(732)及びEL電源B(734)は、ゲート信号線と平行に形成された例を記載しているが、ソース信号線18と平行に形成してもよい。また、EL電源B(734)は、EL素子15全画素分の共通のカソード電極として、アクティブエリア内のほぼ全面に形成してもよい。
【0280】
ソース信号線18を2本設けるほかに、図94のように、駆動用トランジスタ11aのゲート電極に電源Vrst(657)を印加するためのトランジスタ11r及び初期化電源線941を追加し、初期化電源線941に電源Vrst(657)を印加しておけば、リセット期間及び特性キャンセル期間742において、トランジスタ11rを導通状態として、リセットと初期化動作を行うようにする。ソース信号線18を利用せずに電源Vrstを駆動用トランジスタ11aに印加することから、図95のようにソース信号線のタイミングとなる。これにより、映像信号書き込み期間743を長くすることができるし、特性キャンセル期間742も長くできる。この例では特性キャンセル期間742は1水平走査期間以内で実行されているが、複数の水平走査期間でゲート信号線3(17r)により、トランジスタ11rを導通状態とし、その直前にリセット期間741を設ければ、1水平走査期間以上の特性キャンセル期間を設定することも可能となる。なお、ゲート信号線2(17k)は期間912のみスイッチを導通状態にしている例であるが、節点811の電位変動が小さい場合には、期間911をなくして、映像信号を書き込む水平走査期間の間、ゲート信号線2(17k)により、トランジスタ11kを導通状態として、画素に映像信号を書き込んでもよい。
【0281】
(変更例)
本発明のトランジスタは、TFTばかりでなく、バイポーラトランジスタでも同様に実現が可能である。また、TFTについても、ポリシリコン、結晶シリコン、アモルファスシリコンなど構成材料によらず同様に実施が可能である。
【0282】
また、本発明の実施形態を組み合わせて実施することも可能である。
【0283】
また、本実施形態におけるEL表示装置の画素は、単色の画素構成、赤緑青の3色、赤緑青白の4色、シアンイエローマゼンダの3色、ペンタイル画素構成等、表示色を問わず適用が可能である。
【0284】
また、本実施形態の赤色、緑色、青色の並びの画素構成については、一例を示しているのみである。
【0285】
また、図14、図16等で、1列分の画素構成が記載されているが、これは、ストライプ状に形成されていても、デルタ配列に形成されていても、ソース信号線が共通の複数の画素があれば同様に適用が可能である。
【産業上の利用可能性】
【0286】
本発明に係るEL表示装置は、オフセットキャンセル期間を十分に確保できるため、良好なオフセットキャンセルを実現できる。そのため、駆動用トランジスタ11aの特性バラツキが発生しても、特性バラツキをキャンセルすることができ、良好な画像表示を実現できる。
【図面の簡単な説明】
【0287】
【図1】EL表示装置の画素の構成図である。
【図2】EL表示装置の駆動方法の説明図である。
【図3】EL表示装置の説明図である。
【図4】EL表示装置の画素の構成図である。
【図5】EL表示装置の画素の構成図である。
【図6】EL表示装置の説明図である。
【図7】EL表示装置を用いた機器の説明図である。
【図8】EL表示装置を用いた機器の説明図である。
【図9】EL表示装置を用いた機器の説明図である。
【図10】EL表示装置の画素の構成図である。
【図11】EL表示装置の画素の構成図である。
【図12】EL表示装置の駆動方法の説明図である。
【図13】EL表示装置の駆動方法の説明図である。
【図14】複数のソース信号線から画素に映像信号を取り込む構成を示した図である。
【図15】図14の構成におけるゲートドライバ回路12aの動作を示した図である。
【図16】複数の水平走査期間にまたがって特性キャンセル動作を行う場合のゲートドライバ回路と画素構成の例を示した図である。
【図17】図16のゲートドライバ回路の動作を示した図である。
【図18】図16のゲートドライバ回路の動作を示した図である。
【図19】シフトレジスタ1相で複数の水平走査期間にまたがって特性キャンセル動作を行う場合の回路を示した図である。
【図20】図19の回路構成を用いた場合のゲートドライバ回路の動作を示した図である。
【図21】ゲートドライバ回路12a2のイネーブル信号を削除した場合の入力波形及び動作を示した図である。
【図22】3信号線選択駆動を実施した場合の各色信号線の映像信号変化タイミングを示した図である。
【図23】3信号線選択駆動と各列2本の信号線を有するEL表示装置の回路構成を示した図である。
【図24】図23における画素16cの動作を示した図である。
【図25】本発明における画素16の回路を示した図である。
【図26】図23の回路におけるゲートドライバ回路及び信号線選択回路の動作を示した図
【図27】3信号線選択駆動と各列2本の信号線を有し、ゲートドライバ回路が初期化用と特性キャンセル及び階調信号書き込み用に分離されたEL表示装置の回路構成を示した図である。
【図28】図27の回路構成におけるゲートドライバ回路の動作を示した図である。
【図29】n型TFTを用いた画素回路を示した図である。
【図30】容量19bが形成された画素回路において、ゲート信号線の動作を1フレーム間示した図である。
【図31】駆動用トランジスタのオフセットキャンセル動作時に電流源により一定ドレイン電流を流す場合の画素回路構成を示した図である。
【図32】図31の画素回路構成におけるゲート信号線、ソース信号線の入力波形と、駆動用トランジスタのゲート電圧とEL素子の動作を示した図である。
【図33】駆動用トランジスタのオフセットキャンセル動作時に電流源により一定ドレイン電流を流し、キャンセル動作前に初期化用電源を用いてゲート電圧を低く設定する場合の画素回路構成を示した図である。
【図34】図33の回路構成におけるゲート信号線、ソース信号線と切り替え手段の入力波形とトランジスタ11aのゲート電圧、EL素子の動作を示した図である。
【図35】駆動用トランジスタ11aの初期化電圧を特性ばらつきに応じて異ならせるための画素回路を示した図である。
【図36】図35の画素構成におけるゲート信号線17、切り替え手段333、ソース信号線18の入力パターンと、トランジスタ11aのゲート電圧、EL素子15の動作を示した図である。
【図37】図35の画素回路を有するEL表示装置において同一列において複数のソース信号線から階調電圧が供給される場合の回路構成を示した図である。
【図38】図37の回路構成における、画素16aの入力信号波形と、駆動用トランジスタ11a、EL素子15の動作を示した図である。
【図39】図37の回路のうち、初期化電源331を用いない場合の画素16aの入力信号波形、駆動用トランジスタ11a、EL素子15の動作を示した図である。
【図40】駆動用トランジスタ11aのゲート電圧を(a)初期化電源で初期化した場合、(b)電流源で初期化した場合の変化の様子を示した図である。
【図41】電流源による特性キャンセル期間が存在しない場合の駆動用トランジスタ11aのゲート電圧の変化を示した図である。
【図42】表示色毎の、電流に対する輝度特性である。
【図43】表示色毎に、異なる初期化電源を供給できる有機EL表示装置を示した図である。
【図44】初期化電圧に対する表示ムラが補正可能なELに流れる電流範囲の関係を示した図である。
【図45】EL電源を表示色毎に異ならせた有機EL素子を用いた表示装置の画素回路構成を示した図である。
【図46】表示色毎に駆動用トランジスタの特性キャンセル時間を異ならせる画素回路構成を示した図である。
【図47】(a)従来の回路構成における(b)図45の回路構成における、駆動用トランジスタのゲート電圧の振幅を表示色毎に示した図である。
【図48】電圧シフト容量481を形成し、表示色毎に容量を異ならせた有機EL素子を用いた表示装置の回路構成を示した図である。
【図49】(a)従来の駆動方法による書き込み後の駆動用トランジスタ11aのゲート電圧と、(b)図48の回路構成を用いた場合の駆動用トランジスタ11aの書き込み後のゲート電圧の色毎の範囲を示した図である。
【図50】駆動用トランジスタ11aのチャネル長に対するチャンネル幅の割合を青色の画素のみ変化させた場合(b)とすべての表示色で同一の場合(a)における各色の駆動用トランジスタ11aのゲート電圧範囲を示した図である。
【図51】表示色毎に、画素内に設けた映像信号保持用コンデンサの容量を可変した回路を有するEL表示装置を示した図である。
【図52】(a)ソース信号線18からの書き込み電圧が4Vの時における駆動用トランジスタ11aのゲート電圧の変化の様子を示した図、(b)(a)の変化の際のドレイン電流の変化を示した図、(c)ソース信号線18からの書き込み電圧が1Vの時における駆動用トランジスタ11aのゲート電圧の変化の様子を示した図、(d)(c)の変化の際のドレイン電流の変化を示した図である。
【図53】(a)ソース信号線18電圧が4Vで、リセット電圧が−2Vのときの駆動用トランジスタ11aのゲート電圧の変化の様子を示した図、(b)ソース信号線18電圧が1Vで、リセット電圧が−5Vのときの駆動用トランジスタ11aのゲート電圧の変化の様子を示した図である。
【図54】ソース信号線18から書き込まれる電圧に対して一定の電圧分降下したリセット電圧を印加することができるEL表示装置の回路構成を示した図である。
【図55】リセット電圧発生部を有し、ソース信号線18電圧に応じたリセット電位を供給するEL表示装置の回路構成を示した図である。
【図56】ソース信号線18の電圧値に対応して変化するリセット電位をリセット期間361に供給することが可能なEL表示装置である。
【図57】図56の回路構成におけるゲート信号線17の動作を示した図
【図58】ソース信号線電圧とリセット電圧の関係を示した図である。
【図59】本発明の形態におけるソース信号線とリセット電圧の関係を示した図である。
【図60】閾値補正を行う画素構成で適用する場合の回路を示した図である
【図61】駆動用トランジスタ11aの特性バラツキを補正するための画素回路構成を示した図である。
【図62】図61の回路におけるゲート信号線17の動作を1フレーム間示した図である。
【図63】駆動用トランジスタ11aの特性バラツキを補正するための画素回路構成を示した図である。
【図64】図63の画素構成におけるゲート信号線波形を示した図である。
【図65】本発明における駆動用トランジスタ11aの特性ばらつき補正機能を有する画素回路を示した図である。
【図66】図65に示した画素回路を動作するための信号線波形を示した図である。
【図67】図65に示した画素回路において、書込み期間を複数の水平走査期間にわたって実施した場合の信号線波形を示した図である。
【図68】p型トランジスタにより画素回路を形成した図である。
【図69】EL素子15に電流を流すかどうかを決定するためのトランジスタ11nを挿入した画素回路を示した図である。
【図70】本発明のEL素子15の構成を示した図である。
【図71】(a)図65の画素回路における容量と信号線振幅の関係、(b)EL素子の容量と最大解像度の関係、(c)蓄積容量と電圧保持率の関係を示した図である。
【図72】VDD電源(653)の電圧切り替え機能を有する回路を示した図である。
【図73】本発明における1画素当たりのトランジスタ数を削減した、駆動用トランジスタ特性補正機能付の画素回路を示した図である。
【図74】図73の画素回路構成における、ゲート信号線17とソース信号線の波形を示した図である。
【図75】図73において、トランジスタ11pの数を減らした場合の画素回路を示した図である。
【図76】トランジスタ11p、11qをスイッチに置き換えたときの画素回路を示した図である。
【図77】図76の画素構成における、ゲート信号線、ソース信号線の波形を示した図である。
【図78】6画素分のEL素子15に電流を供給するためのスイッチを共通にした場合の画素回路を示した図である。
【図79】駆動用トランジスタをp型トランジスタで形成した場合の画素回路を示した図である。
【図80】EL素子15に補助容量を形成した場合の画素回路を示した図である。
【図81】色毎にトランジスタ11p及び11qを構成した場合の各色の画素回路を示した図である。
【図82】2行分の赤緑青画素毎に、スイッチ761を設けた場合の画素回路を示した図である。
【図83】図82におけるソース信号線及びゲート信号線波形を示した図である。
【図84】信号線選択駆動を実施した場合における、赤緑青画素共通のEL素子電流供給用スイッチを有する画素回路を示した図である。
【図85】ソースドライバ出力と、ソース信号線、ゲート信号線の波形と、画素の動作状態を示した図である。
【図86】2行の赤緑青画素分のEL素子電流供給用スイッチを共用にし、信号線選択駆動を実施するための回路構成を示した図である。
【図87】リセット信号線を形成したときの画素回路を示した図である。
【図88】各画素とリセット信号線、リセット電源の関係を示した図である。
【図89】p型トランジスタの駆動用トランジスタで図87と同様の動作をする画素回路を示した図である。
【図90】図87の画素構成の駆動波形を示した図である。
【図91】図90の駆動波形に対して、映像信号書き込み期間に、トランジスタ11kをオフにする期間を設けた駆動波形を示した図である。
【図92】ソース信号線18を1列の画素に対して2本設けた表示装置を示した図である。
【図93】図92の回路構成における1画素あたりの駆動波形を示した図である。
【図94】初期化用の電源線を設け、ソース信号線を利用せずにリセット及び特性キャンセル期間を実現する画素回路を示した図である。
【図95】図94におけるゲート信号線、ソース信号線の波形を示した図である。
【符号の説明】
【0288】
11 トランジスタ
12 ゲートドライバ回路
14 ソースドライバ回路
15 EL素子
16 画素
17 ゲート信号線
18 ソース信号線
19 蓄積容量(付加コンデンサ、付加容量)
【技術分野】
【0001】
本発明は、有機または無機エレクトロルミネッセンス(EL)素子などを用いるEL表示パネル(表示装置)などの自発光表示パネルを用いた、EL表示装置に関するものである。
【背景技術】
【0002】
電気光学変換物質として有機EL材料または無機EL材料を用いたアクティブマトリクス型の画像表示装置は、画素に書き込まれる電流に応じて発光輝度が変化する。EL表示装置は、各画素に発光素子を有する自発光型である。EL表示装置は、液晶表示パネルに比べて画像の視認性が高い、発光効率が高い、バックライトが不要、応答速度が速い等の利点を有する。
【0003】
有機EL(PLED、OLED、OEL)パネルは、アクティブマトリクス方式の開発が行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子(一般には薄膜トランジスタ、TFT)によって制御するものであり、例えば特許文献1、2が提案されている。
【特許文献1】特開2003−255856
【特許文献2】特開2003−271095
【発明の開示】
【発明が解決しようとする課題】
【0004】
EL表示パネルは、低温または高温ポリシリコンからなるトランジスタアレイを用いてパネルを構成する。しかし、有機EL素子は、ポリシリコントランジスタアレイのトランジスタ特性にバラツキがあると、表示ムラが発生する。
【0005】
すなわち、EL素子に駆動電流を供給する駆動用トランジスタに特性バラツキがあると、変換される電流信号にもバラツキが発生する。通常、トランジスタは50%以上の特性バラツキがある。そのために、駆動用トランジスタの特性バラツキが表示ムラとして表示され、画像表示品位を低下させるという問題点があった。
【0006】
そこで本発明は、特性表示ムラのない画像表示を実現できるEL表示装置を提供する。
【課題を解決するための手段】
【0007】
本発明は、有機発光素子を有する画素が、マトリクス状に形成されたEL表示装置であって、前記マトリクス状に形成された各画素中の同一行に形成された前記画素の駆動用トランジスタのドレイン電極が、第1の信号線に接続され、前記第1の信号線が、第1のスイッチを介してリセット電源に接続された、ことを特徴とするEL表示装置である。
【発明の効果】
【0008】
本発明によれば、特性表示ムラのない画像表示を実現できる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の一実施形態のEL表示装置について図面に基づいて説明する。
【0010】
(1)画素の構成
図1は、EL表示装置の画素構成である。また、図3は、画素16がマトリックス状に配置された表示領域31に、ゲートドライバ回路12及びソースドライバ回路14が接続された構成図である。
【0011】
図1において、画素16は、2つのコンデンサ19a、19bと5つのスイッチ用トランジスタ11b、11c、11d、11e、11fと1つの駆動用トランジスタ11aで構成される。
【0012】
スイッチ用トランジスタ11bは、トランジスタ11aをダイオード接続(Diode-connected)させて、閾値電圧を補償するための閾値電圧補償トランジスタである。
【0013】
スイッチ用トランジスタ11fは、コンデンサ19aを初期化させるためリセット電圧Vrstを印加するための初期化トランジスタである。
【0014】
スイッチ用トランジスタ11dは、EL素子15の発光を制御するためのトランジスタである。
【0015】
スイッチ用トランジスタ11b、11fはオフリークと小さくする必要があるため、ディアルゲート以上の複数ゲート構成にする。
【0016】
コンデンサ19aは、駆動用トランジスタ11aのゲート端子の電位を保持する保持用のコンデンサである。
【0017】
コンデンサ19bは、ソース信号線18に印加され、画素16に印加された映像信号を画素16内で保持するものである。
【0018】
スイッチ用トランジスタ11cは、ゲート信号線17aにゲート電極が接続され、ソース信号線18にソース電極が接続され、ゲートドライバ回路12aからの選択信号によりオン/オフ制御される。
【0019】
駆動用トランジスタ11aは、トランジスタ11cのドレイン電極にソース電極が接続される。閾値電圧補償トランジスタ11bのソースまたはドレイン電極と、コンデンサ19aの第1の端子が共通接続され、駆動用トランジスタ11aのゲート電圧が決定される。したがって、駆動用トランジスタ11aは、ゲート電極に印加された電圧に相当する駆動電流を生成する。
【0020】
閾値電圧補償トランジスタ11bは、駆動用トランジスタ11aのゲート電極とソース電極との間に接続され、ゲート信号線17cに印加されるスキャン信号に応答して駆動用トランジスタ11aをダイオード接続させる。したがって、スキャン信号によって駆動用トランジスタ11aは、ダイオードのような状態になり、駆動用トランジスタ11aのゲート端子に電圧Vdata−Vth[V]が印加され、これは、駆動用トランジスタ11aのゲート電圧となる。なお、電圧Vdataは、ソースドライバ回路14がソース信号線18に出力された映像信号である。また、Vthでは、駆動用トランジスタ11aに閾値電圧である。
【0021】
初期化トランジスタであるスイッチ用初期化トランジスタ11fは、リセット電圧ラインVrstとコンデンサ19aの第1の端子との間に接続され、ゲート信号線17dのスキャン信号に応答して、コンデンサ19aに充填された電荷はリセット電圧ラインVrstを介して放電させることによって、コンデンサ19aを初期化させる。
【0022】
スイッチ用トランジスタ11eは、第1の電源電圧ラインVddと駆動用トランジスタ11aのソース電極との間に接続され、ゲート電極に接続したゲート信号線17bを介して伝達される発光制御信号によりオンとなり、第1の電源電圧Vddを駆動用トランジスタ11aのソース電極に印加する。
【0023】
スイッチ用トランジスタ11dは、駆動用トランジスタ11aとEL素子15との間に接続され、ゲート電極に接続したゲート信号線17bを介して伝達される発光制御信号に応答して駆動用トランジスタ11aで生成される駆動電流をEL素子15に伝達する。
【0024】
コンデンサ19aは、第1の電源電圧ラインVddと駆動用トランジスタ11aのゲート電極との間に接続され、第1の電源電圧Vddと駆動用トランジスタ11aのゲート電極に印加される電圧Vdata−Vth[V]の電圧差に該当する電荷を1フレームの間に維持する。
【0025】
(2)ゲート信号線
ゲート信号線17に印加される電圧は、オフ電圧(VGH)とオン電圧(VGL)であり、VGH電圧の印加により、スイッチ用トランジスタ11b、11c、11d、11e、11fがオフし、VGL電圧の印加により、スイッチ用トランジスタ11b、11c、11d、11e、11fがオンする。但し、図3に示すように、VGH電圧は、ゲートドライバ回路12aとゲートドライバ回路12bで共通であれば、VGL電圧は、ゲートドライバ回路12aでは、VGL1とし、ゲートドライバ回路12bでは、VGL2としている。すなわち、ゲートドライバ回路12aと12bでは、オン電圧を異ならせている。
【0026】
したがって、ゲート信号線17a、ゲート信号線17cに印加されるオン電圧はVGL1であり、ゲート信号線17b、ゲート信号線17dに印加されるオン電圧はVGL2である。また、VGL1>VGL2なる関係となるように設定されている。なお、ゲート信号線17aに印加されるVGHとゲート信号線17dに印加されるVGHとを異ならせてもよい。
【0027】
(3)PチャンネルとNチャンネルのトランジスタ
本実施形態において、駆動用トランジスタ11aはPチャンネルトランジスタであるがこれに限定するものでなく、Nチャンネルトランジスタであってもよい。
【0028】
この場合は、オン電圧がVGHとなり、オフ電圧がVGLとなる。また、また、駆動用トランジスタ11aのソース端子はアノード電圧Vddと接続されているとして説明するが、これに限定するものではない。例えば、カソード電圧Vssまたはグランド電圧GNDに接続されていてもよい。また、コンデンサ18は、トランジスタ11のゲート絶縁膜容量によるコンデンサで代用してもよい。
【0029】
(4)ゲートドライバ回路
ゲートドライバ回路12aには、ゲート信号線17aを選択するスタートパルスST1、ゲート信号線17cを選択するスタートパルスST2、スタートパルスを順次シフトするクロック信号(CLK)が印加される。UDは、ゲートドライバ回路12a内のスタートパルスの上下シフトレジスタ方向を切り替える信号である。
【0030】
ゲートドライバ回路12bには、ゲート信号線17bを選択するスタートパルスST3、ゲート信号線17dを選択するスタートパルスST4、スタートパルスを順次シフトするクロック信号(CLK)が印加される。
【0031】
なお、必要に応じて、ゲートドライバ回路12には、イネーブル制御端子を付加することが好ましい。ゲートドライバ回路12内には、シフトレジスタ回路が形成されており、スタートパルスをクロック信号(CLK)に同期して順次シフトさせ、選択するゲート信号線17の位置を変化させる。
【0032】
(5)ゲート信号線に印加される信号
図2は、ゲート信号線17a、17b、17c、17dに印加される駆動電圧、ソース信号線18の映像信号電圧、EL素子15の発光状態を示す。
【0033】
なお、図2では、説明を容易にするため、オフ電圧をVGHとし、オン電圧をVGLとする。また、ソース信号線18に印加される電圧Vdataは、グランド電圧(GND)=0Vとし、アノード電圧Vdd以下としている。
【0034】
また、1Hとは1水平走査期間である。図2は模式的なものであり、1Hが数Hとしてもよく、1Hは1Hより短い期間としてもよい。VGH電圧は、Vdd電圧よりも0.5V以上3.0V以下の電圧に設定される。
【0035】
画素16には、1tからatの期間に、ゲート信号線17dにオン電圧が印加される。オン電圧(VGL)の印加により、トランジスタ11fがオンし、リセット電圧Vrstが駆動用トランジスタ11aのゲート端子にリセット電圧Vrstが印加される(a点)。
【0036】
リセット電圧Vrstの印加により、駆動用トランジスタ11aは、リセット状態になる。なお、リセット電圧Vrstは、GND電圧以下−5(V)以上の電圧に設定すべきである。また、リセット電圧Vrstは、映像信号電圧Vdataに対応して変化させてもよい。例えば、映像信号の階調番号に対応させてリセット電圧Vrstを変化させる。また、リセット電圧Vrstは、赤(R)、緑(G)、青(B)の映像信号電圧で変化させてもよい。RGBで映像信号の振幅が異なるからである。この場合は、階調番号に対応せず、各RGBで固定のリセット電圧Vrstを設定してもよい。また、リセット電圧Vrstは、表示画面で消費される電流に対応させて変化させてもよい。
【0037】
ゲート信号線17cは、リセット電圧Vrstの印加後(at)、オン電圧が印加される。オン電圧(VGL)を印加する期間は、1H以上としているが、これに限定するものではなく、1H以下の期間であってもよい。少なくともゲート信号線17cにオン電圧(VGL)を印加する期間は、ゲート信号線17aにオン電圧(VGL)を印加する期間よりも長くする。また、オーバーラップさせる。なお、リセット電圧Vrstの印加時間は、2μsec以上に時間を確保することが好ましい。
【0038】
ゲート信号線17aオン電圧(VGL)を印加することにより、スイッチ用トランジスタ11cがオンし、ソース信号線18に印加したVdataがコンデンサ19b印加される。a点に印加されて映像信号Vdataは、スイッチ用トランジスタ11bがオンしている期間保持される。
【0039】
なお、図2に図示するゲート信号線17aの斜線部は、オン電圧(VGL)を印加してもオフ電圧(VGH)を印加してもよい。
【0040】
スイッチ用トランジスタ11c、スイッチ用トランジスタ11がオンすることにより、ソース信号線18から、駆動用トランジスタの及びトランジスタ11bのチャンネル間のパスが発生し、コンデンサ11aに電荷が充電される。Vdataの印加により、駆動用トランジスタ11aは、Vdataに対応する電流を流すように、ゲート端子b点の電位を変化させ、変化後の電圧が、コンデンサ19aに保持される。この動作により、駆動用トランジスタ11aのオフセットがキャンセルされる。コンデンサ19bの電位は1フレームの期間保持される。
【0041】
以上のオフセットキャンセルの動作後、ゲート信号線17bにオン電圧が印加され、スイッチ用トランジスタ11eがオンし、Vdd電圧が駆動用トランジスタ11aのソース端子に供給される。また、スイッチ用トランジスタ11dがオンし、駆動用トランジスタ11aからEL素子15の駆動用電流がEL素子15に供給される。EL素子15は、印加された電流により発光する。
【0042】
ゲート信号線17bには、オン電圧またはオフ電圧が印加され、オン/オフ電圧に同期してEL素子15に電流が供給される。このオン/オフ電圧の印加状態に同期してEL素子は発光または消灯する。
【0043】
EL素子15が発光または消灯している動作時(電圧プログラム時以外の期間、3t〜の期間)では、トランジスタ11bはオープン状態である。この時、トランジスタ11aのソース端子は、EL素子15が発光しているときは、アノード電圧Vdd(トランジスタ11eのチャンネル電圧降下は無視する)が印加されている。EL素子15が消灯時は、トランジスタ11e及びトランジスタ11dをオープン状態にされる。このEL素子15が消灯時は、駆動用トランジスタ11aのソース端子は、コンデンサ19bによりほぼ、アノード電位Vddに保持されている。したがって、トランジスタ11aの電位安定度がよい。
【0044】
EL素子15の点灯及び消灯は、トランジスタ11dをduty制御(トランジスタ11dなどをオン/オフさせて、表示画面31に帯状の非表示領域を発生し、前記非表示領域を画面31の上下方向に、フレーム周期に同期して画像表示させる)してもよい。
【0045】
(6)画素の変更例1
図10は、図1の画素の変更例1である。
【0046】
コンデンサ19bの一端子は、ゲート信号線17aに接続されている。ゲート信号線17aには、オン電圧(VGL)またはオフ電圧(VGH)が印加されるが、映像信号電圧を画素16に書き込んだ後(電圧プログラム時以降)以外の期間は、オフ電圧(VGH)が印加されている。したがって、コンデンサ19bは一定の電荷を保持して安定である。
【0047】
(7)画素の変更例2
図11は、図1の画素の変更例2である。
【0048】
コンデンサ19bの一端子は、ゲート信号線17bに接続されている。ゲート信号線17bには、オン電圧(VGL)またはオフ電圧(VGH)が印加される。しかし、映像信号電圧を画素16に書込み時(電圧プログラム時)の期間は、オフ電圧(VGH)が印加される。したがって、コンデンサ19bは一定の電荷を保持して安定状態を維持されている。
【0049】
なお、図11において、コンデンサ19bの一端子は、ゲート信号線17bと接続するとしたが、これに限定するものではなく、ゲート信号線17dと接続してもよい。ゲート信号線17dには、リセット電圧Vrstを印加するときだけ、オン電圧(VGL)が印加される。しかし、他の期間には、オフ電圧(VGH)が印加される。オフ電圧(VGH)が印加される。したがって、コンデンサ19bは一定の電荷を保持して安定状態を維持されている。
【0050】
(8)画素の変更例3
図4は、図1の画素の変更例である。
【0051】
図1と図4の差異は、コンデンサ11cが追加形成された点である。コンデンサ11cは、ゲート信号線17aに印加された電圧の変化(VGL→VGL)により、突き抜け電圧が発生しより良好な黒表示(高コントラスト表示)を実現することを1つの目的とする。VGL→VGHの動作とは、画素16に映像信号を書き込み保持させる動作である。すなわち、スイッチ用トランジスタ11cの制御動作である。
【0052】
前記コンデンサ19cは、第1の電極が現在ゲート信号線17a及びトランジスタ11cのゲート端子に共通接続され、第2の電極が前記コンデンサ19a及び駆動用トランジスタ11aのゲート端子に共通接続されている。
【0053】
なお、駆動用トランジスタ11aがNチャンネルトランジスタの場合は、ゲート信号線17aに印加する電圧(映像信号を画素に書き込み、保持させる動作時に使用する電圧)をVGL→VGHとなるように画素16を構成する。
【0054】
すなわち、補助コンデンサ19bは、スキャン期間から発光期間に変化しながら、駆動用トランジスタ11aのゲート電圧(b点)をブースト(boost)させる役目をする。
【0055】
ゲート信号線に印加するオフ電圧をVGH、オン電圧をVGLとすると、ゲート信号線17aに印加する電圧を、VGLからVGHに変化させると、駆動用トランジスタ11aのゲート電圧は、前記コンデンサ19aと補助コンデンサ19bのカップリングによる補正電圧だけ上昇するようになる。したがって、駆動用トランジスタ11aのゲート端子の電圧が、Vdd電圧側にシフトし、良好な黒表示を実現できる。
【0056】
(9)画素の変更例4
次に、画素の変更例4について図5と図6に基づいて説明する。
【0057】
(9−1)画素の構成
図5において、画素16は、2つのコンデンサ19a、19bと5つのスイッチ用トランジスタ11b、11c、11d、11e、11fと1つの駆動用トランジスタ11aで構成される。
【0058】
スイッチ用トランジスタ11bは、駆動用トランジスタ11aをダイオード接続(Diode-connected)させて、閾値電圧を補償するための閾値電圧補償トランジスタである。
【0059】
スイッチ用トランジスタ11fは、コンデンサ19aを初期化させるためリセット電圧Vrstを印加するための初期化トランジスタである。
【0060】
スイッチ用トランジスタ11dは、EL素子15の発光を制御するためのトランジスタである。
【0061】
スイッチ用トランジスタ11b、11fはオフリークと小さくする必要があるため、ディアルゲート以上の複数ゲート構成にする。
【0062】
スイッチ用トランジスタ11cは、ゲート信号線17aにゲート電極が接続され、ソース信号線18にソース電極が接続され、ゲートドライバ回路12aからの選択信号によりオン/オフ制御される。
【0063】
駆動用トランジスタ11aは、トランジスタ11cのドレイン電極にソース電極が接続される。閾値電圧補償トランジスタ11bのソースまたはドレイン電極とコンデンサ19aの第1の端子が共通接続され、駆動用トランジスタ11aのゲート電圧が決定される。したがって、駆動用トランジスタ11aは、ゲート電極に印加された電圧に相当する駆動電流を生成する。
【0064】
閾値電圧補償トランジスタであるスイッチ用トランジスタ11bは、駆動用トランジスタ11aのゲート電極とソース電極との間に接続され、ゲート信号線に印加されるスキャン信号に応答して駆動用トランジスタ11aをダイオード接続させる。したがって、スキャン信号によって駆動用トランジスタ11aは、ダイオードのような状態になり、駆動用トランジスタ11aのゲート端子に電圧Vdata−Vth[V]が印加され、これは、前記駆動用トランジスタ11aのゲート電圧となる。
【0065】
初期化トランジスタであるスイッチ用トランジスタ11fは、リセット電圧ラインVrstとコンデンサ19aの第1の端子との間に接続され、ゲート電極に接続したn−1番目ゲート信号線17aのスキャン信号に応答して、先行フレームのとき前記コンデンサ19aに充填された電荷は前記リセット電圧ラインVrstを介して放電させることによって、コンデンサ19aを初期化させる。
【0066】
スイッチ用トランジスタ11eは、第1の電源電圧ラインVddと駆動用トランジスタ11aのソース電極との間に接続され、ゲート電極に接続したゲート信号線17bを介して伝達される発光制御信号によりオンとなり、第1の電源電圧Vddを前記駆動用トランジスタ11aのソース電極に印加する。
【0067】
スイッチ用トランジスタ11dは、駆動用トランジスタ11aとEL素子15との間に接続され、ゲート電極に接続した前記ゲート信号線17bを介して伝達される発光制御信号に応答して駆動用トランジスタ11aで生成される前記駆動電流を前記EL素子15に伝達する。
【0068】
コンデンサ19aは、第1の電源電圧ラインVddと駆動用トランジスタ11aのゲート電極との間に接続され、第1の電源電圧Vddと前記駆動用トランジスタ11aのゲート電極に印加される電圧Vdata−Vth[V]の電圧差に該当する電荷を1フレームの間に維持する。
【0069】
補助コンデンサ19bは、第1の電極が現在ゲート信号線17a及びトランジスタ11bのゲート端子に共通接続され、第2の電極が前記コンデンサ19a及び駆動用トランジスタ11aのゲート端子に共通接続されている。
【0070】
(9−2)ゲート信号線
ゲート信号線17aからゲート信号線17a1とゲート信号線17a2が分岐されており、ゲート信号線17a1には、インバータ回路51が配置されている。したがって、ゲート信号線17a1とゲート信号線17a2には、VGHとVGLが反転して電圧が印加される。
【0071】
(9−3)ソース信号線
ソース信号線18aとソース信号線18bを有しており、上下方向に隣接した画素16(16a、16b)は異なるソース信号線18に接続されている。本実施形態では、画素16bはソース信号線18bに接続されており、画素16aはソース信号線18aと接続されている。
【0072】
図6は、図5の画素構成において、ゲート信号線17及びソース信号線18との接続状態を示している。図5、図6のように構成することにより、リセット電圧Vrstを印加するためのスイッチ用トランジスタ11fを制御するゲート信号線と、映像信号を印加するためのスイッチ用トランジスタ11cを制御するゲート信号線とを共通にすることができる。そのため、ゲート信号線17の数を削減でき、画素16の開口率を向上できる。
【0073】
また、複数画素行を同時にオフセットキャンセル状態にすることができ、良好なオフセットキャンセルを実現できる。
【0074】
(10)duty駆動
本実施形態において、スイッチ用トランジスタ11e、11dの少なくとも一方をオン/オフ制御することにより、図12(b)に図示するようなduty駆動を実現できる。
【0075】
図12において、121はプログラム画素行(映像信号を書き込んでいる画素行)であり、123は非表示領域(トランジスタ11eとトランジスタ11dのうち、少なくとも一方をオフさせることにより、非表示(EL素子15に電流が流れていない、または流れても小さい状態)とした画素行または画素行の群)である。122は表示領域(トランジスタ11eとトランジスタ11dの両方をオンさせ、EL素子15に電流が供給されている画素行または画素行の群である。非表示領域123及び表示領域122はフレーム周期または水平同期信号に同期して、表示画面31の上下方向に走査される。
【0076】
(10−1)問題点
図13(a)の表示では、1つの表示領域122が画面の上から下方向に移動する。フレームレートが低いと、表示領域122が移動するのが視覚的に認識される。特に、まぶたを閉じた時、または顔を上下に移動させた時などに認識されやすくなる。
【0077】
(10−2)解決手段
この問題点に対しては、図12(b)(c)に示すように、表示領域122を複数に分割するとよい。分割された表示領域122は等しく(等分に)する必要はない。例えば、表示領域を4つの領域に分割し、分割された表示領域122aが面積1で、分割された表示領域122bが面積2で、分割された表示領域122cが面積1で、分割された表示領域122dが面積4でもよい。
【0078】
数フレーム(フィールド)での表示領域122の面積が平均して目標の大きさになるように制御してもよいことは言うまでもない。例えば、表示画面31に占める表示領域122の面積を1/10にするとした時、1フレーム(フィールド)目は表示領域122の面積を1/10とし、2フレーム(フィールド)目は表示領域122の面積を1/20とし、3フレーム(フィールド)目は表示領域122の面積を1/20とし、4フレーム(フィールド)目は表示領域122の面積を1/5とし、以上の4フレーム(フィールド)で所定の表示面積(表示輝度)の1/10を得る駆動方法が例示される。
【0079】
また、R、G、Bのそれぞれが、数フレーム(フィールド)でLの期間の平均が等しくなるように駆動してもよい。しかし、前記数フレーム(フィールド)は4フレーム(フィールド)以下にすることが好ましい。表示画像によってはフリッカが発生する場合があるからである。
【0080】
なお、本実施形態での1フレームまたは1フィールドとは、画素16の画像書き換え周期または表示表示画面31が上から下まで(下から上まで)走査される周期と同じである。
【0081】
また、R、G、Bで、数フレーム(フィールド)でLの期間の平均を異ならせ、適度なホワイトバランスがとれるように駆動してもよい。この駆動方法は、RGBの発光効率が異なるときに特に有効である。また、RGBで分割数K(表示領域122を複数に分割する数)を異ならせても良い。特にGでは視覚的にめだつため、Gでは分割数をRBに対して多くすることが有効である。
【0082】
なお、以上の実施形態では理解を容易にするために表示領域122の面積を分割するとして説明している。しかし、面積を分割するとは、期間(時間)を分割することである。したがって、図1ではトランジスタ11dのオン期間を分割することになるから、面積を分割することは、期間(時間)を分割することと同じである。
【0083】
(10−3)効果
以上のように、表示領域122を複数に分割することにより画面のちらつきは減少する。したがって、フリッカの発生はなく、良好な画像表示を実現できる。なお、分割はもっと細かくしてもよい。しかし、分割するほど動画表示性能は低下する。また、画像表示のフレームレートを低減することができ、低消費電力化を実現できる。例えば、非点灯領域123を一括にした場合は、フレームレート45Hz以下になるとフリッカが発生する。しかし、非点灯領域123を6分割以上とした場合は、20Hz以下までフリッカが発生しない。
【0084】
(11)明るさ調整方式
図13(a)は図13のように表示領域122が連続している場合の明るさ調整方式である。図13(a1)の表示画面31の表示輝度が最も明るい。図13(a2)の表示画面31の表示輝度が次に明るく、図13(a3)の表示画面31の表示輝度が最も暗い。図13(a1)から図13(a3)への変化(またはその逆)は、先にも記載したようにゲートドライバ回路12のシフトレジスタ回路61などの制御により、容易に実現できる。この際、図1のVdd電圧(アノード電圧など)は変化させる必要がない。また、ソースドライバ回路14が出力するプログラム電流またはプログラム電圧の大きさも変化させる必要がない。すなわち、電源電圧を変化させず、また、映像信号を変化させずに表示表示画面31の輝度変化を実施できる。
【0085】
また、図13(a1)から図13(a3)への変化の際、画面のガンマ特性は全く変化しない。したがって、表示画面31の輝度によらず、表示画像のコントラスト、階調特性が維持される。これは本実施形態の効果である。
【0086】
従来の画面の輝度調整では、表示画面31の輝度が低い時は、階調性能が低下する。すなわち、高輝度表示の時は64階調表示を実現できても、低輝度表示の時は、半分以下の階調数しか表示できない。これに比較して、本実施形態の駆動方法では、画面の表示輝度に依存せず、最高の64階調表示を実現できる。
【0087】
図13(b)は、図12で説明したように表示領域122が分散している場合の明るさ調整方式である。図13(b1)の表示画面31の表示輝度が最も明るい。図13(b2)の表示画面31の表示輝度が次に明るく、図13(b3)の表示画面31の表示輝度が最も暗い。図13(b1)から図13(b3)への変化(またはその逆)は、先にも記載したようにゲートドライバ回路12のシフトレジスタ回路61などの制御により、容易に実現できる。図13(b)のように表示領域122を分散させれば、低フレームレートでもフリッカが発生しない。
【0088】
さらに、低フレームレートでも、フリッカが発生しないようにするには、図13(c)のように表示領域122を細かく分散させればよい。しかし、動画の表示性能は低下する。したがって、動画を表示するには、図13(a)の駆動方法が適している。静止画を表示し、低消費電力化を要望する時は、図13(c)の駆動方法が適している。図13(a)から図13(c)の駆動方法の切り替えも、シフトレジスタ61の制御により容易に実現できる。
【0089】
図13は非表示領域123が等間隔で構成されているが、これに限定するものではない。表示画面31の1/2の面積が連続して表示領域122をし、残りの面積50が図13(c1)のように等間隔に表示領域122と非表示領域123が繰り返すように駆動してもよいことは言うまでもない。
【0090】
(12)表示機器
次に、本実施形態の駆動方式を実施するEL表示装置を表示ディスプレイとして用いた本実施形態の表示機器について説明をする。
【0091】
(12−1)第1の適用例
図7はEL表示装置の一例である情報端末装置の携帯電話の平面図である。筐体73にアンテナ71などが取り付けられている。72aは、表示画面の明るさを変化させる切換キー、72bは電源オン/オフキー、72cがゲートドライバ回路12bの動作フレームレートを切り替えるキーである。75はホトセンサである。ホトセンサ75は、外光の強弱にしたがって、duty比などを変化させて、表示画面22の輝度を自動調整する。
【0092】
(12−2)第2の適用例
図8はビデオカメラの斜視図である。ビデオカメラは撮影(撮像)レンズ部83とビデオカメラ本体73と具備している。本実施形態のEL表示パネルは表示モニター74としても使用されている。表示画面22は支点81で角度を自由に調整できる。表示画面22を使用しない時は、格納部83に格納される。
【0093】
(12−3)第3の適用例
本実施形態のEL表示パネルまたはEL表示装置などはビデオカメラだけでなく、図9に示すような電子カメラにも適用することができる。本実施形態のEL表示装置はカメラ本体91に付属されたモニター22として用いる。カメラ本体91にはシャッタ93の他、スイッチ72a、72cが取り付けられている。
【0094】
(13)回路の構成
図14は、本実施形態におけるEL表示パネルの1列分の回路を示したものである。ここでソース信号線18は切り替え手段141を介して、1列に対して2本のソース信号線18aと18bが存在し、偶数行と奇数行の画素で接続されるソース信号線が異なる構成となっていることが特徴である。各画素16の構成は例えば図1、図4、図10、図25といった回路で構成されている。ゲートドライバ回路12aは、シフトレジスタ構成となっており、クロック毎にパルスが1段ずつシフトされる。ゲート信号線17に対する接続を、図14のように行うことで、図15に示すような信号波形を実現することができる。
【0095】
シフトクロックの周期を1水平走査期間に設定し、1水平走査期間のみパルスが出力されるようなスタートパルスが入力される。これで各行1水平走査期間ずつずれたタイミングで1水平走査期間の間パルスが発生する回路が実現できる。シフトレジスタの各段出力を図14のようにゲート信号線17に取り込み、切り替え手段141を図15に示すように動作させることで、始めの1水平走査期間では、1行目の画素16aの駆動用トランジスタ11aのゲート電圧をVrst電源により、初期化する。同時にソース信号線から所定の階調に対応する1行目の画素に対応する信号電圧が切り替え手段141を介してソース信号線18bに充電される。ソース信号線18aには充電されない。切り替え手段141でソースドライバ回路出力から切り離されている。次の1水平走査期間においては切り替え手段141を動作させ、ソース信号線18aを充電するようにする。このときソース信号線18bは、ソースドライバ回路出力から切り離されているために、ソース信号線の浮遊容量142bにより1行目の画素に対応する信号電圧が充電されたままである。そこで、ゲート信号線17a及びゲート信号線17cを走査し、画素16aのトランジスタ11c、11bを導通状態とし、画素の駆動用トランジスタ11aに階調信号の書き込みと、特性バラツキのキャンセル動作を実施する。同時に2行目の画素に対応して、画素16bに対応する階調信号電圧がソース信号線18aに充電され、駆動用トランジスタ11aのゲート電極がVrst電源により初期化される。
【0096】
ソース信号線18aとソース信号線18bを水平走査期間毎に切り替えて利用することで、ソース信号線に印加させる階調信号が2水平走査期間保持されるため、画素回路16に信号を書き込む時間を長くすることができるようになる。
【0097】
図1などの画素回路の構成では、駆動用トランジスタ11aに階調信号を書き込みながら、特性バラツキをキャンセルする動作を行う。特性バラツキをキャンセルする動作は、トランジスタ11f、11d、11eがオフでトランジスタ11bがオン状態のときに行われ、駆動用トランジスタ11aのドレイン電流が0になるように、駆動用トランジスタ11aのゲート電位が変化することで、特性バラツキのキャンセルを行っている。駆動用トランジスタ11aのゲート電位を変化させているのは、ドレイン電流による電荷であり、最終状態が0又は限りなく小さい電流(ピコアンペアオーダー)であることから、ゲート電位を支えている蓄積容量19aの電荷の充放電に時間がかかる。そのため、キャンセル動作には時間がかかることがわかる。1水平走査期間が長い場合には、1水平走査期間内にキャンセル動作を完了させることができるが、垂直ライン数が多く、1水平走査期間が40μ秒よりも短い場合には、キャンセル動作が最後まで行われず、特性補償が不完全となり、その結果、特性ばらつきに応じたムラが発生する問題があった。
【0098】
そこで、キャンセル時間を1水平走査期間以上に拡大する方法として、図16に示すようにゲートドライバ回路12aを更に2本のゲートドライバ回路12a1、12a2で構成させ、駆動用トランジスタ11aの初期化を、対応する映像信号が入力される1水平走査期間前に予め実施しておき、ソース信号線18a又は18bに映像信号が入力される水平走査期間から駆動用トランジスタ11aに階調電圧の書き込み及び特性キャンセル動作を行うようにする。切り替え部141の動作により、2水平走査期間の間映像信号が保持されるため、階調電圧の書き込み及び特性キャンセル動作を2水平走査期間中実施することが可能となる。これを実現するために、図17に示すように、シフトレジスタ12a2のスタートパルス172bを入力する。各行のトランジスタ17a及び17cが2水平走査期間オンされる。オンされるタイミングはソース信号線18及び18a、18bの映像信号に同期して実施される。映像信号が偶数行と奇数行で2つのソース信号線18a及び18cに振り分けられることで周波数が半分となり、書き込み時間を2倍にすることができた。なおイネーブル信号173については、パルス伝播の際の波形なまりによる複数の行の画素で同時選択されることを防止するための信号であり、同時選択が起きない場合や、同時選択でも問題なく動作する場合には、不要であり、イネーブル信号173がなくても本実施形態を実施することができる。例えば図21のように、特性キャンセルを行うための信号を生成するゲートドライバ回路12a2のイネーブル信号を削除した場合の入力波形及び動作を示す。
【0099】
図17の波形によれば、2水平走査期間の間駆動用トランジスタ11aの特性補正動作が可能であるが、予め映像信号が入力される1水平走査期間前に駆動用トランジスタ11aを初期化するための動作が必要であり、1水平走査期間前に予め動作させることが必要であり、先頭行が検知できない場合には、予め初期化ができなくなる恐れがある。
【0100】
そこで図18に示すように、初期化動作を、1行目の映像信号入力時と同時に実施する信号パターンを考案した。初期化動作時には、特性補正動作ができないため、2水平走査期間の間で、初期化後特性補正動作を行うようにした。図18の構成では、2水平走査期間のうちの始めの水平走査期間の前半に初期化動作を行い、残りの半分と次の水平走査期間で画素への信号書き込みと特性補償動作を実施するようにした。ゲートドライバ回路がシフトレジスタ構成である場合には、水平走査期間とシフトクロックが一致する場合には、イネーブル信号でパルス幅をカットする方法により、水平走査期間の前半と後半で異なるスイッチの動作を実現した。ゲート信号線17dがローレベルの時が、駆動用トランジスタ11aの初期化期間となり、ゲート信号線17a及び17cがローレベルのときに、駆動用トランジスタ11aの特性キャンセルと、画素に階調を書き込む期間となる。17a及び17cのローレベル期間が1水平走査期間より長く設定できるため、水平走査期間が30μ秒であっても、従来比1.5倍の期間が取れることから45μ秒のキャンセル期間がとれ、駆動用トランジスタの特性ばらつきを補正することが可能となった。初期化動作自体は、2〜10μ秒程度で完了するため、最大2水平走査期間から2〜10μ秒を引いた時間までキャンセル期間を拡大することができる。
【0101】
ゲートドライバ回路12aのシフトレジスタが1系統でかつキャンセル期間を1水平走査期間以上に拡大する方法を図19及び図20に示す。
【0102】
例えば2水平走査期間の間キャンセルする場合には、2水平走査期間ゲート信号線17a及び17cが導通状態にある必要がある。そこでゲートドライバ回路12aのスタートパルスを2水平走査期間の長さだけ入力する。これでキャンセル及び階調書き込み時間を2水平走査期間に設定できた。同様に初期化を実施するためのゲート信号線17d用のパルスを生成する必要がある。また図1、図25に示すような画素回路構成であることから、ゲート信号線17dと11a、11cを同時に導通状態としてはならないため(異なる電圧がショートする)初期化用のパルスは、同一行の画素に対するキャンセル及び階調書き込み用のパルスと重ならないようにする必要がある。具体的には、2水平走査期間前のパルスを初期化用のパルスとして利用すればよい。図19に示すように、シフトレジスタに対して、ゲート信号線17dと共通の出力をキャンセル及び階調信号書き込み用ゲート信号線を用いる場合には、2行分後段(すなわち2水平走査期間後)の信号を利用すると、同一画素16aに対して、図20に示すように、201、202の2水平走査期間で初期化を実施し、203、204の2水平走査期間で駆動用トランジスタ11aの特性キャンセル及び階調信号書き込みを実施している。16b、16cの画素においても同様に1水平走査期間ずつ遅れたタイミングで実施している。
【0103】
この方法は、2水平走査期間のキャンセルばかりでなく、3水平走査期間以上必要な場合でも実施が可能である。1列分の画素に対応するソース信号線の数を必要とする水平走査期間の数(整数)分用意し、ゲートドライバ回路12aのスタートパルスのパルス幅を必要な水平走査期間数入力し、初期化に対応するゲート信号を取り出すシフトレジスタの段から必要な水平走査期間数分後段のシフトレジスタから特性キャンセル及び階調信号書き込み用のゲート信号をとりだして、同一行の画素に入力すれば実現が可能である。映像信号が、対応する行の画素に書き込まれるようにするため、スタートパルスは、映像信号に対して予め入力する必要がある。少なくともキャンセルを行う水平走査期間の長さ分だけ早く入力が必要。図20においても2水平走査期間早く、入力している。
【0104】
ソースドライバ回路のコスト削減のために、1出力から時系列に複数の画素に対応する電圧を出力する選択駆動方式を採用することがある。選択駆動方式がない場合に比べて、当該画素に対応する映像信号が入力されるタイミングが表示色によって異なるようになる。例えば、赤緑青の3画素分を1出力で行う3選択駆動の場合においては、図22に示すように、赤色に対して、緑及び青は水平走査期間の始めではなく、途中で信号が変化していることがわかる。ゲート信号線17a及び17cを221の波形により入力すると緑及び青色の画素については、1行前の映像信号が画素に書き込まれ、ソース信号線の変化により当該行の映像信号が書き込まれるようになる。液晶などでは、書き込み時の最終電圧(ゲート信号線がオフになる瞬間の電圧)が1フレーム間画素に保持され、所定輝度で表示されるため問題がないが、本実施形態における画素構成を持つ有機ELパネルにおいては、映像信号を駆動用トランジスタ11aに書き込む際に駆動用トランジスタ11aの特性バラツキを補正する動作を行っている。補正に要する時間を短縮するため、書き込みを行う前に、初期化動作を行い、駆動用トランジスタ11aのゲート電極に低い電圧(白表示時よりもさらに駆動用トランジスタ11aが電流を流す電圧)に予め初期化を行っている。初期化の電圧は低いほど特性補正が高速化される。選択駆動時に1行前の電圧が少しでも印加されると、駆動用トランジスタ11aのゲート電圧が1行前の電圧に変化してしまい、1行前の電圧が印加された状態で、当該行の映像信号による階調信号の書き込みとトランジスタばらつき特性補正を行うこととなり、初期化を行う効果がなくなってしまう。これは3選択駆動でなくても、2選択以上の信号線選択駆動を実施する際に共通の課題である。
【0105】
そこで本実施形態では、選択駆動を行う際に、同一水平走査期間で書き込みを行う信号線の電圧がすべて確定した後に特性キャンセル動作を行うようにした。
【0106】
図23、図24及び図26に実施形態の1つを示す。ここで選択駆動は赤緑青の3つの信号線を順に選択する3選択駆動方式としている。2選択や、4選択以上でも同様に実現できる。キャンセル時間を確保するために、各列に対して2本の信号線を用意し、偶数行と奇数行で異なるソース信号線を利用している。図23ではゲートドライバ回路12aをシフトレジスタ回路1系統で実施する構成を示しています。図23のゲートドライバ回路12aを用いた場合の信号入力と、信号線選択回路232の動作を図26に示す。1水平走査期間内で赤(R)、緑(G)、青(B)に信号線を切り替えている。また1水平走査期間毎に奇数行用のソース線18b、偶数行用のソース線18aを切り替えて選択を行っている。
【0107】
この方式では、初期化のタイミングと当該行の映像信号線の書き込みが同一で、画素内部への映像信号の書き込みは、次の水平走査期間にて実施されているため、駆動用トランジスタ11aへの信号線書き込み及び特性ばらつき補正中に映像信号が変わることはなく、選択駆動時でもこれまで同様の駆動が実施可能である。1画素分に注目したタイミングチャートを図24に示す。ここではこれまで記載していなかった、ゲート信号線17bについても記載を行っている。17bについては、初期化期間及び特性キャンセル、階調信号を駆動用トランジスタに書き込みを行っている期間では必ず、接続されるスイッチが非導通状態である必要があるが、その他の期間では、導通、非導通状態いずれであってもかまわない。これは本実施形態のほかの実施の形態でも同様である。図24では、導通非導通を繰り返し実施している例を示している。
【0108】
ソース信号線18は3選択駆動対応用に1水平走査期間の間に3画素分の信号を送っている。信号線選択回路により奇数行目の青画素に対応するソース信号線18bBの電圧変化は241に示す波形のようになる。
【0109】
1行目に対応する階調信号の変化は242のタイミングで変化する。このときゲート信号線17bがオフ状態となっており、駆動用トランジスタ11aのゲート電極に1行前の映像信号が書き込まれることが無いようになっている。ゲート信号線17aについては、図23のゲートドライバ回路の構成によればオフとなっているが、オン状態であってもかまわない。ゲートドライバ回路の構成を変更してオンとしてもよい。駆動用トランジスタ11aのソース電極に1行前の電圧が印加されるが、初期化されているゲート電極には印加されることが無いためである。
【0110】
時間2t以降でゲート信号線17c、17aが導通状態となり、駆動用トランジスタ11aに階調電圧及び特性キャンセル動作が行われる。このときソース信号線18bBは図26でもあったように、信号線選択回路232により各ソース信号線から切り離された状態となり、ソース信号線の浮遊容量233により、ソースドライバ回路から書き込まれた電圧が2水平走査期間の間保持される。保持された電圧値が画素に書き込まれ、所定電圧が書き込まれている。時間2t〜3tの間で、駆動用トランジスタ11aのゲート電圧は書き込まれるソース電圧(Vs)から閾値電圧(Vth)分低下した電位に徐々に変化し、(Vs−Vth)となる。時間3tで所定電圧に書き込まれた後、ゲート信号17bを導通状態にすることで所定電流がEL素子15に流れ、発光する。
【0111】
図27はゲートドライバ回路12aをシフトレジスタ2系統で構成した場合の図である。これによればスタートパルスの個別設定にて、ゲート信号線17dに対してゲート信号線17a及び17cのパルス幅を異ならせて設定することが可能である。
【0112】
図28にゲートドライバ回路12a1及び12a2の入力波形と、各ゲート信号線波形を示す。初期化用の信号を生成するゲートドライバ回路12a1について、初期化を行うためのパルスを生成する。初期化に要する時間はVrstを発生する電源能力によるが10μ秒程度で初期化が完了する。ゲート信号線17dがオン状態となるのは短い時間で実施している。時間がかかる特性キャンセル期間と初期化期間は同時に実施することができないため、2水平走査期間内で初期化〜特性キャンセル、階調信号書き込みを実施するためには、初期化を短くすることが重要であるためである。図28では赤色にソース出力が選択された期間のみで実施しているが、赤と緑色の選択期間又は赤色の選択期間の一部などであってもよい。最も当該行の映像信号が書き込まれるのが遅い青色のソース信号線18aB又は18bBにおいては青色の選択期間になるまで当該画素に対応する電圧がソース信号線18aB又は18bBに印加されていないため、特性キャンセル期間に移行することができない。特性キャンセルができないことから、赤緑選択期間は初期化期間としても問題が無い。特性キャンセル及び階調信号書き込みであるが、ゲートドライバ回路12a2のシフトレジスタ回路により2水平走査期間選択できるパルスを生成し、初期化期間又は映像信号が書き込まれていない期間を除くように、奇数行偶数行別にイネーブル期間を設けるイネーブル信号を有する。1行目の特性キャンセル及び階調信号書き込み期間は281で示される期間となる。281の期間の始めは、青画素書き込み終了後となっているが、青画素が信号線選択回路で選択され所定電圧にソース信号線18aB又は18bBが変化した後であれば、ゲート信号線17a及び17cをローレベルにしてもよい。281の期間の終わりは、次に同一のソース信号線に異なる行の画素に対応する電圧が印加される前に設定すればよい。信号線選択速度が速い場合には、書き込み終了後〜次の水平走査期間の最後まで特性キャンセル期間を設定することができ、駆動用トランジスタ11aの閾値電圧補正能力が高い表示が実現可能である。
【0113】
なおゲート信号線17aについては、2水平走査期間すべてにおいてローレベルとしてもよい。トランジスタ11cが導通状態となっても、駆動用トランジスタ11aのゲート電圧には影響がないためである。この場合、ゲート信号線17c用にはイネーブル信号を介してシフトレジスタ出力が入力され、ゲート信号線17a用にはイネーブル信号を介さず又は、別途のイネーブル信号を介してシフトレジスタ出力が入力される構成となる。
【0114】
これまでは画素回路16に用いられるトランジスタはp型トランジスタで説明を行ってきたが、図29に示すn型トランジスタで構成してもよい。また有機EL素子15については、アノードとカソードの向きが逆でかつ、Vss電位>Vdd電位という構成であってもよい。図29では容量19bが形成されているが、なくても本実施形態を同様に実施することが可能である。
【0115】
容量19bが形成されていると、次に画素に映像信号が書き込まれるまでの1フレーム間電圧が保持されるため、a点の電位が保持される。保持された電位を元にトランジスタ11bを導通状態とすれば階調信号に応じた信号で、駆動用トランジスタ11aの特性バラツキをキャンセルすることが可能である。これが図30に示すキャンセル期間302となる。このキャンセル期間は水平走査期間の長さによらずゲートドライバ回路の構成によって任意に設定することが可能である。映像信号の書き込みと駆動用トランジスタ11aの初期化は、キャンセル期間302の前に実施される(期間301)。トランジスタ11fと11cのみ導通状態である。これでVrst電源により駆動用トランジスタ11aのゲート電位を初期化し、同時にソース信号線18から容量19bに所定電圧の書き込みを行っている。容量19bに所定階調電圧を保持することから、ソース信号線18は1本で、1水平走査期間のみトランジスタ11cをオンさせるだけでよい。ソース信号線18を2本用意する方法でソース信号線18の浮遊容量と容量19bの両方で階調電圧を保持する方法をとってもよい。この場合、容量19bは小さくすることができる。
【0116】
キャンセルまで完了したら、EL素子15に電流を印加して所定輝度による発光を得る。この期間が発光期間304である。このときトランジスタ11dと11eが導通状態となりEL素子15に電流を供給する。前後にある非発光期間303は、黒挿入を行い動画視認性向上等の効果を得る際に挿入される期間である。このときは少なくともトランジスタ11d又は11eのいずれか一方が非導通状態になっている。また、常時点灯状態にして黒挿入を行わない場合には、期間303はなくても差し支えない。
【0117】
また本実施形態における切り替え部141及び信号線選択回路232は必ずしもアレー基板上にある必要が無く、ソースドライバ回路ICに内蔵される構成であってもよい。
【0118】
本実施形態において、同一列に形成された画素に接続されるソース信号線は2本である例で説明をおこなったが、3本以上の複数のソース信号線であっても同様に実施が可能である。一般にN本のソース信号線を用意し、N画素おきにソース信号線を接続すれば、N水平走査期間の間ソース信号線は階調電圧を保持することが可能となり、特性キャンセル期間を長く取ることができるようになり(最大N水平走査期間)、より駆動用トランジスタ11aの特性に近づいたゲート電圧を画素回路で保持することができることにより、表示ムラが改善する。
【0119】
またN本のソース信号線について、少なくとも隣接画素間で異なるソース信号線に画素回路を接続しておけば、2水平走査期間の間ソース信号線に階調信号が保持されることから、同様に特性キャンセル期間を拡大することができ、表示ムラが少ないEL表示装置を得ることができる。
【0120】
(15)初期化のための電源
図31は、駆動用トランジスタ11aのゲート電圧を初期化するための電源を、電圧源から電流源に変更した回路である。図32に図31の回路構成におけるゲート信号線の波形を示す。図31の回路構成において、1画素での動作は、1フレームの間に、書き込み期間321、発光期間324、非発光期間323に分けられる。非発光期間323は、黒挿入を行って動作視認性を向上させる場合などに用いられる。本実施形態においては、非発光期間323は、あってもよく、また、なくてもよい。特性バラツキの補償能力向上を同様に実現できる。
【0121】
書き込み期間321において、トランジスタ11b、11c、11fが導通状態となる。これによりソース信号線18の電圧が駆動用トランジスタ11aのソース電極に印加される。駆動用トランジスタ11aのゲートとドレイン電極はトランジスタ11bにより同電位となり、電流源312により供給される電流が駆動用トランジスタ11aのドレイン電流となるようなゲート、ドレイン電圧となる。従って、書き込み期間321において、トランジスタ11aのゲート電圧は、ソース信号線18の電圧がVsであったとすると、(Vs−Vt1)となる。ここでVt1は、駆動用トランジスタ11aに電流源312の電流(Irst)を流したときのソースドレイン間電圧であり、駆動用トランジスタ11aの特性により異なる電圧値となる。Irstが駆動用トランジスタ11aすなわちEL素子15に流れるときには、特性バラツキを補正した電圧が駆動用トランジスタ11aのゲート電極に印加され、表示ムラのないEL表示装置が実現できる。従来の構成においては、Irst=0すなわち黒表示時に完全に特性ばらつきを補正し、電流が増加するにつれ、補正ができない移動度ばらつきに起因する電流ばらつきが発生し、高階調ほど表示ムラが発生しやすい状況であった。表示ムラは輝度が低いほど視認しにくく、中間調〜高階調では視認しやすい性質があり、階調0に相当する電流で特性補正を行うよりも、視認しやすい中間〜高階調での補正が望ましい。初期化用の電流源Irstの電流値を中間〜高階調に設定すれば、視認されやすい階調での表示ムラを優先してなくし、視認しにくい階調では、移動度ばらつきがおこる構成であっても見えにくいことを利用し、全階調領域における表示ムラレベルの向上を図った。駆動用トランジスタの特性バラツキのキャンセル動作中に電流Irstを流し、特性キャンセルがもっともよく行われる電流領域を変更させることができるようにしたことが特徴である。
【0122】
図33の回路は、図31の構成に対して、さらに初期化用の電圧源331及び電圧源331と電流源312の切り替えを行う切り替え部333を有することが特徴である。これは、電流源312によりトランジスタ11aの電圧を変化させる場合に、1フレーム前に黒表示をした画素であると、駆動用トランジスタ11aに流れる電流がIrstに変化するまでに時間がかかり書き込み期間321内に駆動用トランジスタ11aのゲート電圧がVs−Vt1になりにくい問題を解消するためである。駆動用トランジスタ11aのドレイン電流が多いほど、書き込み期間321における駆動用トランジスタ11aのゲート電圧を変化させやすい。電流が多く流れるほど蓄積容量19aの電荷の充放電速度が速くなるため、ゲート電圧が変化しやすくなる。そこで、ゲート電圧の変化速度向上を目的として、電圧源331を用意し、書き込み期間321の初期に、電流源312に変わり、低電圧(白表示ほど低電圧の図33の回路構成の場合)の電圧を駆動用トランジスタ11aに供給することで、書き込み期間321の初期に駆動用トランジスタ11aのドレイン電流が多くなるようにして、残りの期間での、リセット電流源312によるキャンセル動作を高速化するようにした。
【0123】
図34に図33の回路構成におけるゲート信号及び切り替え手段の動作を示した。書き込み期間321のうち電圧源が供給される期間341において、駆動用トランジスタ11aのゲート電圧はVrstとなる。Vrstは低い電圧であるほど、切り替え手段333により電流源312に切り替えた際のゲート電圧の変化を高速化させるが、低下させすぎると、所定階調とのゲート電位の差が大きくなりすぎ、所定値まで電圧が変化しきれない可能性がある。よってVrstは、(白表示時の電圧)〜(白表示時の電圧−5[V])程度が好ましい。続く342の期間において、電流源312と書き込まれるソース信号線電圧Vsに基づいてゲート電圧がVs−Vt1に変化する。このとき図32の構成に比べて、トランジスタ11aのドレイン電流が多く、蓄積容量19の電荷の充放電速度が高速化されることから、Vs−Vt1までに変化する速度は、電圧印加期間341を含めても高速化され、より短時間での特性補正が可能となる。
【0124】
図35はゲート信号線をトランジスタ11eと11dで個別制御にした回路構成を示している。1画素において、1フレームは、リセット期間361、映像信号書き込みと特性キャンセル期間362、非発光期間363、発光期間364からなる。駆動用トランジスタ11aの初期化(リセット)を行う電源が、電圧源331、電流源312の2つがあり、電圧源331が印加されるリセット期間を365、電流源312が印加されるリセット期間を366とする。なおリセット期間361は電流源312から出力される電流を元に駆動用トランジスタ11aを初期化し、かつ同一列で同一のリセット線311を利用して画素にリセット電圧及び電流を書き込むことから、1水平走査期間以内で実施する必要がある。映像信号書き込みと特性キャンセル期間362は、同一列で同一のソース信号線18から映像信号に対応する電圧が供給されることから、1水平走査期間以内で実施する必要がある。リセット及び特性キャンセルに時間がかからない場合においては、リセット期間361と映像信号書き込みと特性キャンセル期間362を1水平走査期間内に実施してもよい。
【0125】
本実施形態の方式においては、駆動用トランジスタ11aのゲート電圧の初期化を、電圧源331ばかりでなく、電流源312を用いて実施することが特徴である。図36に示すようにリセット期間361のうちの期間365において、従来と同様に電圧源331により駆動用トランジスタ11aのゲート電圧をVrstに初期化する。このときゲート信号線17e及び17cによりトランジスタ11e及び11bについては、オンでもオフでも構わないが、Vdd電源からVrst電源に駆動用トランジスタ11aの特性により貫通電流が流れることを防止する観点から少なくとも一方のトランジスタについてはオフにすることが好ましい。本実施形態ではリセット期間361の間にさらに期間366を設け、切り替え手段333の接続を切り替え、電流源312により駆動用トランジスタ11aの初期化を行う。電流源312の電流が駆動用トランジスタ11aのドレイン電流となるように、トランジスタ11f、11b、11eをオン状態とする。電流源312の電流値は、期間366において、駆動用トランジスタ11aのゲート電圧が電圧源331のVrst付近になるような電圧に設定することが好ましい。駆動用トランジス11aの特性バラツキがあるため、EL表示装置に形成された画素の平均電圧がVrstであってもよい。期間366により駆動用トランジスタ11aのゲート電圧はVrst+ΔV1に変化する。ここでΔV1は電流源312の電流(Irst)を流したときのゲート電圧ばらつきに相当する。
【0126】
映像信号書き込みと特性キャンセル期間362においてソース信号線18から映像信号が入力され、トランジスタ11bがオン状態であり、トランジスタ11fがオフ状態であることで、駆動用トランジスタ11aのゲート電圧は映像信号電圧をVsとするとVs−Vth(Vthは閾値電圧)となるまで変化する。Vs−Vthとなるのは、特性キャンセル期間が十分長い時間である場合であって、1水平走査期間で362の期間を終わらせる必要があることから、特性キャンセル期間は40μ秒程度しか取れない。
【0127】
そのためゲート電圧は期間366が存在しない従来の構成(図41)であれば、(Vs−Vth−ΔV2)までしか変化できない。ΔV2分の電位変化が不足となる。そのためΔV2に相当する分だけたくさん駆動用トランジスタ11aのドレイン電流ΔI2が流れる。ΔI2は、駆動用トランジスタ11aの特性バラツキによってばらつく。この影響でEL素子15に流れる電流にバラツキが発生し、表示ムラが発生する。
【0128】
ここで期間366が存在すると、期間361の終わりの電位がΔV1だけずれるため、期間362の終了時のゲート電圧は(Vs−Vth−ΔV2+ΔV1)となる。電流源により一定電流を印加した結果トランジスタ11aのゲート電圧がΔV1だけずれていることから、ΔV2に対するΔI2が大きい駆動用トランジスタ11aの場合(よく電流を流すトランジスタ)には、ΔV1は大きくなり、ΔV2に対するΔI2が小さい駆動用トランジスタ11aの場合には、ΔV1は小さくなる(負の値を含む)。表示ムラにおいてたくさん電流が流れる画素(ΔV2に対するΔI2が大きい)では、ΔV1が大きくなり、ゲート電圧が上昇する。少ない電流の画素ではΔV1が小さくなることからゲート電圧が下降する。電流が流れやすい画素では11aのゲート電圧が上昇し電流が流れに食うなり、電流が流れにくい画素ではゲート電圧が低下することで電流が流れるようになることから、画素毎の電流量の差が小さくなる方向となり、表示ムラを改善することが可能となる。
【0129】
図40に異なる電流−電圧特性を持つ駆動用トランジスタ11aに対する、リセット期間361を電圧源のみで実現した場合(a)と、電流源を用いて実現した場合(b)の映像信号書き込みと特性キャンセル期間362終了後の電流値の違いを示す。
【0130】
図40(a)では電圧源のみで駆動用トランジスタ11aの初期化を行っているため、401と402の特性を示す2つの画素の駆動用トランジスタ11aにおいて、ゲート電圧がVrstとなるが、そのときの電流値はIrst1、Irst2と異なる値となる。401の特性では点403a、402の特性では点403bである。次に映像信号書き込みと特性キャンセル期間362において、駆動用トランジスタ11aのソース電位に映像信号が書き込まれゲート電位は、閾値キャンセル動作によりソース電位から閾値電圧分下がった点まで変化しようとする。変化に要する時間は100μ秒程度かかるので、1水平走査期間では、十分にキャンセル電圧406にまで変化せず、405に示す点までの変化となる。電圧変化量は流れる電流と浮遊容量により決められ、電圧変化量ΔV=i×T/C(ここでi:流れる電流、T:キャンセル期間362の長さ、C:浮遊容量)であらわされ、403a点の方が、403b点に比べて電流が多いことから、曲線401で示されるトランジスタの方が電位変化量が大きく、V2まで電圧が変化する。曲線402では、点403bでの電流が少ないため変化量が少なくなり、V1までしか電圧が変化しない。点405a及び405bでのドレイン電流がI2とI1で異なり、この差が表示ムラとして視認される可能性がある。一方で電流源を用いてリセットを実施した場合には、図40(b)に示すように、リセット期間361の終了時には、ドレイン電流がIrst、ゲート電圧が曲線401と402で異なり、Vrst1、Vrst2となる。(点404a、404b)次に映像信号書き込みと特性キャンセル期間362においてキャンセルを行うと、流れる電流はIrstと同じで、浮遊容量にばらつきがなく、キャンセル時間は同一パネルであることから同一に設定できるため、ΔVは曲線401、402とも同一となり、それぞれ同一電位だけシフトしたV1及びV2の電圧となる。(点405c、405d)このときのドレイン電流はいずれもI1となり、駆動用トランジスタ11aの特性に違いがあったとしても特性キャンセル期間362終了後の書き込まれた電流値が同一となり、表示ムラがなくなる構成を実現できた。
【0131】
リセット期間で、一定電流により駆動用トランジスタ11aのゲート電圧を個別に設定することで、キャンセル期間が短いことにより駆動用トランジスタ11aのゲート電圧が完全に特性キャンセルされた電圧とずれたとしても、電流ばらつきが小さい構成を実現することができた。期間365はなく、期間366の電流源のみでのリセットをおこなってもよいが、電流源312によりVrst電圧付近までゲート電圧を変化させるのに時間がかかることから、予め電圧源331によりVrst付近まで電圧を変化させてから電流源312によるリセットを行うことが好ましい。リセット期間361が長く、電流源312のみでVrst+ΔV1まで電圧が変化できるのであれば、電圧源331、切り替え手段333、期間365はなくてもよい。
【0132】
図35の画素回路構成のEL表示装置は、同一列の画素に対して複数のソース信号線を用意し、ソース信号線方向に隣接する画素で、異なるソース信号線から映像信号を書き込むようにすることで、書き込み時間を長くする構成と組み合わせて実施することも可能である。例えば、2本のソース信号線を用意した場合の回路を図37に示す。ソース信号線18を2本用意すれば、図14、図16、図19などで説明したように、ソース信号線18に印加される階調信号は2水平走査期間毎に変化することから、映像信号書き込みと特性キャンセル期間362を最大2水平走査期間まで拡大させることが可能となる。例えば図38に示すような駆動波形を実現することができる。期間362が拡大することで駆動用トランジスタ11aのゲート電圧を変化させる時間を長く取ることができ、誤差ΔV2の絶対値を小さくすることができ、より正確にキャンセルを行うことが可能となる。
【0133】
図37の構成でリセット線311は1列分の画素に1本であるが、ソース信号線18と同様に複数本(例えば2本)もてば、リセット期間361についても最大2水平走査期間に拡大することができ、リセット電圧もより駆動用トランジスタ11aの特性に応じた電圧にすることが可能となる。
【0134】
図37の構成や、図35の構成において、リセット線311に切り替え手段333を介して電流源312、電圧源331が接続されているが、電圧源311がなくても、1水平走査期間以内に、電流源312によって、所定の初期化電位になるまで、駆動用トランジスタ11aのゲート電圧を変化させることができれば、電流源のみでリセット期間361を構成することができる。このとき図39に示すような1フレーム期間の動作となる。電流源312のみでのリセット(初期化)動作のため変化に時間がかかるが、駆動用トランジスタ11aのゲート電圧はVrst+ΔV1に収束する。電圧源331を併用した場合でも図36、図38に示すようにVrst+ΔV1と同一値であり、初期化の効果はかわらず同等であるため、電流源のみの構成でもよい。
【0135】
また、電流源312は、映像信号によって変化させてもよい。例えば高階調の際に電流値を多く、低階調の際には電流値を小さくすれば、表示階調付近での特性キャンセルが可能となり、さらなるムラの低減が可能となる。
【0136】
有機ELは、各表示色で発光体が異なるため、発光効率が色毎に異なることがある。例えば図42に示すように、赤や緑に対して青色の効率が低く、421に示される電流と輝度の関係となり、赤や緑色の422の関係に対して電流値を多くする必要がある。
【0137】
図1や図11に示すような、駆動用トランジスタ11aの特性をキャンセルする動作を有する画素構成においては、閾値ばらつきを補正するが、移動度ばらつきについては補正範囲が限られる。そのため、電流値によって補正が可能であったり、補正が不十分であったりすることがある。初期化によりリセット電圧を入力してから、限られた特性キャンセル期間で駆動用トランジスタ11aのゲート電圧を画素毎に補正するが、特性キャンセル期間が短く、十分に最終状態まで変化しない場合、変化途中での補正電圧が画素毎に記憶される。この途中の電圧値付近の階調であれば補正が十分できているが、離れた電圧(離れたELに流れる電流値)であれば、移動度ばらつきによる駆動電流ばらつきが発生し、補正が不十分となる。一般に、リセット電圧が低ければ、電流が大きい状態から特性キャンセルを行うので、高階調側での補正がしやすく、リセット電圧が高ければ、低階調側の補正がしやすい。そのため、補正可能な範囲は図44の441で示されるような範囲となる。
【0138】
このとき図42の特性を持つ表示素子の場合、リセット電圧を調整してもすべての電流範囲が補正可能な状態に持っていくことが難しい。
【0139】
そこで、表示色毎にリセット電圧を変更し、色毎に最適なリセット電圧を設定することで表示ムラを防止する。例えば赤及び緑色をリセット電圧−1Vに設定すれば、0〜0.5μAの赤・緑素子の電流可変範囲では443に示す線のように補正可能範囲441におさまることがわかる。青色では−1Vの場合、補正範囲が不足しているため、リセット電圧を下げ、−2Vに設定すれば444で示す電流範囲に対して、補正可能範囲441に高階調側は当てはまる。低階調側については448で示される電流値以下では補正不足領域442bとなるが、青色の視感度が低く、人間の目には、補正が不足していたとしてもムラとして視認できないため、問題が無い。緑色では低階調でも視認性がよく、リセット電圧を−2Vととすると低階調での表示ムラが見えるため、443に示すように低階調でも補正可能範囲441に入るリセット電圧に設定する必要がある。
【0140】
そこで図43に示すように、リセット用の電圧源371を表示色毎に異ならせて配置し、それぞれ最適な電圧を入力する構成とすることで、電流値が異なる表示素子を用いて表示装置を構成したとしても、補正範囲が広い表示装置を実現することが可能となった。
【0141】
なお電圧源371は図43で3つ用意しているが、図42の特性では赤と緑を共通にして2つにすることや、4色以上の表示素子が形成されている場合には4つ以上の電圧源を用意してもよい。
【0142】
また図43の構成でソース信号線電圧出力部431はソースドライバICとして形成してもよいし、低温ポリシリコンでアレー基板上に形成してもよい。信号線選択駆動を実施する際には、信号線選択回路のみをアレー基板上に形成する方法でも同様に実施が可能である。
【0143】
また、信号線選択回路と同様に、図43の電圧源371は、1つのみ用意し、表示タイミングにより異なる電圧値を出力する構成としてもよい。例えば、ゲート信号線に沿って表示色が同一で、ゲート信号線毎に異なる表示色である場合などは、水平走査期間毎に表示色が変わるので、水平走査期間毎に電圧値をそれぞれ変えることで、3つの電圧源の代用としてもよい。
【0144】
p型の駆動用トランジスタ11aで説明を行ったが、n型の駆動用トランジスタ11aでも実施が可能である。n型の場合には低電流ほどゲート電圧が低くなり、高電流になると高くなることから、リセット電圧の高低を逆にすれば同様に適用が可能である。
【0145】
補正可能範囲は、リセット電圧とソース信号線電圧(=ELに流れる電流)の関係から決められ、リセット電圧とソース信号線電圧の差が色毎に同じであれば、同じリセット電圧で表示が可能となる。EL素子の特性をそろえることは困難であるため、本発明では、EL電源線452の電圧を、表示色毎に個別に設定(VddR、VddG、VddB)し、EL電源線452の電圧を基準としたゲート電圧を元にEL素子15に流れる電流を決定する駆動用トランジスタ11aのゲート電圧の白〜黒の電圧変動範囲の差を小さくする。例えば、従来の構成で図47(a)に示すような、階調に対する電圧範囲を持つ場合には、緑と赤の階調範囲(472、473)を1V低下させて図47(b)のような範囲に変更する。ゲート電圧1〜2Vの際に補正が最適となるように、初期化電圧を設定すると1つの初期化電圧に対して、異なる電流での表示を行う表示素子に対しても同一電源451で初期化が可能となる。(図45)
階調範囲を変更するためには、図45に示すようにEL電源線452を少なくとも2つ用意し(図45では表示毎の3種類)異なる電圧値を入力する。
【0146】
表示色毎にソース信号線へ出力する電圧が異なることから、ガンマ発生部453は表示色毎に異なる範囲を出力できるような構成をもつ。ソース信号線電圧出力部431を図45の構成にすれば表示色毎に同一の階調データ455入力であっても、ガンマ発生部453とデジタルアナログ変換部454により異なる電圧出力が実現され、図47(b)に示す、階調電圧範囲(474〜476)を実現することが可能となった。
【0147】
なお図45のソース信号線電圧出力部431は、各ソース信号線18毎に出力部を持つ構成となっているが、信号線選択回路を持つ構成であっても同様に実現が可能である。ガンマ発生部453が1つでも、同一ガンマ特性を持つ画素に対する書き込みを1水平走査期間の間に行うのであれば、出力タイミング毎にガンマ発生部453の出力電圧値を変更すればよい。
【0148】
補正可能な範囲はソース信号線電圧とリセット電圧の差によって決定されていた。これは特性キャンセル期間が十分な長さでなく、リセット電位からの電圧変化量に制限があるためである。特性キャンセル期間が短いほど、リセット電位に対して、ソース信号線電圧が近いほうが補正能力が高くなっている。
【0149】
そこで本発明では図46に示すように、特性キャンセルを行うためのトランジスタ11bのオンオフ制御を表示色毎に個別に制御できるようにゲート信号線17cを表示色数分だけ用意する構成を考えた。
【0150】
図47(a)に示すゲート信号線範囲となる表示素子の場合には、ソース信号線は閾値電圧分だけゲート信号線よりも高いと考え、一様に電圧が上昇するとすると、各色の最大電位については共通だが、最小電位が、青色のみ1.5V程度異なることがわかる。青色は低電圧範囲まで補正が必要だが、緑と赤色は低電圧範囲は補正が不要である。これを利用して、特性キャンセル期間を青に対して赤緑は長めに取ることで補正可能範囲の電圧を高くし、全階調にわたって補正できるようにする。青色は短めとして、471の4V付近に相当する低階調領域では補正できなくても、ムラが目立つ2V以下の領域での補正ができるようにしている。
【0151】
なお、青階調範囲471すべてで特性補正が可能であっても、図46の構成を使うことも可能である。特性補正が可能な範囲を472、473の中心にそろえることで、最低最高電圧がずれたときでも十分にマージンを持って補正が可能となるし、補正可能範囲が少なくなったとしてもまだ、十分補正範囲に入っている。
【0152】
EL電源452については各色共通であってもよいし、別に設定してもよい。図47(b)の構成であっても特性キャンセルの時間を赤と緑のみ電圧シフト分だけ減らせば実現できるためである。また、ソース信号線選択駆動であっても同様に実現が可能である。
【0153】
(16)駆動用トランジスタ11aのゲート電圧の容量結合による突きぬけによる変化量を変化させることができる回路
図48は、表示色毎にゲート信号線17cによる、駆動用トランジスタ11aのゲート電圧の容量結合による突きぬけによる変化量を変化させることができる回路を示したものである。
【0154】
表示色毎に突きぬけ量を変化させる方法としては、容量481の容量値を表示色毎に異なる値にする。481aと481b、481cで容量が違うと、ゲート信号線17cの電位がオン状態からオフ状態へと上昇した場合に、駆動用トランジスタ11aのゲート電極に接続される信号の全容量に対する容量481の割合によりゲート電極の電圧が変化することから、映像信号書き込みと特性キャンセル期間362終了後の駆動用トランジスタ11aのゲート電圧は、同一信号電圧を書き込んだ場合でも、異なる電圧となる。容量481の容量値が大きいほど、電圧は上昇する。表示は、電圧変動後のゲート電圧を基準に行われるため、電圧上昇量が大きい色ほど、あらかじめ映像信号書き込み時362に書き込む電圧を低くしておく必要がある。このことを利用すると、突きぬけが各色共通である場合の各色の映像信号振幅が図49(a)である場合に、青色に相当する画素の容量481cの容量を小さくすると、図49(b)に示すように、書き込み時に必要な電圧範囲が変化する。494に示す青色の階調範囲の電圧が上昇し、平均の電圧レベルは赤や緑の495、496に示す電圧範囲にそろえることができる。
【0155】
ソース信号線電圧とリセット電圧の差を色によらず近づけることで補正可能となる階調範囲についても、広げることが可能となる。特に色毎に電圧範囲がまったく異なる範囲で共通電圧が無い場合には、全色の最大電圧から最小電圧までの範囲が必要であるが、各色の電圧範囲がそろってくると、必然的に最大〜最小電圧の差が小さくなり補正範囲を小さくすることができ、よりばらつきの大きいプロセスでも生産が可能となる利点がある。
【0156】
なお、トランジスタ11bの制御を行うゲート信号線17cは表示色毎に用意した例であるが、共通であってもよい。容量値が異なるだけで、突きぬけ量を色毎に変更できるためである。
【0157】
ゲート信号線17cが表示色毎に異なる場合には、ゲート信号線17cのハイレベルとローレベルの差を色毎に変えても、突きぬけ電圧を色毎に変えることが可能である。突きぬけ電圧は、容量比と電位変化量で決まるため、信号電圧を変えることは有効である。特性キャンセル期間を色毎に変える方法と併用も可能である。
【0158】
映像信号範囲の変更は駆動用トランジスタ11aのチャネル長に対するチャネル幅の割合を色毎に変化させても、共通化することができる。例えば図50(a)に示すように青色画素のみ501に示すような電圧範囲であったときに、青色の画素の駆動用トランジスタ11aのみ電流を流すようにチャネル幅の割合を大きくする(例えば0.7)と図50(b)に示すように階調電圧範囲をそろえることができ、1〜4Vの電圧範囲で補正可能であるように、キャンセル期間や、リセット電圧を設定することで表示ムラのないEL表示装置が実現できる。
【0159】
信号線選択駆動を実施する場合には、ソース信号線18に電圧値を書き込み、ソース信号線の浮遊容量に蓄えられた電荷に基づいて、画素内に映像電圧を取り込み、画素に信号を書き込んでいる。このとき画素に書き込まれる電圧は、トランジスタ11c及び11b、11aを介して接続されている配線上に存在する容量(容量481や蓄積容量19など)に蓄えられた電荷とソース信号線の浮遊容量に蓄えられた電荷が再配分されて書き込まれる。つまりソースドライバまたはソース信号線電圧出力部431から出力される電圧と、実際に画素16に書き込まれる電圧は異なり、初期化電圧451の電圧がソース信号線18に印加される電圧よりも低い場合には、選択駆動なく直接画素16に電圧が印加される場合よりも低い電圧が書き込まれ、輝度が上昇する。
【0160】
輝度上昇の防止としては、突きぬけにより黒電圧方向に駆動用トランジスタ11aの電圧をシフトさせる方法が知られている。
【0161】
画素に書き込まれる電圧の変化量を小さくするには、他にソース信号線16の容量を増加させるなどの方法がある。また図1に示すような付加容量19bを挿入し、特性キャンセル時間を長くする方法がある。
【0162】
図51では、付加容量19bを付与し、色毎に容量値を変更した映像信号保持用コンデンサ511を形成した。色毎に容量を変更して、形成することで、映像信号が、ソース信号線18と画素16に書き込まれた際に、ソース信号線の浮遊容量と映像信号保持用コンデンサ511に映像信号に応じた電荷が充電される。書き込み時にトランジスタ11は11cが導通状態で、11bが非導通であるような構成となっている。
【0163】
特性キャンセル期間に入ると、トランジスタ11bが導通状態で、ソース信号線電圧出力部431とソース信号線18が切り替え部512により切り離された状態であると、蓄積容量19に蓄えられた電荷と、容量511及びソース信号線浮遊容量に充電された電荷の再配分され電荷が蓄えられる。この際に、蓄積容量19の電荷により、駆動用トランジスタ11aのゲート電圧は蓄積容量19が無い場合に比べて低下する。低下量は、(蓄積容量)/(蓄積容量19+ソース信号線浮遊容量+容量511)により決められる。そこで映像信号保持用コンデンサ511の容量を表示色毎に変更すると、書き込み時に比べた電圧低下量は表示色毎に異なり、青色に相当する画素のみ小さな容量にすると、青色のみ電圧低下量が大きくなるため、ソース信号線に入力する電圧を高くしておく必要がある。青色は図42に示すようにたくさんの電流を流す必要があり、ソース信号線電圧もそれに応じて赤緑に比べて低い電圧を必要とした。容量511の変更でソース信号線電圧を高めることができるため、低い電圧値が不要となり、ソースドライバのダイナミックレンジを小さくすることが可能となる。
【0164】
また、電圧範囲のうち、白側または黒側の電圧が全画素で共通にできれば、ソース信号線電圧出力部431のガンマ発生部453のガンマ発生回路のうち白側または黒側の少なくとも一方の電圧発生部を全色共通にでき、回路規模を小さくすることが可能となる。
【0165】
さらに、3信号選択駆動において、赤色〜緑色〜青色の順番に信号電圧をソース信号線及び映像信号保持用コンデンサ511に書き込むのであれば、赤色に対して青色は跡に書き込まれるため、保持しておく時間は短くてもよく、容量を小さくすることは問題ない。
【0166】
画素16に形成される画素回路において、1画素当たりの面積が決まっていると、形成できるトランジスタ11の数や、配線量、容量に制約がある。容量511が小さければより小さく構成精細な画素にも対応できるし、青色の容量511を小さくしてできるスペースを利用して、赤緑色の画素の回路を形成し、より大きな容量511を赤や緑色に形成することができるし、またはより小さな画素でも容量511が所望の値形成できるという面積的な利点も発生する。
【0167】
駆動用トランジスタ11aのチャネル幅/チャネル長を色毎に変えることもまた駆動用トランジスタ11aのスペースを色毎に変更でき、互いの色で空きスペースを有効に利用できるし、容量481についても同様である。
【0168】
図51ではEL電源(Vdd)452について、色毎に個別に設定しているが、同一電圧でもよい。トランジスタ11bを制御するゲート信号線17cについても同様である。
【0169】
同一ソース信号線電圧入力に対する特性キャンセル後の駆動用トランジスタ11aのゲート電圧を変更する効果は同一であるので、容量481の容量は色毎に個別でなくてもよいし、色毎に変更し、容量511でのゲート電圧上昇効果と組み合わせて実施してもよい。容量481のゲート電圧上昇効果と同一の効果が得られれば、容量481は無くても構わない。
【0170】
容量481については一方の電極が駆動用トランジスタ11aのゲート電圧で、他方の電極は、特性キャンセルや信号線書き込みが終わる後または終わるのと同時のタイミングで、発光期間となる前までに、電圧上昇が発生するような信号線に接続すればゲート信号線17cでなくてもよい。例えばゲート信号線17aに接続してもよいし、専用の信号線を配線し、変化する電圧波形を印加するようにしてもよい。
【0171】
本発明に記載された画素構成以外でも、電流駆動を用いる画素構成や、電流駆動と電圧駆動を併用して書き込みを行う画素構成でも、同様に実施が可能である。
【0172】
(17)初期化電圧の補正
(17−1)課題
図52の(a)及び図52(c)は、それぞれ黒表示時と白表示時における、映像信号書き込みと特性キャンセル期間362における駆動用トランジスタ11aのゲート電圧の変化を示している。リセット期間361において、初期化電圧451の電圧値を−2V、黒表示時のソース信号線18に印加される電圧を4V、白表示時のソース信号線18に印加される電圧を1Vとする。
【0173】
黒書き込み時には、図52(a)に示すように、ソース電極は522aで示す電位である。ゲート電圧は521aに示す曲線となる。このとき駆動用トランジスタ11aのゲートソース間電圧は6Vあり、特性キャンセル開始時に十分な初期ドレイン電流が流れ(図52(b))、ゲート電極の電圧は時間t1までに所定電圧まで変化する(この場合3V)。時間t1経過後の521aと522aの電位差が閾値電圧に相当する。
【0174】
一方で白書き込み時は、ソース電極の電位が522bでゲート電極の電位は521bで示される。特性キャンセル開始時には、3Vしか電位差がなく、特性キャンセル開始時の駆動用トランジスタ11aのドレイン電流は図52(b)に比べて少なくなり(図52(d))、特性キャンセル後のゲート電圧(この場合0V)まで変化するのに、時間がかかるようになる。
【0175】
(17−2)解決手段
そこで本実施形態では、図53に示すように、ソース信号線電圧に応じて、リセット期間361に印加する初期化電圧451を変化させるような構成とした。
【0176】
図53(a)ではソース信号線が4Vのときのリセット期間時のゲート電圧531が−2Vである場合、図53(b)ではソース信号線が1Vのときのリセット期間時のゲート電圧531を−5Vにした場合のゲート電圧の変化を示している。図53によれば、特性キャンセル開始時の駆動用トランジスタ11aのゲートソース間電圧が同一であり、所定の特性キャンセル後の電圧にまで変化する時間はいずれもt1で実現が可能となり、白階調ではt2からt1まで時間を短縮することが可能となった。t1が20μ秒以下になるように、初期化電圧451の値を設定すれば、1水平走査期間内で信号線書き込みと特性キャンセルができるようになる。
【0177】
階調によらず、特性キャンセル期間を一定にするために、図53に示すように、ソース信号線電圧から一定値だけ低い電圧を初期化電圧451として印加すればよい。つまり(初期化電圧)=(ソース信号線電圧)−(一定電圧)とすればよい。図58に一定電圧値が4Vのときの関係を示す。
【0178】
一定電圧分だけを引いた電圧を供給するための回路構成として図54、図55を示す。
【0179】
(17−3)画素の第1の構成
図54は、リセット線311とソース信号線18とを容量543により結合させ、ソース信号線18から一定電圧を引いた電圧を印加できる構成である。
【0180】
リセット期間361の初期又はリセット期間361の前に、切り替え部544、545を操作し、電源541と電源542により容量543を充電する。このときの電圧差が、減算される一定電圧となる。図53のような電圧を印加する場合には、電源542に対して、電源541の電源を6V低い値にしておけばよい。なおリセット線311の浮遊容量により、ソース信号線電圧からの減算量が目減りする場合には、あらかじめ電源541と542の電位差を大きくしておけばよい。
【0181】
リセット期間361の開始時又はリセット期間361の終了前までに、切り替え部544、545を操作し、ソース信号線18から容量543に電圧が供給され、容量543とリセット線311を接続し、リセット期間361の少なくとも最終状態には、ソース信号線電圧から一定電圧引いた電圧がリセット線311に供給され、トランジスタ11fを介して駆動用トランジスタ11aのゲート電極に印加される必要がある。
【0182】
なお切り替え手段545がソース信号線18を選択したときに、ソース信号線電圧出力部431の電圧出力はあっても、なくてもよい。無い場合には、ソース信号線18の浮遊容量に映像信号電圧を蓄えておけばよい。容量が不十分で、リセット線311に電圧を供給できない場合には、容量546を形成して、蓄積される電荷量を多くしておく方法もある。
【0183】
(17−4)画素の第2の構成
また、図55に示すように、初期化電源を新たに形成し、ソース信号線18電圧に応じた電圧を供給するための、初期化電源供給手段551を設ける方法もある。
【0184】
ソース信号線電圧出力部431の出力電圧を検出して、電圧値を減算し、出力してもよいし、映像信号を検出して、映像信号から所望のリセット電圧を決定し、出力する方法もある。
【0185】
(17−5)画素の第3の構成
図56は、画素回路を変化させて、リセット電圧を映像信号電圧に応じて変化できる構成としたものである。
【0186】
図57にゲート信号線17の入力波形を記す。
【0187】
まず、リセット期間361では、トランジスタ11fが導通状態となり、リセット電源451の電圧が駆動用トランジスタ11aのゲート電極に印加される。
【0188】
次に、リセット期間361の後半(571)でスイッチ11eと11cが導通状態となる。このときに容量19aの駆動用トランジスタ11aと接していない電極の電圧が、電源Vddからソース信号線18に印加された電圧になるため、電圧変化分と容量19と駆動用トランジスタ11aのゲート電極に接続された配線の浮遊容量の容量比に応じて、駆動用トランジスタ11aのゲート電圧が変化する。
【0189】
これまでの構成に比べると、リセット期間の後半(571)で、映像信号をソース信号線18から画素16の中に取り込むことが、変更点である。ソース信号線とVdd電源の電圧差によりリセット期間後半の571の期間における駆動用トランジスタ11aのゲート電圧が異なる構成となる。
【0190】
これにより初期化電圧は、ソース信号線18電圧が低いほど、低い電圧が印加されるようになり、初期化電圧を、映像信号に合わせて変化させる効果がある。
【0191】
また、駆動用トランジスタ11aのソース電極が低電圧で印加させる高階調表示時において、ゲート電極がソース電極よりも低い電圧が印加され、特性キャンセル期間362において、ドレイン電流が流れるようになり、駆動用トランジスタの特性ばらつきをより補償しやすい回路となる。
【0192】
(17−6)変更例
更に図59に示すように、ソース信号線電圧に対して581の点線のように一定電圧を引いた値を初期化電圧として入れるのではなく、さらに591実線に示すように、低電圧(高階調)ほど、初期化電圧をより低電圧で印加し、高電圧(低階調)ではソース信号線電圧とあまり差がないような電圧を印加する。
【0193】
このようにすると、映像信号書き込みと特性キャンセル期間362の開始時の駆動用トランジスタ11aのソースゲート間電圧は、高階調映像信号が入力されるほど、大きな電圧となり、同一特性キャンセル時間において、閾値キャンセルを行うためにゲート電圧が高くなる動作を行う際に、特性キャンセル前のゲート電圧が低い分高階調側では、特性キャンセル期間362が終了する時間でも黒表示状態までゲート電圧が上昇せず、電流が流れる状態で閾値キャンセルが行われる。一方で、低階調側では、高階調側に比べて、特性キャンセル期間362の初期における駆動用トランジスタ11aのゲート電圧が高くなっており、特性キャンセル期間362終了時には、より電流が流れない状態で閾値キャンセルが行われる。そのため、高階調では、電流が流れた状態、低階調では電流が流れない状態で、特性キャンセルが行われ、より表示階調に近い階調で閾値キャンセルが行われるため、広い電流範囲での駆動用トランジスタ11aのバラツキをキャンセルすることが可能となる。
【0194】
(17−7)画素の第4の構成
図60で示されるような画素構成においても同様に実施が可能である。電源451の電圧値を映像信号にあわせて変化させれば同様の効果を得ることができる。
【0195】
n型トランジスタを駆動用トランジスタ11aに用いた場合でも同様である。一定電圧値を引くのではなく、一定電圧値分上昇した電圧を印加することで図58と同様の効果が得られるし、図59についても、低階調、高階調での重み付けをn型トランジスタの電流増減にあわせて変更すればよい。駆動用トランジスタ11a以外のトランジスタについてもn型でも同様に実施が可能。ゲート信号線17の信号波形を逆に入れればよいためである。
【0196】
(18)ゲート信号線17の個別制御
ゲート信号線17の個別制御する実施形態について説明する。
【0197】
(18−1)第1の画素構成
図61は、トランジスタ11dとトランジスタ11eの制御用のゲート信号線17を個別に制御できるような第1の画素構成である。
【0198】
ゲート信号線17を個別に制御できるようにすることで、駆動用トランジスタ11aの移動度ばらつきによる電流ばらつきを補正することが可能となる。
【0199】
移動度ばらつきによる電流ばらつきの補正のための駆動方法を図62に示す。
【0200】
リセット期間361、映像信号書き込みと特性キャンセル期間362により、映像信号の書き込みと駆動用トランジスタ11aの特性ばらつき動作を行っている。
【0201】
映像信号書き込みと特性キャンセル期間362において、後半の期間622で、ゲート信号線17eを操作し、トランジスタ11eを導通状態とし、駆動用トランジスタ11aに電源Vddから電流を供給する。なお、トランジスタ11bが導通状態、トランジスタ11dは非導通状態である。
【0202】
そして、駆動用トランジスタ11aに流れる電流はトランジスタ11bを介して、自分自身の駆動用トランジスタ11aのゲート線に流れ、駆動用トランジスタ11aのゲート電極(点b)の電位を上昇させる。
【0203】
駆動用トランジスタ11aの移動度にばらつきがある場合には、期間622において、駆動用トランジスタ11aに流れる電流に違いが生じる。電流が多く流れるほど、点bの電位上昇が大きくなり、一方、電流が少ない場合には、点bの電位上昇は少なくなる。
【0204】
これにより、点bの電位が上昇するほど、駆動用トランジスタ11aに流れるドレイン電流は少なくなることから、期間621において、駆動用トランジスタ11aに流れる電流に違いが生じたとしても、期間622において、電流のばらつきが小さくなる方向に、点bの電位変動が生じて、駆動用トランジスタの特性にばらつきがあったとしても、各画素に流れる電流の均一性が向上する。
【0205】
期間621においては、オフセットキャンセル動作を行うことから主に駆動用トランジスタ11aの閾値電圧ばらつきによる電流ばらつきを補正し、期間622において、期間621においても電流ばらつきを補正できない駆動用トランジスタ11aの特性ばらつき(例えば移動度ばらつき)を補正し、より画素毎の電流ばらつきが小さい表示装置を実現することができる。
【0206】
なお、ゲート信号線17aについては、期間622において、ソース信号線18が、ソースドライバ出力と接続されていない場合には、HとLどちらのレベルでもよい。ソースドライバ出力と接続される場合には、Vdd電源とのショートを防止するためにトランジスタ11cを非導通状態にしておく必要がある。
【0207】
書き込み後の、非発光、発光状態については、ゲート信号線17bと17eを同一動作で非導通、導通状態とすることで実現が可能である。なお、非発光期間については、ゲート信号線17b及び17eのいずれか一方がハイレベルで、トランジスタ11d又は11eの少なくとも一方が非導通状態であれば、非発光期間を実現することが可能である。
【0208】
(18−2)第2の画素構成
図63の画素構成は、移動度ばらつきを補正するためのトランジスタ11iを追加した第2の画素構成である。
【0209】
期間622において、電源Vddから駆動用トランジスタ11aに電流を流すためのトランジスタ11iである。トランジスタ11iを導通状態にすればよいことから、トランジスタ11eは期間622においても非導通状態でよい。これによりトランジスタ11eと11dは同一動作としてよく、ゲート信号線17bによりトランジスタ11eと11dを制御すればよい。タイミングチャートを図64に示す。ゲート信号線17iが期間622において、導通状態となることで、図62と同様に移動度ばらつきを補正することが可能となる。
【0210】
発光期間364においては、ゲート信号線17iはどちらの状態であってもよい。トランジスタ11iを導通状態にすれば、電源Vddから駆動用トランジスタ11aまでの抵抗値を下げることが可能となり、トランジスタ11eのオン抵抗の影響を受けにくくなる。配線抵抗及びオン抵抗による電圧降下の影響を小さくすることができるため、電源Vddの電圧を低くできるか、トランジスタ11eのサイズを小さくできる効果がある。
【0211】
非発光期間363においても、ゲート信号線17bによりトランジスタ11d、11eが非導通状態であれば、トランジスタ11aにドレイン電流が流れる経路を形成できないことから、ゲート信号線17iはいずれの状態であってもよい。
【0212】
(19)特性バラツキを補償する回路
表示パネルが高精細化すると、1画素当たりの面積が小さくなる。そのため1画素内の回路素子数を少なくしつつ、駆動用トランジスタ11aの特性ばらつきを補償する回路が必要である。
【0213】
図65に本発明における、駆動用トランジスタ11aの特性バラツキを補償する回路を有する画素回路を示す。
【0214】
本構成では、蓄積容量19に、映像信号に応じた電荷及び、駆動用トランジスタ11aの特性ばらつきに応じた電荷が蓄積され、階調表示を行う。
【0215】
図66に動作を示す。書き込み期間661は初期化期間663、閾値補償期間664、信号書込み期間665からなる。初期化期間においては、ソース信号線から第1の初期化電圧Vrst(657)が印加され、トランジスタ11kを介して、駆動用トランジスタ11aのゲート電極に印加される。同時に、トランジスタ11mにより第2の初期化電圧Vini(652)が印加される。この動作は、いずれの電源からもスイッチを介して直接電圧が印加されることから、高速に実施される。
【0216】
この期間663において、Vini≦Vtholed+VSSとなるように第2の初期化電圧Vini(652)を印加することで、EL素子15は非発光状態で保持できる。(ここでVtholedは、EL素子15の閾値電圧である)
更に第1の初期化電圧と第2の初期化電圧の差は駆動用トランジスタ11aの閾値電圧よりも大きくしておく必要がある。期間664において、駆動用トランジスタ11aの閾値ばらつきの補正を行うために初期のドレイン電流を十分流す必要があるためである。
【0217】
期間663において、駆動用トランジスタ11aのゲートソース間電圧を閾値電圧に比べて十分大きな電圧にした後、期間664において、トランジスタ11mを非導通状態とする。EL素子15に印加される電圧の初期値はEL素子15の閾値電圧以下であることから、EL素子15には電流が流れない。そのため、駆動用トランジスタ11aはドレイン電流が流れないようにソース電極(節点655)の電圧を上昇させ、第1の初期化電圧Vrst(657)から駆動用トランジスタ11aの閾値電圧分低下した電圧となる。節点655の電位が上昇してもEL素子15及び駆動用トランジスタ11aのドレイン電流が流れないようにVrstの電圧を設定することでオフセットキャンセル動作が実施可能である。期間664により、蓄積容量19の両端には、駆動用トランジスタ11aの閾値電圧(Vth)分の電荷が蓄えられ、特性ばらつきに応じた電圧になっている。
【0218】
次に信号書込み期間665において、ソース信号線18には、画素に表示する階調に応じた電圧が印加され、トランジスタ11kを介して駆動用トランジスタ11aのゲート電極に入力される。ゲート電極の電位は、映像信号データの電位と同一となる。(例えばVdata)EL素子15の容量をColedとし、蓄積容量19の容量をCstとすると、Coled/(Cst+Coled)×(Vdata−Vrst)+Vthの電圧が蓄積容量19に蓄えられ、閾値電圧と映像信号に応じた電圧の和が駆動用トランジスタ11aのゲートソース間電圧となる。これで、画素に映像信号が書き込まれた。
【0219】
次に表示期間662に移行し、階調に応じた表示を行う。表示時には、トランジスタ11kは常に非導通状態で、蓄積容量19の電荷に応じた駆動用トランジスタ11aのゲートソース間電圧に基づきドレイン電流が流れる。トランジスタ11kが非導通状態にあるので、駆動用トランジスタ11aのゲート電圧は変動することができ、EL素子15に必要な電圧(Voled)を確保するために節点655の電位が上昇し、EL素子15にも駆動用トランジスタ11aのドレイン電流が流れ、発光する。これを点灯期間666とする。
【0220】
本画素構成では、点灯期間666の動作に対して、トランジスタ11mを導通状態に変更すると、駆動用トランジスタ11aのドレイン電流にかかわらず、節点655の電位が第2の初期化電圧Vini(652)に変化する。Vini−VSS<Vtholedであるように、Vini、VSSの電圧を設定すると、EL素子19には電流が流れず、また発光もしない。駆動用トランジスタ11aのドレイン電流は、電源VDD(653)から、駆動用トランジスタ11a、トランジスタ11mを介して第2の初期化電圧Vini(652)に流れ込む。EL素子15が発光しないことからこの期間では非点灯期間667となる。蓄積容量19に保持される電荷は、点灯期間666a、非点灯期間667で変化しないことから、非点灯期間667の後にさらに、点灯期間666bを設けることができる。
【0221】
本画素構成では、点灯期間666と非点灯期間667を交互に挿入することができるため、黒挿入を行う際に、分割して黒を挿入することができ、一括でまとめて、非点灯期間667を挿入する方式に比べて、フリッカが視認されにくい。
【0222】
また、トランジスタ11mと第2の初期化電源により、非点灯期間667を設ける方法は、電源VDD653とVSS654の配線の途中にトランジスタを設けて、トランジスタのオンオフにより強制的にドレイン電流を0とし、EL素子15を発光させない方法に比べて、非点灯期間667においてもドレイン電流が駆動用トランジスタ11aに電流が流れるために、蓄積容量19の電荷量の変化が少ないという利点がある。つまりより蓄積容量19の電荷量が保持されることとなり、非点灯期間667が長くなったとしても、再び点灯期間666を設けても、同一の電流がEL素子15に流れるという利点がある。
【0223】
図69にトランジスタ11nにより、EL素子15に電流を流すかどうかを決定する画素回路構成を示す。
【0224】
非点灯期間ではトランジスタ11nは非導通状態となり、駆動用トランジスタ11a及びEL素子15には電流を流すことができなくなる。これにより非点灯時間を設けることが可能となる。本発明においては、トランジスタ11nの役割をトランジスタ11mに兼ね備えたため、より少ないトランジスタ数で画素内部の回路を形成できる点が利点である。
【0225】
非点灯期間を設ける方法としては他に、非点灯期間667中は、電源VDD(653)の電圧を(電源VSS(654)電圧)+(EL素子15の閾値電圧)以下の値として、EL素子15が電流を流さないような電圧をEL素子15に印加する方法もある。この場合、図72に示すように、走査線毎に電源VDD(653)の電圧を切り替える機能(電圧切り替え部721)を有する必要がある。1行毎に点灯、非点灯を選択する必要がなく、複数行毎に点灯行、非点灯行を選択してもよい。この場合は複数行分の電源VDD653の配線を束ねたものに対して、電圧切り替え部721を設ければよい。
【0226】
さらに、第2の初期化電圧Vini<VSS(654)と設定すれば、EL素子15が非点灯期間667において、逆バイアスが印加されることとなり、有機層内部に蓄積された不要な電荷を逆バイアス印加により吐き出し、有機層にチャージされた電荷による劣化を減少させることができる利点がある。
【0227】
表示期間662における点灯期間666と非点灯期間667は、ソース信号線18において信号書込み期間665の後に変化させているが、任意のタイミングで切り替えを行ってもよい。ソース信号線18の動作とは無関係であるためである。
【0228】
閾値補償期間664は、5〜40μ秒程度の範囲のいずれかで使用される。このため書き込み期間661を1水平走査期間以内で終わらせようとすると、走査線本数の多いパネルでは、十分に閾値を補償するための時間を確保できないことがある。
【0229】
そこで、複数の水平走査期間にわたって閾値補償期間を設けることを考えた。図67に4水平走査期間にわたって、書込み期間を設けた例を示す。
【0230】
図67において、始めの1水平走査期間では、初期化・閾値補償期間671とし、図66の信号書込み期間661のうち、信号書込みのみを行わない動作をする。信号書込みはゲート信号線17kによりソース信号線からの電圧を駆動用トランジスタ11aのゲート電極に映像信号を書き込まないようにすれば、トランジスタ11mが非導通状態であった場合閾値補償期間の最後の状態で駆動用トランジスタ11aのゲート及びソース電位が保持される。トランジスタ11mが導通状態であった場合、ソース電位はVini電圧となるが駆動用トランジスタ11aのソースゲート間電圧は閾値補償期間の最後の状態で保持される。そのためトランジスタ11mはどちらの状態であってもよい。
【0231】
この状態で、ソース信号線18の電圧がVrst(第1の初期化電源)となるまで保持し、ソース信号線18の電圧がVrstになったところで、再びトランジスタ11kを導通状態とし、トランジスタ11mを非導通状態とすることで閾値補償動作を再開する。ソース信号線18の電圧が映像信号となると再び、トランジスタ11kを非導通状態とし、駆動用トランジスタ11aのソースゲート間電圧を保持する。この動作を閾値補償によりムラが視認できないレベルまで繰り返し閾値補償動作を繰り返す。これが期間672である。なお閾値補償動作は連続する水平走査期間で実施せずに、間欠的に実施してもよい。例えば2水平走査期間に1回実施するという方法もある。また間欠的に実施するのは、閾値補償期間672の間ばかりでなく、初期化・閾値補償期間671と閾値補償期間672、閾値補償期間672と映像信号書込み673の間に挿入されてもよい。間欠的に実施すると、閾値補正動作に時間がかかり、1フレームに占める表示期間の割合が小さくなってしまう問題があるため、連続して実施することが好ましい。
【0232】
閾値補正が完了した後に映像信号書込み673に移り、対応する画素の映像信号の入力に対応してゲート信号線17kを動作させ、駆動用トランジスタ11aのゲート電極に映像信号電圧をとりこみ、階調に応じた電圧を蓄積容量19に書き込む。同一水平走査期間で、ソース信号線18にVrst電源が印加される期間が存在する場合には、Vrst電源が印加される期間を利用して、この間でも閾値補償動作をさせてもよい。図67では閾値補償動作をさせている例を示す。同一水平走査期間で、閾値補償動作も実施すると、1水平走査期間分書込み期間を短縮することができる。
【0233】
以上の発明において駆動用トランジスタをn型トランジスタで実施したが、p型トランジスタで実施する場合の構成を図68に示す。電流の流れる方向や、トランジスタのソースドレイン電極が反転することから、電源電圧が高低反転するが同様に実現が可能である。トランジスタ11k、11mについても同様で、オンオフする動作は同様で、ゲート電極に入れる信号極性が反転するのみである。駆動用トランジスタ11aがp、n型いずれでも、トランジスタ11k、11mはp、n型いずれでも適用が可能である。
【0234】
本発明に用いるEL素子15は光共振器としての機能を与え、表示装置として必要な波長の光を有効に取り出す構成としている。
【0235】
EL素子15に光共振器としての機能を与える場合、光共振器の反射面間の光路長は、例えば、0次干渉モード:ファーストピークモード(光路長をゼロから大きくしたときに、法線方向に進行する光の強度が最初に極大値を示す光路長)の整数倍に設定する。例えば、青、緑、赤色の画素で構成された表示装置である場合、青色の画素では先の光路長を66nm乃至87nmの整数倍の範囲内とし、緑色の画素では先の光路長を87nmより大きく且つ113nm未満の整数倍のとし、赤色の画素では先の光路長を113nm乃至160nmの範囲内の整数倍とする。
【0236】
また、光路長を可能な限り短くする、すなわち、より次数の低い干渉モードに設定する、理想的には0次干渉モードに設定することで、有機物層702を薄くすることができるため、それに使用する材料の量を低減することができる。加えて、この場合、各々発光色の画素において、共振条件の最適化が容易になる。加えて、EL素子15を駆動する電圧を低くすることができ、より低消費電力化が図れる。
【0237】
なお、先の光路長は、光共振器の反射面間に介在している層の屈折率や厚さを変更することにより変化する。但し、多くの場合、これら層の屈折率を自由に変更することはできない。例えば、通常、有機物層702及び電極に使用する材料の屈折率は1.5乃至3.0である。したがって、通常、先の光路長は、光共振器の反射面間に介在している層の厚さで調節する。尚、材料の屈折率は、波長分散性も考慮する。
【0238】
このようにして設計されたEL素子15は、有機物層702の膜厚が薄く、これによりEL素子15の持つ容量が大きくなるという特徴を持つ。
【0239】
EL素子15の容量Coledが大きくなると、映像信号データの電圧Vdata振幅を小さくすることができる。駆動用トランジスタ11aの蓄積容量19の両端に印加される電圧は、Coled/(Cst+Coled)×(Vdata−Vrst)+Vthで示され、電流を多くとるために蓄積容量19により多くの電荷を蓄えようとするとVdataの値を大きくするかColedを大きくするか、Cstを小さくすることがある。0次干渉モードで設計されたEL素子15を用いれば、高次干渉モードで設計されるEL素子15に比べてColedが大きくなり、Coledが小さいことにより、新たにEL素子15に並列に補助容量を形成する必要がなくなり、より高精細の画素にでも図65の回路構成を適用することが可能となる。
【0240】
Vdataの振幅は、ソース信号線から映像信号を供給するソースドライバICの耐圧によって最大値が定められ、タイミングコントローラ部をソースドライバICに組み込んだソースドライバICでは5.5Vが最大である。ソースドライバICに印加する電源電圧の揺れや、電源電圧付近の電圧を出力するアンプを形成することが難しく一般的には電源電圧付近0.2V程度が電圧出力性能が悪いことを考慮すると、Vdataとして使える電圧範囲は約5Vが最大である。Vrst電源については、ソース信号線を介して入力する場合、ソースドライバICの耐圧範囲外で電圧入力することはソースドライバICに耐圧を超える電圧が入力される恐れがあることから使えず、最小でも0Vである。それゆえに、映像信号振幅をなるべく小さくするためには、Coled/(Cst+Coled)を大きくとる必要がある。図71(a)に映像信号振幅との関係を示す。これによると、Coled/(Cst+Coled)の値は0.4以上とる必要がある。Coledを大きく、Cstを小さくすればよいが、Coledの大きさは、画素の面積(解像度)により最大値が決められ、図71(b)の関係となる。またCstについては、1フレーム間書込み期間661で書き込まれた電圧を保持するために小さくすることに限界があり、1フレーム間電圧を保持できない場合には、1フレームの始めと最後でEL素子15に流れる電流が変化することによるフリッカが発生する。保持率は90%以上が好ましく、そのためにはCstは0.05以上必要である。
【0241】
EL素子15を用いた表示装置においては、EL素子15の初期劣化による焼きつきを防止するため、あらかじめ出荷段階でEL素子15に通電を行い、初期劣化をさせた後に出荷を行い、焼きつきを防止することがある。このとき、通電時間を短くするために通常よりも大きな電流をEL素子15に流して、初期劣化をすばやく終わらせるようにする必要がある。図72の構成で表示装置を形成した場合には、電圧切り替え部721に用いるスイッチのオン抵抗が大きいと、通常表示状態では電圧切り替え部721の電位降下量が小さくても、電流を大きくするにつれ、電圧切り替え部721での電圧降下が大きくなり、EL素子15の点灯に必要な電圧を得ることができなくなる。これに対処するためには、電圧切り替え部721に用いるスイッチのオン抵抗を下げるようにすればよいが、スイッチをトランジスタで形成している場合には、トランジスタのチャネル幅を大きくする必要があり、電圧切り替え部721の回路が大きくなる。電圧切り替え部721は、アレー上に形成された場合、表示エリア外の額縁に相当する部分に形成されることが多いため、額縁の面積が増大するという問題がある。表示エリアに対して大きなガラス面積が必要であり、携帯電話等の小型機器で要求される額縁をなるべくするなくするということが困難となる。
【0242】
そこで本発明では、初期劣化を行う通電時間には、電源Vini(652)の電源線に、EL素子15を発光させるのに必要な電圧(V1)と、電流を供給するための電源を外部から印加し、VDD電源653には電圧を印加せず、スイッチ11kは非導通状態、スイッチ11mを導通状態として、電源VSS(654)とV1をEL素子15に印加することでEL素子15を発光させ初期劣化を行う動作を実現する。このときには、図66のような書込み動作を行わないことから、電源Vini(652)線には第2の初期化電圧を印加する必要がなく、V1のみを印加するのみであるため、切り替え動作は不要で、初期劣化を行うための駆動回路を専用に作成し、電源Vini(652)に印加するのであれば、切り替え機能を有することなく、電源V1から直接電圧を印加でき、アナログスイッチ等による電圧降下のない回路が形成でき、大電流でのEL素子15の点灯が可能である。切り替え部721は、このとき使用しないことから、通常状態の電流で電圧降下が問題とならない程度のトランジスタサイズで形成でき、額縁を小さくできる。電源Vini(652)に印加する電圧は通常駆動時には、第2の初期化電圧であるので、通常駆動時に接続される駆動回路では電源Vini(652)には第2の初期化電圧を外部から印加するようにすれば図66に示すような通常動作も実現可能である。
【0243】
(20)閾値補正機能
図81は、駆動用トランジスタ11aの閾値補正機能を有する画素構成の例である。
【0244】
図65に対して、駆動用トランジスタ11aのソース電極の電圧を初期化するための初期化手段が異なる。図65ではトランジスタ11mを用いて駆動用トランジスタ11aのソース電極に初期化のための電圧を印加したが、図81では、トランジスタ11pと11qの動作により、初期化の際に、EL電源B(734)よりも低い電圧であるリセット電源をリセット電源線731からトランジスタ11q1を介して駆動用トランジスタ11aに入力し、駆動用トランジスタ11aのソース電極(節点811)の電圧を低い電圧とし、同時にソース信号線18から印加される第1の初期化電圧よりも低い電圧となり、駆動用トランジスタ11aに電流が流れるような、ゲートソース間電圧が駆動用トランジスタ11aに印加される。これにより、初期化が行われる。(初期化期間663に対応)
次に、トランジスタ11pと11qの動作を反転させ、EL電源A(732)を駆動用トランジスタ11aのドレイン電極に入力する。EL電源Aの電圧はEL電源Bよりも高い電圧で、EL素子15が発光するのに必要な電位差をもって印加される。図65のVDD(653)と同一の電圧をEL電源A(732)に印加すれば、動作は図65と同様になり、閾値補償期間664が実行され、ソース信号線18に映像信号が印加されれば、信号書込み期間665となる。
【0245】
図81の画素回路16では、1画素当たりにトランジスタ11が4つ必要となり、1画素を形成するのに必要な面積が多くなる問題がある。
【0246】
より1画素当たりの面積を小さく、高精細画素にでも対応できる回路を図73に示す。図73において、駆動用トランジスタ11aのドレイン電極を赤緑青の画素で共通の配線733で接続し、トランジスタ11pとトランジスタ11qを3つの画素で共用することを考えた。動作は図81と同様である。
【0247】
図73の画素構成における、特性キャンセル、映像信号に応じた階調電圧の書込みと、発光期間、非発光期間のタイミングを図74に示す。
【0248】
画素16aに書き込まれるべき映像信号が、ソース信号線18aに入力される期間において、書込みを行う。駆動用トランジスタ11aの特性を補正するために、リセット期間741と特性キャンセル期間742があり、この期間では、ソース信号線18aには第1の初期化電圧(Vrst)が印加される。Vrstの電圧条件は、図65と同様である。映像信号書込み期間743においては、画素16aに対応する電圧がソース信号線16aに印加される。
【0249】
特性キャンセルを行うために、駆動用トランジスタ11aのリセットを第1に行う。(リセット期間741)このときゲート信号線1(17p)によりトランジスタ11pが非導通、トランジスタ11qが導通状態となり、各画素の駆動用トランジスタ11aにリセット電源線731に印加された第3のリセット電圧が印加される。同時にゲート信号線2(17k)によりトランジスタ11kが導通状態となり第1のリセット電圧が、駆動用トランジスタ11aのゲート電極に印加される。第3のリセット電圧が、EL電源B(774)よりも低電圧で印加されれば、節点739の電位は十分低い電圧となる。このときEL素子15には逆バイアス電圧又は、順方向電圧であっても、閾値電圧以下の電流が流れない状態の電圧が印加されている。このとき駆動用トランジスタ11aのゲートソース間電圧は、駆動用トランジスタ11aの閾値電圧よりも十分大きな電圧が印加されている。次に特性キャンセル期間742においてゲート信号線1(17p)によりトランジスタ11pが導通状態で11qが非導通状態となり、駆動用トランジスタ11aにドレイン電流が流れる。これにより節点739の電位が上昇するが、電位上昇につれて、駆動用トランジスタ11aのソースドレイン間電圧が小さくなり、閾値電圧付近にまで上昇するとドレイン電流が流れなくなり、節点739の電圧上昇がとまる。ここで第1のリセット電圧と、EL電源B(734)の電位差を駆動用トランジスタ11a及びEL素子15の閾値電圧の総和よりも小さくしておくことで、特性キャンセル期間742において、蓄積容量19に駆動用トランジスタ11aの閾値電圧に相当する電圧が蓄えられる。
【0250】
次にソース信号線18aに画素16aに対応する階調の電圧が印加される。(映像信号書込み期間743)駆動用トランジスタ11aのゲート電極の電圧が、第1のリセット電圧から階調に応じた電圧まで変化する。一方で節点739の電圧は、EL素子15の浮遊容量により支えられ、駆動用トランジスタ11aのゲート電圧の変化量に対し、(蓄積容量19の容量)/(蓄積容量19の容量+EL素子15の浮遊容量)の割合で変化する。EL素子15の容量が、蓄積容量19に比べて十分大きければ、ソース信号線18aの電圧変化量が、そのまま蓄積容量19に印加され、映像信号書込み期間743の終了時には、蓄積容量19に、駆動用トランジスタ11aの閾値電圧と階調に応じた信号電圧の和が印加され、駆動用トランジスタ11aの特性補正を行いつつ、階調表示を実現することができる。
【0251】
書込みが終了すると次に、発光期間となる。発光期間744では、ゲート信号線1、2の動作により、トランジスタ11pが導通状態、トランジスタ11q、11kが非導通状態となる。駆動用トランジスタ11aのゲートソース間電圧(つまり蓄積容量19に蓄えられた電荷)により、EL電源AとEL電源B間に流れる電流が制御され、階調に応じた電流がEL素子15に流れる。動画応答性をよくするために黒挿入を行う場合には、ゲート信号線1(17p)を制御し、EL電源A(732)からリセット電源731に変更することで、EL素子15に逆バイアスが印加され、非発光状態となる。(期間745)黒を実現する方法が、蓄積容量19の電圧変化によるものではないため、本発明の方式では、黒挿入を実施した後にさらに、発光期間744bを設けることも可能である。
【0252】
なお、ここでトランジスタ11pは2つ記載されているが、図75に示すように少なくとも1つあればよい。図75において、トランジスタ11pのチャネルサイズを大きくして、より大きな電流でもトランジスタ11pのオン抵抗を低くすることができる。図73のようにトランジスタ11pを形成すると、各色の画素のトランジスタ数を同一にすることができ、色毎に異なるレイアウトにするよりも、レイアウト起因による信号線カップリングの差などでのムラを低減できる効果がある。
【0253】
また、トランジスタ11pと11nは、p型、n型トランジスタのいずれでもよく、図76に示すようにゲート信号線1(17p)をEL電源A(732)接続用スイッチ761aと、リセット電源線(731)接続用スイッチ761b用に個別に用意して、制御する方法であってもよい。このときゲート信号線1A(17pA)とゲート信号線1B(17pB)の入力は図77に示すようになる。ここでハイレベルがスイッチ761が導通状態、ローレベルが非導通状態である。ゲート信号線1(17p)を2本に分けて、個別に制御する方式では、非発光期間745においてスイッチ761a、761bの両方ともを非導通状態として、EL素子15に電流を流す経路をなくす方法もある。ゲート信号1B(17pB)は、非発光期間745においてはいずれの状態であってもよい。
【0254】
スイッチ761aと761bは、赤青緑の画素で1組として記載しているが、複数の赤青緑で共用してもよい。例えば2×(赤緑青)の画素で1組とした例を図78に示す。一般的にn×(赤緑青)の画素で1組にまとめてもよい。
【0255】
また、図82に示すように、異なる行の1赤緑青の画素を1つにまとめてもよい。この場合、リセット電源線731、EL電源A(732)、ゲート信号線1A(17pA)、ゲート信号線1B(17pB)、スイッチ761a、761bを2行分で共用できることから、更に1画素当たりに必要な回路面積を削減することが可能となる。図83に動作波形を示す。ゲート信号線1A及び1B(17p)は、2行分のリセット期間を作成するため、少なくとも1フレームで2回、リセット電源線731の電圧を駆動用トランジスタ11aに供給するようにしている。始めにn行目、次にn+1行目の画素について初期化を行う。(便宜上n行目を先に走査するものとしている)ソース信号線からの映像信号の書込みは、各行の画素とも個別に実施する必要があるため、ゲート信号線2(17k)については、n行用とn+1行用で個別に制御される。この走査で、n行目、n+1行目とも駆動用トランジスタの特性補正を行いつつ階調に応じた電圧が蓄積容量に記憶され、発光期間744に所定の輝度にて発光するようになる。1フレームにおける発光期間の割合についても、n行目とn+1行目で同一であり、行による輝度差は発生しないようになっている。なお2行ばかりでなく、一般的にm行分まとめてスイッチ761を形成しても同様に実施が可能である。
【0256】
画素回路16で、駆動用トランジスタ11aはn型のトランジスタで構成している例で説明を行ったが、p型のトランジスタであっても図79に示すように同様に実現が可能である。なおトランジスタ11kについてはp型、n型どちらであってもよい。ソース信号線の電圧を画素回路内部に取り込むか取り込まないかを選択できる機能を有すればよい。
【0257】
さらに、EL素子15の容量が大きくない場合には、補助容量として図80に示すように容量801を追加しても同様に実施が可能である。
【0258】
ドライバICの出力パッド数を減らし、ICのコストを下げる方法として、複数のソース線用の階調電圧を複数のソース信号線に分配する信号線選択駆動がある。
【0259】
図84は本発明の画素構成における信号線選択駆動を適用した例である。本発明での選択駆動方式では、液晶表示装置に比べて、ソース信号線18に、第1のリセット電圧(Vrst)を印加する機能を有することで、異なる回路構成となっている。2選択駆動(ドライバ出力1つに対して、2つのソース信号線を駆動する)における例を図84に示す。信号線選択回路841は、ソースドライバ出力842又は、Vrst(657)のいずれか一方をソース信号線18に出力する切り替え回路844を2組有している。2組の切り替え回路844はお互い異なる選択をする動作となる。つまりソースドライバ出力842は信号線選択を行ういずれか一方のソース信号線18と接続され、Vrst657についてもいずれか一方のソース信号線18と接続される。
【0260】
各信号のタイミングチャートを図85に示す。2倍速で1水平走査期間に2画素分の映像信号に対応するデータがソースドライバ出力842が転送される。信号線選択回路841により各ソース信号線18には、1水平走査期間の間にVrst(657)と、映像信号に対応した電圧が交互に入力されるようになる。
【0261】
水平走査期間の前半に映像信号となるか、後半に映像信号となるかで、映像信号を画素16に取り込むタイミングが異なるため、ゲート信号線2(17k)のタイミングをずらす必要がある。そこで、水平走査期間の前半に映像信号が入力される画素には、ゲート信号線2[n](17k2)を、後半に映像信号が入力される画素にはゲート信号線2[n+0.5](17k1)を入力するようにする。2つの信号は0.5水平走査期間分ずれて入力される。
【0262】
ゲート信号線1(17p)とゲート信号線2(17k)がハイレベルにあるときにリセット期間となる。このときソース信号線18の電圧はVrst(657)である。
【0263】
特性キャンセル期間742は、図85で「OC」と記載されたタイミングで実施され、ゲート信号線1がローレベル、ゲート信号線2(17k)がハイレベル、ソース信号線18電圧がVrstであるときに、画素回路16がオフセットキャンセル動作を行い、駆動用トランジスタ11aの特性バラツキを補正する。その後映像信号の入力にあわせて映像信号書込みを実施し、画素16に階調に応じた電圧を記憶させる。書込み後点灯動作に入り、EL素子15が発光し、所定の輝度を得る。
【0264】
なお、図84に示すような信号線選択駆動をした場合においても、図86のように、2赤緑青画素毎にスイッチ11p、11qをまとめてもよいし、図73の回路に対して、図75、図76、図78〜図82の画素構成のような変形例を適用することが可能である。
【0265】
(21)リセット電源の電圧を各画素に供給する方法
図87は、リセット用のトランジスタ11qを、画素回路から取り除き、1行分の画素に共通でリセット信号線871を介して、図88に示すようにリセット電源884の電圧を各画素に供給する方法である。
【0266】
この場合、リセットを実施するかどうかを決定するスイッチ885は、1行あたり少なくとも1つあればよく、図81、図84に示すように、1つもしくは複数の画素につき1つトランジスタ11qが必要な構成に比べて、1画素あたりに必要な回路面積が削減できる利点がある。また、駆動用トランジスタ11aとトランジスタ11q間の配線を、リセット信号線871に流用することで、配線スペースについても増加量は少なくできる。
【0267】
図87、図88の回路構成における駆動方法を図90に示す。
【0268】
リセット期間741では、ゲート信号線17の操作により、トランジスタ11pは非導通状態となり、トランジスタ11kは導通状態となる。このときスイッチ885を導通状態とすれば、駆動用トランジスタ11aのドレイン電極に、リセット電源884の電圧が印加され、さらにソース信号線18に図69に示される電源Vrst(657)が印加されていると、駆動用トランジスタ11aのゲート電極に電源Vrst(657)電圧が印加されるようになる。リセット電源884の電圧をEL電源B(734)よりも低い電圧とすれば、リセット動作が実現できる。
【0269】
次に特性キャンセル期間742において、スイッチ885を非導通状態とし、ゲート信号線17pの動作によりスイッチ11pを導通状態とする。駆動用トランジスタ11aには引き続きVrst電源を印加しておくと、駆動用トランジスタ11aはオフセットキャンセル動作を実行する。
【0270】
最後にソース信号線18に、表示する映像信号に対応する信号を印加すれば、スイッチ11kを介して画素16に対して映像信号に対応した電圧が書き込まれる。(映像信号書き込み期間743)。
【0271】
書込みが完了した後の、発光及び非発光状態は、スイッチ11kを非導通状態として、画素16の容量19に蓄えられる電荷を保持しながら、トランジスタ11pの導通、非導通により決定される。非発光期間745において、スイッチ885は導通状態でも、非導通状態でも構わない。導通状態とすれば、EL素子15に逆バイアス電圧が印加され、EL素子15の寿命を延ばすことが可能である。非導通状態とすると、EL素子15の電圧は、発光開始電圧に相当する電圧となり、節点811の電位は、逆バイアス印加時に比べて高い電圧のまま保持される。これにより、非発光期間745から発光期間744bに遷移する過程において、節点811の電位変化量が少なくなり、すばやく所定の階調に対応した電圧がEL素子15に印加され、短時間で所定輝度表示が実施可能となる。
【0272】
ソース信号線18の負荷が大きく、短時間でソース信号線18に所定階調に対応する電圧が書き込めないと、映像信号書き込み期間743を長く設定する必要がある。しかし、映像信号書き込み期間743を長くすると、駆動用トランジスタ11aのゲート電極に印加される階調電圧によっては、駆動用トランジスタ11aにドレイン電流が流れ、ドレイン電流によりEL素子15の容量成分に電荷が蓄積される。このとき駆動用トランジスタ11aのゲート電圧はVrst電圧が印加されており、EL素子15に電荷が蓄積されると節点811の電位が上昇し、蓄積容量19の両端にかかる電圧が小さくなるように変化する。この変化量が大きいと、所定輝度に対して低い輝度で画素が発光するようになり、所定輝度を出すことができなくなる。
【0273】
そこで図91に示すように、映像信号書き込み期間743において、ゲート信号線2(17k)の信号波形を変化させ、期間911においてスイッチ11kを非導通状態として、ソース信号線18のみに、ソースドライバからの映像信号を書き込み、ソース信号線18に書込みが行われたところで、期間912において短期間スイッチ11kを導通状態とし、ソース信号線18に書き込まれた映像信号に対応する電圧を画素16に取り込み、蓄積容量19に映像信号に対応した電圧が書き込まれる。ソース信号線18から駆動用トランジスタ11aのゲート電極及び蓄積容量19を充電するのみであるため、負荷が小さく、短時間(1〜5μ秒)で、書き込みを完了させることができる。図90の方式では、ソース信号線18を充電するために、4〜20μ秒程度映像信号書き込み期間743を設ける必要があった。図91では駆動用トランジスタ11aのドレイン電流が流れる時間が最大でも5μ秒以下であり、電位変動量を小さくすることができるようになった。
【0274】
1本のソース信号線18に接続される画素が多くなると、1フレームで書き込むべき画素数が増加し、1水平走査期間が短くなる。図90もしくは図91の駆動波形において、特性キャンセル期間742、映像信号書き込み期間743に十分な時間が取れなくなり、閾値補正動作が不十分であったり、映像信号の書き込み不足が発生することがある。
【0275】
書き込み時間を長くするため本発明では図92に示すように、1列の画素に対して、2つのソース信号線18を設け、偶数行と奇数行で異なるソース信号線18にトランジスタ11kを接続するようにした。交互にソース信号線を接続することで、2水平走査期間、同一行の書き込みに使うことが可能となり、図93に示すような駆動波形で書込みが可能となる。図93では、始めの1水平走査期間で、リセット及び特性キャンセルを実施し、次の1水平走査期間で映像信号書き込みを実施する例を示している。各期間(741〜743)を2水平走査期間の間に実施すれば、図93の構成によらず期間731から期間743を分配しても同様の効果が得られる。図93の方法によれば、2倍の時間を使って、リセット、特性キャンセル及び映像信号書き込みを行うため、より短い水平走査期間のパネルでも、本発明の画素構成における駆動を実現することが可能となる。
【0276】
なお、上記の画素構成は駆動用トランジスタがp型トランジスタであっても図89のように構成することで同様に実現が可能である。また、トランジスタ11k、11pについてもp型、n型トランジスタのいずれであっても同様に実施が可能である。
【0277】
本願発明の構成におけるEL素子15は、映像信号書き込み期間743における節点811の電位変動の影響を一定にするために、最高階調表示時のEL素子15に流れる電流値が大きい色に対応するEL素子15の容量を大きくすることが好ましい。
【0278】
EL素子15の容量を色ごとに変更する例として、表示色ごとにEL素子15の膜厚を変更してもよい。大きな電流を必要とする素子ほど、膜厚を薄く形成すればよい。
【0279】
EL電源A(732)及びEL電源B(734)は、ゲート信号線と平行に形成された例を記載しているが、ソース信号線18と平行に形成してもよい。また、EL電源B(734)は、EL素子15全画素分の共通のカソード電極として、アクティブエリア内のほぼ全面に形成してもよい。
【0280】
ソース信号線18を2本設けるほかに、図94のように、駆動用トランジスタ11aのゲート電極に電源Vrst(657)を印加するためのトランジスタ11r及び初期化電源線941を追加し、初期化電源線941に電源Vrst(657)を印加しておけば、リセット期間及び特性キャンセル期間742において、トランジスタ11rを導通状態として、リセットと初期化動作を行うようにする。ソース信号線18を利用せずに電源Vrstを駆動用トランジスタ11aに印加することから、図95のようにソース信号線のタイミングとなる。これにより、映像信号書き込み期間743を長くすることができるし、特性キャンセル期間742も長くできる。この例では特性キャンセル期間742は1水平走査期間以内で実行されているが、複数の水平走査期間でゲート信号線3(17r)により、トランジスタ11rを導通状態とし、その直前にリセット期間741を設ければ、1水平走査期間以上の特性キャンセル期間を設定することも可能となる。なお、ゲート信号線2(17k)は期間912のみスイッチを導通状態にしている例であるが、節点811の電位変動が小さい場合には、期間911をなくして、映像信号を書き込む水平走査期間の間、ゲート信号線2(17k)により、トランジスタ11kを導通状態として、画素に映像信号を書き込んでもよい。
【0281】
(変更例)
本発明のトランジスタは、TFTばかりでなく、バイポーラトランジスタでも同様に実現が可能である。また、TFTについても、ポリシリコン、結晶シリコン、アモルファスシリコンなど構成材料によらず同様に実施が可能である。
【0282】
また、本発明の実施形態を組み合わせて実施することも可能である。
【0283】
また、本実施形態におけるEL表示装置の画素は、単色の画素構成、赤緑青の3色、赤緑青白の4色、シアンイエローマゼンダの3色、ペンタイル画素構成等、表示色を問わず適用が可能である。
【0284】
また、本実施形態の赤色、緑色、青色の並びの画素構成については、一例を示しているのみである。
【0285】
また、図14、図16等で、1列分の画素構成が記載されているが、これは、ストライプ状に形成されていても、デルタ配列に形成されていても、ソース信号線が共通の複数の画素があれば同様に適用が可能である。
【産業上の利用可能性】
【0286】
本発明に係るEL表示装置は、オフセットキャンセル期間を十分に確保できるため、良好なオフセットキャンセルを実現できる。そのため、駆動用トランジスタ11aの特性バラツキが発生しても、特性バラツキをキャンセルすることができ、良好な画像表示を実現できる。
【図面の簡単な説明】
【0287】
【図1】EL表示装置の画素の構成図である。
【図2】EL表示装置の駆動方法の説明図である。
【図3】EL表示装置の説明図である。
【図4】EL表示装置の画素の構成図である。
【図5】EL表示装置の画素の構成図である。
【図6】EL表示装置の説明図である。
【図7】EL表示装置を用いた機器の説明図である。
【図8】EL表示装置を用いた機器の説明図である。
【図9】EL表示装置を用いた機器の説明図である。
【図10】EL表示装置の画素の構成図である。
【図11】EL表示装置の画素の構成図である。
【図12】EL表示装置の駆動方法の説明図である。
【図13】EL表示装置の駆動方法の説明図である。
【図14】複数のソース信号線から画素に映像信号を取り込む構成を示した図である。
【図15】図14の構成におけるゲートドライバ回路12aの動作を示した図である。
【図16】複数の水平走査期間にまたがって特性キャンセル動作を行う場合のゲートドライバ回路と画素構成の例を示した図である。
【図17】図16のゲートドライバ回路の動作を示した図である。
【図18】図16のゲートドライバ回路の動作を示した図である。
【図19】シフトレジスタ1相で複数の水平走査期間にまたがって特性キャンセル動作を行う場合の回路を示した図である。
【図20】図19の回路構成を用いた場合のゲートドライバ回路の動作を示した図である。
【図21】ゲートドライバ回路12a2のイネーブル信号を削除した場合の入力波形及び動作を示した図である。
【図22】3信号線選択駆動を実施した場合の各色信号線の映像信号変化タイミングを示した図である。
【図23】3信号線選択駆動と各列2本の信号線を有するEL表示装置の回路構成を示した図である。
【図24】図23における画素16cの動作を示した図である。
【図25】本発明における画素16の回路を示した図である。
【図26】図23の回路におけるゲートドライバ回路及び信号線選択回路の動作を示した図
【図27】3信号線選択駆動と各列2本の信号線を有し、ゲートドライバ回路が初期化用と特性キャンセル及び階調信号書き込み用に分離されたEL表示装置の回路構成を示した図である。
【図28】図27の回路構成におけるゲートドライバ回路の動作を示した図である。
【図29】n型TFTを用いた画素回路を示した図である。
【図30】容量19bが形成された画素回路において、ゲート信号線の動作を1フレーム間示した図である。
【図31】駆動用トランジスタのオフセットキャンセル動作時に電流源により一定ドレイン電流を流す場合の画素回路構成を示した図である。
【図32】図31の画素回路構成におけるゲート信号線、ソース信号線の入力波形と、駆動用トランジスタのゲート電圧とEL素子の動作を示した図である。
【図33】駆動用トランジスタのオフセットキャンセル動作時に電流源により一定ドレイン電流を流し、キャンセル動作前に初期化用電源を用いてゲート電圧を低く設定する場合の画素回路構成を示した図である。
【図34】図33の回路構成におけるゲート信号線、ソース信号線と切り替え手段の入力波形とトランジスタ11aのゲート電圧、EL素子の動作を示した図である。
【図35】駆動用トランジスタ11aの初期化電圧を特性ばらつきに応じて異ならせるための画素回路を示した図である。
【図36】図35の画素構成におけるゲート信号線17、切り替え手段333、ソース信号線18の入力パターンと、トランジスタ11aのゲート電圧、EL素子15の動作を示した図である。
【図37】図35の画素回路を有するEL表示装置において同一列において複数のソース信号線から階調電圧が供給される場合の回路構成を示した図である。
【図38】図37の回路構成における、画素16aの入力信号波形と、駆動用トランジスタ11a、EL素子15の動作を示した図である。
【図39】図37の回路のうち、初期化電源331を用いない場合の画素16aの入力信号波形、駆動用トランジスタ11a、EL素子15の動作を示した図である。
【図40】駆動用トランジスタ11aのゲート電圧を(a)初期化電源で初期化した場合、(b)電流源で初期化した場合の変化の様子を示した図である。
【図41】電流源による特性キャンセル期間が存在しない場合の駆動用トランジスタ11aのゲート電圧の変化を示した図である。
【図42】表示色毎の、電流に対する輝度特性である。
【図43】表示色毎に、異なる初期化電源を供給できる有機EL表示装置を示した図である。
【図44】初期化電圧に対する表示ムラが補正可能なELに流れる電流範囲の関係を示した図である。
【図45】EL電源を表示色毎に異ならせた有機EL素子を用いた表示装置の画素回路構成を示した図である。
【図46】表示色毎に駆動用トランジスタの特性キャンセル時間を異ならせる画素回路構成を示した図である。
【図47】(a)従来の回路構成における(b)図45の回路構成における、駆動用トランジスタのゲート電圧の振幅を表示色毎に示した図である。
【図48】電圧シフト容量481を形成し、表示色毎に容量を異ならせた有機EL素子を用いた表示装置の回路構成を示した図である。
【図49】(a)従来の駆動方法による書き込み後の駆動用トランジスタ11aのゲート電圧と、(b)図48の回路構成を用いた場合の駆動用トランジスタ11aの書き込み後のゲート電圧の色毎の範囲を示した図である。
【図50】駆動用トランジスタ11aのチャネル長に対するチャンネル幅の割合を青色の画素のみ変化させた場合(b)とすべての表示色で同一の場合(a)における各色の駆動用トランジスタ11aのゲート電圧範囲を示した図である。
【図51】表示色毎に、画素内に設けた映像信号保持用コンデンサの容量を可変した回路を有するEL表示装置を示した図である。
【図52】(a)ソース信号線18からの書き込み電圧が4Vの時における駆動用トランジスタ11aのゲート電圧の変化の様子を示した図、(b)(a)の変化の際のドレイン電流の変化を示した図、(c)ソース信号線18からの書き込み電圧が1Vの時における駆動用トランジスタ11aのゲート電圧の変化の様子を示した図、(d)(c)の変化の際のドレイン電流の変化を示した図である。
【図53】(a)ソース信号線18電圧が4Vで、リセット電圧が−2Vのときの駆動用トランジスタ11aのゲート電圧の変化の様子を示した図、(b)ソース信号線18電圧が1Vで、リセット電圧が−5Vのときの駆動用トランジスタ11aのゲート電圧の変化の様子を示した図である。
【図54】ソース信号線18から書き込まれる電圧に対して一定の電圧分降下したリセット電圧を印加することができるEL表示装置の回路構成を示した図である。
【図55】リセット電圧発生部を有し、ソース信号線18電圧に応じたリセット電位を供給するEL表示装置の回路構成を示した図である。
【図56】ソース信号線18の電圧値に対応して変化するリセット電位をリセット期間361に供給することが可能なEL表示装置である。
【図57】図56の回路構成におけるゲート信号線17の動作を示した図
【図58】ソース信号線電圧とリセット電圧の関係を示した図である。
【図59】本発明の形態におけるソース信号線とリセット電圧の関係を示した図である。
【図60】閾値補正を行う画素構成で適用する場合の回路を示した図である
【図61】駆動用トランジスタ11aの特性バラツキを補正するための画素回路構成を示した図である。
【図62】図61の回路におけるゲート信号線17の動作を1フレーム間示した図である。
【図63】駆動用トランジスタ11aの特性バラツキを補正するための画素回路構成を示した図である。
【図64】図63の画素構成におけるゲート信号線波形を示した図である。
【図65】本発明における駆動用トランジスタ11aの特性ばらつき補正機能を有する画素回路を示した図である。
【図66】図65に示した画素回路を動作するための信号線波形を示した図である。
【図67】図65に示した画素回路において、書込み期間を複数の水平走査期間にわたって実施した場合の信号線波形を示した図である。
【図68】p型トランジスタにより画素回路を形成した図である。
【図69】EL素子15に電流を流すかどうかを決定するためのトランジスタ11nを挿入した画素回路を示した図である。
【図70】本発明のEL素子15の構成を示した図である。
【図71】(a)図65の画素回路における容量と信号線振幅の関係、(b)EL素子の容量と最大解像度の関係、(c)蓄積容量と電圧保持率の関係を示した図である。
【図72】VDD電源(653)の電圧切り替え機能を有する回路を示した図である。
【図73】本発明における1画素当たりのトランジスタ数を削減した、駆動用トランジスタ特性補正機能付の画素回路を示した図である。
【図74】図73の画素回路構成における、ゲート信号線17とソース信号線の波形を示した図である。
【図75】図73において、トランジスタ11pの数を減らした場合の画素回路を示した図である。
【図76】トランジスタ11p、11qをスイッチに置き換えたときの画素回路を示した図である。
【図77】図76の画素構成における、ゲート信号線、ソース信号線の波形を示した図である。
【図78】6画素分のEL素子15に電流を供給するためのスイッチを共通にした場合の画素回路を示した図である。
【図79】駆動用トランジスタをp型トランジスタで形成した場合の画素回路を示した図である。
【図80】EL素子15に補助容量を形成した場合の画素回路を示した図である。
【図81】色毎にトランジスタ11p及び11qを構成した場合の各色の画素回路を示した図である。
【図82】2行分の赤緑青画素毎に、スイッチ761を設けた場合の画素回路を示した図である。
【図83】図82におけるソース信号線及びゲート信号線波形を示した図である。
【図84】信号線選択駆動を実施した場合における、赤緑青画素共通のEL素子電流供給用スイッチを有する画素回路を示した図である。
【図85】ソースドライバ出力と、ソース信号線、ゲート信号線の波形と、画素の動作状態を示した図である。
【図86】2行の赤緑青画素分のEL素子電流供給用スイッチを共用にし、信号線選択駆動を実施するための回路構成を示した図である。
【図87】リセット信号線を形成したときの画素回路を示した図である。
【図88】各画素とリセット信号線、リセット電源の関係を示した図である。
【図89】p型トランジスタの駆動用トランジスタで図87と同様の動作をする画素回路を示した図である。
【図90】図87の画素構成の駆動波形を示した図である。
【図91】図90の駆動波形に対して、映像信号書き込み期間に、トランジスタ11kをオフにする期間を設けた駆動波形を示した図である。
【図92】ソース信号線18を1列の画素に対して2本設けた表示装置を示した図である。
【図93】図92の回路構成における1画素あたりの駆動波形を示した図である。
【図94】初期化用の電源線を設け、ソース信号線を利用せずにリセット及び特性キャンセル期間を実現する画素回路を示した図である。
【図95】図94におけるゲート信号線、ソース信号線の波形を示した図である。
【符号の説明】
【0288】
11 トランジスタ
12 ゲートドライバ回路
14 ソースドライバ回路
15 EL素子
16 画素
17 ゲート信号線
18 ソース信号線
19 蓄積容量(付加コンデンサ、付加容量)
【特許請求の範囲】
【請求項1】
有機発光素子を有する画素が、マトリクス状に形成されたEL表示装置であって、
前記マトリクス状に形成された各画素中の同一行に形成された前記画素の駆動用トランジスタのドレイン電極が、第1の信号線に接続され、
前記第1の信号線が、第1のスイッチを介してリセット電源に接続された、
ことを特徴とするEL表示装置。
【請求項1】
有機発光素子を有する画素が、マトリクス状に形成されたEL表示装置であって、
前記マトリクス状に形成された各画素中の同一行に形成された前記画素の駆動用トランジスタのドレイン電極が、第1の信号線に接続され、
前記第1の信号線が、第1のスイッチを介してリセット電源に接続された、
ことを特徴とするEL表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
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【図94】
【図95】
【図8】
【図9】
【図2】
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【図5】
【図6】
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【図10】
【図11】
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【図29】
【図30】
【図31】
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【図41】
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【図43】
【図44】
【図45】
【図46】
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【図48】
【図49】
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【図54】
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【図57】
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【図62】
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【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図8】
【図9】
【公開番号】特開2010−54788(P2010−54788A)
【公開日】平成22年3月11日(2010.3.11)
【国際特許分類】
【出願番号】特願2008−219469(P2008−219469)
【出願日】平成20年8月28日(2008.8.28)
【出願人】(302020207)東芝モバイルディスプレイ株式会社 (2,170)
【Fターム(参考)】
【公開日】平成22年3月11日(2010.3.11)
【国際特許分類】
【出願日】平成20年8月28日(2008.8.28)
【出願人】(302020207)東芝モバイルディスプレイ株式会社 (2,170)
【Fターム(参考)】
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